KR101401584B1 - 반도체 구조들의 직접 접합을 위한 개선된 접합면들 - Google Patents
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Abstract
제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법들은 제 1 반도체 구조의 적어도 하나의 소자 구조를 제 2 반도체 구조의 적어도 하나의 소자 구조에 도전성 재료-대-도전성 재료 직접 접합 공정으로 직접 접합하는 단계를 포함한다. 몇몇 실시예들에 있어서, 제 1 반도체 구조의 적어도 하나의 소자 구조는 접합 공정 전에 제 1 반도체 구조 위에서 인접한 유전체 재료를 넘어 어떤 거리를 돌출하게 할 수 있다. 몇몇 실시예들에 있어서, 소자 구조들 중 하나 이상은 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 구비할 수 있다. 접합 반도체 구조들은 이와 같은 방법들을 이용하여 제조된다.
Description
본 발명은 반도체 구조들을 함께 직접 접합하는 방법들 및 이와 같은 방법들을 이용하여 형성되는 접합 반도체 구조들에 관한 것이다.
2개 이상의 반도체 구조들의 3차원(3D) 집적은 마이크로전자 응용들에 다수의 이익들을 가져올 수 있다. 예를 들어, 마이크로전자 부품들의 3D 집적은 소자 풋 프린트(device foot print) 영역을 감소시키면서 개선된 전자 성능 및 전력 소모를 가져올 수 있다. 예를 들어, 피. 가로우(P. Garrou) 등의 "The Handbook of 3D Integration,"Wiley-VCH(2008) 참조하라.
반도체 구조들의 3D 집적은 반도체 다이의 하나 이상의 추가 반도체 다이들(즉, 다이-대-다이(D2D))에의 부착, 반도체 다이의 하나 이상의 반도체 웨이퍼들(즉, 다이-대-웨이퍼(D2W))에의 부착 및 반도체 웨이퍼의 하나 이상의 추가 반도체 웨이퍼들(즉, 웨이퍼-대-웨이퍼(W2W))에의 부착 또는 이들의 조합에 의해 일어날 수 있다.
하나의 반도체 구조를 다른 반도체 구조에 접합하는 데 이용되는 접합 기술들은 상이한 방식들, 즉 하나는 중간 재료의 층이 2개의 반도체 구조들을 함께 접합하기 위해 이들 사이에 제공되는지의 여부 및 두번째는 접합 경계면이 전자들(즉, 전류)을 경계면을 통과하게 하는지의 여부의 상이한 방식들로 분류될 수 있다. 소위 "직접 접합 방법들(direct bonding ways)"은 직접 고체-대-고체 화학적 접합이 2개의 반도체 구조들을 함께 접합하기 위해 2개의 반도체 구조들 사이에 중간 접합 재료를 이용하지 않고 2개의 반도체 구조들을 접합하기 위해 이들 사이에 확립되는 방법들이다. 직접 금속-대-금속 접합 방법들은 제 1 반도체 구조의 표면에 있는 금속 재료를 제 2 반도체 구조의 표면에 있는 금속 재료에 접합하기 위해 개발되어 왔다.
직접 금속-대-금속 접합 방법들은 또한 각각이 행해지는 온도 범위에 의해 분류될 수 있다. 예를 들어, 일부 직접 금속-대-금속 접합 방법들은 접합 경계면에서 금속 재료의 적어도 부분적인 용융(melting)을 생기게 하는 상대적으로 높은 온도들에서 행해진다. 상대적으로 높은 온도들은 초기에 형성된 소자 구조들에 악영향을 줄 수 있기 때문에, 이와 같은 직접 접합 공정들은 하나 이상의 소자 구조들을 구비하는 접합 처리된 반도체 구조들에 사용하기에는 바람직하지 않을 수 있다.
"열압축 접합(thermo-compression bonding)" 방법들은 압력이 섭씨 2백도(200℃)와 약 섭씨 5백도(500℃) 사이, 및 종종 약 섭씨 3백도(300℃)와 약 섭씨 4백도(400℃) 사이의 상승된 온도들에서 접합면들 사이에 가해지는 직접 접합 방법들이다.
섭씨 2백도(200℃) 이하의 온도들에서 행해질 수 있는 추가의 직접 접합 방법들은 개발되었다. 섭씨 2백도(200℃) 이하의 온도들에서 행해지는 이와 같은 직접 접합 공정들은 본원에서 "초저온(ultra-low temperature)" 직접 접합 방법들로서 불린다. 초저온 직접 접합 방법들은 표면 불순물들 및 표면 화합물들(예컨대, 자연산화물들(native oxides))의 조심스러운 제거 및 원자 스케일로 2개의 표면들 사이의 친밀한 접촉(intimate contact) 영역을 증가시킴으로써 행해질 수 있다. 2개의 표면들 사이의 친밀한 접촉 영역은 일반적으로 원자 스케일에 가까운 값들까지 표면 거칠기를 감소시키기 위해 접합면들을 폴리싱하고, 플라스틱 변형을 초래하는 접합면들 사이에 압력을 가하거나 또는 접합면들을 폴리싱하고 이와 같은 변형을 얻기 위해 압력을 가하는 것 모두에 의해 달성된다.
비록 접합 경계면에서 적절한 접합 강도를 달성하기 위해 다른 초저온 직접 접합 방법들에서 압력이 접합 경계면에 있는 접합면들 사이에 가해질 수 있지만, 몇몇 초저온 직접 접합 방법들은 접합 경계면에 있는 접합면들 사이에 압력을 가하지 않고 행해질 수 있다. 압력이 접합면들 사이에 가해지는 초저온 직접 접합 방법들은 종종 이 기술분야에서 용어들 "표면 어시스트 접합(surface assisted bonding)" 즉 "SAB" 방법들로서 불린다. 따라서, 본원에 사용된 것과 같이, 용어들 "표면 어시스트 접합(surface assisted bonding)" 및 "SAB"는 제 1 재료를 제 2 재료에 맞닿게 하고 섭씨 2백도(200℃) 이하의 온도에서 접합 경계면에 있는 접합면들 사이에 압력을 가하여 제 2 재료에 직접 접합되는 임의의 직접 접합 공정을 의미하고 포함한다.
반도체 구조들에서의 능동 도전성 피쳐들 사이의 직접 금속-대-금속 접합들은 몇몇 예에 있어서, 비록 허용 가능한 직접 금속-대-금속 접합이 반도체 구조들의 도전성 피쳐들 사이에 초기에 확립될 수 있을지라도 어떤 시간 기간 후 기계적 고장 또는 전기적 고장을 일으키는 경향이 있다. 비록 완전히 이해되지는 않지만, 이와 같은 고장은 3개의 관련 메카니즘들 중 하나 이상에 의해 적어도 부분적으로 야기될 수 있다고 믿어진다. 3개의 관련 메카니즘들은 큰 입자들, 변형-관련 입자 성장, 및 접합 경계면에서의 질량 수송(mass transport)에 의해 촉진될 수 있는 스트레인 국부화(strain localization)이다. 접합 경계면에서의 이와 같은 질량 수송은 적어도 부분적으로 일렉트로마이그레이션, 상 분리(phase segregation) 등으로 인한 것일 수 있다.
일렉트로마이그레이션(electromigration)은 전류로 인한 도전성 재료에서의 금속 원자들의 이동이다. 상호접속물들의 일렉트로마이그레이션 수명을 향상시키기 위한 다양한 방법들이 이 기술분야에서 논의되어 왔다. 예를 들어, 구리 상호접속들의 전자기 수명을 향상시키기 위한 방법들이 제이. 감비노(J. Gambino) 등의 "Copper Interconnect Technology for the 32 nm Node and Beyond,"(IEEE 2009 Custom Integrated Circuits Conference(CICC), pages 141-148)에 논의된다.
도 1a 및 도 1b는 직접 접합 방법들에서 부딪힐 수 있는 문제를 설명한다. 도 1a를 참조하면, 비록 복수의 소자 구조들이 단순화된 도면들에는 도시되어 있지 않지만, 이와 같은 복수의 소자 구조들을 포함할 수 있는 소자층(12)을 구비하는 반도체 구조(100)가 설명된다. 유전체 재료(14)는 소자층(12) 위에 배치되고, 복수의 오목부들(16)은 예컨대 도전 패드들, 트레이스들, 비어들 등과 같은 도전 요소들을 형성하기를 원하는 위치들에서 유전체 재료(14) 내로 연장한다. 따라서, 도전성 금속(18)이 오목부들(16)을 충전하도록 전기 도전성 금속(18)(예컨대, 구리 또는 구리 합금)이 유전체 재료(14) 위에 침착되었다. 도 1a에 도시된 것과 같이, 과잉의 도전성 금속(18)이 종종 침착되어, 도전성 금속(18)의 층은 유전체 재료(14)의 주 상면(15) 위에서 연장한다.
도 1a에 도시된 것과 같은 반도체 구조(100)를 형성하기 위해 도전성 금속(18)을 침착한 후, 도 1b에 도시된 것과 같은 반도체 구조(20)를 형성하기 위해 과잉의 도전성 금속(18)은 유전체 재료(14)의 주 상면(15)으로부터 제거된다. 과잉의 도전성 금속(18)의 제거는 오목부들(16)에 도전성 금속(18)을 포함하는 소자 구조들(22)을 규정한다. 예를 들어, 화학적-기계적 폴리싱(CMP) 공정이 유전체 재료(14)의 주 상면(15)으로부터 제거되는 과잉의 도전성 금속(18)을 제거하고 소자 구조들(22)을 규정하기 위해 사용될 수 있다. 그러나, 유전체 재료(l4)의 주 상면(15)으로부터 과잉의 도전성 금속(18)을 제거하기 위해 사용되는 CMP 공정은 소자 구조들(22)의 노출면들(23)이 유전체 재료(14)의 주위 주 상면(15)에 대해 들어가게 되게 한다. 노출면들(23)은 도 1b에 도시된 것과 같은 원호형, 오목형을 가질 수 있다. 이러한 현상은 종종 "디싱(dishing)"으로서 이 기술 분야에서 불린다. 또, 유전체 재료(14)의 주 상면(15)으로부터 과잉의 도전성 금속(18)을 제거하기 위해 사용되는 CMP 공정 과잉은 또한 근접하여 분리된 소자 구조들(22) 사이의 위치들(26) 및 도 1b에 도시된 위치(28)와 같은 특정 위치들에서 유전체 재료(14)의 과잉 제거를 일으킬 수 있다. 유전체 재료(14)의 주 상면(15)의 주 평면 아래의 유전체 재료(14)의 이와 같은 과잉 제거는 종종 "침식(erosion)"으로서 이 기술분에서 불린다. 이들 디싱 및 침식 현상은 CMP 공정의 불균일, 및/또는 유전체 재료(14)의 주 상면(15) 위의 도전성 금속(18)의 층의 초기 두께의 불균일에 기인할 수 있다.
소자 구조들(22)의 노출면들(23)의 디싱 및 유전체 재료(14)의 주 상면(15)의 국부적 침식(localized erosion)은 도 1b의 반도체 구조(20)와 직접 접합 공정에서의 다른 반도체 구조(도시하지 않음) 사이에 나중에 확립된 접합 및 전기 접속의 강도에 악영향을 줄 수 있다.
이러한 요약은 개념들이 본 발명의 일부 모범 실시예들의 이하에 상세한 설명에 또한 기재된 단순화된 형태로 개념들의 선택을 도입하기 위해 제공된다. 이러한 요약은 청구된 요지의 주요 특징들 또는 기본 특징들을 식별하도록 의도되지 않고 청구된 요지의 범위를 제한하는 데 사용되도록 의도되지 않는다.
일부 실시예들에 있어서, 본 발명은 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법들을 포함한다. 도전성 재료(예컨대, 금속 또는 도 전성 비금속 재료 예컨대 종종 "폴리실리콘(polysilicon)"으로 불리는 다결정 실리콘)를 포함하는 적어도 하나의 소자 구조, 및 적어도 하나의 소자 구조에 인접하여 배치된 유전체 재료를 구비하는 제 1 반도체 구조가 제공될 수 있다. 적어도 하나의 소자 구조 및 유전체 재료는 제 1 반도체 구조의 접합면에서 노출될 수 있다. 제 1 반도체 구조의 접합면에 있는 유전체 재료의 노출면은 제 1 반도체 구조의 접합 평면을 규정할 수 있다. 제 1 반도체 구조의 적어도 하나의 소자 구조는 인접한 유전체 재료를 넘어 제 1 반도체 구조의 접합 평면으로부터 어떤 거리를 돌출시킬 수 있다. 도전성 재료를 포함하는 적어도 하나의 소자 구조, 및 적어도 하나의 소자 구조에 인접하여 배치된 유전체 재료를 구비하는 제 2 반도체 구조가 제공될 수 있다. 적어도 하나의 소자 구조 및 유전체 재료는 제 2 반도체 구조의 접합면에서 노출될 수 있다. 제 2 반도체 구조의 접합면에서의 유전체 재료의 노출면은 제 2 반도체 구조의 접합 평면을 규정할 수 있다. 제 1 반도체 구조의 적어도 하나의 소자 구조는 제 2 반도체 구조의 적어도 하나의 소자 구조에 금속-대-금속 직접 접합 공정으로 직접 접합될 수 있다.
제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법들의 추가 실시예들은 제 1 반도체 구조를 제공하는 단계, 제 2 반도체 구조를 제공하는 단계, 및 제 1 반도체 구조의 적어도 하나의 소자 구조의 복수의 일체의 돌출부들을 직접 제 2 반도체 구조의 적어도 하나의 소자 구조의 복수의 일체의 돌출부들에 도전성 재료-대-도전성 재료 직접 접합 공정들(예컨대, 금속-대-금속, 폴리실리콘-대-폴리실리콘, 폴리실리콘-대-금속 등)로 접합하는 단계를 구비한다. 제 1 반도체 구조는 도전성 재료를 포함할 수 있는 적어도 하나의 소자 구조, 및 적어도 하나의 소자 구조에 인접하여 배치된 유전체 재료를 포함할 수 있다. 적어도 하나의 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 구비한다. 복수의 일체의 돌출부들 및 유전체 재료는 제 1 반도체 구조의 접합면에서 노출된다. 유전체 재료는 적어도 하나의 소자 구조의 일체의 돌출부들 사이에서 적어도 하나의 소자 구조의 부분 위에서 연장한다. 제 1 반도체 구조의 접합면에서의 유전체 재료의 노출면은 제 1 반도체 구조의 접합 평면을 규정한다. 제 2 반도체 구조는 또한 도전성 재료를 포함할 수 있는 적어도 하나의 소자 구조, 및 적어도 하나의 소자 구조에 인접하여 배치된 유전체 재료를 구비한다. 적어도 하나의 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함한다. 복수의 일체의 돌출부들 및 유전체 재료는 제 2 반도체 구조의 접합면에서 노출된다. 제 2 반도체 구조의 유전체 재료는 제 2 반도체 구조의 적어도 하나의 소자 구조의 복수의 일체의 돌출부들의 일체의 돌출부들 사이에서 적어도 하나의 소자 구조의 부분 위에서 연장한다. 제 2 반도체 구조의 접합면에서의 유전체 재료의 노출면은 제 2 반도체 구조의 접합 평면을 규정한다.
추가의 실시예들에 있어서, 본 발명은 접합 반도체 구조들을 구비한다. 접합 반도체 구조들은 제 2 반도체 구조에 접합된 제 1 반도체 구조를 구비한다. 제 1 반도체 구조는 제 1 반도체 구조의 접합면에서의 적어도 하나의 도전성 소자 구조 및 제 1 반도체 구조의 접합면에서의 적어도 하나의 도전성 소자 구조에 인접하여 배치된 유전체 재료를 구비한다. 제 2 반도체 구조는 또한 제 2 반도체 구조의 접합면에서의 적어도 하나의 도전성 소자 구조, 및 제 2 반도체 구조의 접합면에서의 적어도 하나의 도전성 소자 구조에 인접하여 배치된 유전체 재료를 구비한다. 제 2 반도체 구조의 적어도 하나의 도전성 소자 구조는 제 1 반도체 구조의 적어도 하나의 도전성 소자 구조에 이들 사이의 접합 경계면을 따라 직접 접합된다. 제 2 반도체 구조의 유전체 재료는 제 1 반도체 구조의 유전체 재료에 접합 평면을 따라 맞닿는다. 제 1 반도체 구조의 적어도 하나의 도전성 소자 구조와 제 2 반도체 구조의 적어도 하나의 도전성 소자 구조 사이의 접합 경계면은 어떤 거리만큼 접합 평면으로부터 떨어져 있다.
또 다른 실시예들에 있어서, 본 발명은 제 2 반도체 구조에 접합된 제 1 반도체 구조를 구비하는 추가의 접합 반도체 구조들을 구비한다. 제 1 반도체 구조는 제 1 반도체 구조의 접합면에서의 적어도 하나의 도전성 소자 구조 및 제 1 반도체 구조의 접합면에서의 적어도 하나의 도전성 소자 구조에 인접하여 배치된 유전체를 구비한다. 적어도 하나의 도전성 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 구비하고, 유전체 재료의 적어도 일부는 적어도 하나의 도전성 소자 구조의 일체의 돌출부들 사이에 배치된다. 제 2 반도체 구조는 또한 제 2 반도체 구조의 접합면에서의 적어도 하나의 도전성 소자 구조, 및 제 2 반도체 구조의 접합면에서의 적어도 하나의 도전성 소자 구조에 인접하여 배치된 유전체 재료를 구비한다. 적어도 하나의 도전성 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하고, 유전체 재료의 적어도 일부는 제 2 반도체 구조의 적어도 하나의 도전성 소자 구조의 일체의 돌출부들 사이에 배치된다. 제 2 반도체 구조의 유전체 재료는 제 1 반도체 구조의 유전체 재료와 접합 평면을 따라 맞닿는다. 제 1 반도체 구조의 적어도 하나의 도전성 소자 구조의 일체의 돌출부들은 제 2 반도체 구조의 적어도 하나의 도전성 소자 구조의 일체의 돌출부들에 이들 사이의 접합 경계면들을 따라 직접 접합된다.
본 발명은 첨부 도면들에 도시된 본 발명의 모범 실시예들의 다음의 상세한 설명을 참조하여 더 완전히 이해될 수 있다.
도 1a 및 도 1b는 반도체 구조들의 단순화된 단면도들이고 반도체 구조들을 함께 직접 접합하는 데 사용되는 직접 접합 공정들을 위한 반도체 구조들의 접합면들의 제조 중 일어날 수 있는 디싱 및 침식 현상을 설명하기 위해 사용되는 도면.
도 2a 내지 도 2k는 반도체 구조들의 단순화된 단면도들이고 반도체 구조들을 직접 함께 접합하기 위해 본 발명의 직접 접합 공정들의 실시예들을 나타낸 도면.
도 3a 내지 도 3k는 반도체 구조들의 단순화된 단면도들이고 본 발명의 직접 접합 공정들의 추가 실시예들을 나타낸 도면.
도 4a 및 도 4b는 반도체 구조들의 단순화된 단면도들이고 본 발명의 직접 접합 공정들의 또 다른 실시예를 나타낸 도면.
도 2a 내지 도 2k는 반도체 구조들의 단순화된 단면도들이고 반도체 구조들을 직접 함께 접합하기 위해 본 발명의 직접 접합 공정들의 실시예들을 나타낸 도면.
도 3a 내지 도 3k는 반도체 구조들의 단순화된 단면도들이고 본 발명의 직접 접합 공정들의 추가 실시예들을 나타낸 도면.
도 4a 및 도 4b는 반도체 구조들의 단순화된 단면도들이고 본 발명의 직접 접합 공정들의 또 다른 실시예를 나타낸 도면.
본원에 제공된 도면들은 임의의 특별한 반도체 구조, 장치, 시스템, 또는 방법의 실제 모습들인 것을 의미하지 않고 단지 본 발명의 실시예들을 기술하기 위해 사용되는 이상화된 표면이다.
본원에 사용된 어떠한 표제들도 이하의 청구항들 및 이들의 등가물들에 의해 규정된 본 발명의 실시예들의 범위를 제한하는 것으로 간주되지 않아야 한다. 임의의 특정 표제에 기재된 개념들은 일반적으로 전체 명세서 전반에 걸쳐 다른 섹션들에 적용 가능하다.
다수의 인용 문헌들이 본원에 언급되고, 그것의 전체 내용들은 모든 목적들을 위해 참조로서 전체가 본원에 포함된다. 게다가, 인용 문헌들의 어느 것도, 본원에 어떻게 특징지워졌는가와 상관 없이, 본원에 청구된 대상 발명에 대해 종래 기술로서 인정된다.
본원에 사용된 것과 같이, 용어 "반도체 구조(semiconductor structure)"는 반도체 소자의 형성에 사용되는 임의의 구조를 의미하고 포함한다. 반도체 구조들은, 예를 들어, 다이들 및 웨이퍼들(예컨대, 캐리어 기판들, 인터포저들(interposers), 및 소자 기판들), 및 서로에 3차원적으로 집적된 2개 이상의 다이들, 웨이퍼들, 또는 이들의 조합들을 구비하는 조립체들 또는 복합 구조들을 포함한다. 반도체 구조들은 또한 완전히 제조되는 반도체 소자들 및 반도체 소자들의 제조 중 형성된 중간 구조들을 구비한다.
본원에 사용되는 것과 같이, 용어 "처리된 반도체 구조(processed semiconductor structure)"는 하나 이상의 적어도 부분적으로 형성된 소자 구조들을 구비하는 반도체 구조를 의미하고 포함한다. 처리된 반도체 구조들은 반도체 구조들의 서브셋이고 모든 처리된 반도체 구조들은 반도체 구조들이다.
본원에 사용된 것과 같이, 용어 "접합 반도체 구조(bonded semiconductor structure)"는 함께 부착되는 2개 이상의 반도체 구조들을 구비하는 임의의 구조를 의미하고 포함한다. 접합 반도체 구조들은 반도체 구조들의 부분 집합이고, 모든 접합 반도체 구조들은 반도체 구조들이다. 더욱이, 하나 이상의 처리된 반도체 구조들을 구비하는 접합 반도체 구조들은 또한 처리된 반도체 구조들이다.
본원에 사용된 것과 같이, 용어 "소자 구조(device structure)"는 반도체 구조 위 또는 반도체 구조에 형성될 반도체 소자의 능동 또는 수동 컴포넌트의 적어도 일부를 포함하고 또는 규정하는 처리된 반도체 구조의 임의의 부분을 의미하고 포함한다. 예를 들어, 소자 구조들은 트랜지스터들, 트랜듀서들, 커패시터들, 레지스터들, 도전성 라인들(conductive lines), 도전성 비어들, 및 도전성 접촉 패드들과 같은 집적 회로들의 능동 및 수동 컴포넌트들을 구비한다.
본원에 사용된 것과 같이, 용어 "관통 웨이퍼 인터커넥트(through wafer interconnect)" 또는 "TWI"는 제 1 반도체 구조와 제 2 반도체 구조 사이의 경계면에 걸쳐 제 1 반도체 구조 및 제 2 반도체 구조 사이에 구조적 및/또는 전기적 상호접속을 제공하기 위해 사용되는 제 1 반도체 구조의 적어도 일부를 통해 연장하는 임의의 도전성 비어를 의미하고 포함한다. 관통 웨이퍼 인터커넥트들은 또한 다른 용어들, 예컨대 "관통 실리콘 비어들", "관통 기판 비어들", "관통 웨이퍼 비어들" 또는 이와 같은 용어들의 약어들 예컨대 "TSV들" 또는 "TWV들"로 이 기술에서 불린다. TWI들은 전형적으로 반도체 구조의 대략 평탄한, 주 면들(major surfaces)에 대략 수직인 방향(즉, "Z"축에 평행한 방향)에서 반도체 구조를 통해 연장한다.
본원에 사용된 것과 같이, 용어 "활성 표면(active surface)"은 처리된 반도체 구조와 관련하여 사용될 때, 처리된 반도체 구조의 노출된 주 면에 및/또는 위에 하나 이상의 소자 구조들을 형성하기 위해 처리된 또는 처리될 처리 반도체 구조의 노출된 주 면을 의미하고 구비한다.
본원에 사용되는 것과 같이, 용어 "후면(back surface)"은 처리된 반도체 구조와 관련하여 사용될 때, 반도체 구조의 활성 표면으로부터 처리된 반도체 구조의 대향측 위의 처리된 반도체 구조의 노출된 주 면을 의미하고 포함한다.
몇몇 실시예들에 있어서, 본 발명은 접합 반도체 구조를 형성하기 위해 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 개선된 방법들을 포함한다. 특히, 본 발명의 실시예들은 반도체 구조들의 접합면들 사이의 중간 접착 재료를 이용하지 않고, 초저온 본딩 공정(예컨대, 표면-어시스트 본딩(surface-assisted bonding; SAB) 공정)과 같은 직접 접합 공정에서 반도체 구조의 접합면과 다른 반도체 구조의 접합면 사이에 확립될 접합을 개선하기 위해 원자 스케일에 대해 의도적으로 부여된 비평면인 선택된 형상 패턴을 가지도록 반도체 구조의 접합면을 형성하는 것을 포함할 수 있다.
본 발명의 모범 실시예들의 제 1 세트가 도 2a 내지 도 2k를 참조하여 이하에 기술된다. 특히, 도 2a 내지 도 2d는 도 2d에 도시된 제 1 반도체 구조(130)의 제조를 나타내고, 도 2e 내지 도 2i는 도 2i에 도시된 제 2 반도체 구조(240)의 제조를 나타내고, 도 2j 및 도 2k는 도 2k에 도시된 접합 반도체 구조(300)를 형성하기 위해 직접 접합 공정에서 함께 접합되는 제 1 반도체 구조(130) 및 제 2 반도체 구조(240)를 나타낸다.
도 2a를 참조하면, 도 1a 및 도 1b를 참조하여 본원에 이전에 기술된 것과 같이 형성될 수 있는 반도체 구조(100)가 도시된다. 도 1a의 반도체 구조(10)와 같이, 반도체 구조(100)는 하나 이상의 소자 구조들, 예컨대, 트랜지스터들, 수직으로 연장하는 도전성 비어들, 수평으로 연장하는 도전성 트레이스들 등을 구비하는 소자층(102)을 포함할 수 있다. 반도체 구조(100)는 유전체 재료(102)에 형성되거나 그렇지 않으면 유전체 재료(102)에 제공되는 오목부들(106) 내에 배치되는 도전성 금속(105)에 의해 규정되고 그리고 도전성 금속(105)을 포함하는 소자 구조들(106)을 구비한다.
도전성 재료(105)는 공업용 순금속 원소 예컨대 구리, 알루미늄, 텅스텐, 탄탈, 티탄, 크롬, 또는 비금속 도전성 재료 예컨대 도핑된 폴리실리콘 등을 포함할 수 있고, 또는 도전성 재료(105)는 하나 이상의 이와 같은 금속 원소들에 기초한 혼합물 또는 합금을 포함할 수 있다. 게다가, 소자 구조들(106)은 상이한 조성들을 가진 상이한 영역들을 포함할 수 있다. 예를 들어, 오목부들(104)은 확산 배리어층, 시드층 등을 제공하기 위해 하나 이상의 상대적으로 얇은 금속층들이 덧대어 질 수 있고 벌크 전기 도전성 금속, 예컨대 구리 또는 구리 합금이 실질적으로 오목부들(104)의 체적의 나머지 대부분을 채울 수 있다.
도 2a에 도시된 것과 같이, 유전체 재료(102)를 통해 노출되는 소자 구조들(106)의 표면(107)은, 몇몇 실시예들에 있어서, 반도체 구조(100)로부터 과잉의 도전성 재료(105)를 제거하고 소자 구조들(106)을 제거하기 위해 화학적-기계적 폴리싱(CMP) 고정을 수행할 때 관찰된 디싱 현상에 기인할 수 있는 오목 형상을 가질 수 있다. 따라서, 도 2a에 도시된 것과 같이, 소자 구조들(106)의 표면들(107)은 주위 유전체 재료(102)의 인접 표면(103)에 대해 들어가게 될 수 있다.
또한 도 2a에 도시된 것과 같이, 유전체 재료(102)의 노출된 주 면(103)은 완전하게 평탄하지 않을 수 있고, 그 위의 특정 위치들에 피트들(pits) 또는 오목부들을 가질 수 있다. 예를 들어, 오목한 오목부(108)가 소자 구조들(106)로부터 떨어진 위치에 있는 표면(103)에 도시된다. 이와 같은 오목부들(108)은 또한 상이한 재료들의 제거를 포함하는, 반도체 구조(100)로부터의 과잉의 도전성 금속(105)을 제거하고 소자 구조들(106)을 규정하는 데 이용되는 화학적-기계적 폴리싱(CMP) 공정에 기인할 수 있고, 그러므로, 단지 단일의 동질 재료의 제거를 포함하는 CMP 공정들(즉, 폴리싱되는 전체 표면이 동일한 조성을 가지는 CMP 공정들)에 비해 평탄한 면을 얻는 데 상대적으로 덜 유효할 수 있다.
도 2b를 참조하면, 반도체 구조(110)는 유전체 재료(102)의 표면(103) 위에 추가의 유전체 재료(112)를 제공하여 도 2a의 반도체 구조(100)로 형성될 수 있다. 도 2b에 도시된 것과 같이, 추가의 유전체 재료(112)는 소자 구조들(106)의 오목한 표면들(107)에 의해 규정되는 오목부들 및 오목부들(108)을 채우는 평균 두께로 유전체 재료(102) 위에 제공될 수 있다. 몇몇 실시예들에 있어서, 추가의 유전체 재료(112)는 추가의 유전체 재료의 노출될 주 면(114)과 하부 유전체 재료(102)의 표면(103) 사이의 평균 거리가 적어도 약 10 나노미터(100 nm), 적어도 약 5백 나노미터(500 nm), 또는 심지어 적어도 약 천 나노미터(1,000 nm)이도록 유전체 재료(102) 위에 제공될 수 있다.
추가의 유전체 재료는 예를 들어, 산화물 재료 예컨대 실리콘 산화물, 실리콘 질화물, 및 실리콘 옥시니트라이드 중 하나 이상을 포함할 수 있고, 알려진 화학적 기상 증착(CVD) 공정들을 이용하여 침착될 수 있다. 추가의 유전체 재료가 침착되는 온도는 이전에 제조된 소자들을 손상시키지 않도록 선택될 수 있다.
도 2b에 도시된 것과 같이, 몇몇 실시예들에 있어서, 추가의 유전체 재료(112)는 추가의 유전체 재료(112)의 노출된 주 면(114)이 또한 반도체 구조(100)의 하부 표면에 있는 오목부들 위에 배치된 하나 이상의 오목부들을 포함하도록 도 2a의 반도체 구조(100) 위에 컨포멀 방식(conformal manner)으로 침착될 수 있다. 예를 들어, 오목부(116)가 유전체 재료(102)의 하부 표면(103)의 오목부(108) 위에 배치되는 추가의 유전체 재료(112)의 노출된 주 면(114)에 도시된다. 도 2b에는 도시되지 않았지만, 추가의 오목부들이 소자 구조들(106)의 오목한 표면들(107) 위에 놓이는 위치들에서 추가의 유전체 재료(112)의 노출된 주 면(114)에 형성될 수 있다.
도 2c를 참조하면, 추가의 유전체 재료(112)의 침착 후, 추가의 유전체 재료(112)의 노출된 주 면(114)은 다른 반도체 구조(120)를 형성하기 위해 평탄화될 수 있다. 예를 들어, 추가의 유전체 재료(112)의 노출된 주 면(114)은 추가의 유전체 재료(112)의 노출된 주 면(114)을 평탄화하기 위해 화학적 에칭 공정, 기계적 폴리싱 공정, 또는 화학적-기계적 폴리싱(CMP) 공정 중 하나 이상을 받을 수 있다. 노출된 주 면(114)을 평탄화하기 위해 이용되는 공정은 추가의 유전체 재료(112) 부분의 제거를 포함할 수 있다. 따라서, 추가의 유전체 재료(112)의 원래의 프로파일은 가상선으로 도 2c에 도시된다. 추가의 유전체 재료(112)의 노출된 주 면(114)의 평탄화 후, 노출된 주 면(114)은 적어도 실질적으로 평탄(즉, 평활)할 수 있다. 노출된 주 면(114)을 평탄화하기 위해 이용되는 평탄화 공정이 동일한 조성(즉, 추가의 유전체 재료(112)의 조성)을 가진 전체 표면의 평탄화를 포함하기 때문에, 노출된 주 면(114)은 도 2a의 반도체 구조(100)의 노출된 주 면의 평활화에 관해 평탄화 후 더 평활할 수 있다.
몇몇 실시예들에 있어서, 평탄화 공정 후, 노출된 주 면(114)은 약 1/2 나노미터(0.5 nm) 이하, 약 2/10 나노미터(0.2 nm) 이하, 또는 심지어 약 1/10 나노미터(0.1 nm) 이하의 평균 평방근(RMS) 표면 거칠기를 가질 수 있다.
추가의 유전체 재료(112)의 노출된 주 면(114)을 평탄화한 후, 도 2d에 도시된 것과 같이, 소자 구조들(106)이 유전체 재료(102)의 노출면(103)으로부터 선택된, 미리 정해진 거리 D1를 돌출하고 이전에 언급된 제 1 반도체 구조(130)를 형성하도록 도 2c의 반도체 구조(120)는 추가의 유전체 재료(112) 및 하부 유전체 재료(102) 부분을 제거하기 위해 에칭 공정을 받을 수 있다.
몇몇 실시예들에 있어서, 거리 D1은 약 1/2 나노미터(0.5 nm)와 약 50 나노미터(50 nm) 사이, 약 1 나노미터(1 nm)와 약 10 나노미터(10 nm) 사이, 또는 심지어 약 2 나노미터(2 nm)와 약 7 나노미터(7 nm) 사이에 있을 수 있다.
소자 구조들(106)의 노출면 및 주위 유전체 재료(102)의 노출된 주 면(103)은 함께 도 2i에 도시된 제 2 반도체 구조(240)의 상보형 접합면에 대해 맞닿거나 접합될 제 1 반도체 구조(130)의 접합면을 규정한다.
도 2d를 계속 참조하면, 소자 구조들(106) 및 소자 구조들(106)에 인접하여 배치된 유전체 재료(102)는 제 1 반도체 구조(130)의 접합면에서 노출된다. 유전체 재료(102)의 노출된 주 면(103)은 제 1 반도체 구조의 접합 평면(132)을 규정한다. 도 2j 및 도 2k를 참조하여 이하에 더 상세히 논의되는 것과 같이, 접합 평면(132)은 제 1 반도체 구조(130) 및 제 2 반도체 구조(240)를 함께 접합한 후 제 1 반도체 구조(130)와 제 2 반도체 구조(240)(도 2i) 사이의 적어도 대부분의 접합 경계면이 연장하는 평면을 포함할 수 있다.
도 2i의 제 2 반도체 구조(240)를 형성하기 위해 이용될 수 있는 전형적인 방법이 도 2e 내지 도 2i를 참조하여 기술된다.
도 2e를 참조하면, 반도체 구조(200)가 제공될 수 있다. 반도체 구조(200)는 도 2a의 반도체 구조(100)와 실질적으로 유사할 수 있고, 하나 이상의 소자 구조들, 예컨대, 트랜지스터들, 수직으로 연장하는 도전성 비어들, 수평으로 연장하는 도전성 트레이스들 등을 구비하는 소자층(201)을 구비할 수 있다. 반도체 구조(200)는 소자층(201) 위에 배치된 유전체 재료(202), 및 유전체 재료(202)에 형성되거나 그렇지 않으면 제공되는 오목부들(204) 내에 배치되는 도전성 재료(205)에 의해 규정되고 도전성 재료(205)를 포함하는 소자 구조들(206)을 구비한다. 도전성 재료(205)는 도 2a의 도전성 재료(105)에 관련 이전에 기술된 조성을 가질 수 있다.
도 2e에 도시된 것과 같이, 유전체 재료(202)를 통해 노출되는 소자 구조들(206)의 표면(207)은, 몇몇 실시예들에 있어서, 반도체 구조(200)로부터 과잉의 도전성 금속(205)을 제거하고 소자 구조들(206)을 규정하기 위해 화학적-기계적 폴리싱(CMP) 공정을 수행할 때 관찰된 디싱 현상에 기인할 수 있는 오목 형상을 가질 수 있다. 따라서, 소자 구조들(206)의 표면(207)은 도 2e에 도시된 것과 같이, 주위 유전체 재료(202)의 인접 표면(203)에 대해 오목할 수 있다.
도 2e에 도시된 것과 같이, 유전체 재료(202)의 노출된 주 면(203)은 완전하게 평탄하지 않을 수 있고, 그 위의 특정 위치들에 피트들 또는 오목부들을 가질 수 있다. 예를 들어, 오목한 오목부(208)는 소자 구조들(206)로부터 떨어진 위치에 있는 표면(203)에 도시된다. 이와 같은 오목부들(208)은 또한, 본원에 이전에 기술된 것과 같이, 반도체 구조(200)로부터 과잉의 도전성 금속(205)을 제거하고 소자 구조(206)를 규정하기 위해 이용되는 화학적-기계적 폴리싱(CMP) 공정에 기인할 수 있다.
도 2f를 참조하면, 반도체 구조(210)는 유전체 재료(202)의 표면(203) 위에 추가의 유전체 재료(212)를 제공하여 도 2e의 반도체 구조(200)로부터 형성될 수 있다. 도 2f에 도시된 것과 같이, 추가의 유전체 재료(212)는 오목한 소자 구조들(206)의 표면(207)에 의해 규정되는 오목부들 및 오목부(208)를 채우는 평균 두께로 유전체 재료(202) 위에 제공될 수 있다. 추가의 유전체 재료(212)는 도 2b를 참조하여 추가의 유전체 재료(112)에 관해 이전에 개시된 조성 및 구성(예컨대, 평균 두께)을 가질 수 있다.
도 2f에 도시된 것과 같이, 몇몇 실시예들에 있어서, 추가의 유전체 재료(212)는 추가의 유전체 재료(212)의 노출된 주 면(214)이 또한 반도체 구조(200)의 하부 표면에서 오목부들 위에 배치된 하나 이상의 오목부들을 구비하도록 도 2e의 반도체 구조(200) 위에 컨포멀 방식으로 침착될 수 있다. 예를 들어, 오목부(216)는 유전체 재료(202)의 하부 표면(203)에서 오목부(208) 위에 배치되는 추가의 유전체 재료(212)의 노출된 주 면(214)에 도시된다. 도 2f에는 도시되지 않았지만, 추가의 오목부들은 오목한 소자 구조들(206)의 표면(207) 위에 있는 위치들에서 추가의 유전체 재료(212)의 노출된 주 면(214)에 형성될 수 있다.
도 2g를 참조하면, 추가의 유전체 재료(212)의 침착 후, 추가의 유전체 재료(212)의 노출된 주 면(214)은 도 2c를 참조하여 추가의 유전체 재료(112)와 관련하여 이전에 기술된 것과 같은 방식으로 다른 반도체 구조(220)를 형성하기 위해 평탄화될 수 있다. 예를 들어, 추가의 유전체 재료(212)의 노출된 주 면(214)은 추가의 유전체 재료(212)의 노출된 주 면(214)을 평탄화하기 위해 화학적 에칭 공정, 기계적 폴리싱 공정, 또는 화학적-기계적 폴리싱(CMP) 공정 중 하나 이상을 받을 수 있다. 노출된 주 면(214)을 평탄화하기 위해 이용되는 공정은 추가의 유전체 재료(212) 부분의 제거를 포함할 수 있다. 따라서, 추가의 유전체 재료(212)의 원래의 프로파일은 도 2g에 가상선으로 도시된다. 추가의 유전체 재료(212)의 노출된 주 면(214)을 평탄화한 후, 노출된 주 면(214)은 적어도 실질적으로 평탄(즉, 평활)할 수 있다. 노출된 주 면(214)을 평탄화하기 위해 이용되는 평탄화 공정이 동일한 조성(즉, 추가의 유전체 재료(212)의 조성)을 가진 전체 표면의 평탄화를 포함하기 때문에, 노출된 주 면(214)은 도 2e의 반도체 구조(200)의 노출된 주 면의 평활화에 대해 평탄화 후 더 평활해질 수 있다.
몇몇 실시예들에 있어서, 평탄화 공정 후, 노출된 주 면(214)은 약 1/2 나노미터(0.5 nm) 이하, 약 2/10 나노미터(0.2 nm) 이하, 또는 심지어 약 1/10 나노미터(0.1 nm) 이하의 평균 평방근(RMS) 표면 거칠기를 가질 수 있다.
도 2h를 참조하면, 추가의 유전체 재료(212)의 노출된 주 면(214)을 평탄화한 후, 마스크 재료(232)는 평탄화된 노출된 주 면(214) 위에 제공될 수 있다. 마스크 재료(232)는 적어도 실질적으로 전체 노출된 주 면(214) 위에 블랭킷 침착될 수 있고 이어서 마스크 재료(212)를 통해 연장하는 개구(234)(예컨대, 구멍들 또는 다른 개구들)를 형성하기 위해 패터닝될 수 있다. 개구(234)는 도 2h에 도시된 것과 같이, 소자 구조들(206)과 정렬될 수 있다. 게다가, 개구(234)는 하부 소자 구조들(206)의 크기들 및 형상들에 대응하는 크기들 및 형상들을 가질 수 있다. 패터닝된 마스크 재료(232)는 추가의 유전체 재료(212)의 다른 영역들을 제거하지 않고 소자 구조들(26) 위에 있는 추가의 유전체 재료(212)의 영역들의 제거를 용이하게 하기 위해 사용될 수 있다.
마스크 재료(232)는 예를 들어, 폴리머 포토레지스트 재료 예컨대 폴리(메틸메타크릴레이트(PMMA))를 포함할 수 있고, 이것은 경화되지 않은 포토레지스트 재료의 층을 스피닝하고, 이어서 경화되지 않은 포토레지스트 재료의 특정 선택된 영역들을 경화되지 않은 포토레지스트 재료의 선택된 영역들만을 경화하기 위해 패터닝된 레티클을 통해 전자기 조사를 행하여 침착될 수 있다. 이후 포토레지스트 재료의 경화되지 않은 영역들은 도 2h에 도시된 것과 같이 패터닝된 마스크 재료(232)를 형성하기 위해 제거될 수 있다. 추가의 실시예들에 있어서, 마스크 재료(232)는 경질 마스크 재료, 예컨대 실리콘 질화물(Si3N4)을 포함할 수 있고, 예를 들어, 화학적 기상 증착(CVD) 공정을 이용하여 침착될 수 있다. 이후 도 2h에 도시된 것과 같이, 포토리소그라피 기술들이 패터닝된 마스크 재료(232)를 형성하기 위해 침착된 경질 마스크 재료를 패터닝하기 위해 이용될 수 있다. 다양한 마스크 재료들, 및 이와 같은 마스크 재료들을 침착하고 패터닝하는 방법들이 이 기술분야에 알려져 있고 본 발명의 실시예들에서 채용될 수 있다.
추가의 유전체 재료(212)의 평탄화된 노출된 주 면(214) 위에 패터닝된 마스크 재료(232)를 형성한 후, 소자 구조들(206) 위에 놓이는 패터닝된 마스크 재료(232)의 개구(234)를 통해 노출되는 추가의 유전체 재료(212)의 영역들은 도 2i에 도시된 것과 같이 반도체 구조(240)를 형성하기 위해 제거될 수 있다. 예를 들어, 도 2h의 반도체 구조(230)는 웨트 화학적 에칭 공정 또는 드라이 반응성 이온 에칭(RIE) 공정에서 하나 이상의 에천트들에 노출될 수 있다. 소자 구조들(206) 위에 놓이는 추가의 유전체 재료(212)의 적어도 실질적으로 모두가 패터닝된 마스크 재료(232)를 통해 전부 에칭되지 않고 하나 이상의 에천트들에 의해 제거될 수 있도록, 하나 이상의 에천트들은 패터닝된 마스크 재료(232) 및 소자 구조들(206)을 제거하지 않고 추가의 유전체 재료(212)를 에칭하고 또는 패터닝된 마스크 재료(232) 및 소자 구조들(206)이 하나 이상의 에천트들에 의해 에칭되는 속도에 비해 높은 속도로 추가의 유전체 재료(212)를 에칭할 조성을 가지도록 선택될 수 있다.
에칭 공정에서 패터닝된 마스크 재료(232)에서 개구(234)를 노출되는 소자 구조들(206) 위에 놓이는 추가의 유전체 재료(212)의 영역들을 제거한 후, 패터닝된 마스크 재료(232)는 도 2i에 도시된 것과 같이 제거될 수 있다. 몇몇 실시예들에 있어서, 이러한 에칭 공정 후, 추가의 유전체 재료(212)의 노출된 주 면(214)은 평균 평방근(RMS) 표면 거칠기 약 0.5 나노미터(0.5 nm) 이하, 약 2/10 나노미터(0.2 nm) 이하, 또는 심지어 약 1/10 나노미터(0.1 nm) 이하의 평균 평방근(RMS) 표면 거칠기를 가질 수 있다.
게다가, 몇몇 실시예들에 있어서, 패터닝된 마스크 재료(232)에서 개구(234)를 통해 노출되는 소자 구조들(206) 위에 놓이는 추가의 유전체 재료(212)의 영역들을 제거하기 위해 사용되는 에칭 공정은 도 2i에 도시된 것과 같이 소자 구조들(206)의 노출면들(207)이 주위의 추가 유전체 재료(212)의 노출면(214)으로부터 선택된, 미리 정해진 거리 D2만큼 들어가게 되게 할 수 있다.
몇몇 실시예들에 있어서, 산화물을 제거하기 위해 이용되는 에칭 공정은 소자 구조들(206)의 노출면들(207)로 하여금 소자 구조들이 폴리실리콘을 포함하는 실시예들에서 오목하거나 움푹 들어간 형상을 가지게 할 수 있다. 추가의 실시예들에 있어서, 도 2a를 참조하여 이전에 기술된 것과 같이, 소자 구조들(206)은 반도체 구조(100)로부터 과잉의 도전성 재료(105)를 제거하고 소자 구조들(106)를 규정하기 위해 이용되는 화학적-기계적 폴리싱(CMP) 공정으로 인해 오목하거나 움푹 들어간 형상을 가지게 될 수 있다.
비제한적인 예들로서, 거리 D2는 약 1/10 나노미터(0.1 nm)와 약 10 나노미터(10 nm) 사이, 약 1 나노미터(1 nm)와 약 10 나노미터(10 nm) 사이, 또는 심지어 약 2 나노미터(2 nm)와 약 7 나노미터(7 nm) 사이에 있을 수 있다.
몇몇 실시예들에 있어서, 도 2i의 거리 D2는 도 2d의 거리 D1과 적어도 실질적으로 같을 수 있다. 그러나, 추가의 실시예들에 있어서, 그러나, 도 2i의 거리 D2는 도 2d의 거리 D1보다 작을 수 있다. 예를 들어, 도 2i의 거리 D2는 도 2d의 거리 D1의 약 80%와 약 99% 사이, 특히 도 2d의 거리 D1의 약 90%와 약 98% 사이에 있을 수 있다.
소자 구조들(206)의 노출면들(207) 및 주위의 추가 유전체 재료(212)의 노출된 주 면(214)은 함께 도 2d의 제 1 반도체 구조(130)의 상보형 접합면에 맞닿아 접합될 수 있는 제 2 반도체 구조(240)의 접합면을 규정한다.
도 2i를 참조하면, 소자 구조들(206) 및 소자 구조들(206)에 인접하여 배치된 추가의 유전체 재료(212)는 제 2 반도체 구조(240)의 접합면에서 노출된다. 추가의 유전체 재료(212)의 노출된 주 면(214)은 제 2 반도체 구조(240)의 접합 평면(242)을 규정한다. 도 2j 및 도 2k를 참조하여 이하에 더 상세히 기술되는 것과 같이, 접합 평면(242)은 제 1 반도체 구조(130) 및 제 2 반도체 구조(240)를 함께 접합한 후, 제 1 반도체 구조(130)(도 2d)와 제 2 반도체 구조(240) 사이의 적어도 대부분의 접합 경계면이 연장하는 평면을 포함할 수 있다.
도 2j를 참조하면, 제 1 반도체 구조(130)는 제 1 반도체 구조(130)의 소자 구조들(106)이 제 2 반도체 구조(240)의 소자 구조들(206)과 정렬되도록 제 2 반도체 구조(240)와 정렬될 수 있다. 이전에 언급된 것과 같이, 소자 구조들(106)의 노출면 및 주위 유전체 재료(102)의 노출된 주 면(103)은 함께 제 1 반도체 구조(130)의 접합면을 규정하고, 소자 구조들(206)의 노출면들 및 주위의 추가 유전체 재료(212)의 노출된 주 면(214)은 함께 제 2 반도체 구조(240)의 접합면을 규정한다. 이와 같이 구성된, 제 1 반도체 구조(130)의 접합면의 형상(topography)은 소자 구조들(106)이 제 1 반도체 구조(130)로부터 돌출하는 메일 구성을 가지며, 제 2 반도체 구조(240)의 접합면의 형상은 소자 구조들(206)이 제 2 반도체 구조(240)로 연장하는 오목부들에 배치되는 피메일 구성을 가진다.
도 2k를 참조하면, 제 1 반도체 구조(130)의 돌출하는 소자 구조들(106)은 제 2 반도체 구조(240)의 소자 구조들(206)이 배치되는 오목부들에 삽입될 수 있고, 제 1 반도체 구조(130)의 접합면은 제 2 반도체 구조(240)의 접합면에 맞닿을 수 있다. 이러한 구성에서, 제 1 반도체 구조(130)의 소자 구조들(106)은 제 2 반도체 구조(240)의 대응하는 각각의 소자 구조들(206)에 직접 맞닿을 수 있다. 몇몇 실시예들에 있어서, 중간 접합 재료(예컨대, 접착제)는 제 1 반도체 구조(130)의 맞닿는 소자 구조들(106)과 제 2 반도체 구조(240)의 소자 구조들(206) 사이에 제공되지 않을 수 있다.
제 1 반도체 구조(130)의 소자 구조들(106)은 이후 도 2k에 도시된 접합 반도체 구조(300)를 형성하기 위해 제 2 반도체 구조(240)의 소자 구조들(206)에 직접 접합될 수 있다. 접합 공정은 함께 접합된 소자 구조들(106) 및 소자 구조들(206)을 구비하는 접합 도전 구조들의 형성을 가져온다. 제 2 반도체 구조(240)의 소자 구조들(206)은 섭씨 약 200도(200℃) 이하의 온도 또는 온도들의 환경에서, 또는 심지어 섭씨 약 100도(100℃) 이하의 온도 또는 온도들의 환경에서 행해지는 직접 도전성 재료-대-도전성 재료 초저온 직접 접합 공정으로 제 1 반도체 구조(130)의 소자 구조들(106)에 직접 접합될 수 있다. 몇몇 실시예들에 있어서, 이와 같은 초저온 직접 접합 공정은 대략 실온(즉 주위 환경에 의해 제공되는 것 이외에 어떠한 부가되는 열이 없는)의 환경에서 행해질 수 있다.
제 1 반도체 구조(130)를 제 2 반도체 구조(240)에 접합하기 전에, 제 1 반도체 구조(130) 및 제 2 반도체 구조(240)는 표면 불순물들 및 바람직하지 않은 표면 화합물들을 제거하기 위해 처리될 수 있다.
몇몇 실시예들에 있어서, 제 1 반도체 구조(130)는 제 1 반도체 구조(130)와 제 2 반도체 구조(240) 사이의 접합 경계면에 있는 접합면들 사이에 압력을 가하지 않고 제 2 반도체 구조(240)에 직접 접합될 수 있다. 다른 실시예들에 있어서, 압력은 접합 경계면에서 적절한 접합 강도를 달성하기 위해 몇몇 초저온 직접 접합 방법들로 접합 경계면 사이에 가해질 수 있다. 환언하면, 제 1 반도체 구조(130)의 소자 구조들(106)을 제 2 반도체 구조(240)의 소자 구조들(206)에 직접 접합 방법들은 본 발명의 몇몇 실시예들에 있어서 표면 어시스트 접합(SAB) 접합 방법들을 포함할 수 있다.
도 2k를 계속 참조하면, 몇몇 실시예들에 있어서, 접합 경계면(302)은 제 1 반도체 구조(130)의 접합 소자 구조들(106)과 제 2 반도체 구조(240)의 소자 구조들(206) 사이에 식별될 수 있다. 이와 같은 접합 경계면(302)만이 접합 반도체 구조(300)의 제조된 단면의 확대 하에서 보일 수 있다. 몇몇 예에 있어서, 접합 공정이 완성된 후에는 확대해도 접합 경계면들(302)을 보는 것은 가능하지 않을 수 있다. 그러나, 도 2k에 도시된 것과 같이, 본 발명의 몇몇 실시예들에 있어서, 제 1 반도체 구조(130)의 접합 소자 구조들(106)과 제 2 반도체 구조(240)의 소자 구조들(206) 사이의 접합 경계면들(302)은 제 1 반도체 구조(130)와 제 2 반도체 구조(240) 사이의 주 접합 경계 평면(304)으로부터 분리될 수 있다. 주 접합 경계 평면(304)은 제 2 반도체 소자(240)의 유전체 재료(212)의 주 면(214)이 제 1 반도체 소자(130)의 유전체 재료(102)의 주 면(103)에 맞닿는 평면으로서 정의된다. 접합 경계면들(302)은 도 2d의 거리 D1 및/또는 도 2i의 거리 D2와 적어도 실질적으로 거리만큼 주 접합 경계 평면(304)로부터 분리될 수 있다.
이전에 언급된 것과 같이, 도 2i의 거리 D2는 몇몇 실시예들에 있어서 도 2d의 거리 D1와 대략 동일할 수 있다. 도 2i의 거리 D2를 도 2d의 거리 D1와 대략 동일하게 함으로써, 직접 물리적 접촉이 직접 접합 공정 동안 제 1 반도체 구조(130)의 소자 구조들(106)과 제 2 반도체 구조(240)의 소자 구조들(206) 사이에 충분히 확립될 수 있고 후속 어닐링 또는 다른 열 처리 공정들 동안 재료들의 어떤 팽창에 의해 일어날 수 있는 어떠한 문제들 없이 향상될 수 있고, 이것은 이들 사이에 확립된 접합을 개선할 수 있다.
본 발명의 추가의 실시예들이 도 3a 내지 도 3k를 참조하여 이하에 기술된다. 특히, 도 3a 내지 도 3e는 도 3e에 도시된 제 1 반도체 구조(450)의 제조를 도시하고 도 3f 내지 도 3i는 도 3i에 도시된 제 2 반도체 구조(570)의 제조를 도시하고, 도 3j 및 도 3k는 도 3k에 도시된 접합 반도체 구조(600)를 형성하기 위해 직접 접합 공정에서 함께 접합되는 제 1 반도체 구조(450) 및 제 2 반도체 구조(570)를 도시한다.
도 3a를 참조하면, 반도체 구조(400)는 도 2c에 도시된 반도체 구조(120)와 같이 반도체 구조 위에 패터닝된 마스크 재료(418)를 제공하여 형성될 수 있다. 따라서, 그렇지만 패터닝된 마스크 재료(418)의 존재를 위해, 반도체 구조(400)는 반도체 구조(120)(도 2c)와 실질적으로 유사하고, 소자층(401)(하나 이상의 소자 구조들, 예컨대, 트랜지스터들, 수직으로 연장하는 도전성 비어들, 수평으로 연장하는 도전성 트레이스들 등을 포함), 소자층(401) 위의 유전체 재료(402), 및 유전체 재료(402)에 형성되고 그렇지 않으면 유전체 재료(402)에 제공되는 오목부들(404) 내에 배치된 도전성 재료(405)에 의해 규정되고 도전성 재료(405)를 포함하는 소자 구조들(406)을 구비한다. 평탄화된 표면(114)을 가진 추가의 유전체 재료(412)가 유전체 재료(402) 위에 제공되어, 추가의 유전체 재료(412)는 유전체 재료(402)의 주 면(403)의 어떠한 오목부들 및 소자 구조들(406)의 오목한 표면들(407)에 의해 규정된 어떠한 오목부들로 채울 수 있다. 패터닝된 마스크 재료(418)는 추가의 유전체 재료(412)의 주 면(414) 위에 배치될 수 있다.
마스크 재료(418)는 추가의 유전체 재료(412)의 적어도 실질적으로 전체 주 면(414) 위에 블랭킷 침착되고, 이어서 마스크 재료(418)를 통해 연장하는 개구들(419)(예컨대, 구멍들 또는 다른 개구들)을 형성하기 위해 패터닝될 수 있다. 개구들(419)은 도 3a에 도시된 것과 같이 소자 구조들(406)과 정렬될 수 있다. 몇몇 실시예들에 있어서, 도 3a에 도시된 것과 같이, 개구들(419)은 2개 이상의 개구들(419)이 단일의 하부 소자 피쳐(206) 위에 충분히 배치되고 정렬될 수 있는 작은 단면 치수들을 가질 수 있다. 패터닝된 마스크 재료(418)는 추가의 유전체 재료(412)의 다른 영역들을 제거하지 않고 소자 구조들(206) 위에 놓이는 추가의 유전체 재료(412)의 일부 영역들의 제거를 용이하게 하는 데 사용될 수 있다.
마스크 재료(418)는 예를 들어, 폴리머 포토레지스트 재료 예컨대 폴리(메틸메타크릴레이트(PMMA))를 포함할 수 있고, 이것은 경화되지 않은 포토레지스트 재료의 층 위에 스피닝에 의해 침착되고, 이어서 경화되지 않은 포토레지스트 재료의 선택된 영역들만을 경화시키기 위해 패터닝된 레티클을 통해 경화되지 않은 포토레지스트 재료의 특정 선택된 영역들에 전자기 조사를 행하여 침착될 수 있다. 이후 포토레지스트 재료의 경화되지 않은 영역들은 도 3a에 도시된 것과 같이 패터닝된 마스크 재료(418)를 형성하기 위해 제거될 수 있다. 추가의 실시예들에 있어서, 마스크 재료(418)는 경질 마스크 재료, 예컨대 실리콘 질화물(Si3N4)을 포함할 수 있고, 예를 들어, 화학적 기상 증착(CVD) 공정을 이용하여 침착될 수 있다. 이후 포토리소그라피 기술들이 도 3a에 도시된 것과 같이 패터닝된 마스크 재료(418)를 형성하도록 침착된 경질 마스크 재료를 패터닝하기 위해 이용될 수 있다. 다양한 마스크 재료들, 및 이와 같은 마스크 재료들을 침착하고 패터닝하는 방법들이 이 기술분야에서 알려져 있고 본 발명의 실시예들에 채용될 수 있다.
추가의 유전체 재료(412)의 평탄화된 주 면(414) 위에 패터닝된 마스크 재료(418)를 형성한 후, 소자 구조들(206) 위에 놓이는 패터닝된 마스크 재료(418)에 있는 개구들(419)을 통해 노출된 추가의 유전체 재료(412)의 영역들이 도 3b에 도시된 것과 같이, 반도체 구조(420)를 형성하기 위해 제거될 수 있다. 예를 들어, 도 3a의 반도체 구조(400)는 웨트 화학적 에칭 공정 또는 드라이 반응성 이온 에칭(RIE) 공정에서 하나 이상의 에천트들에 노출될 수 있다. 개구들(419)을 통해 노출되는 소자 구조들(206) 위에 놓이는 추가의 유전체 재료(412)의 영역들이 패터닝된 마스크 재료(418)를 통해 전부 에칭하지 않고 하나 이상의 에천트들에 의해 제거될 수 있도록, 하나 이상의 에천트들은 패터닝된 마스크 재료(418) 및 도전성 재료(405)를 제거하지 않고 추가의 유전체 재료(412)를 에칭하고 패터닝된 마스크 재료(418) 및 도전성 재료(405)가 하나 이상의 에천트들에 의해 에칭되는 속도보다 높은 속도로 추가의 유전체 재료(412)를 에칭할 조성을 가지도록 선택될 수 있다.
도 3b를 계속 참조하면, 도 3a를 참조하여 위에 기재된 에칭 공정 후, 패터닝된 마스크 재료(418)는 도 3b의 반도체 구조(420)를 형성하기 위해 반도체 구조로부터 제거될 수 있다. 거기에 도시된 것과 같이, 에칭 공정은 복수의 개구들(422)을 형성하기 위해 사용되고, 복수의 개구들 각각은 추가의 유전체 재료(412)를 통해 그것의 노출된 주 면(414)을 통해 소자 구조들(406)의 표면(407)으로 연장한다. 오목부들(432)을 형성한 후, 도전성 재료는 오목부들(422) 내에 제공될 수 있다.
도 3c를 참조하면, 도전성 재료(432)가 거기에 나타낸 반도체 구조(430)를 형성하기 위해 오목부들(422) 내에 침착될 수 있다. 몇몇 실시예들에 있어서, 도 3c에 도시된 것과 같이, 도전성 재료(432)의 층이 추가의 유전체 재료(412)의 주 면(414)을 덮도록 과잉의 도전성 재료(432)가 침착될 수 있다.
도전성 재료(432)는, 몇몇 실시예들에 있어서, 소자 구조들(406)의 도전성 금속(405)의 조성과 적어도 실질적으로 동일한 조성을 가진다. 예로서 그리고 제한하는 것이 아닌 것으로서, 도전성 재료(432)는 공업용 순금속 원소 예컨대 구리, 알루미늄, 텅스텐, 탄탈, 티탄, 크롬 등을 포함할 수 있고, 또는 도전성 재료(432)는 하나 이상의 이와 같은 금속 원소들에 기초한 혼합물 또는 합금을 포함할 수 있고, 또는 도전성 재료(432)는 도전성 반도체 재료(예컨대, 폴리실리콘)를 포함할 수 있다. 게다가, 도전성 재료(432)는 상이한 조성들을 가진 상이한 영역들을 포함할 수 있다. 예를 들어, 개구들(422)은 예를 들어, 확산 배리어층, 시드층 등을 제공하기 위해 하나 이상의 상대적으로 얇은 금속층들이 덧대어 질 수 있고 벌크 전기 도전성 금속, 예컨대 구리 또는 구리 합금이 하나 이상의 상대적으로 얇은 금속층들 위에 침착될 수 있다.
도전성 재료(432)는 무전해 도금 공정, 전해 도금 공정(electrolytic plating process), 물리적 침착 공정(PVD), 및 화학적 기상 증착(CVD) 공정(저압 CVD 즉 "LPCVD" 공정들을 포함) 중 하나 이상을 이용하여 침착될 수 있다.
도 3d를 참조하면, 추가의 도전성 재료(432)를 침착한 후, 추가의 유전체 재료(412)의 주 면(414) 위에 배치된 과잉의 도전성 재료(432)가 예를 들어 도 3d에 도시된 반도체 구조(440)를 형성하기 위해 화학적 에칭 공정, 기계적 폴리싱 공정, 또는 화학적-기계적 폴리싱(CMP) 공정 중 하나 이상을 이용하여 제거될 수 있다. 예를 들어, 도 3d에 도시된 것과 같이, 과잉의 도전성 재료(432)는 과잉의 도전성 재료를, 추가의 유전체 재료(412)의 주 면(414)이 도전성 재료(432)를 통해 노출될 때까지 행해질 수 있는 화학적-기계적 폴리싱(CMP) 공정을 행함으로써 제거될 수 있다. 과잉의 도전성 재료(432)의 제거시, 도전성 재료(432)의 부분들은 추가의 유전체 재료(412)를 통해 이전에 형성된 개구들(422) 내에 배치된 채로 있다. 이들 남아있는 도전성 재료(432)의 부분들은 소자 구조들(406)의 일체의 돌출부들(442)을 형성한다. 환언하면, 과잉의 도전성 재료(432)의 제거시, 소자 구조들(406) 각각은 개구들(422)에 도전성 재료(432)에 의해 규정된 복수의 일체의 돌출부들(442)을 구비하고, 일체의 돌출부들(442)은 오목부들(404)에 도전성 재료(405)에 의해 규정된 기초 구조로부터 연장한다.
과잉의 도전성 재료(432)를 제거하는 데 이용되는 화학적-기계적 폴리싱(CMP) 공정은 추가의 유전체 재료(412)의 노출된 주 면(414)을 평탄화할 수도 있다.
도 3e를 참조하면, 과잉의 도전성 금속(432)을 제거한 후, 일체의 돌출부들(442)을 측면에서 둘러싸는 추가의 유전체 재료(412)의 적어도 일부는, 도 3e에 도시된 것과 같이, 일체의 돌출부들(442)이 유전체 재료(402)로부터 및/또는 추가의 유전체 재료(412)의 노출면(414)으로부터 선택된, 미리 정해진 거리 D3만큼 돌출하도록 제거될 수 있고 이전에 언급한 제 1 반도체 구조(450)를 형성한다.
몇몇 실시예들에 있어서, 거리 D3는 약 1/2 나노미터(0.5 nm)와 약 50 나노미터(50 nm) 사이, 약 1 나노미터(1 nm)와 약 10 나노미터(10 nm) 사이, 또는 심지어 약 2 나노미터(2 nm)와 약 7 나노미터(7 nm) 사이에 있을 수 있다.
소자 구조들(406)의 일체의 돌출부들(442)의 노출면들, 주위 유전체 재료(402)의 노출된 주 면(403), 및/또는 추가의 유전체 재료(412)의 노출면(414)은 함께 도 3i에 도시된 제 2 반도체 구조(570)의 상보형 접합면에 맞닿고 상보형 접합면에 접합될 제 1 반도체 구조(450)의 접합면을 규정한다.
도 3e를 계속 참조하면, 소자 구조들(406)의 일체의 돌출부들(442), 일체의 돌출부들(442)에 인접하여 배치된 유전체 재료(402), 및 일체의 돌출부들(442)에 인접하여 배치된 추가의 유전체 재료(412)는 제 1 반도체 구조(450)의 접합면에서 노출된다. 게다가, 도 3e에 도시된 것과 같이, 추가의 유전체 재료(412)의 부분들은 소자 구조들(406)에 인접하여 배치되고 일체의 돌출부들(442) 사이에서 소자 구조들(406)의 부분 위에서 연장한다. 유전체 재료(402)의 노출된 주 면(403) 및 추가의 유전체 재료(412)의 노출된 주 면(414)은 제 1 반도체 구조(450)의 접합 평면(452)을 규정한다. 도 3j 및 도 3k를 참조하여 이하에 더 상세히 논의되는 것과 같이, 접합 평면(452)은 제 1 반도체 구조(450) 및 제 2 반도체 구조(570)와 함께 접합한 후 제 1 반도체 구조(450)와 제 2 반도체 구조(570)(도 3i) 사이의 적어도 대부분의 접합 경계면이 연장하는 평면을 포함할 수 있다.
도 3i의 제 2 반도체 구조(570)를 형성하기 위해 이용될 수 있는 예시적인 방법이 도 3f 내지 도 3i를 참조하여 기술된다.
도 3f를 참조하면, 도 3d의 반도체 구조(440)와 적어도 실질적으로 유사한 반도체 구조(500)가 제공될 수 있다. 따라서, 반도체 구조(500)는 하나 이상의 소자 구조들, 예컨대, 트랜지스터들, 수직으로 연장하는 도전성 비어들, 수평으로 연장하는 도전성 트레이스들 등을 구비하는 소자층(501)을 구비할 수 있다. 반도체 구조(500)는 소자층(501) 위에 배치된 유전체 재료(502), 및 유전체 재료(502)에 의해 적어도 부분적으로 둘러싸인 소자 구조들(506)을 구비한다. 도전성 재료(505)는 도 2a의 도전성 재료(105)와 관련하여 이전에 기술된 것과 같은 조성을 가질 수 있다.
반도체 구조(500)는 또한 유전체 재료(502)의 표면(503) 위에 배치된 추가의 유전체 재료(512)를 구비한다. 소자 구조들(506) 각각은 유전체 재료(502) 내로 연장하는 오목부들(504)에서 도전성 금속(505)에 의해 규정되는 기초 구조로부터 연장하는 복수의 일체의 돌출부들(542)을 구비한다. 일체의 돌출부들(542)은 추가의 유전체 재료(512)를 통해 연장하는 개구들(522)에 배치된 도전성 재료(532)에 의해 규정된다. 도전성 재료(532)의 조성은 도전성 재료(505)의 조성과 동일 또는 상이할 수 있다. 도 3f에 도시된 것과 같이, 추가의 유전체 재료(512)의 주 면(514) 및 소자 구조들(506)의 일체의 돌출부들(542)은 반도체 구조(500) 위로 노출된다.
도 3g를 참조하면, 반도체 구조(550)가 추가의 유전체 재료(512)의 표면(514) 위에 추가의 유전체 재료(552)를 제공하여 도 3f의 반도체 구조(500)로부터 형성될 수 있다. 도 3g에 도시된 것과 같이, 추가의 유전체 재료(552)의 층은 원하는 평균 두께로 추가의 유전체 재료(512) 위에 제공될 수 있다. 추가의 유전체 재료(552)는 도 2b를 참조하여 추가의 유전체 재료(112)와 관련하여 이전에 개시된 것과 같은 조성 및 구성(예컨대, 평균 두께)을 가질 수 있다.
추가의 유전체 재료(552)의 침착 후, 추가의 유전체 재료(552)의 노출된 주 면(554)은 선택적으로 평탄화될 수 있다. 예를 들어, 추가의 유전체 재료(552)의 노출된 주 면(554)은 추가의 유전체 재료(552)의 노출된 주 면(554)을 평탄화하기 위해 화학적 에칭 공정, 기계적 폴리싱 공정, 또는 화학적-기계적 폴리싱(CMP) 공정 중 하나 이상을 받을 수 있다. 몇몇 실시예들에 있어서, 평탄화 공정 후, 노출된 주 면(554)은 약 1/2 나노미터(0.5 nm) 이하, 약 2/10 나노미터(0.2 nm) 이하, 또는 심지어 약 1/10 나노미터(0.1 nm) 이하의 평균 평방근(RMS) 표면 거칠기를 가질 수 있다.
도 3h를 참조하면, 추가의 유전체 재료(552)의 노출된 주 면(554)을 평탄화한 후, 패터닝된 마스크 재료(562)가 도 3h에 도시된 반도체 구조(560)를 형성하기 위해 평탄화된 노출된 주 면(554) 위에 제공될 수 있다. 마스크 재료(562)는 적어도 실질적으로 전체 노출된 주 면(554) 위에 블랭킷 침착되고, 이어서 마스크 재료(562)를 통해 연장하는 개구들(564)(예컨대, 구멍들 또는 다른 개구들)을 형성하기 위해 패터닝될 수 있다. 개구들(564)은 도 3h에 도시된 것과 같이 소자 구조들(506)의 일체의 돌출부들(542)과 정렬될 수 있다. 게다가, 개구들(564)은 소자 구조들(506)의 하부의 일체의 돌출부들(542)의 크기들 및 형상들에 대응하는 크기들 및 형상들을 가질 수 있다. 패터닝된 마스크 재료(562)는 추가의 유전체 재료(552) 및 소자 구조들(506)의 다른 영역들을 제거하지 않고 소자 구조들(506)의 일체의 돌출부들(542) 위에 놓인 추가의 유전체 재료(562)의 영역들의 제거를 용이하게 하는 데 이용될 수 있다.
마스크 재료(562)는 예를 들어 폴리머 포토레지스트 재료 예컨대 폴리(메틸메타크릴레이트(PMMA))를 포함할 수 있고, 이것은 경화되지 않은 포토레지스트 재료의 층 위에 스피닝하고, 이어서 경화되지 않은 포토레지스트 재료의 선택된 영역들만을 경화시키기 위해 패터닝된 레티클을 통해 경화되지 않은 포토레지스트 재료의 특정 선택된 영역들을 전자기 조사하여 침착될 수 있다. 이후 포토레지스트 재료의 경화되지 않은 영역들이 도 3h에 도시된 것과 같은 패터닝된 마스크 재료(562)를 형성하기 위해 제거될 수 있다. 추가의 실시예들에 있어서, 마스크 재료(562)는 경질 마스크 재료, 예컨대 실리콘 질화물(Si3N4)을 포함할 수 있고, 예를 들어, 화학적 기상 증착(CVD) 공정을 이용하여 침착될 수 있다. 이후 포토리소그라피 기술들이 도 3h에 도시된 것과 같은 패터닝된 마스크 재료(562)를 형성하기 위해 침착된 경질 마스크 재료를 패터닝하기 위해 이용될 수 있다. 다양한 마스크 재료들, 및 이와 같은 마스크 재료들을 침착하고 패터닝하는 방법들은 이 기술분야에서 알려져 있고 본 발명의 실시예들에 채용될 수 있다.
추가의 유전체 재료(552)의 노출된 주 면(554) 위에 패터닝된 마스크 재료(562)를 형성한 후, 소자 구조들(506)의 일체의 돌출부들(542) 위에 놓이는 패터닝된 마스크 재료(562)에 있는 개구들(564)을 통해 노출되는 추가의 유전체 재료(552)의 영역들이 도 3i의 반도체 구조(570)에 도시된 것과 같이 제거된다. 예를 들어, 도 3h의 반도체 구조(560)는 웨트 화학적 에칭 공정 또는 드라이 반응성 이온 에칭(RIE) 공정에서 하나 이상의 에천트들에 노출될 수 있다. 소자 구조들(506)의 일체의 돌출부들(542) 위에 놓인 추가의 유전체 재료(552)의 적어도 실질적으로 모두가 패터닝된 마스크 재료(562)를 통해 전부 에칭하지 않고 하나 이상의 에천트들에 의해 제거될 수 있도록, 하나 이상의 에천트들은 패터닝된 마스크 재료(562) 및 소자 구조들(506)을 제거하지 않고 추가의 유전체 재료(552)를 에칭하고 패터닝된 마스크 재료(562) 및 소자 구조들(506)이 하나 이상의 에천트들에 의해 에칭되는 속도에 비해 높은 속도로 추가의 유전체 재료(552)를 에칭할 조성을 가지도록 선택될 수 있다.
에칭 공정에서 패터닝된 마스크 재료(562)에 있는 개구들(564)을 통해 노출되는 소자 구조들(506)의 일체의 돌출부들(542) 위에 놓이는 추가의 유전체 재료(552)의 영역들을 제거한 후, 패터닝된 마스크 재료(562)는 도 3i에 도시된 것과 같이 제거될 수 있다. 몇몇 실시예들에 있어서, 이러한 에칭 공정 후, 추가의 유전체 재료(552)의 노출된 주 면(554)은 약 1/2 나노미터(0.5 nm) 이하, 약 2/10 나노미터(0.2 nm) 이하, 또는 심지어 약 1/10 나노미터(0.1 nm) 이하의 평균 평방근(RMS) 표면 거칠기를 가질 수 있다.
게다가, 도 3i에 도시된 것과 같이, 패터닝된 마스크 재료(562)에 있는 개구들(564)을 통해 노출되는 소자 구조들(506)의 일체의 돌출부들(542) 위에 놓인 추가의 유전체 재료(552)의 영역들을 제거하기 위해 이용되는 에칭 공정은 소자 구조들(506)의 일체의 돌출부들(542)의 노출면들을 주위의 추가 유전체 재료(552)의 노출면(554)으로부터 선택된, 미리 정해진 거리 D4만큼 들어가게 할 수 있다.
비제한적인 예들로서, 거리 D4는 약 1/2 나노미터(0.5 nm)와 약 50 나노미터(50 nm) 사이, 약 1 나노미터(1 nm)와 약 10 나노미터(10 nm) 사이, 또는 심지어 약 2 나노미터(2 nm)와 약 7 나노미터(7 nm) 사이에 있을 수 있다.
몇몇 실시예들에 있어서, 도 3i의 거리 D4는 도 3e의 거리 D3와 적어도 실질적으로 동일할 수 있다. 그러나, 추가의 실시예들에 있어서, 도 3i의 거리 D4는 도 3e의 거리 거리 D3보다 클 수 있다. 예를 들어, 도 3e의 거리 D3는 도 3i의 거리 D4의 약 80%와 약 99% 사이, 또는 특히 도 3i의 거리 D4의 약 90%와 약 98% 사이에 있을 수 있다.
추가의 유전체 재료(552)의 노출된 주 면(554) 및 소자 구조들(506)의 일체의 돌출부들(542)의 노출면들은 함께 도 3e의 제 1 반도체 구조(450)의 상보형 접합면에 맞닿고 접합될 수 있는 제 2 반도체 구조(570)의 접합면을 규정한다.
도 3i를 계속 참조하면, 소자 구조들(506)의 일체의 돌출부들(542) 및 추가의 유전체 재료(552)는 제 2 반도체 구조(570)의 접합면에서 노출된다. 추가의 유전체 재료(552)의 노출된 주 면(554)은 제 2 반도체 구조(570)의 접합 평면(572)을 규정한다. 도 3j 및 도 3k를 참조하여 이하에 더 상세히 논의되는 것과 같이, 접합 평면(572)은 제 1 반도체 구조(450)(도 3e)와 제 2 반도체 구조(570) 사이의 적어도 대부분의 접합 경계면이 제 1 반도체 구조(450) 및 제 2 반도체 구조(570)를 함께 접합한 후 연장하는 평면을 포함할 수 있다.
도 3j를 참조하면, 제 1 반도체 구조(450)의 소자 구조들(406)의 일체의 돌출부들(442)이 제 2 반도체 구조(570)의 소자 구조들(506)의 일체의 돌출부들(542)과 정렬되도록 제 1 반도체 구조(450)는 제 2 반도체 구조(570)와 정렬될 수 있다. 이전에 언급된 것과 같이, 소자 구조들(406)의 일체의 돌출부들(442)의 노출면들 및 주위 유전체 재료(402)의 노출된 주 면(403)은 함께 제 1 반도체 구조(450)의 접합면을 규정하고, 소자 구조들(506)의 일체의 돌출부들(542)의 노출면들 및 주위의 추가 유전체 재료(552)이 노출된 주 면(554)은 함께 제 2 반도체 구조(570)의 접합면을 규정한다. 이렇게 구성된, 제 1 반도체 구조(450)의 접합면의 형상은 소자 구조들(406)의 일체의 돌출부들(442)이 제 1 반도체 구조(450)로부터 돌출하는 메일 구성을 가지며, 제 2 반도체 구조(570)의 접합면의 형상은 소자 구조들(506)의 일체의 돌출부들(542)이 제 2 반도체 구조(570) 내로 연장하는 오목부들에 배치되는 피메일 구성을 가진다.
도 3k를 참조하면, 제 1 반도체 구조(450)의 소자 구조들(406)의 돌출하는 일체의 돌출부들(442)은 제 2 반도체 구조(570)의 소자 구조들(506)의 일체의 돌출부들(542)이 배치되는 오목부들에 삽입될 수 있고, 제 1 반도체 구조(450)의 접합면은 제 2 반도체 구조(570)의 접합면에 맞닿을 수 있다. 이러한 구성에서, 제 1 반도체 구조(450)의 소자 구조들(406)의 일체의 돌출부들(442)은 제 2 반도체 구조(570)의 소자 구조들(506)의 대응하는 각각의 일체의 돌출부들(542)에 직접 맞닿을 수 있다. 몇몇 실시예들에 있어서, 중간 접합 재료(예컨대, 접착제)는 제 1 반도체 구조(450)의 소자 구조들(406)의 맞닿는 일체의 돌출부들(442)과 제 2 반도체 구조(570)의 소자 구조들(506)의 일체의 돌출부들(542) 사이에 제공될 수 있다.
이후 제 1 반도체 구조(450)의 소자 구조들(406)의 일체의 돌출부들(442)은 도 3k에 도시된 접합 반도체 구조(600)를 형성하기 위해 제 2 반도체 구조(570)의 소자 구조들(506)의 일체의 돌출부들(542)에 직접 접합될 수 있다. 접합 공정은 소자 구조들(406) 및 함께 접합된 소자 구조들(506)을 구비하는 접합된 도전 구조들의 형성으로 초래한다. 제 2 반도체 구조(570)의 소자 구조들(506)의 일체의 돌출부들(542)은 섭씨 약 200도(200℃) 이하의 온도 또는 온도들의 환경 또는 심지어 섭씨 약 100도(100℃) 이하의 온도 또는 온도들의 환경에서 행해지는 직접 도전성 재료-대-도전성 재료 초저온 직접 접합 공정에서 제 1 반도체 구조(450)의 소자 구조들(406)의 일체의 돌출부들(442)에 직접 접합될 수 있다. 몇몇 실시예들에 있어서, 이와 같은 초저온 직접 접합 공정은 대략 실온(즉, 주위 환경에 의해 제공되는 것 이외의 어떠한 가해지는 열 없이)의 환경에서 행해질 수 있다.
제 1 반도체 구조(450)를 제 2 반도체 구조(570)에 접합하기 전에, 제 1 반도체 구조(450) 및 제 2 반도체 구조(570)는 표면 불순물들 및 바람직하지 않은 표면 화합물들을 제거하기 위해 처리될 수 있다.
몇몇 실시예들에 있어서, 제 1 반도체 구조(450)는 제 1 반도체 구조(450)와 제 2 반도체 구조(570) 사이의 접합 경계면에서 접합면들 사이에 압력을 가하지 않고 제 2 반도체 구조(570)에 직접 접합될 수 있다. 다른 실시예들에 있어서, 접합 경계면에서 적절한 접합 강도를 달성하기 위해 압력이 몇몇 초저온 직접 접합 방법들에서 접합 경계면에 있는 접합면들 사이에 가해질 수 있다. 환언하면, 제 1 반도체 구조(450)의 소자 구조들(406)의 일체의 돌출부들(442)을 제 2 반도체 구조(570)의 소자 구조들(506)의 일체의 돌출부들(542)에 접합하기 위해 사용되는 직접 접합 방법들은 본 발명의 몇몇 실시예들에 있어서 표면 어시스트 접합(SAB) 접합 방법들을 포함할 수 있다.
도 3k를 계속 참조하면, 몇몇 실시예들에 있어서, 접합 경계면(602)은 제 1 반도체 구조(450)의 소자 구조들(406)의 접합된 일체의 돌출부들(442)과 제 2 반도체 구조(570)의 소자 구조들(506)의 일체의 돌출부들(542) 사이에서 확인될 수 있다. 이와 같은 접합 경계면(602)은 접합 반도체 구조(600)의 준비된 단면의 확대 하에서만 볼 수 있다. 몇몇 예에 있어서, 접합 공정이 완료된 후에는 확대했을 때조차 접합 경계면들(602)을 보는 것은 가능하지 않을 수 있다. 그러나, 도 3k에 도시된 것과 같이, 본 발명의 몇몇 실시예들에 있어서, 제 1 반도체 구조(450)의 소자 구조들(406)의 접합된 일체의 돌출부들(442)과 제 2 반도체 구조(570)의 소자 구조들(506)의 일체의 돌출부들(542) 사이의 접합 경계면들(602)은 제 1 반도체 구조(450)와 제 2 반도체 구조(570) 사이의 주 접합 경계 평면(604)으로부터 분리될 수 있다. 주 접합 경계 평면(604)은 제 2 반도체 소자(570)의 유전체 재료(552)의 주 면(554)이 제 1 반도체 소자(450)의 유전체 재료(402)의 주 면(403)에 맞닿는 평면으로서 규정된다. 접합 경계면들(602)은 도 3e의 거리 D3 및/또는 도 3i의 거리 D4와 적어도 실질적으로 동일한 거리만큼 주 접합 경계 평면(604)으로부터 분리될 수 있다.
본 발명의 추가의 실시예들에 있어서, 제 1 및 제 2 반도체 구조들의 직접 접합된 도전성 소자 구조들 사이의 접합 경계면은 제 1 및 제 2 반도체 구조들 사이의 주 접합 경계면과 적어도 실질적으로 동일 평면일 수 있다. 이와 같은 실시예들의 비제한 예들이 도 4a 및 도 4b를 참조하여 이하에 기술된다. 특히, 도 4a 및 도 4b는 도 4b에 도시된 접합 반도체 구조(700)를 형성하기 위해 도 3d와 관련하여 이전에 기술된 제 1 반도체 구조(440)와 도 3f와 관련하여 이전에 기술된 제 2 반도체 구조(500)(이것은 몇몇 실시예들에 있어서, 제 1 반도체 구조(440)와 적어도 실질적으로 유사할 수 있음)의 직접 접합을 도시한다.
도 4a를 참조하면, 제 1 반도체 구조(440)의 소자 구조들(406)의 일체의 돌출부들(442)이 제 2 반도체 구조(500)의 소자 구조들(506)의 일체의 돌출부들(542)과 정렬되도록 제 1 반도체 구조(440)는 제 2 반도체 구조(500)와 정렬될 수 있다. 소자 구조들(406)의 일체의 돌출부들(442)의 노출면들 및 주위의 추가 유전체 재료(412)의 노출된 주 면(413)은 함께 제 1 반도체 구조(440)의 적어도 실질적으로 평탄 접합면을 규정하고, 소자 구조들(506)의 일체의 돌출부들(542)의 노출면들 및 주위의 추가 유전체 재료(512)의 노출된 주 면(514)은 함께 제 2 반도체 구조(500)의 적어도 실질적으로 평탄 접합면을 규정한다.
도 4b를 참조하면, 제 1 반도체 구조(440)의 접합면은 제 1 반도체 구조(440)의 소자 구조들(406)의 일체의 돌출부들(442)이 제 1 반도체 구조(440)와 제 2 반도체 구조(500) 사이에 어떠한 중간 접합 재료(예컨대, 접착제)도 없이 제 2 반도체 구조(500)의 소자 구조들(506)의 일체의 돌출부들(542)에 직접 맞닿고 직접 물리적 접촉하도록 제 2 반도체 구조(500)의 접합면에 맞닿을 수 있다.
이후 제 1 반도체 구조(440)의 소자 구조들(406)의 일체의 돌출부들(442)은 도 4b에 도시된 접합 반도체 구조(700)를 형성하기 위해 제 2 반도체 구조(500)의 소자 구조들(506)의 일체의 돌출부들(542)에 직접 접합될 수 있다. 접합 공정은 도 2k 및 도 3k를 참조하여 이전에 기술된 것과 같이 행해질 수 있다.
도 4a 및 도 4b의 실시예들에 있어서, 제 1 반도체 구조(440)의 소자 구조들(406)의 접합된 일체의 돌출부들(442)과 제 2 반도체 구조(500)의 소자 구조들(506)의 일체의 돌출부들(542) 사이의 접합 경계면들(702)은 도 4b에 도시된 것과 같이 제 1 반도체 구조(440)와 제 2 반도체 구조(500) 사이의 주 접합 경계 평면(704)과 적어도 실질적으로 동일 평면일 수 있다. 주 접합 경계 평면(704)은 제 2 반도체 소자(500)의 유전체 재료(512)의 주 면(514)이 제 1 반도체 소자(440)의 유전체 재료(412)의 주 면(414)에 맞닿는 평면으로서 규정된다.
본 발명의 추가의 비제한의 예시적인 실시예들이 이하에 기재된다:
실시예 1 : 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법에 있어서, 제 1 반도체 구조를 제공하는 단계로서, 상기 제 1 반도체 구조는, 도전성 재료를 포함하는 적어도 하나의 소자 구조로서, 상기 적어도 하나의 소자 구조는 상기 제 1 반도체 구조의 접합면에서 노출되는, 적어도 하나의 소자 구조; 및 상기 제 1 반도체 구조의 상기 접합면에서 노출되는 유전체 재료로서, 상기 유전체 재료는 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조에 인접하여 배치되고, 상기 제 1 반도체 구조의 상기 접합면에서의 상기 유전체 재료의 노출면은 상기 제 1 반도체 구조의 접합 평면을 규정하는, 상기 유전체 재료를 포함하는, 상기 제 1 반도체 구조를 제공하는 단계; 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조가 상기 인접한 유전체 재료를 넘어 상기 제 1 반도체 구조의 상기 접합 평면으로부터 어떤 거리를 돌출하게 하는 단계; 제 2 반도체 구조를 제공하는 단계로서, 상기 제 2 반도체 구조는, 도전성 재료를 포함하는 적어도 하나의 소자 구조로서, 상기 적어도 하나의 소자 구조는 상기 제 2 반도체 구조의 접합면에서 노출되는, 상기 적어도 하나의 소자 구조; 및 상기 제 2 반도체 구조의 상기 접합면에서 노출되는 유전체 재료로서, 상기 유전체 재료는 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 인접하여 배치되고, 상기 제 2 반도체 구조의 상기 접합면에서의 상기 유전체 재료의 노출면은 상기 제 2 반도체 구조의 접합 평면을 규정하는, 상기 유전체 재료를 포함하는, 상기 제 2 반도체 구조를 제공하는 단계; 및 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 도전성 재료-대-도전성 재료 직접 접합 공정으로 직접 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 2 : 실시예 1의 방법에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조가 상기 인접한 유전체 재료를 넘어 상기 제 1 반도체 구조의 상기 접합 평면으로부터 어떤 거리를 돌출하게 하는 단계는 상기 제 1 반도체 구조로부터 상기 유전체 재료의 부분을 제거하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 3 : 실시예 2의 방법에 있어서, 상기 제 1 반도체 구조로부터 상기 유전체 재료의 부분을 제거하는 단계는 상기 유전체 재료를 에칭하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 4 : 실시예 1 내지 실시예 3 중 어느 하나의 방법에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조가 상기 제 1 반도체 구조의 상기 접합 평면으로부터 어떤 거리를 돌출하게 하는 단계는 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조가 상기 제 1 반도체 구조의 상기 접합 평면으로부터 선택된, 미리 정해진 거리를 돌출하게 하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 5 : 실시예 1 내지 실시예 4 중 어느 하나의 방법에 있어서, 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 인접한 유전체 재료 내로 연장하는 오목부 내로 상기 제 2 반도체 구조의 상기 접합 평면으로부터 어떤 거리를 들어가게 하는 단계를 더 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 6 : 실시예 5의 방법에 있어서, 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 인접한 유전체 재료 내로 연장하는 오목부 내로 상기 제 2 반도체 구조의 상기 접합 평면으로부터 어떤 거리를 들어가게 하는 단계는: 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조 위에 유전체 재료를 침착하는 단계; 및 상기 유전체 재료를 통해 상기 적어도 하나의 소자 구조까지 에칭하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 7 : 실시예 5 또는 실시예 6의 방법에 있어서, 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 인접한 유전체 재료 내로 연장하는 오목부 내로 상기 제 2 반도체 구조의 상기 접합 평면으로부터 어떤 거리를 들어가게 하는 단계는, 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 제 2 반도체 구조의 상기 접합 평면으로부터 선택된, 미리 정해진 거리를 들어가게 하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 8 : 실시예 5 내지 실시예 7 중 어느 하나의 방법에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 직접 접합하는 단계는, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 제 2 반도체 구조의 상기 유전체 재료의 상기 오목부 내로 삽입하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 9 : 실시예 1 내지 실시예 8 중 어느 하나의 방법에 있어서, 복수의 일체의 돌출부들을 구성하기 위해 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 형성하는 단계를 더 포함하고, 상기 복수의 일체의 돌출부들의 각각의 일체의 돌출부는 상기 인접한 유전체 재료를 넘어 상기 제 1 반도체 구조의 상기 접합 평면으로부터 상기 거리를 돌출하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 10 : 실시예 9의 방법에 있어서, 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조 위에 유전체 재료를 제공하는 단계; 및 상기 유전체 재료를 통해 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조로 연장하는 복수의 오목부들을 형성하기 위해 상기 유전체 재료를 통해 에칭하는 단계를 더 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 11 : 실시예 10의 방법에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 직접 접합하는 단계는, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들의 각각의 일체의 돌출부를 상기 유전체 재료를 통해 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조로 연장하는 상기 복수의 오목부들의 대응하는 상보형 오목부 내로 삽입하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 12 : 실시예 1 내지 실시예 11 중 어느 하나의 방법에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계는, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 비열-압착(non thermo-compression) 직접 접합 공정으로 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 13 : 실시예 1 내지 실시예 12 중 어느 하나의 방법에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계는, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 초저온 직접 접합 공정으로 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 14 : 실시예 1 내지 실시예 13 중 어느 하나의 방법에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계는, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 표면-어시스트(surface-assisted) 직접 접합 공정으로 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 15: 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법에 있어서, 제 1 반도체 구조를 제공하는 단계로서, 상기 제 1 반도체 구조는: 도전성 재료를 포함하는 적어도 하나의 소자 구조로서, 상기 적어도 하나의 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하고, 상기 복수의 일체의 돌출부들은 상기 제 1 반도체 구조의 접합면에서 노출되는, 상기 적어도 하나의 소자 구조; 및 상기 제 1 반도체 구조의 상기 접합면에서 노출되는 유전체 재료로서, 상기 유전체 재료는 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조에 인접하여 배치되고 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들의 상기 일체의 돌출부들 사이에서 상기 적어도 하나의 소자 구조의 일부 위에서 연장하고, 상기 제 1 반도체 구조의 상기 접합면에서의 상기 유전체 재료의 노출면은 상기 제 1 반도체 구조의 접합 평면을 규정하는, 상기 유전체 재료를 포함하는, 상기 제 1 반도체 구조를 제공하는 단계; 제 2 반도체 구조를 제공하는 단계로서, 상기 제 2 반도체 구조는: 도전성 재료를 포함하는 적어도 하나의 소자 구조로서, 상기 적어도 하나의 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하고, 상기 복수의 일체의 돌출부들은 상기 제 2 반도체 구조의 접합면에서 노출되는, 상기 적어도 하나의 소자 구조; 및 상기 제 2 반도체 구조의 상기 접합면에서 노출되는 유전체 재료로서, 상기 유전체 재료는 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 인접하여 배치되고 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들의 상기 일체의 돌출부들 사이에서 상기 적어도 하나의 소자 구조의 일부 위에서 연장하고, 상기 제 2 반도체 구조의 상기 접합면에서의 상기 유전체 재료의 노출면은 상기 제 2 반도체 구조의 접합 평면을 규정하는, 상기 제 2 반도체 구조를 제공하는 단계 및 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들을 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 16 : 실시예 15의 방법에 있어서, 상기 제 1 반도체 구조를 제공하는 단계는, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 기초 구조로부터 연장하는 상기 복수의 일체의 돌출부들을 형성하는 단계, 상기 복수의 일체의 돌출부들을 형성하는 단계를 포함하고, 상기 상기 복수의 일체의 돌출부들을 형성하는 단계는: 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 기초 구조 위에 상기 유전체 재료를 제공하는 단계; 상기 유전체 재료를 통해 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 기초 구조로 연장하는 복수의 오목부들을 형성하기 위해 상기 유전체 재료를 통해 에칭하는 단계; 및 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 기초 구조로부터 연장하는 상기 복수의 일체의 돌출부들을 형성하기 위해 상기 복수의 오목부들에 상기 도전성 재료를 제공하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 17 : 실시예 15 또는 실시예 16의 방법에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들을 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계는, 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들을 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들에 초저온 직접 접합 공정 및 표면-어시스트 직접 접합 공정 중 적어도 하나로 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법.
실시예 18 : 접합 반도체 구조에 있어서, 제 1 반도체 구조로서, 상기 제 1 반도체 구조는: 상기 제 1 반도체 구조의 접합면에 있는 적어도 하나의 도전성 소자 구조; 및 상기 제 1 반도체 구조의 상기 접합면에 있는 상기 적어도 하나의 도전성 소자 구조에 인접하여 배치된 유전체 재료를 포함하는, 상기 제 1 반도체 구조; 제 2 반도체 구조로서, 상기 제 2 반도체 구조는: 상기 제 2 반도체 구조의 접합면에 있는 적어도 하나의 도전성 소자 구조로서, 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조는 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조에 이들 사이의 접합 경계면을 따라 직접 접합되는, 상기 적어도 하나의 도전성 소자 구조; 및 상기 제 2 반도체 구조의 상기 접합면에 있는 상기 적어도 하나의 도전성 소자 구조에 인접하여 배치된 유전체 재료로서, 상기 제 2 반도체 구조의 상기 유전체 재료는 접합 평면을 따라 상기 제 1 반도체 구조의 상기 유전체 재료에 맞닿는, 상기 유전체 재료를 포함하는, 상기 제 2 반도체 구조를 포함하고; 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조와 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조 사이의 상기 접합 경계면은 상기 접합 평면으로부터 어떤 거리만큼 떨어져 있는, 접합 반도체 구조.
실시예 19 : 실시예 18의 접합 반도체 구조에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조 및 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조 각각은 적어도 실질적으로 구리 또는 구리 합금으로 구성되는, 접합 반도체 구조.
실시예 20 : 실시예 18 또는 실시예 19의 접합 반도체 구조에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하는, 접합 반도체 구조.
실시예 21 : 실시예 20의 접합 반도체 구조에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 복수의 일체의 돌출부들은 상기 제 2 반도체 구조의 상기 유전체 재료에 있는 복수의 오목부들을 통해 연장하는, 접합 반도체 구조.
실시예 22 : 실시예 21의 접합 반도체 구조에 있어서, 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하고, 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 복수의 일체의 돌출부들은 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들에 직접 접합되는, 접합 반도체 구조.
실시예 23 : 접합 반도체 구조에 있어서, 제 1 반도체 구조로서, 상기 제 1 반도체 구조는: 상기 제 1 반도체 구조의 접합면에 있는 적어도 하나의 도전성 소자 구조로서, 상기 적어도 하나의 도전성 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하는, 상기 적어도 하나의 도전성 소자 구조; 및 상기 제 1 반도체 구조의 상기 접합면에 있는 상기 적어도 하나의 도전성 소자 구조에 인접하여 배치된 유전체 재료로서, 적어도 상기 유전체 재료의 부분은 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들 사이에 배치되는, 상기 유전체 재료를 포함하는, 상기 제 1 반도체 구조; 제 2 반도체 구조로서, 상기 제 2 반도체 구조는: 상기 제 2 반도체 구조의 접합면에 있는 적어도 하나의 도전성 소자 구조로서, 상기 적어도 하나의 도전성 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하는, 상기 적어도 하나의 도전성 소자 구조; 및 상기 제 2 반도체 구조의 상기 접합면에 있는 상기 적어도 하나의 도전성 소자 구조에 인접하여 배치된 유전체 재료로서, 적어도 상기 유전체 재료의 부분은 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들 사이에 배치되고, 상기 제 2 반도체 구조의 상기 유전체 재료는 접합 평면을 따라 상기 제 1 반도체 구조의 상기 유전체와 맞닿는, 상기 유전체 재료를 포함하는, 상기 제 2 반도체 구조를 포함하고, 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들은 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들에 이들 사이의 접합 경계면들을 따라 직접 접합되는, 접합 반도체 구조.
실시예 24 : 실시예 23의 접합 반도체 구조에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들과 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들 사이의 상기 접합 경계면들은 상기 접합 평면으로부터 떨어져 있는, 접합 반도체 구조.
실시예 25 : 실시예 23의 접합 반도체 구조에 있어서, 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들과 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들 사이의 상기 접합 경계면들은 상기 접합 평면과 적어도 실질적으로 동일 평면인, 접합 반도체 구조.
위에 기재된 본 발명의 예시적인 실시예들은 본 발명의 범위를 제한하지 않는데 그 이유는 이들 실시예들은 첨부 청구항들의 범위 및 이들의 법률적 등가물들에 의해 정의된, 본 발명의 실시예들의 단지 예들이기 때문이다. 임의의 등가의 실시예들이 이 발명의 범위 내에 있도록 의도된다. 실제로, 본원에 도시되고 기재된 것들 이외의 본 발명의 여러 변형예들, 예컨대 기재된 요소들의 대안의 유용한 조합들은 상기 기재로부터 이 기술분야에서 숙련된 사람들에게 명백할 것이다. 환언하면, 본원에 기재된 하나의 모범 실시예의 하나 이상의 특징들은 본 발명의 추가의 실시예들을 제공하기 위해 본원에 기재된 다른 모범 실시예의 하나 이상의 특징들과 결합될 수 있다. 이와 같은 변형예들 및 실시예들은 또한 첨부 청구항들의 범위 내에 속하도록 의도된다.
100 : 반도체 구조
102 : 소자층
104 : 오목부
105 : 도전성 금속
130 : 제 1 반도체 구조
240 : 제 2 반도체 구조
300 : 접합 반도체 구조
102 : 소자층
104 : 오목부
105 : 도전성 금속
130 : 제 1 반도체 구조
240 : 제 2 반도체 구조
300 : 접합 반도체 구조
Claims (25)
- 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법에 있어서,
제 1 반도체 구조를 제공하는 단계로서, 상기 제 1 반도체 구조는,
도전성 재료를 포함하는 적어도 하나의 소자 구조로서, 상기 적어도 하나의 소자 구조는 상기 제 1 반도체 구조의 접합면에서 노출되는, 적어도 하나의 소자 구조; 및
상기 제 1 반도체 구조의 상기 접합면에서 노출되는 유전체 재료로서, 상기 유전체 재료는 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조에 인접하여 배치되고, 상기 제 1 반도체 구조의 상기 접합면에서의 상기 유전체 재료의 노출면은 상기 제 1 반도체 구조의 접합 평면을 규정하는, 상기 유전체 재료;를 포함하는, 상기 제 1 반도체 구조를 제공하는 단계;
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조가 상기 인접한 유전체 재료를 넘어 상기 제 1 반도체 구조의 상기 접합 평면으로부터 어떤 거리를 돌출하게 하여 복수의 일체의 돌출부들을 구성하는 단계;
제 2 반도체 구조를 제공하는 단계로서, 상기 제 2 반도체 구조는,
도전성 재료를 포함하는 적어도 하나의 소자 구조로서, 상기 적어도 하나의 소자 구조는 상기 제 2 반도체 구조의 접합면에서 노출되는, 상기 적어도 하나의 소자 구조;
상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 인접하여 배치되는 제1 유전체 재료; 및
상기 제 2 반도체 구조의 상기 접합면에서 노출되는 제2 유전체 재료로서, 상기 제 2 반도체 구조의 상기 접합면에서의 상기 제2 유전체 재료의 노출면은 상기 제 2 반도체 구조의 접합 평면을 규정하는, 상기 제2 유전체 재료를 포함하는, 상기 제 2 반도체 구조를 제공하는 단계; 및
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 도전성 재료-대-도전성 재료 직접 접합 공정으로 직접 접합하는 단계를 포함하며,
상기 제2 반도체 구조를 제공하는 단계는,
상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조 및 상기 제1 유전체 재료 위에 상기제2 유전체 재료를 제공하는 단계; 및
상기 제2 유전체 재료를 통해 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조로 연장하는 복수의 오목부들을 형성하기 위해 상기 제2 유전체 재료를 통해 에칭하는 단계;를 포함하는 것을 특징으로 하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 제 1 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조가 상기 인접한 유전체 재료를 넘어 상기 제 1 반도체 구조의 상기 접합 평면으로부터 어떤 거리를 돌출하게 하는 단계는 상기 제 1 반도체 구조로부터 상기 유전체 재료의 부분을 제거하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 제 2 항에 있어서,
상기 제 1 반도체 구조로부터 상기 유전체 재료의 부분을 제거하는 단계는 상기 유전체 재료를 에칭하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 제 1 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조가 상기 제 1 반도체 구조의 상기 접합 평면으로부터 어떤 거리를 돌출하게 하는 단계는 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조가 상기 제 1 반도체 구조의 상기 접합 평면으로부터 선택된, 미리 정해진 거리를 돌출하게 하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 에칭하는 단계는,
상기 제2 유전체 재료를 상기 제 2 반도체 구조의 상기 접합 평면으로부터 선택된, 미리 정해진 거리만큼 에칭하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 직접 접합하는 단계는,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들의 각각의 일체의 돌출부를 상기 유전체 재료를 통해 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조로 연장하는 상기 복수의 오목부들의 대응하는 상보형 오목부 내로 삽입하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 제 1 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계는,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 비열-압착(non thermo-compression) 직접 접합 공정으로 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 제 1 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계는,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 초저온 직접 접합 공정으로 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 제 1 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계는,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조를 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 표면-어시스트(surface-assisted) 직접 접합 공정으로 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법에 있어서,
제 1 반도체 구조를 제공하는 단계로서, 상기 제 1 반도체 구조는:
도전성 재료를 포함하는 적어도 하나의 소자 구조로서, 상기 적어도 하나의 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하고, 상기 복수의 일체의 돌출부들은 상기 제 1 반도체 구조의 접합면에서 노출되는, 상기 적어도 하나의 소자 구조; 및
상기 제 1 반도체 구조의 상기 접합면에서 노출되는 유전체 재료로서, 상기 유전체 재료는 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조에 인접하여 배치되고 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들의 상기 일체의 돌출부들 사이에서 상기 적어도 하나의 소자 구조의 일부 위에서 연장하고, 상기 제 1 반도체 구조의 상기 접합면에서의 상기 유전체 재료의 노출면은 상기 제 1 반도체 구조의 접합 평면을 규정하는, 상기 유전체 재료를 포함하는, 상기 제 1 반도체 구조를 제공하는 단계;
제 2 반도체 구조를 제공하는 단계로서, 상기 제 2 반도체 구조는:
도전성 재료를 포함하는 적어도 하나의 소자 구조로서, 상기 적어도 하나의 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하고, 상기 복수의 일체의 돌출부들은 상기 제 2 반도체 구조의 접합면에서 노출되는, 상기 적어도 하나의 소자 구조; 및
상기 제 2 반도체 구조의 상기 접합면에서 노출되는 유전체 재료로서, 상기 유전체 재료는 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조에 인접하여 배치되고 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들의 상기 일체의 돌출부들 사이에서 상기 적어도 하나의 소자 구조의 일부 위에서 연장하고, 상기 제 2 반도체 구조의 상기 접합면에서의 상기 유전체 재료의 노출면은 상기 제 2 반도체 구조의 접합 평면을 규정하는, 상기 제 2 반도체 구조를 제공하는 단계 및
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들을 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계를 포함하며,
상기 제 1 반도체 구조를 제공하는 단계는,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 기초 구조로부터 연장하는 상기 복수의 일체의 돌출부들을 형성하는 단계, 상기 복수의 일체의 돌출부들을 형성하는 단계를 포함하고, 상기 상기 복수의 일체의 돌출부들을 형성하는 단계는:
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 기초 구조 위에 상기 유전체 재료를 제공하는 단계;
상기 유전체 재료를 통해 상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 기초 구조로 연장하는 복수의 오목부들을 형성하기 위해 상기 유전체 재료를 통해 에칭하는 단계; 및
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 기초 구조로부터 연장하는 상기 복수의 일체의 돌출부들을 형성하기 위해 상기 복수의 오목부들에 상기 도전성 재료를 제공하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 삭제
- 제 15 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들을 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들에 도전성 재료-대-도전성 재료 직접 접합 공정으로 접합하는 단계는,
상기 제 1 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들을 직접 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조의 상기 복수의 일체의 돌출부들에 초저온 직접 접합 공정 및 표면-어시스트 직접 접합 공정 중 적어도 하나로 접합하는 단계를 포함하는, 제 1 반도체 구조를 제 2 반도체 구조에 직접 접합하는 방법. - 접합 반도체 구조에 있어서,
제 1 반도체 구조로서, 상기 제 1 반도체 구조는:
상기 제 1 반도체 구조의 접합면에서 노출되며, 복수의 일체의 돌출부들을 포함하는 적어도 하나의 도전성 소자 구조; 및
상기 제 1 반도체 구조의 상기 접합면에 있는 상기 적어도 하나의 도전성 소자 구조에 인접하여 배치된 유전체 재료를 포함하며,
상기 제 1 반도체 구조의 상기 복수의 일체의 돌출부들 각각이 상기 인접한 유전체 재료를 넘어 상기 제 1 반도체 구조의 상기 접합 평면으로부터 어떤 거리만큼 돌출된, 상기 제 1 반도체 구조;
제 2 반도체 구조로서, 상기 제 2 반도체 구조는:
상기 제 2 반도체 구조의 접합면에 있는 적어도 하나의 도전성 소자 구조로서, 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조는 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조에 이들 사이의 접합 경계면을 따라 직접 접합되는, 상기 적어도 하나의 도전성 소자 구조;
상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조에 인접하여 배치된 제1 유전체 재료; 및
상기 제 2 반도체 구조의 접합면에서 노출되는 제2 유전체 재료로서, 상기 제 2 반도체 구조의 상기 접합면에서의 상기 제2 유전체 재료의 노출면은 상기 제 2 반도체 구조의 접합 평면을 규정하는, 상기 제2 유전체 재료;를 포함하는, 상기 제 2 반도체 구조를 포함하고;
상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조와 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조 사이의 상기 접합 경계면은 상기 접합 평면으로부터 어떤 거리만큼 떨어져 있으며,
상기 제2 반도체 구조는 상기 제2 유전체 재료를 통해 상기 제 2 반도체 구조의 상기 적어도 하나의 소자 구조로 연장하는 복수의 오목부들을 포함하는 것을 특징으로 하는, 접합 반도체 구조. - 제 18 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조 및 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조 각각은 적어도 실질적으로 구리 또는 구리 합금으로 구성되는, 접합 반도체 구조. - 제 18 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하는, 접합 반도체 구조. - 제 20 항에 있어서,
상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 복수의 일체의 돌출부들은 상기 제 2 반도체 구조의 상기 제2 유전체 재료에 있는 복수의 오목부들을 통해 연장하는, 접합 반도체 구조. - 제 21 항에 있어서,
상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조는 기초 구조로부터 연장하는 복수의 일체의 돌출부들을 포함하고, 상기 제 2 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 복수의 일체의 돌출부들은 상기 제 1 반도체 구조의 상기 적어도 하나의 도전성 소자 구조의 상기 일체의 돌출부들에 직접 접합되는, 접합 반도체 구조. - 삭제
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