CN220553432U - 装置封装体 - Google Patents

装置封装体 Download PDF

Info

Publication number
CN220553432U
CN220553432U CN202321856395.6U CN202321856395U CN220553432U CN 220553432 U CN220553432 U CN 220553432U CN 202321856395 U CN202321856395 U CN 202321856395U CN 220553432 U CN220553432 U CN 220553432U
Authority
CN
China
Prior art keywords
die
bonding
layer
bonding layer
thermal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202321856395.6U
Other languages
English (en)
Inventor
孙诗平
梁世纬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN220553432U publication Critical patent/CN220553432U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0503—13th Group
    • H01L2924/05032—AlN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0543—13th Group
    • H01L2924/05432—Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种装置封装体，包含第一裸片，其包含半导体基板；隔离层，位于半导体基板上，其中隔离层为第一介电材料；第一虚置导孔，贯穿隔离层至半导体基板之中；接合层，位于隔离层上，其中接合层为第二介电材料，第二介电材料具有小于第一介电材料的导热系数；第一虚置垫，位于接合层之内且位于第一虚置导孔上；虚置裸片，直接接合至接合层；第二裸片，直接接合至接合层且接合至第一虚置垫；以及金属间隙填充材料，位于虚置裸片与第二裸片之间。

Description

装置封装体
技术领域
本实用新型实施例涉及装置封装体，尤其涉及散热结构。
背景技术
由于持续改善各种电子元件(例如，晶体管、二极管(diodes)、电阻器、电容器等)的集成密度，半导体产业经历了快速成长。在大多数的情况下，集成密度通过不断减少最小部件的尺寸来改善，其允许更多的元件能被整合至给定的区域之中。随着对缩小的电子装置的需求逐渐增长，出现了朝向更小以及更具创造性的半导体裸片的封装技术的趋势。
实用新型内容
本实用新型的目的在于提出一种装置封装体，以解决上述至少一个问题。
本实用新型实施例提供一种装置封装体，包含第一裸片，包含半导体基板；隔离层，位于半导体基板上，其中隔离层为第一介电材料；第一虚置导孔，贯穿隔离层至半导体基板之中；接合层，位于隔离层上，其中接合层为第二介电材料，第二介电材料具有小于第一介电材料的导热系数；第一虚置垫，位于接合层之内且位于第一虚置导孔上；虚置裸片，直接接合至接合层；第二裸片，直接接合至接合层且接合至第一虚置垫；以及金属间隙填充材料，位于虚置裸片与第二裸片之间。
根据本实用新型其中的一个实施方式，该接合层的厚度小于
根据本实用新型其中的一个实施方式，该第一虚置垫的宽度大于5μm。
根据本实用新型其中的一个实施方式，该第一虚置垫延伸于该第二裸片以及该虚置裸片两者下方。
根据本实用新型其中的一个实施方式，该虚置裸片直接接合至该第一虚置垫。
根据本实用新型其中的一个实施方式，该金属间隙填充材料与该第一虚置垫实体地接触。
根据本实用新型其中的一个实施方式，该金属间隙填充材料、该虚置裸片以及该第二裸片的顶表面彼此齐平。
本实用新型实施例提供一种装置封装体，包含第一裸片；接合层，覆盖第一裸片的第一侧，其中接合层为包含铝的介电材料；第二裸片，以电介质对电介质键结接合至接合层；贯穿导孔，贯穿接合层，其中贯穿导孔电性地连接至第一裸片及第二裸片；热结构，以电介质对电介质键结接合至接合层；以及金属热材料，横向地围绕第二裸片，其中金属热材料与接合层的顶表面、第二裸片的侧壁及热结构的侧壁实体地接触。
根据本实用新型其中的一个实施方式，该热结构包括：一原生氧化硅层，其中该原生氧化硅层以电介质对电介质键结接合至该接合层。
根据本实用新型其中的一个实施方式，该第二裸片包括多个虚置接合垫。
附图说明
由以下的详细叙述配合所附附图，可最好地理解本实用新型实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本实用新型实施例的特征。
图1、图2、图3、图4、图5、图6、图7A、图7B、图8以及图9是根据一些实施例，示出制造半导体封装体的中间步骤的剖面示意图以及俯视示意图。
图10是根据一些实施例，示出热阻对接合层厚度的模拟数据。
图11是根据一些实施例，示出半导体封装体的剖面示意图。
图12是根据一些实施例，示出半导体封装体的剖面示意图。
附图标记如下：
100:半导体封装体
101:半导体裸片
102:半导体基板
103:装置
104:互连结构
105:导电部件
106:介电层
107:金属化图案
108:隔离层
110:贯穿导孔
111:导热导孔
112:接合层
113A:导热垫
113B:导热垫
113C:导热垫
114:接合垫
150:半导体装置
152:接合层
153:导热垫
154:接合垫
160:热结构
162:接合层
162’:原生氧化物层
164:导热导孔
170:热填充区
171:阻挡层
172:金属填充材料
174:接合垫
176:接合层
180:支撑结构
181:支撑基板
184:接合垫
186:接合层
200:半导体封装体
300:半导体封装体
D1:距离
D2:距离
T1:厚度
T2:厚度
WA:宽度
WB:宽度
WC:宽度
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的不同元件。各元件和其配置的具体范例描述如下，以简化本实用新型实施例的说明。当然，这些仅仅是范例，并非用以限定本实用新型实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本实用新型实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
根据一些实施例，可将半导体装置彼此接合(bond)以提供三维集成芯片(3Dintegrated chip；3DIC)封装体，诸如系统上覆集成芯片(system on integrated chip；SoIC)封装体。在一些实施例中，热可以通过金属散热结构自底部半导体装置散发出去。金属散热结构可包含例如虚置导孔(dummy vias)、虚置接合垫(dummy bond pads)以及虚置间隙填充(gap-filling)区。基于封装体装置及/或装置的热管理需求，金属散热结构可适应特定配置。在一些实施例中，隔离层可由绝缘高导热材料所形成。可薄化或省略隔离层以及各种接合层以减少热阻。通过本公开描述的各种实施例可以实现数个优点。前述优点包含高散热效率、通过重叠散热部件与装置热点来进行目标热点管理、易于与系统上覆集成芯片工艺整合、易于管理及适应不同的封装体配置(例如，不同的封装元件形状及/或尺寸)。
图1、图2、图3、图4、图5、图6、图7A、图8以及图9是根据一些实施例，示出形成半导体封装体100(参见图9)的工艺的中间步骤的剖面示意图。图7B是根据一些实施例，示出近似于图7A所示出的结构的俯视示意图。参见图1，根据一些实施例，示出半导体裸片101。半导体裸片101可为较大晶片的一部分所形成的裸晶(bare chip)半导体裸片(例如，未封装的半导体裸片)。举例来说，半导体裸片101可为逻辑裸片(例如，应用处理器(applicationprocessor；AP)、中央处理单元(central processing unit；CPU)、图形处理单元(graphicsprocessing unit；GPU)、微控制器(microcontroller)等)、存储器裸片(例如，动态随机存取存储器(dynamic random access memory；DRAM)裸片、混合存储器立方体(hybridmemory cube；HMC)、静态随机存取存储器(static random access memory；SRAM)裸片、宽输入/输出(wideIO)存储器裸片、磁阻式随机存取存储器(static random access memory；MRAM)裸片、电阻式随机存取存储器(static random access memory；RRAM)裸片等)、电源管理裸片(例如，电源管理集成电路(power management integrated circuit；PMIC)裸片)、射频(radio frequency；RF)裸片、感测器裸片、微机电系统(micro-electro-mechanical-system；MEMS)裸片、信号处理裸片(例如，数字信号处理(digital signalprocessing；DSP)裸片)、前端(front-end)裸片(例如，模拟前端(analog front-end；AFE)裸片)、生物医学(biomedical)裸片、其类似物、或上述的组合。
根据一些实施例，可根据适用的制造工艺来处理半导体裸片101以形成集成电路(IC)于半导体裸片101中。举例来说，半导体裸片101可包含半导体基板102。半导体基板102可为例如块体(bulk)半导体基板、绝缘体上覆半导体(semiconductor-on-insulator；SOI)基板、多膜层半导体基板、或类似的基板。半导体基板102可包含半导体材料，诸如硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或上述的组合。亦可使用其他的基板，诸如多膜层或梯度基板。半导体基板102可为掺杂或未掺杂。半导体基板102具有活性表面(例如，图1中面向下的表面)，有时称作前侧，以及非活性表面(例如，图1中面向上的表面)，有时称作后侧。
装置103(由晶体管代表)可形成于半导体基板102中及/或半导体基板102上。装置103可形成于半导体基板102的前侧。装置103可包含有源装置(例如，晶体管、二极管等)、无源装置(例如，电容器、电阻器等)及/或其他的电路元件。在各种实施例中，一些装置103在操作期间产生了相对高水平的热。在一些实施例中，一些装置103可形成于半导体基板102上的有源层(未分别标记)中，且可被隔离区(例如，浅沟槽隔离(shallow trenchisolation；STI)区或类似的隔离区)所环绕。装置103可使用任意合适的技术来形成。
在一些实施例中，装置可通过互连结构104互相连接，互连结构104包含了例如导电部件105，诸如金属化图案、金属导线、金属导孔(vias)、金属垫(pads)、或类似的导电部件，其设置于半导体基板102上方的一或多个介电层中。互连结构104电性地连接装置103以形成一或多个集成电路(IC)。导电部件105可包含接触垫，其允许在互连结构104与装置103之间形成连接。(多个)介电层可包含氧化硅、氮氧化硅、氮化硅、其他低介电常数材料、聚合物材料、类似的介电材料、或上述的组合。
在一些实施例中，半导体裸片101可形成作较大晶片的一部分，且可形成多个半导体裸片101于单一晶片上。在一些实施例中，形成于晶片上的半导体裸片101可在随后使用锯切工艺或类似的工艺将彼此单粒化(singulated)。在一些实施例中，芯片探针(chipprobe；CP)测试可以应用至每个半导体裸片101(例如，通过互连结构104的接触垫)。芯片探针测试用于检查半导体裸片101的电性功能，且通过芯片探针测试的裸片被称作已知良好裸片(known good dies；KGD)。未通过芯片探针测试的半导体裸片101会被丢弃或修复。以此方式，提供了用于封装的已知良好裸片，这可减少对有缺陷裸片的封装的浪费及费用。
在一些实施例中，在芯片探针测试之后，可形成一或多层介电层106于每个已知良好裸片的互连结构104上方。(多层)介电层106可包含氧化硅、氮氧化硅、氮化硅、或类似的介电材料。(多层)介电层106可在后续的封装工艺期间保护接触垫。在一些实施例中，可通过设置在(多层)介电层106中的金属化图案107来提供额外的互相连接。
在图2中，根据一些实施例，形成隔离层108于半导体基板102的后侧上方。可形成隔离层108以保护半导体裸片101且将半导体裸片101与后续的工艺步骤隔离。隔离层108的材料可为绝缘材料及/或适用于电介质对电介质键结(dielectric-to-dielectricbonding)的材料。隔离层108可使用合适的技术来形成，诸如原子层沉积(atomic layerdeposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、或类似的工艺。在一些实施例中，隔离层108形成为厚度T1，其范围可为约2000埃至约1微米(μm)。厚度T1可能具有其他的厚度范围。
在一些实施例中，隔离层108是由具有相对大的导热系数的绝缘材料所形成，诸如大于约100W/m-°K的导热系数。举例来说，在一些实施例中，隔离层108可由诸如氧化铝(Al2O3)、氮化铝(AlN)、类似的材料、或上述的组合的材料来形成。通过以具有较大的导热系数的材料来形成隔离层108，由装置103所产生的热可以更有效地消散至上覆的热结构之中，诸如热结构160或者热填充区170(参见图7A至图7B)。
隔离层108亦可使用其它的材料。举例来说，在其它实施例中，隔离层108是由具有相对小的导热系数的绝缘材料所形成，例如小于约2W/m-°K的导热系数。举例来说，隔离层108可由氧化硅、氮氧化硅、氮化硅、类似的材料、或上述的组合来形成。在一些实施例中，隔离层108随后进行薄化(参见图4)以改善通过隔离层108的散热。
在图3中，根据一些实施例，形成贯穿导孔110(through via)以及导热导孔111(thermal via)。形成贯穿导孔110延伸穿过隔离层108以及半导体基板102，以与互连结构104的导电部件105进行实体(physical)接触以及电性接触。形成导热导孔111延伸穿过隔离层108且至少部分地贯穿至半导体基板102之中，以改善装置103的散热。以此方式，导热导孔111可被视为“虚置导孔(dummy vias)”。在其他实施例中，并未形成导热导孔111。
贯穿导孔110可以通过例如蚀刻穿过隔离层108、半导体基板102以及其他膜层的开口以露出导电部件105来形成。开口可使用例如合适的光学光刻以及蚀刻技术来蚀刻。在一些实施例中，可顺应地(conformally)沉积可选的(optional)阻挡层(barrier layer)于开口中，诸如使用原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、热氧化、类似的工艺、或上述的组合。阻挡层可由氧化物、氮化物、碳化物、类似的材料、或上述的组合来形成。可接着沉积导电材料于阻挡层上方以及于开口中。导电材料可使用电化学电镀(electro-chemical plating)工艺、化学气相沉积、原子层沉积、物理气相沉积、类似的工艺、或上述的组合来形成。导电材料的示例为铜、钨、铝、银、金、类似的材料、或上述的组合。可使用诸如化学机械抛光(chemical-mechanical polish；CMP)处理或类似的平坦化工艺自隔离层108的表面移除多余的导电材料以及阻挡层。阻挡层以及导电材料的剩余部分形成为贯穿导孔110。亦可使用其他的材料或形成技术。
可使用近似于形成贯穿导孔110的技术来形成导热导孔111。举例来说，可蚀刻开口穿过隔离层108且部分地进入半导体基板102之中。可沉积可选的阻挡层于开口中，且接着可沉积导电材料于阻挡层上。在一些实施例中，导热导孔111自半导体基板102的后侧表面延伸至半导体基板102之中的距离D1的范围为约4微米至约6微米。在一些实施例中，导热导孔111与装置103垂直地分隔(例如，与半导体基板102的前侧表面垂直地分隔)，分隔的距离D2的范围为约3微米至约5微米。在一些实施例中，导热导孔111的宽度的范围为约1微米至约2微米。亦可具有其他的距离或宽度，且可在相同的结构中形成具有各种距离或宽度的导热导孔111。在一些情况下，具有较大的距离D1、较小的距离D2及/或较大的宽度的导热导孔111可允许更有效的散热。可使用诸如化学机械抛光(CMP)处理或类似的平坦化工艺自隔离层108的表面移除多余的导电材料以及阻挡层。阻挡层以及导电材料的剩余部分形成为导热导孔111。贯穿导孔110以及导热导孔111可以共享形成步骤。举例来说，贯穿导孔110以及导热导孔111的形成可使用相同的刻蚀步骤、相同的阻挡层沉积步骤、相同的导电材料沉积步骤及/或相同的平坦化步骤。亦可使用其他的材料或形成技术。
在图4中，根据一些实施例，执行可选的薄化工艺以薄化隔离层108。在一些实施例中，薄化工艺可包含化学机械抛光(CMP)处理或类似的工艺，且可与图3所描述的平坦化处理互相组合。在一些情况下，薄化隔离层108可改善通过隔离层108的散热。举例来说，在隔离层108是由具有相对小的导热系数的材料所形成的一些实施例中，尽管隔离层108的导热系数相对较小，但薄化隔离层108仍可改善通过隔离层108的散热。在一些实施例中，隔离层108并未进行薄化。举例来说，对于隔离层108是由具有相对大的导热系数的材料所形成的一些实施例，隔离层108可以不进行薄化。在一些实施例中，可薄化由具有相对大的导热系数的材料所形成的隔离层108。在一些实施例中，在执行薄化工艺之后，隔离层108可具有厚度T2，其小于约500埃，诸如厚度T2的范围为约100埃至约500埃。厚度T2亦可具有其他的厚度。
在图5中，根据一些实施例，形成接合层112、导热垫113(例如，导热垫113A、113B、113C)以及接合垫114于隔离层108上方。接合层112、导热垫113及/或接合垫114可在后续的工艺步骤中用于与其他结构接合。举例来说，接合层112可用于接合工艺，诸如直接接合、熔接(fusion bonding)、电介质对电介质键结、氧化物对氧化物键结、或类似的接合工艺。导热垫113及/或接合垫114可用于接合工艺，诸如直接接合、熔接、金属对金属键结、或类似的接合工艺。在一些实施例中，接合层112、导热垫113以及接合垫114皆用于接合(例如，“混合接合(hybrid bonding)”)。
在一些实施例中，接合层112是由含硅的介电材料所形成，诸如氧化硅、氮化硅、氮氧化硅、或类似的材料。接合层112亦可使用其他的材料。接合层112可使用任意合适的方法来沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、或类似的工艺。在一些实施例中，接合层112可具有范围为约200纳米(nm)至约900纳米的厚度，但亦可具有其他的厚度。在一些实施例中，接合层112随后进行薄化，将于下方参见图10以及图11进行更详细地描述。在其他实施例中，并未形成接合层112，将于下方参见图12进行更详细地描述。在一些实施例中，接合层112的材料的导热系数可小于隔离层108的材料的导热系数。
可形成以及设置导热垫113以及接合垫114于介电层中。在一些实施例中，导热垫113近似于接合垫114，但差别在于接合垫114亦用于形成电性连接(例如，电性连接至贯穿导孔110)。在一些情况下，导热垫113可为电性隔离且可用于促进热从装置103散发出去。以此方式，导热垫113在一些情况下可被视为“虚置垫”。在一些情况下，导热垫113及/或接合垫114可延伸于隔离层108的顶表面上，如图5所示出。如图5所示出，接合垫114可通过贯穿导孔110进行实体接触以及电性接触，且因此可电性地耦合至互连结构104。同样地，在一些实施例中，导热垫113可实体地接触一或多个导热导孔111。在一些情况下，可形成不与导热导孔111实体地接触的导热垫113。
导热垫113以及接合垫114可在形成接合层112之前或之后形成。导热垫113以及接合垫114可包含铜或类似的材料，且通过电镀工艺、镶嵌(damascene)工艺、或类似的工艺来形成。在一些实施例中，导热垫113以及接合垫114可由近似于贯穿导孔110以及导热导孔111的材料所形成。
举例来说，导热垫113以及接合垫114可通过先在接合层112之内形成开口(未分别示出)来同时形成。举例来说，开口可通过在接合层112的顶表面上方施加并图案化光刻胶，接着使用图案化的光刻胶作为蚀刻掩模蚀刻接合层112来形成。接合层112可通过干式蚀刻(例如，反应式离子蚀刻(reactive ion etching；RIE)、中性束蚀刻(neutral beametching；NBE)、或类似的干式蚀刻工艺)、湿式蚀刻、或类似的工艺来蚀刻。根据本公开的一些实施例，蚀刻停止于隔离层108上，使得贯穿导孔110及/或导热导孔111露出于接合层112中的开口。亦可使用其他形成接合层开口的技术。
在一些实施例中，可接着沉积导电材料于开口中以形成导热垫113以及接合垫114。在实施例中，导电材料可包含阻挡层、籽晶层、填充金属、或上述的组合。举例来说，可先坦覆(blanket)沉积阻挡层于接合层112上方以及于开口之内。阻挡层可包含钛、氮化钛、钽、氮化钽、类似的材料、或上述的组合。籽晶层可为导电材料，诸如铜，且可使用合适的工艺坦覆沉积于阻挡层上方，诸如溅镀(sputtering)、蒸镀(evaporation)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)、或类似的工艺。填充金属可为导电材料，诸如铜、铜合金、铝、或类似的材料，且可使用合适的工艺沉积来沉积，诸如电镀、无电电镀(electroless plating)、或类似的工艺。在一些实施例中，填充金属可填充或过度填充开口。一旦沉积了填充金属，就可以使用例如诸如化学机械抛光(CMP)处理的平坦化工艺来移除填充金属、籽晶层以及阻挡层的多余材料。在平坦化工艺之后，在一些情况下，接合层112、导热垫113及/或接合垫114的顶表面可实质上齐平或者共平面。
导热垫113可形成为具有不同的宽度，且不同宽度的三个导热垫113的示例在图5中被示出为导热垫113A、113B以及113C。举例来说，导热垫113A具有宽度WA，导热垫113B具有大于宽度WA的宽度WB，而导热垫113C具有大于宽度WB的宽度WC。举例来说，宽度WA可代表范围为约2微米至约5微米的宽度，宽度WB可代表范围为约5微米至约10微米的宽度，而宽度WC可代表大于约100微米的宽度。前述范围仅为示例，且导热垫可具有其他的宽度或多个宽度的组合。
在一些情况下，形成具有较大宽度的导热垫113可改善其下方的装置103的散热。举例来说，在一些情况下，相对于使用具有小于约5微米的宽度WA的导热垫113A，使用具有约5微米或更大宽度的宽度WB的导热垫113B可降低装置103周围区域约9％或以上的热阻。降低的热阻对应至改善的散热。当使用更宽的导热垫113时，可能降低其他数值的热阻，且可能取决于装置103周围区域的特定材料或几何形状。在一些情况下，可通过使用延伸于两个或两个以上的上覆结构的下方的额外导热垫113来进一步改善散热。这将在下方参见图6所示出的导热垫113C进行更详细的描述。
在图6中，根据一些实施例，将半导体装置150以及热结构160接合至半导体裸片101。举例来说，如图6所示出，半导体装置150以及热结构160被接合至接合层112、导热垫113及/或接合垫114。以此方式，半导体装置150以及热结构160在本公开中可共同地称作“接合元件”。可以以任意合适的配置将任意合适数目或类型的半导体装置150或热结构160接合至半导体裸片101。
半导体装置150可包含例如芯片、裸片、集成电路装置、或其类似物。举例来说，半导体装置150可为逻辑装置(例如，中央处理单元(CPU)、图形处理单元(GPU)、微控制器、或类似的装置)、存储器装置(例如，动态随机存取存储器(DRAM)裸片、静态随机存取存储器(SRAM)裸片、或类似的装置)、电源管理装置(例如，电源管理集成电路(PMIC)裸片)、射频(RF)装置、感测装置、微机电系统(MEMS)装置、信号处理装置(例如，数字信号处理(DSP)裸片)、前端装置(例如，模拟前端(AFE)裸片)、类似的装置、或上述的组合(例如，系统上覆芯片(system-on-a-chip；SoC)裸片)。在一些实施例中，半导体装置150为包含多个半导体基板的堆叠装置。举例来说，半导体装置150可为包含多个存储器裸片的存储器装置，诸如混合存储器立方体(HMC)装置、高频宽存储器(high bandwidth memory；HBM)装置、或类似的装置。在这样的实施例中，半导体装置150包含通过诸如贯穿硅导孔(through-siliconvias)之类的贯穿基板导孔(through-substrate vias；TSV)互相连接的多个半导体基板。在一些实施例中，亦可使用其他类型或其他配置的半导体装置150，且可以将不同类型的半导体装置150接合至半导体裸片101。
在一些实施例中，半导体装置150包含接合层152以及形成在接合层152中的接合垫154。在一些实施例中，亦可形成可选的导热垫153于接合层152中。半导体装置150的接合垫154为电性地连接至半导体装置150之内的其他导电部件或电路的金属垫。导热垫153近似于接合垫154，但差别在于接合垫154是用于将半导体装置150实体地以及电性地连接至接合垫114，而导热垫153为电性隔离结构且用于促进散热。以此方式，在一些情况下，导热垫153可视为“虚置垫”。接合层152可围绕导热垫153以及接合垫154，且可具有与导热垫153以及接合垫154的表面共平面或齐平的表面。接合层152、导热垫153及/或接合垫154可用于将半导体装置150接合至半导体裸片101。举例来说，接合层152可使用直接接合、熔接、电介质对电介质键结、氧化物对氧化物键结、或类似的接合来接合至接合层112。接合垫154可使用直接接合、熔接、金属对金属键结、或类似的接合来接合至接合垫114。导热垫153可使用直接接合、熔接、金属对金属键结、或类似的接合来接合至导热垫113，但在其他实施例中，一些导热垫153可以不直接接合至导热垫113。
接合层152可为适用于直接接合、熔接、电介质对电介质键结、或类似的接合的任何合适的材料。在一些实施例中，接合层152可近似于接合层112。举例来说，接合层152可为氧化硅、氮氧化硅、氮化硅、或类似的材料。导热垫153以及接合垫154可由适用于直接接合、熔接、金属对金属键结、或类似的接合的材料所形成。举例来说，导热垫153以及接合垫154可由诸如铜、铝、或类似的金属所形成。导热垫153以及接合垫154亦可使用其他材料。
值得注意的是，半导体装置150是在不使用焊接连接(solder connections)(例如，微型凸块(microbumps)或其类似物)的情况下接合至半导体裸片101。通过将半导体装置150直接接合至半导体裸片101，可实现多个优点，诸如：更精细的凸块节距(bumppitch)；通过使用混合接合来实现的小型封装体；用于芯片输入/输出(input/output；I/O)的更小接合节距可扩展性，以实现高密度裸片对裸片互相连接；改善机械耐久度；改善电性表现；减少缺陷；以及提高产率(yield)。此外，可在半导体装置150之间实现更短的裸片对裸片距离，其能具有更小外形尺寸、更高的频宽、改善的电源完整性(power integrity；PI)、改善的信号完整性(signal integrity；SI)以及更低的功耗的优点。
热结构160可为接合至半导体裸片101的结构，其促进自半导体裸片101(例如，装置103)及/或自半导体装置150的散热。因此，热结构160可包含一或多个具有适当地高导热系数的材料。举例来说，热结构160的材料可包含诸如硅(例如，块体硅)、氧化硅、陶瓷、类似的材料、或上述的组合。热结构160可不含有源及/或无源装置，因此在一些情况下可以被视为“虚置裸片”。
在一些实施例中，热结构160包含接合层162以及导热导孔164。导热导孔164延伸穿过接合层162且可突出至热结构160之中，如图6所示出。在其他实施例中，并未形成导热导孔164。接合层162以及导热导孔164可用于将热结构160接合至半导体裸片101。举例来说，接合层162可接合至接合层112，而导热导孔164可接合至导热垫113。在一些实施例中，一些导热导孔164可以不接合至导热垫113。接合层162可以由近似于先前描述的用于半导体装置150的接合层152的材料所形成，且可使用近似的技术来形成。导热导孔164可以由近似于先前描述的用于半导体装置150的接合垫154的材料所形成，且可使用近似的技术来形成。亦可使用其他材料或形成技术。
在一些实施例中，半导体装置150以及热结构160使用例如电介质对电介质键结、金属对金属键结、或上述的组合(例如，“混合接合”)接合至半导体裸片101。在一些实施例中，可在接合之前对半导体裸片101(例如，接合层112、导热垫113以及接合垫114)的接合表面、半导体装置150(例如，接合层152、导热垫153以及接合垫154)的接合表面以及热结构160(例如，接合层162以及导热导孔164)的接合表面执行活化工艺(activation process)。
活化半导体裸片101、半导体装置150及/或热结构160的接合表面可包含干式处理、湿式处理、等离子体处理、暴露于惰性气体等离子体、暴露于H2、暴露于N2、暴露于O2、上述的组合、或类似的处理。对于使用湿式处理的实施例，可使用RCA清洗。在其他实施例中，活化工艺可包含其他类型的处理。活化工艺有助于将半导体装置150以及热结构160接合至半导体裸片101。
在活化工艺之后，半导体装置150以及热结构160的接合表面可放置成与半导体裸片101的接合表面接触。举例来说，每个半导体装置150的接合层152可放置成与接合层112实体接触，且每个半导体装置150的接合垫154可放置成与对应的接合垫114实体接触。每个半导体装置150的导热垫153亦可放置成与对应的导热垫113实体接触。同样地，每个热结构160的接合层162可放置成与接合层112实体接触，且每个热结构160的导热导孔164可放置成与对应的导热垫113实体接触。在一些情况下，当多个接合表面彼此实体接触时，便开始进行接合表面之间的接合工艺。
在一些实施例中，在接合表面实体接触之后，执行热处理。在一些情况下，热处理可加强接合元件与半导体裸片101之间的接合。热处理的工艺温度的范围可为约200℃至约400℃，但亦可使用其他温度。以此方式，半导体装置150、热结构160以及晶片是使用电介质对电介质键结及/或金属对金属键结来接合。此外，虽然已描述了特定工艺以启动以及加强半导体装置150、热结构160以及半导体裸片101之间的接合，但这些描述仅为说明的目的且不意图对实施例作出限制。相反地，亦可使用烘烤、退火(annealing)、压制、或其他的接合工艺或工艺组合的任意合适的组合来进行。本公开实施例的范围完全意图包含所有的这些工艺。
在一些实施例中，半导体裸片101的导热垫113可在两个或两个以上的接合元件(例如，半导体装置150及/或热结构160)下方连续地延伸。以此方式，可以形成“横跨裸片(cross-die)”导热垫113。接合元件可直接接合也可不直接接合至导热垫113。举例来说，如图6所示出，导热垫113C自半导体装置150下方延伸至热结构160下方。此外，半导体装置150的导热垫153以及热结构160的导热导孔164接合至相同的导热垫113C。以此方式形成在接合元件之间延伸的导热垫113可促进改善半导体封装体100内的散热。举例来说，在一些实施例中，如本公开所描述，横跨裸片导热垫113可允许更有效地从装置103及/或半导体装置150散热，并将热传向热结构160。在一些实施例中，导热垫113或导热垫113的多个部分可在两个以上的接合元件下方延伸及/或可以仅部分地延伸穿过接合元件之间的区域。
根据一些实施例，在图7A以及图7B中，形成热填充区170于接合元件之间。图7A为剖面示意图，图7B为近似于图7A所示出的结构的俯视示意图。图7B中所示出的结构为说明性示例，而部件可能具有其他配置或设置，且这些所有的变化皆在本公开的考虑范围之内。热填充区170包含具有高导热系数的材料，诸如金属，其允许热更有效地自半导体装置150及/或半导体裸片101消散。热填充区170可为例如，填充邻近的接合元件之间的间隙的结构，诸如邻近的半导体装置150及/或热结构160之间的间隙。如图7B所示出，热填充区170可部分地横向地围绕或完全地横向地围绕半导体装置150及/或热结构160。在一些实施例中，热填充区170的一些部分形成于导热垫113上且与导热垫113实体接触，这可以促进热自这些导热垫113耗散至其上方的热填充区170中。以此方式，使用如本公开所描述的热填充区170可改善半导体封装体100之内的散热效率。
根据一些实施例，作为形成热填充区170的示例，可以先沉积阻挡层171于结构上方。举例来说，阻挡层171可坦覆沉积于接合元件的顶表面以及侧壁上，以及于邻近的接合元件之间的接合层112及/或导热垫113的露出表面上。在一些实施例中，阻挡层171可包含诸如钛、氮化钛、钽、氮化钽、类似的材料、或上述的组合的材料。在一些实施例中，阻挡层171可包含氧化硅、氮化硅、氧化铝、氮化铝、类似的材料、或上述的组合。阻挡层171可使用一或多种合适的技术来沉积，例如原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、电镀、或类似的工艺。亦可使用其他材料或沉积技术。在一些情况下，阻挡层171可助于阻挡金属填充材料172的扩散。在其他实施例中，并未沉积阻挡层171。
根据一些实施例，可接着沉积金属填充材料172于阻挡层171上方。在一些实施例中，金属填充材料172可过度填充接合元件之间的间隙，且可在接合元件上方延伸。金属填充材料172可横向地围绕一些接合元件(例如，单独的半导体装置150及/或热结构160)。金属填充材料172可包含一或多种具有高导热系数的材料，诸如具有比块体硅、模制(molding)化合物、一些电介质(例如，氧化物、氮化物、或类似的电介质)、或其他间隙填充材料更高的导热系数的材料。举例来说，金属填充材料172可包含一或多种金属，诸如铜、铜合金、钛、钨、铝、或类似的金属。亦可使用其他材料。在一些实施例中，金属填充材料172通过先沉积籽晶层(未分别示出)于阻挡层171上来形成。在一些实施例中，籽晶层为金属层，其可为单一膜层或者包含多个由不同的材料所形成的次层(sub-layers)的复合层。籽晶层可为导电材料且可使用诸如溅镀、蒸镀、物理气相沉积(PVD)、或类似的合适工艺来坦覆沉积于阻挡层171上方。在一些实施例中，籽晶层包含铜。亦可使用其他材料或技术。可接着沉积金属填充材料172于籽晶层上。金属填充材料172可使用例如电镀工艺来形成，诸如电镀工艺或无电电镀工艺、或类似的工艺。亦可使用其他沉积技术。
根据一些实施例，在沉积金属填充材料172之后，可执行平坦化工艺以移除多余的金属填充材料172以及阻挡层171。平坦化工艺可为例如化学机械抛光(CMP)处理、研磨工艺、或类似的工艺。在执行平坦化工艺之后，金属填充材料172以及阻挡层171的剩余部分形成为热填充区170。在一些实施例中，在执行平坦化工艺之后，热填充区170以及接合元件的顶表面可为实质上共面或者齐平。在一些情况下，热填充区170的顶表面可为凹面(例如，由于凹陷(dishing))、凸面、或者实质上平坦。
在图8中，根据一些实施例，形成接合层176以及接合垫174。接合层176以及接合垫174可随后用于接合支撑结构180(参见图9)。举例来说，接合层176可用于接合工艺，诸如直接接合、熔接、电介质对电介质键结、氧化物对氧化物键结、或类似的接合工艺。接合垫174可用于接合工艺，诸如直接接合、熔接、金属对金属键结、或类似的接合工艺。在一些实施例中，接合层176以及接合垫174皆用于接合(例如，“混合接合”)。在一些实施例中，接合层176可使用近似于先前针对接合层112所描述的材料或技术来形成。在一些实施例中，接合垫174可使用近似于先前针对接合垫114所描述的材料或技术来形成。在一些情况下，接合垫174亦可促进半导体封装体100之内的散热。举例来说，接合垫174可形成于半导体装置150上、于热结构上以及于热填充区170上。以此方式，热可以更有效地消散至例如上覆的支撑结构180之中。
图9是根据一些实施例，示出支撑结构180的接合。以此方式，根据一些实施例，可形成半导体封装体100。支撑结构180可接合至接合层176以及接合垫174，以提供结构支撑且促进半导体封装体100的散热。图9中所示出的支撑结构180为示例，且支撑结构180在其他实施例中可具有不同的膜层、不同的部件、或不同的配置。在一些实施例中，支撑结构180包含接合层186以及形成于支撑基板181上的接合垫184。在其他实施例中，省略了支撑结构180。
支撑基板181可为例如半导体材料，诸如硅(例如，块体硅、硅晶片、或类似的半导体材料)、玻璃材料、陶瓷材料、金属材料、或类似的材料。亦可使用其他材料。接合垫184可形成于接合层186中，其可近似于先前描述的接合垫174以及接合层176。举例来说，接合层186可用于接合工艺，诸如直接接合、熔接、电介质对电介质键结、氧化物对氧化物键结、或类似的接合工艺。接合垫184可用于接合工艺，诸如直接接合、熔接、金属对金属键结、或类似的接合工艺。接合层184可直接接合至接合层174，且接合垫186可直接接合至接合层176。接合工艺可近似于之前针对图6所描述的接合工艺。
在一些情况下，薄化接合层112及/或接合层162可改善半导体封装体100的散热。举例来说，图10示出接合层112的热阻作为厚度的函数的模拟数据。四种不同厚度的接合层112与对应的热阻连同趋势线一起被示出。如图10所示出，热阻随着接合层112的减少而近似线性地降低。因此，通过薄化接合层112及/或接合层162可降低热阻，且相应地改善散热。在一些情况下，薄化接合层112的厚度至约100埃可将降低装置103周围区域约6％或以上的热阻。在一些情况下，可通过将接合层112薄化至小于100埃及/或亦通过将热结构160的接合层162薄化来实现降低大于6％的热阻。这仅为示例，且在其他情况下可以针对此厚度或其他厚度来实现降低其他数值的热阻。在一些情况下，由于接合层变薄而导致的热阻降低是对由于使用更宽的导热垫113而导致的任何热阻降低的补充。
参见图11，根据一些实施例，示出具有薄化的接合层的半导体封装体200。半导体封装体200近似于图9所示出的半导体封装体100，但差别在于半导体裸片101的接合层112以及热结构160的接合层162在接合之前均被薄化。在其他实施例中，仅接合层112或接合层162中的一者被薄化。在进行了各自的薄化工艺之后，接合层112以及接合层162可具有相同的厚度或者可具有不同的厚度。在其他实施例中，可薄化半导体装置150的接合层152。接合层112/接合层162可使用合适的薄化工艺来薄化，诸如研磨工艺、化学机械抛光(CMP)处理、蚀刻工艺、类似的工艺、或上述的组合。在一些实施例中，在执行薄化工艺之后，接合层112/接合层162具有范围为约100埃至约1000埃的厚度。亦可具有其他厚度。举例来说，在一些实施例中，接合层112/接合层162的厚度可薄化至小于约100埃。以此方式，可改善通过接合层112/接合层162的散热。在薄化接合层112以及接合层162的一些实施例中，省略了导热垫113及/或导热导孔164。
在一些实施例中，可省略接合层112及/或接合层162，因为用于热传播通过的膜层更少而导致散热的改善。图12是根据一些实施例，示出近似于半导体封装体100的半导体封装体300，但差别在于所形成的半导体封装体300没有接合层112以及接合层162。如图12所示出，在一些实施例中，除了省略接合层112之外，亦省略了导热导孔111、导热垫113及/或接合垫114。在一些实施例中，除了省略接合层162之外，还省略了导热导孔164。在其它实施例中，可形成导热导孔111及/或导热导孔164。半导体装置150可包含或者可以不包含导热垫153。由于省略了接合层112/接合层162，对散热的改善可为对本公开其他地方所描述的对散热的其他改善的补充，例如隔离层108使用高导热系数的材料或者使用热填充区170。在一些情况下，省略接合层111/接合层162可以比薄化接合层111/接合层162降低更多的热阻。
在没有接合层112的一些实施例中，半导体装置150以及热结构160可直接接合至隔离层108。举例来说，半导体装置150的接合层152可使用直接接合、熔接、电介质对电介质键结、或类似的接合来接合至隔离层108。在一些实施例中，可形成一层原生(native)氧化物层162’(例如，氧化硅或其类似物)于热结构160上，且热结构160可通过使用直接接合、熔接、电介质对电介质键结、或类似的接合工艺将原生氧化物层162’接合至隔离层108来接合。这些仅是示例，亦可使用其他材料或技术。
本公开描述的实施例可实现一些优点。通过使用高导热系数材料(例如，氮化铝或氧化铝，但亦可使用其他材料)作为包含发热装置的基板上方的隔离层，可改善装置的散热。在一些情况下，可通过薄化隔离层来改善散热。形成如本公开所描述的延伸至基板之中的金属虚置导孔可促进更有效地将热传离装置外。可形成金属虚置接合垫于隔离层上方的接合层中，其亦可促进改善散热。虚置结构可接合至接合层以促进散热。本公开的一些实施例描述了形成大的(例如，具有约5微米或更大的宽度)金属虚置接合垫，这可以显著地改善装置的散热。薄化接合层(例如，薄化至小于约500埃)及/或如本公开所描述的虚置结构的接合层亦可提高散热的效率。在一些实施例中，可省略基板上方的接合层及/或虚置结构的接合层，其降低了热阻并提高了散热。在这样的实施例中，虚置结构以及其他装置被接合至隔离层。此外，可沉积金属材料以填充虚置结构或其他装置之间的区域的间隙，其允许更有效地的散热。本公开描述的各种有利特征可针对特定应用或所需的特征灵活地组合或设计。以此方式，可形成具有改善散热的封装体。
根据一些实施例，提供一种装置封装体，包含第一裸片，包含半导体基板；隔离层，位于半导体基板上，其中隔离层为第一介电材料；第一虚置导孔，贯穿隔离层至半导体基板之中；接合层，位于隔离层上，其中接合层为第二介电材料，第二介电材料具有小于第一介电材料的导热系数；第一虚置垫，位于接合层之内且位于第一虚置导孔上；虚置裸片，直接接合至接合层；第二裸片，直接接合至接合层且接合至第一虚置垫；以及金属间隙填充材料，位于虚置裸片与第二裸片之间。在实施例中，隔离层包含氮化铝或氧化铝。在实施例中，第二介电材料不含铝。在实施例中，接合层的厚度小于500埃。在实施例中，第一虚置垫的宽度大于5微米。在实施例中，第一虚置垫延伸于第二裸片以及虚置裸片两者下方。在实施例中，虚置裸片直接接合至第一虚置垫。在实施例中，金属间隙填充材料与第一虚置垫实体地接触。在实施例中，金属间隙填充材料、虚置裸片以及第二裸片的顶表面彼此齐平。
根据另一些实施例，提供一种装置封装体，包含第一裸片；接合层，覆盖第一裸片的第一侧，其中接合层为包含铝的介电材料；第二裸片，以电介质对电介质键结接合至接合层；贯穿导孔，贯穿接合层，其中贯穿导孔电性地连接至第一裸片及第二裸片；热结构，以电介质对电介质键结接合至接合层；以及金属热材料，横向地围绕第二裸片，其中金属热材料与接合层的顶表面、第二裸片的侧壁及热结构的侧壁实体地接触。在实施例中，热结构包含块体硅。在实施例中，热结构包含原生氧化硅层，其中原生氧化硅层以电介质对电介质键结接合至接合层。在实施例中，金属热材料包含铜，位于阻挡层上方。在实施例中，接合层包含氮化铝或氧化铝。在实施例中，第二裸片包含多个虚置接合垫。
根据又一些实施例，提供一种装置封装体的制造方法，包含沉积第一介电材料层于第一半导体裸片上方；形成多个虚置导孔贯穿第一介电材料层至第一半导体裸片之中；沉积第二介电材料层于第一介电材料层上方；形成多个虚置垫及多个接合垫于第二介电材料层中，其中至少一虚置垫与至少一虚置导孔实体地接触；对第二介电材料层执行第一薄化工艺；以熔接将虚置半导体裸片接合至第二介电材料层；以熔接将第二半导体裸片接合至第二介电材料层；以及以金属材料填充延伸于虚置半导体裸片与第二半导体裸片之间的区域。在实施例中，第一介电材料层为氧化铝，且第二介电材料层为氧化硅。在实施例中，还包含对第一介电材料层执行第二薄化工艺。在实施例中，在执行第一薄化工艺之后，第二介电材料层的厚度小于500埃。在实施例中，还包含在接合虚置半导体裸片之前，对虚置半导体裸片的接合层执行第三薄化工艺。
以上概述数个实施例的特征，以使本实用新型所属技术领域中技术人员可以更加理解本实用新型实施例的观点。本实用新型所属技术领域中技术人员应理解，可轻易地以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本实用新型所属技术领域中技术人员也应理解，此类等效的结构并无悖离本实用新型的精神与范围，且可以在不违背本实用新型的精神和范围下，做各式各样的改变、取代以及替换。因此，本实用新型的保护范围当视随附的权利要求所界定为准。

Claims (10)

1.一种装置封装体，其特征在于，包括：
一第一裸片，包括一半导体基板；
一隔离层，位于该半导体基板上，其中该隔离层为一第一介电材料；
一第一虚置导孔，贯穿该隔离层至该半导体基板之中；
一接合层，位于该隔离层上，其中该接合层为一第二介电材料，该第二介电材料具有小于该第一介电材料的导热系数；
一第一虚置垫，位于该接合层之内且位于该第一虚置导孔上；
一虚置裸片，直接接合至该接合层；
一第二裸片，直接接合至该接合层且接合至该第一虚置垫；以及
一金属间隙填充材料，位于该虚置裸片与该第二裸片之间。
2.如权利要求1所述的装置封装体，其特征在于，该接合层的厚度小于
3.如权利要求1所述的装置封装体，其特征在于，该第一虚置垫的宽度大于5μm。
4.如权利要求1所述的装置封装体，其特征在于，该第一虚置垫延伸于该第二裸片以及该虚置裸片两者下方。
5.如权利要求4所述的装置封装体，其特征在于，该虚置裸片直接接合至该第一虚置垫。
6.如权利要求1所述的装置封装体，其特征在于，该金属间隙填充材料与该第一虚置垫实体地接触。
7.如权利要求1至4中任一项所述的装置封装体，其特征在于，该金属间隙填充材料、该虚置裸片以及该第二裸片的顶表面彼此齐平。
8.一种装置封装体，其特征在于，包括：
一第一裸片；
一接合层，覆盖该第一裸片的一第一侧，其中该接合层为包括铝的一介电材料；
一第二裸片，以电介质对电介质键结接合至该接合层；
一贯穿导孔，贯穿该接合层，其中该贯穿导孔电性地连接至该第一裸片及该第二裸片；
一热结构，以电介质对电介质键结接合至该接合层；以及
一金属热材料，横向地围绕该第二裸片，其中该金属热材料与该接合层的顶表面、该第二裸片的侧壁及该热结构的侧壁实体地接触。
9.如权利要求8所述的装置封装体，其特征在于，该热结构包括：一原生氧化硅层，其中该原生氧化硅层以电介质对电介质键结接合至该接合层。
10.如权利要求8所述的装置封装体，其特征在于，该第二裸片包括多个虚置接合垫。
CN202321856395.6U 2022-07-15 2023-07-14 装置封装体 Active CN220553432U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/812,767 US20240021488A1 (en) 2022-07-15 2022-07-15 Integrated Circuit Package and Method
US17/812,767 2022-07-15

Publications (1)

Publication Number Publication Date
CN220553432U true CN220553432U (zh) 2024-03-01

Family

ID=89509168

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202321856395.6U Active CN220553432U (zh) 2022-07-15 2023-07-14 装置封装体

Country Status (3)

Country Link
US (1) US20240021488A1 (zh)
CN (1) CN220553432U (zh)
TW (1) TWI838115B (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI352406B (en) * 2006-11-16 2011-11-11 Nan Ya Printed Circuit Board Corp Embedded chip package with improved heat dissipati
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
US9704825B2 (en) * 2015-09-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9620482B1 (en) * 2015-10-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US11769735B2 (en) * 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法
US11600932B2 (en) * 2020-04-17 2023-03-07 Texas Instruments Incorporated Antenna-on-package including multiple types of antenna

Also Published As

Publication number Publication date
US20240021488A1 (en) 2024-01-18
TWI838115B (zh) 2024-04-01
TW202406059A (zh) 2024-02-01

Similar Documents

Publication Publication Date Title
US11830838B2 (en) Conductive barrier direct hybrid bonding
US9240349B2 (en) Interconnect structures for substrate
TWI524492B (zh) 使用多層介層窗的３ｄ積體電路
US7410884B2 (en) 3D integrated circuits using thick metal for backside connections and offset bumps
US9536809B2 (en) Combination of TSV and back side wiring in 3D integration
TW201535603A (zh) 空腔基板保護之積體電路與製造方法
TWI764681B (zh) 半導體封裝及封裝組件及製造方法
US20240105619A1 (en) Semiconductor device and method of manufacture
KR101401584B1 (ko) 반도체 구조들의 직접 접합을 위한 개선된 접합면들
CN113644039A (zh) 半导体结构及其形成方法
CN220553432U (zh) 装置封装体
TWI822153B (zh) 封裝結構及其形成方法
US20230361068A1 (en) Packaged Semiconductor Devices and Methods of Forming the Same
US20230245947A1 (en) Integrated circuit package and method
US20230420330A1 (en) Semiconductor Packages and Methods of Forming the Same
CN116646313A (zh) 半导体封装件及其形成方法
CN116487353A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant