CN116487353A - 半导体器件及其形成方法 - Google Patents

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Abstract

在实施例中，一种器件包括：介电层，位于半导体衬底的有源表面上方；导电通孔，位于介电层中，该导电通孔包括具有非均匀晶粒取向的第一铜层；以及接合焊盘，位于导电通孔上方和介电层中，接合焊盘包括具有均匀晶粒取向的第二铜层，接合焊盘的顶面与介电层的顶面共面。根据本申请的实施例，还提供了半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
自集成电路(IC)的发展以来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断改进，半导体工业经历了持续的快速增长。在大多数情况下，集成密度的这些改进来自于最小部件尺寸的反复减小，这允许将更多组件集成到给定区域中。随着对小型化、更高速度、更大带宽以及更低功耗和延迟的需求的增长，对封装半导体管芯的更小和更具创造性的技术的需求也增长。
堆叠的半导体器件已经作为进一步减小半导体器件的物理尺寸的有效技术出现。在堆叠的半导体器件中，在不同的半导体晶圆上制造有源电路，诸如逻辑电路和存储器电路。两个或多个半导体晶圆可以通过合适的接合技术接合在一起，以进一步减小半导体器件的形状因数。
发明内容
根据本申请的一个实施例，提供了一种半导体器件，包括：介电层，位于半导体衬底的有源表面上方；导电通孔，位于介电层中，导电通孔包括具有非均匀晶粒取向的第一铜层；以及接合焊盘，位于导电通孔上方和介电层中，接合焊盘包括具有均匀晶粒取向的第二铜层，接合焊盘的顶面与介电层的顶面共面。
根据本申请的另一个实施例，提供了一种半导体器件，包括：第一集成电路管芯。第一集成电路管芯包括：第一介电层；和第一接合焊盘，位于第一介电层中，第一接合焊盘包括第一导电层和位于第一导电层上的第二导电层，第一导电层包括第一晶粒，第二导电层包括第二晶粒，大部分第一晶粒不具有相同的晶格方向，大部分第二晶粒具有相同的晶格方向。半导体器件还包括第二集成电路管芯，第二集成电路管芯包括：第二介电层，利用电介质至电介质接合直接接合至第一介电层；和第二接合焊盘，位于第二介电层中，第二接合焊盘利用金属至金属接合直接接合至第一接合焊盘。
根据本申请的又一个实施例，提供了一种形成半导体器件的方法，包括：在介电层中图案化互连开口，介电层设置在半导体衬底的有源表面上方，互连开口具有通孔开口和位于通孔开口上方的沟槽；在互连开口中镀第一铜层，第一铜层填充通孔开口并且衬里沟槽，第一铜层具有非均匀晶粒取向；在第一铜层上镀第二铜层，第二铜层填充沟槽的剩余部分，第二铜层具有均匀晶粒取向；以及平坦化第二铜层、第一铜层和介电层，直到第二铜层的顶面与第一铜层的顶面和介电层的顶面共面。
本申请的实施例涉及管芯接合焊盘及其形成方法。
附图说明
当结合附图阅读时，从以下详细描述可以最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。
图1至图8是根据一些实施例的集成电路管芯的制造中的中间阶段的截面图。
图9至图11是根据一些实施例的接合焊盘的各种视图。
图12是根据一些实施例的管芯堆叠件的截面图。
图13是根据一些实施例的管芯堆叠件的截面图。
图14是根据一些实施例的管芯堆叠件的截面图。
图15至图17是根据一些其他实施例的集成电路管芯的制造中的中间阶段的截面图。
图18是根据一些实施例的管芯堆叠件的截面图。
图19是根据一些实施例的管芯堆叠件的截面图。
图20是根据一些实施例的管芯堆叠件的截面图。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本发明。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示讨论的实施例和/或配置之间的关系。
另外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
根据各个实施例，通过接合集成电路管芯来形成管芯堆叠件，并且用于集成电路管芯的接合焊盘包括纳米孪晶铜层。与非孪晶铜相比，纳米孪晶铜可以在更低的温度和更低的压力下混合。由此，在集成电路管芯的接合期间可以利用低温接合工艺。利用低温接合工艺可以改进所得管芯堆叠件的可靠性并且改进管芯集成的便利性。此外，与非孪晶铜相比，纳米孪晶铜可以承受更大的拉伸应变并且具有更大的电迁移。由此，接合焊盘之间的接合强度较大，并且接合强度不会因任何后续执行的热退火工艺而显著降低。
图1至图8是根据一些实施例的集成电路管芯100的制造中的中间阶段的截面图。示出了器件区域102D，并且集成电路管芯100形成在器件区域102D中。集成电路管芯100可以是逻辑器件(例如，中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、存储器器件(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理器件(例如，电源管理集成电路(PMIC)管芯)、射频(RF)器件、传感器器件、微机电系统(MEMS)器件、信号处理器件(例如，数字信号处理(DSP)管芯)、前端器件(例如，模拟前端(AFE)管芯)等或它们的组合(例如，片上系统(SoC)管芯)。集成电路管芯100可以形成在晶圆中，该晶圆可以包括多个器件区域102D。随后将分割器件区域102D以形成集成电路管芯100。
在图1中，形成或提供了半导体衬底102。半导体衬底102可以是掺杂或未掺杂的硅衬底，或者是绝缘体上半导体(SOI)衬底的有源层。半导体衬底102可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。半导体衬底102具有有源表面(例如，图1中面向上的表面)(有时称为前侧)和无源表面(例如，图1中面向下的表面)(有时称为背侧)。
器件104(由晶体管表示)形成在半导体衬底102的有源表面处。器件104可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。可以通过可接受的沉积、光刻和蚀刻技术在前段制程(FEOL)工艺中形成器件104。例如，器件104可以包括栅极结构和源极/漏极区域，其中栅极结构位于沟道区域上，并且源极/漏极区域与沟道区域相邻。沟道区域可以是半导体衬底102的图案化的区域。例如，沟道区域可以是在半导体衬底102中图案化的半导体鳍、半导体纳米片、半导体纳米线等的区域。当器件104是晶体管时，它们可以是纳米结构场效应晶体管(纳米结构FET)、鳍式场效应晶体管(FinFET)、平面晶体管等。
在半导体衬底102的有源表面上方形成层间电介质106。层间电介质106围绕并且可以覆盖器件104。层间电介质106可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等的材料形成的一个或多个介电层，可以通过诸如化学气相沉积(CVD)等的沉积工艺形成介电层。穿过层间电介质106形成接触件108以电和物理耦接器件104。例如，当器件104是晶体管时，接触件108可以耦接晶体管的栅极和源极/漏极区域。接触件108可以由合适的导电材料形成，诸如钨、钴、镍、铜、银、金、铝等或它们的组合，可以通过沉积工艺(诸如物理气相沉积(PVD)或CVD)、镀工艺(诸如电解或化学镀)等形成导电材料。
互连结构110形成在层间电介质106和接触件108上方。互连结构110互连器件104以形成集成电路，并且可以在后段制程(BEOL)工艺中形成。互连结构110可以由例如介电层114中的金属化图案112形成。介电层114可以是例如低k介电层。金属化图案112包括金属线和通孔，可以通过诸如单镶嵌工艺、双镶嵌工艺等的镶嵌工艺在介电层114中形成金属线和通孔。金属化图案112可以由合适的导电材料形成，诸如铜、钨、铝、银、金、它们的组合等。金属化图案112通过接触件108电耦接至器件104。
在图2中，在互连结构110上形成一个或多个钝化层116。钝化层116可以由以下材料形成：一种或多种合适的介电材料，诸如氮氧化硅、氮化硅、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的氧化硅等)；聚合物，诸如聚酰亚胺、阻焊剂、聚苯并恶唑(PBO)、苯并环丁烯(BCB)基聚合物、模塑料等；等或它们的组合。可以通过CVD、旋涂、层压等或它们的组合形成钝化层116。在一些实施例中，钝化层116包括氮化硅层。
测试焊盘122形成为延伸穿过钝化层116以电和物理耦接至互连结构110的上部金属化图案112。测试焊盘122用于器件测试，并且在集成电路管芯100的正常操作期间可以不耦接至互连结构110。在一些实施例中，测试焊盘122由低成本导电材料(例如，铝)形成。可以通过镶嵌工艺(诸如单镶嵌工艺)形成测试焊盘122。
然后对集成电路管芯100执行电路探针(CP)测试以确定集成电路管芯100是否是已知良好管芯(KGD)。通过使用探针测试集成电路管芯100。探针通过例如测试连接件电和物理耦接至测试焊盘122。只有为KGD的集成电路管芯100经受后续处理和封装，并且不进一步处理未通过CP测试的管芯。测试可以包括测试集成电路管芯100的功能，或者可以包括测试基于集成电路管芯100的设计可以预期的已知开路或短路。在测试完成之后，去除探针，并且可以通过例如蚀刻工艺、化学机械抛光(CMP)、研磨工艺等去除测试焊盘122上的任何过量的可回流材料。
在图3中，在测试焊盘122和钝化层116上形成介电层124。介电层124横向围绕测试焊盘122，并且掩埋测试焊盘122，使得测试焊盘122在集成电路管芯100中保持隔离。介电层124可以由以下材料形成：聚合物，诸如PBO、聚酰亚胺、BCB基聚合物等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、正硅酸乙酯(TEOS)基氧化物；等或它们的组合。可以例如通过旋涂、层压、CVD等形成介电层124。在一些实施例中，介电层124是TEOS基氧化硅的形式。
在图4中，在介电层124和钝化层116中图案化互连开口(包括通孔开口126和沟槽128)。可以通过可接受的光刻和蚀刻技术形成互连开口。通孔开口126延伸穿过介电层124和钝化层116，并且暴露互连结构110的上部金属化图案112。沟槽128是延伸至介电层124中的凹槽。沟槽的第一子集128A在所示截面中设置在相应的通孔开口126之上，使得通孔开口126将沟槽的第一子集128A连接至互连结构110的上部金属化图案112。沟槽的第二子集128B在所示截面中不设置在相应的通孔开口126之上。通孔开口126具有大的高宽比(例如，高度与宽度的比率)。在一些实施例中，通孔开口126具有在0.5至12的范围内的高宽比。沟槽128具有低高宽比。在一些实施例中，沟槽128具有在0.2至3的范围内的高宽比。
在图5中，在通孔开口126和沟槽128的下部部分中形成导电层130。导电层130可以由导电材料形成，诸如铜、铝、钨、钴、金、它们的组合等，可以通过诸如电解或化学镀的镀工艺、诸如物理气相沉积(PVD)或CVD的沉积工艺等形成导电材料。
在一些实施例中，导电层130由铜形成，使得导电层130是铜层。铜层具有包括多个晶粒的多晶结构。晶粒具有非均匀取向，使得大多数晶粒不具有相同的晶格方向。具有非均匀晶粒取向的铜层可以称为非孪晶铜层。随后将针对图9至图11描述导电层130的多晶结构。在其他实施例中，导电层130由另一种导电材料形成。
导电层130的厚度较小，并且控制为使得导电层130填充通孔开口126但不填充沟槽128。具体地，导电层130形成为厚度足够小，使得导电层130不完全填充沟槽128，但足够大，使得导电层130完全填充通孔开口126。在一些实施例中，导电层130形成至1μm至6μm的范围内的厚度。
在该实施例中，通过共形工艺形成导电层130，使得沟槽128中的导电层130共形地衬里沟槽128的底部和侧壁。因此，沟槽128的底部处的导电层130的厚度基本上等于(在工艺变化内)沟槽128的侧壁处的导电层130的厚度。在另一个实施例中(随后针对图15至图17进行描述)，通过自底向上工艺形成导电层130，使得沟槽128的底部处的导电层130的厚度大于沟槽128的侧壁处的导电层130的厚度。
作为通过共形工艺形成导电层130的示例，在介电层124上和互连开口(包括通孔开口126和沟槽128)中形成晶种层130A。在一些实施例中，晶种层130A是金属层，金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层130A包括钛层和位于钛层上方的铜层。可以使用例如物理气相沉积(PVD)等来形成晶种层130A。然后在晶种层130A上镀导电材料130B，诸如前述材料中的一种。在一些实施例中，导电材料130B是通过电镀工艺形成的铜。电镀工艺具有大的镀共形性，使得通孔开口126中的镀速率基本上等于(在工艺变化内)沟槽128中的镀速率。具体地，通过将晶种层130A浸没在镀溶液中而形成导电材料130B。镀溶液可以是例如硫酸电解液。镀溶液包括导电材料130B的阳离子。向镀溶液施加电流以还原阳离子并且从而形成导电材料130B。导电材料130B可以用低镀电流来镀(这允许电镀工艺具有大的镀共形性)并且可以镀较短时间(这减小了导电层130的厚度)。在一些实施例中，导电材料130B以1A至5A的范围内的镀电流镀80秒至300秒的范围内的持续时间。使用在这些范围内的镀电流和持续时间镀导电材料130B允许导电层130形成为期望的厚度(先前描述的)。如随后将更详细描述的，通孔开口126中的导电层130的部分将形成导电通孔152(见图7)。镀具有较大镀共形性的导电材料130B也降低了在导电通孔152中形成空隙或裂缝的风险，特别是当通孔开口126具有较大的高宽比时。避免在导电通孔152中形成空隙或裂缝减小了导电通孔152的电阻，从而提高集成电路管芯100的性能。
在图6中，在沟槽128的上部部分中形成导电层140。导电层140可以由导电材料形成，诸如铜、铝、钨、钴、金、它们的组合等，可以通过诸如电解或化学镀的镀工艺、诸如物理气相沉积(PVD)或CVD的沉积工艺等形成导电材料。
在一些实施例中，导电层140由铜形成，使得导电层140是铜层。铜层具有包括多个晶粒的多晶结构。晶粒具有均匀取向，使得大部分晶粒具有相同的晶格方向。具有均匀晶粒取向的铜层可以称为纳米孪晶铜层。如随后将更详细描述的，沟槽128中的导电层140和导电层130的部分将形成接合焊盘154(见图7)。形成具有均匀晶粒取向的导电材料的接合焊盘154允许在低温下执行后续接合工艺并且提高所得接合的强度，从而增大集成电路管芯100的可靠性。随后将针对图9至图11描述导电层140的多晶结构。在其他实施例中，导电层140由另一种导电材料形成。更一般地，导电层140可以由具有多晶结构的任何导电材料形成。
导电层140的厚度较大，并且控制为使得导电层140填充沟槽128(在该实施例中，包括沟槽128A、128B)。具体地，导电层140形成为厚度足够大，使得导电层140完全填充(并且可能过度填充)沟槽128。在一些实施例中，导电层140形成为在0.1μm至6μm的范围内的厚度。导电层140填充未由导电层130填充的沟槽128的剩余部分。导电层140可以比导电层130厚。
作为形成导电层140的示例，在导电层130上镀导电材料，诸如前述材料中的一种。在一些实施例中，导电材料是通过电镀工艺形成的铜。具体地，通过将导电层130浸没在镀溶液中来形成导电材料。镀溶液可以是例如硫酸电解液。镀溶液包括导电材料的阳离子。在一些实施例中，使用相同的镀溶液来镀导电层130和导电层140。向镀溶液施加电流以减少阳离子并且从而形成导电材料。可以用高镀电流来镀导电材料(这允许电镀工艺形成具有均匀晶粒取向的导电材料)并且可以镀较长时间(这增大导电层140的厚度)。以比导电层130更大的镀电流和更长的持续时间来镀导电层140。在一些实施例中，以7A至12A的范围内的镀电流来镀导电材料并且持续时间在250秒至500秒的范围内。使用这些范围内的镀电流和持续时间镀导电材料允许导电层140形成为期望的厚度(先前描述)，并且允许镀的导电材料具有均匀晶粒取向。此外，因为沟槽128具有低高宽比，所以在导电层140中形成空隙或裂缝的风险较低，即使未以大的镀共形性来镀导电材料。
在图7中，执行去除工艺以去除导电层130、140的过量部分，这些过量部分位于介电层124的顶面上方，从而形成导电通孔152和接合焊盘154。在去除工艺之后，导电层130具有留在通孔开口126中的部分(因此形成导电通孔152)，并且导电层130、140具有留在沟槽128中的部分(因此形成接合焊盘154)。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。执行平坦化工艺，直到导电层140的顶面与导电层130的顶面和介电层124的顶面基本上共面(在工艺变化内)。在平坦化工艺之后，介电层124和接合焊盘154的顶面基本上共面(在工艺变化内)。介电层124和接合焊盘154的基本上共面的顶面位于集成电路管芯100的前侧处，该顶面将用于后续接合工艺。
如上所述，导电层130的厚度较小而导电层140的厚度较大。因此，导电通孔152包括导电层130的部分而不包括导电层140的任何部分。类似地，接合焊盘154包括导电层130、导电层140两者的部分。每个导电通孔152的导电层130与相应的上面的接合焊盘154的导电层130连续。如上所述，以大的镀共形性镀导电层130。具体地，以比导电层140更大的镀共形性镀导电层130。从导电通孔152中省略导电层140，使得导电通孔152包括以大的镀共形性镀的导电层130，这降低了在导电通孔152中形成空隙或裂缝的风险，特别是当导电通孔152具有高高宽比时。在共形地形成导电层130的该实施例中，接合焊盘154中的导电层130的水平部分(例如，位于导电层140下方的部分)具有与接合焊盘154中的导电层130的垂直部分(例如，位于导电层140和介电层124之间的部分)基本相同的厚度(在工艺变化内)。
在图8中，通过沿着划线区域(例如在器件区域102D和相邻的器件区域(未单独示出)之间)执行分割工艺156。分割工艺156可以包括锯切工艺、激光切割工艺等。分割工艺156将器件区域102D与相邻的器件区域分割。所得的分割的集成电路管芯100来自器件区域102D。在分割工艺156之后，半导体衬底102、层间电介质106、互连结构110、钝化层116和介电层124的分割部分横向共末端。
接合焊盘154将用于随后的接合工艺。每个接合焊盘154包括导电层130和导电层140。如上所述，导电层130、导电层140的材料具有包括多个晶粒的多晶结构。导电层130的晶粒具有非均匀取向。导电层140的晶粒具有均匀取向。针对图9至图11描述了导电层130、导电层140的多晶结构，图9至图11示出了导电层130、导电层140的各种视图。
图9示出了包括导电层130和导电层140的接合焊盘154的部分。导电层140中包括多个纳米柱142。纳米柱142具有横向尺寸D1(宽度或长度)。在一些实施例中，纳米柱142的横向尺寸D1在200nm至2000nm的范围内。纳米柱142在垂直方向上伸长并且形成纳米级的柱。纳米柱142具有清晰并且可区分的边界，例如，当在X射线衍射(XRD)图像或电子背散射衍射(EBSD)图像中观察时。具体地，纳米柱142通过垂直边界彼此分离。纳米柱142可以(或可以不)远离导电层130的顶面延伸至导电层140的顶面。纳米柱142的边缘基本上是垂直的，并且可以(或可以不)稍微弯曲或倾斜，其中总体趋势是从导电层130向上。
图9还示出了一些纳米柱142的细节。示出了两个纳米柱142的中间部分的细节。应该理解，其他纳米柱142可以具有与所示纳米柱142类似的结构。根据一些实施例，每个纳米柱142包括在垂直方向上堆叠的多个纳米板144以形成纳米柱142。纳米板144具有清晰可区分的界面，例如当在XRD图像或EBSD图像中观察时。纳米板144的横向尺寸D1也是相应纳米柱142的横向尺寸D1。纳米板144具有厚度T1。在一些实施例中，纳米板144的厚度T1在5nm至400nm的范围内。在截面图中，纳米板144是伸长的，其中每个纳米板144的横向尺寸D1大于它的相应的厚度T1。在一些实施例中，纳米板144的比率D1/T1在5至40的范围内。不同纳米板144的厚度T1可以彼此不同。在一些实施例中，作为两个相邻纳米板144A、144B的厚度比率的比率T1A/T1B在0.25至80的范围内。不同纳米板144的厚度T1可以彼此相同，使得比率T1A/T1B等于1.0。另外，纳米柱142中的纳米板144的最大厚度与纳米板144的最小厚度的比率可以小于约80。纳米柱142中的纳米板144的顶面和底面与相邻纳米柱142中的它们接触的纳米板144的顶面和底面可以是齐平的，可以高于或低于相邻纳米柱142中的它们接触的纳米板144的顶面和底面(以随机方式)。
在一些实施例中，所有纳米柱142具有与相邻纳米柱142的边缘接触的清晰可区分的边缘(例如，在XRD图像或EBSD图像中)。边缘也基本上是垂直的。在其他实施例中，大多数纳米柱142具有清晰可区分的边缘(边缘基本上是垂直的)以将它们与相邻的纳米柱142分离，而少量(例如，小于5％)的纳米板144可以延伸至相邻的纳米柱142中。例如，两个相邻纳米柱142中的一些纳米板144可以彼此合并，使得没有可区分的边缘将它们彼此分离。
图10示出了导电层130的多晶结构和导电层140的多晶结构。具体地，示出了导电层140的单个纳米柱142的多晶结构。为了说明的清楚，省略了其他纳米柱142。
导电层130具有多晶结构，多晶结构中包括多个晶粒136。每个晶粒136具有与其相邻晶粒136的晶体结构不同和/或未对准的晶体结构以形成边界。导电层130内的晶粒136可以具有彼此不同的形状和彼此不同的尺寸。导电层130内的晶粒136的边界是不规则的(随机而无重复图案)并且彼此不对准，使得晶粒136的图案不规则。晶粒136的不规则图案分布在整个导电层130中。
导电层130的晶粒136具有非均匀取向。具体地，导电层130的晶粒136具有随机晶格取向。由此，导电层130的大部分晶粒136不具有相同的晶格方向。
每个纳米板144具有多晶结构，多晶结构中包括多个晶粒146。每个晶粒146具有与其相邻晶粒146的晶体结构不同和/或未对准的晶体结构以形成边界。每个纳米板144内的晶粒146可以具有彼此不同的形状和彼此不同的尺寸。每个纳米板144内的晶粒146的边界是不规则的(随机而无重复图案)，并且彼此不对准。每个纳米板144中的晶粒146的不规则图案分布在整个纳米板144中。每个纳米板144内的顶部晶粒146的顶面基本上彼此共面以形成纳米板144的基本上平坦的顶面，这也与它上面的纳米板144形成平坦界面。在一些实施例中，纳米板144的顶部晶粒146的顶面具有小于厚度T1的约5％的高度变化。类似地，每个纳米板144内的底部晶粒146的底面基本上彼此共面以形成纳米板144的基本上平坦的底面。在一些实施例中，纳米板144的底部晶粒146的底面具有小于厚度T1的约5％的高度变化。纳米板144侧壁处的晶粒146的边缘也基本上对准以形成基本上垂直的边缘。在一些实施例中，纳米板144的侧壁处的晶粒146的边缘的偏移小于厚度T1的约10％。因此，在截面图中，每个纳米板144可以具有带有清晰可区分的边界的矩形形状。纳米板144通过水平边界彼此分离。
纳米板144的晶粒146具有均匀取向。具体地，纳米板144的大部分晶粒146可以具有相同的晶格方向，该晶格方向可以在<111>晶面中。在一些实施例中，超过85％(按体积计)的晶粒146是<111>取向的，而其余百分比(按体积计)的晶粒146具有其他晶格取向。当纳米板144的大部分晶粒146具有相同的晶格方向并且导电层130的大部分晶粒136不具有相同的晶格方向时，可以说纳米板144的晶粒146具有比导电层130的晶粒136更大的均匀性。
图11是接合焊盘154的部分的顶视图，具体地，是导电层140的部分。在导电层140中，多个纳米柱142布置成彼此相邻并且连接。同一纳米柱142中的纳米板144在顶视图中可以具有相同(或类似)的形状和相同(或类似)的尺寸，该形状和尺寸也分别是由这些纳米板144形成的相应纳米柱142在顶视图中的形状和尺寸。
如图9至图11所示，多个晶粒146共同地形成纳米板144，纳米板144具有清晰的顶面、清晰的底面和清晰的边缘，顶面、底面和边缘中的每个都是由于外晶粒146的外表面的对准而形成的。多个纳米板144堆叠以形成纳米柱142。多个纳米柱142进一步布置成形成导电层140。在一些实施例中，所有纳米柱142中包括纳米板144。在其他实施例中，一些(例如，超过约80％)的纳米柱142中包括纳米板144，并且那些纳米柱142可以称为堆叠的纳米柱。
可能存在(或可能不存在)其中不具有堆叠纳米板144的其他纳米柱142，并且那些纳米柱142可以称为非堆叠纳米柱142。非堆叠纳米柱142也具有多晶结构，多晶结构中包括多个晶粒146，但其中不具有清晰的界面以将非堆叠纳米柱142分为堆叠纳米板。相反，晶粒146的不规则图案分布在整个非堆叠纳米柱142中。在一些实施例中，非堆叠纳米柱142从导电层130的顶面延伸至导电层140的顶面。导电层130具有与非堆叠纳米柱142类似的结构，并且因此非堆叠纳米柱142可以与导电层130合并而不形成可区分的界面。在又其他实施例中，一些纳米柱142分为上部部分和下部部分，并且上部部分可以是非堆叠纳米柱142，而相应的下部部分是堆叠纳米柱142，反之亦然。
可以通过控制用于形成导电层130、140的镀工艺的参数来形成导电层130、140的多晶结构。具体地，通过利用先前描述的镀电流和持续时间来镀导电层130、140允许导电层130、140形成为具有期望的多晶结构。
图12是根据一些实施例的管芯堆叠件的截面图。管芯堆叠件包括以面对面方式接合的两个集成电路管芯100(包括第一集成电路管芯100A和第二集成电路管芯100B)。由此，第一集成电路管芯100A的前侧接合至第二集成电路管芯100B的前侧。管芯堆叠件可以是集成电路封装件(诸如集成芯片上系统(SoIC)封装件等)的部分。
作为接合工艺的示例，可以通过混合接合将第一集成电路管芯100A接合至第二集成电路管芯100B。介电层124(包括介电层124A和介电层124B)通过电介质至电介质接合直接接合，而不使用任何粘合材料(例如，管芯附接膜)。接合焊盘154(包括接合焊盘154A和接合焊盘154B)通过金属至金属接合直接接合，而不使用任何共熔材料(例如，焊料)。接合可以包括预接合和退火。在预接合期间，施加小的压力以将集成电路管芯100A、100B彼此压靠。预接合在低温下执行，诸如约室温，诸如在15℃至30℃的范围内的温度，并且在预接合之后，介电层124A和介电层124B彼此接合。然后在随后的退火步骤中改进接合强度，其中使介电层124A、124B和接合焊盘154A、154B退火。在退火之后，形成诸如熔融接合的直接接合，将介电层124A接合至介电层124B。例如，该接合可以是介电层124A的材料和介电层124B的材料之间的共价键。接合焊盘154A一一对应地连接至接合焊盘154B。接合焊盘154A和接合焊盘154B可以在预接合之后物理接触，或者可以在退火期间膨胀以进行物理接触。另外，在退火期间，接合焊盘154A和接合焊盘154B的材料(例如，铜)混合，使得也形成金属至金属接合。因此，集成电路管芯100A、100B之间的所得接合是混合接合，混合接合包括电介质至电介质接合和金属至金属接合。
接合焊盘154的顶面包括纳米孪晶铜层(例如，导电层140)的顶面，使得相应对的接合焊盘154的界面包括纳米孪晶铜。纳米孪晶铜层(例如，导电层140)可以在比非孪晶铜层(例如，导电层130)更低的温度和更低的压力下混合。由此，接合焊盘154A、154B可以在接合工艺期间在低温和低压(例如，低真空)下退火。此外，接合焊盘154A、154B可以在接合工艺期间退火较短的持续时间。接合工艺是低温接合工艺。在该上下文中，低温接合工艺是在小于约300℃的温度和小于约1000kgf/cm2的压力下执行的接合工艺。在一些实施例中，介电层124A、124B和接合焊盘154A、154B在接合工艺期间在150℃至250℃的范围内的温度下退火。利用低温接合工艺可以改进所得到的管芯堆叠件的可靠性并且改进管芯集成的便利性。此外，与非孪晶铜相比，纳米孪晶铜可以承受更大的拉伸应变并且具有更大的电迁移。由此，接合焊盘154A、154B之间的接合强度较大，并且接合强度不会因任何后续执行的热退火工艺而显著降低。
当接合焊盘154A、154B的材料在接合期间混合时，成对的接合焊盘154A、154B形成相应的接合焊盘结构158。具体地，当相应对的接合焊盘154A、154B的导电层130(包括导电层130A、130B)接合时，它们合并以形成相应的接合层结构138。类似地，当相应对的接合焊盘154A、154B的导电层140(包括导电层140A、140B)接合时，它们合并以形成相应的接合层结构148。接合焊盘结构158的接合焊盘154A、154B之间的界面(包括导电层130A、130B的界面和导电层140A、140B的界面)可能是不可区分的。得到的接合层结构148的每个在所有侧上由相应的接合层结构138围绕。
接合焊盘结构158的尺寸可以较小，这可以有助于在低温接合工艺期间增大接合强度。在一些实施例中，导电通孔152具有小于约8μm的宽度W1，诸如在1μm至8μm的范围内。在一些实施例中，接合焊盘154具有小于约10μm的宽度W2，诸如在2μm至10μm的范围内。在一些实施例中，导电通孔152具有大于约4μm的高度H1，诸如在4μm至12μm的范围内。在一些实施例中，接合焊盘154具有大于约2μm的厚度T2，诸如在2μm至6μm的范围内。在一些实施例中，接合层结构148具有大于约0.2μm的厚度T3，诸如在0.2μm至12μm的范围内。在一些实施例中，每个接合焊盘154的导电层140的厚度(例如，厚度T3的约一半)大于大约0.1μm，诸如在0.1μm至6μm的范围内。在一些实施例中，相应对的导电通孔152A、152B具有大于约8μm的组合厚度T4，诸如在8μm至24μm的范围内。厚度T3相对于组合厚度T4较小。在一些实施例中，比率T3/T4大于约0.025，诸如在0.025至0.75的范围内。在一些实施例中，接合焊盘结构158具有大于约4μm的厚度T5，诸如在4μm至12μm的范围内。厚度T3相对于厚度T5较小。在一些实施例中，比率T3/T5大于约0.05，诸如在0.05至1的范围内。
图13是根据一些实施例的管芯堆叠件的截面图。该实施例类似于针对图12描述的实施例，除了不是所有的接合焊盘154都包括纳米孪晶铜层(例如，导电层140)。具体地，形成在沟槽128A(见图4至图6)中的接合焊盘154包括导电层130、140的部分，但是形成在沟槽128B(见图4至图6)中的接合焊盘154包括导电层130的部分而不包括导电层140的任何部分。接合焊盘154是否形成为包括导电层140的部分可以通过调整沟槽128的高宽比来控制，使得在具有高高宽比的沟槽128A中镀导电层140(见图6)，但不在具有低高宽比的沟槽128B中镀导电层140。因此，沟槽128A中的接合焊盘154的厚度大于沟槽128B中的接合焊盘154的厚度。从一些接合焊盘154中省略纳米孪晶铜层(例如，导电层140)可以降低制造成本，同时仍然允许使用低温接合。
图14是根据一些实施例的管芯堆叠件的截面图。该实施例类似于针对图12描述的实施例，除了仅第一集成电路管芯100A的接合焊盘154A包括纳米孪晶铜层(例如，导电层140A)，并且第二集成电路管芯100B的接合焊盘154B不包括纳米孪晶铜层。通过将第二集成电路管芯100B的导电层130B(见图5)镀至较大的厚度，使得导电层130B填充第二集成电路管芯100B的沟槽128(包括沟槽128A、128B，见图4至图6)，可以从第二集成电路管芯100B省略纳米孪晶铜层。具体地，导电层130B形成为足够大的厚度以使导电层130B完全填充(并且可能过度填充)沟槽128。从第二集成电路管芯100B省略纳米孪晶铜层可以降低制造成本，同时仍然允许使用低温接合。当从第二集成电路管芯100B省略纳米孪晶铜层时，接合焊盘154B的导电层130B接合至接合焊盘154A的导电层130A、140A。
先前描述的管芯堆叠件可以在分割集成电路管芯100中的一个或两个(如针对图8描述的)之前或之后形成。例如，可以执行管芯至管芯接合，其中将分割的第一集成电路管芯100A接合至分割的第二集成电路管芯100B。类似地，可以执行管芯至晶圆接合，其中将分割的第一集成电路管芯100A接合至包括未分割的第二集成电路管芯100B的晶圆。同样地，可以执行晶圆至晶圆接合，其中将包括未分割的第一集成电路管芯100A的第一晶圆接合至包括未分割的第二集成电路管芯100B的第二晶圆。
图15至图17是根据一些其他实施例的集成电路管芯100的制造中的中间阶段的截面图。为了制造集成电路管芯100，可以执行针对图1至图4描述的适当步骤。然后可以执行针对图15至图17描述的步骤来代替针对图5至图7描述的步骤。然后可以执行如针对图8描述的适当步骤以完成集成电路管芯100的制造。
在图15中，在通孔开口126和沟槽128的下部部分中形成导电层130。在该实施例中，通过自底向上工艺形成导电层130，使得沟槽128中的导电层130不共形地衬里沟槽128的底部和侧壁。因此，沟槽128的底部处的导电层130的厚度大于沟槽128的侧壁处的导电层130的厚度。.
作为通过自底向上工艺形成导电层130的示例，在介电层124上和互连开口(包括通孔开口126和沟槽128)中形成晶种层130A。在一些实施例中，晶种层130A是，金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层130A包括钛层和位于钛层上方的铜层。可以使用例如物理气相沉积(PVD)等来形成晶种层130A。然后在晶种层130A上镀导电材料130B，诸如前述材料中的一种。在一些实施例中，导电材料130B是通过电镀工艺形成的铜。电镀工艺具有低的镀共形性，使得通孔开口126中的镀速率大于沟槽128中的镀速率。具体地，通过将晶种层130A浸没在镀溶液中形成导电材料130B。镀溶液可以是例如硫酸电解液。镀溶液包括导电材料130B的阳离子，并且还包括促进剂、抑制剂和流平剂。向镀溶液施加电流以还原阳离子并且从而形成导电材料130B。在镀溶液中包括促进剂、抑制剂和流平剂减小镀共形性，使得以自底向上的方式执行镀。具体地，促进剂增大通孔开口126中的镀速率，并且抑制剂和流平剂减小沟槽128中的镀速率。由此，导电材料130B从底部向上垂直形成以填充通孔开口126和沟槽128的下部部分。在导电材料130B填充沟槽128的上部部分之前，可以利用定时工艺来停止导电材料130B的自底向上的镀。利用自底向上工艺形成导电材料130B还降低在导电通孔152中形成空隙或裂缝的风险。在一些实施例中，在介电层124的顶面之上基本上没有形成导电材料130B。
在图16中，在沟槽128的上部部分中形成导电层140。可以通过与先前针对图6描述的类似工艺(例如，电镀工艺)形成导电层140。
在图17中，执行去除工艺以去除导电层130、140的过量部分，这些过量部分位于介电层124的顶面上方，从而形成导电通孔152和接合焊盘154。该去除可以通过与先前针对图7描述的类似的工艺(例如，平坦化工艺)。在以自底向上的方式形成导电层130的该实施例中，接合中焊盘154中的导电层130的水平部分(例如，位于导电层140下方的部分)可以具有比接合焊盘154中的导电层130的垂直部分(例如，位于导电层140和介电层124之间的部分)更大的厚度。
图18是根据一些实施例的管芯堆叠件的截面图。该实施例类似于针对图12描述的实施例，除了通过自底向上工艺形成导电层130。
图19是根据一些实施例的管芯堆叠件的截面图。该实施例类似于针对图13描述的实施例，除了通过自底向上工艺形成导电层130。
图20是根据一些实施例的管芯堆叠件的截面图。该实施例类似于针对图14描述的实施例，除了通过自底向上工艺形成导电层130。
实施例可以实现优势。形成至少一些接合焊盘154，使得它们包括纳米孪晶铜层(例如，导电层140)，允许在管芯接合期间利用低温接合工艺。利用低温接合工艺可以改进所得管芯堆叠件的可靠性并且改进管芯集成的便利性。此外，与非孪晶铜相比，纳米孪晶铜可以承受更大的拉伸应变并且具有更大的电迁移。由此，接合焊盘154之间的接合强度较大，并且接合强度不会因任何后续执行的热退火工艺而显著降低。另外，从导电通孔152省略导电层140，使得导电通孔152包括以大的镀共形性或自底向上工艺镀的导电层130降低了在导电通孔152中形成空隙或裂缝的风险，特别是当导电通孔152具有高高宽比时。
在实施例中，一种器件包括：介电层，位于半导体衬底的有源表面上方；导电通孔，位于介电层中，该导电通孔包括具有非均匀晶粒取向的第一铜层；以及接合焊盘，位于导电通孔上方和介电层中，接合焊盘包括具有均匀晶粒取向的第二铜层，接合焊盘的顶面与介电层的顶面共面。在该器件的一些实施例中，第二铜层包括多个铜纳米柱，铜纳米柱的每个包括多个铜纳米板，铜纳米板在远离第一铜层延伸的垂直方向上堆叠。在该器件的一些实施例中，铜纳米柱通过垂直边界彼此分离。在该器件的一些实施例中，铜纳米板通过水平边界彼此分离。在该器件的一些实施例中，第一铜层包括第一晶粒，第一晶粒具有分布在整个第一铜层中的不规则图案，并且铜纳米板中的每个铜纳米板包括第二晶粒，第二晶粒具有分布在整个铜纳米板中的不规则图案。在该器件的一些实施例中，接合焊盘还包括第一铜层，其中第二铜层设置在第一铜层上方。
在实施例中，一种器件包括：第一集成电路管芯，包括：第一介电层；和第一接合焊盘，位于第一介电层中，第一接合焊盘包括第一导电层和位于第一导电层上的第二导电层，第一导电层包括第一晶粒，第二导电层包括第二晶粒，大部分第一晶粒不具有相同的晶格方向，大部分第二晶粒具有相同的晶格方向；以及第二集成电路管芯，包括：第二介电层，利用电介质至电介质接合直接接合至第一介电层；和第二接合焊盘，位于第二介电层中，第二接合焊盘利用金属至金属接合直接接合至第一接合焊盘。在该器件的一些实施例中，大部分第二晶粒是<111>取向的。在该器件的一些实施例中，第二接合焊盘包括第三导电层和位于第三导电层上的第四导电层，第三导电层接合至第一导电层，第四导电层接合至第二导电层。在该器件的一些实施例中，第二接合焊盘包括第三导电层，第三导电层接合至第一导电层和第二导电层。在该器件的一些实施例中，第一集成电路管芯还包括：第三接合焊盘，位于第一介电层中，第三接合焊盘包括第三导电层，第三导电层包括第三晶粒，第三晶粒具有分布在整个第三接合焊盘中的不规则图案。在该器件的一些实施例中，第一导电层是第一铜层，并且第二导电层是第二铜层。
在实施例中，一种方法包括：在介电层中图案化互连开口，介电层设置在半导体衬底的有源表面上方，互连开口具有通孔开口和位于通孔开口上方的沟槽；在互连开口中镀第一铜层，第一铜层填充通孔开口并且衬里沟槽，第一铜层具有非均匀晶粒取向；在第一铜层上镀第二铜层，第二铜层填充沟槽的剩余部分，第二铜层具有均匀晶粒取向；以及平坦化第二铜层、第一铜层和介电层，直到第二铜层的顶面与第一铜层的顶面和介电层的顶面共面。在该方法的一些实施例中，以比第一铜层更大的镀电流来镀第二铜层。在该方法的一些实施例中，以比第一铜层更长的持续时间来镀第二铜层。在该方法的一些实施例中，第二铜层比第一铜层厚。在该方法的一些实施例中，第一铜层包括第一晶粒，第一晶粒具有分布在整个第一铜层中的不规则图案。在该方法的一些实施例中，第二铜层包括多个铜纳米柱，铜纳米柱的每个包括多个铜纳米板，铜纳米板中的每个铜纳米板包括第二晶粒，第二晶粒具有分布在整个铜纳米板中的不规则图案。在该方法的一些实施例中，平坦化第二铜层、第一铜层和介电层在介电层中形成第一接合焊盘，并且该方法还包括：使第二接合焊盘接触第一接合焊盘；以及利用低温接合工艺将第一接合焊盘接合至第二接合焊盘。在该方法的一些实施例中，低温接合工艺包括：使第一接合焊盘和第二接合焊盘在150℃至250℃的范围内的温度下退火。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
介电层，位于半导体衬底的有源表面上方；
导电通孔，位于所述介电层中，所述导电通孔包括具有非均匀晶粒取向的第一铜层；以及
接合焊盘，位于所述导电通孔上方和所述介电层中，所述接合焊盘包括具有均匀晶粒取向的第二铜层，所述接合焊盘的顶面与所述介电层的顶面共面。
2.根据权利要求1所述的半导体器件，其中，所述第二铜层包括多个铜纳米柱，所述铜纳米柱的每个包括多个铜纳米板，所述铜纳米板在远离所述第一铜层延伸的垂直方向上堆叠。
3.根据权利要求2所述的半导体器件，其中，所述铜纳米柱通过垂直边界彼此分离。
4.根据权利要求2所述的半导体器件，其中，所述铜纳米板通过水平边界彼此分离。
5.根据权利要求2所述的半导体器件，其中，所述第一铜层包括第一晶粒，所述第一晶粒具有分布在整个所述第一铜层中的不规则图案，并且所述铜纳米板中的每个铜纳米板包括第二晶粒，所述第二晶粒具有分布在整个所述铜纳米板中的不规则图案。
6.根据权利要求1所述的半导体器件，其中，所述接合焊盘还包括所述第一铜层，其中，所述第二铜层设置在所述第一铜层上方。
7.一种半导体器件，包括：
第一集成电路管芯，包括：
第一介电层；和
第一接合焊盘，位于所述第一介电层中，所述第一接合焊盘包括第一导电层和位于所述第一导电层上的第二导电层，所述第一导电层包括第一晶粒，所述第二导电层包括第二晶粒，大部分所述第一晶粒不具有相同的晶格方向，大部分所述第二晶粒具有相同的晶格方向；以及
第二集成电路管芯，包括：
第二介电层，利用电介质至电介质接合直接接合至所述第一介电层；和
第二接合焊盘，位于所述第二介电层中，所述第二接合焊盘利用金属至金属接合直接接合至所述第一接合焊盘。
8.根据权利要求7所述的半导体器件，其中，所述大部分所述第二晶粒是<111>取向的。
9.根据权利要求7所述的半导体器件，其中，所述第二接合焊盘包括第三导电层和位于所述第三导电层上的第四导电层，所述第三导电层接合至所述第一导电层，所述第四导电层接合至所述第二导电层。
10.一种形成半导体器件的方法，包括：
在介电层中图案化互连开口，所述介电层设置在半导体衬底的有源表面上方，所述互连开口具有通孔开口和位于所述通孔开口上方的沟槽；
在所述互连开口中镀第一铜层，所述第一铜层填充所述通孔开口并且衬里所述沟槽，所述第一铜层具有非均匀晶粒取向；
在所述第一铜层上镀第二铜层，所述第二铜层填充所述沟槽的剩余部分，所述第二铜层具有均匀晶粒取向；以及
平坦化所述第二铜层、所述第一铜层和所述介电层，直到所述第二铜层的顶面与所述第一铜层的顶面和所述介电层的顶面共面。
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