CN115346949A - 集成电路器件以及包括该集成电路器件的半导体封装 - Google Patents

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文光辰
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Abstract

本发明提供一种集成电路器件和包括该集成电路器件的半导体封装，其中该集成电路器件包括：具有第一表面和与第一表面相反的第二表面的半导体基板；在半导体基板的第一表面上的第一绝缘层；电极落着焊盘，位于半导体基板的第一表面上并具有由第一绝缘层围绕的侧壁、与半导体基板的第一表面间隔开的顶表面以及与顶表面相反的底表面；以及贯通电极，配置为穿透半导体基板并接触电极落着焊盘的顶表面，其中电极落着焊盘的顶表面的水平宽度小于电极落着焊盘的底表面的水平宽度，并大于贯通电极的与电极落着焊盘的顶表面接触的底表面的水平宽度。

Description

集成电路器件以及包括该集成电路器件的半导体封装
技术领域
本发明构思涉及集成电路(IC)器件以及包括该IC器件的半导体封装，更具体地，涉及包括贯通电极的IC器件以及包括该IC器件的半导体封装。
背景技术
在IC器件中，使用穿过基板将布线(或端子)彼此连接的贯通电极。随着IC器件具有越来越高的集成度，需要一种可靠地形成贯通电极同时减小贯通电极的尺寸(直径或宽度)的技术。
发明内容
本发明构思提供一种IC器件以及包括该IC器件的半导体封装。
根据本发明构思的一方面，提供一种集成电路器件，该集成电路器件包括：半导体基板，具有第一表面和与第一表面相反的第二表面；在半导体基板的第一表面上的第一绝缘层；在半导体基板的第一表面上的电极落着焊盘，电极落着焊盘具有被第一绝缘层围绕的侧壁、与半导体基板的第一表面间隔开的顶表面以及与顶表面相反的底表面；以及贯通电极，穿透半导体基板并接触电极落着焊盘的顶表面，其中电极落着焊盘的顶表面的水平宽度小于电极落着焊盘的底表面的水平宽度并大于贯通电极的与电极落着焊盘的顶表面接触的底表面的水平宽度。
根据本发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括：半导体基板，具有第一表面和与第一表面相反的第二表面；在半导体基板的第一表面上的第一绝缘层；在半导体基板的第二表面上的钝化层；在半导体基板的第一表面上的电极落着焊盘，该电极落着焊盘具有被第一绝缘层围绕的侧壁、面对半导体基板的第一表面的顶表面以及与顶表面相反的底表面；贯通电极，穿透半导体基板和钝化层并接触电极落着焊盘的顶表面；焊盘绝缘层，提供在电极落着焊盘和半导体基板的第一表面之间；连接到第一绝缘层的第一互连结构，该第一互连结构包括通过电极落着焊盘电连接到贯通电极的多条第一导电线和在所述多条第一导电线之间延伸的第一导电通路；以及在钝化层上的第二互连结构，该第二互连结构包括电连接到贯通电极的多条第二导电线和在所述多条第二导电线之间延伸的第二导电通路，其中贯通电极具有水平宽度朝向半导体基板的第一表面变窄的渐缩形状，并且电极落着焊盘具有水平宽度朝向半导体基板的第一表面变窄的渐缩形状。
根据本发明构思的另一方面，提供一种半导体封装，该半导体封装包括第一再分布结构和安装在第一再分布结构上的第一集成电路器件，其中第一集成电路器件包括：具有第一表面和与第一表面相反并面对第一再分布结构的第二表面的半导体基板；在半导体基板的第一表面上的第一绝缘层；提供在半导体基板的第一表面上的电极落着焊盘，该电极落着焊盘具有被第一绝缘层围绕的侧壁、与半导体基板的第一表面间隔开的顶表面以及与顶表面相反的底表面；以及穿透半导体基板并接触电极落着焊盘的顶表面的贯通电极，其中贯通电极具有水平宽度朝向半导体基板的第一表面变窄的渐缩形状，并且电极落着焊盘具有水平宽度朝向半导体基板的第一表面变窄的渐缩形状。
附图说明
从下面结合附图进行的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是示出根据本发明构思的示例实施方式的集成电路(IC)器件的剖视图；
图2是图1中的由“II”指示的区域的放大剖视图；
图3是示出根据本发明构思的示例实施方式的IC器件的一部分的剖视图；
图4是示出根据本发明构思的示例实施方式的IC器件的一部分的剖视图；
图5是图4中的由“V”指示的区域的放大剖视图；
图6是示出根据本发明构思的示例实施方式的IC器件的一部分的剖视图；
图7是示出根据本发明构思的示例实施方式的IC器件的一部分的剖视图；
图8是示出根据本发明构思的示例实施方式的IC器件的剖视图；
图9是示出根据本发明构思的示例实施方式的半导体封装的剖视图；
图10是示出根据本发明构思的示例实施方式的半导体封装的剖视图；
图11是示出根据本发明构思的示例实施方式的半导体封装的剖视图；
图12A至图12L是示出根据本发明构思的示例实施方式的制造IC器件的方法的剖视图；以及
图13A至图13E是示出根据本发明构思的示例实施方式的制造半导体封装的方法的剖视图。
具体实施方式
在下文，将参照附图详细描述本发明构思的技术思想的实施方式。在附图中相同的附图标记用于相同的部件，并且省略其重复描述。
图1是示出根据本发明构思的示例实施方式的集成电路(IC)器件100的剖视图。图2是图1中的由“II”指示的区域的放大剖视图。
参照图1和图2，IC器件100包括第一半导体基板111、前道工序(FEOL)结构120、第一互连结构130、第二互连结构140、贯通电极150、电极落着焊盘160和焊盘绝缘层117。
第一半导体基板111可以包括彼此相反的第一表面111F和第二表面111B。第一半导体基板111的第一表面111F可以是第一半导体基板111的前侧表面，第一半导体基板111的第二表面111B可以是第一半导体基板111的后侧表面。第一半导体基板111的第一表面111F可以是第一半导体基板111的有源表面，第一半导体基板111的第二表面111B可以是第一半导体基板111的无源表面。第一表面111F可以面对FEOL结构120，第二表面111B可以面对第二互连结构140。
在下文，平行于第一半导体基板111的第二表面111B的方向被定义为水平方向(例如，X方向和/或Y方向)，垂直于第一半导体基板111的第二表面111B的方向被定义为垂直方向(例如，Z方向)。此外，某个构件的水平宽度指的是在水平方向(例如，X方向和/或Y方向)上的长度，某个构件的垂直高度指的是在垂直方向(例如，Z方向)上的长度。如这里使用的，术语“厚度”可以指在垂直方向上的厚度或高度。
第一半导体基板111的厚度(即，在第一半导体基板111的第一表面111F和第二表面111B之间的在垂直方向(例如，Z方向)上的距离)可以为约300纳米(nm)至约800nm。
钝化层113可以形成在第一半导体基板111的第二表面111B上。钝化层113可以覆盖第一半导体基板111的第二表面111B。例如，钝化层113的厚度可以为约50nm至约300nm。钝化层113可以接触第一半导体基板111的第二表面111B。如这里使用的，术语“接触”指的是直接连接(即，触摸)，除非上下文另外地说明。
第一半导体基板111可以由半导体晶片形成。第一半导体基板111可以包括例如硅(Si)。可选地，第一半导体基板111可以包括诸如锗(Ge)的半导体元素，或者可以包括诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的化合物半导体。第一半导体基板111可以包括导电区域，例如掺有杂质的阱或掺有杂质的结构。此外，第一半导体基板111可以具有各种器件隔离结构，诸如浅沟槽隔离(STI)结构。
FEOL结构120可以提供在第一半导体基板111的第一表面111F上。FEOL结构120可以包括第一绝缘层123和各种类型的各个器件121。各个器件121可以提供在第一半导体基板111中，或者可以提供在第一半导体基板111的第一表面111F上。各个器件121可以包括例如晶体管。各个器件121可以包括微电子器件，例如图像传感器(诸如金属氧化物半导体场效应晶体管(MOSFET)、系统大规模集成(LSI)、CMOS成像传感器(CIS)等)、微机电系统(MEMS)、有源器件、无源器件等。各个器件121可以电连接到第一半导体基板111的导电区域。各个器件121可以通过第一绝缘层123与其它相邻的各个器件121电隔离。
第一绝缘层123可以提供在第一半导体基板111的第一表面111F上。第一绝缘层123可以覆盖第一半导体基板111的第一表面111F。第一绝缘层123可以接触第一半导体基板111的第一表面111F。第一绝缘层123可以包括依次堆叠在第一半导体基板111的第一表面111F上的多个层间绝缘层。在示例实施方式中，第一绝缘层123可以包括氧化物和/或氮化物。例如，第一绝缘层123可以包括硅氧化物和/或硅氮化物。在示例实施方式中，第一绝缘层123可以包括绝缘材料，该绝缘材料包括可用于光刻工艺的可光成像电介质(PID)材料。例如，第一绝缘层123可以包括光敏聚酰亚胺(PSPI)。
第一互连结构130可以提供在FEOL结构120的第一绝缘层123上。第一互连结构130可以连接到FEOL结构120的第一绝缘层123的底表面。第一互连结构130可以包括形成在FEOL结构120上的后道工序(BEOL)结构。第一互连结构130的占地面积(footprint)可以与FEOL结构120和第一半导体基板111的占地面积相同。第一互连结构130可以包括第一导电布线图案138和第一布线绝缘层139。第一互连结构130的第一导电布线图案138可以包括多条第一导电线131、多个第一导电通路133和多个导电焊盘135。
第一导电线131可以被第一布线绝缘层139覆盖。每条第一导电线131可以在第一布线绝缘层139内在水平方向(例如，X方向和/或Y方向)上延伸。第一导电线131可以在第一布线绝缘层139内位于在垂直方向(例如，Z方向)上的不同水平上以形成多层互连结构。在图1中，第一导电线131被示出为具有三层结构，但这仅是示例，第一导电线131可以被形成为具有两层结构或者四层或更多层的结构。
第一导电通路133在位于不同垂直水平的第一导电线131之间延伸，以电连接位于不同垂直水平的第一导电线131。例如，第一导电通路133可以接触在第一垂直水平的第一导电线131并在垂直方向上延伸以接触在第二垂直水平的另一第一导电线131。
第一导电线131当中的最靠近第一绝缘层123的导电线可以连接到导电接触插塞137。导电接触插塞137可以将第一导电线131中的一些电连接到包括在FEOL结构120中的各个器件121，或者可以将第一导电线131中的一些电连接到第一半导体基板111的导电区域。
在示例实施方式中，每个第一导电通路133的水平宽度可以朝向第一半导体基板111的第一表面111F逐渐减小。例如，每个第一导电通路133可以具有水平宽度朝向第一半导体基板111的第一表面111F变窄的渐缩形状。
例如，第一导电线131、第一导电通路133和导电接触插塞137可以包括金属，诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)或其合金。
第一布线绝缘层139可以包括依次堆叠在第一绝缘层123上的多个层间绝缘层。在示例实施方式中，第一布线绝缘层139可以包括氧化物和/或氮化物。例如，第一布线绝缘层139可以包括硅氧化物和/或硅氮化物。在示例实施方式中，第一布线绝缘层139可以包括可用于光刻工艺的光成像电介质(PID)材料的绝缘材料。例如，第一布线绝缘层139可以包括光敏聚酰亚胺(PSPI)。
第二互连结构140可以提供在第一半导体基板111的第二表面111B上。第二互连结构140可以包括BEOL结构。第二互连结构140的占地面积可以等于第一半导体基板111的占地面积。第二互连结构140可以包括第二导电布线图案148和第二布线绝缘层149。第二互连结构140的第二导电布线图案148可以包括多条第二导电线141和多个第二导电通路143。
第二导电线141可以被第二布线绝缘层149覆盖。每条第二导电线141可以在第二布线绝缘层149内在水平方向(例如，X方向和/或Y方向)上延伸。第二导电线141可以在第二布线绝缘层149内位于在垂直方向(例如，Z方向)上的不同水平，以形成多层互连结构。在图1中，第二导电线141被示出为具有三层结构，但这仅是示例，第二导电线141可以被形成为具有两层结构或者四层或更多层的结构。第二导电线141中的一些可以构成与贯通电极150接触的电极焊盘。此外，第二导电线141中的一些可以构成连接到连接凸块(见例如图9的连接凸块190)的凸块焊盘。
第二导电通路143可以在位于不同垂直水平的第二导电线141之间延伸，以电连接位于不同垂直水平的第二导电线141。例如，第二导电通路143可以接触在第一垂直水平的第二导电线141并在垂直方向上延伸以接触在第二垂直水平的另一第二导电线141。
在示例实施方式中，每个第二导电通路143的水平宽度可以朝向第一半导体基板111的第二表面111B逐渐减小。例如，每个第二导电通路143可以具有水平宽度朝向第一半导体基板111的第二表面111B变窄的渐缩形状。
第二导电线141和第二导电通路143可以包括金属，诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和钌(Ru)或其合金。
第二布线绝缘层149可以包括依次堆叠在第一半导体基板111的第二表面111B上的多个层间绝缘层。在示例实施方式中，第二布线绝缘层149可以包括氧化物和/或氮化物。例如，第二布线绝缘层149可以包括硅氧化物和/或硅氮化物。在示例实施方式中，第二布线绝缘层149可以包括可用于光刻工艺的PID材料的绝缘材料。例如，第二布线绝缘层149可以包括PSPI。
贯通电极150可以将第一互连结构130的第一导电布线图案138电连接到第二互连结构140的第二导电布线图案148。贯通电极150可以穿透钝化层113和第一半导体基板111。贯通电极150可以提供在形成于第一半导体基板111中的通孔(例如，图12G中的通孔111TH)中，并可以从第一半导体基板111的第二表面111B延伸到第一表面111F。通路绝缘层115可以插设在贯通电极150和第一半导体基板111的限定通孔111TH的侧壁之间。通路绝缘层115可以包括例如通过亚大气压化学气相沉积(CVD)工艺形成的基于臭氧/原硅酸四乙酯(O3/TEOS)的高高宽比工艺(HARP)氧化物膜。
贯通电极150可以包括柱状导电插塞151和位于导电插塞151的外表面上的第一导电的阻挡层153。第一导电的阻挡层153可以围绕导电插塞151的侧壁并覆盖导电插塞151的底表面。例如，第一导电的阻挡层153可以接触导电插塞151的侧壁和底表面。导电插塞151可以包括从铜(Cu)、镍(Ni)、金(Au)、银(Ag)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和钌(Ru)当中选择的至少一种。第一导电的阻挡层153可以包括从钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钌(Ru)和钴(Co)当中选择的至少一种。导电插塞151和第一导电的阻挡层153可以通过例如物理气相沉积(PVD)工艺或CVD工艺形成。
在示例实施方式中，贯通电极150的垂直高度150H可以在约350nm和约1200nm之间。在示例实施方式中，贯通电极150的水平宽度可以在约50nm和约250nm之间。
在示例实施方式中，贯通电极150的高宽比(也就是，贯通电极150的垂直高度150H与贯通电极150的水平宽度的比率)可以在约4和约7之间。
在示例实施方式中，贯通电极150的水平宽度可以朝向第一半导体基板111的第一表面111F逐渐减小。例如，贯通电极150可以具有水平宽度在从第一半导体基板111的第二表面111B到第一表面111F的方向上变窄的渐缩形状。在这种情况下，贯通电极150的侧壁可以具有相对于垂直方向(例如，Z方向)倾斜的轮廓。
在另一些示例实施方式中，贯通电极150可以以基本上均匀的宽度延伸，并且贯通电极150的顶表面的宽度可以基本上等于贯通电极150的底表面的宽度。在这种情况下，贯通电极150的侧壁可以具有基本上平行于垂直方向(例如，Z方向)的轮廓。
电极落着焊盘160可以提供在第一半导体基板111的第一表面111F上。电极落着焊盘160可以在垂直方向(例如，Z方向)上与贯通电极150对准。电极落着焊盘160可以物理地和电地连接到贯通电极150。电极落着焊盘160可以将贯通电极150电连接到第一互连结构130的第一导电布线图案138。电极落着焊盘160可以埋在形成于第一绝缘层123中的凹陷(见例如图12A的凹陷123H)中。例如，电极落着焊盘160可以具有在第一绝缘层123的厚度方向(例如，垂直方向)上延伸的柱形。电极落着焊盘160可以包括面对第一半导体基板111的第一表面111F的顶表面160TS、与顶表面160TS相反的底表面160BS以及被第一绝缘层123围绕的侧壁160SW。电极落着焊盘160的顶表面160TS可以平行于电极落着焊盘160的底表面160BS，并且电极落着焊盘160的底表面160BS可以与第一绝缘层123的底表面共面。例如，电极落着焊盘160可以通过镶嵌工艺形成。
电极落着焊盘160可以包括导电芯层161和位于导电芯层161的外表面上的第二导电的阻挡层163。第二导电的阻挡层163可以围绕导电芯层161的侧壁，并覆盖导电芯层161的上表面的至少一部分。例如，第二导电的阻挡层163可以形成电极落着焊盘160的顶表面160TS的一部分和电极落着焊盘160的侧壁160SW。导电芯层161可以包括从铜(Cu)、镍(Ni)、金(Au)、银(Ag)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和钌(Ru)当中选择的至少一种。第二导电的阻挡层163可以包括从钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钌(Ru)和钴(Co)中选择的至少一种。
在示例实施方式中，电极落着焊盘160的垂直高度160H可以与第一绝缘层123的高度类似。在示例实施方式中，电极落着焊盘160的垂直高度160H可以在约150nm和约500nm之间。
在示例实施方式中，电极落着焊盘160的水平宽度可以等于或大于贯通电极150的水平宽度。例如，电极落着焊盘160的顶表面160TS的水平宽度可以等于或大于贯通电极150的底表面的水平宽度。在示例实施方式中，电极落着焊盘160的水平宽度可以在约60nm和约300nm之间。
在示例实施方式中，电极落着焊盘160的水平宽度可以朝向第一半导体基板111的第一表面111F逐渐减小。例如，电极落着焊盘160可以具有水平宽度从底表面160BS到顶表面160TS变窄的渐缩形状。在这种情况下，电极落着焊盘160的侧壁160SW可以具有相对于垂直方向(例如，Z方向)倾斜的轮廓。例如，在电极落着焊盘160的侧壁160SW和垂直方向(例如，Z方向)之间的夹角可以在约0.1°和约10°之间。
在示例实施方式中，贯通电极150的第一导电的阻挡层153可以穿透电极落着焊盘160的第二导电的阻挡层163，并可以与电极落着焊盘160的导电芯层161直接接触。在另一些示例实施方式中，贯通电极150的第一导电的阻挡层153可以与电极落着焊盘160的第二导电的阻挡层163接触，并可以与导电芯层161间隔开而使电极落着焊盘160的第二导电的阻挡层163在它们之间。
第一互连结构130可以包括与电极落着焊盘160的底表面160BS接触的导电焊盘135。导电焊盘135可以通过电极落着焊盘160电连接到贯通电极150。第一互连结构130的导电焊盘135可以位于与第一导电线131当中的最靠近第一绝缘层123的导电线相同的垂直水平上。导电焊盘135可以通过同一金属互连工艺与第一导电线131当中的最靠近第一绝缘层123的导电线一起形成。
导电焊盘135可以包括导电层1351和位于导电层1351的外表面上的第三导电的阻挡层1353。第三导电的阻挡层1353可以形成为覆盖导电层1351的面对电极落着焊盘160的上表面和导电层1351的侧壁。例如，第三导电的阻挡层1353可以接触导电层1351的上表面和侧壁。导电焊盘135的导电层1351可以包括从铜(Cu)、镍(Ni)、金(Au)、银(Ag)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和钌(Ru)当中选择的至少一种。第三导电的阻挡层1353可以包括从钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钌(Ru)和钴(Co)当中选择的至少一种。
在示例实施方式中，导电焊盘135的垂直高度可以小于电极落着焊盘160的垂直高度160H。例如，导电焊盘135的垂直高度可以在电极落着焊盘160的垂直高度160H的约5％和约50％之间、约10％和约45％之间、或者约15％和约40％之间。
在示例实施方式中，导电焊盘135的水平宽度可以大于电极落着焊盘160的水平宽度。例如，导电焊盘135的水平宽度可以在电极落着焊盘160的底表面160BS的水平宽度的约110％和约200％之间、约120％和约190％之间、或者约130％和约180％之间。
焊盘绝缘层117可以覆盖电极落着焊盘160的顶表面160TS的一部分和侧壁160SW。焊盘绝缘层117的一部分可以位于第一半导体基板111的第一表面111F和电极落着焊盘160的顶表面160TS之间，并可以与第一半导体基板111的第一表面111F和电极落着焊盘160的顶表面160TS中的每个接触。电极落着焊盘160可以与第一半导体基板111的第一表面111F间隔开而使焊盘绝缘层117的一部分在它们之间。由于焊盘绝缘层117插设在电极落着焊盘160和第一半导体基板111之间，所以电极落着焊盘160可以与第一半导体基板111电分离。此外，焊盘绝缘层117的另一部分可以位于电极落着焊盘160的侧壁160SW和第一绝缘层123之间。焊盘绝缘层117的所述另一部分可以沿着电极落着焊盘160的侧壁160SW延伸，并可以与电极落着焊盘160的侧壁160SW和导电焊盘135接触。焊盘绝缘层117可以包括氧化物和/或氮化物。例如，焊盘绝缘层117可以包括硅氧化物和/或硅氮化物。
图3是示出根据本发明构思的示例实施方式的IC器件的一部分的剖视图。在下文，将描述图3所示的IC器件，将重点放在与以上参照图1和图2描述的IC器件100的不同之处上。
参照图3，焊盘绝缘层117的一部分和第一绝缘层123的一部分可以插设在电极落着焊盘160的顶表面160TS和第一半导体基板111的第一表面111F之间。焊盘绝缘层117可以与第一半导体基板111的第一表面111F间隔开，而使第一绝缘层123的一部分在它们之间。例如，当在第一绝缘层123中形成凹陷(见例如图12A的凹陷123H)时，凹陷123H可以形成为部分地穿透第一绝缘层123，并且第一半导体基板111的第一表面111F可以被第一绝缘层123覆盖从而不通过凹陷123H暴露。
在一些示例实施方式中，可以省略焊盘绝缘层117，并且电极落着焊盘160可以与第一绝缘层123的限定凹陷123H的表面直接接触。在这种情况下，在电极落着焊盘160和第一半导体基板111之间的电绝缘可以通过第一绝缘层123的提供在电极落着焊盘160的顶表面160TS和第一半导体基板111的第一表面111F之间的部分实现。
图4是示出根据本发明构思的示例实施方式的IC器件的一部分的剖视图。图5是图4中的由“V”指示的区域的放大剖视图。在下文，将描述图4和图5中显示的IC器件，重点放在与以上参照图1和图2描述的IC器件100的不同之处上。
参照图4和图5，电极落着焊盘160的顶表面160TS可以包括凹入表面部分169，贯通电极150的底表面可以包括与电极落着焊盘160的凹入表面部分169接触的凸起表面部分159。例如，贯通电极150的底表面的凸起表面部分159可以由形成为覆盖导电插塞151的底表面的第一导电的阻挡层153的底表面限定。例如，电极落着焊盘160的顶表面160TS的凹入表面部分169可以由导电芯层161的上表面限定。由于电极落着焊盘160的顶表面160TS的凹入表面部分169与贯通电极150的底表面的凸起表面部分159接触，所以在贯通电极150和电极落着焊盘160之间的接触面积可以增大。因此，在贯通电极150和电极落着焊盘160之间的接触电阻减小，因此，可以提高在贯通电极150和电极落着焊盘160之间的电连接的可靠性。
图6是示出根据本发明构思的示例实施方式的IC器件的一部分的剖视图。在下文，将描述图6所示的IC器件，重点放在与以上参照图1和图2描述的IC器件100的不同之处上。
参照图6，电极落着焊盘160可以具有水平宽度朝向第一半导体基板111的第一表面111F变窄的渐缩形状。这里，电极落着焊盘160的上表面的宽度可以基本上类似于贯通电极150的底表面的宽度。例如，电极落着焊盘160的上表面的宽度可以在贯通电极150的底表面的宽度的约100％和约110％之间。
如图6所示，围绕电极落着焊盘160的焊盘绝缘层117可以与第一半导体基板111的第一表面111F接触。可选地，在另一些示例实施方式中，围绕电极落着焊盘160的焊盘绝缘层117可以与第一半导体基板111的第一表面111F间隔开。
图7是示出根据本发明构思的示例实施方式的IC器件的一部分的剖视图。在下文，将描述图7中显示的IC器件，重点放在与以上参照图1和图2描述的IC器件100的不同之处上。
参照图7，电极落着焊盘160可以以基本上均匀的宽度延伸，并且电极落着焊盘160的顶表面160TS的宽度可以基本上等于电极落着焊盘160的底表面160BS的宽度。在这种情况下，电极落着焊盘160的侧壁160SW可以具有基本上平行于垂直方向(例如，Z方向)的轮廓。
如图7所示，围绕电极落着焊盘160的焊盘绝缘层117可以与第一半导体基板111的第一表面111F接触。可选地，在另一些示例实施方式中，围绕电极落着焊盘160的焊盘绝缘层117可以与第一半导体基板111的第一表面111F间隔开。
图8是示出根据本发明构思的示例实施方式的IC器件100a的剖视图。在下文，将描述图8所示的IC器件100a，重点放在与以上参照图1和图2描述的IC器件100的不同之处上。
参照图8，IC器件100a可以进一步包括附接到第一互连结构130的覆盖基板172。覆盖基板172可以覆盖第一互连结构130的下表面。用于将覆盖基板172固定到第一互连结构130的粘合材料层173可以提供在覆盖基板172和第一互连结构130之间。覆盖基板172可以是例如半导体基板。例如，覆盖基板172可以由半导体晶片形成并可以包括硅(Si)。此外，虽然未示出，但是IC器件100a可以进一步包括如图9所示的连接凸块190。
图9是示出根据本发明构思的示例实施方式的半导体封装1000的剖视图。
参照图9以及图1和图2，半导体封装1000可以包括第一再分布结构200、IC器件100、第一模制层320、导电柱310和第二再分布结构400。
第一再分布结构200可以是其上安装有IC器件100的封装基板。在示例实施方式中，第一再分布结构200可以是通过再分布工艺制造的再分布基板。例如，第一再分布结构200可以包括第一导电再分布图案220和覆盖第一导电再分布图案220的多个第一再分布绝缘层210。在另一些示例实施方式中，第一再分布结构200可以是印刷电路板。
第一再分布绝缘层210可以在垂直方向(例如，Z方向)上彼此堆叠。第一再分布绝缘层210可以由包括有机化合物的材料层形成。例如，每个第一再分布绝缘层210可以由PID或PSPI形成。
第一导电再分布图案220可以包括位于每个第一再分布绝缘层210的上表面和下表面中的至少一个上的多条第一再分布线222以及延伸穿过至少一个第一再分布绝缘层210的多个第一再分布通路224。第一再分布通路224可以电连接在垂直方向(例如，Z方向)上位于不同水平的第一再分布线222。例如，第一导电再分布图案220可以包括金属，诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和钌(Ru)或其合金。第一再分布籽晶层226可以插设在第一导电再分布图案220和第一再分布绝缘层210之间。
在示例实施方式中，第一再分布结构200可以进一步包括提供在其下方的多个外部连接焊盘242。外部连接端子600可以附接到每个外部连接焊盘242。每个外部连接焊盘242可以将外部连接端子600电连接到第一导电再分布图案220。此外，第一再分布结构200可以进一步包括提供在其上侧的多个连接焊盘244。连接焊盘244中的一些可以连接到导电柱310，连接焊盘244中的另一些可以连接到连接凸块190。
IC器件100可以安装在第一再分布结构200上。IC器件100可以通过连接凸块190以倒装芯片方式安装在第一再分布结构200上。连接凸块190可以是例如微凸块。在图9中，IC器件100被示出为对应于以上参照图1和图2描述的IC器件，但是半导体封装1000可以包括以上参照图2至图7描述的IC器件或者以上参照图8描述的IC器件100a。
在示例实施方式中，IC器件100可以是逻辑半导体器件。例如，IC器件100可以是中央处理单元(CPU)芯片、图形处理单元(GPU)芯片或应用处理器(AP)芯片。在本公开中，逻辑半导体芯片不是存储器半导体芯片，而是指执行逻辑操作的半导体芯片。例如，逻辑半导体芯片可以包括逻辑单元。逻辑单元可以包括多个电路元件，诸如晶体管和电阻器，并可以配置为变化。逻辑单元可以配置例如AND、NAND、OR、NOR、XOR(异或)、XNOR(异或非)、INV(反相器)、ADD(加法器)、BUF(缓冲器)、DLY(延迟)、FIL(滤波器)、多路复用(MXT/MXIT)、OAI(OR/AND/INVERTER)、AO(AND/OR)、AOI(AND/OR/INVERTER)、D触发器、复位触发器、主从触发器、锁存器等，并且逻辑单元可以配置执行期望的逻辑功能的标准单元，诸如计数器和缓冲器。
在示例实施方式中，IC器件100可以是存储器半导体芯片。例如，IC器件100可以包括动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、闪存芯片、电可擦除可编程只读存储器(EEPROM)芯片、相变随机存取存储器(PRAM)芯片、磁随机存取存储器(MRAM)芯片、或电阻随机存取存储器(RRAM)芯片。
第一模制层320可以提供在第一再分布结构200上并可以覆盖IC器件100的至少一部分和导电柱310的至少一部分。例如，第一模制层320可以沿着IC器件100的侧壁延伸。例如，第一模制层320可以沿着第一互连结构130的侧壁、FEOL结构120的侧壁、第一半导体基板111的侧壁和第二互连结构140的侧壁延伸。在示例实施方式中，第一模制层320可以包括绝缘聚合物或环氧树脂。例如，第一模制层320可以包括环氧模塑料(EMC)。在示例实施方式中，第一模制层320的上表面的水平可以等于或高于IC器件100的上表面的水平，也就是，第一模制层320的上表面可以与IC器件100的上表面共面。
导电柱310可以定位为在水平方向(例如，X方向和/或Y方向)上与IC器件100的侧壁间隔开。导电柱310可以是在第一模制层320中在垂直方向(例如，Z方向)上延伸的贯通模通路。导电柱310可以包括例如铜(Cu)。
导电柱310可以是垂直连接导体，用于将第一再分布结构200的第一导电再分布图案220电连接到第二再分布结构400的第二导电再分布图案420。导电柱310的下端可以连接到第一再分布结构200的连接焊盘244，导电柱310的上端可以连接到第二导电再分布图案420的一部分。导电柱310的上端的在垂直方向(例如，Z方向)上的水平可以等于或高于IC器件100的上表面的水平。导电柱310的上表面可以与第一模制层320的上表面共面，导电柱310的下表面可以与第一模制层320的下表面共面。
第二再分布结构400可以位于第一模制层320和IC器件100上。第二再分布结构400可以形成为覆盖IC器件100的上表面和第一模制层320的上表面。第二再分布结构400的占地面积可以大于IC器件100的占地面积，并可以与第一再分布结构200的占地面积相同。第二再分布结构400的占地面积和第一再分布结构200的占地面积可以与半导体封装1000的占地面积相同。
第二再分布结构400可以包括第二导电再分布图案420和覆盖第二导电再分布图案420的多个第二再分布绝缘层410。
第二再分布绝缘层410可以在垂直方向(例如，Z方向)上彼此堆叠。第二再分布绝缘层410可以由包括有机化合物的材料层形成。例如，每个第二再分布绝缘层410可以由PID或PSPI形成。
第二导电再分布图案420可以包括位于每个第二再分布绝缘层410的上表面和下表面中的至少一个上的多条第二再分布线422以及延伸穿过至少一个第二再分布绝缘层410的多个第二再分布通路424。第二再分布通路424可以电连接位于垂直方向(例如，Z方向)上的不同水平的第二再分布线422。例如，第二导电再分布图案420可以包括金属，诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和钌(Ru)或其合金。第二再分布籽晶层426可以插设在第二导电再分布图案420和第二再分布绝缘层410之间。第二再分布线422中的至少一些可以与第二再分布通路424中的一些一起形成以形成一体。例如，第二再分布线422中的一些可以和与其下表面接触的第二再分布通路424一起形成以形成一体。第二再分布线422中的一些可以穿过第二再分布绝缘层410中的最下面的一个，并可以连接到导电柱310的上端。
在示例实施方式中，每个第一再分布通路224可以具有水平宽度从其上侧朝向其下侧变窄地延伸的渐缩形状。例如，每个第一再分布通路224的水平宽度可以远离IC器件100逐渐减小。
在示例实施方式中，每个第二再分布通路424可以具有水平宽度从其上侧朝向其下侧变窄地延伸的渐缩形状。例如，每个第二再分布通路424的水平宽度可以随着朝向IC器件100而逐渐减小。
在示例实施方式中，基于垂直方向(例如，Z方向)测量的第二再分布通路424的侧壁的倾斜度可以大于基于垂直方向(例如，Z方向)测量的第二互连结构140的第二导电通路143的侧壁的倾斜度。在示例实施方式中，在第二再分布通路424的侧壁和垂直方向(例如，Z方向)之间的第一夹角可以大于在第二导电通路143的侧壁和垂直方向(例如，Z方向)之间的第二夹角。例如，第一夹角可以在约10°和约30°之间，第二夹角可以在约0.1°和约10°之间。
在示例实施方式中，第二互连结构140可以构成配电网络。IC器件100可以配置为通过定位为面对第一再分布结构200的第二互连结构140而接收外部电力。例如，从外部器件提供的电力信号(例如，驱动电压和接地电压)可以通过电力传输路径传输到IC器件100的各个器件121，该电力传输路径包括外部连接端子600、第一再分布结构200的第一导电再分布图案220、连接凸块190、第二互连结构140的第二导电布线图案148、贯通电极150和电极落着焊盘160。
在示例实施方式中，IC器件100可以配置为通过第一互连结构130发送和接收不包括电力的信号，诸如数据信号和控制信号。例如，在外部器件和IC器件100之间，数据信号和控制信号可以通过信号传输路径传输，该信号传输路径包括外部连接端子600、第一再分布结构200的第一导电再分布图案220、导电柱310、第二再分布结构400的第二导电再分布图案420和第一互连结构130的第一导电布线图案138。
图10是示出根据本发明构思的示例实施方式的半导体封装1000a的剖视图。在下文，将描述图10所示的半导体封装1000a，重点放在与以上参照图9描述的半导体封装1000的不同之处上。
参照图10连同图1和图2，半导体封装1000a可以包括第一再分布结构200、IC器件100、延伸层370、第一模制层321和第二再分布结构400。
延伸层370可以位于第一再分布结构200上，并可以包括用于容纳IC器件100的安装空间。在示例实施方式中，延伸层370可以包括面板。延伸层370可以是例如印刷电路板(PCB)、陶瓷基板或用于制造封装的晶片。在示例实施方式中，延伸层370可以是多层PCB。
延伸层370可以包括基底(substrate base)375和穿过基底375的多个导电连接结构371。基底375可以包括从酚醛树脂、环氧树脂和聚酰亚胺当中选择的至少一种。导电连接结构371可以包括在水平方向(例如，X方向和/或Y方向)上延伸的多个布线图案372和在垂直方向(例如，Z方向)上延伸的多个导电通路373。导电连接结构371可以包括铜、镍、不锈钢或铍铜。导电通路373可以穿过基底375的至少一部分以电连接位于延伸层370中的不同布线层上的布线图案372。
第一模制层321可以填充延伸层370的安装空间，并可以覆盖IC器件100的至少一部分。在示例实施方式中，第一模制层321可以包括绝缘聚合物或环氧树脂。例如，第一模制层321可以包括环氧模塑料(EMC)。第二再分布结构400的第二导电再分布图案420的一部分可以穿透第一模制层321和第一布线绝缘层139，并可以连接到第一互连结构130的第一导电布线图案138。
图11是示出根据本发明构思的示例实施方式的半导体封装1000b的剖视图。在下文，将描述图11所示的半导体封装1000b，重点放在与以上参照图9描述的半导体封装1000的不同之处上。
参照图11连同图1和图2，半导体封装1000b可以具有其中上封装1000U堆叠在下封装1000L上的层叠封装结构。
下封装1000L可以包括第一再分布结构200、IC器件100、第一模制层320、导电柱310和第二再分布结构400。下封装1000L可以与图9的半导体封装1000基本上相同或相似。
上封装1000U可以包括上IC器件510和第二模制层580。
上IC器件510可以安装在第二再分布结构400上。上IC器件510可以包括第二半导体基板511和位于第二半导体基板511的有源表面上的多个连接焊盘513。上IC器件510可以位于第二再分布结构400上，使得连接焊盘513面对第二再分布结构400。多个连接凸块550(诸如微凸块)可以位于上IC器件510的连接焊盘513和第二再分布结构400之间。例如，每个连接凸块550可以接触连接焊盘513的下表面和第二导电再分布图案420的第二再分布线422的上表面。上IC器件510可以通过连接凸块550以倒装芯片方式安装在第二再分布结构400上。
第二模制层580可以位于第二再分布结构400上，并可以覆盖上IC器件510的至少一部分。例如，第二模制层580可以覆盖上IC器件510的侧壁和上表面。在示例实施方式中，第二模制层580可以包括绝缘聚合物或环氧树脂。例如，第二模制层580可以包括环氧模塑料(EMC)。
在一些示例实施方式中，上IC器件510可以是逻辑半导体芯片。例如，上IC器件510可以是中央处理单元芯片、图形处理单元芯片或应用处理器芯片。在一些示例实施方式中，上IC器件510可以包括存储器半导体芯片。例如，上IC器件510可以包括DRAM芯片、SRAM芯片、闪存芯片、EEPROM芯片、PRAM芯片、MRAM芯片或RRAM芯片。
IC器件100和上IC器件510可以被定位为使得第一半导体基板111的有源表面面对第二半导体基板511的有源表面。IC器件100和上IC器件510可以配置为通过第二再分布结构400彼此交换信号，诸如数据信号和控制信号。在这种情况下，在IC器件100和上IC器件510之间的信号传输路径的长度减小，使得IC器件100可以以高速与上IC器件510交换信号。
图12A至图12L是示出根据本发明构思的示例实施方式的制造IC器件的方法的剖视图。在下文，将参照图12A至图12L描述制造图1和图2所示的IC器件100的方法。
参照图12A，制备第一半导体基板111，并且在第一半导体基板111上形成FEOL结构120。在形成FEOL结构120之后，在FEOL结构120的第一绝缘层123上形成掩模图案MP。在掩模图案MP中形成暴露第一绝缘层123的上表面的一部分的掩模开口MO。掩模图案MP可以包括例如光致抗蚀剂。
在形成掩模图案MP之后，使用掩模图案MP作为蚀刻掩模来蚀刻第一绝缘层123，以在第一绝缘层123中形成凹陷123H。凹陷123H可以穿透第一绝缘层123，并且第一半导体基板111的第一表面111F可以通过凹陷123H暴露。然而，尽管描述了通过蚀刻工艺形成凹陷123H，但是本发明构思不限于此，凹陷123H也可以通过激光钻孔工艺形成。
在示例实施方式中，形成在第一绝缘层123中的凹陷123H可以具有水平宽度朝向第一半导体基板111的第一表面111F变窄的渐缩形状。第一绝缘层123的限定第一绝缘层123的凹陷123H的侧壁1231可以形成为具有相对于垂直方向(例如，Z方向)的倾斜度。
参照图12A和图12B，在形成第一绝缘层123的凹陷123H之后，去除掩模图案MP并形成初始焊盘绝缘层117m。初始焊盘绝缘层117m可以被形成为共形地覆盖第一绝缘层123的上表面、第一绝缘层123的限定第一绝缘层123的凹陷123H的侧壁1231、以及第一半导体基板111的第一表面111F的通过第一绝缘层123的凹陷123H暴露的部分。
在形成初始焊盘绝缘层117m之后，在初始焊盘绝缘层117m上形成第二初始导电的阻挡层163m。在形成第二初始导电的阻挡层163m之后，可以在第二初始导电的阻挡层163m上形成初始导电芯层161m。初始导电芯层161m可以通过例如电镀工艺形成。例如，为了形成初始导电芯层161m，可以执行通过执行诸如溅射工艺的PVD工艺形成覆盖第二初始导电的阻挡层163m的籽晶金属层的操作、以及通过使用籽晶金属层作为籽晶执行电镀工艺形成镀层的操作。初始导电芯层161m形成在第二初始导电的阻挡层163m上并可以形成为填充第一绝缘层123的凹陷123H。
参照图12B和图12C，执行平坦化工艺以去除在第一半导体基板111的第一表面111F上的结构的一部分。初始焊盘绝缘层117m的一部分、第二初始导电的阻挡层163m的一部分和初始导电芯层161m的一部分可以通过平坦化工艺去除。可以执行平坦化工艺，直到第二初始导电的阻挡层163m的另一部分(除了第二初始导电的阻挡层163m的掩埋在第一绝缘层123的凹陷123H中的部分之外)以及初始导电芯层161m的另一部分(除了初始导电芯层161m的掩埋在第一绝缘层123的凹陷123H中的部分之外)被去除。作为平坦化工艺的结果，第二初始导电的阻挡层163m的填充第一绝缘层123的凹陷123H的部分和初始导电芯层161m的填充第一绝缘层123的凹陷123H的部分可以形成电极落着焊盘160。
例如，平坦化工艺可以包括化学机械抛光(CMP)工艺。通过平坦化工艺获得的第一绝缘层123的上表面和电极落着焊盘160的表面可以基本上共面。
参照图12D，在形成电极落着焊盘160之后，在FEOL结构120上形成第一互连结构130。第一互连结构130可以包括第一布线绝缘层139(其包括依次堆叠在FEOL结构120的第一绝缘层123上的多个层间绝缘层)以及第一导电线131、第一导电通路133、导电焊盘135和导电接触插塞137。为了形成第一互连结构130，形成包括用于金属布线的孔的层间绝缘层的操作和形成填充层间绝缘层的用于金属布线的孔的金属膜的操作可以重复几次。第一互连结构130可以使用例如镶嵌工艺形成。
参照图12D和图12E，图12D的所得产物被翻转并附接到支撑基板171。图12D的所得产物可以通过插设在第一互连结构130和支撑基板171之间的粘合材料层173而附接到支撑基板171。粘合材料层173可以包括粘合膜或剥离膜。第一半导体基板111的第一表面111F可以面对支撑基板171，第一半导体基板111的第二表面111B'可以暴露。
在图12D的所得产物附接到支撑基板171之后，可以去除第一半导体基板111的一部分，使得第一半导体基板111的厚度减小。例如，为了使第一半导体基板111变薄，可以对第二表面111B'执行平坦化工艺诸如CMP工艺。通过第一半导体基板111的减薄工艺，可以减小第一半导体基板111的第二表面111B和第一表面111F之间的距离，也就是，第一半导体基板111的厚度。例如，被减薄的第一半导体基板111的厚度可以在约300nm和约800nm之间。
参照图12F，在第一半导体基板111的第二表面111B上形成包括掩模开口113MO的掩模图案113m。第一半导体基板111的第二表面111B的一部分可以通过掩模图案113m的掩模开口113MO暴露。掩模图案113m可以具有其中包括光致抗蚀剂材料的光致抗蚀剂层堆叠在包括含碳材料(诸如旋涂碳硬掩模(SOC)材料)的硬的盘状层上的结构。
参照图12G，使用掩模图案113m作为蚀刻掩模蚀刻第一半导体基板111以形成穿透第一半导体基板111的通孔111TH。通孔111TH可以从第一半导体基板111的第二表面111B延伸到第一表面111F。初始焊盘绝缘层117m可以通过通孔111TH暴露。例如，用于第一半导体基板111的蚀刻工艺可以包括各向异性蚀刻工艺。例如，用于第一半导体基板111的蚀刻工艺可以包括使用含氟气体的干蚀刻工艺。
在示例实施方式中，第一半导体基板111的通孔111TH可以具有水平宽度朝向第一半导体基板111的第一表面111F变窄的渐缩形状。第一半导体基板111的限定第一半导体基板111的通孔111TH的侧壁可以形成为具有相对于垂直方向(例如，Z方向)的倾斜度。
参照图12H，在第一半导体基板111中形成通孔111TH之后，形成初始通路绝缘层115m。初始通路绝缘层115m可以共形地覆盖掩模图案113m的上表面、掩模图案113m的限定掩模开口113MO的侧壁、第一半导体基板111的限定通孔111TH的侧壁以及初始焊盘绝缘层117m的通过通孔111TH暴露的表面。
参照图12H和图12I，去除初始通路绝缘层115m的在掩模图案113m上的部分、初始通路绝缘层115m的覆盖电极落着焊盘160的上表面的部分以及初始焊盘绝缘层117m的覆盖电极落着焊盘160的上表面的部分。例如，为了去除初始通路绝缘层115m的一部分和初始焊盘绝缘层117m的一部分，可以执行各向异性蚀刻工艺，例如干蚀刻工艺。初始通路绝缘层115m的在蚀刻工艺之后保留的部分可以形成通路绝缘层115。通路绝缘层115可以覆盖第一半导体基板111的侧壁并覆盖掩模图案113m的侧壁。此外，初始焊盘绝缘层117m的在蚀刻工艺之后保留的部分可以形成焊盘绝缘层117。焊盘绝缘层117可以包括覆盖电极落着焊盘160的侧壁的部分以及插设在电极落着焊盘160的上表面和第一半导体基板111的第一表面111F之间的部分。
当通过蚀刻工艺去除初始通路绝缘层115m的一部分和初始焊盘绝缘层117m的一部分时，电极落着焊盘160的上表面可以通过第一半导体基板111的通孔111TH暴露。在一些示例实施方式中，可以通过蚀刻工艺去除第二导电的阻挡层163的一部分以暴露导电芯层161。在一些示例实施方式中，导电芯层161的一部分可以通过蚀刻工艺去除，使得导电芯层161的表面可以具有如图4和图5所示的凹入表面部分169。
参照图12I和图12J，形成第一初始导电的阻挡层153m。第一初始导电的阻挡层153m可以共形地覆盖掩模图案113m的上表面、通路绝缘层115以及电极落着焊盘160的通过第一半导体基板111的通孔111TH暴露的上表面。
在形成第一初始导电的阻挡层153m之后，可以在第一初始导电的阻挡层153m上形成导电材料层151m。导电材料层151m可以通过例如电镀工艺形成。例如，为了形成导电材料层151m，可以依次执行通过执行诸如溅射工艺的PVD工艺形成覆盖第一初始导电的阻挡层153m的籽晶金属层的操作以及通过执行使用籽晶金属层作为籽晶的电镀工艺形成镀层的操作。导电材料层151m可以形成在第一初始导电的阻挡层153m上，并可以形成为填充第一半导体基板111的通孔111TH。
参照图12J和图12K，可以执行平坦化工艺诸如CMP工艺以去除在第一半导体基板111的第二表面111B上的结构的一部分。通过平坦化工艺，可以去除第一初始导电的阻挡层153m的一部分和导电材料层151m的一部分。可以执行平坦化工艺，直到第一初始导电的阻挡层153m的另一部分(除了第一初始导电的阻挡层153m的埋在第一半导体基板111的通孔111TH中的部分之外)和导电材料层151m的另一部分(除了导电材料层151m的埋在第一半导体基板111的通孔111TH中的部分之外)被去除。作为平坦化工艺的结果，第一初始导电的阻挡层153m的填充第一半导体基板111的通孔111TH的部分和导电材料层151m的填充第一半导体基板111的通孔111TH的部分可以形成贯通电极150的第一导电的阻挡层153和导电插塞151。
此外，掩模图案113m的一部分可以通过平坦化工艺去除。掩模图案113m的在平坦化工艺之后保留的部分可以形成钝化层113。通过平坦化工艺平坦化的钝化层113的表面和贯通电极150的表面可以基本上共面。
参照图12L，在钝化层113上形成第二互连结构140。第二互连结构140可以包括第二布线绝缘层149、第二导电线141和第二导电通路143，该第二布线绝缘层149包括依次堆叠在钝化层113上的多个层间绝缘层。为了形成第二互连结构140，形成包括用于金属布线的孔的层间绝缘层的操作和形成填充层间绝缘层的用于金属布线的该孔的金属膜的操作可以重复几次。第二互连结构140可以使用例如镶嵌工艺形成。
在形成第二互连结构140之后，可以执行沿着第一半导体基板111的划线道切割图12L的所得产物的切割工艺。通过切割工艺，图12L的最终产物可以被分成多个IC器件。支撑基板171可以与第一互连结构130分离以形成以上参照图1和图2描述的IC器件100。
在另一些示例实施方式中，支撑基板171可以保留而没有被去除，如图8所示，以形成覆盖第一互连结构130的覆盖基板172。当支撑基板171保留以覆盖第一互连结构130时，可以进一步执行用于调整支撑基板171的厚度的抛光工艺。
通常，由于贯通电极150的高宽比大，所以构成贯通电极150的镀层可能没有充分地填充在第一半导体基板111的通孔111TH中，或者可能在镀层中形成空隙。结果，贯通电极150的可靠性可能恶化。此外，当贯通电极150落着于其上的焊盘结构的厚度薄时，在用于敞开焊盘结构的蚀刻工艺期间，甚至焊盘结构的落着区域可能被去除。
根据本发明构思的示例实施方式，贯通电极150可以形成为落着在从第一互连结构130的导电焊盘135延伸到第一半导体基板111的第一表面111F的电极落着焊盘160上。由于贯通电极150的高度可以降低与电极落着焊盘160的高度一样高，所以贯通电极150的高宽比可以降低。由于用于形成贯通电极150的工艺的难度降低，所以可以减少用于形成贯通电极150的电镀工艺中的不带电(non-charging)问题。此外，由于电极落着焊盘160被形成为具有与第一绝缘层123的厚度相似的厚度，所以在用于敞开电极落着焊盘160的蚀刻工艺期间电极落着焊盘160的落着区域可以不被去除。因此，可以提高贯通电极150和电极落着焊盘160之间的电连接的可靠性，最终，可以提高IC器件100的可靠性。
图13A至图13E是示出根据本发明构思的示例实施方式的制造半导体封装的方法的剖视图。在下文，将参照图13A至图13E描述制造图11所示的半导体封装1000b的方法。
参照图13A，在载体基板CA上形成第一再分布结构200。第一再分布结构200可以包括依次堆叠在载体基板CA上的多个第一再分布绝缘层210、由第一再分布绝缘层210绝缘的第一导电再分布图案220、外部连接焊盘242和连接焊盘244。
为了形成第一再分布结构200，可以首先在载体基板CA上形成外部连接焊盘242。为了形成外部连接焊盘242，可以在载体基板CA上形成导电材料层，并且可以对导电材料层执行图案化。在形成外部连接焊盘242之后，可以执行形成覆盖外部连接焊盘242并具有通路孔的绝缘层的第一操作以及形成填充绝缘层的通路孔的第一再分布通路224和沿着绝缘层的上表面延伸的第一再分布线222的第二操作，此后，可以通过重复几次第一操作和第二操作来形成第一导电再分布图案220。在形成第一导电再分布图案220之后，可以在第一导电再分布图案220上形成连接到第一导电再分布图案220的连接焊盘244。
参照图13B，IC器件100附接在第一再分布结构200上。IC器件100可以在第一再分布结构200上附接为使得第二互连结构140面对第一再分布结构200。IC器件100可以通过连接凸块190安装在第一再分布结构200上。
参照图13C，在第一再分布结构200上形成导电柱310和第一模制层320。在示例实施方式中，可以通过模制底部填充工艺形成第一模制层320以填充在IC器件100和第一再分布结构200之间的间隙。在另一些示例实施方式中，可以首先形成底部填充层以通过毛细底部填充方法填充在IC器件100和第一再分布结构200之间的间隙，然后可以形成第一模制层320。
在示例实施方式中，第一模制层320可以形成为暴露IC器件100的上表面。例如，为了形成第一模制层320，在覆盖IC器件100和导电柱310的模制材料形成在第一再分布结构200上之后，可以对模制材料执行平坦化工艺，直到导电柱310的上表面和IC器件100的上表面暴露。在这种情况下，第一模制层320的上表面、导电柱310的上表面和IC器件100的上表面可以共面。
参照图13D，在形成第一模制层320之后，在第一模制层320和IC器件100上形成第二再分布结构400。第二再分布结构400可以包括依次堆叠在第一模制层320的上表面和IC器件100的上表面上的多个第二再分布绝缘层410以及通过第二再分布绝缘层410绝缘的第二导电再分布图案420。形成第二再分布结构400的工艺可以类似于形成第一再分布结构200的工艺。
参照图13E，在形成第二再分布结构400之后，可以在第二再分布结构400上安装上IC器件510。上IC器件510可以通过连接凸块550安装在第二再分布结构400上。在上IC器件510被安装之后，可以在第二再分布结构400上形成覆盖上IC器件510的第二模制层580。在形成第二模制层580之后，可以去除载体基板CA，并且外部连接端子600可以附接在外部连接焊盘242上以制造图11的半导体封装1000b。
尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请基于2021年5月14日在韩国知识产权局提交的韩国专利申请第10-2021-0062814号并要求该韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体地结合于此。

Claims (20)

1.一种集成电路器件，包括：
半导体基板，具有第一表面和与所述第一表面相反的第二表面；
在所述半导体基板的所述第一表面上的第一绝缘层；
在所述半导体基板的所述第一表面上的电极落着焊盘，所述电极落着焊盘具有被所述第一绝缘层围绕的侧壁、与所述半导体基板的所述第一表面间隔开的顶表面、以及与所述顶表面相反的底表面；以及
穿透所述半导体基板并接触所述电极落着焊盘的所述顶表面的贯通电极，
其中所述电极落着焊盘的所述顶表面的水平宽度小于所述电极落着焊盘的所述底表面的水平宽度，并大于所述贯通电极的与所述电极落着焊盘的所述顶表面接触的底表面的水平宽度。
2.根据权利要求1所述的集成电路器件，进一步包括：
提供在所述电极落着焊盘和所述半导体基板的所述第一表面之间的焊盘绝缘层。
3.根据权利要求2所述的集成电路器件，其中所述焊盘绝缘层与所述半导体基板的所述第一表面接触。
4.根据权利要求2所述的集成电路器件，其中所述焊盘绝缘层与所述半导体基板的所述第一表面间隔开。
5.根据权利要求2所述的集成电路器件，其中所述焊盘绝缘层进一步包括在所述电极落着焊盘的所述侧壁和所述第一绝缘层之间的部分。
6.根据权利要求1所述的集成电路器件，
其中所述电极落着焊盘包括导电芯层和导电的阻挡层，以及
其中所述导电的阻挡层覆盖所述导电芯层的面对所述半导体基板的所述第一表面的上表面的至少一部分和所述导电芯层的侧壁。
7.根据权利要求6所述的集成电路器件，其中所述贯通电极穿过所述电极落着焊盘的所述导电的阻挡层与所述电极落着焊盘的所述导电芯层接触。
8.根据权利要求1所述的集成电路器件，进一步包括：
连接到所述电极落着焊盘的所述底表面的导电焊盘，
其中所述导电焊盘的水平宽度大于所述电极落着焊盘的所述底表面的水平宽度，以及
其中所述导电焊盘的垂直高度小于所述电极落着焊盘的垂直高度。
9.根据权利要求8所述的集成电路器件，
其中所述导电焊盘包括导电层和导电的阻挡层，以及
其中所述导电的阻挡层提供在所述导电层和所述电极落着焊盘的所述底表面之间。
10.根据权利要求1所述的集成电路器件，
其中所述贯通电极具有水平宽度朝向所述半导体基板的所述第一表面变窄的渐缩形状，以及
其中所述电极落着焊盘具有水平宽度朝向所述半导体基板的所述第一表面变窄的渐缩形状。
11.根据权利要求1所述的集成电路器件，
其中所述电极落着焊盘的所述顶表面包括凹入表面部分，以及
其中所述贯通电极的所述底表面包括与所述电极落着焊盘的所述顶表面的所述凹入表面部分接触的凸起表面部分。
12.根据权利要求1所述的集成电路器件，
其中所述贯通电极包括：
导电插塞；和
覆盖所述导电插塞的侧壁和底表面的第一导电的阻挡层，
其中所述电极落着焊盘包括：
导电芯层；和
第二导电的阻挡层，覆盖所述导电芯层的侧壁，以及
其中所述贯通电极的所述第一导电的阻挡层与所述电极落着焊盘的所述导电芯层接触。
13.根据权利要求1所述的集成电路器件，进一步包括：
连接到所述第一绝缘层的第一互连结构，所述第一互连结构包括通过所述电极落着焊盘电连接到所述贯通电极的多条第一导电线以及在所述多条第一导电线之间延伸的第一导电通路；
钝化层，配置为覆盖所述第二表面并围绕所述贯通电极的侧壁的一部分；以及
在所述钝化层上的第二互连结构，所述第二互连结构包括电连接到所述贯通电极的多条第二导电线以及在所述多条第二导电线之间延伸的第二导电通路。
14.根据权利要求13所述的集成电路器件，进一步包括：
附接到所述第一互连结构的覆盖基板；和
连接凸块，附接到所述第二互连结构并电连接到所述多条第二导电线。
15.一种集成电路器件，包括：
半导体基板，具有第一表面和与所述第一表面相反的第二表面；
在所述半导体基板的所述第一表面上的第一绝缘层；
在所述半导体基板的所述第二表面上的钝化层；
在所述半导体基板的所述第一表面上的电极落着焊盘，所述电极落着焊盘具有被所述第一绝缘层围绕的侧壁、面对所述半导体基板的所述第一表面的顶表面以及与所述顶表面相反的底表面；
穿透所述半导体基板和所述钝化层并接触所述电极落着焊盘的所述顶表面的贯通电极；
提供在所述电极落着焊盘和所述半导体基板的所述第一表面之间的焊盘绝缘层；
连接到所述第一绝缘层的第一互连结构，所述第一互连结构包括通过所述电极落着焊盘电连接到所述贯通电极的多条第一导电线以及在所述多条第一导电线之间延伸的第一导电通路；以及
在所述钝化层上的第二互连结构，所述第二互连结构包括电连接到所述贯通电极的多条第二导电线和在所述多条第二导电线之间延伸的第二导电通路，
其中所述贯通电极具有水平宽度朝向所述半导体基板的所述第一表面变窄的渐缩形状，以及
其中所述电极落着焊盘具有水平宽度朝向所述半导体基板的所述第一表面变窄的渐缩形状。
16.根据权利要求15所述的集成电路器件，进一步包括：
连接到所述电极落着焊盘的所述底表面的导电焊盘，
其中所述导电焊盘的水平宽度大于所述电极落着焊盘的所述底表面的水平宽度，以及
其中所述导电焊盘的垂直高度小于所述电极落着焊盘的垂直高度。
17.根据权利要求16所述的集成电路器件，
其中所述贯通电极包括：
导电插塞；和
覆盖所述导电插塞的侧壁和底表面的第一导电的阻挡层，
其中所述电极落着焊盘包括：
导电芯层；和
第二导电的阻挡层，提供在所述导电芯层的侧壁和所述第一绝缘层之间以及在所述导电芯层的面对所述半导体基板的所述第一表面的上表面和所述所述半导体基板的所述第一表面之间，以及
其中所述导电焊盘包括：
导电层；和
提供在所述导电层和所述电极落着焊盘的所述底表面之间的导电的阻挡层。
18.一种半导体封装，包括：
第一再分布结构；和
安装在所述第一再分布结构上的第一集成电路器件，
其中所述第一集成电路器件包括：
半导体基板，具有第一表面和与所述第一表面相反并面对所述第一再分布结构的第二表面；
在所述半导体基板的所述第一表面上的第一绝缘层；
提供在所述半导体基板的所述第一表面上的电极落着焊盘，所述电极落着焊盘具有被所述第一绝缘层围绕的侧壁、与所述半导体基板的所述第一表面间隔开的顶表面以及与所述顶表面相反的底表面；以及
穿透所述半导体基板并接触所述电极落着焊盘的所述顶表面的贯通电极，
其中所述贯通电极具有水平宽度朝向所述半导体基板的所述第一表面变窄的渐缩形状，以及
其中所述电极落着焊盘具有水平宽度朝向所述半导体基板的所述第一表面变窄的渐缩形状。
19.根据权利要求18所述的半导体封装，
其中所述第一集成电路器件进一步包括：
连接到所述第一绝缘层的第一互连结构，所述第一互连结构包括通过所述电极落着焊盘电连接到所述贯通电极的多条第一导电线以及在所述多条第一导电线之间延伸的第一导电通路；和
在所述半导体基板的所述第二表面上的第二互连结构，所述第二互连结构包括电连接到所述贯通电极的多条第二导电线以及在所述多条第二导电线之间延伸的第二导电通路，以及
其中所述第一集成电路器件进一步包括：
提供在所述第一集成电路器件的所述第二互连结构和所述第一再分布结构之间的连接凸块。
20.根据权利要求19所述的半导体封装，其中所述第一集成电路器件配置为通过电力信号传输路径接收电力，所述电力信号传输路径包括所述第一再分布结构的第一再分布图案、所述第一集成电路器件的所述第二互连结构、所述贯通电极和所述电极落着焊盘。
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