KR20220155053A - 집적회로 소자 및 이를 포함하는 반도체 패키지 - Google Patents

집적회로 소자 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20220155053A
KR20220155053A KR1020210062814A KR20210062814A KR20220155053A KR 20220155053 A KR20220155053 A KR 20220155053A KR 1020210062814 A KR1020210062814 A KR 1020210062814A KR 20210062814 A KR20210062814 A KR 20210062814A KR 20220155053 A KR20220155053 A KR 20220155053A
Authority
KR
South Korea
Prior art keywords
electrode
semiconductor substrate
conductive
landing pad
layer
Prior art date
Application number
KR1020210062814A
Other languages
English (en)
Inventor
이호진
문광진
오승하
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210062814A priority Critical patent/KR20220155053A/ko
Priority to US17/560,495 priority patent/US20220367320A1/en
Priority to CN202210423659.2A priority patent/CN115346949A/zh
Publication of KR20220155053A publication Critical patent/KR20220155053A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 기술적 사상은 제1 면 및 상기 제1 면에 반대된 제2 면을 가지는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상의 제1 절연층; 상기 반도체 기판의 제1 면 상에 있고, 상기 제1 절연층에 포위된 측벽, 상기 반도체 기판의 상기 제1 면으로부터 이격된 상면, 및 상기 상면에 반대된 바닥면을 가지는 전극 랜딩 패드; 및 상기 반도체 기판을 관통하고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 관통 전극;를 포함하고, 상기 전극 랜딩 패드의 상기 상면의 수평 폭은 상기 전극 랜딩 패드의 상기 바닥면의 수평 폭보다 작고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 상기 관통 전극의 바닥면의 수평 폭 보다 큰 집적회로 소자를 제공한다.

Description

집적회로 소자 및 이를 포함하는 반도체 패키지 {INTEGRATED CIRCUIT DEVICE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명의 기술적 사상은 집적회로 소자 및 이를 포함하는 반도체 패키지에 관한 것으로서, 보다 상세하게는 관통 전극을 포함하는 집적회로 소자 및 이를 포함하는 반도체 패키지에 관한 것이다.
집적 회로 소자에서, 기판을 관통하여 배선들(또는 단자들)을 서로 전기적으로 연결하는 관통 전극이 이용되고 있다. 집적 회로 소자가 고집적화됨에 따라, 관통 전극의 사이즈(직경 또는 폭)이 줄이면서도 관통 전극을 신뢰성 있게 형성하는 기술에 대한 요구가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 직접회로 소자 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 면 및 상기 제1 면에 반대된 제2 면을 가지는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상의 제1 절연층; 상기 반도체 기판의 제1 면 상에 있고, 상기 제1 절연층에 포위된 측벽, 상기 반도체 기판의 상기 제1 면으로부터 이격된 상면, 및 상기 상면에 반대된 바닥면을 가지는 전극 랜딩 패드; 및 상기 반도체 기판을 관통하고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 관통 전극;을 포함하고, 상기 전극 랜딩 패드의 상기 상면의 수평 폭은 상기 전극 랜딩 패드의 상기 바닥면의 수평 폭보다 작고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 상기 관통 전극의 바닥면의 수평 폭 보다 큰 집적회로 소자를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 면 및 상기 제1 면에 반대된 제2 면을 가지는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상의 제1 절연층; 상기 반도체 기판의 상기 제2 면 상의 패시베이션층; 상기 반도체 기판의 제1 면 상에 있고, 상기 제1 절연층에 포위된 측벽, 상기 반도체 기판의 상기 제1 면에 마주하는 상면, 및 상기 상면에 반대된 바닥면을 가지는 전극 랜딩 패드; 상기 반도체 기판 및 상기 패시베이션층을 관통하고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 관통 전극; 상기 전극 랜딩 패드와 상기 반도체 기판의 상기 제1 면 사이에 마련된 패드 절연층; 상기 제1 절연층 상에 배치되고, 상기 전극 랜딩 패드를 통해 상기 관통 전극에 전기적으로 연결된 복수의 제1 배선 라인 및 상기 복수의 제1 배선 라인 사이에서 연장된 제1 배선 비아를 포함하는 제1 배선 구조체; 및 상기 패시베이션층 상에 배치되고, 상기 관통 전극에 전기적으로 연결된 복수의 제2 배선 라인 및 상기 복수의 제2 배선 라인 사이에서 연장된 제2 배선 비아를 포함하는 제2 배선 구조체;를 포함하고, 상기 관통 전극은 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태이고, 상기 전극 랜딩 패드는 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태인 집적회로 소자를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 재배선 구조체; 및 상기 제1 재배선 구조체 상에 실장된 제1 집적회로 소자;를 포함하고, 상기 제1 집적회로 소자는, 제1 면 및 상기 제1 면에 반대되고 상기 제1 재배선 구조체에 마주하는 제2 면을 가지는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상의 제1 절연층; 상기 반도체 기판의 제1 면 상에 있고, 상기 제1 절연층에 포위된 측벽, 상기 반도체 기판의 상기 제1 면으로부터 이격된 상면, 및 상기 상면에 반대된 바닥면을 가지는 전극 랜딩 패드; 및 상기 반도체 기판을 관통하고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 관통 전극;을 포함하고, 상기 관통 전극은 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태이고, 상기 전극 랜딩 패드는 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태인 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 관통 전극과 전극 랜딩 패드 간의 전기적 연결 신뢰성이 향상되며, 궁극적으로 집적회로 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 나타내는 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 단면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다.
도 5는 도 4의 "V"로 표시된 영역을 확대하여 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12a 내지 도 12l는 본 개시의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 나타내는 단면도들이다.
도 13a 내지 도 13e는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 집적회로 소자(100)를 나타내는 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 집적회로 소자(100)는 제1 반도체 기판(111), 프론트 엔드 오브 라인(front end of line, FEOL) 구조체(120), 제1 배선 구조체(130), 제2 배선 구조체(140), 관통 전극(150), 전극 랜딩 패드(160), 및 패드 절연층(117)을 포함할 수 있다.
제1 반도체 기판(111)은 서로 반대된 제1 면(111F) 및 제2 면(111B)을 포함할 수 있다. 제1 반도체 기판(111)의 제1 면(111F)은 제1 반도체 기판(111)의 전면(front-side surface)이고, 제1 반도체 기판(111)의 제2 면(111B)은 제1 반도체 기판(111)의 후면(backside surface)일 수 있다. 제1 반도체 기판(111)의 제1 면(111F)은 제1 반도체 기판(111)의 활성면일 수 있고, 제1 반도체 기판(111)의 제2 면(111B)은 제1 반도체 기판(111)의 비활성면일 수 있다.
이하에서, 제1 반도체 기판(111)의 제2 면(111B)에 평행한 방향을 수평 방향(예를 들어, X 방향 및/또는 Y방향)으로 정의하고, 제1 반도체 기판(111)의 제2 면(111B)에 수직한 방향을 수직 방향(예를 들어, Z방향)으로 정의한다. 또한, 임의의 부재의 수평 폭은 수평 방향(예를 들어, X 방향 및/또는 Y방향)에 따른 길이를 의미하고, 임의의 부재의 수직 높이는 수직 방향(예를 들어, Z방향)에 따른 길이를 의미한다.
제1 반도체 기판(111)의 두께(즉, 제1 반도체 기판(111)의 제1 면(111F)과 제2 면(111B) 사이의 수직 방향(예를 들어, Z방향)에 따른 거리)는 300 나노미터(nm) 내지 800nm 사이일 수 있다.
제1 반도체 기판(111)의 제2 면(111B) 상에는, 제1 반도체 기판(111)의 제2 면(111B)을 덮는 패시베이션층(113)이 형성될 수 있다. 예를 들어, 패시베이션층(113)의 두께는 50 nm 내지 300nm 사이일 수 있다.
제1 반도체 기판(111)은 반도체 웨이퍼로부터 형성될 수 있다. 제1 반도체 기판(111)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 기판(111)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(111)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(111)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 FEOL 구조체(120)는 제1 반도체 기판(111)의 제1 면(111F) 상에 배치될 수 있다. 상기 FEOL 구조체(120)는 제1 절연층(123)과, 다양한 종류의 개별 소자들(121)을 포함할 수 있다. 상기 개별 소자들(121)은 제1 반도체 기판(111) 내에 제공되거나, 또는 제1 반도체 기판(111)의 제1 면(111F) 상에 제공될 수 있다. 상기 개별 소자들(121)은 예를 들어, 트랜지스터를 포함할 수 있다. 상기 개별 소자들(121)은 미세 전자 소자(microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 활성 소자, 수동 소자 등을 포함할 수 있다. 상기 개별 소자들(121)은 제1 반도체 기판(111)의 도전 영역에 전기적으로 연결될 수 있다. 상기 개별 소자들(121) 각각은 제1 절연층(123)에 의해 이웃하는 다른 개별 소자들(121)과 전기적으로 분리될 수 있다.
제1 절연층(123)은 제1 반도체 기판(111)의 제1 면(111F) 상에 배치될 수 있다. 제1 절연층(123)은 제1 반도체 기판(111)의 제1 면(111F) 상에 순차적으로 적층된 복수의 층간 절연층을 포함할 수 있다. 예시적인 실시예들에서, 제1 절연층(123)은 산화물 및/또는 질화물을 포함할 수 있다. 예를 들어, 제1 절연층(123)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예들에서, 제1 절연층(123)은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectric) 소재의 절연 물질을 포함할 수도 있다. 예를 들어, 제1 절연층(123)은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다.
제1 배선 구조체(130)는 FEOL 구조체(120)의 제1 절연층(123) 상에 배치될 수 있다. 제1 배선 구조체(130)는 FEOL 구조체(120) 상에 형성되는, 백 엔드 오브 라인(back end of line, BEOL) 구조체를 포함할 수 있다. 제1 배선 구조체(130)의 풋 프린트(footprint)는 FEOL 구조체(120) 및 제1 반도체 기판(111)의 풋 프린트들과 동일할 수 있다. 제1 배선 구조체(130)는 제1 도전성 배선 패턴(138)과, 제1 배선 절연층(139)을 포함할 수 있다. 제1 배선 구조체(130)의 제1 도전성 배선 패턴(138)은 복수의 제1 배선 라인(131) 및 복수의 제1 배선 비아(133)를 포함할 수 있다.
복수의 제1 배선 라인(131)은 제1 배선 절연층(139)에 피복될 수 있다. 복수의 제1 배선 라인(131)은 각각 제1 배선 절연층(139) 내에서 수평 방향(예를 들어, X 방향 및/또는 Y방향)으로 연장될 수 있다. 복수의 제1 배선 라인(131)은 제1 배선 절연층(139) 내에서 수직 방향(예를 들어, Z방향)으로 서로 다른 레벨에 위치되어, 다층 배선 구조를 형성할 수 있다. 도 1에서는, 복수의 제1 배선 라인(131)이 3층 구조를 가지는 것으로 도시되었으나, 이는 예시적인 것이며, 복수의 제1 배선 라인(131)은 2층 구조 또는 4층 이상의 구조를 가지도록 형성될 수도 있다.
복수의 제1 배선 비아(133)는 서로 다른 수직 레벨에 위치된 복수의 제1 배선 라인(131) 사이에서 연장되어, 서로 다른 수직 레벨에 위치된 복수의 제1 배선 라인(131) 사이를 전기적으로 연결할 수 있다.
복수의 제1 배선 라인(131) 중 제1 절연층(123)에 가장 인접한 배선 라인은 도전성 컨택 플러그(137)에 연결될 수 있다. 도전성 컨택 플러그(137)는 복수의 제1 배선 라인(131) 중 일부의 배선 라인과 FEOL 구조체(120)에 포함된 개별 소자(121) 사이, 또는 복수의 제1 배선 라인(131) 중 일부의 배선 라인과 제1 반도체 기판(111)의 도전 영역 사이를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 각 제1 배선 비아(133)의 수평 폭은 제1 반도체 기판(111)의 제1 면(111F)에 인접할수록 점차 작아질 수 있다. 즉, 각 제1 배선 비아(133)는 제1 반도체 기판(111)의 제1 면(111F)에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다.
예를 들어, 상기 복수의 제1 배선 라인(131), 복수의 제1 배선 비아(133), 및 도전성 컨택 플러그(137)는, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
제1 배선 절연층(139)은 제1 절연층(123) 상에 순차적으로 적층된 복수의 층간 절연층을 포함할 수 있다. 예시적인 실시예들에서, 제1 배선 절연층(139)은 산화물 및/또는 질화물을 포함할 수 있다. 예를 들어, 제1 배선 절연층(139)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예들에서, 제1 배선 절연층(139)은 포토 리소그래피 공정이 가능한 PID 소재의 절연 물질을 포함할 수도 있다. 예를 들어, 제1 배선 절연층(139)은 PSPI를 포함할 수 있다.
제2 배선 구조체(140)는 제1 반도체 기판(111)의 제2 면(111B) 상에 배치될 수 있다. 제2 배선 구조체(140)는 BEOL 구조체를 포함할 수 있다. 제2 배선 구조체(140)의 풋 프린트는 제1 반도체 기판(111)의 풋 프린트와 동일할 수 있다. 제2 배선 구조체(140)는 제2 도전성 배선 패턴(148)과, 제2 배선 절연층(149)을 포함할 수 있다. 제2 배선 구조체(140)의 제2 도전성 배선 패턴(148)은 복수의 제2 배선 라인(141) 및 복수의 제2 배선 비아(143)를 포함할 수 있다.
복수의 제2 배선 라인(141)은 제2 배선 절연층(149)에 덮일 수 있다. 복수의 제2 배선 라인(141)은 각각 제2 배선 절연층(149) 내에서 수평 방향(예를 들어, X 방향 및/또는 Y방향)으로 연장될 수 있다. 복수의 제2 배선 라인(141)은 제2 배선 절연층(149) 내에서 수직 방향(예를 들어, Z방향)으로 서로 다른 레벨에 위치되어, 다층 배선 구조를 형성할 수 있다. 도 1에서는, 복수의 제2 배선 라인(141)이 3층 구조를 가지는 것으로 도시되었으나, 이는 예시적인 것이며, 복수의 제2 배선 라인(141)은 2층 구조 또는 4층 이상의 구조를 가지도록 형성될 수도 있다. 복수의 제2 배선 라인(141)의 일부는 관통 전극(150)에 접촉하는 전극 패드를 구성할 수 있다. 또한, 복수의 제2 배선 라인(141)의 일부는 연결 범프(도 8의 190 참조)에 연결되는 범프 패드를 구성할 수 있다.
복수의 제2 배선 비아(143)는 서로 다른 수직 레벨에 위치된 복수의 제2 배선 라인(141) 사이에서 연장되어, 서로 다른 수직 레벨에 위치된 복수의 제2 배선 라인(141) 사이를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 각 제2 배선 비아(143)의 수평 폭은 제1 반도체 기판(111)의 제2 면(111B)에 인접할수록 점차 작아질 수 있다. 즉, 각 제2 배선 비아(143)는 제1 반도체 기판(111)의 제2 면(111B)에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다.
예를 들어, 상기 복수의 제2 배선 라인(141) 및 복수의 제2 배선 비아(143)는, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
제2 배선 절연층(149)은 제1 반도체 기판(111)의 제2 면(111B) 상에 순차적으로 적층된 복수의 층간 절연층을 포함할 수 있다. 예시적인 실시예들에서, 제2 배선 절연층(149)은 산화물 및/또는 질화물을 포함할 수 있다. 예를 들어, 제2 배선 절연층(149)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예들에서, 제2 배선 절연층(149)은 포토 리소그래피 공정이 가능한 PID 소재의 절연 물질을 포함할 수도 있다. 예를 들어, 제2 배선 절연층(149)은 PSPI를 포함할 수 있다.
관통 전극(150)은 제1 배선 구조체(130)의 제1 도전성 배선 패턴(138)과 제2 배선 구조체(140)의 제2 도전성 배선 패턴(148) 사이를 전기적으로 연결할 수 있다. 관통 전극(150)은 패시베이션층(113) 및 제1 반도체 기판(111)을 관통할 수 있다. 관통 전극(150)은 제1 반도체 기판(111)에 형성된 관통홀(도 12g의 111TH) 내에 제공되며, 제1 반도체 기판(111)의 제2 면(111B)으로부터 제1 면(111F)까지 연장될 수 있다. 관통 전극(150)과 관통홀(111TH)을 정의하는 제1 반도체 기판(111)의 측벽 사이에는 비아 절연층(115)이 개재될 수 있다. 상기 비아 절연층(115)은, 예를 들어 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
관통 전극(150)은 기둥 형태의 도전성 플러그(151)와, 도전성 플러그(151)의 외부 표면 상에 배치된 제1 도전성 배리어층(153)을 포함할 수 있다. 제1 도전성 배리어층(153)은 도전성 플러그(151)의 측벽을 포위하고, 도전성 플러그(151)의 바닥면을 덮을 수 있다. 예를 들어, 상기 도전성 플러그(151)는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 및 루테늄(Ru) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 제1 도전성 배리어층(153)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 및 코발트(Co) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 도전성 플러그(151) 및 상기 제1 도전성 배리어층(153)은, 예를 들어 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있다.
예시적인 실시예들에서, 관통 전극(150)의 수직 높이(150H)는 350nm 내지 1200nm 사이일 수 있다. 예시적인 실시예들에서, 관통 전극(150)의 수평 폭은 50nm 내지 250nm 사이일 수 있다.
예시적인 실시예들에서, 관통 전극(150)의 종횡비(arspect ratio), 즉 관통 전극(150)의 수평 폭 대비 관통 전극(150)의 수직 높이(150H)는 4 내지 7 사이일 수 있다.
예시적인 실시예들에서, 관통 전극(150)의 수평 폭은 제1 반도체 기판(111)의 제1 면(111F)에 인접할수록 점차 작아질 수 있다. 즉, 관통 전극(150)은 제1 반도체 기판(111)의 제2 면(111B)으로부터 제1 면(111F)을 향하는 방향으로 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 이 경우, 관통 전극(150)의 측벽은 수직 방향(예를 들어, Z방향)에 대해 경사진 프로파일을 가질 수 있다.
다른 예시적인 실시예들에서, 관통 전극(150)은 대체로 균일한 폭으로 연장되며, 관통 전극(150)의 상면의 폭과 관통 전극(150)의 바닥면의 폭은 대체로 동일할 수 있다. 이 경우, 관통 전극(150)의 측벽은 수직 방향(예를 들어, Z방향)과 대체로 평행한 프로파일을 가질 수 있다.
전극 랜딩 패드(160)는 제1 반도체 기판(111)의 제1 면(111F) 상에 제공될 수 있다. 전극 랜딩 패드(160)는 관통 전극(150)에 수직 방향(예를 들어, Z방향)으로 정렬되며, 관통 전극(150)에 물리적 및 전기적으로 연결될 수 있다. 전극 랜딩 패드(160)는 관통 전극(150)과 제1 배선 구조체(130)의 제1 도전성 배선 패턴(138) 사이를 전기적으로 연결할 수 있다. 전극 랜딩 패드(160)는 제1 절연층(123)에 형성된 리세스(도 12a의 123H 참조)에 매립될 수 있다. 예를 들어, 전극 랜딩 패드(160)는 제1 절연층(123)의 두께 방향으로 연장된 기둥 형태를 가질 수 있다. 전극 랜딩 패드(160)는 제1 반도체 기판(111)의 제1 면(111F)과 마주하는 상면(160TS)과, 상기 상면(160TS)에 반대된 바닥면(160BS)과, 제1 절연층(123)에 의해 포위된 측벽(160SW)을 포함할 수 있다. 예를 들어, 상기 전극 랜딩 패드(160)는 다마신(damascene) 공정을 통해 형성될 수 있다.
전극 랜딩 패드(160)는 도전성 코어층(161)과, 상기 도전성 코어층(161)의 외부 표면 상에 배치된 제2 도전성 배리어층(163)을 포함할 수 있다. 제2 도전성 배리어층(163)은 도전성 코어층(161)의 측벽을 포위하고, 도전성 코어층(161)의 상면의 적어도 일부를 덮을 수 있다. 예를 들어, 도전성 코어층(161)은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 제2 도전성 배리어층(163)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 및 코발트(Co) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
예시적인 실시예들에서, 전극 랜딩 패드(160)의 수직 높이(160H)는 제1 절연층(123)의 수직 높이와 유사한 수준일 수 있다. 예시적인 실시예들에서, 전극 랜딩 패드(160)의 수직 높이(160H)는 150nm 내지 500nm 사이일 수 있다.
예시적인 실시예들에서, 전극 랜딩 패드(160)의 수평 폭은 관통 전극(150)의 수평 폭과 같거나 보다 클 수 있다. 예를 들어, 관통 전극(150)에 접촉하는 전극 랜딩 패드(160)의 상면(160TS)의 수평 폭은 관통 전극(150)의 바닥면의 수평 폭과 같거나 보다 클 수 있다. 예시적인 실시예들에서, 전극 랜딩 패드(160)의 수평 폭은 60nm 내지 300nm 사이일 수 있다.
예시적인 실시예들에서, 전극 랜딩 패드(160)의 수평 폭은 제1 반도체 기판(111)의 제1 면(111F)에 인접할수록 점차 작아질 수 있다. 즉, 전극 랜딩 패드(160)는 그 바닥면(160BS)으로부터 그 상면(160TS)을 향하는 방향으로 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 이 경우, 전극 랜딩 패드(160)의 측벽(160SW)은 수직 방향(예를 들어, Z방향)에 대해 경사진 프로파일을 가질 수 있다. 예를 들어, 전극 랜딩 패드(160)의 측벽(160SW)과 수직 방향(예를 들어, Z방향) 사이의 사잇각은 0.1° 내지 10° 사이일 수 있다.
예시적인 실시예들에서, 관통 전극(150)의 제1 도전성 배리어층(153)은 전극 랜딩 패드(160)의 제2 도전성 배리어층(163)을 관통하여, 전극 랜딩 패드(160)의 도전성 코어층(161)에 직접 접촉할 수 있다. 다른 예시적인 실시예들에서, 관통 전극(150)의 제1 도전성 배리어층(153)은 전극 랜딩 패드(160)의 제2 도전성 배리어층(163)에 접촉되며, 전극 랜딩 패드(160)의 제2 도전성 배리어층(163)를 사이에 두고 도전성 코어층(161)으로부터 이격될 수도 있다.
제1 배선 구조체(130)는 전극 랜딩 패드(160)의 바닥면(160BS)에 접촉하는 도전성 패드(135)를 포함할 수 있다. 상기 도전성 패드(135)는 전극 랜딩 패드(160)를 통해 관통 전극(150)에 전기적으로 연결될 수 있다. 제1 배선 구조체(130)의 도전성 패드(135)는 복수의 제1 배선 라인(131) 중 제1 절연층(123)에 가장 인접한 배선 라인과 동일한 수직 레벨에 위치할 수 있다. 상기 도전성 패드(135)는 복수의 제1 배선 라인(131) 중 제1 절연층(123)에 가장 인접한 배선 라인과 동일한 배선 공정을 통해 함께 형성될 수 있다.
상기 도전성 패드(135)는 도전층(1351) 및 상기 도전층(1351)의 외면 상에 배치된 제3 도전성 배리어층(1353)을 포함할 수 있다. 제3 도전성 배리어층(1353)은 전극 랜딩 패드(160)와 마주하는 도전층(1351)의 상면과, 도전층(1351)의 측벽을 덮도록 형성될 수 있다. 예를 들어, 도전성 패드(135)의 도전층(1351)은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 제3 도전성 배리어층(1353)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 및 코발트(Co) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
예시적인 실시예들에서, 도전성 패드(135)의 수직 높이는 전극 랜딩 패드(160)의 수직 높이(160H)보다 작을 수 있다. 예를 들어, 도전성 패드(135)의 수직 높이는 전극 랜딩 패드(160)의 수직 높이(160H)의 5% 내지 50% 사이, 10% 내지 45% 사이, 또는 15% 내지 40% 사이일 수 있다.
예시적인 실시예들에서, 도전성 패드(135)의 수평 폭은 전극 랜딩 패드(160)의 수평 폭보다 클 수 있다. 예를 들어, 도전성 패드(135)의 수평 폭은 전극 랜딩 패드(160)의 바닥면(160BS)의 수평 폭의 110% 내지 200% 사이, 120% 내지 190% 사이, 또는 130% 내지 180% 사이일 수 있다.
패드 절연층(117)은 전극 랜딩 패드(160)의 상면(160TS)의 일부 및 측벽을 덮을 수 있다. 패드 절연층(117)의 일부는 제1 반도체 기판(111)의 제1 면(111F)과 전극 랜딩 패드(160)의 상면(160TS) 사이에 배치되며, 제1 반도체 기판(111)의 제1 면(111F) 및 전극 랜딩 패드(160)의 상면(160TS)에 각각 접촉할 수 있다. 전극 랜딩 패드(160)는 패드 절연층(117)의 일부를 사이에 두고 제1 반도체 기판(111)의 제1 면(111F)으로부터 이격될 수 있다. 전극 랜딩 패드(160)와 제1 반도체 기판(111) 사이에 개재된 패드 절연층(117)에 의해, 전극 랜딩 패드(160)와 제1 반도체 기판(111) 사이는 전기적으로 분리될 수 있다. 또한, 패드 절연층(117)의 다른 일부는 전극 랜딩 패드(160)의 측벽(160SW)과 제1 절연층(123) 사이에 배치될 수 있다. 패드 절연층(117)의 다른 일부는 전극 랜딩 패드(160)의 측벽(160SW)을 따라 연장되며, 도전성 패드(135)에 접촉될 수 있다. 패드 절연층(117)은 산화물 및/또는 질화물을 포함할 수 있다. 예를 들어, 패드 절연층(117)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 집적회로 소자(100)와의 차이점을 중심으로, 도 3에 나타난 집적회로 소자에 대해 설명한다.
도 3을 참조하면, 전극 랜딩 패드(160)의 상면(160TS)과 제1 반도체 기판(111)의 제1 면(111F) 사이에는, 패드 절연층(117) 및 제1 절연층(123)의 일부가 개재될 수 있다. 패드 절연층(117)은 제1 절연층(123)의 일부를 사이에 두고 제1 반도체 기판(111)의 제1 면(111F)으로부터 이격될 수 있다. 예를 들면, 전극 랜딩 패드(160)를 매립하기 위해 제1 절연층(123)에 리세스(도 12a의 123H 참조)를 형성할 때, 리세스(123H)는 제1 절연층(123)을 부분적으로 관통하도록 형성되며, 리세스(123H)가 형성된 영역에서 제1 반도체 기판(111)의 제1 면(111F)은 제1 절연층(123)에 덮여 노출되지 않을 수 있다.
일부 예시적인 실시예들에서, 패드 절연층(117)은 생략될 수 있고, 전극 랜딩 패드(160)는 리세스(123H)를 정의하는 제1 절연층(123)의 표면에 직접 접촉할 수 있다. 이 경우, 전극 랜딩 패드(160)와 제1 반도체 기판(111) 사이의 전기적 절연은 전극 랜딩 패드(160)의 상면(160TS)과 제1 반도체 기판(111)의 제1 면(111F) 사이에 있는 제1 절연층(123)의 일부에 의해 달성될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다. 도 5는 도 4의 "V"로 표시된 영역을 확대하여 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 집적회로 소자(100)와의 차이점을 중심으로, 도 4 및 도 5에 나타난 집적회로 소자에 대해 설명한다.
도 4 및 도 5를 참조하면, 전극 랜딩 패드(160)의 상면(160TS)은 오목한 표면부(169)를 포함할 수 있고, 관통 전극(150)의 바닥면은 전극 랜딩 패드(160)의 상면(160TS)의 오목한 표면부(169)에 접촉하는 볼록한 표면부(159)를 포함할 수 있다. 예를 들어, 관통 전극(150)의 바닥면의 볼록한 표면부(159)는, 도전성 플러그(151)의 바닥면을 덮도록 형성되는 제1 도전성 배리어층(153)의 바닥면에 의해 정의될 수 있다. 예를 들어, 전극 랜딩 패드(160)의 상면(160TS)의 오목한 표면부(169)는 도전성 코어층(161)의 상면에 의해 정의될 수 있다. 전극 랜딩 패드(160)의 상면(160TS)의 오목한 표면부(169)와 관통 전극(150)의 바닥면의 볼록한 표면부(159)가 서로 접촉됨에 따라, 관통 전극(150)과 전극 랜딩 패드(160) 간의 접촉 면적이 증가될 수 있다. 이에 따라, 관통 전극(150)과 전극 랜딩 패드(160) 간의 접촉 저항이 감소하여, 관통 전극(150)과 전극 랜딩 패드(160) 간의 전기적 연결의 신뢰성이 향상될 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 집적회로 소자(100)와의 차이점을 중심으로, 도 6에 나타난 집적회로 소자에 대해 설명한다.
도 6을 참조하면, 전극 랜딩 패드(160)는 반도체 기판(111)의 제1 면(111F)에 인접할수록 점차 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 이 때, 전극 랜딩 패드(160)의 상면의 폭은 관통 전극(150)의 바닥면의 폭과 대체로 유사한 수준을 가질 수 있다. 예를 들면, 전극 랜딩 패드(160)의 상면의 폭은 관통 전극(150)의 바닥면의 폭의 100% 내지 110% 사이일 수 있다.
도 6에 도시된 바와 같이, 전극 랜딩 패드(160)를 포위하는 패드 절연층(117)은 반도체 기판(111)의 제1 면(111F)에 접촉될 수 있다. 또는, 다른 예시적인 실시예들에서, 전극 랜딩 패드(160)를 포위하는 패드 절연층(117)은 반도체 기판(111)의 제1 면(111F)으로부터 이격될 수도 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 집적회로 소자(100)와의 차이점을 중심으로, 도 7에 나타난 집적회로 소자에 대해 설명한다.
도 7을 참조하면, 전극 랜딩 패드(160)는 대체로 균일한 폭으로 연장되며, 전극 랜딩 패드(160)의 상면(160TS)의 폭과 전극 랜딩 패드(160)의 바닥면(160BS)의 폭은 대체로 동일할 수 있다. 이 경우, 전극 랜딩 패드(160)의 측벽(160SW)은 수직 방향(예를 들어, Z방향)에 대체로 평행한 프로파일을 가질 수 있다.
도 7에 도시된 바와 같이, 전극 랜딩 패드(160)를 포위하는 패드 절연층(117)은 반도체 기판(111)의 제1 면(111F)에 접촉될 수 있다. 또는, 다른 예시적인 실시예들에서, 전극 랜딩 패드(160)를 포위하는 패드 절연층(117)은 반도체 기판(111)의 제1 면(111F)으로부터 이격될 수도 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 집적회로 소자(100a)의 일부를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 집적회로 소자(100)와의 차이점을 중심으로, 도 8에 나타난 집적회로 소자(100a)에 대해 설명한다.
도 8을 참조하면, 집적회로 소자(100a)는 제1 배선 구조체(130)에 부착된 커버 기판(172)을 더 포함할 수 있다. 커버 기판(172)은 제1 배선 구조체(130)의 하면을 덮을 수 있다. 커버 기판(172)과 제1 배선 구조체(130) 사이에는, 커버 기판(172)을 제1 배선 구조체(130)에 고정시키기 위한 접착 물질층(173)이 배치될 수 있다. 상기 커버 기판(172)은 예를 들어, 반도체 기판일 수 있다. 예를 들어, 커버 기판(172)은 반도체 웨이퍼로부터 형성되며, 실리콘(Si)을 포함할 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(1000)를 나타내는 단면도이다.
도 9를 도 1 및 도 2와 함께 참조하면, 반도체 패키지(1000)는 제1 재배선 구조체(200), 집적회로 소자(100), 제1 몰딩층(320), 도전성 포스트(310), 및 제2 재배선 구조체(400)를 포함할 수 있다.
제1 재배선 구조체(200)는 집적회로 소자(100)가 실장되는 패키지 기판일 수 있다. 예시적인 실시예들에서, 제1 재배선 구조체(200)는 재배선 공정을 통해 제조되는 재배선 기판일 수 있다. 예를 들어, 제1 재배선 구조체(200)는 제1 도전성 재배선 패턴(220)과, 제1 도전성 재배선 패턴(220)을 덮는 복수의 제1 재배선 절연층(210)을 포함할 수 있다. 다른 예시적인 실시예들에서, 제1 재배선 구조체(200)는 인쇄회로 기판일 수도 있다.
복수의 제1 재배선 절연층(210)은 수직 방향(예를 들어, Z방향)으로 상호 적층될 수 있다. 복수의 제1 재배선 절연층(210)은 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예를 들면, 복수의 제1 재배선 절연층(210)은 각각, PID, 또는 PSPI로부터 형성될 수 있다.
제1 도전성 재배선 패턴(220)은 복수의 제1 재배선 절연층(210) 각각의 상면 및 하면들 중에서 적어도 하나의 표면 상에 배치된 복수의 제1 재배선 라인(222)과, 복수의 제1 재배선 절연층(210) 중 적어도 하나를 관통하여 연장된 복수의 제1 재배선 비아(224)를 포함할 수 있다. 복수의 제1 재배선 비아(224)는 수직 방향(예를 들어, Z방향)으로 서로 다른 레벨에 위치된 제1 재배선 라인들(222)을 전기적으로 연결시킬 수 있다. 예를 들어, 제1 도전성 재배선 패턴(220)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. 제1 도전성 재배선 패턴(220)과 복수의 제1 재배선 절연층(210) 사이에는, 제1 재배선 씨드층(226)이 개재될 수 있다.
예시적인 실시예들에서, 제1 재배선 구조체(200)는 그 하측에 제공된 복수의 외부 연결 패드(242)를 더 포함할 수 있다. 복수의 외부 연결 패드(242) 각각 상에는 외부 연결 단자(600)가 부착될 수 있다. 복수의 외부 연결 패드(242)는 각각 외부 연결 단자(600)와 제1 도전성 재배선 패턴(220) 사이를 전기적으로 연결할 수 있다. 또한, 제1 재배선 구조체(200)는 그 상측에 제공된 복수의 연결 패드(244)를 더 포함할 수 있다. 복수의 연결 패드(244) 중 일부의 패드들은 도전성 포스트(310)에 연결될 수 있고, 복수의 연결 패드(244) 중 다른 일부의 패드들은 연결 범프(190)에 연결될 수 있다.
집적회로 소자(100)는 제1 재배선 구조체(200) 상에 실장될 수 있다. 집적회로 소자(100)는 마이크로 범프와 같은 연결 범프(190)를 통해 제1 재배선 구조체(200) 상에 플립 칩 방식으로 실장될 수 있다. 도 9에서는, 집적회로 소자(100)가 도 1 및 도 2를 참조하여 설명된 집적회로 소자에 해당하는 것으로 예시되었으나, 반도체 패키지(1000) 도 2 내지 도 7을 참조하여 설명된 집적회로 소자 또는 도 8을 참조하여 설명된 집적회로 소자(100a)를 포함할 수도 있다.
예시적인 실시예들에서, 집적회로 소자(100)는 로직 반도체 소자일 수 있다. 예를 들면 집적회로 소자(100)는 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 본 명세서에서, 로직 반도체 칩이란, 메모리 반도체 칩이 아니며 논리적인 연산을 수행하는 반도체 칩을 의미한다. 예를 들면, 로직 반도체 칩은 로직 셀을 포함할 수 있다. 상기 로직 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자(circuit elements)를 포함하여, 다양하게 구성될 수 있다. 상기 로직 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있으며, 상기 로직 셀은 카운터(counter), 버퍼(buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀(standard cells)을 구성할 수 있다.
예시적인 실시예들에서, 집적회로 소자(100)는 메모리 반도체 칩일 수 있다. 예를 들면, 집적회로 소자(100)는 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
제1 몰딩층(320)은 제1 재배선 구조체(200) 상에 배치되며, 집적회로 소자(100)의 적어도 일부 및 도전성 포스트(310)의 적어도 일부를 덮을 수 있다. 예를 들어, 제1 몰딩층(320)은 집적회로 소자(100)의 측벽을 따라 연장될 수 있다. 즉, 제1 몰딩층(320)은 제1 배선 구조체(130)의 측벽, FEOL 구조체(120)의 측벽, 제1 반도체 기판(111)의 측벽, 및 제2 배선 구조체(140)의 측벽을 따라 연장될 수 있다. 예시적인 실시예들에서, 제1 몰딩층(320)은 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 제1 몰딩층(320)은 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 예시적인 실시예들에서, 제1 몰딩층(320)의 상면의 레벨은 집적회로 소자(100)의 상면의 레벨과 동일하거나 보다 높을 수 있다.
도전성 포스트(310)는 집적회로 소자(100)의 측벽으로부터 수평 방향(예를 들어, X 방향 및/또는 Y방향)으로 이격되어 배치될 수 있다. 도전성 포스트(310)는 제1 몰딩층(320)을 관통하여 수직 방향(예를 들어, Z방향)으로 연장되는 관통 몰드 비아(through mold via)일 수 있다. 도전성 포스트(310)는, 예를 들어 구리(Cu)로 형성될 수 있다.
도전성 포스트(310)는 제1 재배선 구조체(200)의 제1 도전성 재배선 패턴(220)과 제2 재배선 구조체(400)의 제2 도전성 재배선 패턴(420)을 서로 전기적으로 연결시키기 위한 수직 연결 도전체일 수 있다. 도전성 포스트(310)의 하단부는 제1 재배선 구조체(200)의 연결 패드(244)에 연결되고, 도전성 포스트(310)의 상단부는 제2 재배선 구조체(400)의 제2 도전성 재배선 패턴(420)의 일부분에 연결될 수 있다. 도전성 포스트(310)의 상기 상단부의 수직 방향(예를 들어, Z방향)에 따른 레벨은 집적회로 소자(100)의 상면의 레벨과 동일하거나 보다 높을 수 있다.
제2 재배선 구조체(400)는 제1 몰딩층(320) 및 집적회로 소자(100) 상에 배치될 수 있다. 제2 재배선 구조체(400)는 집적회로 소자(100)의 상면 및 제1 몰딩층(320)의 상면을 덮도록 형성될 수 있다. 제2 재배선 구조체(400)의 풋 프린트는 집적회로 소자(100)의 풋 프린트 보다 클 수 있고, 제1 재배선 구조체(200)의 풋프린트와 동일할 수 있다. 제2 재배선 구조체(400)의 풋프린트 및 제1 재배선 구조체(200)의 풋프린트는 반도체 패키지(1000)의 풋프린트와 동일할 수 있다.
제2 재배선 구조체(400)는 제2 도전성 재배선 패턴(420) 및 제2 도전성 재배선 패턴(420)을 덮는 복수의 제2 재배선 절연층(410)을 포함할 수 있다.
복수의 제2 재배선 절연층(410)은 수직 방향(예를 들어, Z방향)으로 상호 적층될 수 있다. 복수의 제2 재배선 절연층(410)은 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예를 들면, 복수의 제2 재배선 절연층(410)은 각각, PID 또는 PSPI로부터 형성될 수 있다.
제2 도전성 재배선 패턴(420)은 복수의 제2 재배선 절연층(410) 각각의 상면 및 하면들 중에서 적어도 하나의 표면 상에 배치된 복수의 제2 재배선 라인(422)과, 복수의 제2 재배선 절연층(410) 중 적어도 하나를 관통하여 연장된 복수의 제2 재배선 비아(424)를 포함할 수 있다. 복수의 제2 재배선 비아(424)는 수직 방향(예를 들어, Z방향)으로 서로 다른 레벨에 위치된 제2 재배선 라인들(422)을 전기적으로 연결시킬 수 있다. 예를 들어, 제2 도전성 재배선 패턴(420)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. 제2 도전성 재배선 패턴(420)과 복수의 제2 재배선 절연층(410) 사이에는, 제2 재배선 씨드층(426)이 개재될 수 있다. 복수의 제2 재배선 라인(422) 중 적어도 일부는 복수의 제2 재배선 비아(424) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 복수의 제2 재배선 라인(422) 중 일부는 그 하측면에 접하는 제2 재배선 비아(424)과 일체를 이루도록 함께 형성될 수 있다. 복수의 제2 재배선 라인(422) 중 일부는 복수의 제2 재배선 절연층(410) 중 최하층에 위치된 절연층을 관통하여, 도전성 포스트(310)의 상단부에 연결될 수 있다.
예시적인 실시예들에서, 각 제1 재배선 비아(224)는 그 상측으로부터 그 하측을 향하는 방향으로 수평 폭이 좁아지며 연장되는 테이퍼 형태를 가질 수 있다. 즉, 각 제1 재배선 비아(224)의 수평 폭은 집적회로 소자(100)로부터 멀어질수록 점차 좁아질 수 있다.
예시적인 실시예들에서, 각 제2 재배선 비아(424)는 그 상측으로부터 그 하측을 향하는 방향으로 수평 폭이 좁아지며 연장되는 테이퍼 형태를 가질 수 있다. 즉, 각 제2 재배선 비아(424)의 수평 폭은 집적회로 소자(100)에 인접할수록 점차 좁아질 수 있다.
예시적인 실시예들에서, 수직 방향(예를 들어, Z방향)을 기준으로 측정된 제2 재배선 비아(424)의 측벽의 경사도는 수직 방향(예를 들어, Z방향)을 기준으로 측정된 제2 배선 구조체(140)의 제2 배선 비아(143)의 측벽의 경사도보다 클 수 있다. 예시적인 실시예들에서, 제2 재배선 비아(424)의 측벽과 수직 방향(예를 들어, Z방향)이 이루는 제1 사잇각은, 제2 배선 비아(143)의 측벽과 수직 방향(예를 들어, Z방향)이 이루는 제2 사잇각보다 클 수 있다. 예를 들어, 상기 제1 사잇각은 10° 내지 30° 사이일 수 있고, 상기 제2 사잇각은 0.1° 내지 10° 사이일 수 있다.
예시적인 실시예들에서, 제2 배선 구조체(140)는 전원 분배 네트워크(Power Distribution Network)를 구성할 수 있다. 집적회로 소자(100)는 제1 재배선 구조체(200)와 마주하도록 배치된 제2 배선 구조체(140)를 통해 외부로부터 제공된 전력을 제공받도록 구성될 수 있다. 예를 들어, 외부 기기로부터 제공된 전력 신호(예를 들어, 구동 전압 및 접지 전압)는 외부 연결 단자(600), 제1 재배선 구조체(200)의 제1 도전성 재배선 패턴(220), 연결 범프(190), 제2 배선 구조체(140)의 제2 도전성 배선 패턴(148), 관통 전극(150), 및 전극 랜딩 패드(160)를 경유하는 전력 전송 경로를 통해, 집적회로 소자(100)의 개별 소자들(121)에 전송될 수 있다.
예시적인 실시예들에서, 집적회로 소자(100)는 제1 배선 구조체(130)를 통하여 데이터 신호 및 제어 신호와 같은 전력을 제외한 신호를 외부 기기와 주고받도록 구성될 수 있다. 예를 들어, 외부 기기와 집적회로 소자(100) 사이에서, 데이터 신호 및 제어 신호는 외부 연결 단자(600), 제1 재배선 구조체(200)의 제1 도전성 재배선 패턴(220), 도전성 포스트(310), 제2 재배선 구조체(400)의 제2 도전성 재배선 패턴(420), 및 제1 배선 구조체(130)의 제1 도전성 배선 패턴(138)을 경유하는 신호 전송 경로를 통해 전송될 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(1000a)를 나타내는 단면도이다. 이하에서, 도 9을 참조하여 설명된 반도체 패키지(1000)와의 차이점을 중심으로, 도 10에 나타난 반도체 패키지(1000a)에 대해 설명한다.
도 10을 도 1 및 도 2와 함께 참조하면, 반도체 패키지(1000a)는 제1 재배선 구조체(200), 집적회로 소자(100), 확장층(370), 제1 몰딩층(321), 및 제2 재배선 구조체(400)를 포함할 수 있다.
확장층(370)은 제1 재배선 구조체(200) 상에 배치되며, 집적회로 소자(100)를 수용할 수 있는 실장 공간을 포함할 수 있다. 예시적인 실시예들에서, 확장층(370)은 패널 보드(panel board)일 수 있다. 확장층(370)은 예를 들면, 인쇄회로기판(printed circuit board, PCB), 세라믹 기판, 또는 패키지 제조용 웨이퍼일 수 있다. 예시적인 실시예들에서, 확장층(370)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다.
확장층(370)은 기판 베이스(375) 및 기판 베이스(375)를 관통하는 복수의 도전성 연결 구조물(371)을 포함할 수 있다. 기판 베이스(375)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 복수의 도전성 연결 구조물(371)은 수평 방향(예를 들어, X 방향 및/또는 Y방향)으로 연장되는 복수의 배선 패턴(372) 및 수직 방향(예를 들어, Z방향)으로 연장되는 복수의 도전 비아(373)로 이루어질 수 있다. 복수의 도전성 연결 구조물(371)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 복수의 도전 비아(373)는 확장층(370)에서 서로 다른 배선 레이어에 배치되는 배선 패턴들(372)을 전기적으로 연결하도록, 기판 베이스(375)의 적어도 일부분을 관통할 수 있다.
제1 몰딩층(321)은 확장층(370)의 실장 공간을 채우며, 집적회로 소자(100)의 적어도 일부를 덮을 수 있다. 예시적인 실시예들에서, 제1 몰딩층(321)은 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 제1 몰딩층(321)은 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 제2 재배선 구조체(400)의 제2 도전성 재배선 패턴(420)의 일부는 제1 몰딩층(321) 및 집적회로 소자(100)의 제2 배선 구조체(140)의 제2 배선 절연층(149)을 관통하며, 제2 배선 구조체(140)의 제2 도전성 배선 패턴(148)에 연결될 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(1000b)를 나타내는 단면도이다. 이하에서, 도 8를 참조하여 설명된 반도체 패키지(1000)와의 차이점을 중심으로, 도 11에 나타난 반도체 패키지(1000b)에 대해 설명한다.
도 11을 도 1 및 도 2와 함께 참조하면, 반도체 패키지(1000b)는 하부 패키지(1000L) 상에 상부 패키지(1000U)가 적층된 패키지-온-패키지(package-on-package) 구조를 가질 수 있다.
하부 패키지(1000L)는 제1 재배선 구조체(200), 집적회로 소자(100), 제1 몰딩층(320), 도전성 포스트(310), 및 제2 재배선 구조체(400)를 포함할 수 있다. 하부 패키지(1000L)는 도 9의 반도체 패키지(1000)와 실질적으로 동일 또는 유사할 수 있다.
상부 패키지(1000U)는 상부 집적회로 소자(510) 및 제2 몰딩층(580)을 포함할 수 있다.
상부 집적회로 소자(510)는 제2 재배선 구조체(400) 상에 실장될 수 있다. 상부 집적회로 소자(510)는 제2 반도체 기판(511) 및 제2 반도체 기판(511)의 활성면 상에 배치되는 연결 패드(513)를 포함할 수 있다. 상부 집적회로 소자(510)는 연결 패드(513)가 제2 재배선 구조체(400)를 향하도록 제2 재배선 구조체(400) 상에 배치될 수 있다. 상부 집적회로 소자(510)의 연결 패드(513)와 제2 재배선 구조체(400) 사이에는 마이크로 범프와 같은 연결 범프(550)가 배치될 수 있다. 상부 집적회로 소자(510)는 연결 범프(550)를 통해 제2 재배선 구조체(400) 상에 플립 칩 방식으로 실장될 수 있다.
제2 몰딩층(580)은 제2 재배선 구조체(400) 상에 배치되며, 상부 집적회로 소자(510)의 적어도 일부를 덮을 수 있다. 예를 들어, 제2 몰딩층(580)은 상부 집적회로 소자(510)의 측벽 및 상면을 덮을 수 있다. 예시적인 실시예들에서, 제2 몰딩층(580)은 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 제2 몰딩층(580)은 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
일부 예시적인 실시예들에서, 상부 집적회로 소자(510)는 로직 반도체 칩일 수 있다. 예를 들면 상부 집적회로 소자(510)는 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩일 수 있다. 일부 예시적인 실시예들에서, 상부 집적회로 소자(510)는 메모리 반도체 칩일 수 있다. 예를 들면, 상부 집적회로 소자(510)는 DRAM 칩, SRAM 칩, 플래시 메모리 칩, EEPROM 칩, 피램PRAM 칩, MRAM 칩, 또는 RRAM 칩일 수 있다.
집적회로 소자(100)와 상부 집적회로 소자(510)는 제1 반도체 기판(111)의 활성면과 제2 반도체 기판(511)의 활성면이 서로 마주보도록 배치될 수 있다. 집적회로 소자(100)와 상부 집적회로 소자(510)는 제2 재배선 구조체(400)를 통하여 데이터 신호 및 제어 신호와 같은 신호를 서로 주고받도록 구성될 수 있다. 이 경우, 집적회로 소자(100)와 상부 집적회로 소자(510) 사이의 신호 전송 경로의 길이가 줄어들어, 집적회로 소자(100)와 상부 집적회로 소자(510)는 빠른 속도로 신호를 서로 주고받을 수 있다.
도 12a 내지 도 12l는 본 개시의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 12a 내지 도 12l을 참조하여, 도 1 및 도 2에 예시된 집적회로 소자(100)의 제조 방법을 설명한다.
도 12a를 참조하면, 제1 반도체 기판(111)을 준비하고, 제1 반도체 기판(111) 상에 FEOL 구조체(120)를 형성한다. FEOL 구조체(120)를 형성한 이후, FEOL 구조체(120)의 제1 절연층(123) 상에 마스크 패턴(MP)을 형성한다. 상기 마스크 패턴(MP)에는 제1 절연층(123)의 상면의 일부를 노출시키는 마스크 오프닝(MO)이 형성되어 있다. 상기 마스크 패턴(MP)은, 예를 들어 포토레지스트로 형성될 수 있다.
마스크 패턴(MP)을 형성한 이후, 상기 마스크 패턴(MP)을 식각 마스크로 이용하여 제1 절연층(123)을 식각하여, 제1 절연층(123) 내에 리세스(123H)를 형성한다. 상기 리세스(123H)는 제1 절연층(123)을 관통할 수 있고, 리세스(123H)를 통해 제1 반도체 기판(111)의 제1 면(111F)이 노출될 수 있다. 다만, 상기 리세스(123H)가 식각 공정을 통해 형성된 것으로 설명하였으나, 이에 한정되는 것은 아니며 상기 리세스(123H)는 레이저 드릴링(laser drilling) 공정을 통해 형성될 수도 있다.
예시적인 실시예들에서, 제1 절연층(123)에 형성된 리세스(123H)는 제1 반도체 기판(111)의 제1 면(111F)에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 제1 절연층(123)의 상기 리세스(123H)를 정의하는 제1 절연층(123)의 측벽(1231)은 수직 방향(예를 들어, Z방향)에 대해 경사를 가지도록 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제1 절연층(123)의 리세스(123H)를 형성한 이후, 마스크 패턴(MP)을 제거하고, 예비 패드 절연층(117m)을 형성한다. 예비 패드 절연층(117m)은 제1 절연층(123)의 상면, 제1 절연층(123)의 리세스(123H)를 정의하는 제1 절연층(123)의 측벽(1231), 및 제1 절연층(123)의 리세스(123H)를 통해 노출된 제1 반도체 기판(111)의 제1 면(111F)의 일부를 컨포멀하게 덮도록 형성될 수 있다.
예비 패드 절연층(117m)을 형성한 이후, 예비 패드 절연층(117m) 상에 제2 예비 도전성 배리어층(163m)을 형성한다. 제2 예비 도전성 배리어층(163m)을 형성한 이후, 제2 예비 도전성 배리어층(163m) 상에 예비 도전성 코어층(161m)을 형성할 수 있다. 예비 도전성 코어층(161m)은 예를 들어, 전기 도금 공정을 통해 형성될 수 있다. 예를 들어, 예비 도전성 코어층(161m)을 형성하기 위해, 스퍼터링 공정과 같은 PVD 공정을 수행하여 제2 예비 도전성 배리어층(163m)을 덮는 씨드 금속층을 형성하는 단계, 상기 씨드 금속층을 씨드로 이용한 전기 도금 공정을 수행하여 도금층을 형성하는 단계를 수행할 수 있다. 상기 예비 도전성 코어층(161m)은 제2 예비 도전성 배리어층(163m) 상에 형성되며, 제1 절연층(123)의 리세스(123H)를 채우도록 형성될 수 있다.
도 12b 및 도 12c를 참조하면, 제1 반도체 기판(111)의 제1 면(111F) 위에 있는 구조물의 일부를 제거하기 위한 평탄화 공정을 수행한다. 상기 평탄화 공정을 통해 예비 패드 절연층(117m)의 일부, 제2 예비 도전성 배리어층(163m)의 일부, 및 예비 도전성 코어층(161m)의 일부가 제거될 수 있다. 평탄화 공정은 제1 절연층(123)의 리세스(123H)에 매립된 제2 예비 도전성 배리어층(163m)의 일부를 제외한 제2 예비 도전성 배리어층(163m)의 다른 일부, 및 제1 절연층(123)의 리세스(123H)에 매립된 예비 도전성 코어층(161m)의 일부를 제외한 예비 도전성 코어층(161m)의 다른 일부가 제거될 때까지 수행될 수 있다. 평탄화 공정 결과, 제1 절연층(123)의 리세스(123H)를 채우는 제2 예비 도전성 배리어층(163m)의 일부 및 예비 도전성 코어층(161m)의 일부는 전극 랜딩 패드(160)를 형성할 수 있다.
예를 들어, 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다. 상기 평탄화 공정을 통해 얻어진 제1 절연층(123)의 상면 및 전극 랜딩 패드(160)의 표면은 실질적으로 동일 평면 상에 있을 수 있다.
도 12d를 참조하면, 전극 랜딩 패드(160)를 형성한 이후, FEOL 구조체(120) 상에, 제1 배선 구조체(130)를 형성한다. 제1 배선 구조체(130)는 FEOL 구조체(120)의 제1 절연층(123) 상에 차례로 적층된 복수의 층간 절연층을 포함하는 제1 배선 절연층(139)과, 제1 배선 라인(131) 및 제1 배선 비아(133)를 포함할 수 있다. 상기 제1 배선 구조체(130)를 형성하기 위하여, 금속 배선용 홀을 포함하는 층간 절연층을 형성하는 단계 및 상기 층간 절연층의 상기 금속 배선용 홀을 채우는 금속막을 형성하는 단계를 여러 번 반복할 수 있다. 상기 제1 배선 구조체(130)는, 예를 들어 다마신 공정을 이용하여 형성할 수 있다.
도 12d 및 도 12e를 참조하면, 도 12d의 결과물을 뒤집어 지지 기판(171) 상에 부착한다. 도 12d의 결과물은 제1 배선 구조체(130)와 지지 기판(171) 사이에 개재된 접착 물질층(173)에 의해 지지 기판(171)에 부착될 수 있다. 상기 접착 물질층(173)은 접착 필름 또는 이형 필름을 포함할 수 있다. 제1 반도체 기판(111)의 제1 면(111F)은 지지 기판(171)을 향하고, 제1 반도체 기판(111)의 제2 면(111B')은 노출될 수 있다.
도 12d의 결과물을 지지 기판(171) 상에 부착한 이후, 제1 반도체 기판(111)의 두께가 감소되도록, 제1 반도체 기판(111)의 일부를 제거할 수 있다. 예를 들어, 제1 반도체 기판(111)을 박형화하기 위하여, CMP 공정과 같은 평탄화 공정을 수행할 수 있다. 제1 반도체 기판(111)에 대한 박형화(thinning) 공정을 통해, 제1 반도체 기판(111)의 제2 면(111B)과 제1 면(111F) 사이의 거리, 즉 제1 반도체 기판(111)의 두께가 작아질 수 있다. 예를 들어, 박형화된 제1 반도체 기판(111)의 두께는 300 nm 내지 800nm 사이가 될 수 있다.
도 12f를 참조하면, 제1 반도체 기판(111)의 제2 면(111B) 상에 마스크 오프닝(113MO)을 포함하는 마스크 패턴(113m)을 형성한다. 상기 마스크 패턴(113m)의 마스크 오프닝(113MO)을 통해 제1 반도체 기판(111)의 제2 면(111B)의 일부가 노출될 수 있다. 상기 마스크 패턴(113m)은 예를 들어, SOC(spin on carbon hard mask) 물질과 같은 탄소 함유 물질을 포함하는 하드 디스크막 상에 포토레지스트 물질을 포함하는 포토레지스트막이 적층된 구조를 가질 수 있다.
도 12g를 참조하면, 상기 마스크 패턴(113m)을 식각 마스크로 이용하여 제1 반도체 기판(111)을 식각하여, 제1 반도체 기판(111)을 관통하는 관통홀(111TH)을 형성한다. 상기 관통홀(111TH)은 제1 반도체 기판(111)의 제2 면(111B)으로부터 제1 면(111F)까지 연장될 수 있다. 관통홀(111TH)을 통해, 패드 절연층(117)이 노출될 수 있다. 예를 들어, 제1 반도체 기판(111)에 대한 식각 공정은, 이방성 식각 공정을 포함할 수 있다. 예를 들어, 제1 반도체 기판(111)에 대한 식각 공정은 불소 함유 가스를 이용한 건식 식각 공정을 포함할 수 있다.
예시적인 실시예들에서, 제1 반도체 기판(111)의 관통홀(111TH)은 제1 반도체 기판(111)의 제1 면(111F)에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 제1 반도체 기판(111)의 관통홀(111TH)을 정의하는 제1 반도체 기판(111)의 측벽은 수직 방향(예를 들어, Z방향)에 대해 경사를 가지도록 형성될 수 있다.
도 12h를 참조하면, 제1 반도체 기판(111)에 관통홀(111TH)을 형성한 이후, 예비 비아 절연층(115m)을 형성한다. 예비 비아 절연층(115m)은 마스크 패턴(113m)의 상면, 마스크 오프닝(113MO)을 정의하는 마스크 패턴(113m)의 측벽, 관통홀(111TH)을 정의하는 제1 반도체 기판(111)의 측벽, 및 관통홀(111TH)을 통해 노출된 예비 패드 절연층(117m)의 표면을 컨포멀하게 덮도록 형성될 수 있다.
도 12h 및 도 12i를 참조하면, 마스크 패턴(113m) 상에 있는 예비 비아 절연층(115m)의 일부, 전극 랜딩 패드(160)의 상면을 덮는 예비 비아 절연층(115m)의 일부, 및 전극 랜딩 패드(160)의 상면을 덮는 예비 패드 절연층(117m)의 일부를 제거한다. 예를 들어, 예비 비아 절연층(115m)의 일부 및 예비 패드 절연층(117m)의 일부를 제거하기 위해, 이방성 식각 공정, 예를 들어 건식 식각 공정을 수행할 수 있다. 식각 공정 후에 잔류하는 예비 비아 절연층(115m) 부분은 비아 절연층(115)을 형성할 수 있다. 비아 절연층(115)은 제1 반도체 기판(111)의 측벽을 덮고 마스크 패턴(113m)의 측벽을 덮을 수 있다. 또한, 식각 공정 후에 잔류하는 예비 패드 절연층(117m) 부분은 패드 절연층(117)을 형성할 수 있다. 패드 절연층(117)은 전극 랜딩 패드(160)의 측벽을 덮는 부분과, 전극 랜딩 패드(160)의 상면과 제1 반도체 기판(111)의 제1 면(111F) 사이에 개재된 부분을 포함할 수 있다.
예비 비아 절연층(115m)의 일부 및 예비 패드 절연층(117m)의 일부를 식각 공정을 통해 제거됨에 따라, 전극 랜딩 패드(160)의 상면이 제1 반도체 기판(111)의 관통홀(111TH)을 통해 노출될 수 있다. 일부 예시적인 실시예들에서, 상기 식각 공정을 통해 제2 도전성 배리어층(163)의 일부가 제거되어 도전성 코어층(161)이 노출될 수 있다. 일부 예시적인 실시예들에서, 상기 식각 공정을 통해 도전성 코어층(161)의 일부가 제거되어, 도전성 코어층(161)의 표면은 도 4 및 도 5에 나타난 바와 같이 오목한 표면부(169)를 가질 수 있다.
도 12i 및 도 12j를 참조하면, 제1 예비 도전성 배리어층(153m)을 형성한다. 제1 예비 도전성 배리어층(153m)은 마스크 패턴(113m)의 상면, 비아 절연층(115), 및 제1 반도체 기판(111)의 관통홀(111TH)을 통해 노출된 전극 랜딩 패드(160)의 상면을 컨포멀하게 덮을 수 있다.
제1 예비 도전성 배리어층(153m)을 형성한 이후, 제1 예비 도전성 배리어층(153m) 상에 도전성 물질층(151m)을 형성할 수 있다. 도전성 물질층(151m)은 예를 들어, 전기 도금 공정을 통해 형성될 수 있다. 예를 들어, 도전성 물질층(151m)을 형성하기 위해, 스퍼터링 공정과 같은 PVD 공정을 수행하여 제1 예비 도전성 배리어층(153m)을 덮는 씨드 금속층을 형성하는 단계, 및 상기 씨드 금속층을 씨드로 이용한 전기 도금 공정을 수행하여 도금층을 형성하는 단계를 차례로 수행할 수 있다. 상기 도전성 물질층(151m)은 제1 예비 도전성 배리어층(153m) 상에 형성되며, 제1 반도체 기판(111)의 관통홀(111TH)를 채우도록 형성될 수 있다.
도 12j 및 도 12k를 참조하면, 제1 반도체 기판(111)의 제2 면(111B) 위에 있는 구조물의 일부를 제거하기 위해, CMP 공정과 같은 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정을 통해, 제1 예비 도전성 배리어층(153m)의 일부 및 도전성 물질층(151m)의 일부가 제거될 수 있다. 평탄화 공정은 제1 반도체 기판(111)의 관통홀(111TH)에 매립된 제1 예비 도전성 배리어층(153m)의 일부를 제외한 제1 예비 도전성 배리어층(153m)의 다른 일부, 및 제1 반도체 기판(111)의 관통홀(111TH)에 매립된 도전성 물질층(151m)의 일부를 제외한 도전성 물질층(151m)의 다른 일부가 제거될 때까지 수행될 수 있다. 평탄화 공정 결과, 제1 반도체 기판(111)의 관통홀(111TH)을 채우는 제1 예비 도전성 배리어층(153m)의 일부 및 도전성 물질층(151m)의 일부는 관통 전극(150)을 형성할 수 있다.
또한, 상기 평탄화 공정을 통해 마스크 패턴(113m)의 일부가 제거될 수 있다. 평탄화 공정 후에 남아 있는 마스크 패턴(113m) 부분은 패시베이션층(113)을 형성할 수 있다. 상기 평탄화 공정을 통해 평탄화된 패시베이션층(113)의 표면 및 관통 전극(150)의 표면은 실질적으로 동일 평면 상에 있을 수 있다.
도 12l을 참조하면, 패시베이션층(113) 상에, 제2 배선 구조체(140)를 형성한다. 제2 배선 구조체(140)는 패시베이션층(113) 상에 차례로 적층된 복수의 층간 절연층을 포함하는 제2 배선 절연층(149)과, 제2 배선 라인(141) 및 제2 배선 비아(143)를 포함할 수 있다. 상기 제2 배선 구조체(140)를 형성하기 위하여, 금속 배선용 홀을 포함하는 층간 절연층을 형성하는 단계 및 상기 층간 절연층의 상기 금속 배선용 홀을 채우는 금속막을 형성하는 단계를 여러 번 반복할 수 있다. 상기 제2 배선 구조체(140)는, 예를 들어 다마신 공정을 이용하여 형성할 수 있다.
제2 배선 구조체(140)를 형성한 이후, 제1 반도체 기판(111)의 스크라이브 레인을 따라 도 12l의 결과물을 절단하는 쏘잉 공정을 수행할 수 있다. 상기 쏘잉 공정을 통해, 도 12l의 결과물은 복수의 집적회로 소자로 분리될 수 있다. 지지 기판(171)을 제1 배선 구조체(130)로부터 분리하여, 도 1 및 도 2를 참조하여 설명된 집적회로 소자(100)가 형성될 수 있다.
다른 예시적인 실시예들에서, 지지 기판(171)은 도 8에 도시된 바와 같이 제거되지 않고 잔류하여 제1 배선 구조체(130)를 덮는 커버 기판(172)을 형성할 수 있다. 지지 기판(171)이 제1 배선 구조체(130)를 덮도록 잔류되는 경우에, 지지 기판(171)의 두께를 조절하기 위한 연마 공정을 더 수행할 수도 있다.
일반적으로, 관통 전극(150)의 종횡비가 클수록, 관통 전극(150)을 구성하는 도금층이 제1 반도체 기판(111)의 관통홀(111TH) 내에 충분히 충전되지 못하거나 도금층 내에 보이드가 형성되며, 이로 인해 관통 전극(150)의 신뢰성이 저하될 염려가 있다. 또한, 관통 전극(150)이 랜딩되는 패드 구조물의 두께가 얇은 경우, 상기 패드 구조물을 오픈하기 위한 식각 공정에서 상기 패드 구조물의 랜딩 영역까지 제거될 염려가 있다.
본 발명의 예시적인 실시예들에 의하면, 관통 전극(150)은 제1 배선 구조체(130)의 도전성 패드(135)로부터 제1 반도체 기판(111)의 제1 면(111F)까지 연장되어 있는 전극 랜딩 패드(160)에 랜딩되도록 형성될 수 있다. 전극 랜딩 패드(160)의 높이만큼 관통 전극(150)의 높이가 줄어들 수 있으므로, 관통 전극(150)의 종횡비가 감소하게 된다. 관통 전극(150)의 형성을 위한 공정 난이도가 줄어들기 때문에, 관통 전극(150)의 형성을 위한 도금 공정에서의 미충전 이슈가 줄어들 수 있다. 또한, 전극 랜딩 패드(160)는 제1 절연층(123)의 두께와 유사한 수준으로 두껍게 형성되기 때문에, 전극 랜딩 패드(160)의 오픈을 위한 식각 공정 시 전극 랜딩 패드(160)의 랜딩 영역이 제거될 우려가 없다. 이에 따라, 관통 전극(150)과 전극 랜딩 패드(160) 간의 전기적 연결 신뢰성이 향상되며, 궁극적으로 집적회로 소자(100)의 신뢰성이 향상될 수 있다.
도 13a 내지 도 13e는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 13a 내지 도 13e를 참조하여, 도 11에 예시된 반도체 패키지(1000b)의 제조 방법을 설명한다.
도 13a를 참조하면, 캐리어 기판(CA) 상에 제1 재배선 구조체(200)를 형성한다. 제1 재배선 구조체(200)는, 캐리어 기판(CA) 상에 차례로 적층된 복수의 제1 재배선 절연층(210)과, 복수의 제1 재배선 절연층(210)에 의해 절연된 제1 도전성 재배선 패턴(220), 외부 연결 패드(242) 및 연결 패드(244)를 포함할 수 있다.
상기 제1 재배선 구조체(200)를 형성하기 위해, 먼저 캐리어 기판(CA) 상에 외부 연결 패드(242)를 형성할 수 있다. 상기 외부 연결 패드(242)를 형성하기 위해, 캐리어 기판(CA) 상에 도전성 물질막을 형성하고, 상기 도전성 물질막에 대한 패터닝을 수행할 수 있다. 외부 연결 패드(242)를 형성한 이후, 외부 연결 패드(242)를 덮되 비아홀을 가지는 절연막을 형성하는 제1 단계, 상기 절연막의 상기 비아홀을 채우는 제1 재배선 비아(224) 및 상기 절연막의 상면을 따라 연장된 제1 재배선 라인(222)을 형성하는 제2 단계를 수행하고, 이후 제1 및 제2 단계를 여러 번 반복하여 제1 도전성 재배선 패턴(220)을 형성할 수 있다. 제1 도전성 재배선 패턴(220)을 형성한 이후, 제1 도전성 재배선 패턴(220) 상에, 제1 도전성 재배선 패턴(220)에 연결된 연결 패드(244)를 형성할 수 있다.
도 13b를 참조하면, 제1 재배선 구조체(200) 상에 집적회로 소자(100)를 부착한다. 집적회로 소자(100)는 제2 배선 구조체(140)가 제1 재배선 구조체(200)를 향하도록 제1 재배선 구조체(200) 상에 부착될 수 있다. 집적회로 소자(100)는 연결 범프(190)를 통해 제1 재배선 구조체(200) 상에 실장될 수 있다.
도 13c를 참조하면, 제1 재배선 구조체(200) 상에 도전성 포스트(310) 및 제1 몰딩층(320)을 형성한다. 예시적인 실시예들에서, 제1 몰딩층(320)은 몰디드 언더필 공정을 통해 집적회로 소자(100)와 제1 재배선 구조체(200) 사이의 틈을 채우도록 형성될 수 있다. 다른 예시적인 실시예들에서, 모세관 언더필(capillary under-fill) 방법을 통해 집적회로 소자(100)와 제1 재배선 구조체(200) 사이의 틈을 채우는 언더필층을 먼저 형성한 후에, 제1 몰딩층(320)을 형성할 수도 있다.
예시적인 실시예들에서, 제1 몰딩층(320)은 집적회로 소자(100)의 상면을 노출시키도록 형성될 수 있다. 예를 들어, 제1 몰딩층(320)을 형성하기 위하여, 제1 재배선 구조체(200) 상에 집적회로 소자(100) 및 도전성 포스트(310)를 덮는 몰딩 물질을 형성한 후에, 상기 도전성 포스트(310)의 상면 및 집적회로 소자(100)의 상면이 노출될 때까지 상기 몰딩 물질에 대한 평탄화 공정을 수행할 수 있다. 이 경우, 제1 몰딩층(320)의 상면, 도전성 포스트(310)의 상면, 및 집적회로 소자(100)의 상면은 동일 평면 상에 있을 수 있다.
도 13d를 참조하면, 제1 몰딩층(320)을 형성한 이후, 제1 몰딩층(320) 및 집적회로 소자(100) 상에 제2 재배선 구조체(400)를 형성한다. 제2 재배선 구조체(400)는, 제1 몰딩층(320)의 상면 및 집적회로 소자(100)의 상면 상에 차례로 적층된 복수의 제2 재배선 절연층(410)과, 복수의 제2 재배선 절연층(410)에 의해 절연된 제2 도전성 재배선 패턴(420)을 포함할 수 있다. 제2 재배선 구조체(400)의 형성 과정은 제1 재배선 구조체(200)의 형성 과정과 유사할 수 있다.
도 13e를 참조하면, 제2 재배선 구조체(400)를 형성한 후에, 제2 재배선 구조체(400) 상에 상부 집적회로 소자(510)를 실장할 수 있다. 상부 집적회로 소자(510)는 연결 범프(550)를 통해 제2 재배선 구조체(400) 상에 실장될 수 있다. 상부 집적회로 소자(510)를 실장한 후에, 제2 재배선 구조체(400) 상에 상부 집적회로 소자(510)를 덮는 제2 몰딩층(580)을 형성할 수 있다. 제2 몰딩층(580)을 형성한 후, 캐리어 기판(CA)을 제거하고, 외부 연결 패드(242) 상에 외부 연결 단자(600)를 부착하여, 도 11의 반도체 패키지(1000b)를 제조할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 소자 111: 제1 반도체 기판
115: 비아 절연층 117: 패드 절연층
120: FEOL 구조 130: 제1 배선 구조체
140: 제2 배선 구조체 150: 관통 전극
160: 전극 랜딩 패드 1000: 반도체 패키지

Claims (20)

  1. 제1 면 및 상기 제1 면에 반대된 제2 면을 가지는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상의 제1 절연층;
    상기 반도체 기판의 상기 제1 면 상에 있고, 상기 제1 절연층에 포위된 측벽, 상기 반도체 기판의 상기 제1 면으로부터 이격된 상면, 및 상기 상면에 반대된 바닥면을 가지는 전극 랜딩 패드; 및
    상기 반도체 기판을 관통하고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 관통 전극;
    을 포함하고,
    상기 전극 랜딩 패드의 상기 상면의 수평 폭은 상기 전극 랜딩 패드의 상기 바닥면의 수평 폭보다 작고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 상기 관통 전극의 바닥면의 수평 폭 보다 큰 집적회로 소자.
  2. 제 1 항에 있어서,
    상기 전극 랜딩 패드와 상기 반도체 기판의 상기 제1 면 사이에 마련된 패드 절연층을 더 포함하는 집적회로 소자.
  3. 제 2 항에 있어서,
    상기 패드 절연층은 상기 반도체 기판의 상기 제1 면에 접촉된 집적회로 소자.
  4. 제 2 항에 있어서,
    상기 패드 절연층은 상기 반도체 기판의 상기 제1 면으로부터 이격된 집적회로 소자.
  5. 제 2 항에 있어서,
    상기 패드 절연층은 상기 전극 랜딩 패드의 상기 측벽과 상기 제1 절연층 사이에 마련된 부분을 더 포함하는 집적회로 소자.
  6. 제 1 항에 있어서,
    상기 전극 랜딩 패드는 도전성 코어층 및 도전성 배리어층을 포함하고,
    상기 도전성 배리어층은, 상기 반도체 기판의 제1 면과 마주하는 상기 도전성 코어층의 상면의 적어도 일부 및 상기 도전성 코어층의 측벽을 덮는 집적회로 소자.
  7. 제 6 항에 있어서,
    상기 관통 전극은 상기 전극 랜딩 패드의 상기 도전성 배리어층을 관통하여 상기 전극 랜딩 패드의 상기 도전성 코어층에 접촉된 집적회로 소자.
  8. 제 1 항에 있어서,
    상기 전극 랜딩 패드의 상기 바닥면에 연결된 도전성 패드를 더 포함하고,
    상기 도전성 패드의 수평 폭은 상기 전극 랜딩 패드의 상기 바닥면의 수평 폭보다 크고,
    상기 도전성 패드의 수직 높이는 상기 전극 랜딩 패드의 수직 높이보다 작은 집적회로 소자.
  9. 제 8 항에 있어서,
    상기 도전성 패드는, 도전층 및 도전성 배리어층을 포함하고,
    상기 도전성 배리어층은 상기 도전층과 상기 전극 랜딩 패드의 상기 바닥면 사이에 제공된 집적회로 소자.
  10. 제 1 항에 있어서,
    상기 관통 전극은 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태이고,
    상기 전극 랜딩 패드는 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태인 집적회로 소자.
  11. 제 1 항에 있어서,
    상기 전극 랜딩 패드의 상면은 오목한 표면부를 포함하고,
    상기 관통 전극의 바닥면은 상기 전극 랜딩 패드의 상기 상면의 상기 오목한 표면부에 접하는 볼록한 표면부를 포함하는 집적회로 소자.
  12. 제 1 항에 있어서,
    상기 관통 전극은,
    도전성 플러그; 및
    상기 도전성 플러그의 측벽 및 바닥면을 덮는 제1 도전성 배리어층을 포함하고,
    상기 전극 랜딩 패드는,
    도전성 코어층; 및
    상기 도전성 코어층의 측벽을 덮는 제2 도전성 배리어층;
    을 포함하고,
    상기 관통 전극의 상기 제1 도전성 배리어층은 상기 전극 랜딩 패드의 상기 도전성 코어층에 접촉하는 집적회로 소자.
  13. 제 1 항에 있어서,
    상기 제1 절연층 상에 제공되고, 상기 전극 랜딩 패드를 통해 상기 관통 전극에 전기적으로 연결된 복수의 제1 배선 라인 및 상기 복수의 제1 배선 라인 사이에서 연장된 제1 배선 비아를 포함하는 제1 배선 구조체;
    상기 반도체 기판의 상기 제2 면을 덮고, 상기 관통 전극의 측벽 일부를 포위하는 패시베이션층; 및
    상기 패시베이션층 상에 배치되고, 상기 관통 전극에 전기적으로 연결된 복수의 제2 배선 라인 및 상기 복수의 제2 배선 라인 사이에서 연장된 제2 배선 비아를 포함하는 제2 배선 구조체;
    를 더 포함하는 집적회로 소자.
  14. 제 13 항에 있어서,
    상기 제1 배선 구조체 상에 부착된 커버 기판; 및
    상기 제2 배선 구조체 상에 부착되고, 상기 복수의 제2 배선 라인에 전기적으로 연결된 연결 범프;
    를 더 포함하는 집적회로 소자.
  15. 제1 면 및 상기 제1 면에 반대된 제2 면을 가지는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상의 제1 절연층;
    상기 반도체 기판의 상기 제2 면 상의 패시베이션층;
    상기 반도체 기판의 제1 면 상에 있고, 상기 제1 절연층에 포위된 측벽, 상기 반도체 기판의 상기 제1 면에 마주하는 상면, 및 상기 상면에 반대된 바닥면을 가지는 전극 랜딩 패드;
    상기 반도체 기판 및 상기 패시베이션층을 관통하고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 관통 전극;
    상기 전극 랜딩 패드와 상기 반도체 기판의 상기 제1 면 사이에 마련된 패드 절연층;
    상기 제1 절연층 상에 배치되고, 상기 전극 랜딩 패드를 통해 상기 관통 전극에 전기적으로 연결된 복수의 제1 배선 라인 및 상기 복수의 제1 배선 라인 사이에서 연장된 제1 배선 비아를 포함하는 제1 배선 구조체; 및
    상기 패시베이션층 상에 배치되고, 상기 관통 전극에 전기적으로 연결된 복수의 제2 배선 라인 및 상기 복수의 제2 배선 라인 사이에서 연장된 제2 배선 비아를 포함하는 제2 배선 구조체;
    를 포함하고,
    상기 관통 전극은 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태이고,
    상기 전극 랜딩 패드는 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태인 집적회로 소자.
  16. 제 15 항에 있어서,
    상기 전극 랜딩 패드의 상기 바닥면에 연결된 도전성 패드를 더 포함하고,
    상기 도전성 패드의 수평 폭은 상기 전극 랜딩 패드의 상기 바닥면의 수평 폭 보다 크고,
    상기 도전성 패드의 수직 높이는 상기 전극 랜딩 패드의 수직 높이보다 작은 집적회로 소자.
  17. 제 16 항에 있어서,
    상기 관통 전극은,
    도전성 플러그; 및
    상기 도전성 플러그의 측벽 및 바닥면을 덮는 제1 도전성 배리어층을 포함하고,
    상기 전극 랜딩 패드는,
    도전성 코어층; 및
    상기 도전성 코어층의 측벽과 상기 제1 절연층 사이 및 상기 반도체 기판의 제1 면과 마주하는 상기 도전성 코어층의 상면과 상기 관통 전극 사이에 배치된 제2 도전성 배리어층;
    을 포함하고,
    상기 도전성 패드는,
    도전층; 및
    상기 도전층과 상기 전극 랜딩 패드의 상기 바닥면 사이에 배치된 도전성 배리어층;
    을 포함하는 집적회로 소자.
  18. 제1 재배선 구조체; 및
    상기 제1 재배선 구조체 상에 실장된 제1 집적회로 소자;
    를 포함하고,
    상기 제1 집적회로 소자는,
    제1 면 및 상기 제1 면에 반대되고 상기 제1 재배선 구조체에 마주하는 제2 면을 가지는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상의 제1 절연층;
    상기 반도체 기판의 제1 면 상에 있고, 상기 제1 절연층에 포위된 측벽, 상기 반도체 기판의 상기 제1 면으로부터 이격된 상면, 및 상기 상면에 반대된 바닥면을 가지는 전극 랜딩 패드; 및
    상기 반도체 기판을 관통하고, 상기 전극 랜딩 패드의 상기 상면에 접촉된 관통 전극;
    을 포함하고,
    상기 관통 전극은 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태이고,
    상기 전극 랜딩 패드는 상기 반도체 기판의 상기 제1 면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태인 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제1 집적회로 소자는,
    상기 제1 절연층 상에 배치되고, 상기 전극 랜딩 패드를 통해 상기 관통 전극에 전기적으로 연결된 복수의 제1 배선 라인 및 상기 복수의 제1 배선 라인 사이에서 연장된 제1 배선 비아를 포함하는 제1 배선 구조체; 및
    상기 반도체 기판의 상기 제2 면 상에 배치되고, 상기 관통 전극에 전기적으로 연결된 복수의 제2 배선 라인 및 상기 복수의 제2 배선 라인 사이에서 연장된 제2 배선 비아를 포함하는 제2 배선 구조체;
    를 더 포함하고,
    상기 제1 집적회로 소자의 상기 제2 배선 구조체와 상기 제1 재배선 구조체 사이에 배치된 연결 범프를 더 포함하는 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 제1 집적회로 소자는,
    상기 제1 재배선 구조체의 제1 재배선 패턴, 상기 제1 집적회로 소자의 상기 제2 배선 구조체, 상기 관통 전극, 및 상기 전극 랜딩 패드를 경유하는 전력 신호 전송 경로를 통해 전력을 제공받도록 구성된 반도체 패키지.
KR1020210062814A 2021-05-14 2021-05-14 집적회로 소자 및 이를 포함하는 반도체 패키지 KR20220155053A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210062814A KR20220155053A (ko) 2021-05-14 2021-05-14 집적회로 소자 및 이를 포함하는 반도체 패키지
US17/560,495 US20220367320A1 (en) 2021-05-14 2021-12-23 Integrated circuit device and semiconductor package including the same
CN202210423659.2A CN115346949A (zh) 2021-05-14 2022-04-21 集成电路器件以及包括该集成电路器件的半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210062814A KR20220155053A (ko) 2021-05-14 2021-05-14 집적회로 소자 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220155053A true KR20220155053A (ko) 2022-11-22

Family

ID=83948433

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210062814A KR20220155053A (ko) 2021-05-14 2021-05-14 집적회로 소자 및 이를 포함하는 반도체 패키지

Country Status (3)

Country Link
US (1) US20220367320A1 (ko)
KR (1) KR20220155053A (ko)
CN (1) CN115346949A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230007006A (ko) * 2021-07-05 2023-01-12 삼성전자주식회사 비아 구조체를 포함하는 반도체 장치 및 이의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102094473B1 (ko) * 2013-10-15 2020-03-27 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
KR102454892B1 (ko) * 2015-12-09 2022-10-14 삼성전자주식회사 반도체 칩, 이를 포함하는 반도체 패키지, 및 반도체 칩의 제조 방법
KR102615701B1 (ko) * 2018-06-14 2023-12-21 삼성전자주식회사 관통 비아를 포함하는 반도체 장치, 반도체 패키지 및 이의 제조 방법
KR102521658B1 (ko) * 2018-09-03 2023-04-13 삼성전자주식회사 반도체 칩 및 이의 제조 방법
KR20210028801A (ko) * 2019-09-04 2021-03-15 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
US20220367320A1 (en) 2022-11-17
CN115346949A (zh) 2022-11-15

Similar Documents

Publication Publication Date Title
KR102099744B1 (ko) Si 기판-프리 인터포저를 갖는 패키지 및 이의 형성 방법
KR102094473B1 (ko) Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
KR102079283B1 (ko) Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US11887841B2 (en) Semiconductor packages
US20160351472A1 (en) Integrated circuit device and method of manufacturing the same
KR102493464B1 (ko) 집적회로 장치 및 이의 제조 방법
US20170025384A1 (en) Semiconductor chip and semiconductor package having the same
TW202002188A (zh) 三維積體電路結構
CN115528007A (zh) 三维元件结构及其形成方法
US20230082884A1 (en) Semiconductor package
US20240030104A1 (en) Semiconductor packages
KR20210010180A (ko) 반도체 장치 및 반도체 패키지
KR20220102546A (ko) 패키지 구조물
KR20170104045A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
US20220367320A1 (en) Integrated circuit device and semiconductor package including the same
KR20220058682A (ko) 반도체 장치
US20230138813A1 (en) Semiconductor package
US20240055378A1 (en) Semiconductor chip and semiconductor package including the same
KR102505824B1 (ko) 반도체 패키지 및 이를 제조하는 방법
US20240136264A1 (en) Fan-out semiconductor package and method of manufacturing the fan-out semiconductor package
US20240032310A1 (en) Semiconductor package
US20230154910A1 (en) Semiconductor chip, semiconductor package, and method of manufacturing the same
US20240030186A1 (en) Package and manufacturing method thereof
TWI727483B (zh) 封裝及其製造方法
KR20230033397A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination