KR102099744B1 - Si 기판-프리 인터포저를 갖는 패키지 및 이의 형성 방법 - Google Patents

Si 기판-프리 인터포저를 갖는 패키지 및 이의 형성 방법 Download PDF

Info

Publication number
KR102099744B1
KR102099744B1 KR1020170162899A KR20170162899A KR102099744B1 KR 102099744 B1 KR102099744 B1 KR 102099744B1 KR 1020170162899 A KR1020170162899 A KR 1020170162899A KR 20170162899 A KR20170162899 A KR 20170162899A KR 102099744 B1 KR102099744 B1 KR 102099744B1
Authority
KR
South Korea
Prior art keywords
dielectric
device die
forming
bonding
die
Prior art date
Application number
KR1020170162899A
Other languages
English (en)
Other versions
KR20180114491A (ko
Inventor
밍-파 첸
첸-후아 유
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180114491A publication Critical patent/KR20180114491A/ko
Application granted granted Critical
Publication of KR102099744B1 publication Critical patent/KR102099744B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0433—Sockets for IC's or transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/02—Arrangements of circuit components or wiring on supporting structure
    • H05K7/10—Plug-in assemblages of components, e.g. IC sockets
    • H05K7/1053—Plug-in assemblages of components, e.g. IC sockets having interior leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4694—Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

방법은 복수의 유전체 층들을 형성하는 단계, 복수의 유전체 층들에 복수의 재분배 라인들을 형성하는 단계, 개구부를 형성하기 위해 복수의 유전체 층들을 에칭하는 단계, 복수의 유전체 층들을 관통하는 유전체-관통 비아를 형성하기 위해 개구부를 충전하는 단계, 유전체-관통 비아 및 복수의 유전체 층들 위에 유전체 층을 형성하는 단계, 유전체 층에 복수의 본드 패드들을 형성하는 단계, 하이브리드 본딩을 통해 유전체 층 및 복수의 본드 패드들의 제 1 부분에 디바이스 다이를 본딩하는 단계, 및 디바이스 다이의 실리콘-관통 비아에 다이 스택을 본딩하는 단계를 포함한다.

Description

Si 기판-프리 인터포저를 갖는 패키지 및 이의 형성 방법{PACKAGES WITH SI-SUBSTRATE-FREE INTERPOSER AND METHOD FORMING SAME}
우선권 주장 및 상호 참조
본 출원은 2017년 4월 10일자 출원된, 발명의 명칭이 "Si 기판-프리 인터포저를 갖는 패키지 및 이의 형성 방법(Packages with Si-substrate-free Interposer and Method forming Same)"인 미국 가출원 제62/483,813호를 우선권 주장하며, 상기 출원은 참조에 의해 본 명세서에 통합된다.
집적 회로의 패키지는 점점 더 복잡해지고 있으며, 더 많은 기능을 얻기 위해 더 많은 디바이스 다이들이 동일한 패키지에 패키징된다. 예를 들어, 패키지는 동일한 인터포저에 본딩된 프로세서 및 메모리 큐브와 같은 복수의 디바이스 다이들을 포함할 수 있다. 인터포저는 반도체 기판에 기반을 두고 형성될 수 있고, 실리콘-관통 비아(through-silicon vias)가 인터포저의 양면들(opposite sides) 상에 형성된 피처들을 상호 연결하기 위해 반도체 기판에 형성될 수 있다. 몰딩 화합물이 그 내부에 디바이스 다이들을 캡슐화한다. 인터포저 및 디바이스 다이들을 포함하는 패키지는 패키지 기판에 추가로 본딩된다. 또한, 표면 실장 디바이스들이 기판에 본딩될 수도 있다. 디바이스 다이들에서 발생된 열을 소산시키기 위해 열 확산기가 디바이스 다이들의 상단 표면에 부착될 수 있다. 열 확산기는 패키지 기판 상에 고정된 스커트 부(skirt portion)를 가질 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 28a는 일부 실시예들에 따른 실리콘-기판-프리(Si-less, 무실리콘) 패키지의 형성에서 중간 단계들의 횡단면도를 도시한다.
도 28b 및 도 28c는 일부 실시예들에 따른 무실리콘 패키지를 포함하는 패키지의 횡단면도를 도시한다.
도 29 및 도 30은 일부 실시예들에 따른 무실리콘 패키지의 형성에서 중간 단계들의 횡단면도를 도시한다.
도 31 및 도 32는 일부 실시예들에 따른 무실리콘 패키지를 임베딩하는 패키지의 횡단면도를 도시한다.
도 33은 일부 실시예들에 따라 패키지를 형성하기 위한 공정 흐름을 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정한 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예시들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향 외에, 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
실리콘 기판-프리(무실리콘) 인터포저에 기반을 두고 형성된 패키지 및 이의 형성 방법이 다양한 예시적인 실시예들에 따라 제공된다. 패키지를 형성하는 중간 단계들이 일부 실시예들에 따라 도시된다. 일부 실시예들의 일부 변형들이 논의된다. 다양한 도면들 및 예시적인 실시예들에 걸쳐서, 동일한 참조 번호는 동일한 요소를 지정하기 위해 이용된다.
도 1 내지 도 28a는 본 발명개시의 일부 실시예들에 따른 패키지의 형성에서 중간 단계들의 횡단면도를 도시한다. 도 1 내지 도 28a에 도시된 단계들은 또한 도 33에 도시된 공정 흐름(300)에 개략적으로 반영된다.
도 1은 캐리어(20) 및 캐리어(20) 상에 형성된 릴리스층(release layer)(22)을 도시한다. 캐리어(20)는 유리 캐리어, 실리콘 웨이퍼, 유기 캐리어 등일 수 있다. 캐리어(20)는 원형의 평면 형상을 가질 수 있으며, 일반적인 실리콘 웨이퍼의 크기를 가질 수 있다. 예를 들어, 캐리어(20)는 8인치 직경, 12인치 직경 등을 가질 수 있다. 릴리스층(22)이 폴리머 기반 물질(예를 들어, 광열 변환(Light To Heat Conversion; LTHC) 물질)로 형성될 수 있고, 이는 후속 단계들에서 형성될 위에 놓인(overlying) 구조물들로부터 캐리어(20)와 함께 제거될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 릴리스층(22)은 에폭시 기반 열 릴리스 물질(epoxy-based thermal-release material)로 형성된다. 릴리스층(22)은 캐리어(20) 상에 코팅될 수 있다. 릴리스층(22)의 상부 표면은 평평하고 고도의 동일 평면성을 갖는다.
유전체 층(24)이 릴리스층(22) 상에 형성된다. 본 발명개시의 일부 실시예들에 따르면, 유전체 층(24)은 포토 리소그래피 공정을 사용하여 용이하게 패턴화될 수 있는 폴리벤조옥사졸(Polybenzoxazole; PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB) 등과 같은 감광성 물질일 수도 있는 폴리머로 형성된다.
재분배 라인(Redistribution Line; RDL)들(26)이 유전체 층(24) 위에 형성된다. RDL들(26)의 형성은 유전체 층(24) 위에 시드 층(도시되지 않음)을 형성하는 단계, 시드 층 위에 포토 레지스트와 같은 패턴화된 마스크(도시되지 않음)를 형성하는 단계, 및 그런 다음 노출된 시드 층 상에 금속 도금을 수행하는 단계를 포함할 수 있다. 그런 다음, 패턴화된 마스크 및 패턴화된 마스크에 의해 커버된 시드 층의 부분들이 제거되어, 도 1에서와 같이 RDL들(26)을 남긴다. 본 발명개시의 일부 실시예들에 따르면, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, 물리적 기상 증착(Physical Vapor Deposition; PVD)을 사용하여 형성될 수 있다. 도금은, 예를 들어, 무전해 도금을 사용하여 수행될 수 있다.
도 1을 더욱 참조하면, 유전체 층(28)이 RDL들(26) 상에 형성된다. 유전체 층(28)의 하부 표면은 RDL들(26) 및 유전체 층(24)의 상단 표면과 접촉한다. 본 발명개시의 일부 실시예들에 따르면, 유전체 층(28)은 PBO, 폴리이미드, BCB 등과 같은 감광성 물질일 수도 있는 폴리머로 형성된다. 그런 다음, 유전체 층(28)은 그 안에 개구부들(30)을 형성하기 위해 패턴화된다. 따라서, RDL들(26)의 일부분은 유전체 층들(28)의 개구부들(30)을 통해 노출된다.
다음으로, 도 2를 참조하면, RDL들(32)은 RDL들(26)에 연결되도록 형성된다. RDL들(32)은 유전체 층(28) 위의 금속 트레이스(금속 라인)를 포함한다. RDL들(32)은 또한 유전체 층(28)의 개구부들 내로 연장되는 비아들을 포함한다. RDL들(32)은 또한 도금 공정으로 형성되며, RDL들(32) 각각은 시드 층(도시되지 않음) 및 시드 층 위의 도금된 금속성 물질을 포함한다. 시드 층 및 도금된 물질은 동일한 물질 또는 상이한 물질들로 형성될 수 있다. RDL들(32)은 알루미늄, 구리, 텅스텐 및 이들의 합금을 포함하는 금속 또는 금속 합금을 포함할 수 있다. 유전체 층들(28 및 34) 및 RDL들(32 및 36)을 형성하는 단계들이, 도 33에 도시된 바와 같이 공정 흐름(300)에서 단계(302)로 표현된다.
도 3을 참조하면, 유전체 층(34)이 RDL들(32) 및 유전체 층(28) 위에 형성된다. 유전체 층(34)은 유전체 층(28)의 것과 동일한 후보 물질들로부터 선택될 수 있는 폴리머를 사용하여 형성될 수 있다. 예를 들어, 유전체 층(34)은 PBO, 폴리이미드, BCB 등으로 형성될 수 있다. 대안적으로, 유전체 층(34)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비-유기(non-organic) 유전체 물질을 포함할 수 있다.
도 3은 RDL들(32)에 전기적으로 연결된 RDL들(36)의 형성을 추가로 도시한다. RDL들(36)의 형성은 RDL들(32)을 형성하기 위한 것과 유사한 방법 및 물질들을 채택할 수 있다. 비록 예시적인 실시예들에서, 2개의 폴리머 층들(28 및 34) 및 그 안에 형성된 각각의 RDL들(32 및 36)이 논의되었지만, 응력을 완화시키기 위해 폴리머를 사용하는 요구 사항 및 라우팅 요구 사항에 따라 더 적거나 많은 유전체 층들이 채택될 수 있다. 예를 들어, 단일 폴리머 층 또는 3개, 4개 또는 그 이상의 폴리머 층들이 있을 수 있다.
도 4는 패시베이션 층들(38 및 42) 및 RDL들(40 및 44)의 형성을 도시한다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(304)로서 도시된다. 본 발명개시의 일부 실시예들에 따르면, 패시베이션 층들(38 및 42)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 옥시-탄질화물, 비도핑된 규산염 유리(Un-doped Silicate Glass; USG) 또는 이들의 다수의 층들과 같은 무기 물질로 형성된다. 패시베이션 층들(38 및 42) 각각은 단일 층 또는 복합 층일 수 있고, 비다공성 물질로 형성될 수 있다. 본 발명개시의 일부 실시예들에서, 패시베이션 층들(38 및 42) 중 하나 또는 양자 모두는 실리콘 산화물 층(별도로 도시되지 않음) 및 실리콘 산화물 층 위의 실리콘 질화물 층(별도로 도시되지 않음)을 포함하는 복합 층이다. 패시베이션 층들(38 및 42)은 후속 단락에서 논의되는 바와 같이 습기 및 해로운 화학 물질이 패키지 내의 미세 피치(fine-pitch) RDL들과 같은 전도성 피처들에 접근하는 것을 차단하는 기능을 갖는다.
RDL들(40 및 44)은 알루미늄, 구리, 알루미늄 구리, 니켈 또는 이들의 합금으로 형성될 수 있다. 본 개시발명의 일부 실시예들에 따르면, RDL들(44)의 일부는 도 11에 도시된 바와 같이 후속으로 형성되는 유전체-관통 비아(Through-Dielectric Via; TDV)들을 랜딩하기에 충분히 큰 금속 패드들로서 형성된다. 이들 금속 패드들은 일부 실시예들에 따라 금속 패드들(44) 또는 알루미늄 패드들(44)로서 적절하게 지칭된다. 또한, 패시베이션 층들의 수는 1개, (도시된 바와 같이) 2개, 3개 또는 그 이상과 같은 임의의 정수일 수 있다.
도 5는 하나 또는 복수의 유전체 층들의 형성을 도시한다. 예를 들어, 도시된 바와 같이, 유전체 층(46)이 그 내부에 상부 RDL들(44)을 임베딩하도록 형성될 수 있다. 유전체 층(48)이 유전체 층(46) 위에 형성되고, 에칭 정지 층으로서 작용할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 유전체 층들(46 및 48)은 또한 단일 유전체 층으로 대체될 수 있다. 유전체 층들(46 및 48)의 이용 가능한 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등을 포함한다.
도 6, 도 7 및 도 8은 본 발명개시의 일부 실시예들에 따른 유전체 층들 및 미세 피치 RDL들의 형성을 도시한다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(306)로서 도시된다. 형성 방법은 실리콘 기판에 기반을 둔 디바이스 다이들에 대한 상호 연결 구조물을 형성하는 방법을 채택할 수 있다. 예를 들어, 상호 연결 구조물의 형성 방법은 단일 다마신 공정 및/또는 이중 다마신 공정을 포함할 수 있다. 따라서, 결과적인 RDL은 대안적으로 금속 라인 및 비아로서도 지칭되고, 상응하는 유전체 층은 대안적으로 금속간-유전체(Inter-Metal-Dielectric; IMD) 층으로 지칭된다.
도 6을 참조하면, 유전체 층들(50A 및 54A) 및 에칭 정지 층(52A)이 형성된다. 유전체 층들(50A 및 54A)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등 또는 약 3.0보다 낮은 k 값을 갖는 로우-k 유전체 물질들로 형성될 수 있다. 로우-k 유전체 물질들은 블랙 다이아몬드(Applied Materials 사의 등록 상표), 탄소 함유 로우-k 유전체 물질, 수소 실세스퀴옥산(Hydrogen SilsesQuioxane; HSQ), 메틸 실세스퀴옥산(MethylSilsesQuioxane; MSQ) 등을 포함할 수 있다. 에칭 정지 층(52A)은 유전체 층들(50A 및 54A)에 대하여 높은 에칭 선택도를 갖는 물질로 형성되고, 실리콘 탄화물, 실리콘 탄질화물 등으로 형성될 수 있다. 대안적인 실시예들에 따르면, 에칭 정지 층(52A)은 형성되지 않는다.
미세 피치 RDL들(56A)이 라우팅을 위해 유전체 층들(52A 및 54A)에 형성된다. 도시된 단일 미세 피치 RDL들(56A)은 복수의 미세 피치 RDL들을 나타내는 것으로 인식된다. 본 발명개시의 일부 실시예들에 따른 미세 피치 RDL들은 다마신 공정을 사용하여 형성되기 때문에, 예를 들어 0.8㎛보다 작은 피치(구조물의 상단에서 보임)로 매우 얇게 형성될 수 있다. 이것은 미세 피치 RDL들의 밀도와 라우팅 능력을 크게 향상시킨다. 본 발명개시의 일부 실시예들에 따르면, 미세 피치 RDL들(56A)은 트렌치들을 형성하기 위해 유전체 층들(52A 및 54A)을 에칭하는 단계, 트렌치들을 전도성 물질(들)로 충전하는 단계, 유전체 층(54A) 위의 전도성 물질의 일부분을 제거하기 위해 화학적 기계 연마(Chemical Mechanical Polish; CMP) 또는 기계적 연삭(grinding)과 같은 평탄화를 수행하는 단계를 포함하는 단일 다마신 공정을 이용하여 형성된다.
본 발명개시의 일부 실시예들에 따르면, 미세 피치 RDL들(56A)을 형성하기 위한 전도성 물질은 균질한 물질이다. 본 발명개시의 다른 실시예들에 따르면, 전도성 물질은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등으로 형성된 장벽 층과, 장벽 층 위의 구리 함유 물질(구리 또는 구리 합금일 수 있음)을 포함하는 복합 물질이다. 미세 피치 RDL들(56A)은 또한 이중 다마신 공정으로도 형성될 수 있어, 몇몇 비아들이 일부 미세 피치 RDL들(56A) 아래에 형성될 수 있고 그 비아들은 미세 피치 RDL들(56A)을 RDL들(44)에 연결하는 데 사용될 수 있다.
도 7은 유전체 층들(50B 및 54B) 및 에칭 정지 층(52B)의 형성을 도시한다. 유전체 층들(50B 및 54B)의 물질들은 유전체 층들(50A 및 54A)을 형성하기 위한 동일한 후보 물질들로부터 선택될 수 있고, 에칭 정지 층(52B)의 물질은 에칭 정지 층(52A)을 형성하기 위한 동일한 후보 물질들로부터 선택될 수 있다.
미세 피치 RDL들(56B)이 또한 유전체 층들(50B, 52B 및 54B)에 형성된다. 미세 피치 RDL들(56B)은 유전체 층들(54B 및 52B)에 형성된 금속 라인들과 유전체 층(50B)의 비아를 포함한다. 그 형성은 유전체 층들(54B 및 52B)에 트렌치들을 형성하고 유전체 층(50B)에 비아 개구부를 형성하는 단계, 전도성 물질(들)로 충전하는 단계, 및 그런 다음 기계적 연삭 또는 화학 기계적 연마(CMP)와 같은 평탄화를 수행하는 단계를 포함하는 이중 다마신 공정을 포함할 수 있다. 유사하게, 미세 피치 RDL들(56B)은 균질한 물질로 형성될 수 있거나, 장벽 층과 장벽 층 위의 구리 함유 물질을 포함하는 복합 물질로 형성될 수 있다.
도 8은 유전체 층들(50C 및 54C), 에칭 정지 층(52C) 및 미세 피치 RDL들(56C)의 형성을 도시한다. 형성 방법 및 물질들은 밑에 놓인 각각의 층들과 유사할 수 있으므로, 여기에서 반복하지 않는다. 또한, 본 발명개시의 일부 실시예들에 따라, 에칭 정지 층들(52A, 52B 및 52C)은 생략될 수 있으며, 트렌치를 형성하기 위한 대응하는 에칭이 트렌치의 깊이를 제어하기 위해 시간 모드를 사용하여 수행될 수 있다. 더 많은 유전체 층들 및 미세 피치 RDL들의 층들이 형성될 수 있는 것으로 인식된다. 또한, 에칭 정지 층들(52A, 52B, 52C)의 일부 또는 전부를 스킵해도, 미세 피치 RDL들이 배치되는 유전체 층들이 상이한 공정으로 형성되기 때문에, 이들 유전체 층들이 동일한 유전체 물질로 형성되는지 상이한 유전체 물질들로 형성되는지에 관계없이 미세 피치 RDL들(56A, 56B 및 56C)을 형성하기 위한 유전체 층들 사이에는 구별 가능한 계면이 있을 수 있다. 다음 단락에서, 유전체 층들(50A, 52A, 54A, 50B, 52B, 54B, 50C, 52C 및 54C)은 식별을 단순하게 하기 위해 집합적으로 및 개별적으로 유전체 층들(58)로 지칭된다. 미세 피치 RDL들(56A, 56B 및 56C)은 또한 집합적으로 및 개별적으로 미세 피치 RDL들(56)로 지칭된다.
도 9를 참조하면, 유전체 층들(48 및 58)은 유전체-관통 비아(TDV) 개구부들(60)을 형성하기 위해 에칭된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(308)로서 도시된다. 금속 패드들(44)이 TDV 개구부들(60)에 노출된다. 도 9에 도시된 구조물의 상부에서 볼 때, 비아 개구부들(60)은 미세 피치 RDL들(56)이 형성되는 영역을 둘러싸도록 링으로 정렬될 수 있다. 비아 개구부들(60)의 평면 형상은 직사각형, 원, 육각형 등일 수 있다.
다음으로, TDV 개구부들(60)은 TDV들(62)을 형성하기 위해 전도성 물질(들)로 충전되고, 결과 구조물은 도 10에 도시된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(310)로서 도시된다. 본 발명개시의 일부 실시예들에 따르면, TDV들(62)은 구리, 알루미늄, 텅스텐 등을 포함하는 금속 또는 금속 합금일 수 있는 균질한 전도성 물질로 형성된다. 본 발명개시의 대안적인 실시예들에 따르면, TDV들(62)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등으로 형성된 전도성 장벽 층과, 장벽 층 위의 금속 함유 물질을 포함하는 복합 구조물을 갖는다. 본 발명개시의 일부 실시예들에 따르면, 유전체 분리 층이 TDV들(62) 각각을 둘러싸도록 형성된다. 대안적인 실시예들에 따르면, 어떠한 유전체 분리 층도 TDV들(62)을 둘러싸도록 형성되지 않으며, TDV들(62)은 유전체 층들(58)과 물리적으로 접촉한다. TDV들(62)의 형성은 또한 TDV 개구부들(60)(도 9) 내에 전도성 물질을 성막하는 단계, 및 유전체 층들(58) 위의 성막된 물질의 초과 부분을 제거하기 위해 평탄화를 수행하는 단계를 포함한다.
도 11은 본드 패드들(66) 및 유전체 층(64)의 형성을 도시하고, 본드 패드들(66)은 유전체 층(64) 내에 배치된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(312)로서 도시된다. 본드 패드들(66)은 하이브리드 본딩 형성을 용이하게 하는 금속으로 형성될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 본드 패드들(66)은 구리 또는 구리 합금으로 형성된다. 유전체 층(64)은, 예를 들어 실리콘 산화물로 형성될 수 있다. 본드 패드들(66) 및 유전체 층(64)의 상단 표면은 동일 평면 상에 있다. 평면성은, 예를 들어, CMP 또는 기계적 연삭 단계와 같은 평탄화 단계를 통해 달성될 수 있다.
설명 전반에 걸쳐, 층(22) 위의 컴포넌트들은 조합하여 인터포저(100)로 지칭된다. 실리콘 기판에 기반을 두고 형성된 종래의 인터포저와는 달리, 인터포저(100)는 유전체 층들(58)에 기반을 두고 형성된다. 인터포저(100)에 어떠한 실리콘 기판도 없기 때문에, 인터포저(100)는 실리콘 기판-프리 인터포저 또는 무실리콘 인터포저로 지칭된다. TDV들(62)은 유전체 층들(58)에 형성되어 종래의 실리콘-관통 비아를 대체한다. 실리콘 기판은 반도전성(semi-conductive)이기 때문에, 내부 및 상면에 형성된 회로 및 접속부의 성능에 악영향을 미칠 수 있다. 예를 들어, 실리콘 기판에 의해 신호 열화가 야기될 수 있고, 이러한 열화는 TDV들(62)이 유전체 층들에 형성되기 때문에 본 발명개시의 실시예들에서는 방지될 수 있다.
다음으로, 제 1 층 디바이스 다이들(68A 및 68B)이 도 12에 도시된 바와 같이 인터포저(100)에 본딩된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(314)로서 도시된다. 본 발명개시의 일부 실시예들에 따르면, 디바이스 다이들(68A 및 68B)은 중앙 처리 장치(Central Processing Unit; CPU) 다이, 마이크로 제어 유닛(Micro Control Unit; MCU) 다이, 입출력(IO) 다이, 베이스밴드(BaseBand; BB) 다이 또는 애플리케이션 프로세서(Application processor; AP) 다이일 수 있는 로직 다이를 포함한다. 디바이스 다이들(68A 및 68B)은 또한 메모리 다이를 포함할 수 있다. 디바이스 다이들(68A 및 68B)은 각각 실리콘 기판일 수 있는 반도체 기판들(70A 및 70B)을 포함한다. 때때로 반도체 관통 비아 또는 관통 비아로 지칭되는 실리콘-관통 비아(TSV)들(71A 및 71B)이 반도체 기판들(70A 및 70B)을 관통하도록 각각 형성되고, 반도체 기판들(70A 및 70B)의 전면 측(도시된 하부 측) 상에 형성된 디바이스들 및 금속 라인들을 후면으로 연결하는 데 사용된다. 또한, 디바이스 다이들(68A 및 68B)은 디바이스 다이들(68A 및 68B) 내의 능동 디바이스들 및 수동 디바이스들에 연결하기 위한 상호 연결 구조물들(72A 및 72B)을 각각 포함한다. 상호 연결 구조물들(72A 및 72B)은 금속 라인 및 비아(도시되지 않음)를 포함한다.
디바이스 다이(68A)는 디바이스 다이(68A)의 도시된 하부 표면에서 본드 패드들(74A) 및 유전체 층(76A)을 포함한다. 본드 패드들(74A)의 도시된 하부 표면은 유전체 층(76A)의 도시된 하부 표면과 동일 평면 상에 있다. 디바이스 다이(68B)는 도시된 하부 표면에서 본드 패드들(74B) 및 유전체 층(76B)을 포함한다. 본드 패드들(74B)의 도시된 하부 표면은 유전체 층(76B)의 도시된 하부 표면과 동일 평면 상에 있다.
본딩은 하이브리드 본딩을 통해 달성될 수 있다. 예를 들어, 본드 패드들(74A 및 74B)은 금속 대 금속 직접 본딩을 통해 본드 패드들(66)에 본딩된다. 본 발명개시의 일부 실시예들에 따르면, 금속 대 금속 직접 본딩은 구리 대 구리 직접 본딩이다. 또한, 유전체 층(76A 및 76B)은 유전체 층(64)에 본딩되어, 예를 들어, Si-O-Si 본딩이 생성된다. 하이브리드 본딩은 가본딩(pre-bonding) 및 어닐링을 포함할 수 있어서, 본드 패드들(74A)(및 74B)의 금속은 각각의 밑에 놓인 본드 패드들(66)의 금속과 상호 확산한다.
미세 피치 RDL들(56)이 본드 패드들(74A) 및 본드 패드들(74B)을 전기적으로 상호 연결하여, 디바이스 다이들(68A 및 68B) 간의 신호 통신에 사용된다. 미세 피치 RDL들(56)은 작은 피치 및 작은 폭을 갖는다. 따라서, 미세 피치 RDL들(56)의 밀도가 높기 때문에, 디바이스 다이들(68A 및 68B) 간의 직접 통신을 위해 충분한 통신 채널이 형성될 수 있다. 반면에, TDV들(62)은 디바이스 다이들(68A 및 68B)로부터 인터포저(100)에 본딩될 (패키지 기판, 인쇄 회로 기판(PCB) 등일 수 있는) 컴포넌트로의 직접 연결을 제공한다. 또한, 본드 패드들(74A/74B 및 66) 간의 본딩은 통상적으로 본드 패드들보다 훨씬 큰 솔더 조인트를 통하는 것이 아니라 본드 패드들을 통해 이루어진다. 따라서, 본딩의 가로 크기는 작고, 더 많은 본딩이 충분한 통신 채널을 제공하기 위해 구현될 수 있다.
도 13을 참조하면, 디바이스 다이들(68A 및 68B)을 박형화(thinning)하기 위해, 예를 들어, 약 15㎛ 내지 약 30㎛의 두께로 후면 연삭이 수행된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(316)로서 도시된다. 박형화를 통해, 인접한 디바이스 다이들(68A 및 68B) 사이의 갭(78)의 종횡비는 갭 충전을 수행하기 위해 감소된다. 그렇지 않으면, 갭 충전은 개구부(78)의 높은 종횡비로 인해 어렵다. 후면 연삭 후, TSV들(71A 및 71B)은 노출될 수 있다. 대안적으로, TSV들(71A 및 71B)은 이때에 노출되지 않는다. 대신에, TSV들(71A 및 71B)은 도 17에 도시된 단계에서 노출될 수 있다.
다음으로, 갭(78)은 도 14에 도시된 바와 같이 갭 충전 물질(80)로 충전된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(318)로서 도시된다. 본 발명개시의 일부 실시예들에 따라, 갭 충전 물질(80)은 테트라에틸 오르소실리케이트(tetraethyl orthosilicate; TEOS)로 형성될 수 있는 실리콘 산화물과 같은 산화물을 포함한다. 형성 방법은 화학 기상 증착(Chemical Vapor Deposition; CVD), 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD) 등을 포함할 수 있다. 대안적인 실시예들에 따르면, 갭 충전 물질(80)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 그런 다음, 평탄화 단계가 갭 충전 물질(80)의 초과 부분을 제거하기 위해 수행되어, 디바이스 다이들(68A 및 68B)의 기판들(70A 및 70B)이 노출된다. 결과 구조물이 도 15에 도시된다.
도 16은 이방성 에칭 단계에서 갭 충전 물질(80)을 관통 에칭함으로써 형성된 비아 개구부들(161)의 형성을 도시한다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(320)로서 도시된다. 몇몇 본드 패드들(66)은 비아 개구부들(161)에 노출되며, 에칭은 에칭 정지 층으로서 본드 패드들(66)을 사용하여 수행될 수 있다. 다음으로, 도 17에 도시된 바와 같이, 비아 개구부들(161)은 TDV들(162)을 형성하기 위해 전도성 물질(들)로 충전된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(322)로서 도시된다. 형성 공정은 비아 개구부들(161) 내로 전도성 물질들을 충전하는 단계, 및 초과 전도성 물질들을 제거하기 위해 평탄화를 수행하는 단계를 포함한다. TDV들(162)은 TDV들(62)의 구조물과 유사한 구조물을 가질 수 있고, 장벽 층 및 장벽 층 위의 금속성 물질을 포함할 수 있다. TDV들(162)의 물질들은 또한 TDV들(62)을 형성하기 위한 유사한 후보 물질들로부터 선택될 수 있다.
도 18을 참조하면, 기판들(70A 및 70B)은 리세스(73)를 형성하기 위해 리세싱되고, TSV들(71A 및 71B)의 상단부는 각각 기판들(70A 및 70B)의 상단 표면 위로 약간 돌출된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(324)로서 도시된다. 그런 다음, 리세스(73)는 유전체 층들(75A 및 75B)을 형성하기 위해 실리콘 산화물과 같은 유전체 물질로 충전되고, 결과 구조물은 도 19에 도시된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(326)로서 도시된다. 형성 공정은 블랭킷 유전체 층을 성막하기 위한 증착 공정, 및 TSV들(71A 및 71B)의 상단부보다 높은 블랭킷 유전체 층의 부분을 제거하기 위해 평탄화를 수행하는 단계를 포함한다.
다음으로, 제 2 층 디바이스 다이들(168A 및 168B)이 도 20에 도시된 바와 같이 디바이스 다이들(68A 및 68B)에 본딩된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(328)로서 도시된다. 본 발명개시의 일부 실시예들에 따르면, 디바이스 다이들(168A 및 168B)은 로직 다이, 메모리 다이 또는 이들의 조합을 포함한다. 디바이스 다이들(168A 및 168B)은 각각 실리콘 기판과 같은 반도체 기판일 수 있는 반도체 기판들(170A 및 170B)을 포함한다. 디바이스 다이들(168A 및 168B) 위에 제 3 층 디바이스 다이들이 본딩되면, 반도체 기판들(170A 및 170B)에 TSV들(도시되지 않음)이 형성될 수 있다. 대안적으로, 반도체 기판들(170A 및 170B)에는 TSV들이 형성되지 않는다. 또한, 디바이스 다이들(168A 및 168B)은 디바이스 다이들(168A 및 168B)의 능동 디바이스들 및 수동 디바이스들에 연결하기 위한 상호 연결 구조물들(172A 및 172B)을 각각 포함한다. 상호 연결 구조물들(172A 및 172B)은 금속 라인 및 비아(도시되지 않음)를 포함한다.
디바이스 다이(168A)는 디바이스 다이(168A)의 도시된 하부 표면에서 본드 패드들(174A) 및 유전체 층(176A)을 포함한다. 본드 패드들(174A)의 도시된 하부 표면은 유전체 층(176A)의 도시된 하부 표면과 동일 평면 상에 있다. 디바이스 다이(168B)는 도시된 하부 표면에서 본드 패드들(174B) 및 유전체 층(176B)을 포함한다. 본드 패드들(174B)의 도시된 하부 표면은 유전체 층(176B)의 도시된 하부 표면과 동일 평면 상에 있다.
본딩은 하이브리드 본딩을 통해 달성될 수 있다. 예를 들어, 본드 패드들(174A 및 174B)은 금속 대 금속 직접 본딩을 통해 TSV들(71A 및 71B) 및 TDV들(162)에 직접 본딩된다. 본 발명개시의 일부 실시예들에 따르면, 금속 대 금속 직접 본딩은 구리 대 구리 직접 본딩이다. 또한, 유전체 층들(176A 및 176B)은 유전체 층들(75A 및 75B)에 본딩되어, 예를 들어, Si-O-Si 본딩이 생성된다. 갭 충전 물질(80)의 물질에 따라, 유전체 층들(176A 및 176B)은 갭 충전 물질(80)에 본딩될 수 있거나, 갭 충전 물질(80)과 접촉할 수는 있지만 갭 충전 물질(80)에 본딩되지는 않는다(본딩이 형성되지 않는다).
다음으로, 디바이스 다이들(68A 및 68B)의 박형화와 유사하게, 디바이스 다이들(168A 및 168B)이 박형화될 수 있다. 그런 다음, 인접한 디바이스 다이들(168A 및 168B) 사이의 갭은 도 21에 도시된 바와 같이 갭 충전 물질(180)로 충전된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(330)로서 도시된다. 본 발명개시의 일부 실시예들에 따르면, 갭 충전 물질(180)은 갭 충전 물질(80)을 형성하기 위한 동일한 후보 방법으로부터 선택된 방법을 사용하여 형성된다. 갭 충전 물질(180)은 또한 갭 충전 물질(80)을 형성하기 위한 동일한 후보 물질들로부터 선택될 수 있으며, 실리콘 산화물, PBO, 폴리이미드 등과 같은 산화물을 포함할 수 있다. 그런 다음, 평탄화 단계가 갭 충전 물질(180)의 초과 부분을 제거하기 위해 수행되어, 디바이스 다이들(168A 및 168B)의 기판들(170A 및 170B)이 노출된다.
그런 다음, 유전체 층(182)이, 예를 들어 CVD, PECVD, ALD 등을 사용하여 블랭킷 층으로서 성막된다. 결과 구조물이 도 21에 도시된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(332)로서 도시된다. 본 발명개시의 일부 실시예들에 따르면, 유전체 층(182)은 실리콘 산화물, 실리콘 산질화물 등과 같은 산화물로 형성된다.
다음으로, 도 22를 참조하면, 유전체 층(182) 및 기판들(170A 및 170B)을 에칭함으로써 트렌치들(184)이 형성되어, 트렌치들(184)은 유전체 층(182) 및 기판들(170A 및 170B) 내로 연장된다. 기판들(170A 및 170B) 내부의 트렌치들(184) 부분의 깊이(D1)는 약 1㎛보다 클 수 있고, 기판들(170A 및 170B)의 두께(T1)에 따라 약 2㎛ 내지 약 5㎛일 수 있다. 예를 들어, 깊이(D1)는 두께(T1)의 약 20퍼센트 내지 약 60퍼센트일 수 있다. 설명 전체에 걸쳐서 열거된 값들은 예시일 뿐, 상이한 값으로 변경될 수 있는 것으로 인식된다.
트렌치들(184)은 다양한 패턴으로 분포될 수 있다. 예를 들어, 트렌치들(184)은 어레이 패턴, 벌집 패턴 또는 다른 반복 패턴을 갖도록 할당될 수 있는 불연속 개구부들로서 형성될 수 있다. 트렌치들(184)의 평면 형상은 직사각형, 원, 육각형 등일 수 있다. 대안적인 실시예들에 따르면, 도 16에 도시된 구조물의 평면도에서 볼 때 트렌치들(184)은 단일 방향으로 길이 방향을 갖는 평행 트렌치들일 수 있다. 트렌치들(184)은 또한 그리드를 형성하도록 상호 연결될 수 있다. 그리드는 서로 평행하고 균일하게 또는 불균일하게 이격된 제 1 복수의 트렌치들 및 서로 평행하고 균일하게 또는 불균일하게 이격된 제 2 복수의 트렌치들을 포함할 수 있다. 제 1 복수의 트렌치들 및 제 2 복수의 트렌치들은 그리드를 형성하기 위해 서로 교차하고, 제 1 복수의 트렌치들 및 제 2 복수의 트렌치들은 평면도에서 서로 수직일 수도 있고 그렇지 않을 수도 있다.
그런 다음, 도 23에 도시된 바와 같이 트렌치들(184)은 본드 패드들(187)을 형성하기 위해 충전된다. 각각의 단계는 또한 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(332)로서 도시된다. 피처(187)가 본드 패드로 지칭되지만, 피처(187)는 개별 패드, 상호 연결된 금속 라인 또는 금속 그리드일 수 있는 것으로 인식된다. 본 발명의 일부 실시예들에 따르면, 본드 패드들(187)은 하이브리드 본딩에 적합한 구리 또는 다른 금속으로 (비교적 확산이 용이하기 때문에) 형성된다. 충전 후에, 유전체 층(182)의 상단 표면과 본드 패드(187)의 상단 표면을 평탄화하기 위해 평탄화가 수행된다. 평탄화는 CMP 또는 기계적 연삭을 포함할 수 있다.
다음으로, 도 24에 도시된 바와 같이, 블랭크 다이(88)가 디바이스 다이들(168A 및 168B)에 본딩된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(334)로서 도시된다. 블랭크 다이(88)는 실리콘 기판 또는 금속 기판일 수 있는 벌크 기판(194)을 포함한다. 기판(194)이 금속으로 형성될 때, 기판(194)은 구리, 알루미늄, 스테인리스 강 등으로 형성될 수 있다. 기판(194)이 실리콘으로 형성될 때, 블랭크 다이(88) 내에 어떠한 능동 디바이스 및 수동 디바이스도 형성되지 않는다. 블랭크 다이(88)는 2개의 기능을 포함한다. 우선, 디바이스 다이들(68A, 68B, 168A, 및 168B)이 보다 양호한 갭 충전을 허용하기 위해 박형화되었기 때문에 블랭크 다이(88)는 밑에 놓인 구조물에 기계적 지지를 제공한다. 또한, (기판(194)의) 실리콘 또는 금속이 높은 열 전도성을 가지므로, 블랭크 다이(88)는 열 확산기로서 작용할 수 있다. 도 24의 구조물의 형성은 웨이퍼 레벨에 있기 때문에, 도시된 블랭크 다이(88)와 동일한 복수의 블랭크 다이들이 또한 디바이스 다이들(168A 및 168B)과 동일한 각각의 밑에 놓인 디바이스 다이들에 본딩된다.
대안적인 실시예들에 따르면, 블랭크 다이(88)를 본딩하는 대신에, 제 3 층 디바이스 다이들이 블랭크 다이(88)의 위치에 배치되고, 디바이스 다이들(168A 및 168B)에 본딩된다.
유전체 층(190)이 기판(194)의 표면에 형성된다. 유전체 층(190)은, 예를 들어 실리콘 산화물 또는 실리콘 산질화물로 형성될 수 있다. 또한, 본드 패드들(192)은 유전체 층(190)에 형성되고, 도시된 본드 패드들의 하부 표면은 유전체 층(190)의 도시된 하부 표면과 동일 평면 상에 있다. 본드 패드들(192)의 패턴 및 수평 크기는 각각의 본드 패드들(187)의 것과 동일하거나 유사할 수 있어서, 본드 패드들(192) 및 본드 패드들(187)은 일대일 대응으로 서로 본딩될 수 있다.
디바이스 다이들(168A 및 168B) 상에 블랭크 다이(88)를 본딩하는 것은 하이브리드 본딩을 통해 달성될 수 있다. 예를 들어, 유전체 층들(182 및 190)은 서로 본딩되어 Si-O-Si 본딩을 형성할 수 있다. 본드 패드들(192)은 금속 대 금속 직접 본딩을 통해 각각의 본드 패드들(187)에 본딩된다.
유리하게, 기판들(170A 및 170B)에 접촉함으로써 (심지어 삽입됨으로써), 본드 패드들(187)은 양호한 열 소산 경로를 제공하여, 디바이스 다이들(68A, 68B, 168A 및 168B)에서 발생된 열은 벌크 기판(194)으로 용이하게 소산시킬 수 있으므로, 벌크 기판(194)은 열 확산기로서 사용된다.
도 25를 참조하면, 포토 레지스트(183)가 도포되고 패턴화된다. 그런 다음, 유전체 층(182) 및 갭 충전 물질(180)은 인터포저(100)의 일부분을 노출하기 위해 에칭 마스크로서 패턴화된 포토 레지스트(183)를 사용하여 에칭된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(336)로서 도시된다. 본 발명의 일부 실시예들에 따르면, 디바이스 다이(168B)와 같은 일부 디바이스 다이들이 노출된다. TSV들(71B) 및 TDV들(162) 중 일부가 또한 노출될 수도 있다.
도 26은 제 2 층 구조물 상에 다이 스택(212)의 본딩을 도시한다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(338)로서 도시된다. 다이 스택(212)이 TDV들(162), 디바이스 다이들(예컨대, 다이(168B))에 본딩되거나, 또는 TDV들(162)과 디바이스 다이들 모두에 본딩될 수 있다. 다이 스택(212)은 복수의 적층된 다이들(214)을 포함하는 메모리 스택일 수 있으며, TSV들(도시되지 않음)이 상호 연결을 수행하기 위해 다이들(214) 내에 형성될 수 있다. 다이 스택(212)은 또한 고대역폭 메모리(High Bandwidth Memory; HBM) 큐브일 수도 있다. 본 발명개시의 일부 실시예들에 따르면, 다이 스택(212)은 하이브리드 본딩을 통해 밑에 놓인 구조물에 본딩되고, 다이 스택(212)의 전기 커넥터들(일부 실시예들에서는 본드 패드들)(216)은 금속 대 금속 직접 본딩을 통해 TDV들(162) 및 TSV들(71B)에 본딩되며, 다이 스택(212)의 유전체 층(218)은 산화물 대 산화물 본딩(또는 융합 본딩)을 통해 갭 충전 물질(80)(예를 들어, 산화물) 및 유전체 층(75B)에 본딩된다. 대안적인 실시예들에 따르면, 전기 커넥터(216)는 솔더 영역이고, 본딩은 솔더 본딩이다. 또 다른 대안적인 실시예들에 따르면, 전기 커넥터(216)는 다이 스택(212)의 표면 유전체 층(218)을 넘어 돌출되는 마이크로 범프이며, 다이 스택(212)과 갭 충전 물질(80) 및 유전체 층(75B) 사이에 어떠한 산화물 대 산화물 본딩도 발생하지 않는다. 마이크로 범프(216)는 금속 대 금속 직접 본딩 또는 솔더 본딩을 통해 TDV들(162) 및 TSV들(71B)에 본딩될 수 있다.
다음으로, 블랭크 다이(88)와 다이 스택(212) 사이의 갭에 갭 충전 물질(220)(도 27)이 충전된다. 갭 충전 물질(220)은 실리콘 산화물과 같은 산화물 또는 폴리머로 형성될 수 있다. 그런 다음, 릴리스층(22)을 분해하기 위해, 예를 들어, UV 광 또는 레이저와 같은 광을 릴리스층(22)에 투사함으로써, 캐리어(20) 상에 형성된 구조물은 캐리어(20)(도 26)로부터 디본딩된다. 결과 구조물이 도 27에 도시된다. 캐리어(20) 및 릴리스층(22)은 복합 웨이퍼(102)(도 27)로 지칭되는 위에 놓인 구조물로부터 제거된다. 각각의 단계는 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(340)로서 도시된다. 필요하다면, 캐리어 스왑이 캐리어(20)가 분리되기 전에 도시된 구조물 위에 또 다른 캐리어(도시되지 않음)를 부착하도록 수행될 수 있으며, 새로운 캐리어는 후속 단계에서 전기 커넥터의 형성 중에 기계적 지지를 제공하기 위해 사용된다.
도 28a는 유전체 층(24)을 관통하여 RDL들(26)에 연결될 수 있는 전기 커넥터들(110)의 형성을 도시한다. 전기 커넥터들(110)은 금속 범프, 솔더 범프, 금속 필러, 와이어 본드 또는 다른 적용 가능한 커넥터일 수 있다. 다이 절단 단계가 복합 웨이퍼(102) 상에 수행되어 복합 웨이퍼(102)를 복수의 패키지들(104)로 분리한다. 패키지들(104)은 서로 동일하고, 패키지들(104) 각각은 2개 층의 디바이스 다이들 및 다이 스택(212)을 포함할 수 있다. 각각의 단계는 또한 도 33에서 도시된 바와 같이 공정 흐름(300)에서 단계(340)로서 도시된다.
도 28b는 본 발명개시의 일부 실시예들에 따라 형성된 패키지(104)를 도시한다. 이들 실시예들은 본드 패드(187)가 유전체 층(182)을 관통하지만 기판들(170A 및 170B) 내로 연장되지 않는다는 것을 제외하고는 도 28a에 도시된 실시예들과 유사하다. 본드 패드들(187)은 일부 실시예들에 따라 기판들(170A 및 170B)과 접촉한다. 대안적인 실시예들에 따르면, 본드 패드들(187 및 192) 중 하나 또는 양자 모두는 각각의 유전체 층들(182 및 190)을 관통하는 대신, 본딩이 발생하는 계면으로부터 각각의 유전체 층들(182 및 190) 내로 부분적으로 연장된다. 본드 패드들(187 및 192) 및 벌크 기판(194)은 기판들(170A 및 170B)에 대한 전기적 접지를 제공하기 위해 본 발명개시의 일부 실시예들에 따라 전기적으로 접지될 수 있다.
도 28c는 본 발명개시의 일부 실시예들에 따라 형성된 패키지를 도시한다. 이들 실시예들은 (도 28a 및 도 28b에서와 같이) 본드 패드들(187 및 192) 및 유전체 층(190)이 형성되지 않는다는 것을 제외하고는 도 28a 및 도 28b에 도시된 실시예들과 유사하다. 또한 블랭크 다이(88)인 벌크 기판(194)이 용합 본딩을 통해 유전체 층(82)에 본딩된다.
본 발명개시의 대안적인 실시예들에 따르면, 블랭크 다이(88)는 금속 다이이다. 따라서, 도 28c의 층(182)은 높은 열 전도성을 갖는 접착제인 열 계면 물질(Thermal Interface Material; TIM)로 형성될 수 있다.
도 29 및 도 30은 본 발명개시의 일부 실시예들에 따른 패키지의 형성에서 중간 단계들의 횡단면도를 도시한다. 달리 명시되지 않는 한, 이러한 실시예들에서의 컴포넌트들의 물질 및 형성 방법은 도 1 내지 도 28a에 도시된 실시예들에서 동일한 참조 번호로 표시되는 동일한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 29 및 도 30에 도시된 컴포넌트들의 형성 공정 및 물질에 관한 세부 사항은 도 1 내지 도 28a에 도시된 실시예들에 대한 설명에서 발견될 수 있다. 도 29는 금속 패드(45)가 유전체 층(24) 상에 형성되는 반면 도 28a에 도시된 바와 같은 유전체 층들(28, 34, 38 및 42) 및 RDL들(32, 36, 40 및 44)을 포함하는 피처들은 캐리어(20) 상에 형성되지 않는 것을 제외하고는 도 28a에 도시된 것과 본질적으로 동일한 복합 웨이퍼(102)의 횡단면도를 도시한다. 오히려, 도 29에 도시된 단계 다음에 형성된 구조물을 도시하는 도 30에 도시된 바와 같이, 유전체 층들(28, 34, 38, 42) 및 RDL들(32, 36, 40 및 44)은 캐리어(20)(도 21)가 분리된 이후에 형성된다. 이들 실시예들에 따라 유전체 층들(28, 34, 38 및 42)을 형성하기 위한 순서는 도 1 내지 도 11에 도시된 순서와 반대로 이루어진다. 상이한 형성 순서로 인해, RDL들(32, 36, 40 및 44)의 배향은 도 28a에 도시된 것과 비교하여 (수직 방향으로) 반전된다는 것을 유념한다. 그런 다음, 패키지들(104)은 복합 웨이퍼(102)의 다이 절단을 통해 형성된다.
도 31은 패키지(104)(도 28a, 도 28b, 도 28c 및 도 30)가 임베딩되는 패키지(112)를 도시한다. 패키지는 복수의 적층된 메모리 다이들(개별적으로 도시되지 않음)을 포함하는 메모리 큐브(114)를 포함한다. 패키지(104) 및 메모리 큐브(114)는 몰딩 화합물일 수 있는 캡슐화 물질(118) 내에 캡슐화된다. 유전체 층들 및 RDL들(집합적으로 116으로 도시됨)은 패키지(104) 및 메모리 큐브(114)에 아래에 놓여 연결된다. 본 발명개시의 일부 실시예들에 따르면, 유전체 층들 및 RDL들(116)은 유사한 물질들을 사용하여 형성되고 도 1 내지 도 11에 도시된 것과 유사한 구조물들을 갖는다.
도 32는 상부 패키지(140)와 본딩된 통합 팬 아웃(Integrated Fan-Out; InFO) 패키지(138)를 갖는 패키지 온 패키지(Package-on-Package; PoP) 구조물(132)을 도시한다. InFO 패키지(138)는 또한 그 안에 임베딩된 패키지(104)를 포함한다. 패키지(104) 및 관통 비아들(134)이 몰딩 화합물일 수 있는 캡슐화 물질(130) 내에 캡슐화된다. 패키지(104)는 집합적으로 146으로 지칭되는 유전체 층들 및 RDL들에 본딩된다. 유전체 층들 및 RDL들(146)은 또한 유사한 물질들을 사용하여 형성될 수 있고 도 1 내지 도 11에 도시된 것과 유사한 구조물들을 가질 수 있다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. 실리콘 웨이퍼 상에 통상적으로 사용되는 공정(예를 들어, 다마신 공정)을 사용하여 인터포저에 미세 피치 RDL들을 형성함으로써, 미세 피치 RDL들은 미세 피치 RDL들을 통해 두 개 이상의 디바이스 다이들 모두에 통신을 위한 능력을 제공하기에 충분히 얇게 되도록 형성될 수 있다. 패키지는 또한 메모리 큐브를 통합하는 솔루션을 제공한다. 인터포저에는 어떠한 실리콘 기판도 사용되지 않으므로, 실리콘 기판으로 인한 전기적 성능의 저하가 방지된다. 또한, 더 양호한 방열을 위해 패키지에 일부 방열 메커니즘이 내장된다.
일 실시예에서, 방법은 복수의 유전체 층들을 형성하는 단계, 복수의 유전체 층들에 복수의 재분배 라인들을 형성하는 단계, 개구부를 형성하기 위해 복수의 유전체 층들을 에칭하는 단계, 복수의 유전체 층들을 관통하는 유전체-관통 비아를 형성하기 위해 개구부를 충전하는 단계, 유전체-관통 비아 및 복수의 유전체 층들 위에 유전체 층을 형성하는 단계, 유전체 층에 복수의 본드 패드들을 형성하는 단계, 하이브리드 본딩을 통해 유전체 층 및 복수의 본드 패드들의 제 1 부분에 제 1 디바이스 다이를 본딩하는 단계, 및 제 1 디바이스 다이의 실리콘-관통 비아에 다이 스택을 본딩하는 단계를 포함한다. 일 실시예에서, 상기 방법은 하이브리드 본딩을 통해 유전체 층 및 복수의 본드 패드들의 제 2 부분에 제 2 디바이스 다이를 본딩하는 단계를 더 포함하며, 복수의 재분배 라인들은 제 1 디바이스 다이를 제 2 디바이스 다이에 연결한다. 일 실시예에서, 복수의 재분배 라인들을 형성하는 단계는 다마신 공정을 포함한다. 일 실시예에서, 유전체-관통 비아는 어떠한 반도체 기판으로도 연장되지 않는다. 일 실시예에서, 상기 방법은 제 1 디바이스 다이에 추가 디바이스 다이를 본딩하는 단계로서, 추가 디바이스 다이는 제 1 디바이스 다이의 실리콘-관통 비아에 직접 본딩되는 것인, 추가 디바이스 다이 본딩 단계, 추가 디바이스 다이의 반도체 기판과 접촉하는 산화물 층을 추가 디바이스의 반도체 기판 위에 형성하는 단계, 산화물 층 내로 연장되는 본드 패드를 형성하는 단계, 및 하이브리드 본딩을 통해 산화물 층 및 본드 패드에 블랭크 다이를 본딩하는 단계를 더 포함한다. 일 실시예에서, 본드 패드는 추가 디바이스 다이의 반도체 기판 내로 연장된다. 일 실시예에서, 본드 패드는 추가 디바이스 다이의 반도체 기판 내로 연장되지 않고 접촉한다.
일 실시예에서, 방법은 복수의 유전체 층들을 형성하는 단계, 복수의 유전체 층들 각각에 복수의 재분배 라인들을 형성하는 단계, 복수의 유전체 층들을 관통하는 제 1 유전체-관통 비아 및 제 2 유전체-관통 비아를 형성하는 단계, 복수의 유전체 층들 위에 유전체 층을 형성하는 단계, 제 1 유전체-관통 비아, 제 2 유전체-관통 비아 및 복수의 재분배 라인들에 전기적으로 결합하는 복수의 본드 패드들을 유전체 층에 형성하는 단계, 하이브리드 본딩을 통해 유전체 층 및 복수의 본드 패드들에 제 1 디바이스 다이 및 제 2 디바이스 다이를 본딩하는 단계로서, 제 1 디바이스 다이 및 제 2 디바이스 다이는 복수의 재분배 라인들을 통해 전기적으로 상호 연결되는 것인, 제 1 디바이스 다이 및 제 2 디바이스 다이 본딩 단계, 및 다이 스택을 제 2 디바이스에 본딩하는 단계를 포함한다. 일 실시예에서, 복수의 재분배 라인들은 다마신 공정을 이용하여 형성된다. 일 실시예에서, 상기 방법은 제 1 디바이스 다이 및 제 2 디바이스 다이의 대향 면 상에 갭 충전 물질을 충전하는 단계, 갭 충전 물질을 관통하는 제 3 유전체-관통 비아를 형성하는 단계, 및 제 3 유전체-관통 비아와 물리적으로 접촉하는 제 3 디바이스 다이를 제 3 유전체-관통 비아에 직접 본딩하여 단계를 더 포함한다. 일 실시예에서, 상기 방법은 갭 충전 물질을 관통하는 제 4 유전체-관통 비아를 형성하는 단계를 더 포함하며, 제 2 디바이스 다이는 제 3 유전체-관통 비아에 직접 본딩되어 제 3 유전체-관통 비아와 물리적으로 접촉하며, 다이 스택은 제 4 유전체-관통 비아에 직접 본딩되어 제 4 유전체-관통 비아와 물리적으로 접촉한다. 일 실시예에서, 제 1 유전체-관통 비아 및 제 2 유전체-관통 비아를 형성하는 단계는, 제 1 개구부 및 제 2 개구부를 형성하기 위해 복수의 유전체 층들을 에칭하는 단계, 및 제 1 개구부 및 제 2 개구부를 전도성 물질로 충전하는 단계를 포함한다. 일 실시예에서, 상기 방법은 제 1 디바이스 다이 및 제 2 디바이스 다이의 실리콘-관통 비아를 노출시키기 위해 제 1 디바이스 다이 및 제 2 디바이스 다이를 박형화하는 단계, 및 제 3 디바이스 다이를 실리콘-관통 비아에 본딩하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 제 3 디바이스 다이 상에 유전체 층을 형성하는 단계, 및 벌크 웨이퍼를 유전체 층에 본딩하는 단계를 더 포함한다.
일 실시예에서, 패키지는 복수의 유전체 층들, 복수의 유전체 층들 각각에 있는 복수의 재분배 라인들, 복수의 유전체 층들을 관통하는 제 1 유전체-관통 비아, 제 1 유전체-관통 비아 및 복수의 재분배 라인들에 연결되며 제 1 유전체-관통 비아 및 복수의 재분배 라인들 위에 있는 복수의 본드 패드들, 제 1 유전체 층으로서, 복수의 본드 패드들은 제 1 유전체 층 내에 배치되는 것인, 제 1 유전체 층, 하이브리드 본딩을 통해 제 1 유전체 층 및 복수의 본드 패드들의 제 1 부분에 본딩되는 제 1 디바이스 다이, 제 1 디바이스 다이의 대향 면 상의 갭 충전 물질, 갭 충전 물질을 관통하는 제 2 유전체-관통 비아, 및 제 2 유전체-관통 비아에 본딩되는 다이 스택을 포함한다. 일 실시예에서, 상기 패키지는 하이브리드 본딩을 통해 제 1 유전체 층 및 복수의 본드 패드들의 제 2 부분에 본딩되는 제 2 디바이스 다이를 더 포함하며, 제 1 디바이스 다이 및 제 2 디바이스 다이는 복수의 재분배 라인들을 통해 서로 전기적으로 결합된다. 일 실시예에서, 상기 패키지는 제 1 디바이스 다이에 본딩되며 제 1 디바이스 다이 위에 있는 제 2 디바이스 다이, 제 2 디바이스 다이의 반도체 기판과 접촉하는 본드 패드로서, 본드 패드의 적어도 일부는 제 2 디바이스 다이의 반도체 기판 위에 있는 것인, 본드 패드, 제 2 유전체 층으로서, 본드 패드는 제 2 유전체 층의 적어도 일부를 갖는 것인, 제 2 유전체 층, 및 제 2 유전체 층 및 본드 패드에 본딩되며 제 2 유전체 층 및 본드 패드 위에 있는 벌크 기판을 더 포함한다. 일 실시예에서, 벌크 기판은 실리콘으로 형성되고, 어떠한 능동 디바이스 및 수동 디바이스도 벌크 기판 상에 형성되지 않는다. 일 실시예에서, 본드 패드는 또한 제 2 디바이스 다이의 반도체 기판 내로 연장된다. 일 실시예에서, 본드 패드는 그리드를 형성한다.
일 실시예에서, 방법은 캐리어 위에 복수의 유전체 층들을 형성하는 단계, 복수의 유전체 층들이 형성된 후에 복수의 유전체 층들을 관통하는 제 1 개구부 및 제 2 개구부를 형성하기 위해 복수의 유전체 층들을 에칭하는 단계, 제 1 유전체-관통 비아 및 제 2 유전체-관통 비아를 형성하기 위해 제 1 개구부 및 제 2 개구부를 충전하는 단계, 제 1 유전체-관통 비아에 전기적으로 결합하는 디바이스 다이를 제 1 유전체-관통 비아 위에 본딩하는 단계로서, 디바이스 다이를 본딩하는 단계는 하이브리드 본딩을 포함하는 것인, 디바이스 다이 본딩 단계, 및 제 2 유전체-관통 비아에 전기적으로 결합하는 다이 스택을 제 2 유전체-관통 비아 위에 본딩하는 단계를 포함한다. 일 실시예에서, 상기 방법은 복수의 유전체 층들 위에 유전체 층을 형성하는 단계, 및 유전체 층에 본드 패드를 형성하는 단계를 더 포함하고, 본드 패드는 제 1 유전체-관통 비아와 접촉하고, 디바이스 다이는 본드 패드 및 유전체 층에 물리적으로 본딩된다. 일 실시예에서, 복수의 유전체 층들은 실리콘 산화물을 포함한다.
일 실시예에서, 패키지는 복수의 유전체 층들, 복수의 유전체 층들을 관통하는 유전체-관통 비아로서, 유전체-관통 비아는 복수의 유전체 층들을 연속적으로 관통하는 에지를 갖는 것인, 유전체-관통 비아, 복수의 유전체 층들 위의 디바이스 다이로서, 디바이스 다이는 하이브리드 본딩을 통해 밑에 놓인 구조물들에 본딩되고, 디바이스 다이는 유전체-관통 비아에 전기적으로 결합되는 것인, 디바이스 다이, 및 디바이스 다이에 본딩되며 디바이스 다이 위에 있는 다이 스택을 포함한다. 일 실시예에서, 상기 패키지는 복수의 유전체 층들 위의 유전체 층, 및 유전체 층의 본드 패드를 더 포함하고, 본드 패드는 유전체-관통 비아와 접촉하고, 디바이스 다이는 본드 패드 및 유전체 층에 물리적으로 본딩된다. 일 실시예에서, 다이 스택은 디바이스 다이의 실리콘-관통 비아에 본딩된다. 일 실시예에서, 다이 스택은 하이브리드 본딩을 통해 디바이스 다이에 본딩된다.
일 실시예에서, 패키지는 복수의 유전체 층들, 복수의 유전체 층들을 관통하는 유전체-관통 비아, 유전체-관통 비아에 전기적으로 결합하며 유전체-관통 비아 위에 있는 제 1 디바이스 다이로서, 제 1 디바이스 다이는 반도체 기판을 포함하는 것인, 제 1 디바이스 다이, 제 1 디바이스 다이 위의 유전체 층, 유전체 층의 본드 패드로서, 본드 패드는 유전체 층을 관통하여 제 1 디바이스 다이의 반도체 기판 내로 연장되는 것인, 본드 패드, 및 제 1 디바이스 다이에 본딩되며 제 1 디바이스 다이 위에 있는 다이 스택을 포함한다. 일 실시예에서, 다이 스택은 하이브리드 본딩을 통해 본드 패드 및 유전체 층에 본딩된다. 일 실시예에서, 상기 패키지는 제 1 디바이스 다이와 유전체-관통 비아 사이에 제 2 디바이스 다이를 더 포함한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
<부기>
1. 방법에 있어서,
복수의 유전체 층들을 형성하는 단계;
상기 복수의 유전체 층들에 복수의 재분배 라인(redistribution line)들을 형성하는 단계;
개구부를 형성하기 위해 상기 복수의 유전체 층들을 에칭하는 단계;
상기 복수의 유전체 층들을 관통하는 유전체-관통 비아(through-dielectric via)를 형성하기 위해 상기 개구부를 충전하는 단계;
상기 유전체-관통 비아 및 상기 복수의 유전체 층들 위에 유전체 층을 형성하는 단계;
상기 유전체 층에 복수의 본드 패드들을 형성하는 단계;
하이브리드 본딩을 통해 상기 유전체 층 및 상기 복수의 본드 패드들의 제 1 부분에 제 1 디바이스 다이를 본딩하는 단계; 및
상기 제 1 디바이스 다이의 실리콘-관통 비아(through-silicon via)에 다이 스택을 본딩하는 단계
를 포함하는 방법.
2. 제 1 항에 있어서,
하이브리드 본딩을 통해 상기 유전체 층 및 상기 복수의 본드 패드들의 제 2 부분에 제 2 디바이스 다이를 본딩하는 단계를 더 포함하며,
상기 복수의 재분배 라인들은 상기 제 1 디바이스 다이를 상기 제 2 디바이스 다이에 연결하는 것인, 방법.
3. 제 1 항에 있어서,
상기 복수의 재분배 라인들을 형성하는 단계는 다마신 공정을 포함하는 것인, 방법.
4. 제 1 항에 있어서,
상기 유전체-관통 비아는 어떠한 반도체 기판으로도 연장되지 않는 것인, 방법.
5. 제 1 항에 있어서,
상기 제 1 디바이스 다이에 추가 디바이스 다이를 본딩하는 단계로서, 상기 추가 디바이스 다이는 상기 제 1 디바이스 다이의 실리콘-관통 비아에 직접 본딩되는 것인, 상기 추가 디바이스 다이를 본딩하는 단계;
상기 추가 디바이스 다이의 반도체 기판 위에서 그리고 이 반도체 기판과 접촉하는 산화물 층을 형성하는 단계;
상기 산화물 층 내로 연장되는 본드 패드를 형성하는 단계; 및
하이브리드 본딩을 통해 상기 산화물 층 및 상기 본드 패드에 블랭크 다이를 본딩하는 단계
를 더 포함하는 방법.
6. 제 5 항에 있어서,
상기 본드 패드는 상기 추가 디바이스 다이의 반도체 기판 내로 연장되는 것인, 방법.
7. 제 5 항에 있어서,
상기 본드 패드는 상기 추가 디바이스 다이의 반도체 기판 내로 연장되지 않고 접촉하는 것인, 방법.
8. 방법에 있어서,
복수의 유전체 층들을 형성하는 단계;
상기 복수의 유전체 층들 각각에 복수의 재분배 라인들을 형성하는 단계;
상기 복수의 유전체 층들을 관통하는 제 1 유전체-관통 비아 및 제 2 유전체-관통 비아를 형성하는 단계;
상기 복수의 유전체 층들 위에 유전체 층을 형성하는 단계;
상기 제 1 유전체-관통 비아, 상기 제 2 유전체-관통 비아, 및 상기 복수의 재분배 라인들에 전기적으로 결합하는 복수의 본드 패드들을 상기 유전체 층에 형성하는 단계;
하이브리드 본딩을 통해 상기 유전체 층 및 상기 복수의 본드 패드들에 제 1 디바이스 다이 및 제 2 디바이스 다이를 본딩하는 단계로서, 상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이는 상기 복수의 재분배 라인들을 통해 전기적으로 상호 연결되는 것인, 상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이를 본딩하는 단계; 및
상기 제 2 디바이스에 다이 스택을 본딩하는 단계
를 포함하는 방법.
9. 제 8 항에 있어서,
상기 복수의 재분배 라인들은 다마신 공정을 이용하여 형성되는 것인, 방법.
10. 제 8 항에 있어서,
상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이의 대향 면들 상에 갭 충전 물질을 충전하는 단계;
상기 갭 충전 물질을 관통하는 제 3 유전체-관통 비아를 형성하는 단계; 및
상기 제 3 유전체-관통 비아에 바로 그리고 이 제 3 유전체-관통 비아와 물리적으로 접촉하게 제 3 디바이스 다이를 본딩하는 단계
를 더 포함하는 방법.
11. 제 10 항에 있어서,
상기 갭 충전 물질을 관통하는 제 4 유전체-관통 비아를 형성하는 단계를 더 포함하며,
상기 제 2 디바이스 다이는 상기 제 3 유전체-관통 비아에 바로 본딩되어, 상기 제 3 유전체-관통 비아와 물리적으로 접촉하며,
상기 다이 스택은 상기 제 4 유전체-관통 비아에 바로 본딩되어, 상기 제 4 유전체-관통 비아와 물리적으로 접촉하는 것인, 방법.
12. 제 8 항에 있어서,
상기 제 1 유전체-관통 비아 및 상기 제 2 유전체-관통 비아를 형성하는 단계는,
제 1 개구부 및 제 2 개구부를 형성하기 위해 상기 복수의 유전체 층들을 에칭하는 단계; 및
상기 제 1 개구부 및 상기 제 2 개구부를 전도성 물질로 충전하는 단계
를 포함하는 것인, 방법.
13. 제 8 항에 있어서,
상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이에서의 실리콘-관통 비아를 노출시키기 위해, 상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이를 박형화하는(thinning) 단계; 및
상기 실리콘-관통 비아에 제 3 디바이스 다이를 본딩하는 단계
를 더 포함하는 방법.
14. 제 13 항에 있어서,
상기 제 3 디바이스 다이 위에 유전체 층을 형성하는 단계; 및
벌크 웨이퍼를 상기 유전체 층에 본딩하는 단계
를 더 포함하는 방법.
15. 패키지에 있어서,
복수의 유전체 층들;
상기 복수의 유전체 층들 각각에 있는 복수의 재분배 라인들;
상기 복수의 유전체 층들을 관통하는 제 1 유전체-관통 비아;
상기 제 1 유전체-관통 비아 및 상기 복수의 재분배 라인들에 연결되며, 상기 제 1 유전체-관통 비아 및 상기 복수의 재분배 라인들 위에 있는 복수의 본드 패드들;
제 1 유전체 층으로서, 상기 복수의 본드 패드들은 상기 제 1 유전체 층 내에 배치되는 것인, 상기 제 1 유전체 층;
하이브리드 본딩을 통해 상기 제 1 유전체 층 및 상기 복수의 본드 패드들의 제 1 부분에 본딩되는 제 1 디바이스 다이;
상기 제 1 디바이스 다이의 양면들(opposite sides) 상의 갭 충전 물질;
상기 갭 충전 물질을 관통하는 제 2 유전체-관통 비아; 및
상기 제 2 유전체-관통 비아에 본딩되는 다이 스택
을 포함하는 패키지.
16. 제 15 항에 있어서,
하이브리드 본딩을 통해 상기 제 1 유전체 층 및 상기 복수의 본드 패드들의 제 2 부분에 본딩되는 제 2 디바이스 다이를 더 포함하며,
상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이는 상기 복수의 재분배 라인들을 통해 서로 전기적으로 결합되는 것인, 패키지.
17. 제 15 항에 있어서,
상기 제 1 디바이스 다이에 본딩되며 상기 제 1 디바이스 다이 위에 있는 제 2 디바이스 다이;
상기 제 2 디바이스 다이의 반도체 기판과 접촉하는 본드 패드로서, 상기 본드 패드의 적어도 일부는 상기 제 2 디바이스 다이의 반도체 기판 위에 있는 것인, 상기 본드 패드;
제 2 유전체 층으로서, 상기 본드 패드는 상기 제 2 유전체 층의 적어도 일부를 갖는 것인, 상기 제 2 유전체 층; 및
상기 제 2 유전체 층 및 상기 본드 패드에 본딩되며 상기 제 2 유전체 층 및 상기 본드 패드 위에 있는 벌크 기판
을 더 포함하는 패키지.
18. 제 17 항에 있어서,
상기 벌크 기판은 실리콘으로 형성되고, 어떠한 능동(active) 디바이스 및 수동(passive) 디바이스도 상기 벌크 기판 상에 형성되지 않는 것인, 패키지.
19. 제 17 항에 있어서,
상기 본드 패드는 또한 상기 제 2 디바이스 다이의 반도체 기판 내로 연장되는 것인, 패키지.
20. 제 17 항에 있어서,
상기 본드 패드는 그리드를 형성하는 것인, 패키지.

Claims (10)

  1. 방법에 있어서,
    복수의 유전체 층들을 형성하는 단계;
    상기 복수의 유전체 층들에 복수의 재분배 라인(redistribution line)들을 형성하는 단계;
    개구부를 형성하기 위해 상기 복수의 유전체 층들을 에칭하는 단계;
    상기 복수의 유전체 층들을 관통하는 유전체-관통 비아(through-dielectric via)를 형성하기 위해 상기 개구부를 충전하는 단계;
    상기 유전체-관통 비아 및 상기 복수의 유전체 층들 위에 유전체 층을 형성하는 단계;
    상기 유전체 층에 복수의 본드 패드들을 형성하는 단계;
    하이브리드 본딩을 통해 상기 유전체 층 및 상기 복수의 본드 패드들의 제 1 부분에 제 1 디바이스 다이를 본딩하는 단계;
    상기 제 1 디바이스 다이의 실리콘-관통 비아(through-silicon via)에 다이 스택을 본딩하는 단계;
    상기 제 1 디바이스 다이를 유전체 물질 내에 캡슐화하는 단계 - 상기 유전체 물질은 상기 유전체 층의 상부 표면 및 상기 복수의 본드 패드들의 제 2 부분과 접촉하는 하부 표면을 갖고, 상기 복수의 본드 패드들의 제 1 부분과 제 2 부분은 서로 분리된 상이한 부분들임 - ;
    상기 제 1 디바이스 다이에 제 2 디바이스 다이를 본딩하는 단계;
    상기 제 2 디바이스 다이의 반도체 기판의 반도체 물질 위에 있고 이 반도체 물질과 물리적으로 접촉하는 제 1 산화물 층을 형성하는 단계;
    상기 제 1 산화물 층 내로 연장되는 제 1 본드 패드를 형성하는 단계;
    블랭크 기판 상에 제 2 산화물 층 및 제 2 본드 패드를 형성하는 단계; 및
    하이브리드 본딩을 수행하여 상기 제 1 본드 패드를 상기 제 2 본드 패드에 본딩하고 상기 제 1 산화물 층을 상기 제 2 산화물 층에 본딩하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    하이브리드 본딩을 통해 상기 유전체 층 및 상기 복수의 본드 패드들의 제 3 부분에 제 3 디바이스 다이를 본딩하는 단계를 더 포함하며,
    상기 복수의 재분배 라인들은 상기 제 1 디바이스 다이를 상기 제 3 디바이스 다이에 연결하는 것인, 방법.
  3. 제 1 항에 있어서,
    상기 복수의 재분배 라인들을 형성하는 단계는 다마신 공정을 포함하는 것인, 방법.
  4. 제 1 항에 있어서,
    상기 유전체-관통 비아는 어떠한 반도체 기판으로도 연장되지 않는 것인, 방법.
  5. 삭제
  6. 방법에 있어서,
    복수의 유전체 층들을 형성하는 단계;
    상기 복수의 유전체 층들 각각에 복수의 재분배 라인들을 형성하는 단계;
    상기 복수의 유전체 층들을 관통하는 제 1 유전체-관통 비아 및 제 2 유전체-관통 비아를 형성하는 단계;
    상기 복수의 유전체 층들 위에 유전체 층을 형성하는 단계;
    상기 유전체 층에, 상기 제 1 유전체-관통 비아, 상기 제 2 유전체-관통 비아, 및 상기 복수의 재분배 라인들에 전기적으로 결합하는 복수의 본드 패드들을 형성하는 단계;
    하이브리드 본딩을 통해 상기 유전체 층 및 상기 복수의 본드 패드들에 제 1 디바이스 다이 및 제 2 디바이스 다이를 본딩하는 단계로서, 상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이는 상기 복수의 재분배 라인들을 통해 전기적으로 상호 연결되는 것인, 상기 제 1 디바이스 다이 및 제 2 디바이스 다이를 본딩하는 단계;
    상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이의 대향 면들 상에 갭 충전 물질을 충전하는 단계;
    상기 갭 충전 물질을 관통하는 제 3 유전체-관통 비아를 형성하는 단계;
    상기 제 1 디바이스 다이 및 상기 제 3 유전체-관통 비아에 바로 그리고 이 제 3 유전체-관통 비아와 물리적으로 접촉하게 제 3 디바이스 다이를 본딩하는 단계;
    상기 제 2 디바이스 다이에 다이 스택을 본딩하는 단계;
    상기 제 3 디바이스 다이의 반도체 기판의 반도체 물질 위에 있고 이 반도체 물질과 물리적으로 접촉하는 제 1 산화물 층을 형성하는 단계;
    상기 제 1 산화물 층 내로 연장되는 제 1 본드 패드를 형성하는 단계;
    블랭크 기판 상에 제 2 산화물 층 및 제 2 본드 패드를 형성하는 단계; 및
    하이브리드 본딩을 수행하여 상기 제 1 본드 패드를 상기 제 2 본드 패드에 본딩하고 상기 제 1 산화물 층을 상기 제 2 산화물 층에 본딩하는 단계
    를 포함하는 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 제 1 유전체-관통 비아 및 상기 제 2 유전체-관통 비아를 형성하는 단계는,
    제 1 개구부 및 제 2 개구부를 형성하기 위해 상기 복수의 유전체 층들을 에칭하는 단계; 및
    상기 제 1 개구부 및 상기 제 2 개구부를 전도성 물질로 충전하는 단계
    를 포함하는 것인, 방법.
  9. 제 6 항에 있어서,
    상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이에서의 실리콘-관통 비아를 노출시키기 위해, 상기 제 1 디바이스 다이 및 상기 제 2 디바이스 다이를 박형화하는(thinning) 단계; 및
    상기 실리콘-관통 비아에 제 3 디바이스 다이를 본딩하는 단계
    를 더 포함하는 방법.
  10. 패키지에 있어서,
    복수의 유전체 층들;
    상기 복수의 유전체 층들 각각에 있는 복수의 재분배 라인들;
    상기 복수의 유전체 층들을 관통하는 제 1 유전체-관통 비아;
    상기 제 1 유전체-관통 비아 및 상기 복수의 재분배 라인들에 연결되며, 상기 제 1 유전체-관통 비아 및 상기 복수의 재분배 라인들 위에 있는 복수의 본드 패드들;
    제 1 유전체 층으로서, 상기 복수의 본드 패드들은 상기 제 1 유전체 층 내에 배치되는 것인, 상기 제 1 유전체 층;
    하이브리드 본딩을 통해 상기 제 1 유전체 층 및 상기 복수의 본드 패드들의 제 1 부분에 본딩되는 제 1 디바이스 다이;
    상기 제 1 디바이스 다이의 양면들(opposite sides) 상의 갭 충전 물질;
    상기 갭 충전 물질을 관통하는 제 2 유전체-관통 비아;
    상기 제 2 유전체-관통 비아에 본딩되는 다이 스택;
    상기 제 1 디바이스 다이 위에 있고 상기 제 1 디바이스 다이에 본딩되는 제 2 디바이스 다이;
    상기 제 2 디바이스 다이의 반도체 기판의 반도체 물질 위에 있고 이 반도체 물질과 물리적으로 접촉하는 제 1 산화물 층;
    상기 제 1 산화물 층 내로 연장되는 제 1 본드 패드;
    블랭크 기판; 및
    상기 블랭크 기판 상에서 상기 제 1 산화물 층에 본딩되는 제 2 산화물 층 및 상기 제 1 본드 패드에 본딩되는 제 2 본드 패드
    를 포함하는 패키지.
KR1020170162899A 2017-04-10 2017-11-30 Si 기판-프리 인터포저를 갖는 패키지 및 이의 형성 방법 KR102099744B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762483813P 2017-04-10 2017-04-10
US62/483,813 2017-04-10
US15/640,987 2017-07-03
US15/640,987 US10522449B2 (en) 2017-04-10 2017-07-03 Packages with Si-substrate-free interposer and method forming same

Publications (2)

Publication Number Publication Date
KR20180114491A KR20180114491A (ko) 2018-10-18
KR102099744B1 true KR102099744B1 (ko) 2020-04-13

Family

ID=63711227

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170162899A KR102099744B1 (ko) 2017-04-10 2017-11-30 Si 기판-프리 인터포저를 갖는 패키지 및 이의 형성 방법

Country Status (4)

Country Link
US (3) US10522449B2 (ko)
KR (1) KR102099744B1 (ko)
CN (1) CN108695176B (ko)
TW (1) TWI681476B (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
CN108288616B (zh) 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11296706B2 (en) * 2018-06-27 2022-04-05 Intel Corporation Embedded network on chip accessible to programmable logic fabric of programmable logic device in multi-dimensional die systems
KR102534734B1 (ko) * 2018-09-03 2023-05-19 삼성전자 주식회사 반도체 패키지
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
KR102538181B1 (ko) * 2018-10-24 2023-06-01 삼성전자주식회사 반도체 패키지
KR102596758B1 (ko) 2018-10-24 2023-11-03 삼성전자주식회사 반도체 패키지
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
JP2020088069A (ja) * 2018-11-20 2020-06-04 凸版印刷株式会社 半導体パッケージ基板およびその製造方法
TWI728561B (zh) * 2018-11-29 2021-05-21 台灣積體電路製造股份有限公司 半導體封裝件以及其製造方法
US11282761B2 (en) 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
DE102019128274A1 (de) * 2019-05-30 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package-in-Package-gebildetes System
US11189599B2 (en) * 2019-05-30 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. System formed through package-in-package formation
US11562983B2 (en) * 2019-06-28 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package having multiple chips integrated therein and manufacturing method thereof
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
KR102661671B1 (ko) * 2019-07-25 2024-04-29 삼성전자주식회사 적층된 반도체 칩들을 포함하는 반도체 패키지
US11094654B2 (en) * 2019-08-02 2021-08-17 Powertech Technology Inc. Package structure and method of manufacturing the same
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11837575B2 (en) 2019-08-26 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding passive devices on active device dies to form 3D packages
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
DE102020114141B4 (de) * 2019-10-18 2024-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integriertes schaltungspackage und verfahren
US11515173B2 (en) * 2019-12-27 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11282816B2 (en) * 2020-01-17 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory packages and methods of forming same
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11244939B2 (en) * 2020-03-26 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US20210335627A1 (en) * 2020-04-23 2021-10-28 Microchip Technology Incorporated Backside interconnect for integrated circuit package interposer
DE102020128855A1 (de) 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets-3d-soic-systemintegrations- und herstellungsverfahren
US11462495B2 (en) 2020-05-21 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets 3D SoIC system integration and fabrication methods
US11508665B2 (en) * 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
US11469197B2 (en) * 2020-08-26 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11538760B2 (en) * 2020-12-17 2022-12-27 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US11652075B2 (en) 2021-05-13 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Honeycomb pattern for conductive features
US20220399294A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Microelectronic assemblies having a hybrid bonded interposer for die-to-die fan-out scaling
US11894293B2 (en) * 2021-07-23 2024-02-06 Advanced Semiconductor Engineering, Inc. Circuit structure and electronic structure
US20230110957A1 (en) * 2021-10-13 2023-04-13 Mediatek Inc. Electronic device with stacked printed circuit boards
WO2023179845A1 (en) * 2022-03-22 2023-09-28 Huawei Digital Power Technologies Co., Ltd. Semiconductor power entity and method for producing such entity by hybrid bonding

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100123241A1 (en) 2008-11-18 2010-05-20 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Semiconductor chip with through-silicon-via and sidewall pad
CN103579204A (zh) 2012-07-18 2014-02-12 台湾积体电路制造股份有限公司 包括电容器的封装结构及其形成方法
US20160013133A1 (en) * 2014-07-14 2016-01-14 Qualcomm Incorporated Air gap between tungsten metal lines for interconnects with reduced rc delay
US20160372395A1 (en) * 2015-06-22 2016-12-22 Inotera Memories, Inc. Wafer level package and fabrication method thereof

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3973340B2 (ja) 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP2003298232A (ja) 2002-04-02 2003-10-17 Sony Corp 多層配線基板の製造方法および多層配線基板
JP2006253631A (ja) 2005-02-14 2006-09-21 Fujitsu Ltd 半導体装置及びその製造方法、キャパシタ構造体及びその製造方法
US7621041B2 (en) 2005-07-11 2009-11-24 E. I. Du Pont De Nemours And Company Methods for forming multilayer structures
US7514797B2 (en) 2007-05-31 2009-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die wafer level packaging
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8227902B2 (en) 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
US7825024B2 (en) 2008-11-25 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming through-silicon vias
US7858441B2 (en) 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US8168529B2 (en) * 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
US8552563B2 (en) 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US20110186960A1 (en) 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
EP2557597A4 (en) 2010-04-07 2014-11-26 Shimadzu Corp RADIATION DETECTOR AND METHOD FOR MANUFACTURING SAME
US8546188B2 (en) 2010-04-09 2013-10-01 International Business Machines Corporation Bow-balanced 3D chip stacking
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8836137B2 (en) 2012-04-19 2014-09-16 Macronix International Co., Ltd. Method for creating a 3D stacked multichip module
JP5704230B2 (ja) 2011-03-31 2015-04-22 トヨタ自動車株式会社 ベルト式無段変速機
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8642385B2 (en) * 2011-08-09 2014-02-04 Alpha & Omega Semiconductor, Inc. Wafer level package structure and the fabrication method thereof
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9391041B2 (en) * 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8946884B2 (en) 2013-03-08 2015-02-03 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (SSIT) product
US9337073B2 (en) 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
US9446467B2 (en) 2013-03-14 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate rinse module in hybrid bonding platform
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9443796B2 (en) 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9728453B2 (en) 2013-03-15 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding integrated with CMOS processing
US9373434B2 (en) 2013-06-20 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Inductor assembly and method of using same
US9324698B2 (en) 2013-08-13 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US9633869B2 (en) * 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
US9257399B2 (en) 2013-10-17 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D integrated circuit and methods of forming the same
US9184128B2 (en) 2013-12-13 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC package and methods of forming the same
US9425150B2 (en) 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9583460B2 (en) 2014-02-14 2017-02-28 Qualcomm Incorporated Integrated device comprising stacked dies on redistribution layers
US9735129B2 (en) 2014-03-21 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9331021B2 (en) 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9711379B2 (en) 2014-04-30 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D stacked-chip package
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9418877B2 (en) 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US20150340305A1 (en) * 2014-05-20 2015-11-26 Freescale Semiconductor, Inc. Stacked die package with redistribution layer
US9385110B2 (en) * 2014-06-18 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
US9515035B2 (en) * 2014-12-19 2016-12-06 International Business Machines Corporation Three-dimensional integrated circuit integration
US10319701B2 (en) * 2015-01-07 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded 3D integrated circuit (3DIC) structure
US10032704B2 (en) 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
US9461110B1 (en) * 2015-04-30 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9666523B2 (en) * 2015-07-24 2017-05-30 Nxp Usa, Inc. Semiconductor wafers with through substrate vias and back metal, and methods of fabrication thereof
US11018025B2 (en) 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US9691743B2 (en) * 2015-09-21 2017-06-27 Nxp Usa, Inc. Localized redistribution layer structure for embedded component package and method
KR101787832B1 (ko) * 2015-10-22 2017-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
CN108476585B (zh) 2015-12-02 2021-05-18 弗莱克斯有限公司 Pcb混合重分布层
US9893042B2 (en) 2015-12-14 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9818726B2 (en) * 2015-12-28 2017-11-14 International Business Machines Corporation Chip stack cooling structure
US9773757B2 (en) 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
KR102579880B1 (ko) * 2016-05-12 2023-09-18 삼성전자주식회사 인터포저, 반도체 패키지, 및 인터포저의 제조 방법
TWM531651U (zh) 2016-05-17 2016-11-01 zhi-xiong Li 無基板中介層及應用彼之半導體裝置
KR102570582B1 (ko) * 2016-06-30 2023-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100123241A1 (en) 2008-11-18 2010-05-20 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Semiconductor chip with through-silicon-via and sidewall pad
CN103579204A (zh) 2012-07-18 2014-02-12 台湾积体电路制造股份有限公司 包括电容器的封装结构及其形成方法
US20160013133A1 (en) * 2014-07-14 2016-01-14 Qualcomm Incorporated Air gap between tungsten metal lines for interconnects with reduced rc delay
US20160372395A1 (en) * 2015-06-22 2016-12-22 Inotera Memories, Inc. Wafer level package and fabrication method thereof

Also Published As

Publication number Publication date
CN108695176A (zh) 2018-10-23
US20200083151A1 (en) 2020-03-12
US11469166B2 (en) 2022-10-11
CN108695176B (zh) 2020-12-22
KR20180114491A (ko) 2018-10-18
TW201842598A (zh) 2018-12-01
TWI681476B (zh) 2020-01-01
US20180294212A1 (en) 2018-10-11
US10748841B2 (en) 2020-08-18
US10522449B2 (en) 2019-12-31
US20200381346A1 (en) 2020-12-03

Similar Documents

Publication Publication Date Title
KR102099744B1 (ko) Si 기판-프리 인터포저를 갖는 패키지 및 이의 형성 방법
KR102112640B1 (ko) 무 Si 기판 인터포저를 갖는 패키지 및 그 형성 방법
US11610858B2 (en) Packages with Si-substrate-free interposer and method forming same
TWI652773B (zh) 封裝結構及其製造方法
US9564420B2 (en) Functional block stacked 3DIC and method of making same
CN111211102A (zh) 半导体装置及半导体封装
KR20200002557A (ko) 반도체 디바이스 패키지 및 방법
TW202114111A (zh) 封裝
US20230230909A1 (en) Packages with Si-Substrate-Free Interposer and Method Forming Same
US11769718B2 (en) Packages with Si-substrate-free interposer and method forming same
KR102628146B1 (ko) 반도체 패키지 및 이를 형성하는 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant