KR102661671B1 - 적층된 반도체 칩들을 포함하는 반도체 패키지 - Google Patents

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Abstract

반도체 스택을 포함하는 반도체 패키지가 설명된다. 상기 반도체 스택은 나란하게 배치된 제1 하부 칩 및 제2 하부 칩, 상기 제1 하부 칩 및 제2 하부 칩 사이에 배치된 갭 필러, 및 상기 제1 하부 칩, 제2 하부 칩 및 갭 필러 상에 배치된 제1 상부 칩을 포함할 수 있다. 상기 제1 하부 칩은, 상면에 배치된 다수의 제1 상면 패드들 및 상면 유전체층을 포함할 수 있다. 상기 제2 하부 칩은, 상면에 배치된 다수의 제2 상면 패드들 및 상면 유전체층을 포함할 수 있다. 상기 제1 상부 칩은, 하면에 배치된 다수의 하면 패드들 및 하면 유전체층을 포함할 수 있다. 상기 제2 하부 칩의 제2 상면 패드들은, 상기 제1 상부 칩의 하면 패드들보다 넓을 수 있다. 상기 하부 칩들의 상부 패드들 중 적어도 하나는 상기 갭 필러의 윗부분까지 수평으로 연장될 수 있다. 상기 상부 칩과 하부 칩들 간에는, 서로 접하는 금속끼리 메탈-메탈 직접 본딩을 하고, 서로 접하는 유전체층끼리 직접 본딩하는 하이브리드 본딩할 수 있다.

Description

적층된 반도체 칩들을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE HAVING STACKED SEMICONDUCTOR CHIPS}
본 발명은 미세 피치를 가지는 반도체 칩 간의 접촉 불량을 줄이고, 실장 된 반도체 칩들 간에 고속 연결이 가능한, 적층된 반도체 칩들을 포함하는 반도체 패키지에 관한 것이다.
반도체 소자의 고집적화 및 고성능화에 따라 미세 피치(Fine Pitch)를 가지게 되며, 반도체 칩 간에 고속 연결이 필요한 경우가 많아지고 있다. 고속 연결을 위해서는, 연결 경로가 짧아질 필요가 있는데, 기존에 마이크로 범프를 이용한 방식에서는 신호 전달 경로가 짧아지는 것에 한계가 있다. 반도체 소자가 미세 피치를 가지면, 패드들 또는 마이크로 범프들 간의 거리가 작아져, 반도체 칩들을 적층할 때 정확한 위치에서 조금이라도 어긋나게 되면, 패드들간 접촉 불량이 발생하게 된다. 따라서, 고속 연결이 가능하며, 미세 피치를 가지는 패드들간의 접촉 불량을 줄일 수 있는 반도체 패키지 구조의 개발이 필요하다.
본 개시의 실시예들이 해결하고자 하는 과제는, 하부 칩들의 상면 패드들이 상부 칩의 하면 패드들보다 넓음으로써, 미세 피치를 가지는 반도체 칩들을 적층할 때 접촉 불량을 줄이는 것이며, 하부 칩들 사이의 갭 필러 상에 패드를 배치시켜 공간 활용을 하고, 패드들간 직접 본딩을 함으로써, 반도체 칩들 간에 고속 연결이 가능하도록 하는 것이다.
본 개시의 일 실시예에 의한 반도체 패키지는, 반도체 스택을 포함할 수 있다. 상기 반도체 스택은 나란하게 배치된 제1 하부 칩 및 제2 하부 칩, 상기 제1 하부 칩 및 제2 하부 칩 사이에 배치된 갭 필러, 및 상기 제1 하부 칩, 제2 하부 칩 및 갭 필러 상에 배치된 제1 상부 칩을 포함할 수 있다. 상기 제1 하부 칩은, 상면에 배치된 다수의 제1 상면 패드들 및 상면 유전체층을 포함할 수 있다. 상기 제2 하부 칩은, 상면에 배치된 다수의 제2 상면 패드들 및 상면 유전체층을 포함할 수 있다. 상기 제1 상부 칩은, 하면에 배치된 다수의 하면 패드들 및 하면 유전체층을 포함할 수 있다. 상기 제2 하부 칩의 제2 상면 패드들은, 상기 제1 상부 칩의 하면 패드들보다 넓을 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지는, 반도체 스택을 포함할 수 있다. 상기 반도체 스택은, 나란하게 배치된 제1 하부 칩 및 제2 하부 칩, 상기 제1 하부 칩 및 제2 하부 칩 사이에 배치된 갭 필러, 및 상기 제1 하부 칩, 제2 하부 칩 및 갭 필러 상에 배치된 제1 상부 칩을 포함할 수 있다. 상기 제1 하부 칩은, 상면에 배치된 다수의 제1 상면 패드들 및 상면 유전체층을 포함할 수 있다. 상기 제2 하부 칩은, 상면에 배치된 다수의 제2 상면 패드들 및 상면 유전체층을 포함할 수 있다. 상기 제2 하부 칩의 제2 상면 패드들 중 적어도 하나는, 상기 갭 필러 상으로 수평으로 연장될 수 있다. 상기 제1 상부 칩은, 하면에 배치된 다수의 하면 패드들 및 하면 유전체층을 포함할 수 있다. 상기 제1 하부 칩의 제1 상면 패드들 및 상기 제2 하부 칩의 제2 상면 패드들 중 일부는, 상기 제1 상부 칩의 하면 패드들과 직접적으로 본딩될 수 있다. 상기 제1 상부 칩의 하면 유전체층은, 상기 제1 하부 칩의 상면 유전체층 및 제2 하부 칩의 상면 유전체층에 직접적으로 본딩할 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지는, 패키지 기판, 상기 패키지 기판의 상면에 배치된 반도체 스택, 및 상기 반도체 스택을 덮는 하우징을 포함할 수 있다. 상기 반도체 스택은, 나란하게 배치된 제1 하부 칩 및 제2 하부 칩, 상기 제1 하부 칩 및 제2 하부 칩 사이에 배치된 갭 필러, 및 상기 제1 하부 칩, 제2 하부 칩 및 갭 필러 상에 배치된 제1 상부 칩을 포함할 수 있다. 상기 제1 하부 칩은, 상면에 배치된 다수의 제1 상면 패드들 및 상면 유전체층을 포함할 수 있다. 상기 제2 하부 칩은, 상면에 배치된 다수의 제2 상면 패드들 및 상면 유전체층을 포함할 수 있다. 상기 갭 필러는, 상면에 배치된 다수의 갭 패드들 및 갭 상면 유전체층을 포함할 수 있다. 상기 제1 상부 칩은, 하면에 배치된 다수의 하면 패드들 및 하면 유전체층을 포함할 수 있다. 상기 제1 하부 칩의 제1 상면 패드들은, 상기 제1 상부 칩의 하면 패드들보다 넓을 수 있다. 상기 제2 하부 칩의 제2 상면 패드들은, 상기 제1 상부 칩의 하면 패드들보다 넓을 수 있다. 상기 제1 하부 칩의 제1 상면 패드들 및 상기 제2 하부 칩의 제2 상면 패드들 중 일부는, 상기 제1 상부 칩의 하면 패드들과 직접적으로 본딩될 수 있다. 상기 제1 상부 칩의 하면 유전체층은, 상기 제1 하부 칩의 상면 유전체층 및 제2 하부 칩의 상면 유전체층에 직접적으로 본딩할 수 있다.
본 개시의 일 실시예에 따르면, 반도체 패키지는 하부 칩들의 상면 패드들이 상부 칩의 하면 패드들보다 넓을 수 있다. 일 실시예에 따른 반도체 패키지는 나란하게 배치된 하부 칩들 사이의 갭 필러 상으로, 하부 칩의 상면 패드들 중 적어도 하나가 수평으로 연장될 수 있다. 일 실시예에 따른 반도체 패키지는 반도체 칩들의 패드들간 직접적으로 본딩 할 수 있다. 따라서, 일 실시예에 의한 반도체 패키지는 미세 피치를 가지는 반도체 칩들을 적층할 때, 상부 칩의 배열이 미세하게 틀어지더라도 접촉 불량이 일어나지 않을 수 있다. 또한, 패드들간 직접적으로 본딩 함으로써, 반도체 칩들 간에 고속 연결을 할 수 있다.
도 1은 본 개시의 일 실시예에 의한 반도체 스택의 상면도이다.
도 2 내지 도 7은 본 개시의 다양한 실시예들에 의한 반도체 스택의 단면을 도시한 도면들이다.
도 8 및 도 9는 본 개시의 다양한 실시예들에 의한 반도체 패키지의 단면을 도시한 도면들이다.
도 10 및 도 11은 본 개시의 다양한 실시예들에 의한 반도체 스택의 상면도들이다.
도 12는 본 개시의 일 실시예에 의한 반도체 패키지의 단면을 도시한 도면이다.
도 1은 본 개시의 일 실시예에 의한 반도체 스택(2)의 상면도이고, 도 2 내지 도 7은 본 개시의 다양한 실시예들에 의한 반도체 스택(2)의 단면을 도시한 도면들이다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시예에 의한 반도체 스택(2)은 제1 하부 칩(40A), 제2 하부 칩(40B), 상부 칩(50), 및 갭 필러(70)를 포함할 수 있다. 제1 하부 칩(40A) 및 제2 하부 칩(40B)은 나란하게 배치될 수 있다. 갭 필러(70)는 제1 하부 칩(40A) 및 제2 하부 칩(40B) 사이에 배치될 수 있다. 상부 칩(50)은 제1 하부 칩(40A), 제2 하부 칩(40B), 및 갭 필러(70)상에 배치될 수 있다. 제1 하부 칩(40A)은, 상면에 배치된 다수의 제1 상면 패드들(44A) 및 상면 유전체층(45A)을 포함할 수 있다. 제2 하부 칩(40B)은, 상면에 배치된 다수의 제1 상면 패드들(44B) 및 상면 유전체층(45B)을 포함할 수 있다. 상부 칩(50)은, 하면에 배치된 다수의 하면 패드(51)들 및 하면 유전체층(52)을 포함할 수 있다. 제2 하부 칩(40B)의 제2 상면 패드(44B)들은 상부 칩(50)의 하면 패드(51)들보다 넓을 수 있다.
미세 피치를 가지는 반도체 칩(40A, 40B, 50)들을 적층함에 있어서, 하부 칩(40A, 40B)들 위에 상부 칩(50)을 적층할 때, 배열이 미세하게만 틀어져도 접촉 불량이 발생한다. 하부 칩(40A, 40B)들의 상면 패드(44A, 44B)들이 상부 칩(50)의 하면 패드(51)들보다 넓음으로써, 접촉 불량을 줄일 수 있다. 또한, 제1 및 제2 하부 칩(40A, 40B)들 사이의 간격이 벌어지거나 좁아지는 경우에도 접촉 불량을 방지하는 효과가 있다. 예를 들어, 상부 칩(50)의 하면 패드(51)들을 제1 하부 칩(40A)의 제1 상면 패드(44A)들에 우선적으로 정렬하면, 넓은 제2 하부 칩(40B)의 제2 상면 패드(44B)들에 상부 칩(50)의 나머지 하면 패드(51)들이 접촉할 수 있으므로 반도체 칩(40A, 40B, 50)들 간의 접촉 불량을 줄일 수 있다.
제2 하부 칩(40B)의 제2 상면 패드(44B)들 중 적어도 하나는 갭 필러(70) 상으로 수평으로 연장될 수 있다. 도 2를 참조하면, 갭 필러(70)와 가장 가까운 제2 하부 칩(40B)의 제2 상면 패드(44B)가 갭 필러(70) 상으로 수평으로 연장된 것을 볼 수 있다. 이러한 경우, 미세 피치를 가지는 반도체 칩(40A, 40B, 50)에서, 하부 칩(40A, 40B)들 사이의 갭 필러(70)의 윗부분까지 패드(44B) 영역으로 활용할 수 있게 됨으로써, 제2 하부 칩(40B)의 상면 패드(44B)들의 넓이를 보다 더 크게 연장할 수 있다.
도 3을 참조하면, 제1 하부 칩(40A)의 제1 상면 패드(44A)들도 상부 칩(50)의 하면 패드(51)들보다 넓을 수 있다. 이러한 경우, 상부 칩(50)의 하면 패드(51)들을, 제1 하부 칩(40A) 및 제2 하부 칩(40B) 중 어느 하나의 상면 패드(44A, 44B)들에 우선적으로 정렬하지 않아도 반도체 칩(40A, 40B, 50)들 간의 접촉 불량을 줄일 수 있다.
도 4를 참조하면, 제1 하부 칩(44A)의 제1 상면 패드(44A)들 중 적어도 어느 하나와, 제2 하부 칩(44B)의 제2 상면 패드(44B)들 중 적어도 어느 하나는, 갭 필러(70) 상으로 수평으로 연장될 수 있다. 이 경우, 하부 칩(40A, 40B)들 사이의 갭 필러(70) 부분을 패드(44A, 44B)들이 배치되는 영역으로 활용할 수 있다.
도 5 내지 도 7을 참조하면, 반도체 스택(2)은 나란하게 배치된 제1 하부 칩(40A), 제2 하부 칩(40B), 및 갭 필러(70)의 하부에 배치된 인터포저(30)를 더 포함할 수 있다. 인터포저(30)는, 실리콘 또는 유리의 재질을 포함할 수 있다. 인터포저(30)는 범프(31), 인터포저 패드(32), 유전체층(33), 및 인터포저 회로(34)를 포함할 수 있다. 인터포저(30)는 상면과 하면을 포함할 수 있다. 인터포저(30)의 상면은, 반도체 칩(40A, 40B, 50)들이 적층된 반도체 스택(2)이 실장 될 수 있는 면이다. 인터포저(30)의 상면에는, 인터포저(30)와 반도체 칩(40A, 40B, 50)들을 전기적으로 연결하기 위한 인터포저 패드(32)들, 및 인터포저 패드(32)들을 서로 절연시키기 위한 유전체층(33)이 배치될 수 있다. 인터포저(30)의 하면은 상면의 반대 면으로 정의될 수 있다. 인터포저(30)의 하면 상에는 솔더 볼과 같은 범프(31)들이 배치될 수 있다. 인터포저(30)의 상면과 하면 사이에는 재배선층(RDL)과 같은 인터포저 회로(34)가 배치될 수 있다.
도 5를 참조하면, 인터포저 패드(32)들은, 제1 하부 칩(40A)의 하면 패드(41A)들 및 제2 하부 칩(40B)의 하면 패드(41B)들 보다 넓을 수 있다. 인터포저 패드(32)들이 하부 칩(40A, 40B)들의 하면 패드(41A, 41B)들보다 넓음으로써, 미세 피치를 가지는 반도체 칩(40A, 40B, 50)들을 인터포저(30) 상에 적층할 때, 접촉 불량을 줄일 수 있다.
일 실시예에서, 제1 하부 칩(40A)의 제1 상면 패드(44A)들과 하면 패드(41A)들은 동일한 면적을 가질 수 있고, 제2 하부 칩(40B)의 제2 상면 패드(44B)들과 하면 패드(41B)들은 동일한 면적을 가질 수 있다. 이러한 경우, 전체적인 반도체 칩(40A, 40B, 50)들 간의 접촉 불량을 줄이기 위해서, 인터포저 패드(32)들, 하부 칩(40A, 40B)들의 패드(41A, 44A, 41B, 44B)들, 및 제1 상부 칩(50)의 하부 패드(51)들 순서대로 패드의 면적이 넓을 수 있다.
도 8 및 도 9는 본 개시의 다양한 실시예들에 의한 반도체 패키지(1)의 단면을 도시한 도면들이다. 도 8을 참조하면, 본 개시의 일 실시예에 의한 반도체 패키지(1)는 패키지 기판(10), 패키지 기판(10) 상에 실장된 반도체 스택(2) 및 반도체 스택(2)을 덮는 하우징(20)을 더 포함할 수 있다.
패키지 기판(10)은 상면과 하면을 포함할 수 있다. 패키지 기판(10)의 상면에는 반도체 스택(2)이 배치될 수 있고, 하면에는 솔더 볼과 같은 범프(11)들이 배치될 수 있다. 패키지 기판(10)은 반도체 칩들(40A, 40B, 50)과 외부 회로(미도시)를 연결하며, 외부 충격으로부터 반도체 칩(40A, 40B, 50)들을 보호하고 지지할 수 있다. 예를 들어, 패키지 기판(10)은 인쇄회로기판(PCB: Printed Circuit Board)을 포함할 수 있다. 일 실시예에서, 인터포저(30)는 생략될 수 있다. 예를 들어, 패키지 기판(10) 상에 반도체 스택(2)이 직접적으로 실장될 수도 있다.
하우징(20)은, 반도체 칩(40A, 40B, 50)들을 외부 환경으로부터 보호하며, 몰드(mold) 공정에 의해 생성될 수 있다. 하우징(20)은 에폭시몰딩컴파운드(EMC)를 포함할 수 있다. 일 실시예에서, 하우징(20)은 생략될 수도 있다.
본 개시에 의한 반도체 패키지(1)에서, 인터포저(30)와 하부 칩(40A, 40B)들 간의 결합, 또는 하부 칩(40A, 40B)들과 상부 칩(50) 간의 결합은 하이브리드 본딩(Hybrid Bonding) 방법을 이용하여 본딩될 수 있다. 예를 들어, 서로 접하는 금속끼리 (Metal-to-Metal) 직접적으로 본딩될 수 있고, 서로 접하는 유전체층끼리 (Dielectric-to-Dielectric) 직접적으로 본딩될 수 있다. 즉, 제1 하부 칩(40A)의 제1 상면 패드(44A)들 및 제2 하부 칩(40B)의 제2 상면 패드(44B)들 중 일부는, 상부 칩(50)의 하면 패드(51)들과 직접적으로 본딩될 수 있고, 상부 칩(50)의 하면 유전체층(52)은, 제1 하부 칩(40A)의 상면 유전체층(45A) 및 제2 하부 칩(40B)의 상면 유전체층(45B)과 직접적으로 본딩될 수 있다.
일 실시예에서, 제1 하부 칩(40A) 및 제2 하부 칩(40B)의 하면 패드(41A, 41B)들은 인터포저 패드(32)들과 직접적으로 본딩될 수 있고, 제1 하부 칩(40A) 및 제2 하부 칩(40B)의 하면 유전체층(42A, 42B)은 인터포저(30)의 유전체층(33)과 직접적으로 본딩될 수 있다.
하이브리드 본딩(Hybrid Bonding) 방법을 통해, 기존의 범프(Bump)와 폴리머층이 제거될 수 있고, 상하 간격이 없는 다단 스택이 가능하며, 전체적인 반도체 패키지(1)의 두께 축소 및 반도체 칩(40A, 40B, 50)들 간에 고속으로 신호 송신을 할 수 있다. 하이브리드 본딩 방법을 이용할 경우, 하부 칩(40A, 40B)들 간의 두께 차이를 보상할 수 있는 범프 등이 없이, 서로 접하는 패드들(44A-51, 44B-51) 간에 직접 본딩해야 하는 바, 하부 칩(40A, 40B)들 상에 상부 칩(50)을 적층 하기 이전에 CMP(Chemical Mechanical Polishing) 공정 등을 통해 하부 칩(40A, 40B)들의 상면들이 평탄화될 수 있다.
도 9를 참조하면, 나란하게 배치된 두 개의 하부 칩(40A, 40B)들 사이에 배치된 갭 필러(70)는, 상면에 배치된 다수의 갭 패드(72)들 및 갭 상면 유전체층(71)을 포함할 수 있고, 갭 필러(70)를 관통하며 상단이 하나의 갭 패드(72)와 접촉하는 갭 비아(Gap Via)(73)를 더 포함할 수도 있다.
갭 필러(70)는, 폴리머(Polymer) 또는 수지(resin) 같은 유전체를 포함할 수 있다. 갭 상면 유전체층(71)은, 절연성을 가지는 물질로서 폴리머(Polymer) 또는 실리콘 산화물(Silicon Oxide)을 포함할 수 있다. 갭 상면 유전체층(71)은, 제1 하부 칩(40A) 의 상면 유전체층(45A) 및 제2 하부 칩(40B)의 상면 유전체층(45B)과 공면을 가질 수 있고, 동일한 물질을 포함할 수 있다. 갭 패드(72)들은, 도전성을 가지는 물질로서 구리(Copper) 재질을 포함할 수 있다. 갭 비아(73)는, 하단이 패키지 기판(10), 인터포저 패드(32), 하부 칩(40A, 40B)의 상면 패드(44A, 44B), 및 상부 칩(50)의 상면 패드(54) 중 어느 하나에 접촉할 수 있다.
일 실시예에서, 갭 패드(72)는 대응하는 반도체 칩(50)의 하면 패드(51)와 직접적으로 메탈-메탈 본딩될 수 있고, 갭 상면 유전체층(71)은 대응하는 반도체 칩(50)의 하면 유전체층(52)과 직접적으로 본딩될 수 있다.
도 10 및 도 11은 본 개시의 다양한 실시예들에 의한 반도체 스택(2)의 상면도들이고, 도 12는 본 개시의 일 실시예에 의한 반도체 패키지(1)의 단면을 도시한 도면이다. 도 10을 참조하면, 반도체 스택(2)은 제1 하부 칩(40A) 및 제2 하부 칩(40B)과 동일한 레벨에 배치된 제4 하부 칩(40D) 및 제5 하부 칩(40E)을 더 포함할 수 있고, 상부 칩(50)은 제4 하부 칩(40D) 및 제5 하부 칩(40E)의 상단 일부를 덮을 수 있다. 즉, 네 개의 하부 칩(40A, 40B, 40D, 40E)들 위에 적어도 하나의 상부 칩(50)이 적층된 구조를 가질 수 있다. 나란하게 배치된 하부 칩(40A, 40B, 40D, 40E)들 사이에는 각각 갭 필러(70)가 배치될 수 있다.
도 11을 참조하면, 반도체 스택(2)은, 나란하게 배치된 제1 내지 제3 하부 칩(40A, 40B, 40C)들, 갭 필러들(70) 및 제1 및 제2 상부 칩들(50A, 50B)를 포함할 수 있다. 갭 필러들(70)은 제1 내지 제3 하부 칩(40A, 40B, 40C)들 사이에 각각 배치될 수 있다. 제1 상부 칩(50A)은 제1 하부 칩(40A), 제2 하부 칩(40B), 및 제1 하부 칩(40A)과 제2 하부 칩(40B) 사이의 갭 필러(70) 상에 배치될 수 있다. 제2 상부 칩(50B)은 제2 하부 칩(40B), 제3 하부 칩(40C), 및 제2 하부 칩(40B)과 제3 하부 칩(40C) 사이의 갭 필러(70) 상에 배치될 수 있다.
도 12를 참조하면, 반도체 스택(2)은 제1 상부 칩(50A), 제2 상부 칩(50B), 및 제1 상부 칩(50A)과 제2 상부 칩(50B) 사이의 갭 필러(70) 상에 배치된 최상부 칩(60)을 더 포함할 수 있다.
일 실시예에서, 제1 내지 제3 하부 칩(40A, 40B, 40C)들의 제1 내지 제3 상면 패드(44A, 44B, 44C)들은, 제1 및 제2 상부 칩(50A, 50B)들의 제1 및 제2 하면 패드(51A, 51B)들 보다 넓을 수 있다. 제1 및 제2 상부 칩(50A, 50B)들의 제1 및 제2 상면 패드(54A, 54B)들은, 최상부 칩(60)의 최상부 하면 패드(61)들 보다 넓을 수 있다. 인터포저(30)의 인터포저 패드(32)들은, 제1 내지 제3 하부 칩(40A, 40B, 40C)들의 제1 내지 제3 하면 패드(41A, 41B, 41C)들 보다 넓을 수 있다. 또한, 각각의 제1 내지 제3 하부 칩들(40A, 40B, 40C) 및 제1 및 제2 상부 칩들(50A, 50B)의 제1 내지 제3 상면 패드(44A, 44B, 44C, 54A, 54B)들 중 적어도 하나는, 갭 필러들(70)의 상면으로 수평으로 연장될 수 있다.
본 개시에 의한 반도체 패키지(1)에서, 인터포저(30)와 제1 내지 제3 하부 칩(40A, 40B, 40C)들 간의 결합, 제1 내지 제3 하부 칩(40A, 40B, 40C)들과 제1 및 제2 상부 칩(50A, 50B)들 간의 결합, 및 제1 및 제2 상부 칩(50A, 50B)들과 최상부 칩(60) 간의 결합은, 서로 접하는 패드들끼리 메탈-메탈 직접 본딩을 하고, 서로 접하는 유전체층들끼리 직접적으로 본딩하는, 하이브리드 본딩(Hybrid Bonding)일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1: 반도체 패키지 10: 패키지 기판
11: 범프 20: 하우징
30: 인터포저 31: 범프
32: 인터포저 패드 33: 유전체층
34: 인터포저 회로 40A: 제1 하부 칩
40B: 제2 하부 칩 40C: 제3 하부 칩
40D: 제4 하부 칩 40E: 제5 하부 칩
41A, 51A: 제1 하면 패드 41B, 51B: 제2 하면 패드
41C: 제3 하면 패드 51: 하면 패드
42A, 42B, 42C, 52, 52A, 52B: 하면 유전체층
43A, 43B, 43C, 53A, 53B: 비아
44A, 54A: 제1 상면 패드 44B, 54B: 제2 상면 패드
44C: 제3 상면 패드
45A, 45B, 45C, 55A, 55B: 상면 유전체층
50, 50A: 제1 상부 칩 50B: 제2 상부 칩
60: 최상부 칩 61: 최상부 하면 패드
62: 유전체층 70: 갭 필러
71: 갭 상부 유전체층 72: 갭 패드
73: 갭 비아

Claims (10)

  1. 반도체 스택을 포함하되,
    상기 반도체 스택은,
    나란하게 배치된 제1 하부 칩 및 제2 하부 칩;
    상기 제1 하부 칩 및 제2 하부 칩 사이에 배치된 갭 필러; 및
    상기 제1 하부 칩, 제2 하부 칩 및 갭 필러 상에 배치된 제1 상부 칩을 포함하고,
    상기 제1 하부 칩은,
    상면에 배치된 다수의 제1 상면 패드들 및 상면 유전체층을 포함하고,
    상기 제2 하부 칩은,
    상면에 배치된 다수의 제2 상면 패드들 및 상면 유전체층을 포함하고,
    상기 제1 상부 칩은,
    하면에 배치된 다수의 하면 패드들 및 하면 유전체층을 포함하고,
    상기 제1 상부 칩의 상기 하면은 상기 제1 하부 칩의 상기 상면 및 상기 제2 하부 칩의 상기 상면과 직접적으로 접하며,
    상기 제2 하부 칩의 제2 상면 패드들은, 상기 제1 상부 칩의 하면 패드들보다 넓고,
    상기 제2 하부 칩의 제2 상면 패드들 중 적어도 하나는, 상기 갭 필러 상으로 수평으로 연장되며 상기 하면 패드들 중 적어도 하나와 직접적으로 접하는, 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 스택이 상면에 배치된 패키지 기판; 및
    상기 반도체 스택을 덮는 하우징을 더 포함하는, 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 스택은,
    상기 제1 하부 칩, 제2 하부 칩, 및 갭 필러의 하부에 배치된 인터포저를 더 포함하고,
    상기 인터포저는,
    하면 상에 배치된 범프들;
    상면에 배치된 유전체층;
    상기 유전체층과 동일한 레벨에 배치된 다수의 인터포저 패드들; 및
    상기 범프와 상기 유전체층 사이에 배치된 인터포저 회로를 포함하는, 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 하부 칩 및 제2 하부 칩은,
    하면에 배치된 다수의 하면 패드들 및 하면 유전체층을 각각 더 포함하는, 반도체 패키지.
  6. 제5항에 있어서,
    상기 인터포저 패드들은, 상기 제1 하부 칩 및 제2 하부 칩의 하면 패드들보다 넓은, 반도체 패키지.
  7. 반도체 스택을 포함하되,
    상기 반도체 스택은,
    나란하게 배치된 제1 하부 칩 및 제2 하부 칩;
    상기 제1 하부 칩 및 제2 하부 칩 사이에 배치된 갭 필러; 및
    상기 제1 하부 칩, 제2 하부 칩 및 갭 필러 상에 배치된 제1 상부 칩을 포함하고,
    상기 제1 하부 칩은,
    상면에 배치된 다수의 제1 상면 패드들 및 상면 유전체층을 포함하고,
    상기 제2 하부 칩은,
    상면에 배치된 다수의 제2 상면 패드들 및 상면 유전체층을 포함하고,
    상기 제2 하부 칩의 제2 상면 패드들 중 적어도 하나는, 상기 갭 필러 상으로 수평으로 연장되며 상기 제1 상부 칩의 하면 패드들 중 적어도 하나와 직접적으로 접하고,
    상기 제1 상부 칩은,
    하면에 배치된 다수의 하면 패드들 및 하면 유전체층을 포함하고,
    상기 제1 하부 칩의 제1 상면 패드들 및 상기 제2 하부 칩의 제2 상면 패드들 중 일부는, 상기 제1 상부 칩의 하면 패드들과 직접적으로 본딩되고,
    상기 제1 상부 칩의 하면 유전체층은, 상기 제1 하부 칩의 상면 유전체층 및 제2 하부 칩의 상면 유전체층에 직접적으로 본딩하는, 반도체 패키지.
  8. 제7항에 있어서,
    상기 반도체 스택은,
    상기 제1 하부 칩, 제2 하부 칩, 및 갭 필러의 하부에 배치된 인터포저를 더 포함하고,
    상기 인터포저는,
    하면 상에 배치된 범프들;
    상면에 배치된 유전체층;
    상기 유전체층과 동일한 레벨에 배치된 다수의 인터포저 패드들; 및
    상기 범프와 상기 유전체층 사이에 배치된 인터포저 회로를 포함하는, 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 하부 칩 및 제2 하부 칩은,
    하면에 배치된 다수의 하면 패드들 및 하면 유전체층을 각각 더 포함하는, 반도체 패키지.
  10. 제 9항에 있어서,
    상기 제1 하부 칩 및 제2 하부 칩의 하면 패드들은, 상기 인터포저 패드들에 직접적으로 본딩하며,
    상기 제1 하부 칩 및 제2 하부 칩의 하면 유전체층은, 상기 인터포저의 유전체층에 직접적으로 본딩하는, 반도체 패키지.
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