DE102019128274A1 - Package-in-Package-gebildetes System - Google Patents

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DE102019128274A1
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device die
package
bonded
bonding
bond pads
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English (en)
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Chen-Hua Yu
Sung-Feng Yeh
Ming-Fa Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Package enthält einen ersten Vorrichtungs-Die und einen zweiten Vorrichtungs-Die, das durch Hybridbonding an den ersten Vorrichtungs-Die gebondet ist. Das zweite Vorrichtungs-Die ist größer als das erste Vorrichtung-Die. Ein erster Isolationsbereich kapselt den ersten Vorrichtungs-Die darin ein. Der erste Vorrichtungs-Die, der zweite Vorrichtungs-Die und der erste Isolationsbereich bilden Teile eines ersten Packages. Ein dritter Vorrichtungs-Die ist durch Hybridbonding an das erste Package gebondet. Der dritte Vorrichtungs-Die ist größer als das erste Package. Ein zweiter Isolationsbereich kapselt das erste Package darin ein. Das erste Package, der dritte Vorrichtungs-Die und der zweite Isolationsbereich bilden Teile eines zweiten Packages.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 62/854,401 , eingereicht am 30. Mai 2019 mit dem Titel „System formed Through Package in Package Formation“, deren Gesamtheit hiermit durch Bezugnahme hierin aufgenommen wird.
  • TECHNISCHER HINTERGRUND
  • Die Packages integrierter Schaltungen werden zunehmend komplex, und weisen immer mehr Vorrichtungs-Dies in einem einzelnen Package auf, um mehr Funktionen zu erzielen. Zum Beispiel wurde eine Package-Struktur entwickelt, um eine Vielzahl von Vorrichtungs-Dies, wie Prozessoren und Speicherblöcke, in demselben Package zu enthalten. Die Package-Struktur kann Vorrichtungs-Dies enthalten, die unter Verwendung verschiedener Technologien gebildet sind und verschiedene Funktionen an denselben Vorrichtungs-Die gebondet aufweisen, wodurch ein System gebildet wird. Dies kann Herstellungskosten sparen und die Leistung der Vorrichtung optimieren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 und 2 veranschaulichen die Schnittansichten eines Vorrichtungs-Wafers und eines entsprechenden Vorrichtungs-Dies gemäß manchen Ausführungsformen.
    • 3 bis 22 sind Schnittansichten von Zwischenstufen in der Bildung eines Packages gemäß manchen Ausführungsformen.
    • 23 bis 26 sind Schnittansichten von Zwischenstufen in der Bildung eines Packages gemäß manchen Ausführungsformen.
    • 27 bis 33 veranschaulichen manche Anwendungen für die Packages, die gemäß manchen Ausführungsformen gebildet sind.
    • 34 veranschaulicht einen Prozessablauf zum Bilden eines Packages gemäß manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, unter", „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den FIG. veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Vorrichtungs in Verwendung oder Betrieb zusätzlich zu der in den FIG. abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • Ein Package und das Verfahren zu dessen Bildung sind gemäß manchen Ausführungsformen bereitgestellt. Die Zwischenstufen in der Bildung des Packages sind gemäß manchen Ausführungsformen veranschaulicht. Manche Variationen mancher Ausführungsformen werden besprochen. Hierin besprochene Ausführungsformen sollen Beispiele bereitstellen, um Erzeugung oder Verwendung des Gegenstands dieser Offenbarung zu ermöglichen und ein Durchschnittsfachmann wird bereits Modifikationen verstehen, die vorgenommen werden können, während man im beabsichtigten Umfang verschiedener Ausführungsformen bleibt. Über die unterschiedlichen Ansichten und veranschaulichenden Ausführungsformen hinweg werden ähnliche Bezugsnummern verwendet, um ähnliche Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen besprochen werden können, in einer bestimmten Reihenfolge durchgeführt zu werden, können andere Verfahrensausführungsformen in jeder logischen Reihenfolge durchgeführt werden.
  • Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält ein Package eine Vielzahl von Vorrichtungs-Dies, die aneinander gebondet sind. Die Bildung des Packages kann Bonding von Vorrichtungs-Dies an einen Wafer enthalten, um einen ersten rekonstruierten Wafer zu bilden. Der erste konstruierte Wafer ist als erste Packages vereinzelt. Die ersten Packages sind an einen zweiten Wafer gebondet, um einen zweiten rekonstruierten Wafer zu bilden. Der zweite konstruierte Wafer ist als zweite Packages vereinzelt. Weitere Prozesse können durchgeführt werden, um weiter mehr Vorrichtungs-Dies in die gebildeten Packages einzugliedern.
  • 1 veranschaulicht einen Vorrichtungs-Wafer gemäß manchen Ausführungsformen. Die nachfolgend verwendeten Wafer (wie Wafer 210 (3), 310 (9), 410 ( 14) und 510 (19)) können ähnliche oder selbe Strukturen wie Vorrichtungs-Wafer 10 aufweisen, weshalb die Details der nachfolgend verwendeten Wafer nicht im Detail besprochen werden und die Details dieser Wafer in Bezug auf die Besprechung von Wafer 10 gefunden werden können. Wafer 10 enthält eine Vielzahl von Vorrichtungs-Dies 10' darin. Vorrichtungs-Wafer 10 enthält Substrat 20. Gemäß manchen Ausführungsformen ist Substrat 20 ein Halbleitersubstrat, das ein kristallines Siliziumsubstrat enthalten oder sein kann, während es auch andere Halbleitermaterialien wie Siliziumgermanium, Siliziumkohlenstoff oder dergleichen umfassen oder daraus gebildet sein kann. Gemäß manchen Ausführungsformen enthalten Vorrichtungs-Dies 10' aktive Schaltungen 24, die aktive Vorrichtungen wie Transistoren (nicht gezeigt), die an der Deckfläche von Halbleitersubstrat 20 gebildet sind, enthalten. Durchkontaktierungen (manchmal als Substrat-Durchkontaktierungen (TSVs, Through-Substrate Vias) bezeichnet) 26 können gebildet sein, um sich gemäß manchen Ausführungsformen in Substrat 20 zu erstrecken. Gemäß alternativen Ausführungsformen enthält Wafer 10 keine darin gebildete TSV. TSVs 26 sind manchmal auch als Silizium-Durchkontaktierungen bezeichnet, wenn in einem Siliziumsubstrat gebildet. Jede von TSVs 26 kann durch einen Isolationsmantel 28 (Isolationsauskleidung) eingekreist sein, der aus einem dielektrischen Material wie Siliziumoxid, Siliziumnitrid oder dergleichen gebildet ist. Isolationsmäntel 28 isolieren die jeweiligen TSVs 26 vom Halbleitersubstrat 20. TSVs 26 und Isolationsmäntel 28 erstrecken sich von einer Deckfläche vom Halbleitersubstrat 20 zu einer Zwischenebene zwischen der Deckfläche und der Bodenoberfläche von Halbleitersubstrat 20. Gemäß manchen Ausführungsformen sind die Deckflächen von TSVs 26 eben mit der Deckfläche von Halbleitersubstrat 20. Gemäß alternativen Ausführungsformen erstrecken sich TSVs in eine von dielektrischen Schichten 32 und erstrecken sich von einer Deckfläche der entsprechenden dielektrischen Schicht 32 nach unten in Halbleitersubstrat 20.
  • Vernetzungsstruktur 30 ist über Halbleitersubstrat 20 gebildet. Vernetzungsstruktur 20 kann eine Vielzahl von dielektrischen Schichten 32 enthalten. Metallleitungen 38 und Durchkontaktierungen 36 sind in dielektrischen Schichten 32 gebildet und elektrisch mit TSVs 26 und Schaltungen 24 verbunden. Gemäß manchen Ausführungsformen sind dielektrische Schichten 32 aus Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid, Kombinationen davon und/oder Mehrfachschichten davon gebildet. Dielektrische Schichten 32 können eine oder mehr Zwischenmetalldielektrikum- (IMD, Inter-Metal-Dielectric) - schichten aus Low-k-Dielektrikum-Materialien gebildet umfassen, die niedrige k-Werte aufweisen, die zum Beispiel niedriger als etwa 3,0 oder in der Spanne zwischen etwa 2,5 und etwa 3,0 sein können.
  • Elektrische Verbinder 42 sind an der Deckfläche von Vorrichtungs-Dies 10' gebildet. Gemäß manchen Ausführungsformen umfassen elektrische Verbinder 42 Metallsäulen, Metallkontaktstellen, Metall-Bumps (manchmal als Mikro-Bumps bezeichnet) oder dergleichen. Das Material von elektrischen Verbindern 42 kann lötmittelfreie Materialen enthalten, die Kupfer, Nickel, Aluminium, Gold, Mehrfachschichten davon, Legierungen davon oder dergleichen enthalten oder sein können. Elektrische Verbinder 42 können elektrisch mit integrierten Schaltungen 24 durch manche andere leitfähige Merkmale (nicht gezeigt), enthaltend, aber nicht eingeschränkt auf, Aluminiumkontaktstellen, Postpassivierungsvernetzung (PPI, Post Passivation Interconnect) oder dergleichen, und durch Metallleitungen 38 und Durchkontaktierungen 36 verbunden sein. Außerdem kann es zwischen elektrischen Verbindern 42 und Metallleitungen 38 dielektrische Schichten geben, wie Low-k-Dielektrikum-Schichten, Passivierungs- (Nicht-Low-k) -schichten, Polymerschichten oder dergleichen.
  • Elektrische Verbinder 42 sind in dielektrischer Oberflächenschicht 34 vorhanden und liegen über Metallkontaktstellen 40 (wie Aluminiumkupferkontaktstellen) und sind elektrisch mit diesen verbunden. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung kann es Postpassivierungsvernetzung (PPI) zwischen elektrischen Verbindern 42 und entsprechenden Metallkontaktstellen 40 geben und diese vernetzen. Passivierungsschichten (aus Oxid, Nitrid oder dergleichen gebildet) kann gebildet sein, um manche Randabschnitte von Metallkontaktstellen 40 abzudecken. Gemäß manchen Ausführungsformen kann (können) Polymerschicht(en) (wie Polybenzoxazol (PBO), Polyimid oder dergleichen) über den Metallkontaktstellen 40 gebildet sein. Gemäß alternativen Ausführungsformen ist keine Polymer-haltige dielektrische Schicht in Wafer 10 gebildet. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung ist dielektrische Oberflächenschicht 34 aus einem Silizium-haltigen dielektrischen Material gebildet oder umfasst dieses, das Sauerstoff enthalten kann oder auch nicht. Zum Beispiel kann dielektrische Oberflächenschicht 34 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen.
  • Über die Beschreibung hinweg wird die Seite von Halbleitersubstrat 20, die aktive Schaltungen 24 und Vernetzungsstruktur 30 aufweist, als eine Vorderseite (oder aktive Seite) von Halbleitersubstrat 20 bezeichnet und die entgegengesetzte Seite wird als eine Rückseite (oder inaktive Seite) von Halbleitersubstrat 20 bezeichnet. Außerdem wird die Vorderseite von Halbleitersubstrat 20 als die Vorderseite (oder aktive Seite) 10'F von Wafer 10 und (Vorrichtungs-Die 10') bezeichnet und die Rückseite von Halbleitersubstrat 20 wird auch als die Rückseite (oder inaktive Seite) 10'B von Vorrichtungs-Die 10' (Wafer 10) bezeichnet.
  • 2 veranschaulicht ein Vorrichtungs-Die 10' das durch Durchführen eines Vereinzelungsprozesses gebildet wird, um Wafer 10 in diskrete Vorrichtungs-Dies 10' zu sägen. Gemäß manchen Ausführungsformen können die Vorrichtungs-Dies (wie Vorrichtung Die 110' (3)), die in den nachfolgenden Prozessen verwendet werden, ähnliche Strukturen wie Vorrichtungs-Die 10' aufweisen und daher werden die Details hierin nicht besprochen.
  • 3 bis 22 veranschaulichen die Schnittansichten von Zwischenstufen in der Bildung eines Packages gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse werden auch schematisch im Prozessablauf reflektiert, der in 34 gezeigt ist. In nachfolgenden Prozessen können Wafer und Vorrichtungs-Dies ähnliche Strukturen wie Wafer 10 und Vorrichtungs-Die 10' aufweisen, wie in 1 beziehungsweise 2 gezeigt. Die Komponenten in den veranschaulichten Wafern und Vorrichtungen können mit ähnlichen Nummern in 1 und 2 plus Zahl 100, 200, 300, 400 oder 500 bezeichnet werden. Zum Beispiel können die Durchkontaktierungen in Vorrichtungs-Die 110' als 126 bezeichnet werden, die Durchkontaktierungen in Wafer 210 (3) können als 226 bezeichnet werden und so weiter. Ähnlich können die elektrischen Verbinder in Vorrichtungs-Die 110' als 142 bezeichnet werden und die elektrischen Verbinder in Wafer 210 können als 242 bezeichnet werden und so weiter. Außerdem kann das Substrat in Vorrichtungs-Die 110' als 120 bezeichnet werden und das Substrat in Wafer 210 kann als 220 bezeichnet werden und so weiter. Die Eigenschaften und die Materialien der Komponenten können daher in der Besprechung in Bezug auf 1 und 2 durch Bezugnahme auf die Merkmale gefunden werden, die die entsprechenden Zahlen aufweisen.
  • 3 bis 8 veranschaulichen die Zwischenstufen beim Bonding von Vorrichtungs-Dies 110' an Wafer 210 und die Bildung von zusätzlichen Merkmalen, um Packages zu bilden. In Bezug auf 3 sind die Vorrichtungs-Dies 110' an Wafer 210 gebondet. Der jeweilige Prozess ist als Prozess 602 in Prozessablauf 600 in 34 veranschaulicht. Obwohl ein Vorrichtungs-Die 110' veranschaulicht ist, sind eine Vielzahl von Vorrichtungs-Dies 110' an die Vorrichtungs-Dies 210' in Wafer 210 gebondet. Das Bonding von Vorrichtungs-Dies 110' an Wafer 210 kann durch Hybridbonding erzielt werden. Darüber hinaus kann es einen einzelnen oder eine Vielzahl von Vorrichtungs-Dies 110' geben, die an dasselbe Vorrichtungs-Die 210' gebondet sind. Die Vielzahl von Vorrichtungs-Dies 110', die an dasselbe Vorrichtungs-Die 210' gebondet sind, können identisch miteinander sein und die jeweilige Bonding-Struktur wird bezeichnet, eine homogene Struktur aufzuweisen. Alternativ kann die Vielzahl von Vorrichtungs-Dies 110', die an dasselbe Vorrichtungs-Die 210' gebondet sind, verschiedene Strukturen voneinander aufweisen und die jeweilige Bonding-Struktur wird bezeichnet, eine heterogene Struktur aufzuweisen.
  • Beim Hybridbonding werden Bondkontaktstellen 142 an Bondkontaktstellen 242 durch Metall-zu-Metall-Direktbonding gebondet. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung ist das Metall-zu-Metall-Direktbonding Kupfer-zu-Kupfer-Direktbonding oder umfasst dieses. Darüber hinaus ist die dielektrische Oberflächenschicht 134 durch Dielektrikum-zu-Dielektrikum-Bonding an dielektrische Oberflächenschicht 234 gebondet, das Fusionsbonding sein kann. Zum Beispiel können Si-O-Si-Bonds erzeugt werden, wobei Si-O-Bonds in einer ersten von dielektrischer Schicht 134 und 234 sind und Si-Atome in einer zweiten von dielektrischer Schicht 134 und 234 sind.
  • Um das Hybridbonding zu erzielen, werden zuerst Vorrichtungs-Dies 110 an dielektrische Schicht 234 und Bondkontaktstellen 242 durch leichtes Drücken von Vorrichtungs-Dies 110' gegen Wafer 210 vorgebondet. Nachdem alle Vorrichtungs-Dies 110' vorgebondet sind, wird ein Tempern durchgeführt, um die Zwischendiffusion der Metalle in Bondkontaktstellen 242 und den entsprechenden überliegenden Bondkontaktstellen 142 zu veranlassen. Die Ausglühtemperatur kann höher als etwa 350°C sein kann in der Spanne von zwischen etwa 350°C und etwa 550°C gemäß manchen Ausführungsformen sein. Die Temperzeit kann in der Spanne zwischen etwa 1,5 Stunden und etwa 3,0 Stunden sein und kann in der Spanne zwischen etwa 1,0 Stunden und etwa 2,5 Stunden gemäß manchen Ausführungsformen sein. Durch das Hybridbonding sind Bondkontaktstellen 142 durch direktes Metallbonding, das durch Metallzwischendiffusion verursacht wird, an die entsprechenden Bondkontaktstellen 242 gebondet.
  • Gemäß manchen Ausführungsformen, wird nach dem Bondingprozess ein Rückseitenschleifen durchgeführt, um Vorrichtungs-Dies 110' zum Beispiel auf eine Dicke zwischen etwa 15µm und etwa 30µm zu verdünnen. Durch das Verdünnen von Vorrichtungs-Dies 110' wird das Aspektverhältnis von Spalten 146 verringert, um die Schwierigkeit beim Spaltfüllprozess zu verringern. Nach dem Rückseitenschleifen können TSVs 126 aufgedeckt werden. Alternativ sind TSVs 126 zu diesem Zeitpunkt nicht aufgedeckt und das Rückseitenschleifen wird gestoppt, wenn es noch eine dünne Schicht von Substrat 120 gibt, die TSVs 126 abdeckt. Gemäß diesen Ausführungsformen können TSVs 126 im in 5 gezeigten Schritt aufgedeckt werden. Gemäß anderen Ausführungsformen, in denen das Aspektverhältnis von Spalten 146 nicht zu hoch ist, wird das Rückseitenschleifen übersprungen.
  • 4 veranschaulicht die Bildung von Spaltfüllmaterialien/schichten, die dielektrische Schicht 150 und den unterliegenden dielektrischen Mantel (Ätzstoppschicht) 148 enthalten. Der jeweilige Prozess ist als Prozess 604 im Prozessablauf 600 in 34 veranschaulicht. Ätzstoppschicht 148 ist aus einem dielektrischen Material gebildet, das eine gute Haftbarkeit an den Seitenwänden von Vorrichtungs-Dies 110' und den Deckflächen von dielektrischer Schicht 234 und Bondkontaktstellen 242 aufweist. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung wird Ätzstoppschicht 148 aus einem Nitrid-haltigen Material wie Siliziumnitrid gebildet. Ätzstoppschicht 148 kann eine konforme Schicht sein. Die Abscheidung kann ein konformes Abscheidungsverfahren enthalten, wie Atomlagenabscheidung (ALD, Atomic Layer Deposition) oder chemische Gasphasenabscheidung (CVD, Chemical Vapor Deposition).
  • Dielektrische Schicht 150 wird aus einem Material gebildet, das vom Material von Ätzstoppschicht 148 verschieden ist. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung wird dielektrische Schicht 150 aus Siliziumoxid gebildet, während andere dielektrische Materialien wie Siliziumkarbid, Siliziumoxynitrid, Siliziumoxycarbonitrid, PSG, BSG, BPSG oder dergleichen verwendet werden. Dielektrische Schicht 150 kann unter Verwendung von CVD, chemischer Hochdichteplasma-Gasphasenabscheidung (HDPCVD, High-Density Plasma Chemical Vapor Deposition), fließbarer CVD, Spin-on-Beschichtung oder dergleichen gebildet werden. Dielektrische Schicht 150 füllt die verbleibenden Spalten 146 vollständig (3).
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird, anstatt dielektrische Schicht 148 und 150 zu bilden, Vorrichtungs-Die 110' durch ein Verkapselungsmaterial eingekapselt, das aus Gussverbindung, Gussunterfüllung, einem Harz, einem Epoxid, einem Polymer und/oder dergleichen gebildet sein kann.
  • In Bezug auf 5 wird ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, um überschüssige Abschnitte von Spaltfüllschicht 148 und 150 zu entfernen, sodass Vorrichtungs-Dies 110' freigelegt werden. Der Planarisierungsprozess kann fortgesetzt werden, bis TSVs 126 freigelegt sind. Die verbleibenden Abschnitte von Schicht 148 und 150 werden gemeinsam als (Spaltfüll-) Isolationsbereiche 151 bezeichnet.
  • Als nächstes werden Öffnungen (von Dielektrikum-Durchkontaktierungen 152 belegt) durch Ätzen von dielektrischer Schicht 150 und Ätzstoppschicht 148 gebildet. Dielektrikum-Durchkontaktierungen 152 (auch als Durchkontaktierungen bezeichnet) werden dann gebildet, um die Öffnungen zu füllen und sich mit Bondkontaktstellen 242 zu verbinden. Der jeweilige Prozess ist als Prozess 606 im Prozessablauf 600 in 34 veranschaulicht. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält die Bildung von Durchkontaktierungen 152, einen Plattierungsprozess durchzuführen, wie einen elektrochemischen Plattierungsprozess oder einen elektrolosen Plattierungsprozess. Durchkontaktierungen 152 können ein metallisches Material enthalten, wie Wolfram, Aluminium, Kupfer oder dergleichen oder Legierungen davon. Eine leitfähige Sperrschicht (wie Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen) kann auch dem metallischen Material unterliegenden gebildet sein. Ein Planarisierungsprozess wie ein CMP-Prozess wird durchgeführt, um überschüssige Abschnitte des plattierten metallischen Materials zu entfernen und die verbleibenden Abschnitte des metallischen Materials bilden Durchkontaktierungen 152. Durchkontaktierungen 152 können im Wesentlichen gerade und vertikale Seitenwände aufweisen. Alternativ können Durchkontaktierungen 152 ein konisches Profil aufweisen, mit Oberseitenbreiten leicht größer als die jeweiligen Bodenbreiten. Gemäß alternativen Ausführungsformen werden Durchkontaktierungen 152 nicht gebildet. Dementsprechend sind Durchkontaktierungen 152 unter Verwendung strichlierter Linien veranschaulicht, um anzugeben, dass sie gebildet sein können oder auch nicht.
  • Gemäß manchen Ausführungsformen der vorliegenden Offenbarung, wie in 6 gezeigt, ist Halbleitersubstrat 120 leicht vertieft, zum Beispiel durch einen Ätzprozess, sodass die Oberseitenabschnitte von TSVs 226 aus dem vertieften Halbleitersubstrat 120 vorragen können. Der jeweilige Prozess ist als Prozess 608 im Prozessablauf 600 in 34 veranschaulicht. Isolationsbereiche 151 können oder können nicht vertieft sein, wenn Halbleitersubstrat 120 vertieft ist.
  • Als nächstes wird, wie in 7 gezeigt, dielektrische Schicht 154 gebildet, um die vorragenden Abschnitte von TSVs 126 darin einzubetten. Der jeweilige Prozess ist als Prozess 610 in Prozessablauf 600 in 34 veranschaulicht. Gemäß manchen Ausführungsformen ist dielektrische Schicht 154 durch Abscheiden einer dielektrischen Schicht, die aus Siliziumoxid, Siliziumnitrid oder dergleichen gebildet sein kann, und Durchführen eines Planarisierungsprozesses, um die überschüssigen Abschnitte des dielektrischen Materials über TSVs 126 zu entfernen, sodass TSVs 126 aufgedeckt sind, gebildet. Falls Isolationsbereiche 151 nicht im vorangehenden Prozess vertieft sind, wird dielektrische Schicht 154 im Bereich direkt über Substrat 230 begrenzt, wobei die jeweiligen Ränder 155 der dielektrischen Schicht 154 mit den jeweiligen Rändern von Substrat 120 bündig sind. Dementsprechend wird dielektrische Schicht 154 zwischen, und in Kontakt mit, den Oberseitenabschnitten von Isolationsbereichen 151 sein.
  • In Bezug auf 8 werden dielektrische Schicht(en) 156 und Umverteilungsleitungen (RDLs, ReDistribution Lines) 158 gebildet. Der jeweilige Prozess ist als Prozess 612 im Prozessablauf 600 in 34 veranschaulicht. Obwohl eine dielektrische Schicht 156 und eine RDL-Schicht als ein Beispiel gezeigt sind, können mehr dielektrische Schichten und RDLs gebildet sein. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung ist dielektrische Schicht 156 aus einem Silizium-haltigen Oxid (das Sauerstoff enthalten kann oder auch nicht) gebildet. Zum Beispiel kann dielektrische Schicht 156 ein Oxid wie Siliziumoxid, ein Nitrid wie Siliziumnitrid oder dergleichen enthalten. RDLs 158 können unter Verwendung eines Damaszenerprozesses gebildet werden, der Ätzen von dielektrischer Schicht 156 um Öffnungen zu bilden, Abscheiden einer leitfähigen Sperrschicht in die Öffnungen, Plattieren eines metallischen Materials wie Kupfer oder einer Kupferlegierung, und Durchführen einer Planarisierung, um die überschüssigen Abschnitte des metallischen Materials zu entfernen, enthält. Alternativ kann die Bildung von dielektrischer Schicht 156 und RDLs 258 Bilden von dielektrischer Schicht 156, Strukturieren von dielektrischer Schicht 156 um Öffnungen zu bilden, Bilden einer Metall-Seed-Schicht (nicht gezeigt), Bilden einer strukturierten Plattierungsmaske (wie Fotolack), um manche Abschnitte der Metall-Seed-Schicht abzudecken, während andere Abschnitte freigelegt bleiben, Plattieren der RDLs 158, Entfernen der Plattierungsmaske und Ätzen unerwünschter Abschnitte der Metall-Seed-Schicht enthalten.
  • Bondkontaktstellen 160 werden weiter in dielektrischer Schicht 156 gebildet. Der jeweilige Prozess ist auch als Prozess 612 im Prozessablauf 600 in 34 veranschaulicht. Die Deckflächen von Bondkontaktstellen 160 sind mit der Deckfläche der dielektrischen Oberflächenschicht 156 komplanar. Die Planarisierung wird durch einen CMP-Prozess oder einen mechanischen Schleifprozess erzielt. Bondkontaktstellen 160 können aus zum Beispiel Kupfer gebildet sein oder dieses umfassen. Über die Beschreibung hinweg sind Wafer 210 und die überliegenden Strukturen gemeinsam als rekonstruierter Wafer 262 bezeichnet.
  • Gemäß manchen Ausführungsformen wird Wafer 210 durch Verdünnen von Halbleitersubstrat 120 vor dem nachfolgenden Vereinzelungsprozess verdünnt. Die Verdünnung kann durch einen Planarisierungsprozess durchgeführt werden, wie einen mechanischen Schleifprozess oder einen CMP-Prozess. Die Verdünnung kann gestoppt werden, bevor TSVs 226 und die entsprechenden Isolationsschichten freigelegt sind. Gemäß anderen Ausführungsformen wird kein Verdünnungsprozess vor dem nachfolgenden Vereinzelungsprozess durchgeführt.
  • 8 veranschaulicht auch einen Vereinzelungsprozess, der durchgeführt wird, um rekonstruierten Wafer 262 in diskrete Packages 262` zu vereinzeln. Der jeweilige Prozess ist als Prozess 614 im Prozessablauf 600 in 34 veranschaulicht. Die Vereinzelung wird durch Schneiden durch Ritzlinien 261 durchgeführt. Packages 262` sind Systempackages. Wafer 210 ist als Vorrichtungs-Dies 210' vereinzelt.
  • 9 bis 12 veranschaulichen die Zwischenstufen im Bonding von Package 262` an Wafer 310 und die Bildung von zusätzlichen Merkmalen, um zusätzliche Packages zu bilden. Gemäß manchen Ausführungsformen ist der Bildungsprozess ähnlich jenem in 3 und 8, wobei Wafer 310 (9) Wafer 210 in 3 entspricht und Package 210' Vorrichtungs-Die 210' in 3 entspricht. Außer anders spezifiziert, können (oder können nicht) ähnliche Merkmale in 9 bis 12 unter Verwendung ähnlicher Materialien und ähnlichen Prozessen gebildet sein, wie in Bezug auf die in 3 bis 8 gezeigten Prozesse besprochen.
  • In Bezug auf 9 sind Packages 262` an Wafer 310 gebondet. Der jeweilige Prozess ist als Prozess 616 im Prozessablauf 600 in 34 veranschaulicht. Obwohl ein Package 262' veranschaulicht ist, ist eine Vielzahl von Packages 26` an die Vorrichtungs-Dies 310' in Wafer 310 gebondet. Das Bonding von Packages 262` an Wafer 310 kann durch Hybridbonding erzielt werden, in dem sowohl Metall-zu-Metall-Direktbonding (zwischen Bondkontaktstelle 160 und 342) und Dielektrikum-zu-Dielektrikum-Bonding (wie Si-O-Si-Bonding zwischen dielektrischer Oberflächenschicht 156 und 334) gebildet sind. Darüber hinaus kann ein einzelnes oder eine Vielzahl von Packages 262` an dasselbe Vorrichtungs-Die 310' gebondet sein. Die Vielzahl von Packages 262`, die an dasselbe Vorrichtungs-Die 310' gebondet sind, kann identisch miteinander oder verschieden voneinander sein, um eine homogene oder eine heterogene Struktur zu bilden.
  • Als nächstes, wie in 10 gezeigt, wird ein Spaltfüllprozess durchgeführt, um Packages 262` in (einem) dielektrischen Material(ien) einzukapseln. Der jeweilige Prozess ist als Prozess 618 im Prozessablauf 600 in 34 veranschaulicht. Nachdem die dielektrischen Materialien abgeschieden worden sind, wird ein Planarisierungsprozess durchgeführt, um die Deckflächen von Vorrichtungs-Dies 210' mit der Deckfläche des dielektrischen Materials zu ebnen. Isolationsbereiche 251 werden dadurch gebildet, wie in 11 gezeigt. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthalten Isolationsbereiche 251 Ätzstoppschicht 248 und dielektrischen Bereich 250 über Ätzstoppschicht 248, die ähnliche Materialien und Verfahren zum Bilden von Ätzstoppschicht 148 beziehungsweise dielektrischem Bereich 150 übernehmen kann. Alternativ sind Isolationsbereiche 251 aus einem Verkapselungsmaterial wie einer Gussverbindung einer Gussunterfüllung, einem Harz, einem Epoxid oder dergleichen gebildet oder umfassen dieses.
  • 11 veranschaulicht weiter die Bildung von Durchkontaktierungen 352. Der jeweilige Prozess ist als Prozess 620 im Prozessablauf 600 in 34 veranschaulicht. Der Bildungsprozess kann ähnlich der Bildung von Durchkontaktierungen 152 sein. Gemäß alternativen Ausführungsformen sind Durchkontaktierungen 252 nicht gebildet. Dementsprechend sind Durchkontaktierungen 252 strichliert veranschaulicht, um anzugeben, dass sie gebildet sein können oder auch nicht. Das Substrat 220 in Vorrichtungs-Dies 210' kann dann vertieft werden, sodass die Oberseitenabschnitte von TSVs 226 über Substrat 220 vorragen. Der jeweilige Prozess ist als Prozess 622 im Prozessablauf 600 in 34 veranschaulicht. In der Zwischenzeit können Isolationsbereiche 251 vertieft werden oder auch nicht. Isolationsbereiche 251 können vertieft werden oder auch nicht.
  • In nachfolgenden Prozessen, wie in 12 gezeigt, werden dielektrische Schicht 254 und 256, RDLs 258 und Bondkontaktstellen 260 gebildet. Der jeweilige Prozess ist als Prozess 624 im Prozessablauf 600 in 34 veranschaulicht. Die Bildungsprozesse und die Materialien von dielektrischer Schicht 254 und 256, RDLs 258 und Bondkontaktstellen 260 können ähnlich denen von dielektrischer Schicht 154 und 156, RDLs 158 beziehungsweise Bondkontaktstellen 160 sein und werden hierin nicht wiederholt. Über die Beschreibung hinweg werden Wafer 310 und die überliegenden Strukturen gemeinsam als rekonstruierter Wafer 362 bezeichnet. Dielektrische Schicht 354 kann direkt über Substrat 220 begrenzt sein oder kann sich direkt über Isolationsbereiche 251 erstrecken, wie in 12 veranschaulicht.
  • Gemäß manchen Ausführungsformen wird rekonstruierter Wafer 362 durch Verdünnen von Halbleitersubstrat 320 durch, zum Beispiel, einen Planarisierungsprozess wie einen mechanischen Schleifprozess oder einen CMP-Prozess verdünnt. Die resultierende Struktur ist in 13 gezeigt. Das Verdünnen kann gestoppt werden, bevor TSVs 326 und die entsprechenden Isolationsschichten freigelegt sind.
  • 13 veranschaulicht auch einen Vereinzelungsprozess, der durchgeführt wird, um rekonstruierten Wafer 362 in diskrete Packages 362' zu vereinzeln. Der jeweilige Prozess ist als Prozess 626 im Prozessablauf 600 in 34 veranschaulicht. Die Vereinzelung ist durch Schneiden durch Ritzlinien 361 durchgeführt. Packages 362' sind auch Systempackages, die weiter vorgebildete Packages 262` darin enthalten. Gemäß manchen Ausführungsformen sind keine weiteren Vorrichtungs-Dies an Packages 262` gebondet und Packages 262` können für die Packaging-Prozesse verwendet werden, wie in 27 bis 33 gezeigt. In welchen Ausführungsformen keine TSVs in Halbleitersubstrat 320 gebildet sein könnten. Gemäß anderen Ausführungsformen sind mehr Vorrichtungs-Dies an Packages 362' gebondet, wie in 14 bis 18 gezeigt.
  • 14 bis 18 veranschaulichen Die Zwischenstufen beim Bonding von Package 362' an Wafer 410 und die Bildung von zusätzlichen Merkmalen, um zusätzliche Packages zu bilden. Der jeweilige Prozess ist als Prozess 628 im Prozessablauf 600 in 34 veranschaulicht. Das Bonding von Packages 362' an Wafer 410 kann durch Hybridbonding erzielt werden, in dem sowohl Metall-zu-Metall-Direktbonding (zwischen Bondkontaktstellen 260 und 442) als auch Dielektrikum-zu-Dielektrikum-Bonding (wie Si-O-Si-Bonding zwischen dielektrischer Oberflächenschicht 256 und 434) gebildet sind. Außer anders spezifiziert, können (oder können nicht) die ähnlichen Merkmale in 14 bis 18 unter Verwendung ähnlicher Materialien und ähnlicher Prozesse gebildet werden, wie in Bezug auf die in 9 bis 13 gezeigten Prozessen besprochen.
  • In Bezug auf 14 sind Packages 362' an Wafer 410 gebondet. Obwohl ein Package 362' veranschaulicht ist, ist eine Vielzahl von Packages 362' an die Vorrichtungs-Dies 410' in Wafer 410 gebondet. Darüber hinaus kann es ein einzelnes oder eine Vielzahl von Packages 362' geben, die an dasselbe Vorrichtungs-Die 410' gebondet sind. Die Vielzahl von Packages 362' oder Vorrichtungs-Dies (nicht in Packages), die an dasselbe Vorrichtungs-Die 410' gebondet sind, können identisch zueinander oder verschieden voneinander sein, um eine homogene oder heterogene Struktur zu bilden. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält Wafer 410 keine TSVs in Halbleitersubstrat 420.
  • Als nächstes, wie in 15 gezeigt, wird Halbleitersubstrat 320 verdünnt, um TSVs 326 aufzudecken. In 16 wird ein Spaltfüllprozess durchgeführt, um Packages 362' in Isolationsbereichen 351 einzukapseln, die Ätzstoppschicht 348 und dielektrischen Bereich 350 über Ätzstoppschicht 348 enthalten können. Alternativ können Isolationsbereiche 351 eine Gussverbindung, eine Gussunterfüllung, ein Harz, ein Epoxid oder dergleichen enthalten. Durchkontaktierungen 352 können dann gemäß manchen Ausführungsformen gebildet werden. Gemäß alternativen Ausführungsformen sind Durchkontaktierungen 352 nicht gebildet. Dementsprechend sind Durchkontaktierungen 352 strichliert veranschaulicht, um anzugeben, dass sie gebildet werden können oder aber auch nicht.
  • In nachfolgenden Prozessen, wie in 17 gezeigt, wird Halbleitersubstrat 320 leicht vertieft, sodass die Oberseitenabschnitte von TSVs 326 aus Halbleitersubstrat 320 vorragen. Als nächstes werden, wie in 18 gezeigt, dielektrische Schicht 354 und 356, RLDs 358 und Bondkontaktstellen 360 gebildet. Die Bildungsprozesse und die Materialien von dielektrischer Schicht 354 und 356, RDLs 358 und Bondkontaktstellen 360 können ähnlich jenen von dielektrischer Schicht 154 und 156, RDLs 158 beziehungsweise Bondkontaktstellen 160 sein und werden hierin nicht wiederholt. Über die Beschreibung hinweg werden Wafer 410 und die überliegenden Strukturen gemeinsam als rekonstruierter Wafer 462 bezeichnet. Gemäß manchen Ausführungsformen wird rekonstruierter Wafer 462 durch Verdünnen von Halbleitersubstrat 420 durch einen Planarisierungsprozess verdünnt.
  • 18 veranschaulicht auch einen Vereinzelungsprozess, der durchgeführt wird, um rekonstruierten Wafer 462 in diskrete Packages 462` zu vereinzeln. Die Vereinzelung wird durch Schneiden durch Ritzlinien 461 durchgeführt. Über die Beschreibung hinweg werden Packages 462' alternativ als SoIC-Packages 462` bezeichnet. Packages 462` enthalten vorgebildete Packages 362', die weiter vorgebildete Packages 262` darin enthalten. Gemäß manchen Ausführungsformen werden keine weiteren Vorrichtungs-Dies an Packages 462` gebondet und das resultierende Package kann für die Packaging-Prozesse verwendet werden, wie in 27 bis 33 gezeigt. Gemäß anderen Ausführungsformen sind mehr Vorrichtungs-Dies gebondet, wie in 19 bis 22 gezeigt.
  • 19 bis 22 veranschaulichen die Zwischenstufen im Bonding von Package 462` an Wafer 510 und die Bildung von zusätzlichen Merkmalen, um zusätzliche Packages zu bilden. Der jeweilige Prozess ist als Prozess 630 im Prozessablauf 600 in 34 veranschaulicht. Das Bonding von Packages 462` an Wafer 510 kann durch Hybridbonding erzielt werden, in dem sowohl Metall-zu-Metall-Direktbonding (zwischen Bondkontaktstelle 360 und 542) als auch Dielektrikum-zu-Dielektrikum-Bonding (wie Si-O-Si-Bonding zwischen dielektrischer Oberflächenschicht 356 und 534) gebildet sind. Außer anders spezifiziert, können (oder können nicht) die ähnlichen Merkmale in 19 bis 22 unter Verwendung ähnlicher Materialien und ähnlicher Prozesse gebildet werden, wie in Bezug auf die in 14 bis 18 gezeigten Prozesse besprochen.
  • In Bezug auf 19 sind Packages 462` an Wafer 510 gebondet. Obwohl ein Package 462` veranschaulicht ist, ist eine Vielzahl von Packages 462` an die Vorrichtungs-Dies 510' in Wafer 510 gebondet. Darüber hinaus kann ein einzelnes oder eine Vielzahl von Packages 462` an dasselbe Vorrichtungs-Die 510' gebondet sein, um eine homogene Struktur oder eine heterogene Struktur zu bilden.
  • Als nächstes wird, wie in 20 gezeigt, Halbleitersubstrat 420 weiter verdünnt und Packages 462` werden in (einem) dielektrischen Material(ien) eingekapselt, um Spaltfüllbereiche 451 zu bilden, die Ätzstoppschicht 448 und dielektrischen Bereich 450 über Ätzstoppschicht 448 enthalten können oder eine Verkapselungsmaterial enthalten können, wie eine Gussverbindung, eine Gussunterfüllung, ein Harz, ein Epoxid oder dergleichen.
  • In nachfolgenden Prozessen, wie in 21 gezeigt, wird Halbleitersubstrat 520 leicht vertieft, sodass TSVs 526 aus Halbleitersubstrat 520 vorragen. Als nächstes werden, wie in 22 gezeigt, dielektrische Schicht 554 und 556, RDLs 558 und Bondkontaktstellen 560 gebildet. Die Bildungsprozesse und die Materialien von dielektrischer Schicht 554 und 556, RDLs 558 und Bondkontaktstellen 560 können ähnlich denen von dielektrischer Schicht 154 und 156, RDLs 158 beziehungsweise Kontaktstellen 160 sein und werden hierin nicht wiederholt. Über die Beschreibung hinweg sind Wafer 510 und die überliegenden Strukturen gemeinsam als rekonstruierter Wafer 562 bezeichnet.
  • 22 veranschaulicht auch einen Vereinzelungsprozess, der durchgeführt wird, um rekonstruierten Wafer 562 in diskrete Packages 562` zu vereinzeln. Die Vereinzelung wird durch Schneiden durch Schreiblinien 561 durchgeführt. Über die Beschreibung hinweg werden Packages 562' alternativ als SoIC-Packages 562` bezeichnet. Packages 562` enthalten vorgebildete Packages 462`, die weiter vorgebildete Packages 362' und 262` darin enthalten. Gemäß manchen Ausführungsformen kann das Bonding von weiteren Vorrichtungs-Dies gestoppt werden und das resultierende Package kann für die Packaging-Prozesse wie in 27 bis 33 gezeigt verwendet werden. Gemäß anderen Ausführungsformen sind mehr Vorrichtungs-Dies gebondet.
  • Gemäß manchen Ausführungsformen der vorliegenden Offenbarung sind die Stirnfläche 110F des Vorrichtungs-Dies 110' und die Stirnfläche 210F des Vorrichtungs-Dies 210' aneinander gebondet. Die Rückseite des Vorrichtungs-Dies 110' zeigt zur Vorderseite vom Vorrichtungs-Die 310', wie durch Schnittstelle 110B/310F angegeben. Die Vorderseite von Vorrichtungs-Die 410' zeigt zur Rückseite von Vorrichtungs-Die 210', wie von Schnittstelle 410F/210B angegeben. Die Vorderseite von Vorrichtungs-Die 510' zeigt zur Rückseite von Vorrichtungs-Die 310', wie durch Schnittstelle 510F/310B angegeben. Dieses Bondingschema wird beginnend beim Die 110' und abwechselndes Bonden von Dies an der Vorderseite und der Rückseite von Die 110' verursacht. Solch eine Weise vom Bonding weist ein vorteilhaftes Merkmal auf, da der gebondete Wafer in jedem Bondingschritt (wie in 3, 9, 14 und 19 gezeigt) als der Träger für die Bildung der jeweiligen Packages verwendet werden kann, sodass keine zusätzlichen Träger benötigt werden. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung können anstelle von abwechselndem Bonding an die Vorderseite und die Rückseite vom Die 110' andere Bondingschemata verwendet werden.
  • In den in 3 bis 22 gezeigten Ausführungsformen sind die Bondingkontaktstellen für die externe Verbindung von Package 562` an dem Vorrichtungs-Die 510' gebildet, das das letzte gebondete Die ist. Gemäß alternativen Ausführungsformen sind die Bondingkontaktstellen für die externe Verbindung von Package 562` am Vorrichtungs-Die 410' gebildet, das gebondet ist, bevor das letzte Die gebondet wird. Der entsprechende Bildungsprozess ist in 23 bis 26 veranschaulicht. Außer anders spezifiziert sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen dieselben wie die ähnlichen Komponenten, wie durch ähnliche Bezugsnummern in den vorangehenden in 3 bis 33 gezeigten Ansprüchen bezeichnet sind. Die Details bezüglich des Bildungsprozesses und der Materialien der in 23 bis 26 gezeigten Komponenten können daher in der Besprechung der vorangehenden Ausführungsformen gefunden werden.
  • 23 veranschaulicht Package 462`, das im Wesentlichen dasselbe wie das in 18 gezeigte Package 462` ist, außer dass in 23 TSVs 426 in Vorrichtungs-Die 410' gebildet sind. Packages 462` sind an Wafer 510 durch Hybridbonding gebondet, mit Bondingkontaktstellen 360 an Bondkontaktstellen 542 gebondet und dielektrischer Schicht 356 und 534 durch Fusionsbonding gebondet. Wafer 510 ist frei von TSVs, die sich in das entsprechende Halbleitersubstrat 520 erstrecken.
  • Als nächstes wird, wie in 24 gezeigt, Halbleitersubstrat 420 verdünnt und Packages 462` in (ein) dielektrische(s) Material(ien) eingekapselt, um Isolationsbereiche 451 zu bilden, die Ätzstoppschicht 448 und dielektrischen Bereich 450 über Ätzstoppschicht 448 enthalten können oder ein Verkapselungsmaterial enthalten können, wie eine Gussverbindung, eine Gussunterfüllung, ein Harz, ein Epoxid oder dergleichen.
  • In nachfolgenden Prozessen, wie in 25 gezeigt, wird Halbleitersubstrat 420 leicht vertieft, sodass TSVs 426 aus Halbleitersubstrat 420 vorragen. Isolationsbereiche 451 können, oder können nicht, vertieft sein. Als nächstes, wie in 26 gezeigt, werden dielektrische Schicht 454 und 456, RDLs 458 und Bondkontaktstellen 460 gebildet. Durchkontaktierungen 552 können (oder können nicht) gebildet sein. Über die Beschreibung hinweg werden Wafer 510 und die überliegenden Strukturen gemeinsam als rekonstruierter Wafer 562 bezeichnet. Gemäß manchen Ausführungsformen wird rekonstruierter Wafer 562 durch Verdünnen von Halbleitersubstrat 520 durch einen Planarisierungsprozess verdünnt.
  • 26 veranschaulicht auch einen Vereinzelungsprozess, der durchgeführt wird, um rekonstruierten Wafer 562 in diskrete Packages 562` zu vereinzeln. Die Vereinzelung wird durch Schneiden durch Ritzlinien 561 durchgeführt. Gemäß manchen Ausführungsformen kann das Bonding weiterer Vorrichtungs-Dies gestoppt werden und das resultierende Package kann für die Packaging-Prozesse wie in 27 bis 33 gezeigt verwendet werden. Gemäß anderen Ausführungsformen werden mehr Vorrichtungs-Dies gebondet.
  • 27 bis 31 veranschaulichen die Beispielanwendungen von integrierten Fan-Out (InFO) Packages 80A, 80B, 80C, 80D und 80E. Die Packages enthalten 62`, das Package 562`, Package 462` oder Package 362' (22 oder 26) gemäß manchen Ausführungsformen sein kann. Wie in 27 gezeigt, wird Package 80A gebildet. Package 80A enthält Package 62` in Verkapselungsmaterial 70 eingekapselt, das eine Gussverbindung, eine Gussunterfüllung, ein Harz, ein Epoxid odergleichen sein oder umfassen kann. Durchkontaktierungen 72 sind in Verkapselungsmaterial 70 gebildet, um die leitfähigen Merkmale an den entgegengesetzten Seiten von Verkapselungsmaterial 70 zu vernetzen. 28 veranschaulicht InFO-Package 80B, das ähnlich dem in 27 gezeigten Package 80A ist, außer dass keine Durchkontaktierungen in Verkapselungsmaterial 70 gebildet sind und keine elektrischen Verbinder Verkapselungsmaterial 70 unterliegend gebildet sind. 29 veranschaulicht InFO-Package 80C, das ähnlich dem in 28 gezeigten Package 80B ist, außer dass Vorrichtungs-Die 82 durch Wendebonding an Package 62` gebondet ist. 30 veranschaulicht InFO-Package 80D, das ähnlich dem in 27 gezeigten Package 80A ist, außer dass zwei Vorrichtungs-Dies 82 an Package 62' und Durchkontaktierungen 72 durch Wendebonding gebondet sind. 31 veranschaulicht Package 80E, das zwei Lagen von Packages 62' (enthaltend 62A', 62B' und 62C') enthält, die in Verkapselungsmaterial 70A und 70B eingekapselt sind.
  • 32 und 33 veranschaulichen die Beispielsanwendungen von Chip-auf-Waferauf-Substrat (CoWoS, Chip-on-Wafer-on-Substrate) Packages 80F beziehungsweise 80G, die weitere Packages 62' enthalten. Packages 62' können Package 562', Package 462' oder Package 362' (22 oder 26) gemäß manchen Ausführungsformen sein, wie in vorangehenden Ausführungsformen besprochen. Wie in 32 gezeigt, enthält Package 80F Package 62' und Speicherstapel 84, die in Verkapselungsmaterial 85 eingekapselt sind, das eine Gussverbindung, eine Gussunterfüllung, ein Harz, ein Epoxid oder dergleichen sein oder umfassen kann. Verdrahtungslage 86 liegt unter Package 62' und Speicherstapeln 84 und ist an diese gebondet. Package-Substrat 88 liegt weiter unter Verdrahtungslage 86 und ist an diese gebondet. Oberflächenbefestigungsvorrichtungen (SMDs, Surface-Mount Devices) 90, die passive Vorrichtungen wie Kondensatoren, Induktoren oder dergleichen sein oder enthalten können, sind an Package-Substrat 88 gebondet. Metallkappe 92 ist am Package-Substrat 88 platziert, wobei Wärmeschnittstellenmaterial (TIM, Thermal Interface Material) 93 Metallkappe 92 mit Package 62' und Speicherstapel 84 verbindet. 33 veranschaulicht ein Package 80G ähnlich der in 80F gezeigten Ausführungsform, außer dass das in 32 gezeigte Package 62' mit Package 80 ersetzt ist, das jedes von InFO-Packages 80A, 80B, 80C, 80D und 80E sein kann, wie in 27 bis 31 gezeigt.
  • Wie in 22 und 26 und den entsprechenden Bildungsprozessen gezeigt, kann Vorrichtungs-Die 110' in der Mitte vom Package sein. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung können Vorrichtungs-Dies 210', 310', 410' und 510' beginnend beim Mittelvorrichtung-Die 110' gebondet werden und die nachfolgend gebondeten Vorrichtungen können von wechselnden Seiten vom Vorrichtungs-Die 110' gebondet werden. Zum Beispiel kann Vorrichtungs-Die 210' an die Vorderseite vom Vorrichtungs-Die 110' gebondet sein, Vorrichtung 310' kann dann an die Rückseite vom Vorrichtung 110' gebondet werden, Vorrichtungs-Die 410' kann dann wieder an die Vorderseite vom Vorrichtungs-Die 110' gebondet werden und Vorrichtungs-Die 510' kann wieder an die Rückseite vom Vorrichtungs-Die 110' gebondet werden. Das Mittel-Die 110' kann ein Rechen-Die sein und andere Anwendungs-Dies sind an die gegenüberliegende Seite von Mittel-Die 110' gebondet. Ebenso können die Außen-Dies der Packages zunehmend größer als die entsprechenden inneren Dies sein. Solch ein Schema von Zuweisung hat manche vorteilhafte Merkmale. Zum Beispiel weist das Rechen-Die, das in der Mitte ist, kurze Abstände von allen andern Dies auf und die Arbeitsleistung des Packages kann ohne bemerkenswerten Flaschenhals in der Zugriffsgeschwindigkeit verbessert werden. Außerdem ist es durch das abwechselnde Bondingschema möglich, Durchkontaktierungen 152 so zu bilden, dass sie Vorrichtungs-Dies 210' und 310' direkt vernetzen, und Durchkontaktierungen 352, dass sie Vorrichtungs-Dies 310' und 410' direkt vernetzen. Durchkontaktierungen 452 können auch verwendet werden, um Vorrichtungs-Dies 410' und 510' durch Bondkontaktstellen 542 (26) und die unterliegenden RDLs in Vorrichtungs-Dies 510' zu vernetzen. Die direkte Verbindung zwischen den Dies verbessert die Geschwindigkeit des resultierenden Packages signifikant. Außerdem kann durch das abwechselnde Bondingschema jeder der Wafer als ein Träger verwendet werden, sodass kein zusätzlicher Träger benötigt wird.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen manche vorteilhaften Merkmale auf. Durch Stapeln von Dies wird der Fußabdruck des Packages verringert. Dadurch, die Innen-Dies kleiner als die Außen-Dies herzustellen, können direkte Verbindungen zwischen jedem Paar von Dies gebildet werden. Da jeder der Dies verdünnt wird, ist die Dicke des Packages klein. Aufgrund der direkten Verbindung und des kleinen Abstands zwischen den Dies ist die Signalübertragungsarbeitsleistung verbessert.
  • Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält ein Package einen ersten Vorrichtungs-Die; einen zweiten Vorrichtungs-Die, das an den ersten Vorrichtungs-Die gebondet ist, wobei der zweite Vorrichtungs-Die größer als der erste Vorrichtungs-Die ist und wobei erste Bondkontaktstellen des ersten Vorrichtungs-Dies durch Metall-zu-Metall-Bonding an zweite Bondkontaktstellen des zweiten Vorrichtungs-Dies gebondet sind und eine erste dielektrische Oberflächenschicht des ersten Vorrichtungs-Dies durch Fusionsbonding an eine zweite dielektrische Oberflächenschicht des zweiten Vorrichtungs-Dies gebondet ist; einen ersten Isolationsbereich, der den ersten Vorrichtungs-Die einschließt, wobei der erste Vorrichtungs-Die, der zweite Vorrichtungs-Die und der erste Isolationsbereich Teile eines ersten Packages bilden; ein drittes Vorrichtungs-Die, das an das erste Package gebondet ist, wobei der dritte Vorrichtungs-Die größer als das erste Package ist und wobei dritte Bondkontaktstellen des dritten Vorrichtungs-Dies durch Metall-zu-Metall-Bonding an vierte Bondkontaktstellen des ersten Packages gebondet sind und eine dritte dielektrische Oberflächenschicht des dritten Vorrichtungs-Dies durch Fusionsbonding an eine vierte dielektrische Oberflächenschicht des ersten Packages gebondet ist; und einen zweiten Isolationsbereich, der das erste Package einschließt, wobei das erste Package, der dritte Vorrichtungs-Die und der zweite Isolationsbereich Teile eines zweiten Packages bilden. In einer Ausführungsform umfasst das Package weiter eine erste Durchkontaktierung, die durch den ersten Isolationsbereich dringt, wobei die erste Durchkontaktierung den zweiten Vorrichtungs-Die direkt mit dem dritten Vorrichtungs-Die verbindet. In einer Ausführungsform sind der zweite Vorrichtungs-Die und der dritte Vorrichtungs-Die an einer Vorderseite beziehungsweise einer Rückseite des ersten Vorrichtungs-Dies. In einer Ausführungsform umfasst das Package weiter ein viertes Vorrichtungs-Die, das an das zweite Package gebondet ist, wobei der vierte Vorrichtungs-Die größer als das zweite Package ist und wobei die fünften Bondkontaktstellen des vierten Vorrichtungs-Dies durch Metall-zu-Metall-Bonding an sechste Bondkontaktstellen des zweiten Packages gebondet sind und eine fünfte dielektrische Oberflächenschicht des vierten Vorrichtungs-Dies durch Fusionsbonding an eine sechste dielektrische Oberflächenschicht des zweiten Packages gebondet ist; und einen dritten Isolationsbereich, der das zweite Package einschließt, wobei das zweite Package, der vierte Vorrichtungs-Die und der dritte Isolationsbereich Teile eines dritten Packages bilden. In einer Ausführungsform umfasst das Package weiter ein fünftes Vorrichtungs-Die, das an das dritte Package gebondet ist, wobei der fünfte Vorrichtungs-Die größer als das dritte Package ist und wobei siebente Bondkontaktstellen des fünften Vorrichtungs-Dies durch Metall-zu-Metall-Bonding an achte Bondkontaktstellen des dritten Packages gebondet sind und eine siebente dielektrische Oberflächenschicht des fünften Vorrichtungs-Dies durch Fusionsbonding an eine achte dielektrische Oberflächenschicht des dritten Packages gebondet ist; und einen vierten Isolationsbereich, der das dritte Package einschließt, wobei das dritte Package, der fünfte Vorrichtungs-Die und der vierte Isolationsbereich Teile eines vierten Packages bilden. In einer Ausführungsform umfasst das Package weiter ein Verkapselungsmaterial, das das vierte Package einschließt; und Umverteilungsleitungen, die über dem Verkapselungsmaterial und dem vierten Package gebildet sind, wobei die Umverteilungsleitungen sich seitlich über entgegengesetzte Ränder des vierten Packages erstrecken. In einer Ausführungsform umfasst das Package weiter eine zweite Durchkontaktierung, die durch den zweiten Isolationsbereich dringt, wobei die zweite Durchkontaktierung der dritte Vorrichtungs-Die und der vierte Vorrichtungs-Die elektrisch vernetzt. In einer Ausführungsforme umfasst der erste Isolationsbereich einen Siliziumnitridmantel (-auskleidung), der sowohl den ersten Vorrichtungs-Die als auch den zweiten Vorrichtungs-Die kontaktiert; und einen Oxidbereich am Siliziumnitridmantel (-auskleidung). In einer Ausführungsform weist die vierte dielektrische Oberflächenschicht des ersten Packages entgegengesetzte Ränder auf, die bündig mit entsprechenden entgegengesetzten Rändern eines Halbleitersubstrats des zweiten Vorrichtungs-Dies sind.
  • Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält ein Packages einen ersten Vorrichtungs-Die; einen zweiten Vorrichtungs-Die, das an eine Vorderseite des ersten Vorrichtungs-Dies gebondet ist; ein erstes Spaltfüllmaterial, das den ersten Vorrichtungs-Die einschließt, um ein erstes Package gemeinsam mit dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die zu bilden, wobei Ränder des ersten Spaltfüllmaterials mit jeweiligen Rändern des zweiten Vorrichtungs-Dies bündig sind; ein drittes Vorrichtungs-Die, das mit dem ersten Package gebondet ist, wobei der dritte Vorrichtungs-Die an einer Rückseite des ersten Vorrichtungs-Dies ist; und ein zweites Spaltfüllmaterial, das das erste Package einschließt, um ein zweites Package gemeinsam mit dem ersten Package und dem dritten Vorrichtungs-Die zu bilden, wobei Ränder des zweiten Spaltfüllmaterials mit jeweiligen Rändern des dritten Vorrichtungs-Dies bündig sind. In einer Ausführungsform ist der erste Vorrichtungs-Die durch ein erstes Hybridbonding mit dem zweiten Vorrichtungs-Die gebondet, das Metall-zu-Metall-Direktbonding und Fusionsbonding umfasst, und der dritte Vorrichtungs-Die ist durch ein zweites Hybridbonding an das erste Package gebondet. In einer Ausführungsform umfasst das Package weiter eine erste Durchkontaktierung, die durch das erste Spaltfüllmaterial dring; und eine zweite Durchkontaktierung, die durch das zweite Spaltfüllmaterial dringt. In einer Ausführungsform umfasst das Package weiter ein viertes Vorrichtungs-Die, das an das zweite Package gebondet ist, wobei der vierte Vorrichtungs-Die an einer Rückseite des zweiten Vorrichtungs-Dies ist; und ein drittes Spaltfüllmaterial, das das zweite Package einschließt, um ein drittes Package gemeinsam mit dem zweiten Package und dem vierten Vorrichtungs-Die zu bilden, wobei Ränder des dritten Spaltfüllmaterials mit jeweiligen Rändern des vierten Vorrichtungs-Dies bündig sind. In einer Ausführungsform umfasst das Package weiter eine erste Durchkontaktierung, die durch das erste Spaltfüllmaterial dringt; eine zweite Durchkontaktierung, die durch das zweite Spaltfüllmaterial dringt; und eine dritte Durchkontaktierung, die durch das dritte Spaltfüllmaterial dringt. In einer Ausführungsform verbindet die erste Durchkontaktierung den zweiten Vorrichtungs-Die direkt mit dem dritten Vorrichtungs-Die und die zweite Durchkontaktierung verbindet der dritte Vorrichtungs-Die direkt mit dem vierten Vorrichtungs-Die.
  • Gemäß manchen ausführungsformen der vorliegenden Offenbarung enthält das Verfahren Bonding eines ersten Vorrichtungs-Dies auf einen zweiten Vorrichtungs-Die eines ersten Wafers; Einkapseln des ersten Vorrichtungs-Dies in ein erstes Spaltfüllmaterial; Bilden erster Bondkontaktstellen an einer Rückseite eines ersten Halbleitersubstrats des zweiten Vorrichtungs-Dies, wobei die ersten Bondkontaktstellen elektrisch mit ersten Durchkontaktierungen verbunden sind, die durch das erste Halbleitersubstrat dringen; Vereinzeln des ersten Wafers und des ersten Spaltfüllmaterials, um ein erstes Package zu bilden, wobei das erste Package den ersten Vorrichtungs-Die und den zweiten Vorrichtungs-Die umfasst; Bonden des ersten Packages auf ein drittes Vorrichtungs-Die eines zweiten Wafers; Einkapseln des ersten Packages in ein zweites Spaltfüllmaterial; Bilden zweiter Bondkontaktstellen an einer Rückseite eines zweiten Halbleitersubstrats des dritten Vorrichtungs-Dies, wobei die zweiten Bondkontaktstellen elektrisch mit zweiten Durchkontaktierungen verbunden sind, die durch das zweite Halbleitersubstrat dringen; und Vereinzeln des zweiten Wafers und des zweiten Spaltfüllmaterials, um ein zweites Package zu bilden, wobei das zweite Package das erste Package und der dritte Vorrichtungs-Die umfasst. In einer Ausführungsform ist der erste Vorrichtungs-Die durch Hybridbonding an den zweiten Vorrichtungs-Die gebondet. Das Verfahren von Anspruch 16 umfasst weiter Bilden einer ersten Durchkontaktierung, die durch das erste Spaltfüllmaterial dringt, wobei die erste Durchkontaktierung den ersten Vorrichtungs-Die direkt mit dem zweiten Vorrichtungs-Die verbindet. In einer Ausführungsform umfasst das Verfahren weiter Bonden des zweiten Packages auf ein viertes Vorrichtungs-Die eines dritten Wafers; Einkapseln des zweiten Packages in einem dritten Spaltfüllmaterial; Bilden dritter Bondkontaktstellen an einer Rückseite eines dritten Halbleitersubstrats des vierten Vorrichtungs-Dies, wobei die dritten Bondkontaktstellen elektrisch mit dritten Durchkontaktierungen verbunden sind, die durch das dritte Halbleitersubstrat dringen; und Vereinzeln des dritten Wafers und des dritten Spaltfüllmaterials, um ein drittes Package zu bilden, wobei das dritte Package das zweite Package und der vierte Vorrichtungs-Die umfasst. In einer Ausführungsform umfasst das Bilden der ersten Bondkontaktstellen Planarisieren der Rückseite des ersten Halbleitersubstrats des zweiten Vorrichtungs-Dies, um TSVs aufzudecken; Ätzen des ersten Halbleitersubstrats, um Abschnitten der TSVs zu erlauben, über das erste Halbleitersubstrat vorzuragen; Bilden einer dielektrischen Schicht, um die Abschnitte der TSVs einzukapseln; und Bilden der ersten Bondkontaktstellen, um sich elektrisch mit den TSVs zu verbinden.
  • Das Vorstehende umreißt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige sollten begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin offenbarten Ausführungsformen verwenden können. Fachkundige sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie unterschiedliche Wechsel, Ersetzungen und Änderungen hierin vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62854401 [0001]

Claims (20)

  1. Package aufweisend: einen ersten Vorrichtungs-Die; einen zweiten Vorrichtungs-Die, der an den ersten Vorrichtungs-Die gebondet ist, wobei der zweite Vorrichtungs-Die größer als der erste Vorrichtungs-Die ist, und wobei erste Bondkontaktstellen des ersten Vorrichtungs-Dies durch Metall-zu-Metall-Bonding an zweite Bondkontaktstellen des zweiten Vorrichtungs-Dies gebondet sind, und eine erste dielektrische Oberflächenschicht des ersten Vorrichtungs-Dies durch Fusionsbonding an eine zweite dielektrische Oberflächenschicht des zweiten Vorrichtungs-Dies gebondet ist; einen ersten Isolationsbereich, der den ersten Vorrichtungs-Die einschließt, wobei der erste Vorrichtungs-Die, der zweite Vorrichtungs-Die und der erste Isolationsbereich Teile eines ersten Packages bilden; einen dritten Vorrichtungs-Die, der an das erste Package gebondet ist, wobei der dritte Vorrichtungs-Die größer als das erste Package ist und wobei dritte Bondkontaktstellen des dritten Vorrichtungs-Dies durch Metall-zu-Metall-Bonding an vierte Bondkontaktstellen des ersten Packages gebondet sind und eine dritte dielektrische Oberflächenschicht des dritten Vorrichtungs-Dies durch Fusionsbonding an eine vierte dielektrische Oberflächenschicht des ersten Packages gebondet ist; und einen zweiten Isolationsbereich, der das erste Package einschließt, wobei das erste Package, der dritte Vorrichtungs-Die und der zweite Isolationsbereich Teile eines zweiten Packages bilden.
  2. Package nach Anspruch 1, weiter aufweisend eine erste Durchkontaktierung, die den ersten Isolationsbereich durchdringt, wobei die erste Durchkontaktierung den zweiten Vorrichtungs-Die direkt mit dem dritten Vorrichtungs-Die verbindet.
  3. Package nach Anspruch 1 oder 2, wobei der zweite Vorrichtungs-Die an einer Vorderseite, und der dritte Vorrichtungs-Die an einer Rückseite des ersten Vorrichtungs-Dies sind.
  4. Package nach einem der vorangehenden Ansprüche, weiter aufweisend: einen vierten Vorrichtungs-Die, das an das zweite Package gebondet ist, wobei der vierte Vorrichtungs-Die größer als das zweite Package ist, und wobei fünfte Bondkontaktstellen des vierten Vorrichtungs-Dies durch Metall-zu-Metall-Bonding an sechste Bondkontaktstellen des zweiten Packages gebondet sind, und eine fünfte dielektrische Oberflächenschicht des vierten Vorrichtungs-Dies durch Fusionsbonding an eine sechste dielektrische Oberflächenschicht des zweiten Packages gebondet ist; und einen dritten Isolationsbereich, der das zweite Package einschließt, wobei das zweite Package, der vierte Vorrichtungs-Die und der dritte Isolationsbereich Teile eines dritten Packages bilden.
  5. Package nach Anspruch 4, weiter aufweisend: einen fünften Vorrichtungs-Die, der an das dritte Package gebondet ist, wobei der fünfte Vorrichtungs-Die größer als das dritte Package ist, und wobei siebente Bondkontaktstellen des fünften Vorrichtungs-Dies durch Metall-zu-Metall-Bonding an achte Bondkontaktstellen des dritten Packages gebondet sind, und eine siebente dielektrische Oberflächenschicht des fünften Vorrichtungs-Dies durch Fusionsbonding an eine achte dielektrische Oberflächenschicht des dritten Packages gebondet ist; und einen vierten Isolationsbereich, der das dritte Package einschließt, wobei das dritte Package, der fünfte Vorrichtungs-Die und der vierte Isolationsbereich Teile eines vierten Packages bilden.
  6. Package nach Anspruch 5, weiter aufweisend: ein Verkapselungsmaterial, das das vierte Package einschließt; und Umverteilungsleitungen, die über dem Verkapselungsmaterial und dem vierten Package gebildet sind, wobei die Umverteilungsleitungen sich seitlich über entgegengesetzte Ränder des vierten Packages hinaus erstrecken.
  7. Package nach Anspruch 4 oder 5, weiter aufweisend eine zweite Durchkontaktierung, die den zweiten Isolationsbereich durchdringt, wobei die zweite Durchkontaktierung den dritten Vorrichtungs-Die und den vierten Vorrichtungs-Die elektrisch verbindet.
  8. Package nach einem der vorangehenden Ansprüche, wobei der erste Isolationsbereich aufweist: einen ersten Siliziumnitridmantel, der sowohl den ersten Vorrichtungs-Die als auch den zweiten Vorrichtungs-Die kontaktiert; und einen Oxidbereich an dem Siliziumnitridmantel.
  9. Package nach einem der vorangehenden Ansprüche, wobei die vierte dielektrische Oberflächenschicht des ersten Packages entgegengesetzte Ränder aufweist, die bündig mit entsprechenden entgegengesetzten Rändern eines Halbleitersubstrats des zweiten Vorrichtungs-Dies sind.
  10. Package aufweisend: einen ersten Vorrichtungs-Die; einen zweiten Vorrichtungs-Die, der an eine Vorderseite des ersten Vorrichtungs-Dies gebondet ist; ein erstes Spaltfüllmaterial, das den ersten Vorrichtungs-Die einschließt, um ein erstes Package gemeinsam mit dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die zu bilden, wobei Ränder des ersten Spaltfüllmaterials bündig mit jeweiligen Rändern des zweiten Vorrichtungs-Dies sind; einen dritten Vorrichtungs-Die, das an das erste Package gebondet ist, wobei der dritte Vorrichtungs-Die an einer Rückseite des ersten Vorrichtungs-Dies ist; und ein zweites Spaltfüllmaterial, das das erste Package einschließt, um ein zweites Package gemeinsam mit dem ersten Package und dem dritten Vorrichtungs-Die zu bilden, wobei Ränder des zweiten Spaltfüllmaterials bündig mit jeweiligen Rändern des dritten Vorrichtungs-Dies sind.
  11. Package nach Anspruch 10, wobei der erste Vorrichtungs-Die durch ein erste Hybridbonding an den zweiten Vorrichtungs-Die gebondet ist, das Hybridbonding Metall-zu-Metall-Bonding und Fusionsbonding umfasst, und der dritte Vorrichtungs-Die durch ein zweites Hybridbonding an das erste Package gebondet ist.
  12. Package nach Anspruch 10 der 11, weiter aufweisend: eine erste Durchkontaktierung, die das erste Spaltfüllmaterial durchdringt; und eine zweite Durchkontaktierung, die das zweite Spaltfüllmaterial durchdringt.
  13. Package nach einem der vorangehenden Ansprüche 10 bis 12, weiter aufweisend: einen vierten Vorrichtungs-Die, der an das zweite Package gebondet ist, wobei der vierte Vorrichtungs-Die an eine Rückseite des zweiten Vorrichtungs-Dies gebondet ist; und ein drittes Spaltfüllmaterial, das das zweite Package einschließt, um ein drittes Package gemeinsam mit dem zweiten Package und dem vierten Vorrichtungs-Die zu bilden, wobei Ränder des dritten Spaltfüllmaterials bündig mit jeweiligen Rändern des vierten Vorrichtungs-Dies sind.
  14. Package nach Anspruch 13, weiter aufweisend: eine erste Durchkontaktierung, die das erste Spaltfüllmaterial durchdringt; eine zweite Durchkontaktierung, die das zweite Spaltfüllmaterial durchdringt; und eine dritte Durchkontaktierung, die das dritte Spaltfüllmaterial durchdringt.
  15. Package nach Anspruch 14, wobei die erste Durchkontaktierung den zweiten Vorrichtungs-Die direkt mit dem dritten Vorrichtungs-Die verbindet, und die zweite Durchkontaktierung den dritten Vorrichtungs-Die direkt mit dem vierten Vorrichtungs-Die verbindet.
  16. Verfahren umfassend: Bonden eines ersten Vorrichtungs-Dies auf einen zweiten Vorrichtungs-Die eines ersten Wafers; Einkapseln des ersten Vorrichtungs-Dies in einem ersten Spaltfüllmaterial; Bilden erster Bondkontaktstellen an einer Rückseite eines ersten Halbleitersubstrats des zweiten Vorrichtungs-Dies, wobei die ersten Bondkontaktstellen elektrisch mit ersten Durchkontaktierungen verbunden sind, die das erste Halbleitersubstrat durchdringen; Vereinzeln des ersten Wafers und des ersten Spaltfüllmaterials, um ein erstes Package zu bilden, wobei das erste Package den ersten Vorrichtungs-Die und den zweiten Vorrichtungs-Die umfasst; Bonden des ersten Packages an einen dritten Vorrichtungs-Die eines zweiten Wafers; Einkapseln des ersten Packages in einem zweiten Spaltfüllmaterial; Bilden zweiter Bondkontaktstellen an einer Rückseite eines zweiten Halbleitersubstrats des dritten Vorrichtungs-Dies, wobei die zweiten Bondkontaktstellen elektrisch mit zweiten Durchkontaktierungen verbunden sind, die das zweite Halbleitersubstrat durchdringen; und Vereinzeln des zweiten Wafers und des zweiten Spaltfüllmaterials, um ein zweites Package zu bilden, wobei das zweite Package das erste Package und den dritten Vorrichtungs-Die aufweist.
  17. Verfahren nach Anspruch 16, wobei der erste Vorrichtungs-Die durch Hybridbonding an den zweiten Vorrichtungs-Die gebondet ist.
  18. Verfahren nach Anspruch 16 oder 17, weiter umfassend Bilden einer ersten Durchkontaktierung, die durch das erste Spaltfüllmaterial dringt, wobei die erste Durchkontaktierung den ersten Vorrichtungs-Die direkt mit dem zweiten Vorrichtungs-Die verbindet.
  19. Verfahren nach einem der vorangehenden Ansprüche 16 bis 18, weiter umfassend: Bonden des zweiten Packages an einen vierten Vorrichtungs-Die eines dritten Wafers; Einkapseln des zweiten Packages in einem dritten Spaltfüllmaterial; Bilden dritter Bondkontaktstellen an einer Rückseite eines dritten Halbleitersubstrats des vierten Vorrichtungs-Dies, wobei die dritten Bondkontaktstellen elektrisch mit dritten Durchkontaktierungen verbunden sind, die das dritte Halbleitersubstrat durchdringen; und Vereinzeln des dritten Wafers und des dritten Spaltfüllmaterials, um ein drittes Package zu bilden, wobei das dritte Package das zweite Package und den vierten Vorrichtungs-Die umfasst.
  20. Verfahren nach einem der vorangehenden Ansprüche 16 bis 19, wobei das Bilden der ersten Bondkontaktstellen umfasst: Planarisieren der Rückseite des ersten Halbleitersubstrats des zweiten Vorrichtungs-Dies, um Silizium-Durchkontaktierungen (TSVs) aufzudecken; Ätzen des ersten Halbleitersubstrats, damit Abschnitte der TSVs über das erste Halbleitersubstrat hervorragen; Bilden einer dielektrischen Schicht, um die Abschnitte der TSVs einzukapseln; und Bilden der ersten Bondkontaktstellen, um mit den TSVs elektrisch zu verbinden.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021109879A1 (de) 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dielektrikum-durchkontaktierungen für direktverbindung und verfahren zu deren herstellung

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
KR20220040537A (ko) * 2020-09-23 2022-03-31 삼성전자주식회사 반도체 패키지
KR20220058683A (ko) * 2020-10-29 2022-05-10 삼성전자주식회사 반도체 패키지
US11557572B2 (en) * 2021-05-13 2023-01-17 Nanya Technology Corporation Semiconductor device with stacked dies and method for fabricating the same
US11876063B2 (en) * 2021-08-31 2024-01-16 Nanya Technology Corporation Semiconductor package structure and method for preparing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7385283B2 (en) * 2006-06-27 2008-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit and method of making the same
US9390974B2 (en) * 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
US8703539B2 (en) * 2012-06-29 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple die packaging interposer structure and method
US9337120B2 (en) * 2012-08-17 2016-05-10 Cisco Technology, Inc. Multi-chip module with multiple interposers
KR102094924B1 (ko) * 2013-06-27 2020-03-30 삼성전자주식회사 관통전극을 갖는 반도체 패키지 및 그 제조방법
US9331021B2 (en) * 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9704735B2 (en) * 2014-08-19 2017-07-11 Intel Corporation Dual side solder resist layers for coreless packages and packages with an embedded interconnect bridge and their methods of fabrication
US9917072B2 (en) * 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
US9899355B2 (en) * 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9741693B2 (en) * 2015-11-12 2017-08-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and method of forming the same
US9893028B2 (en) * 2015-12-28 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bond structures and the methods of forming the same
US9984998B2 (en) * 2016-01-06 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Devices employing thermal and mechanical enhanced layers and methods of forming same
US10050024B2 (en) * 2016-06-17 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
KR102570582B1 (ko) * 2016-06-30 2023-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
US10522449B2 (en) * 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10784247B2 (en) * 2017-11-15 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Process control for package formation
DE102018124695A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
US10535636B2 (en) * 2017-11-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating passive devices in package structures
KR102560697B1 (ko) * 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
KR102530320B1 (ko) * 2018-11-21 2023-05-09 삼성전자주식회사 반도체 패키지
US11063022B2 (en) * 2019-09-17 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package and manufacturing method of reconstructed wafer
US11756933B2 (en) * 2021-02-12 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Inactive structure on SoIC

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021109879A1 (de) 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dielektrikum-durchkontaktierungen für direktverbindung und verfahren zu deren herstellung

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US20230387082A1 (en) 2023-11-30

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