DE112013007038T5 - Zwischenverbindungsstruktur umfassend Metall-Rückseiten-Umverteilungsleitungen mit sehr kleinem Teilungsabstand kombiniert mit Durchkontaktierungen - Google Patents

Zwischenverbindungsstruktur umfassend Metall-Rückseiten-Umverteilungsleitungen mit sehr kleinem Teilungsabstand kombiniert mit Durchkontaktierungen Download PDF

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Kevin J. Lee
James Y. Jeong
Hsiao-Kang Chang
John Muirhead
Puneesh Puri
Nitin M. Patel
Adwait Telang
Jiho Kang
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1182—Applying permanent coating, e.g. in-situ coating
    • H01L2224/11823—Immersion coating, e.g. in a solder bath
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    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1182—Applying permanent coating, e.g. in-situ coating
    • H01L2224/11825—Plating, e.g. electroplating, electroless plating
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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Abstract

Eine 3D-Zwischenverbindungsstruktur und ein Herstellungsverfahren sind beschrieben, in denen Metall-Umverteilungsschichten (RDLs) mit Silizium-Durchkontaktierungen (TSVs) integriert sind und unter Verwendung eines Verfahrensablaufs der „Durchkontaktierungs-Resist”-Art. Eine Siliziumnitrid- oder Siliziumcarbid-Passivierungsschicht kann zwischen der Rückseite des ausgedünnten Vorrichtungswafers und den RDLs bereitgestellt sein, um während des Verfahrensablaufs eine hermetische Barriere- und Polierstoppschicht bereitzustellen.

Description

  • Fachgebiet
  • Die vorliegende Erfindung betrifft eine dreidimensionale (3D-)-Einhausung und genauer gesagt die Integration von Silizium-Durchkontaktierungen (TSVs) in 3D-Gehäuse.
  • Hintergrund
  • Eine 3D-Einhausung betrifft System-on-Chip-(SOC-) und System-in-Package-(SIP-)Konfigurationen. TSV-3D-Gehäuse können zwei oder mehr Chips umfassen, die vertikal gestapelt sind, mit Durchkontaktierungen durch Siliziumsubstrate, die eine Kantenverdrahtung ersetzen, um eine elektrische Verbindung zwischen den Schaltkreiselementen auf jedem Chip zu erzeugen.
  • Standards wie der JEDEC „Design Registration-Micropillar Grid Array (MPGA)”, DR-4.26A, Dez. 2011, Artikel 11.2-845(R) des Joint Electron Devices Engineering Council (JEDEC) definieren die Chip-zu-Chip-Kontaktinselschnittstelle für eine Logik-zu-Speicher-Schnittstelle. Herkömmlicherweise liegen die physikalischen Orte von TSVs direkt unterhalb der Kontaktinselorte auf einem Chip, was sehr viel Nacktchipfläche benötigt. Das bedeutet, dass die gesamte andere Schaltung um die TSV-Orte herum angeordnet ist.
  • Während einer TSV-Bearbeitung wird die Anordnung von TSVs durch einen ausgedünnten Vorrichtungswafer ausgebildet. Herkömmliche TSV-Strukturen verwenden entweder Siliziumdioxid oder Polymere als ein Isolatormaterial auf der Rückseite des ausgedünnten Vorrichtungswafers. Diese Materialien sind nicht hermetisch und stellen keine widerstandsfähige Passivierungsschicht auf der Rückseite des ausgedünnten Vorrichtungswafers bereit.
  • Kurzbeschreibung der Zeichnungen
  • Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung werden ersichtlich durch die beigefügten Ansprüche, die folgende ausführliche Beschreibung von einer oder mehreren beispielhaften Ausführungsformen und die entsprechenden Figuren, in welchen:
  • 1–17 Querschnittsseitenansicht-Veranschaulichungen eines Verfahrens zum Herstellen einer 3D-Zwischenverbindungsstruktur unter Verwendung einer „Durchkontaktierungs-Resist”-Bearbeitung in Übereinstimmung mit Ausführungsformen der Erfindung sind.
  • 18 eine Seitenansicht-Veranschaulichung eines 3D-Gehäuses ist, die in Übereinstimmung mit Ausführungsformen der Erfindung TSVs implementiert.
  • 19 stellt ein System in Übereinstimmung mit Ausführungsformen der Erfindung dar.
  • Ausführliche Beschreibung
  • In verschiedenen Ausführungsformen sind eine 3D-Zwischenverbindungsstruktur und ein Verfahren zum Herstellen einer 3D-Zwischenverbindungsstruktur beschrieben. Jedoch können bestimmte Ausführungsformen ohne eines oder mehrere dieser spezifischen Details oder in Kombination mit anderen bekannten Verfahren und Materialien praktiziert werden. In der folgenden Beschreibung sind zahlreiche spezifische Details dargelegt, wie spezifische Materialien und Verfahren usw., um ein tiefgehendes Verständnis der vorliegenden Erfindung bereitzustellen. In anderen Fällen wurden wohlbekannte Verpackungsverfahren und Herstellungsmethoden nicht besonders ausführlich beschrieben, um die vorliegende Erfindung nicht unnötig zu verdecken. In der gesamten vorliegenden Patentschrift bedeuten Verweise auf „eine Ausführungsform”, dass ein(e) bestimmte(s) Merkmal, Struktur, Material oder Eigenschaft, das/die in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform der Erfindung umfasst ist. Daher verweist das Auftreten der Phrase „in einer Ausführungsform” an verschiedenen Stellen in der gesamten vorliegenden Patentschrift nicht notwendigerweise auf dieselbe Ausführungsform der Erfindung. Ferner können die spezifischen Merkmale, Strukturen, Materialien oder Eigenschaften in einer oder mehreren Ausführungsformen in einer beliebigen geeigneten Weise kombiniert sein.
  • In einem Aspekt beschreiben Ausführungsformen der Erfindung eine 3D-Zwischenverbindungsstruktur und ein 3D-Zwischenverbindungsverfahren, die TSVs mit Metall-Rückseiten-Umverteilungsschichten (RDLs) mit sehr kleinem Teilungsabstand der „Durchkontaktierungs-Resist”-Art (nachfolgend besprochen) kombiniert. Diese Kombination ermöglicht, dass die physikalischen Orte der TSVs durch die Verwendung von RDLs (hierin manchmal als RDL-Leitungen bezeichnet) von Chip-zu-Chip-Kontaktinselorten entkoppelt werden, wodurch eine größere Schaltkreisentwurfsflexibilität bereitgestellt wird. Auf diese Weise können mehrere Leiterbahnen zwischen angrenzenden Kontaktinselzeilen oder -spalten verlaufen. Beispielsweise können mehrere Leiterbahnen zwischen angrenzenden Kontaktinselzeilen oder -spalten verlaufen, die durch einen Teilungsabstand von 10 μm–500 μm getrennt sind.
  • Ausführungsformen der Erfindung gestatten eine hermetisch versiegelte 3D-Zwischenverbindungsstruktur sowie eine RDL-Architektur mit einem kleinen Teilungsabstand und gestatten die Verwendung von Kupfermetall (im Gegensatz zu subtraktiven Ätzverfahren zum Herstellen von Aluminium-RDL-Leitungen).
  • Ausführungsformen der Erfindung beschreiben eine Siliziumnitrid- oder Siliziumcarbid-Passivierungsschicht, die Rückseiten-RDLs von dem Bulk-Halbleiter (z. B. Silizium) des ausgedünnten Vorrichtungswafers trennt. Die Siliziumnitrid- oder Siliziumcarbid-Passivierungsschicht kann eine hermetische Barriere bereitstellen, die die Rückseite des ausgedünnten Vorrichtungswafers während einer TSV- und RDL-Bearbeitung vor einer Kontaminierung mit Spurenmetall und Feuchtigkeit schützt.
  • Ferner können die Rückseiten-Passivierungsschicht-Materialien wie Siliziumnitrid oder Siliziumcarbid signifikant geringere Entfernungsraten als die TSV-Barriereschicht-Materialien wie Tantal (Ta), Titan (Ti), Tantalnitrid (TaN) oder Titannitrid (TiN) aufweisen, sodass die Passivierungsschicht dafür ausgelegt ist, dass ein mehrfaches intensives Polieren Bestandteil eines chemisch-mechanischen Polierschritts (CMP) der TSV-Barriereschicht ist, ohne auch zu verursachen, dass eine signifikante Menge der Passivierungsschicht entfernt wird. Übliche handelsübliche Barriereschicht-CMP-Aufschlämmungen, die für die Entfernung von Barrierematerialien wie Ta, Ti, TaN, TiN ausgeführt sind, sind auch ausgeführt, um Oxide wie Siliziumdioxid zu entfernen. Daher kann eine Passivierungsschicht, die aus Siliziumnitrid oder Siliziumcarbid ausgebildet ist, in manchen Ausführungsformen als eine Polierstoppschicht verwendet werden, wenn die TSV-Barriereschicht zwischen TSVs entfernt wird, wodurch die Vollständigkeit der TSV-Struktur geschützt wird.
  • Ausführungsformen beschreiben eine Weise, auf die eine Durchkontaktierungs-Resist-RDL-Bearbeitung mit einer TSV-Struktur integriert wird, in der die Durchkontaktierungs-Resist-Bearbeitung die Ausbildung von Rückseiten-RDLs mit sehr kleinem Teilungsabstand und eine größere Schaltkreisentwurfsflexibilität gestatten kann, während eine hermetische Barriere-Passivierungsschicht in die Bearbeitungsabfolge integriert wird, die während der TSV-Barriereschicht-Entfernung zwischen TSVs als eine CMP-Stoppschicht arbeiten und eine verbesserte Verlässlichkeitsleistung der Vorrichtung bereitstellen kann. Die Verwendung einer Durchkontaktierungs-Resist-Bearbeitung, um RDLs auszubilden anstatt einfache oder duale Damascene-Verfahren zu verwenden, kann das Ausmaß der CMP-Bearbeitung, das benötigt wird, um die RDL auszubilden, verringern oder beseitigen. Insbesondere in Bezug auf die Ausbildung der RDL kann die Verwendung einer Durchkontaktierungs-Resist-Bearbeitung, um RDLs auszubilden, anders gesagt eine teure Cu- und Barriereschicht-CMP-Bearbeitung verringern. Beispielsweise kann das Ausbilden einer oberen Oberfläche der RDL unter Verwendung einer Durchkontaktierungs-Resist-Bearbeitung ohne Verwendung von CMP für die RDL-Ausbildung ausgeführt werden.
  • Wenngleich Ausführungsformen mit Verweis auf eine TSV-Bearbeitung eines Silizium-Vorrichtungswafers beschrieben sind, sind die Ausführungsformen auch auf andere Substrate als Silizium-Wafer anwendbar, wie verbundene III–V-Wafer oder II–IV-Wafer. Zusätzlich dazu soll anerkannt werden, dass wenngleich eine „Via-Last”-TSV-Bearbeitung (Durchkontaktierungen nach der Metallisierungsstruktur ausgeführt) ausführlich beschrieben und veranschaulicht ist, Ausführungsformen der Erfindung nicht dahingehend beschränkt sind, und dass Ausführungsformen der Erfindung auch mit einer „Via-First”-TSV-Bearbeitung (Durchkontaktierungen ausgeführt bevor die Mikroelektronikvorrichtung ausgebildet wird) und einer „Via-Middle”-TSV-Bearbeitung (Durchkontaktierungen zwischen dem Ausbilden der Mikroelektronikvorrichtung und der Metallisierungsstruktur ausgeführt) kompatibel sein können. Beispielsweise kann eine Durchkontaktierungs-Resist-RDL-Bearbeitung auch in Via-First- und Via-Middle-TSV-Bearbeitungsabfolgen integriert sein.
  • Bezugnehmend auf 17 umfasst eine 3D-Zwischenverbindungsstruktur 160 in einer Ausführungsform ein Halbleitersubstrat 100, das eine vordere Oberfläche 102 und eine hintere Oberfläche 104, eine Durchkontaktierung (z. B. TSV) 142, die sich zwischen der vorderen 102 und der hinteren 104 Oberfläche durch das Halbleitersubstrat 100 erstreckt, und eine Durchkontaktierungs-Resist-RDL 144, die über der hinteren Oberfläche 104 ausgebildet ist, aufweist. Eine Passivierungsschicht 120 kann zwischen der hinteren Oberfläche 104 und der RDL 144 angeordnet sein, um zu verhindern, dass Feuchtigkeits- und Spurenmetallkontaminierungen in das Halbleitersubstrat 100 eindringen. Ein geeignetes Passivierungsschicht-Material kann beispielsweise Siliziumcarbid und Siliziumnitrid sein.
  • In manchen Ausführungsformen kann das Halbleitersubstrat 100 ein TSV-bearbeiteter Vorrichtungswafer sein, der eine Vielzahl der beschriebenen 3D-Zwischenverbindungsstrukturen umfasst. Alternativ dazu ist der TSV-bearbeitete Vorrichtungswafer vereinzelt, um eine Vielzahl der Halbleitersubstrate auszubilden, die weiter bearbeitet werden können oder nicht, um eine Vielzahl von Chips auszubilden, die dann in 3D-Verpackungsstrukturen integriert werden können. Daher ist die 3D-Zwischenverbindungsstruktur 160 in einer Ausführungsform ein Chip.
  • In einer Ausführungsform umfasst die 3D-Zwischenverbindungsstruktur 160 eine Anordnung von Kontaktinseln, die über der hinteren Oberfläche 104 in einer Reihe von Zeilen und Spalten angeordnet sind. Beispielsweise können die Zeilen und Spalten in der Anordnung einen Teilungsabstand von 10 μm bis 500 μm aufweisen. Eine Anordnung von TSVs wie TSV 142 kann unter der hinteren Oberfläche 104 angeordnet sein, sodass die Anordnung von TSVs nicht in einem Muster angeordnet ist, das mit der Anordnung der Kontaktinseln identisch ist. In einer Ausführungsform liegt die Anordnung von TSVs nicht direkt unterhalb der Anordnung von Kontaktinseln. In solch einer Ausführungsform kann eine Vielzahl von RDLs wie RDL 144 (hierin manchmal auch als „RDL-Leitung” bezeichnet) zwischen zwei der Zeilen der Kontaktinseln verlaufen, die eine der zwei Zeilen mit einer entsprechenden Anzahl von TSVs in der Anordnung von TSVs verbinden. Beispielsweise können die zwei Zeilen der Kontaktinseln durch einen Teilungsabstand von 10 μm bis 500 μm getrennt sein. Auf diese Art gestatten RDLs Flexibilität bei den physikalischen Orten der TSVs und der Schaltkreisanordnung.
  • Bezugnehmend auf 18 umfasst ein 3D-Gehäuse in einer Ausführungsform ein Basissubstrat 170 wie eine gedruckte Leiterplatine oder ein laminiertes Substrat. Ein Chipstapel ist über dem Basissubstrat ausgebildet, in dem der Chipstapel einen Chip 160 umfasst, der mit der 3D-Zwischenverbindungsstruktur ausgebildet ist. In einer Ausführungsform ist der Chip 160 ein Logikchip und einer oder mehrere Speicherchips 180 sind auf den Logikchip 160 gestapelt, wobei die Anordnung von Kontaktinseln des Logikchips (unterhalb einer Anordnung von leitenden Bump-Lotkugeln 154) mit einer entsprechenden Anordnung von Kontaktinseln 182 des Speicherchips 180 gekoppelt sind, obwohl Ausführungsformen nicht auf solche beschränkt sind und eine Vielzahl von Chip-zu-Chip-Konfigurationen umfassen können.
  • In einer Ausführungsform wird eine Durchkontaktierung (z. B. TSV) in einer Via-Last-Bearbeitungsabfolge ausgebildet. In solch einer Ausführungsform kann vor dem Ausbilden der Durchkontaktierung ein Siliziumcarbid oder Siliziumnitrid, das eine Passivierungsschicht enthält, über der hinteren Oberfläche des Vorrichtungswafers ausgebildet werden. Eine Durchkontaktierungsöffnung wird dann zwischen der hinteren Oberfläche und der vorderen Oberfläche des Vorrichtungswafers in dem Vorrichtungswafer ausgebildet. Eine Isolierauskleidungsschicht wird an den Seitenwänden der Durchkontaktierungsöffnung ausgebildet. Eine Barriereschicht wird innerhalb der Durchkontaktierungsöffnung und über der Passivierungsschicht ausgebildet und dann kann beispielsweise ein Bulk-Volumen der Durchkontaktierung durch Galvanisieren mit einem leitenden Metall wie Kupfer gefüllt werden. Beispielsweise werden die leitende Metallüberlagerung und die Barriereschicht zwischen Öffnungen dann durch CMP von der Passivierungsschicht entfernt. Auf diese Weise kann die Passivierungsschicht nicht nur arbeiten, um zu verhindern, dass Feuchtigkeits- und Spurenmetallkontaminierungen in den Vorrichtungswafer eintreten, sondern sie kann auch als eine Polierstoppschicht arbeiten, die gestattet, dass eine große Menge Überpolitur in den TSV-Barriereschicht-CMP-Schritt eingegliedert wird, ohne zu verursachen, dass eine signifikante Menge der Passivierungsschicht auch entfernt wird.
  • Nun auf 1–17 bezugnehmend ist ein Verfahren zum Herstellen einer 3D-Zwischenverbindungsstruktur mit Verweis auf die Figuren beschrieben. In Verbindung mit 1–17 wird auch auf Vorgang 1900 aus 19 verwiesen.
  • In 1 ist ein invertierter Vorrichtungswafer veranschaulicht, der eine vordere Oberfläche 102 und eine hintere Oberfläche 104 umfassen kann. Der Vorrichtungswafer 100 kann eine Vielzahl von Ausbildungen aufweisen. Beispielsweise kann der Vorrichtungswafer ein Bulk-Halbleiter sein, eine epitaxiale Schicht umfassen, die über einem Bulk-Halbleiter liegt, oder eine Halbleiter-auf-Isolator-(SOI-)Struktur umfassen, obwohl andere Strukturen verwendet werden können. In der spezifischen veranschaulichten Ausführungsform umfasst der Vorrichtungswafer 100 eine SOI-Struktur, die eine Halbleiterschicht 116 umfasst, die über einer Isolatorschicht 114 liegt, und ein Bulk-Substrat 118. Der Vorrichtungswafer 100 kann zusätzlich dazu dotierte Regionen oder andere dotierte Merkmale umfassen, um verschiedene mikroelektronische Vorrichtungen wie Metall-Isolator-Halbleiter-Feldeffekttransistoren (MOSFETs), Kondensatoren, Induktivitäten, Widerstände, Dioden, mikroelektromechanische Systeme (MEMS), andere geeignete aktive oder passive Vorrichtungen und Kombinationen davon auszubilden.
  • Eine Metallisierungsstruktur 112 kann über der vorderen Oberfläche 102 des Vorrichtungswafers 100 ausgebildet sein. Wie veranschaulicht umfasst die Metallisierungsstruktur 112 mehrere Zwischenverbindungsschichten, die aus leitenden Metallen wie Kupfer, Aluminium usw. ausgebildet sind und Zwischenschicht-Dielektrikum-Materialien wie Siliziumoxid, kohlenstoffdotiertes Oxid, Siliziumnitrid usw. Eine Passivierungsschicht 113 kann über einem oberen Abschnitt der Metallisierungsstruktur 112 ausgebildet sein, um physikalischen und chemischen Schutz bereitzustellen. Eine oder mehrere leitende Kontaktstellen 108 (z. B. Kupfer, Aluminium usw., die als Bump-Lotkugeln ausgebildet sein können oder nicht) können über den Öffnungen in der Passivierungsschicht 113 bereitgestellt sein. Der Vorrichtungswafer 100 ist unter Verwendung eines handelsüblichen vorübergehenden Bonding-Haftmittels 208 und einer Ausstattung an einen vorübergehenden Trägerwafer 200 gebondet (siehe Block 1902). Der Vorrichtungswafer 100 kann dann durch Schleifen, chemisch-mechanisches Polieren (CMP), Plasmaätzen und/oder Nassätzen der hinteren Oberfläche 104 ausgedünnt werden (siehe Block 1904). Beispielsweise kann der Vorrichtungswafer 100 in einer Ausführungsform auf ungefähr 20–200 μm ausgedünnt werden (während andere Ausführungsformen Dicken von 20, 50, 100, 150, 200 μm und dergleichen umfassen können). 1 zeigt den Wafer 100 nachdem das Ausdünnen auftrat.
  • Nach dem Ausdünnen des Vorrichtungswafers 100 kann eine Passivierungsschicht 120 über der hinteren Oberfläche 104 ausgebildet werden, um eine hermetische Barriere bereitzustellen, wie in 2 veranschaulicht (siehe Block 1906). Geeignete Materialien für die Passivierungsschicht 120 umfassen beispielsweise Siliziumcarbid und Siliziumnitrid, da diese Materialien eine hermetische Barriere bereitstellen können, die die Rückseite 104 des ausgedünnten Vorrichtungswafers 100 vor einer Spurenmetall- und Feuchtigkeitskontaminierung schützt. Siliziumcarbid und Siliziumnitrid können auch signifikant geringere Entfernungsraten besitzen als nachfolgend abgeschiedene TSV-Barriereschicht-Materialien wie Ta oder Ti während einer nachfolgenden CMP-Entfernung der Barriereschicht-Materialen von über der Passivierungsschicht 120 zwischen TSVs, wie mit Bezug auf 8 beschrieben. Die Passivierungsschicht 120 kann durch geeignete Verfahren wie chemische Dampfabscheidung (CVD) abgeschieden werden. Die Passivierungsschicht 120 kann alternativ dazu mehrere Schichten umfassen, wie einen Siliziumnitrid/Siliziumoxid-Stapel oder einen Siliziumcarbid/Siliziumoxid-Stapel, in dem das Siliziumoxid über dem Siliziumnitrid oder Siliziumcarbid ausgebildet ist und als eine Hartmaske bei dem stromab liegenden Öffnungsätzverfahren verwendet werden kann.
  • In 3 wird eine Photoresist-Schicht auf den ausgedünnten Vorrichtungswafer aufgeschichtet, belichtet und entwickelt (siehe Block 1908, der auf ein „TSV”-Resist verweist, da dieses Resist verwendet werden wird, um eine TSV auszubilden). Nach dem Entwickeln bestehen in der strukturierten Photoresist-Schicht 122 an jenen Stellen, wo Durchkontaktierungen (z. B. TSVs) gewünscht sind, Öffnungen.
  • In 4 wird eine Durchkontaktierungsöffnung(en) 130 (z. B. TSV-Öffnung) unter Verwendung eines geeigneten Verfahrens wie Plasmaätzen durch die Passivierungsschicht 120 und zwischen der hinteren Oberfläche 104 und der vorderen Oberfläche 102 durch den Vorrichtungswafer 100 geätzt, und endet auf Kuper-Kontaktinseln innerhalb der Metallisierungsstruktur 112. Die strukturierte Photoresist-Schicht 122 wird dann entfernt und alle verbleibenden Ätzpolymere oder Rückstände können gereinigt werden (siehe Block 1910).
  • In 5 wird dann eine Isolierauskleidungsschicht 136 abgeschieden, die die Böden und Seitenwände der Durchkontaktierungsöffnung(en) 130 sowie die Regionen zwischen Durchkontaktierungsöffnungen über der Passivierungsschicht 120 auskleiden (siehe Block 1912). Geeignete Materialien für die Isolierauskleidungsschicht 136 umfassen, sind aber nicht beschränkt auf, Siliziumdioxid, Siliziumnitrid, Siliziumcarbid und verschiedene Polymere. Diese Materialien können beispielsweise durch CVD, Atomschichtabscheidung (ALD) und Spin-Beschichtungsverfahren abgeschieden werden. Ein anisotropes Plasmaätzverfahren kann dann verwendet werden, um die Isolierauskleidungsschicht 136 von den unteren Oberflächen der Durchkontaktierungsöffnungen 130 sowie von den Regionen zwischen Durchkontaktierungsöffnungen über der Passivierungsschicht 120 zu entfernen, während auf den seitlichen Oberflächen der Durchkontaktierungsöffnungen 130 eine wesentliche Dicke der Isolierauskleidungsschicht 136 belassen wird (siehe Block 1914). In solch einer Ausführungsform kann die Isolierauskleidungsschicht 136 direkt auf den Seitenwänden der Durchkontaktierungsöffnung 130, die durch das Bulk-Siliziumsubstrat 118 definiert sind, ausgebildet sein. Daher arbeitet die Isolierauskleidungsschicht 136 in der endgültigen 3D-Zwischenverbindungsstruktur, um die TSV von dem umgebenden Siliziumsubstrat-Material zu isolieren.
  • In 6 können dann eine Barriereschicht und Keimlingsschicht 138 auf der Oberfläche des Vorrichtungswafers abgeschieden werden (siehe Block 1916). Zur Einfachheit der Veranschaulichtung sind die Barriere- und die Keimlingsschicht als eine Schicht veranschaulicht, aber tatsächlich können sie so ausgebildet werden, dass zuerst die Barriereschicht ausgebildet wird, gefolgt davon, dass die Keimlingsschicht auf der Barriereschicht ausgebildet wird. Die Barriereschicht 138 kann beispielsweise Tantal, Titan oder Kobalt umfassen. Die Keimlingsschicht kann beispielsweise Kupfer sein (wie durch das Material vorgegeben, das verwendet werden soll, um die Durchkontaktierung zu plattieren).
  • In 7 wird dann eine Schicht aus Kupfer 140 auf die Oberfläche des Vorrichtungswafers galvanisiert, die die TSV-Öffnungen vollständig mit Kupfer füllt (siehe Block 1918). Die Kupferüberlagerung und die Barriereschicht über der Passivierungsschicht 120 werden dann durch CMP entfernt, wie in 8 veranschaulicht (siehe Block 1920). Die resultierende Struktur umfasst TSVs 142, die sich zwischen der vorderen 102 und der hinteren 104 Oberfläche durch den Vorrichtungswafer 100 erstrecken. In solch einer Konfiguration besetzt eine einzelne Metallfüllung 140 das Bulk-Volumen der TSVs 142, die mit der Barriereschicht und Keimlingsschicht 138 (z. B. zum Galvanisieren der möglichen RDL) und der Isolierauskleidungsschicht 136 ausgekleidet sein können.
  • In einer Ausführungsform wird die Kupferüberlagerung 140 in einem ersten CMP-Vorgang mit einer ersten Aufschlämmung entfernt, gefolgt von einer Entfernung der Barriereschicht 138 von über der Passivierungsschicht 120 in einem zweiten CMP-Vorgang mit einer zweiten Aufschlämmung, die sich von der ersten Aufschlämmung unterscheidet. Handelsübliche CMP-Aufschlämmungen für die Entfernung der Barriereschicht 138 sind ausgeführt, um Barrierematerialien wie Ta, Ti, TaN und TiN zu ätzen und sind typischerweise auch ausgeführt, um ein Oxid zu ätzen. In Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung kann eine Passivierungsschicht 120 während der Entfernung der Barriereschicht 138 als ein Polierstoppmittel arbeiten, was gestattet, dass der Barriereschicht-138-CMP-Vorgang Bestandteil eines mehrfachen intensiven Polierens ist, ohne zu verursachen, dass eine signifikante Menge der Passivierungsschicht 120 entfernt wird.
  • In 9 können eine Barriereschicht 171 und eine Keimlingsschicht 170 dann auf der Oberfläche des Vorrichtungswafers abgeschieden werden (siehe Block 1922, der auf eine(n) „RDL”-Barriere/Keimling verweist, da diese Schichten verwendet werden werden, um die RDL auszubilden). Beispielsweise kann die Barriereschicht 171 Ta, Ti, TaN, TiN umfassen. Die Keimlingsschicht 170 kann beispielsweise Kupfer sein.
  • In 10 wird ein Photoresist-Material auf die Keimlingsschicht 170 aufgeschichtet und dann belichtet und entwickelt (siehe Block 1924). Nach dem Entwickeln des Resists bestehen Öffnungen (z. B. Öffnung 134) in der Resist-Beschichtung an jenen Stellen, wo Metall-RDL-Leitungen mit kleinem Teilungsabstand gewünscht sind, wie in 10 veranschaulicht.
  • In 11 wird dann eine Schicht aus Kupfer 144 auf die Keimlingsschicht 170 galvanisiert, wodurch die Öffnung 134 mit Kupfer gefüllt wird (siehe Block 1926) und die gewünschten RDL-Leitungen mit kleinem Teilungsabstand ausgebildet werden. Daher stellt eine Öffnung 124 in einem Resist 125 anstelle einer einfachen oder dualen Damascene-Bearbeitung einen „Durchkontaktierungs-Resist”-Vorgang bereit.
  • In 12 wird die Umverteilungs-Photoresist-Schicht entfernt und alle verbleibenden Rückstände werden von der Wafer-Oberfläche gereinigt (siehe Block 1928). Die resultierende RDL 144 kann eine Kontaktinsel umfassen, wobei die Durchkontaktierung 142 nicht direkt unterhalb der Kontaktinsel ist, und kann mit der Barriereschicht und Keimlingsschicht 138 ausgekleidet sein. Daher wird aufgrund der Verwendung eines Durchkontaktierungs-Resist, um die RDL in 11 zu erzeugen, kein CMP-Schritt benötigt, um eine Cu-Überlagerung zu entfernen (wie er bei einfachen und dualen Damascene-RDL-Ausbildungsmethoden oder -abläufen benötigt würde). Das führt zu einer Kosten- und Zeiteinsparung bei dem Verfahren.
  • In 13 wird die dünne Kupfer-Keimlingsschicht 170 zwischen den Umverteilungsleitungen mit kleinem Teilungsabstand (wovon im Verständnis, dass sich links von, rechts von, hinter oder vor der Querschnittsansicht von RDL 144 zusätzliche RDL-Leitungen befinden können, nur eine gezeigt ist) unter Verwendung einer Nass- oder Trockenätzbearbeitung entfernt (siehe Block 1930). Geeignete Nassätzmittel bestehen aus Eisenchlorid oder Schwefelsäure/Wasserstoffperoxid-Gemischen. Eine geeignete Trockenätzbearbeitung umfasst eine Argonzerstäubung. Die dünne Titan-Barriereschicht 171 zwischen den Umverteilungsleitungen mit kleinem Teilungsabstand wird unter Verwendung einer Nass- oder Trockenätzbearbeitung entfernt (siehe Block 1932).
  • Nun auf 14 bezugnehmend wird eine Passivierungsschicht 146 über der RDL 144 abgeschieden (siehe Block 1934, der auf eine „LMI”-Passivierung verweist, da diese Passivierungsschicht verwendet werden wird, um eine Logik-Speicher-Schnittstelle (LMI) zwischen dem Logikchip 160 und einem Speicherchip zu erzeugen, was bei 17 und 18 besprochen wird). Geeignete Materialien umfassen, aber sind nicht beschränkt auf, Siliziumnitrid, das eine hermetische Barriere bereitstellen kann, die gegen eine Spurenmetall- und Feuchtigkeitskontaminierung schützt, und schützen die RDLs 144 vor einer Oxidierung. In 15 wird dann ein Photoresist-Material über die Passivierungsschicht 146 aufgeschichtet, belichtet und entwickelt, um eine strukturierte Photoresist-Schicht 148 auszubilden (siehe Block 1936). Nach dem Entwickeln des Resist bestehen an jenen Stellen, wo die RDLs 144 an Kontaktinseln enden sollen, an denen Chip-zu-Chip-Verbindungen gewünscht sind, in der Photoresist-Schicht 148 Öffnungen 150. In 16 werden dann unter Verwendung eines geeigneten Verfahrens wie Plasmaätzen, das die strukturierte Photoresist-Schicht 146 als eine Maske verwendet, Öffnungen durch die Passivierungsschicht 146 geätzt die auf den darunterliegenden RDL-144-Kontaktinseln enden (siehe Block 1938).
  • In 17 wird dann die Photoresist-Schicht 148 entfernt und alle(s) verbleibende Ätzpolymer oder Rückstände können gereinigt werden (siehe Block 1940). Eine leitende Bump-Lotkugel 154 wird über jeder der freigelegten RDL-144-Kontaktinseln ausgebildet (siehe Block 1944). Eine beliebige geeignete Methode kann implementiert werden, um die leitende Bump-Lotkugel 154 auszubilden, wie, jedoch nicht beschränkt auf, Löt-Kugelausbildung, Galvanisieren unter Verwendung eines Strukturierungsverfahrens und stromlose Plattierung.
  • In der spezifischen in 17 veranschaulichten Ausführungsform sind die freigelegten RDL-144-Kontaktinseln (d. h. die Fläche, die sich zwischen der Passivierungsschichtlücke befindet, die einen Kontakt mit der oberen Oberfläche der RDL-Leitung gestattet) mit einer lötkompatiblen Oberflächennachbehandlung 155 beschichtet. Beispielhafte Oberflächennachbehandlungen für (eine) leitende Lotkugel(n) 154) umfassen stromloses CoP/Tauch-Au, stromloses CoWP/Tauch-Au, stromloses NiP/Tauch-Au, stromloses NiP/stromloses Pd/Tauch-Au, stromloses Sn, stromloses NiP/stromloses Sn, stromloses CoP/stromloses Sn, stromloses CoWP/stromloses Sn, stromloses Cu/stromloses CoP/Tauch-Au, stromloses Cu/stromloses CoWP/Tauch-Au, stromloses Cu/stromloses NiP/Tauch-Au, stromloses Cu/stromloses NiP/stromloses Pd/Tauch-Au, stromloses Cu/stromloses Sn, stromloses Cu/stromloses NiP/stromloses Sn, stromloses Cu/stromloses CoP/Tauch-Au, stromloses Cu/stromloses CoWP/stromloses Sn. Andere Oberflächennachbehandlungen können abhängig von dem/den Chip-zu-Chip-Lötmaterial(ien) und/oder Chip-zu-Chip-Verbindungsverfahren, die eingesetzt werden, auch geeignet sein. In einer anderen Ausführungsform kann die leitende Bump-Lotkugel 154 eine C4- oder Flip-Chip-Bump-Lotkugel sein, die aus einem Material wie PbSn, Sn, SnAg, Cu, In, SnAgCu, SnCu, Au usw. ausgebildet ist.
  • Der Trägerwafer 200 und das Haftmittel 208 können dann unter Verwendung einer handelsüblichen Wafer-Debonding-Ausstattung und -Bearbeitung von dem Vorrichtungswafer 100 entfernt werden (siehe Block 1946). Nach der Entfernung des Trägerwafers 200 und des Haftmittels 208 kann die resultierende Vielzahl von 3D-Zwischenverbindungsstrukturen 160, die in 17 veranschaulicht ist, vereinzelt werden, und dann kann sie oder kann sie nicht weiter bearbeitet werden, um Chips auszubilden, die dann in 3D-Verpackungsstrukturen integriert werden können.
  • Wenngleich Ausführungsformen der Erfindung beschrieben wurde, in denen die Anordnung von TSVs nicht direkt unterhalb der Anordnung von Kontaktstellen und/oder leitenden Bump-Lotkugeln liegt, soll anerkannt werden, dass manche der TSVs direkt unterhalb der Anordnung von Kontaktstellen und/oder leitenden Bump-Lotkugeln liegen können. Ausführungsformen der vorliegenden Erfindung stellen durch die Integration einer Durchkontaktierungs-Resist-Bearbeitung eine Flexibilität bei der Platzierung der TSVs bereit. Als Ergebnis ist es nicht erforderlich, dass die Platzierung der Anordnung von TSVs direkt unterhalb der entsprechenden Anordnung von Kontaktinseln und/oder leitenden Bump-Lotkugeln liegt, mit denen die TSVs verbunden sind.
  • Um die Fähigkeit von Ausführungsformen der vorliegenden Erfindung, eine Schaltkreisentwurfsflexibilität zu gestatten, ferner zu veranschaulichen, kann eine Anordnung von Kontaktstellen in einem Beispiel einen vertikalen Teilungsabstand von 50 μm und einen horizontalen Teilungsabstand von 40 μm aufweisen, und die Kontaktinseln (wie der veranschaulichte Abschnitt der RDL 144 in 17) weisen einen Durchmesser von 20 μm auf. Das lässt in einem spezifischen Bespiel 30 μm frei, um sechs RDLs zwischen zwei Zeilen von Kontaktinseln verlaufen zu lassen. Angenommen, die sechs RDL-Leitungsbreiten und die sieben Räume, die angrenzend an die und zwischen den RDLs sind, sind gleich, kann jede RDL eine Leitungsbreite von 2,3 μm aufweisen (jedoch können andere Ausführungsformen Leitungsbreiten von 2, 3, 4, 5, 6, 7, 8 μm oder mehr umfassen). Eine Bearbeitung der Durchkontaktierungs-Resist-Art in Übereinstimmung mit Ausführungsformen der Erfindung können besonders geeignet sein, um eine solche beispielhafte RDL-Architektur mit kleinem Teilungsabstand zu erreichen, obwohl Ausführungsformen nicht so beschränkt sind und auch für einen beliebigen Teilungsabstand einer RDL-Architektur verwendet werden können.
  • Nun auf 20 bezugnehmend ist ein Blockdiagramm einer Systemausführungsform 1000 in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung gezeigt. Es ist ein Multiprozessorsystem 1000 gezeigt, das ein erstes Verarbeitungselement 1070 und ein zweites Verarbeitungselement 1080 umfasst. Wenngleich zwei Verarbeitungselemente 1070 und 1080 gezeigt sind, soll verstanden werden, dass eine Ausführungsform des Systems 1000 auch nur ein solches Verarbeitungselement umfassen kann. Das System 1000 ist als ein Punkt-zu-Punkt-Zwischenverbindungssystem veranschaulicht, worin das erste Verarbeitungselement 1070 und das zweite Verarbeitungselement 1080 über eine Punkt-zu-Punkt-Zwischenverbindung 1050 gekoppelt sind. Es sollte verstanden werden, dass eine beliebige oder alle der veranschaulichten Zwischenverbindungen anstatt als Punkt-zu-Punkt-Zwischenverbindung als ein Multi-Drop-Bus implementiert sein können. Wie gezeigt kann jedes der Verarbeitungselemente 1070 und 1080 ein Multicore-Prozessor sein, umfassend erste und zweite Prozessorkerne (d. h. Prozessorkerne 1074a und 1074b und Prozessorkerne 1084a und 1084b). Solche Kerne 1074, 1074b, 1084a, 1084b können konfiguriert sein, um einen Anweisungscode auf eine Weise auszuführen, die den hierin besprochenen Verfahren ähnlich ist.
  • Jedes Verarbeitungselement 1070, 1080 kann zumindest einen geteilten Cache umfassen. Der geteilte Cache kann Daten (z. B. Anweisungen) speichern, die von einer oder mehreren Komponenten des Prozessors verwendet werden, wie von den Kernen 1074a, 1074b, 1084a bzw. 1084b. Beispielsweise kann der geteilte Cache Daten, die in einem Speicher 1032, 1034 gespeichert sind, für einen schnelleren Zugriff durch Komponenten des Prozessors lokal zwischenspeichern. In einer oder mehreren Ausführungsformen kann der geteilte Cache einen oder mehrere Mittelebenen-Caches umfassen, wie Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, einen Cache der letzten Ebene (LLC) und/oder Kombinationen davon.
  • Wenngleich sie nur mit zwei Verarbeitungselementen 1070, 1080 gezeigt ist, soll verstanden werden, dass der Schutzumfang der vorliegenden Erfindung nicht so beschränkt ist. In anderen Ausführungsformen können eines oder mehrere zusätzliche Verarbeitungselemente in einem gegebenen Prozessor vorhanden sein. Alternativ dazu kann eines oder mehrere der Verarbeitungselemente 1070, 1080 ein anderes Element als ein Prozessor sein, wie ein Beschleuniger oder eine im Feld programmierbare Gatteranordnung. Beispielsweise kann/können (ein) zusätzliche(s) Verarbeitungselement(e) (einen) zusätzliche(n) Prozessor(en) umfassen, der/die gleich wie ein erster Prozessor 1070 ist/sind, (einen) zusätzliche(n) Prozessor(en), der/die heterogen oder asymmetrisch zu dem ersten Prozessor 1070 ist/sind, Beschleuniger (wie z. B. Grafikbeschleuniger oder Digitalsignalverarbeitungs-(DSP-)Einheiten), im Feld programmierbare Gatteranordnungen oder ein beliebiges anderes Verarbeitungselement. Es kann in Bezug auf ein Spektrum von Gütemetriken umfassend architektonische, mikroarchitektonische, thermische Eigenschaften, Leistungsverbrauchseigenschaften und dergleichen eine Vielzahl von Unterschieden zwischen den Verarbeitungselementen 1070, 1080 bestehen. Diese Unterschiede können sich effektiv als Asymmetrie und Heterogenität unter den Verarbeitungselementen 1070, 1080 manifestieren. Für zumindest eine Ausführungsform können die verschiedenen Verarbeitungselemente 1070, 1080 in demselben Nacktchip-Gehäuse aufgenommen sein.
  • Das erste Verarbeitungselement 1070 kann ferner eine Speichersteuerungslogik (MC) 1072 und Punkt-zu-Punkt-(P-P-)Schnittstellen 1076 und 1078 umfassen. Ähnlich dazu kann das zweite Verarbeitungselement 1080 eine MC 1082 und P-P-Schnittstellen 1086 und 1088 umfassen. Die MCs 1072 und 1082 koppeln die Prozessoren an entsprechende Speicher, nämlich einen Speicher 1032 und 1034, die Abschnitte eines Hauptspeichers sein können, der lokal mit den entsprechenden Prozessoren verbunden ist. Wenngleich die MC-Logik 1072 und 1082 als in die Verarbeitungselemente 1070, 1080 integriert veranschaulicht ist, kann die MC-Logik für alternative Ausführungsformen anstatt darin integriert zu sein eine diskrete Logik außerhalb der Verarbeitungselemente 1070, 1080 sein
  • Das erste Verarbeitungselement 1070 und das zweite Verarbeitungselement 1080 können über P-P-Schnittstellen 1076 und 1086 über P-P-Zwischenverbindungen 1062 bzw. 10104 an ein I/O-Untersystem 1090 gekoppelt sein. Wie gezeigt umfasst das I/O-Untersystem P-P-Schnittstellen 1094 und 1098. Ferner umfasst das I/O-Untersystem eine Schnittstelle 1092, um das I/O-Untersystem mit einer Hochleistungs-Grafik-Engine 1038 zu koppeln. In einer Ausführungsform kann ein Bus verwendet werden, um die Grafik-Engine 1038 an das I/O-Untersystem 1090 zu koppeln. Alternativ dazu kann eine Punkt-zu-Punkt-Zwischenverbindung 1039 diese Komponenten koppeln.
  • Seinerseits kann das I/O-Untersystem 1090 über eine Schnittstelle 1096 an einen ersten Bus 10110 gekoppelt sein. In einer Ausführungsform kann der erste Bus 10110 ein Peripheriekomponenten-Zwischenverbindungs-(PCI-)Bus oder ein Bus wie ein PCI-Express-Bus oder ein anderer I/O-Zwischenverbindungsbus der dritten Generation sein, obwohl der Schutzumfang der vorliegenden Erfindung nicht so beschränkt ist.
  • Wie gezeigt können verschiedene I/O-Vorrichtungen 1014, 1024 an den ersten Bus 10110 gekoppelt sein, zusammen mit einer Bus-Brücke 1018, die den ersten Bus 10110 an einen zweiten Bus 1020 koppeln kann. In einer Ausführungsform kann der zweite Bus 1020 ein Low-Pin-Count-(LPC-)Bus sein. Verschiedene Vorrichtungen können an den zweiten Bus 1020 gekoppelt sein, umfassend beispielsweise eine Tastatur/Maus 1022, Kommunikationsvorrichtung(en) 1026 (die ihrerseits mit einem Computernetzwerk in Kommunikation stehen können) und eine Datenspeicherungseinheit 1028 wie ein Plattenlaufwerk oder eine andere Massenspeicherungsvorrichtung, die in einer Ausführungsform einen Code 1030 umfassen kann. Der Code 1030 kann Anweisungen zum Durchführen von Ausführungsformen von einer oder mehreren der oben beschriebenen Verfahren umfassen. Ferner kann eine Audio-I/O 1024 an den zweiten Bus 1020 gekoppelt sein.
  • Es ist zu beachten, dass andere Ausführungsformen erwägt sind. Beispielsweise kann ein System anstelle der gezeigten Punkt-zu-Punkt-Architektur einen Multi-Drop-Bus oder eine andere solche Kommunikationstechnologie implementieren. Die Elemente der Figur können alternativ dazu auch partitioniert sein, indem mehr oder weniger integrierte Chips als in der Figur gezeigt verwendet werden.
  • Eine oder mehrere der in System 300 gezeigten Komponenten können in einem oder mehreren integrierten Schaltkreis-Halbleitergehäusen wie beispielsweise einen Chip 160 aus 17 oder ein 3D-Gehäuse aus 18 umfasst sein und/oder diese umfassen. Beispielsweise können die Komponenten 1070, 1080, 1032, 1034, 1038, 1090 oder eine Kombination dieser Komponenten in einem integrierten Schaltkreis-Gehäuse umfasst sein, das zumindest eine Ausführungsform einer Zwischenverbindungsstruktur, die in den verschiedenen Ausführungsformen beschrieben ist, umfasst.
  • Beispiel 1 umfasst eine Zwischenverbindungsvorrichtung, umfassend: ein Halbleitersubstrat, das eine vordere und eine hintere Oberfläche aufweist; eine Durchkontaktierung, die sich von der vorderen Oberfläche zu der hinteren Oberfläche erstreckt; eine Umverteilungsschicht (RDL), die über der hinteren Oberfläche und der Durchkontaktierung ausgebildet ist; und eine erste Passivierungsschicht, die eine seitliche Oberfläche der RDL direkt berührt.
  • Die RDL kann eine Kontaktinsel zusammensetzen, die einen Abschnitt einer erweiterten RDL-Leitung (auch als RDL bezeichnet) und dergleichen darstellen kann. Die RDL berührt die hintere Oberfläche des Substrats möglicherweise nicht direkt. Wenngleich manche Ausführungsformen für die RLDs Cu oder Au umfassen, sind andere Ausführungsformen nicht so beschränkt und können andere Metalle und/oder Legierungen umfassen, die nicht spezifisch erwähnt sind. Wenn ein Element ein anderes Element „direkt berührt”, besteht solch eine Berührung noch immer, obwohl ein gewisser Oxidationsgrad oder eine Kontaminierung zwischen den zwei Elementen besteht (z. B. zwischen einer Passivierungsschicht und einer RDL). Das gilt für andere Flächen hierin die auf eine „direkte Berührung” verweisen. Ferner kann die Keimlingsschicht dasselbe Material wie die RDL-Leitung umfassen, obwohl sie dies anders tut als die RDL-Leitung (z. B. kann die Keimlingsschicht eine Legierung des Materials sein, das für die RDL-Leitung verwendet wird und umgekehrt, die Keimlingsschicht kann andere Verhältnisse von Materialien als (obgleich dieselben Materialien wie) die RDL-Leitung umfassen und dergleichen). Manchmal kann eine RDL-Leitung hierin als eine RDL-Schicht bezeichnet werden (und umgekehrt). Jedoch bedeutet dies zugleich nur, dass viele der RDL-Leitungen aus einer einzigen Schicht ausgebildet sind. Eine RDL-Schicht kann, nachdem sie strukturiert wurde, viele RDL-Leitungen umfassen.
  • In Beispiel 2 kann der Gegenstand des Beispiels 1 gegebenenfalls umfassen, dass die erste Passivierungsschicht eine obere Oberfläche der RDL direkt berührt.
  • In Beispiel 3 kann der Gegenstand der Beispiele 1–2 gegebenenfalls eine zweite Passivierungsschicht umfassen, die (a) zwischen der hinteren Oberfläche und der RDL und (b) unter der ersten Passivierungsschicht angeordnet ist.
  • In Beispiel 4 kann der Gegenstand der Beispiele 1–3 gegebenenfalls umfassen, dass die erste Passivierungsschicht zumindest eines aus Siliziumcarbid und Siliziumnitrid umfasst und die zweite Passivierungsschicht zumindest eines aus Siliziumcarbid und Siliziumnitrid umfasst.
  • In Beispiel 5 kann der Gegenstand der Beispiele 1–4 gegebenenfalls umfassen, dass die Durchkontaktierung ferner umfasst: eine Isolierauskleidungsschicht, die eine seitliche Oberfläche der Durchkontaktierung direkt berührt; eine Barriereschicht innerhalb der Durchkontaktierung, die die Isolierauskleidung direkt berührt; und ein leitendes Metall, das die Durchkontaktierung füllt.
  • In Beispiel 6 kann der Gegenstand der Beispiele 1–5 gegebenenfalls eine Barriereschicht zwischen der RDL und der Durchkontaktierung; und eine Keimlingsschicht zwischen der Barriereschicht und der RDL umfassen, wobei die Keimlingsschicht und die RDL ein leitendes Material umfassen; worin die Barriere- und Keimlingsschichten vertikal zu der Durchkontaktierung ausgerichtet sind.
  • In Beispiel 7 kann der Gegenstand der Beispiele 1–6 gegebenenfalls eine Anordnung von Kontaktinseln, die über der hinteren Oberfläche in einer Reihe von Zeilen und Spalten angeordnet sind; eine Anordnung von Silizium-Durchkontaktierungen (TSVs), umfassend die Durchkontaktierung, die so unter der hinteren Oberfläche angeordnet ist, dass die Anordnung von TSVs nicht direkt unterhalb der Anordnung von Kontaktinseln liegt; und eine Vielzahl von RDLs, die zwischen zwei der Zeilen der Kontaktinseln verlaufen, die eine der zwei Zeilen mit einer entsprechenden Anzahl von TSVs in der Anordnung von TSVs verbinden, umfassen.
  • In Beispiel 8 kann der Gegenstand der Beispiele 1–7 gegebenenfalls umfassen, dass die zwei Zeilen der Kontaktinseln durch einen Teilungsabstand von 10 μm bis 500 μm getrennt sind.
  • In Beispiel 9 kann der Gegenstand der Beispiele 1–8 gegebenenfalls umfassen, dass die RDL eine strukturierte RDL-Leitung, die zwei RDL-Seitenwände aufweist, und eine RDL-Leitungsbreite, die orthogonal zu den zwei RDL-Seitenwänden ist und sich zwischen diesen erstreckt, die weniger als 5 Mikron beträgt, umfasst. In anderen Ausführungsformen kann die Breite 2, 3, 4, 5, 6, 7, 8 oder mehr Mikron betragen.
  • In Beispiel 10 kann der Gegenstand der Beispiele 1–9 gegebenenfalls eine Oberflächennachbehandlungsschicht umfassen, die (a) vertikal über einen Kontaktstellenabschnitt der RDL ausgerichtet ist und (b) vertikal gegenüber der Durchkontaktierung versetzt ist. Die Oberflächennachbehandlungsschicht kann auf einer Bump-Lotkugel ausgebildet sein, die die Kontaktinsel oder den Kontaktstellenabschnitt der RDL direkt berührt.
  • In Beispiel 11 kann der Gegenstand der Beispiele 1–10 gegebenenfalls umfassen, dass die erste und die zweite Passivierungsschicht das Substrat hermetisch versiegeln.
  • In Beispiel 12 kann der Gegenstand der Beispiele 1–11 gegebenenfalls umfassen, dass die erste Passivierungsschicht vertikal zu der Durchkontaktierung ausgerichtet ist. Durch „vertikal ausgerichtet” würde eine vertikale Achse, die innerhalb der Erstreckung der Durchkontaktierung zwischen der Oberseite und dem Boden der Durchkontaktierung mittig ist, einen Abschnitt der ersten Passivierungsschicht schneiden.
  • Beispiel 13 umfasst ein Halbleiter-Gehäuse, umfassend: ein Basissubstrat; und einen Chip-Stapel, der über dem Basissubstrat ausgebildet ist; worin der Chip-Stapel einen Chip umfasst, der umfasst: ein Halbleitersubstrat, das eine vordere Oberfläche und eine hintere Oberfläche aufweist; eine Durchkontaktierung, die sich von der vorderen Oberfläche zu der hinteren Oberfläche erstreckt; eine Umverteilungsschicht (RDL), die über der hinteren Oberfläche und der Durchkontaktierung ausgebildet ist; und eine erste Passivierungsschicht, die eine seitliche Oberfläche der RDL direkt berührt.
  • In Beispiel 14 kann der Gegenstand des Beispiels 13 gegebenenfalls umfassen, dass der Chip ein Logik-Chip ist.
  • In Beispiel 15 kann der Gegenstand der Beispiele 13–14 gegebenenfalls umfassen, dass der Logik-Chip ferner umfasst: eine Anordnung von Kontaktinseln, die in einer Reihe von Zeilen und Spalten über der hinteren Oberfläche angeordnet ist; eine Anordnung von Silizium-Durchkontaktierungen (TSVs), die so unter der hinteren Oberfläche angeordnet ist, dass die Anordnung von TSVs nicht direkt unterhalb der Anordnung von Kontaktinseln liegt; und eine Vielzahl von RDLs, die zwischen zwei der Zeilen der Kontaktinseln verlaufen, die eine der zwei Zeilen mit einer entsprechenden Anzahl von TSVs in der Anordnung von TSVs verbinden.
  • In Beispiel 16 kann der Gegenstand der Beispiele 13–15 ferner umfassen, dass die Anordnung von Kontaktinseln an eine entsprechende Anordnung von Kontaktinseln eines Speicherchips gekoppelt ist.
  • Beispiel 17 umfasst ein Verfahren zum Ausbilden einer Zwischenverbindungsstruktur, umfassend: das Bereitstellen eines Halbleitersubstrats, das eine vordere und eine hintere Oberfläche aufweist; das Ausbilden einer Durchkontaktierung, die sich von der vorderen Oberfläche zu der hinteren Oberfläche erstreckt; das Ausbilden einer Umverteilungsschicht (RDL) über der hinteren Oberfläche und der Durchkontaktierung; und das Ausbilden einer ersten Passivierungsschicht, die eine seitliche Oberfläche der RDL direkt berührt.
  • In Beispiel 18 kann der Gegenstand des Beispiels 17 gegebenenfalls das Ausbilden der RDL unter Verwendung einer Durchkontaktierungs-Resist-Bearbeitung umfassen.
  • In Beispiel 19 kann der Gegenstand der Beispiele 17–18 gegebenenfalls das Ausbilden der RDL ohne eine einfache oder duale Damascene-Bearbeitung umfassen.
  • In Beispiel 20 kann der Gegenstand der Beispiele 17–19 gegebenenfalls das Ausbilden einer oberen Oberfläche der RDL ohne Verwendung eines chemisch-mechanischen Polierens (CMP) umfassen.
  • Die vorangegangene Beschreibung der Ausführungsformen der Erfindung wurde zum Zwecke der Veranschaulichung und Beschreibung vorgestellt. Es ist nicht beabsichtigt, dass sie erschöpfend ist oder die Erfindung nicht auf die präzisen offenbarten Formen beschränkt. Diese Beschreibung und die folgenden Ansprüche verwenden Begriffe wie links, rechts, Oberseite, Unterseite, über, unter, oberes, unteres, erstes, zweites usw. die ausschließlich zu beschreibenden Zwecken verwendet werden und nicht als beschränkend ausgelegt werden sollen. Beispielsweise verweisen Begriffe, die eine relative vertikale Position bezeichnen, auf eine Situation, in der eine Vorrichtungsseite (oder aktive Oberfläche) eines Substrats oder eines integrierten Schaltkreises die „obere” Oberfläche dieses Substrats ist; das Substrat kann tatsächlich in einer beliebigen Ausrichtung sein, sodass eine „obere” Seite eines Substrats niedriger als die „untere” Seite in einem standardmäßigen terrestrischen Bezugsrahmen sein kann und dennoch in die Bedeutung des Begriffs „obere” fallen kann. Der Begriff „auf” wie hierin verwendet (einschließlich in den Ansprüchen) zeigt nicht an, dass eine erste Schicht „auf” einer zweiten Schicht direkt auf und in unmittelbarer Berührung mit der zweiten Schicht ist, außer dies ist spezifisch angegeben; zwischen der ersten Schicht und der zweiten Schicht kann auf der ersten Schicht eine dritte Schicht oder andere Struktur bestehen. Die Ausführungsformen einer/eines hierin beschriebenen Vorrichtung oder Artikels können in einer Anzahl von Positionen und Ausrichtungen hergestellt, verwendet oder geliefert werden. Fachleute auf dem relevanten Gebiet können anerkennen, dass im Lichte der obigen Lehre viele Modifikationen und Variationen möglich sind. Fachleute auf dem Gebiet der Erfindung werden verschiedene äquivalente Kombinationen und Substitutionen für verschiedene in den Figuren gezeigte Komponenten erkennen. Es ist daher beabsichtigt, dass der Schutzumfang der Erfindung nicht durch diese ausführliche Beschreibung sondern stattdessen durch die hierzu beigefügten Ansprüche beschränkt ist.
  • Wenngleich die vorliegende Erfindung mit Bezug auf eine beschränkte Anzahl von Ausführungsformen beschrieben wurde, werden Fachleute auf dem Gebiet der Erfindung zahlreiche Modifikationen und Variationen davon anerkennen. Es ist beabsichtigt, dass die beigefügten Ansprüche alle solchen Modifikationen und Variationen abdecken, wie sie in den wahren Geist und Schutzumfang der vorliegenden Erfindung fallen.

Claims (20)

  1. Zwischenverbindungsvorrichtung, umfassend: ein Halbleitersubstrat, das eine vordere und eine hintere Oberfläche aufweist; eine Durchkontaktierung, die sich von der vorderen Oberfläche zu der hinteren Oberfläche erstreckt; eine Umverteilungsschicht (RDL), die über der hinteren Oberfläche und der Durchkontaktierung ausgebildet ist; und eine erste Passivierungsschicht, die eine seitliche Oberfläche der RDL direkt berührt.
  2. Vorrichtung nach Anspruch 1, worin die erste Passivierungsschicht eine obere Oberfläche der RDL direkt berührt.
  3. Vorrichtung nach Anspruch 2, umfassend eine zweite Passivierungsschicht, die (a) zwischen der hinteren Oberfläche und der RDL und (b) unter der ersten Passivierungsschicht angeordnet ist.
  4. Vorrichtung nach Anspruch 3, worin die erste Passivierungsschicht zumindest eines aus Siliziumcarbid und Siliziumnitrid umfasst und die zweite Passivierungsschicht zumindest eines aus Siliziumcarbid und Siliziumnitrid umfasst.
  5. Vorrichtung nach Anspruch 3, worin die Durchkontaktierung ferner umfasst: eine Isolierauskleidungsschicht, die eine seitliche Oberfläche der Durchkontaktierung direkt berührt; eine Barriereschicht innerhalb der Durchkontaktierung, die die Isolierauskleidung direkt berührt; und ein leitendes Metall, das die Durchkontaktierung füllt.
  6. Vorrichtung nach Anspruch 3, umfassend: eine Barriereschicht zwischen der RDL und der Durchkontaktierung; und eine Keimlingsschicht zwischen der Barriereschicht und der RDL, wobei die Keimlingsschicht und die RDL ein leitendes Material umfassen; worin die Barriere- und Keimlingsschicht vertikal zu der Durchkontaktierung ausgerichtet sind.
  7. Vorrichtung nach Anspruch 3, ferner umfassend: eine Anordnung von Kontaktinseln, die über der hinteren Oberfläche in einer Reihe von Zeilen und Spalten angeordnet sind; eine Anordnung von Silizium-Durchkontaktierungen (TSVs), umfassend die Durchkontaktierung, die so unter der hinteren Oberfläche angeordnet ist, dass die Anordnung von TSVs nicht direkt unterhalb der Anordnung von Kontaktinseln liegt; und eine Vielzahl von RDLs, die zwischen zwei der Zeilen der Kontaktinseln verlaufen, die eine der zwei Zeilen mit einer entsprechenden Anzahl von TSVs in der Anordnung von TSVs verbinden.
  8. Vorrichtung nach Anspruch 7, worin die zwei Zeilen der Kontaktinseln durch einen Teilungsabstand von 10 μm bis 500 μm getrennt sind und ohne eine andere Zeile von Kontaktinseln zwischen den zwei Zeilen nebeneinander liegen.
  9. Vorrichtung nach Anspruch 3, worin die RDL eine strukturierte RDL-Leitung, die zwei RDL-Seitenwände aufweist, und eine RDL-Leitungsbreite, die orthogonal zu den zwei RDL-Seitenwänden ist und sich zwischen diesen erstreckt, die weniger als 5 Mikron beträgt, umfasst.
  10. Vorrichtung nach Anspruch 3, umfassend eine Oberflächennachbehandlungsschicht, die (a) vertikal über einen Kontaktstellenabschnitt der RDL ausgerichtet ist und (b) vertikal gegenüber der Durchkontaktierung versetzt ist.
  11. Vorrichtung nach Anspruch 3, worin die erste und die zweite Passivierungsschicht das Substrat hermetisch versiegeln.
  12. Vorrichtung nach Anspruch 2, worin die erste Passivierungsschicht vertikal zu der Durchkontaktierung ausgerichtet ist.
  13. Halbleiter-Gehäuse, umfassend: ein Basissubstrat; und einen Chip-Stapel, der über dem Basissubstrat ausgebildet ist; worin der Chip-Stapel einen Chip umfasst, der umfasst: ein Halbleitersubstrat, das eine vordere und eine hintere Oberfläche aufweist; eine Durchkontaktierung, die sich von der vorderen Oberfläche zu der hinteren Oberfläche erstreckt; eine Umverteilungsschicht (RDL), die über der hinteren Oberfläche und der Durchkontaktierung ausgebildet ist; und eine erste Passivierungsschicht, die eine seitliche Oberfläche der RDL direkt berührt.
  14. Gehäuse nach Anspruch 13, worin der Chip ein Logik-Chip ist.
  15. Gehäuse nach Anspruch 14, worin der Logik-Chip ferner umfasst: eine Anordnung von Kontaktinseln, die in einer Reihe von Zeilen und Spalten über der hinteren Oberfläche angeordnet ist; eine Anordnung von Silizium-Durchkontaktierungen (TSVs), die so unter der hinteren Oberfläche angeordnet ist, dass die Anordnung von TSVs nicht direkt unterhalb der Anordnung von Kontaktinseln liegt; und eine Vielzahl von RDLs, die zwischen zwei der Zeilen der Kontaktinseln verlaufen, die eine der zwei Zeilen mit einer entsprechenden Anzahl von TSVs in der Anordnung von TSVs verbinden.
  16. Gehäuse nach Anspruch 15, worin die Anordnung von Kontaktinseln an eine entsprechende Anordnung von Kontaktinseln eines Speicherchips gekoppelt ist.
  17. Verfahren zum Ausbilden einer Zwischenverbindungsstruktur, umfassend: das Bereitstellen eines Halbleitersubstrats, das eine vordere und eine hintere Oberfläche aufweist; das Ausbilden einer Durchkontaktierung, die sich von der vorderen Oberfläche zu der hinteren Oberfläche erstreckt; das Ausbilden einer Umverteilungsschicht (RDL) über der hinteren Oberfläche und der Durchkontaktierung; und das Ausbilden einer ersten Passivierungsschicht, die eine seitliche Oberfläche der RDL direkt berührt.
  18. Verfahren nach Anspruch 17, umfassend das Ausbilden der RDL unter Verwendung einer Durchkontaktierungs-Resist-Bearbeitung.
  19. Verfahren nach Anspruch 17, ferner umfassend das Ausbilden der RDL ohne eine einfache oder duale Damascene-Bearbeitung.
  20. Verfahren nach Anspruch 17, ferner umfassend das Ausbilden einer oberen Oberfläche der RDL ohne Verwendung eines chemisch-mechanischen Polierens (CMP).
DE112013007038.3T 2013-06-29 2013-06-29 Zwischenverbindungsstruktur umfassend Metall-Rückseiten-Umverteilungsleitungen mit sehr kleinem Teilungsabstand kombiniert mit Durchkontaktierungen Granted DE112013007038T5 (de)

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