DE102016116094B4 - Integrierter Chip und seine Herstellungsmethode - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13183—Rhenium [Re] as principal constituent
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Abstract

Integrierter Chip, umfassend:mehrere Metallzwischenverbindungsschichten (106), die innerhalb einer dielektrischen Zwischenschicht- (= ILD-) Struktur (108)angeordnet sind, die entlang einer Vorderseite eines Substrats (102) angeordnet ist;eine dielektrische Schicht (114), die entlang einer Rückseite des Substrats (102) angeordnet ist;ein leitfähiges Bond-Pad (112), das über der dielektrischen Schicht (114) angeordnet ist;eine rückseitige Substrat-Durchkontaktierung (=BTSV) (110), die sich von einer der mehreren Metallzwischenverbindungsschichten (106) durch das Substrat (102) und die dielektrische Schicht (114) zum leitfähigen Bond-Pad (112) erstreckt;einen leitfähigen Bump (120), der über dem leitfähigen Bond-Pad (112) angeordnet ist, wobei das leitfähige Bond-Pad (112) eine im Wesentlichen ebene untere Fläche, die sich von über der BTSV (110) zu unterhalb des leitfähigen Bumps (120) erstreckt, aufweist;eine Passivierungsschicht (210, 212), die über der dielektrischen Schicht (114) und dem leitfähigen Bond-Pad (112) angeordnet ist; undeine Under-Bump-Metallurgie- (= UBM-) Schicht (118), die sich von über der Passivierungsschicht (210, 212) zu innerhalb einer Öffnung (1302) innerhalb der Passivierungsschicht (210, 212) erstreckt, wobei die UBM-Schicht (118) zwischen dem leitfähigen Bond-Pad (112) und dem leitfähigen Bump (120) positioniert ist,wobei das leitfähige Bond-Pad (112) ein erstes Segment, das sich in einer ersten Richtung erstreckt, und ein zweites Segment, das sich in einer zweiten Richtung, rechtwinklig zur ersten Richtung, erstreckt, aufweist,wobei die BTSV (110) das erste Segment des leitfähigen Bond-Pads (112) kontaktiert und die UBM-Schicht (118) das zweite Segment des leitfähigen Bond-Pads (112) kontaktiert.

Description

  • HINTERGRUND
  • Moderne integrierte Chips umfassen Millionen oder Milliarden Halbleiterbauelemente, die innerhalb eines Halbleitersubstrats (z.B. eines Siliziumwafers) angeordnet sind. Die Halbleiterbauelemente sind mit einem aufliegenden Back-End-of-the-Line (BEOL) Metallisierungsstack verbunden, der mehrere Metallzwischenverbindungsschichten (z.B. Drähte und Durchkontaktierungen) umfasst. Die mehreren Metallzwischenverbindungsschichten verbinden die Halbleiterbauelemente elektrisch miteinander und mit externen Komponenten. Oft enden die Metallzwischenverbindungsschichten bei einem Bond-Pad, der über dem BEOL Metallisierungsstack gelegen ist. Das Bond-Pad kann eine dicke Metallschicht umfassen, die eine leitfähige Verbindung vom integrierten Chip zu den externen Komponenten (z.B. ein integrierter Chip-Package) umfasst.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in DE 10 2011 054 908 A1 , DE 11 2013 007038 T5 und DE 10 2014 111 783 A1 .
  • Die Erfindung sieht einen integrierten Chip gemäß Anspruch 1, einen integrierten Chip gemäß Anspruch 9 und ein Verfahren gemäß Anspruch 16 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht einige Ausführungsformen eines integrierten Chips mit einem Rückseiten-Bond-Pad.
    • 2 veranschaulicht einige zusätzliche Ausführungsformen eines integrierten Chips mit einem Rückseiten-Bond-Pad.
    • 3 veranschaulicht einige Ausführungsformen einer Draufsicht eines leitfähigen Bond-Pads, der mit einer rückseitigen Substrat-Durchkontaktierung (Back-Side Through Substrate Via, BTSV) verbunden ist.
    • 4 veranschaulicht einige Ausführungsformen eines dreidimensionalen integrierten Chips (3DIC) mit einem Rückseiten-Bond-Pad.
    • 5-15 veranschaulichen einige Ausführungsformen von Schnittansichten, die ein Verfahren zur Bildung eines integrierten Chips mit einem Rückseiten-Bond-Pad zeigen.
    • 16 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zur Bildung eines integrierten Chips mit einem Rückseiten-Bond-Pad
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des Gegenstands vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Halbleiterbauelemente innerhalb eines integrierten Chips (IC) sind mittels eines Back-End-of-the-Line (BEOL) Metallisierungsstacks mit einem externen Schaltkreis (z.B. einem Package-Substrat) verbunden, umfassend mehrere Metallzwischenverbindungsschichten (z.B. Drähte und Durchkontaktierungen). Die Metallzwischenverbindungsschichten nehmen typischerweise mit zunehmendem Abstand von einem Halbleitersubstrat an Größe zu. Zum Beispiel koppeln lokale Zwischenverbindungsdrähte mit einer relativ kleinen Größe Halbleiterbauelemente innerhalb eines Halbleitersubstrats an größere Zwischenverbindungsdrähte. Die größeren Zwischenverbindungsdrähte sind des Weiteren an leitfähige Bond-Pads gekoppelt, die entlang einer oberen Fläche des BEOL Metallisierungsstacks angeordnet sind, die den IC mit dem externen Schaltkreis verbinden.
  • Leitfähige Bond-Pads sind zunehmend mittels Flip-Chip-Packages mit dem externen Schaltkreis verbunden, die Löt-Bumps verwenden um einen direkten elektrischen Kontakt zwischen den leitfähigen Bond-Pads und einem Package-Substrat (z.B. einer Leiterplatte) einrichten. Ein IC mit einem Flip-Chip-Package enthält eine Passivierungsschicht, die mehrere Öffnungen umfasst, die sich zu einer darunterliegenden letzten (d.h., obersten) Metallzwischenverbindungsschicht erstrecken. Eine Neuverteilungsschicht (RDL) ist auf der Passivierungsschicht angeordnet. Die RDL kann eine vertikale Komponente (d.h., eine Umverteilungsdurchkontaktierung (RV)) umfassen, die sich von der letzten Metallzwischenverbindungsschicht durch eine Öffnung in der Passivierungsschicht zu einer seitlichen Komponente erstreckt. Die seitliche Komponente verteilt elektrische Signale von der letzten Metallzwischenverbindungsschicht zu einem leitfähigen Bond-Pad um, das auf einem Polyimid-Pad aufliegt, das auf der Passivierungsschicht angeordnet ist, wodurch eine Kompatibilität mit verschiedenen Package-Optionen ermöglicht wird. Eine Under-Bump-Metallurgie- (UBM) -Schicht ist auf dem leitfähigen Bond-Pad angeordnet und dient als lötbare Grenzfläche zwischen dem leitfähigen Bond-Pad und einem Löt-Bump. Während die RDL eine Vielfalt verschiedener Bond-Pad-Konfigurationen ermöglicht, hat die RV eine große Größe (z.B. größer als 3 µm), die in einem großen leitfähigen Bond-Pad mit begrenzter Routingfähigkeit resultiert.
  • Die vorliegende Offenbarung bezieht sich auf einen integrierten Chip (IC) mit einer rückseitigen Substrat-Durchkontaktierung (BTSV) mit einem direkten physischen Kontakt zwischen einer Metallzwischenverbindungsschicht und einem leitfähigen Rückseiten-Bond-Pad, und ein Verfahren zur Bildung. In einigen Ausführungsformen hat der integrierte Chip mehrere Metallzwischenverbindungsschichten, die innerhalb einer dielektrischen Zwischenschicht-(Inter-Level Dielectric, ILD) Struktur angeordnet sind, die auf einer Vorderseite eines Substrats angeordnet ist. Eine dielektrische Schicht ist entlang einer Rückseite des Substrats angeordnet und ein leitfähiges Bond-Pad ist über der dielektrischen Schicht angeordnet. Eine rückseitige Substrat-Durchkontaktierung (BTSV) erstreckt sich von einer der Metallzwischenverbindungsschichten durch das Substrat und die dielektrische Schicht zu dem leitfähigen Bond-Pad. Ein leitfähiger Bump ist auf dem leitfähigen Bond-Pad angeordnet, das eine im Wesentlichen ebene untere Fläche hat und sich von über der BTSV zu unter dem leitfähigen Bump erstreckt. Durch Verwendung eines leitfähigen Bond-Pads, das direkt mit der BTSV verbunden ist, kann die Größe des leitfähigen Bond-Pads verringert werden, wodurch eine Routingfähigkeit des leitfähigen Bond-Pads verbessert wird.
  • 1 veranschaulicht einige Ausführungsformen eines integrierten Chips 100 mit einem Rückseiten-Bond-Pad.
  • Der integrierte Chip 100 umfasst ein Halbleitersubstrat 102 mit einer Vorderseite 102f und einer Rückseite 102b. Mehrere Halbleiterbauelemente 104 (z.B. Transistorbauelemente) sind entlang der Vorderseite 102f des Halbleitersubstrats 102 angeordnet. Ein Back-End-of-the-Line (BEOL) Metallisierungsstack ist über der Vorderseite 102f des Halbleitersubstrats 102 angeordnet und umfasst mehrere Metallzwischenverbindungsschichten 106, die innerhalb einer dielektrischen Zwischenschicht-(ILD) Struktur 108 angeordnet sind. Die mehreren Metallzwischenverbindungsschichten 106 sind elektrisch an die mehreren Halbleiterbauelemente 104 gekoppelt und können an Größe (z.B. Breite und/oder Höhe) zunehmen, wenn ein Abstand von der Vorderseite 102f des Halbleitersubstrats 102 zunimmt (z.B. von einer dünnen „M1‟ Schicht zu einer dickeren „Mx‟ Schicht, wobei x > 1 ist).
  • Ein leitfähiges Bond-Pad 112 ist entlang der Rückseite 102b des Halbleitersubstrats 102 angeordnet. Das leitfähige Bond-Pad 112 hat eine Vorderseite 112f, die in Richtung des Halbleitersubstrats 102 zeigt, und eine Rückseite 112b, die vom Halbleitersubstrat 102 weg zeigt. Die Vorderseite 112f des leitfähigen Bond-Pads 112 ist mittels einer oder mehrerer dielektrischer Schichten 114 vom Halbleitersubstrat 102 getrennt und kann eine ebene Fläche umfassen, die sich entlang einer Grenzfläche mit der einen oder den mehreren dielektrischen Schichten 114 erstreckt.
  • Eine rückseitige Substrat-Durchkontaktierung (BTSV) 110 erstreckt sich von einer Metallzwischenverbindungsschicht 106 innerhalb des BEOL Metallisierungsstacks durch das Halbleitersubstrat 102 zur Vorderseite 112f des leitfähigen Bond-Pads 112. Die BTSV 110 ragt von der Rückseite 102b des Halbleitersubstrats 102 durch die eine oder mehreren dielektrischen Schichten 114 nach außen vor. Die BTSV 110 hat eine relativ kleine Größe (z.B. kleiner oder gleich annähernd 2,5 µm), was der BTSV 110 erlaubt, sich mit einer dünnen Metallzwischenverbindungsschicht zu verbinden, die unterhalb einer obersten Metallzwischenverbindungsschicht (d.h., einer Schicht am weitesten weg vom Halbleitersubstrat 102) des BEOL Metallisierungsstacks angeordnet ist.
  • Die Rückseite 112b des leitfähigen Bond-Pads 112 ist durch eine Passivierungsschicht 116 abgedeckt. Eine Under-Bump-Metallurgie- (UBM) -Schicht 118 erstreckt sich durch eine Öffnung in der Passivierungsschicht 116, um die Rückseite 112b des leitfähigen Bond-Pads 112 zu kontaktieren. In einigen Ausführungsformen sich kann die UBM Schicht 118 auch entlang einer oberen Fläche der Passivierungsschicht 116 erstrecken. Ein leitfähiger Bump 120 ist innerhalb der UBM Schicht 118 angeordnet, an einer Position, die durch die UBM Schicht 118 von der Passivierungsschicht 116 getrennt ist. Der leitfähige Bump 120 ist konfiguriert, eine elektrische Verbindung zwischen den Halbleiterbauelementen 104 und einem externen Bauelement (z.B. einem anderen integrierten Chip, usw.) bereitzustellen. In einigen Ausführungsformen ist die UBM Schicht 118 über dem leitfähigen Bond-Pad 112 an einer Position angeordnet, die seitlich von der BTSV 110 versetzt ist.
  • Durch Verbinden der BTSV 110 direkt zwischen einer Metallzwischenverbindungsschicht 106 und der Vorderseite 112f des leitfähigen Bond-Pads 112 kann eine Breite des leitfähigen Bond-Pads 112 verringert werden (z.B. da keine Umverteilungsschicht verwendet ist). Ein Verringern einer Breite des leitfähigen Bond-Pads 112 erlaubt eine erhöhte Flexibilität im Routing des leitfähigen Bond-Pads 112 und verbessert die Leistung (z.B. aufgrund eines kürzeren Weges zwischen den Halbleiterbauelementen 104 und dem leitfähigen Bond-Pad 112).
  • 2 veranschaulicht einige alternative Ausführungsformen eines integrierten Chips 200 mit einem Rückseiten-Bond-Pad.
  • Der integrierte Chip 200 umfasst ein Halbleitersubstrat 102 und einen aufliegenden BEOL Metallisierungsstack. In einigen Ausführungsformen hat das Halbleitersubstrat 102 eine Dicke t, die zwischen annähernd 1 µm und annähernd 19 µm ist. Mehrere Halbleiterbauelemente 104 können innerhalb einer Vorderseite 102f des Halbleitersubstrats 102 angeordnet sein.
  • Der BEOL Metallisierungsstack umfasst mehrere Metallzwischenverbindungsschichten, die innerhalb einer dielektrischen Zwischenschicht-(ILD) Struktur 108 angeordnet sind. In einigen Ausführungsformen können die mehreren Metallzwischenverbindungsschichten mehrere Metalldrähte 107a-107c umfassen, die zwischen mehreren Kontakten 109a und/oder Metalldurchkontaktierungen 109b-109c angeordnet sind. Die mehreren Metallzwischenverbindungsdrähte können an Größe zunehmen, von dünnen ersten Drähten 107a zu dickeren Metalldrähten, 107b und/oder 107c, die durch die dünnen ersten Metalldrähte 107a vom Halbleitersubstrat 102 getrennt sind. In einigen Ausführungsformen kann der erste Metalldraht 107a eine Dicke von weniger als annähernd 70 nm haben. In einigen anderen Ausführungsformen kann der erste Metalldraht 107a eine Dicke von weniger als annähernd 30 nm haben. In verschiedenen Ausführungsformen können die mehreren Metallzwischenverbindungsschichten ein leitfähiges Material wie etwa Kupfer, Aluminium, Wolfram oder eine Kombination davon umfassen. In verschiedenen Ausführungsformen kann die ILD Struktur 108 eines oder mehrere von einem Oxid, einem dielektrischen Material mit ultra-niedriger Dielektrizitätszahl oder einem dielektrischen Material mit niedriger Dielektrizitätszahl (z.B. SiCO) umfassen.
  • Eine dielektrische Schicht mit hoher Dielektrizitätszahl 202 ist an einer Rückseite 102b des Halbleitersubstrats 102 angeordnet. Die dielektrische Schicht mit hoher Dielektrizitätszahl 202 ist konfiguriert eine Rauheit der Rückseite 102b des Halbleitersubstrats 102 zu verringern, nachdem es während der Verarbeitung verdünnt wurde. Durch Verringern der Rauheit der Rückseite 102b des Halbleitersubstrats 102 ist eine Bauelementableitung verringert. Die dielektrische Schicht mit hoher Dielektrizitätszahl 202 ist auf einer Seite, die in Richtung des Halbleitersubstrats 102 zeigt, rauer (hat z.B. einen größeren Unterschied in der vertikalen Position), als auf einer Seite, die vom Halbleitersubstrat 102 weg zeigt. In verschiedenen Ausführungsformen kann die Schicht mit hoher Dielektrizitätszahl 202 eine oder mehrere Schichten umfassen. In einigen Ausführungsformen hat die dielektrische Schicht mit hoher Dielektrizitätszahl 202 eine Dicke t2, die in einem Bereich zwischen annähernd 1,0 nm und annähernd 100,0 nm liegt. In einigen Ausführungsformen kann die dielektrische Schicht mit hoher Dielektrizitätszahl 202 zum Beispiel Aluminiumoxid (Al2O3), Tantaloxid (Ta2O5), Titanoxid (TiO2), Zirkonoxid (ZrO2), Hafniumoxid (HfO), Hafnium-Silizium-Oxid (HfSiO), Hafnium-Aluminium-Oxid (HfAlO)und/oder Hafnium-Tantal-Oxid (HfTaO) umfassen.
  • Eine dielektrische Schicht 204 ist über der dielektrischen Schicht mit hoher Dielektrizitätszahl 202 angeordnet. In verschiedenen Ausführungsformen kann die dielektrische Schicht 204 ein Oxid (z.B. SiO2) umfassen. In einigen Ausführungsformen kann eine Pufferschicht 206 über der dielektrischen Schicht 204 angeordnet sein. Die Pufferschicht 206 kann ein Nitrid (z.B. SiN, Si3N4) umfassen. Ein leitfähiges Bond-Pad 112 ist über der dielektrischen Schicht 204 und/oder der Pufferschicht 206 angeordnet. Das leitfähige Bond-Pad 112 umfasst eine ebene Struktur, die entlang einer oberen Fläche der dielektrischen Schicht 204 und/oder der Pufferschicht 206 angeordnet ist. In einigen Ausführungsformen kann das leitfähige Bond-Pad 112 zum Beispiel Aluminium umfassen.
  • Eine rückseitige Substrat-Durchkontaktierung (BTSV) 110 erstreckt sich vom BEOL Metallisierungsstack, durch das Halbleitersubstrat 102, die dielektrische Schicht mit hoher Dielektrizitätszahl 202, die dielektrische Schicht 204 und die Pufferschicht 206 zu einer Vorderseite 112f des leitfähigen Bond-Pads 112. In einigen Ausführungsformen kann die BTSV 110 zwischen dem leitfähigen Bond-Pad 112 und dem dünnen ersten Metalldraht107a (z.B. einer ,M1' Schicht, die am nächsten zur Vorderseite 102f des Halbleitersubstrats 102 ist) verbunden sein. In einigen Ausführungsformen kann die BTSV 110 eine obere Fläche haben, die komplanar mit einer oberen Fläche der dielektrischen Schicht 204 oder der Pufferschicht 206 ist. In einigen Ausführungsformen kann die BTSV 110 sich verjüngende Seitenwände haben, die sich zwischen dem dünnen ersten Metalldraht 107a und dem leitfähigen Bond-Pad 112 erstrecken. In einigen Ausführungsformen können die sich verjüngenden Seitenwände eine glatte Fläche (z.B. mit einer konstanten Steigung) haben, die zwischen dem Halbleitersubstrat 102 und der dielektrischen Schicht mit hoher Dielektrizitätszahl 202 überleitet. Die sich verjüngenden Seitenwände bewirken eine Zunahme einer Breite der BTSV 110 von der Vorderseite 102f des Halbleitersubstrats 102 zur Rückseite des Halbleitersubstrats 102. In verschiedenen Ausführungsformen kann die BTSV 110 Kupfer, Aluminium, Wolfram oder ein ähnliches Material umfassen.
  • In einigen Ausführungsformen ist eine BTSV Auskleidung 208 entlang der Seitenwände der BTSV 110 angeordnet. Die BTSV Auskleidung 208 trennt die BTSV 110 vom Halbleitersubstrat 102. In verschiedenen Ausführungsformen kann die BTSV Auskleidung 208 zum Beispiel ein Oxid oder Siliziumnitrid umfassen. In einigen Ausführungsformen kann sich die BTSV Auskleidung 208 auch entlang der Seitenwände der dielektrischen Schicht mit hoher Dielektrizitätszahl 202, der dielektrischen Schicht 204 und der Pufferschicht 206 erstrecken.
  • Eine oder mehrere Passivierungsschichten, 210 und 212, können über dem leitfähigen Bond-Pad 112 angeordnet sein. Die eine oder mehr Passivierungsschichten, 210 und 212, erstrecken sich über das leitfähige Bond-Pad 112 und entlang der Seitenwände des leitfähigen Bond-Pads 112. In einigen Ausführungsformen können die Passivierungsschichten eine dielektrische Schicht 210 und eine Polyimidschicht 212 umfassen. Eine Under-Bump-Metallurgie- (UBM) -Schicht 118 ist auf einer oberen Fläche des leitfähigen Bond-Pads 112 angeordnet und kleidet ein Inneres einer Öffnung in der Polyimidschicht 212 aus. Die UBM Schicht 118 kann einen Stack verschiedener Metallschichten, 118a und 118b, umfassen, die als eine Diffusionsschicht, eine Barrierenschicht, eine Benetzungsschicht und/oder eine Antioxidationsschicht dienen. In einigen Ausführungsformen kann die UBM Schicht 118 Kupfer, Kupferlegierungen, Aluminium, Aluminiumlegierungen oder dergleichen umfassen. In verschiedenen Ausführungsformen hat das leitfähige Bond-Pad 112 eine ebene untere Fläche, die an die dielektrische Schicht 204 und/oder die Pufferschicht 206 zwischen der BTSV 110 und der UBM Schicht 118 angrenzt. In einigen Ausführungsformen kann sich die UBM Schicht 118 des Weiteren entlang einer oberen Fläche der Polyimidschicht 212 erstrecken.
  • Ein leitfähiger Bump 120 ist auf der UBM Schicht 118 angeordnet. In einigen Ausführungsformen ist der leitfähige Bump 120 ein Löt-Bump, ein Kupfer-Bump, ein Metall-Bump, enthaltend Nickel (Ni) oder Gold (Au), oder eine Kombination davon. In einigen Ausführungsformen ist der leitfähige Bump 120 ein Löt-Bump, der durch Platzieren von Lötkugeln auf der UBM Schicht 118 und dann Aufschmelzen der Lötkugeln gebildet ist. In einigen Ausführungsformen enthält der Löt-Bump eine bleifreie Vorlötschicht, SnAg, oder ein Lötmaterial, enthaltend Legierungen von Zinn, Blei, Silber, Kupfer, Nickel, Bismut oder Kombinationen davon.
  • 3 veranschaulicht eine Draufsicht 300 einiger Ausführungsformen einer rückseitigen Substrat-Durchkontaktierung (BTSV), die ein leitfähiges Bond-Pad direkt kontaktiert.
  • Wie in Draufsicht 300 gezeigt, steht eine BTSV 110 mit einem ersten Ende des leitfähigen Bond-Pads 112 in Kontakt. In einigen Ausführungsformen kann die BTSV 110 einen kreisförmigen Querschnitt haben. In anderen Ausführungsformen kann die BTSV 110 einen Querschnitt mit einer alternativen Form haben. Eine Under-Bump-Metallurgie- (UBM) Schicht 118 steht mit einem zweiten Ende des leitfähigen Bond-Pads 112 an einer Position in Kontakt, die seitlich von der BTSV 110 versetzt ist. In einigen Ausführungsformen kann die BTSV 110 eine Breite ωBTSV in einem Bereich von annähernd 0,3 µm bis annähernd 5 µm haben.
  • In einigen Ausführungsformen ist die BTSV 110 durch das leitfähige Bond-Pad 112 abgedeckt. Da die BTSV 110 durch das leitfähige Bond-Pad 112 abgedeckt ist, kann die Größe der BTSV 110 die Größe des leitfähigen Bond-Pads 112 beeinflussen. Zum Beispiel kann in einigen solchen Ausführungsformen die BTSV 110 eine Breite ωBTSV von kleiner oder gleich annähernd 1,5 µm haben und das leitfähige Bond-Pad 112 kann eine Breite ωPad haben, die kleiner oder gleich annähernd 2,5 µm ist. In anderen solchen Ausführungsformen kann die BTSV 110 eine Breite ωBTSV von kleiner oder gleich annähernd 1 µm haben und das leitfähige Bond-Pad 112 kann eine Breite ωPad haben, die kleiner oder gleich annähernd 2,0 µm ist. In solchen Ausführungsformen resultiert ein BTSV mit einer Breite WBTSV von weniger als annähernd 2,5 µm in einer relativ kleinen Breite ωPad des leitfähigen Bond-Pads, die Gestaltungsfreiheit und Platz für ein leitfähiges Bond-Pad-Routing bietet.
  • In einigen Ausführungsformen kann sich das leitfähige Bond-Pad 112 in mehrere Richtungen erstrecken. Zum Beispiel kann sich das leitfähige Bond-Pad 112 in einer ersten Richtung 302 und einer zweiten Richtung 304, die rechtwinklig zur ersten Richtung 302 ist, erstrecken. In einigen solchen Ausführungsformen kann die BTSV 110 mit einem Segment des leitfähigen Bond-Pads 112 in Kontakt stehen, das sich in der ersten Richtung 302 erstreckt, während die UBM Schicht 118 mit einem Segment des leitfähigen Bond-Pads 112 in Kontakt stehen kann, das sich in der zweiten Richtung 304 erstreckt. In anderen solchen Ausführungsformen können die BTSV 110 und die UBM Schicht 118 Segmente des leitfähigen Bond-Pads 112 berühren, die sich in der ersten Richtung 302 erstrecken, die durch einen oder mehrere Segmente des leitfähigen Bond-Pads 112 getrennt sind, die sich in der zweiten Richtung 304 erstrecken.
  • 4 veranschaulicht einige alternative Ausführungsformen eines dreidimensionalen integrierten Chips (3D-IC) 400 mit einem leitfähigen Rückseiten-Bond-Pad.
  • Der 3D-IC 400 umfasst einen ersten Halbleiter-Die 402a, der mittels einer Klebstoffschicht 404, die dazwischen angeordnet ist, an einen zweiten Halbleiter-Die 402b gekoppelt ist. Der erste Halbleiter-Die 402a umfasst ein erstes Halbleitersubstrat 406a mit mehreren Halbleiterbauelementen 104. In einigen Ausführungsformen können die mehreren Halbleiterbauelemente 104 durch Isolationsstrukturen 405 (z.B. flache Grabenisolationsstrukturen) getrennt sein. Mehrere erste Metallzwischenverbindungsschichten 408a sind innerhalb einer ersten ILD Struktur 410a angeordnet, die eine oder mehrere ILD Schichten umfasst, die auf dem ersten Halbleiter-Die 402a aufliegen. Der zweite Halbleiter-Die 402b umfasst ein zweites Halbleitersubstrat 406b und mehrere zweite Halbleiterzwischenverbindungsschichten 408b, die innerhalb einer zweiten ILD Struktur 410b angeordnet sind, die eine oder mehr ILD Schichten umfasst. In einigen Ausführungsformen umfasst die Klebstoffschicht 404 eine Oxidschicht, sodass der erste Halbleiter-Die 402a mit dem zweiten Halbleiter-Die 402b entlang einer Grenzfläche zwischen Oxidschichten verbunden ist.
  • Die mehreren Metallzwischenverbindungsschichten 408 umfassen Metalldrähte 409 und Metallkontakte und/oder Durchkontaktierungen 407. Die ersten mehreren Metallzwischenverbindungsschichten 408a umfassen dünne Metalldrähte 409a und dicke Metalldrähte 409b, die eine größere Größe (z.B. Breite und/oder Höhe) als die dünnen Metalldrähte 409a haben. Die dicken Metalldrähte 409b sind mittels eines oder mehrerer der dünnen Metalldrähte 409a vom ersten Halbleitersubstrat 406a getrennt. Die zweiten mehreren Metallzwischenverbindungsschichten 408b umfassen auch dünne Metalldrähte 409a' und dicke Metalldrähte 409b', die eine größere Größe als die dünnen Metalldrähte 409a' haben. Die dicken Metalldrähte 409b' sind mittels eines oder mehrere der dünnen Metalldrähte 409a' vom zweiten Halbleitersubstrat 406b getrennt.
  • Eine dielektrische Durchkontaktierung (Through Dielectric Via, TDV) 412 erstreckt sich von den ersten mehreren Metallzwischenverbindungsschichten 408a, durch das erste Halbleitersubstrat 406a und die Klebstoffschicht 404 zu einer der zweiten mehreren Metallzwischenverbindungsschichten 408b. In einigen Ausführungsformen verbindet die TDV 412 eine dicke Metallschicht 407b innerhalb der mehreren ersten Metallzwischenverbindungsschichten 408a mit einer dicken Metallschicht 407c' innerhalb der mehreren zweiten Metallzwischenverbindungsschichten 408b.
  • Eine BTSV 110 ist mit einer dünnen Metallschicht 407a' der mehreren zweiten Metallzwischenverbindungsschichten 408b verbunden (z.B. eine dünne Metallschicht 407a', die zwischen einer dicken Metallschicht 407b' und dem zweiten Halbleitersubstrat 406b angeordnet ist). Die BTSV 110 erstreckt sich durch das zweite Halbleitersubstrat 406b zu einem ebenen leitfähigen Bond-Pad 112, das entlang einer Rückseite des zweiten Halbleitersubstrats 406b angeordnet ist. Das ebene leitfähige Bond-Pad 112 ist des Weiteren mit einer UBM Schicht 118 verbunden, die mit einem leitfähigen Bump 120 verbunden ist. In einigen Ausführungsformen kann mehr als eine BTSV 110 parallel zwischen der dünnen Metallschicht 407a' und dem leitfähigen Bond-Pad 112 verbunden sein.
  • 5-15 veranschaulichen einige Ausführungsformen von Schnittansichten 500-1500, die ein Verfahren zur Bildung eines integrierten Chips mit einem Rückseiten-Bond-Pad zeigen.
  • Wie in Schnittansicht 500 gezeigt, ist ein Halbleitersubstrat 502 bereitgestellt. Das Halbleitersubstrat 502 kann jede Art von Halbleiterkörper (z.B. Silizium, SiGe, SOI) sein, wie etwa ein Halbleiterwafer und/oder ein oder mehrere Dies auf einem Wafer, wie auch jede Art von Metallschicht, Bauelement, Halbleiter und/oder Epitxialschichten, usw., die damit verknüpft sind. Das Halbleitersubstrat 502 kann ein intrinsisch dotiertes Halbleitersubstrat mit einer ersten Dotierungsart (z.B. einer n-Typ Dotierung oder einer p-Typ Dotierung) umfassen.
  • Mehrere Halbleiterbauelemente 104 (z.B. Transistorbauelemente) sind entlang einer Vorderseite 502f des Halbleitersubstrats 502 gebildet. In einigen Ausführungsformen sind die mehreren Halbleiterbauelemente 104 durch Bilden einer Gate-Struktur über dem Halbleitersubstrat 502 gebildet. Die Gate-Struktur kann durch Bilden einer dielektrischen Gate-Schicht 104a auf dem Halbleitersubstrat 502 und anschließend Bilden einer Gate-Elektrodenschicht 104g über der dielektrischen Gate-Schicht 104e gebildet sein. Die dielektrische Gate-Schicht 104e und die Gate-Elektrodenschicht 104g werden anschließend gemäß einem Photolithographieprozess strukturiert, um eine Gate-Struktur zu bilden. Source- und Drain-Bereiche, 104s und 104d, können durch einen Epitaxialprozess oder durch einen Implantierungsprozess gebildet sein, der selektiv das Halbleitersubstrat 502 mit einer Dotiermittelsorte, wie zum Beispiel etwa Bor (B) oder Phosphor (P) implantiert. Die Dotiermittelsorte kann anschließend durch Hochtemperatur-Thermalausglühen in das Halbleitersubstrat 502 getrieben werden.
  • Wie in Schnittansicht 600 gezeigt, ist der Metallisierungsstack über der Vorderseite 502f des Halbleitersubstrats 502 gebildet. Der BEOL Metallisierungsstack umfasst mehrere Metallzwischenverbindungsschichten 106, die innerhalb einer ILD Struktur 108 gebildet sind, die über der Vorderseite 502f des Halbleitersubstrats 502 angeordnet ist, und die mit den mehreren Halbleiterbauelementen 104 verbunden sind.
  • In einigen Ausführungsformen ist der BEOL Metallisierungsstack durch Ablagern einzelner ILD Schichten 108a-108d unter Verwendung separater Ablagerungsprozesse gebildet. Durchkontaktierungslöcher und/oder Metallgräben werden nach deren Ablagerung in eine der einzelnen ILD Schichten 108a-108d geätzt. Ein leitfähiges Material (z.B. Kupfer, Wolfram und/oder Aluminium) wird innerhalb der Durchkontaktierungslöcher und/oder Metallgräben abgelagert, um Metallzwischenverbindungsschichten 106 zu bilden. In einigen Ausführungsformen kann ein Ablagerungsprozess verwendet sein, um eine Keimschicht innerhalb der Durchkontaktierungslöcher zu bilden, gefolgt von einem anschließenden Beschichtungsprozess (z.B. einem Galvanisierungsprozess, einem stromlosen Beschichtungsprozess), der das Metallmaterial zu einer Dicke bildet, die die Durchkontaktierungslöcher und/oder Metallgräben ausfüllt. In einigen Ausführungsformen kann ein chemisch-mechanischer Polier- (CMP) -Prozess verwendet sein, um überschüssiges Material von einer obersten Fläche der einzelnen ILD Schichten 108a-108d zu entfernen. In verschiedenen Ausführungsformen können die mehreren Metallzwischenverbindungsschichten durch einen Dual-Damascene-Prozess (dargestellt) oder einen Single-Damascene-Prozess (nicht dargestellt) gebildet sein.
  • Wie in Schnittansicht 700 gezeigt, ist eine Dicke des Halbleitersubstrats 502 verringert. Das Verringern der Dicke des Halbleitersubstrats 502 gestattet einer anschließend gebildeten rückseitigen Substrat-Durchkontaktierung (BTSV) (z.B. gebildet in 9-11), eine kleinere Größe (z.B. kleiner oder gleich annähernd 2,5 µm) zu haben, wodurch eine Größe eines leitfähigen Bond-Pads verringert werden kann. In einigen Ausführungsformen kann die ILD Struktur 108 vor dem Ausdünnen des Halbleitersubstrats 502 mittels eines Klebstoffmaterials mit einem Trägersubstrat (nicht dargestellt) verbunden werden. Das Trägersubstrat stellt während des Ausdünnens und anschließenden Verarbeitens eine Auflage bereit. Das Halbleitersubstrat 502 kann durch einen Ätzprozess und/oder durch mechanisches Schleifen der Rückseite 502b des Halbleitersubstrats 502 ausgedünnt werden. In einigen Ausführungsformen wird die Substratdicke von einer ersten Dicke t1 von annähernd 700 µm zu einer zweiten Dicke t2 in einem Bereich von zwischen ungefähr 1 µm und 10 µm verringert.
  • Wie in Schnittansicht 800 gezeigt, ist eine dielektrische Schicht mit hoher Dielektrizitätszahl 202 über der Rückseite 102b des Halbleitersubstrats 102 gebildet. In verschiedenen Ausführungsformen kann die dielektrische Schicht mit hoher Dielektrizitätszahl 202 zum Beispiel Aluminiumoxid (Al2O3), Tantaloxid (Ta2O5), Titanoxid (TiO2), Zirkonoxid (ZrO2) und/oder Hafniumoxid (HfO) umfassen. In verschiedenen Ausführungsformen kann die dielektrische Schicht mit hoher Dielektrizitätszahl 202 durch einen Ablagerungsprozess (z.B. CVD, PE-CVD, ALD, PVD, usw.) gebildet sein. Die dielektrische Schicht mit hoher Dielektrizitätszahl 202 verringert eine Rauheit der Rückseite 102b des Halbleitersubstrats 102, wodurch die Bauelementableitung verbessert wird.
  • Anschließend werden eine dielektrische Schicht 204 und/oder eine Pufferschicht 206 über der dielektrischen Schicht mit hoher Dielektrizitätszahl 202 gebildet. In einigen Ausführungsformen kann die dielektrische Schicht 204 eine Oxidschicht umfassen und die Pufferschicht 206 kann eine Nitridschicht umfassen. Die dielektrische Schicht 204 und/oder die Pufferschicht 206 können mittels Ablagerungsprozessen (z.B. CVD, PE-CVD, ALD, PVD, usw.) gebildet werden.
  • Wie in Querschnittschnittansicht 900 gezeigt, wird eine BTSV Öffnung 902 gebildet. Die BTSV Öffnung 902 erstreckt sich vertikal durch die dielektrische Schicht 204 und/oder die Pufferschicht 206, die dielektrische Schicht mit hoher Dielektrizitätszahl 202, das Halbleitersubstrat 102 und einen Teil der ILD Struktur 108, zu einer Position, die einen dünnen ersten Metalldraht 107a der mehreren Metallzwischenverbindungsschichten 106 kontaktiert. In einigen Ausführungsformen kann die BTSV Öffnung 902 durch selektives Aussetzen des Substrats einem Ätzmittel 904 gemäß einer Maskenschicht 906 gebildet werden. In verschiedenen Ausführungsformen kann die Maskenschicht 906 Fotolack oder ein Nitrid (z.B. Si3N4, SiN) umfassen, der bzw. das unter Verwendung eines Photolithographieprozesses strukturiert wird. In verschiedenen Ausführungsformen kann das Ätzmittel 904 ein Trockenätzmittel mit einer Ätzzusammensetzung, die eine Fluorspezies (z.B. CF4, CHF3, C4F8, usw.) umfasst, oder ein Nassätzmittel (z.B. Fluorwasserstoffsäure (HF) oder Tetramethylammoniumhydroxid (TMAH)) umfassen.
  • Wie in Schnittansicht 1000 gezeigt, kann eine BTSV Auskleidung 1002 innerhalb der BTSV Öffnung 902 gebildet sein. Die BTSV Auskleidung 1002 erstreckt sich entlang einer unteren Fläche und Seitenwänden der BTSV Öffnung 902. In einigen Ausführungsformen kann die BTSV Auskleidung 1002 auf innerhalb der BTSV Öffnung 902 begrenzt sein, während sich in anderen Ausführungsformen die BTSV Auskleidung 1002 von der BTSV Öffnung 902 nach außen, über die dielektrische Schicht 204 und/oder die Pufferschicht 206 erstrecken kann. In einigen Ausführungsformen kann die BTSV Auskleidung 1002 mittels eines Ablagerungsprozesses (z.B. CVD, PE-CVD, ALD, PVD, usw.) gebildet sein. In anderen Ausführungsformen kann die BTSV Auskleidung 1002 mittels eines thermischen Oxidationsprozesses gebildet sein. In solchen Ausführungsformen kann sich die BTSV Auskleidung 1002 nicht über die dielektrische Schicht 204 und/oder die Pufferschicht 206 erstrecken (d.h., die BTSV Auskleidung 208 kann eine obere Fläche unterhalb einer oberen Fläche der dielektrischen Schicht 204 und/oder der Pufferschicht 206 haben). In einigen Ausführungsformen kann die BTSV Auskleidung 1002 ein Oxid (z.B. SiO2) umfassen.
  • Die BTSV Öffnung 902 wird anschließend mit einem leitfähigen Material 1004 gefüllt. In verschiedenen Ausführungsformen kann das leitfähige Material 1004 Kupfer, Aluminium, Wolfram oder ein ähnliches Material umfassen. In einigen Ausführungsformen kann das leitfähige Material 1004 mittels eines Ablagerungsprozesses gebildet werden. In einigen zusätzlichen Ausführungsformen kann das leitfähige Material 1004 mittels eines Beschichtungsprozesses (z.B. eines Galvanisierungsprozesses oder eines stromlosen Beschichtungsprozesses) gebildet sein. Das leitfähige Material 1004 füllt die BTSV Öffnung 902 auf und erstreckt sich über eine obere Fläche der dielektrischen Schicht 204 und/oder der Pufferschicht 206.
  • Wie in Schnittansicht 1100 gezeigt, wird ein Planierungsprozess entlang einer Linie 1102 ausgeführt, um das leitfähige Material (z.B. 1004 von 10) und/oder die BTSV Auskleidung (z.B. 1002 von 10), die auf der dielektrischen Schicht 204 und/oder der Pufferschicht 206 aufliegt, zu entfernen. Der Planierungsprozess bildet eine ebene Fläche 1104, die sich entlang der BTSV 110 und der dielektrischen Schicht 204 und/oder der Pufferschicht 206 erstreckt. Der Planierungsprozess begrenzt die BTSV 110 und/oder die BTSV Auskleidung 208 auf innerhalb der BTSV Öffnung 902. In einigen Ausführungsformen kann der Planierungsprozess einen chemisch-mechanischen Polier- (CMP) -Prozess umfassen. In anderen Ausführungsformen kann der Planierungsprozess zum Beispiel einen Ätzprozess und/oder Schleifprozess umfassen.
  • Wie in Schnittansicht 1200 gezeigt, ist ein leitfähiges Bond-Pad 112 auf der ebenen Fläche 1104 gebildet. Das leitfähige Bond-Pad 112 ist in direktem Kontakt mit der BTSV 110 gebildet, sodass die BTSV 110 in physischem und elektrischem Kontakt mit dem leitfähigen Bond-Pad 112 ist. Das leitfähige Bond-Pad 112 kann durch einen Ablagerungsprozess und/oder Beschichtungsprozess, gefolgt von lithographischen Strukturierungs- und Ätzprozessen, gebildet sein.
  • Wie in Schnittansicht 1300 gezeigt, sind eine oder mehrere Passivierungsschichten, 210 und 212, über dem leitfähigen Bond-Pad 112 gebildet. Die eine oder mehreren Passivierungsschichten, 210 und 212, erstrecken sich von über dem leitfähigen Bond-Pad 112 zu über der dielektrischen Schicht 204 und/oder Pufferschicht 206. In einigen Ausführungsformen können die eine oder mehreren Passivierungsschichten eine dielektrische Schicht 210 und eine Polyimidschicht 212 umfassen. Die eine oder mehreren Passivierungsschichten können durch einen Ablagerungsprozess gebildet werden, gefolgt von einem Strukturierungsprozess, der eine UBM Öffnung 1302 bildet, die sich durch die eine oder mehreren Passivierungsschichten zu einer Rückseite 112b des leitfähigen Bond-Pads 112 hin erstreckt.
  • Wie in Schnittansicht 1400 gezeigt, ist eine Under-Bump-Metallurgie- (UBM) - Schicht 118 innerhalb der UBM Öffnung 1302 gebildet. Die UBM Schicht 118 ist ein Stack verschiedener Metallschichten, 118a und 118b, die als eine Diffusionsschicht, eine Barrierenschicht, eine Benetzungsschicht und/oder eine Antioxidationsschicht dienen. Die UBM Schicht 118 kann durch aufeinanderfolgende Ablagerungsprozesse gebildet werden.
  • Wie in Schnittansicht 1500 gezeigt, wird ein leitfähiger Bump 120 auf der UBM Schicht 118 gebildet. In verschiedenen Ausführungsformen kann der leitfähige Bump 120 einen Löt-Bump, einen Kupfer-Bump, einen Metall-Bump, enthaltend Nickel (Ni) oder Gold (Au), oder eine Kombination davon umfassen. In einigen Ausführungsformen kann der integrierte Chip mit einem Substrat (z.B. einer Leiterplatte) oder einem Leiterrahmen eines Packages in Kontakt gebracht werden, und dann wird die Lötkugel aufgeschmolzen, um eine elektrische Verbindung mit dem Substrat oder Leiterrahmen zu bilden. Sobald der integrierte Chip elektrisch mit dem Substrat oder Leiterrahmen verbunden ist, können das Trägersubstrat und die Klebstoffschicht entfernt werden.
  • 16 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines integrierten Chips mit einem Rückseiten-Bond-Pad. Obwohl Verfahren 1600 in Bezug auf 5-15 beschrieben ist, ist klar, dass das Verfahren 1600 nicht auf solche Strukturen begrenzt ist, sondern stattdessen ein eigenständiges Verfahren, unabhängig von den Strukturen, ist.
  • Während das offenbarte Verfahren 1600 hierin als eine Serie von Vorgängen oder Ereignissen veranschaulicht und beschrieben ist, ist klar, dass die veranschaulichte Abfolge solcher Vorgänge oder Ereignisse nicht in einem begrenzenden Sinn auszulegen ist. Zum Beispiel können einige Vorgänge in anderen Reihenfolgen und/oder zeitgleich mit anderen Vorgängen oder Ereignissen abgesehen von den hierin veranschaulichten und/oder beschriebenen stattfinden. Zusätzlich können nicht alle veranschaulichten Vorgänge notwendig sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren. Des Weiteren können eine oder mehrere der hierin abgebildeten Handlungen in einem Vorgang und/oder einer Phase oder mehreren separaten Vorgängen und/oder Phasen ausgetragen werden.
  • Bei 1602 werden ein oder mehrere Halbleiterbauelemente entlang einer Vorderseite eines Halbleitersubstrats gebildet. 5 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1602.
  • Bei 1604 werden mehrere Metallzwischenverbindungsschichten innerhalb einer dielektrischen Zwischenschicht- (ILD) Struktur gebildet, die entlang der Vorderseite des Halbleitersubstrats angeordnet ist. 6 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1604.
  • Bei 1606 wird eine Dicke des Halbleitersubstrats verringert. 7 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1606.
  • Bei 1608 wird eine Schicht mit hoher Dielektrizitätszahl entlang einer Rückseite des Halbleitersubstrats gebildet. 8 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1608.
  • Bei 1610 werden eine dielektrische Schicht und/oder eine Pufferschicht über der Schicht mit hoher Dielektrizitätszahl gebildet. 8 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1610.
  • Bei 1612 wird eine rückseitige Substrat-Durchkontaktierungs- (BTSV) Öffnung gebildet. Die BTSV Öffnung erstreckt sich durch die dielektrische Schicht und/oder die Pufferschicht, die Schicht mit hoher Dielektrizitätszahl, das Halbleitersubstrat und einen Teil der ILD Struktur. Die BSTV kann einen dünnen Metallzwischenverbindungsdraht berühren, der zwischen dem Substrat und dickeren Metallzwischenverbindungsdrähten angeordnet ist. 9 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1612.
  • Bei 1614 wird eine BTSV Auskleidung innerhalb der BTSV Öffnung gebildet. 10 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1614.
  • Bei 1616 wird die BTSV Öffnung mit einem leitfähigen Material aufgefüllt. 10 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1616.
  • Bei 1618 wird ein Planierungsprozess ausgeführt, um eine BTSV mit einer oberen Fläche zu bilden, die im Wesentlichen komplanar mit der dielektrischen Schicht oder der Pufferschicht ist. 11 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1618.
  • Bei 1620 wird ein leitfähiges Bond-Pad auf einer ebenen Fläche der BTSV der dielektrischen Schicht oder der Pufferschicht gebildet. 12 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1620.
  • Bei 1622 werden eine oder mehrere Passivierungsschichten über dem leitfähigen Bond-Pad und der dielektrischen Schicht oder der Pufferschicht gebildet. 13 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1622.
  • Bei 1624 wird eine Under-Bump-Metallurgie- (UBM) -Schicht innerhalb einer Öffnung in der Passivierungsschicht an einer Stelle gebildet, die das leitfähige Bond-Pad kontaktiert. 14 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1624.
  • Bei 1626 wird ein leitfähiger Bump auf der UBM Schicht gebildet. 15 veranschaulicht einige Ausführungsformen entsprechend dem Vorgang 1626.
  • Deshalb bezieht sich die vorliegende Offenbarung auf einen integrierten Chip (IC) mit einer rückseitigen Substrat-Durchkontaktierung (BTSV) mit einer direkten physischen Verbindung zwischen einer Metallzwischenverbindungsschicht und einem Rückseiten-Bond-Pad.
  • In einigen Ausführungsformen bezieht sich die vorliegende Offenbarung auf einen integrierten Chip. Der integrierte Chip umfasst mehrere Metallzwischenverbindungsschichten, die innerhalb einer dielektrischen Zwischenschicht- (ILD) Struktur entlang einer Vorderseite eines Substrats angeordnet sind. Eine dielektrische Schicht ist entlang einer Rückseite des Substrats angeordnet und ein leitfähiges Bond-Pad ist über der dielektrischen Schicht angeordnet. Eine rückseitige Substrat-Durchkontaktierung (BTSV) erstreckt sich von einer der mehreren Metallzwischenverbindungsschichten durch das Substrat und die dielektrische Schicht zum leitfähigen Bond-Pad. Ein leitfähiger Bump ist über dem leitfähigen Bond-Pad angeordnet. Das leitfähige Bond-Pad hat eine im Wesentlichen ebene untere Fläche und erstreckt sich von über der BTSV zu unterhalb des leitfähigen Bumps.
  • In anderen Ausführungsformen bezieht sich die vorliegende Offenbarung auf einen integrierten Chip. Der integrierte Chip umfasst mehrere Metallzwischenverbindungsschichten, die innerhalb einer dielektrischen Zwischenschicht- (ILD) Struktur angeordnet sind, die entlang einer Vorderseite eines Substrats angeordnet ist. Die mehreren Metallzwischenverbindungsschichten umfassen einen ersten Metallzwischenverbindungsdraht und einen dickeren zweiten Metallzwischenverbindungsdraht, der durch den ersten Metallzwischenverbindungsdraht vom Substrat getrennt ist. Eine Schicht mit hoher Dielektrizitätszahl ist auf einer Rückseite des Substrats angeordnet und eine dielektrische Schicht ist durch die dielektrische Schicht mit hoher Dielektrizitätszahl von der Rückseite des Substrats getrennt. Ein leitfähiges Bond-Pad ist über der dielektrischen Schicht angeordnet. Eine rückseitige Substrat-Durchkontaktierung (BTSV) erstreckt sich zwischen der Metallzwischenverbindungsschicht und dem leitfähigen Bond-Pad.
  • In weiteren Ausführungsformen bezieht sich die vorliegende Offenbarung auf ein Verfahren zur Bildung eines integrierten Chips. Das Verfahren umfasst ein Bilden mehrerer Metallzwischenverbindungsschichten innerhalb einer dielektrischen Zwischenschicht- (ILD) Struktur, die entlang einer Vorderseite eines Substrats angeordnet ist. Die mehreren Metallzwischenverbindungsschichten umfassen einen ersten Metallzwischenverbindungsdraht und einen dickeren zweiten Metallzwischenverbindungsdraht, der durch den ersten Metallzwischenverbindungsdraht vom Substrat getrennt ist. Das Verfahren umfasst des Weiteren ein Bilden einer Schicht mit hoher Dielektrizitätszahl auf einer Rückseite des Substrats und Bilden einer dielektrischen Schicht über der Schicht mit hoher Dielektrizitätszahl. Das Verfahren umfasst des Weiteren ein Ätzen der dielektrischen Schicht, der Schicht mit hoher Dielektrizitätszahl, des Substrats und der ILD Struktur, um eine rückseitige Substrat-Durchkontaktierungs- (BTSV) Öffnung zu bilden, die sich zu einer Position erstreckt, die mit dem ersten Metallzwischenverbindungsdraht in Kontakt steht. Das Verfahren umfasst des Weiteren ein Ablagern eines leitfähigen Materials innerhalb der BTSV Öffnung und ein Ausführen eines Planierungsprozesses, um das leitfähige Material außerhalb der BTSV Öffnung zu entfernen, um eine rückseitige Substrat-Durchkontaktierung (BTSV) zu bilden. Das Verfahren umfasst des Weiteren ein Bilden eines leitfähigen Pads mit einer ebenen unteren Fläche, die auf der BTSV angeordnet wird.

Claims (16)

  1. Integrierter Chip, umfassend: mehrere Metallzwischenverbindungsschichten (106), die innerhalb einer dielektrischen Zwischenschicht- (= ILD-) Struktur (108) angeordnet sind, die entlang einer Vorderseite eines Substrats (102) angeordnet ist; eine dielektrische Schicht (114), die entlang einer Rückseite des Substrats (102) angeordnet ist; ein leitfähiges Bond-Pad (112), das über der dielektrischen Schicht (114) angeordnet ist; eine rückseitige Substrat-Durchkontaktierung (=BTSV) (110), die sich von einer der mehreren Metallzwischenverbindungsschichten (106) durch das Substrat (102) und die dielektrische Schicht (114) zum leitfähigen Bond-Pad (112) erstreckt; einen leitfähigen Bump (120), der über dem leitfähigen Bond-Pad (112) angeordnet ist, wobei das leitfähige Bond-Pad (112) eine im Wesentlichen ebene untere Fläche, die sich von über der BTSV (110) zu unterhalb des leitfähigen Bumps (120) erstreckt, aufweist; eine Passivierungsschicht (210, 212), die über der dielektrischen Schicht (114) und dem leitfähigen Bond-Pad (112) angeordnet ist; und eine Under-Bump-Metallurgie- (= UBM-) Schicht (118), die sich von über der Passivierungsschicht (210, 212) zu innerhalb einer Öffnung (1302) innerhalb der Passivierungsschicht (210, 212) erstreckt, wobei die UBM-Schicht (118) zwischen dem leitfähigen Bond-Pad (112) und dem leitfähigen Bump (120) positioniert ist, wobei das leitfähige Bond-Pad (112) ein erstes Segment, das sich in einer ersten Richtung erstreckt, und ein zweites Segment, das sich in einer zweiten Richtung, rechtwinklig zur ersten Richtung, erstreckt, aufweist, wobei die BTSV (110) das erste Segment des leitfähigen Bond-Pads (112) kontaktiert und die UBM-Schicht (118) das zweite Segment des leitfähigen Bond-Pads (112) kontaktiert.
  2. Integrierter Chip nach Anspruch 1, des Weiteren umfassend: eine Schicht mit hoher Dielektrizitätszahl (202), die konfiguriert ist, eine Rauheit der Rückseite des Substrats (102) zu verringern, wobei die Schicht mit hoher Dielektrizitätszahl (202) vertikal zwischen der dielektrischen Schicht (114) und dem Substrat (102) angeordnet ist.
  3. Integrierter Chip nach Anspruch 2, wobei die Schicht mit hoher Dielektrizitätszahl (202) eine Dicke hat, die in einem Bereich von zwischen annähernd 1,0 nm und annähernd 100,0 nm liegt.
  4. Integrierter Chip nach einem der vorangehenden Ansprüche, wobei die BTSV (110) glatte Seitenwände hat, die sich kontinuierlich zwischen der einen der mehreren Metallzwischenverbindungsschichten (106) und dem leitfähigen Bond-Pad (112) erstrecken.
  5. Integrierter Chip nach einem der vorangehenden Ansprüche, wobei die mehreren Metallzwischenverbindungsschichten (106) einen ersten Metallzwischenverbindungsdraht (107a) und einen dickeren zweiten Metallzwischenverbindungsdraht (107b, 107c), der durch den ersten Metallzwischenverbindungsdraht (107a) vom Substrat (102) getrennt ist, umfassen; und wobei die BTSV (110) den ersten Metallzwischenverbindungsdraht (107a) kontaktiert.
  6. Integrierter Chip nach einem der vorangehenden Ansprüche, des Weiteren umfassend: eine BTSV-Auskleidung, die entlang von Seitenwänden der BTSV (110) angeordnet ist, um die BTSV (110) vom Substrat (102) zu trennen.
  7. Integrierter Chip nach einem der vorangehenden Ansprüche, des Weiteren umfassend: eine oder mehrere zusätzliche BTSV, die parallel zur BTSV (110) zwischen der einen der mehreren Metallzwischenverbindungsschichten (106) und dem leitfähigen Pad (112) angeordnet sind.
  8. Integrierter Chip nach einem der vorangehenden Ansprüche, des Weiteren umfassend: eine Pufferschicht, die durch die dielektrische Schicht (114) vom Substrat (102) getrennt ist, wobei die BTSV (110) eine obere Fläche hat, die vom Substrat (102) weg zeigt, die koplanar mit entweder einer oberen Fläche der dielektrischen Schicht (114), die vom Substrat (102) weg zeigt, oder mit einer oberen Fläche der Pufferschicht, die vom Substrat (102) weg zeigt, ist.
  9. Integrierter Chip, umfassend: mehrere Metallzwischenverbindungsschichten (106), die innerhalb einer dielektrischen Zwischenschicht- (=ILD-) Struktur (108) Zwischenschicht- (=ILD-) Struktur (108) angeordnet sind, die entlang einer Vorderseite eines Substrats (102) angeordnet ist, wobei die mehreren Metallzwischenverbindungsschichten (106) einen ersten Metallzwischenverbindungsdraht (107a) und einen dickeren zweiten Metallzwischenverbindungsdraht (107b, 107c), der durch den ersten Metallzwischenverbindungsdraht (107a) vom Substrat (102) getrennt ist, umfassen; eine Schicht mit hoher Dielektrizitätszahl (202), die auf einer Rückseite des Substrats (102) angeordnet ist; eine dielektrische Schicht (204), die durch die Schicht mit hoher Dielektrizitätszahl (202) von der Rückseite des Substrats (102) getrennt ist; ein leitfähiges Bond-Pad (112), das über der dielektrischen Schicht (114) angeordnet ist; eine rückseitige Substrat-Durchkontaktierung (= BTSV) (110), die sich zwischen dem ersten Metallzwischenverbindungsdraht (107a) und dem leitfähigen Bond-Pad (112) erstreckt; eine Passivierungsschicht (210, 212), die über der dielektrischen Schicht (204) und dem Bond-Pad (112) angeordnet ist; eine Under-Bump-Metallurgie- (= UBM-) Schicht (118), die sich von über der Passivierungsschicht (210, 212) zu innerhalb einer Öffnung (1302) innerhalb der Passivierungsschicht (210, 212) erstreckt; und ein leitfähiger Bump (120), der über der UBM-Schicht (118) angeordnet ist, wobei das leitfähige Bond-Pad (112) eine im Wesentlichen ebene untere Fläche, die sich von über der BTSV (110) zu unterhalb des leitfähigen Bumps (120) erstreckt, aufweist.
  10. Integrierter Chip nach Anspruch 9, wobei die BTSV (110) sich verjüngende Seitenwände hat, die sich kontinuierlich zwischen dem ersten Metallzwischenverbindungsdraht (107a) und dem leitfähigen Bond-Pad (112) erstrecken.
  11. Integrierter Chip nach Anspruch 10, wobei die BTSV (110) glatte Seitenwände hat, die sich kontinuierlich zwischen dem ersten Metallzwischenverbindungsdraht (107a) und dem leitfähigen Bond-Pad (112) erstrecken.
  12. Integrierter Chip nach einem der Ansprüche 9 bis 11, wobei das leitfähige Bond-Pad (112) ein erstes Segment, das sich in einer ersten Richtung erstreckt, und ein zweites Segment, das sich in einer zweiten Richtung, rechtwinklig zur ersten Richtung, erstreckt, aufweist.
  13. Integrierter Chip nach einem der Ansprüche 9 bis 12, wobei das leitfähige Bond-Pad (112) Aluminium umfasst.
  14. Integrierter Chip nach einem der Ansprüche 9 bis 13, wobei die BTSV (110) Kupfer, Aluminium oder Wolfram umfasst.
  15. Integrierter Chip nach einem der Ansprüche 9 bis 14, wobei die BTSV (110) eine Breite hat, die kleiner oder gleich annähernd 2,5 µm ist.
  16. Verfahren zur Bildung eines integrierten Chips, umfassend: Bilden (1604) mehrerer Metallzwischenverbindungsschichten (106) innerhalb einer dielektrischen Zwischenschicht- (=ILD-) Struktur (108), die entlang einer Vorderseite eines Substrats (102) angeordnet ist, wobei die mehreren Metallzwischenverbindungsschichten (106) einen ersten Metallzwischenverbindungsdraht (107a) und einen dickeren zweiten Metallzwischenverbindungsdraht (107b, 107c), der durch den ersten Metallzwischenverbindungsdraht (107a) vom Substrat (102) getrennt ist, umfassen; Bilden (1608) einer Schicht mit hoher Dielektrizitätszahl (202) auf der Rückseite des Substrats (102); Bilden (1610) einer dielektrischen Schicht (204) über der Schicht mit hoher Dielektrizitätszahl (202); Ätzen (1612) der dielektrischen Schicht (204), der Schicht mit hoher Dielektrizitätszahl (202), des Substrats (102) und der ILD-Struktur (108), um eine rückseitige Substrat-Durchkontaktierungs- (=BTSV-) Öffnung (902) zu bilden, die sich zu einer Position erstreckt, die in Kontakt mit dem ersten Metallzwischenverbindungsdraht (107a) steht; Ablagern (1616) eines leitfähigen Materials innerhalb der BTSV-Öffnung (902); Durchführen (1618) eines Planierungsprozesses, um das leitfähige Material außerhalb der BTSV-Öffnung (902) zu entfernen, um eine rückseitige Substrat-Durchkontaktierung (=BTSV) (110) (110) zu bilden; Bilden (1620) eines leitfähigen Pads (112) mit einer ebenen unteren Fläche, das auf der BTSV (110) angeordnet ist; Bilden (1622) einer oder mehrerer Passivierungsschichten (210, 212) über dem leitfähigen Pad (112); Bilden einer Under-Bump-Metallurgie- (=UBM-) Öffnung (1302), die sich durch die eine oder mehreren Passivierungsschichten (210, 212) zu einer Rückseite des leitfähigen Pads (112) hin erstreckt; Bilden (1624) einer UBM-Schicht (118) innerhalb der UBM-Öffnung (1302); Bilden (1626) eines leitfähigen Bumps (120) auf der UBM-Schicht (118).
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