DE102013103206B4 - Durchkontaktierungsstruktur sowie Verfahren - Google Patents
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- 238000000034 method Methods 0.000 title claims description 87
- 239000010410 layer Substances 0.000 claims abstract description 246
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 57
- 239000004020 conductor Substances 0.000 claims abstract description 51
- 238000001465 metallisation Methods 0.000 claims abstract description 29
- 239000003989 dielectric material Substances 0.000 claims abstract description 28
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims description 70
- 239000000463 material Substances 0.000 claims description 26
- 229910052802 copper Inorganic materials 0.000 claims description 23
- 239000010949 copper Substances 0.000 claims description 23
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 17
- 238000009713 electroplating Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 11
- 238000007747 plating Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 4
- 238000000227 grinding Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims 7
- 239000004065 semiconductor Substances 0.000 description 73
- 229920000642 polymer Polymers 0.000 description 27
- 238000004519 manufacturing process Methods 0.000 description 24
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 18
- 238000002161 passivation Methods 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 9
- 229910052737 gold Inorganic materials 0.000 description 9
- 239000010931 gold Substances 0.000 description 9
- 229910052759 nickel Inorganic materials 0.000 description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 8
- 229910052709 silver Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- 239000004332 silver Substances 0.000 description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 229910000881 Cu alloy Inorganic materials 0.000 description 5
- 238000007772 electroless plating Methods 0.000 description 5
- 229920002577 polybenzoxazole Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 230000001976 improved effect Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000003113 dilution method Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- -1 titanium silicide Chemical compound 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 1
- 239000005751 Copper oxide Substances 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910000431 copper oxide Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 230000012010 growth Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000011572 manganese Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001603 reducing effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004901 spalling Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- NWONKYPBYAMBJT-UHFFFAOYSA-L zinc sulfate Chemical compound [Zn+2].[O-]S([O-])(=O)=O NWONKYPBYAMBJT-UHFFFAOYSA-L 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H01L2224/06181—On opposite sides of the body
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- H01L2224/1302—Disposition
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- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
- H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
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Abstract
Vorrichtung, die aufweist:eine dielektrische Zwischenschicht (115), die auf einer ersten Seite (101) eines Substrates (102) ausgebildet ist;eine erste Metallisierungsschicht, die über der dielektrischen Zwischenschicht (115) ausgebildet ist, wobei die erste Metallisierungsschicht eine Mehrzahl Metallleitungen (184, 186) aufweist, die in einem ersten dielektrischen Zwischenmetallmaterial (182) ausgebildet ist; undeine Durchkontaktierung (142), die in dem Substrat (102) und der dielektrischen Zwischenschicht (115) ausgebildet ist, wobei die Durchkontaktierung (142) aufweist:einen Bodenabschnitt, der aus einem leitfähigen Material ausgebildet ist, wobei der Bodenabschnitt angrenzend an eine zweite Seite (103) des Substrates (102) angeordnet ist;Seitenwandabschnitte, die aus dem leitfähigen Material ausgebildet sind, wobei erste Endabschnitte der Seitenwandabschnitte mit dem Bodenabschnitt verbunden sind, und wobei zweite Endabschnitte der Seitenwandabschnitte mit den Metallleitungen (184, 186) der ersten Metallisierungsschicht verbunden sind; undeinen Mittelabschnitt, der zwischen den Seitenwandabschnitten über dem Bodenabschnitt ausgebildet ist, wobei der Mittelabschnitt aus einem dielektrischen Material ausgebildet ist,dadurch gekennzeichnet, dass der Bodenabschnitt der Durchkontaktierung (142) eine Dicke aufweist, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen (184, 186) ist.
Description
- Hintergrund
- Die Halbleiterindustrie hat aufgrund fortwährender Verbesserungen der Integrationsdichte einer Vielfalt elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, usw.) ein rasches Wachstum erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte in den wiederholten Verkleinerungen der minimalen Bauteilgröße begründet, welche es erlaubt, dass mehr Komponenten in einen gegebenen Bereich integriert werden. Da das Verlangen nach noch kleineren elektronischen Bauteilen kürzlich angestiegen ist, besteht gesteigerter Bedarf nach kleineren und ausgefalleneren Packungstechniken für Halbleiterchips.
- Mit der Fortentwicklung der Halbleitertechnologien haben sich dreidimensionale integrierte Schaltkreise als eine effektive Alternative zu der weiteren Verringerung der physikalischen Abmessungen eines Halbleiterchips erwiesen. Bei einem dreidimensionalen integrierten Schaltkreis werden aktive Bereiche, wie Logik, Speicher, Prozessorschaltkreise und/oder dergleichen auf unterschiedlichen Wafern hergestellt, wobei jeder Wafer-Chip auf der Oberseite einer Verpackungskomponente unter der Verwendung von Hub- und Schwenkeinheiten aufgestapelt ist. Durch die Verwendung dreidimensionaler integrierter Schaltkreise kann eine wesentlich höhere Dichte erreicht werden. Daraus resultiert, dass dreidimensionale integrierte Schaltkreise kleinere Formfaktoren erreichen können, kosteneffizient sind sowie eine verbesserte Leistungsfähigkeit bei niedriger Leistungsaufnahme aufweisen.
- Um elektrische Schaltkreise in dem gestapelten Halbleiter-Chip miteinander zu verbinden, werden Silizium-Durchkontaktierungen verwendet, um einen vertikalen Verbindungskanal durch den Körper des gestapelten Chips bereitzustellen. Silizium-Durchkontaktierungen können unter Verwendung geeigneter Techniken ausgebildet werden. Beispielsweise wird zur Ausbildung einer Silizium-Durchkontaktierung eine Öffnung auf einer aktiven Seite des Halbleitersubstrates ausgebildet, wobei sich die Öffnung noch tiefer als die aktiven Bereiche des Halbleitersubstrates in das Halbleitersubstrat hinein erstreckt. Diese Öffnungen können daraufhin mit einem leitfähigen Material wie Kupfer, Aluminium, Wolfram, Silber, Gold und/oder dergleichen aufgefüllt werden. Nachdem die Öffnungen aufgefüllt worden sind, kann die Rückseite des Halbleitersubstrates mit Hilfe eines Verdünnungsprozesses verdünnt werden, etwa mit Hilfe eines chemisch-mechanischen Polierprozesses oder mit Hilfe eines Ätzprozesses. Der Verdünnungsprozess wird auf die Rückseite des Substrates angewendet, bis das leitfähige Material der Silizium-Durchkontaktierung freigelegt ist.
- Aus der
US 2011/0316168 A1 US 2011/0200937 A1 - eine dielektrische Zwischenschicht, die auf einer ersten Seite eines Substrates ausgebildet ist;
- eine erste Metallisierungsschicht, die über der dielektrischen Zwischenschicht ausgebildet ist, wobei die erste Metallisierungsschicht eine Mehrzahl Metallleitungen aufweist, die in einem ersten dielektrischen Zwischenmetallmaterial ausgebildet sind; und
- eine Durchkontaktierung, die in dem Substrat ausgebildet ist, wobei die Durchkontaktierung aufweist:
- einen Bodenabschnitt, der aus einem leitfähigen Material ausgebildet ist, wobei der Bodenabschnitt angrenzend an eine zweite Seite des Substrates ausgebildet ist;
- Seitenwandabschnitte, die aus dem leitfähigen Material ausgebildet sind, wobei erste Anschlüsse der Seitenwandabschnitte mit dem Bodenabschnitt verbunden sind, und wobei zweite Anschlüsse der Seitenwandabschnitte mit den Metallleitungen der ersten Metallisierungsschicht verbunden sind; und
- einen Mittelabschnitt, der zwischen den Seitenwandabschnitten ausgebildet ist, wobei der Mittelabschnitt aus einem dielektrischen Material ausgebildet ist.
- Zusammenfassung der Erfindung
- Die vorliegende Erfindung stellt eine Vorrichtung mit einer Durchkontaktierung gemäß dem unabhängigen Anspruch 1 bereit. Die Erfindung stellt weiterhin ein Verfahren gemäß dem unabhängigen Anspruch 5 und dem unabhängigen Anspruch 8 bereit. Die vorteilhaften Weiterentwicklungen der Erfindung werden in den abhängigen Ansprüchen definiert.
- Figurenliste
- Für ein umfassenderes Verständnis der vorliegenden Offenbarung sowie deren Vorteile wird nunmehr Bezug auf die nachstehende Beschreibung in Verbindung mit den begleitenden Figuren genommen, bei welchen:
-
1 veranschaulicht eine Querschnittsansicht eines Halbleiterbauteils gemäß einer Ausführungsform; -
2 veranschaulicht ein Halbleiterbauteil, nachdem eine Mehrzahl elektrischer Schaltkreise in dem Substrat ausgebildet worden sind, gemäß einer Ausführungsform; -
3 veranschaulicht eine Querschnittsansicht des in2 gezeigten Halbleiterbauteils, nachdem eine Öffnung in dem Substrat ausgebildet worden ist, gemäß einer Ausführungsform; -
4 veranschaulicht eine Querschnittsansicht des in3 gezeigten Halbleiterbauteils, nachdem eine Deckschicht auf den Seitenwänden sowie dem Boden der Öffnung ausgebildet worden ist, gemäß einer Ausführungsform; -
5 veranschaulicht eine Querschnittsansicht des in4 gezeigten Halbleiterbauteils, nachdem eine Sperrschicht über der Deckschicht ausgebildet worden ist, gemäß einer Ausführungsform; -
6 veranschaulicht eine Querschnittsansicht des in5 gezeigten Halbleiterbauteils, nachdem eine Saatschicht über der Sperrschicht ausgebildet worden ist, gemäß einer Ausführungsform; -
7 veranschaulicht eine Querschnittsansicht des in6 gezeigten Halbleiterbauteils, nachdem eine dielektrische Schicht über der Saatschicht ausgebildet worden ist, gemäß einer Ausführungsform; -
8 veranschaulicht eine Querschnittsansicht des in7 gezeigten Halbleiterbauteils, nachdem ein Strukturierungsprozess auf die dielektrische Schicht angewendet worden ist, gemäß einer Ausführungsform; -
9 veranschaulicht eine Querschnittsansicht des in8 gezeigten Halbleiterbauteils, nachdem ein leitfähiges Material in die Öffnung eingefüllt worden ist, gemäß einer Ausführungsform; -
10 veranschaulicht eine Querschnittsansicht des in9 gezeigten Halbleiterbauteils, nachdem die verbleibende Fotolackschicht entfernt worden ist, gemäß einer Ausführungsform; -
11 veranschaulicht eine Querschnittsansicht des in10 gezeigten Halbleiterbauteils, nachdem eine dielektrische Zwischenmetallschicht abgeschieden worden ist, gemäß einer Ausführungsform; -
12 veranschaulicht eine Querschnittsansicht des in11 gezeigten Halbleiterbauteils, nachdem zwei zusätzliche Metallisierungsschichten über der ersten Metallisierungsschicht ausgebildet worden sind, gemäß einer Ausführungsform; -
13 veranschaulicht eine Querschnittsansicht des in12 gezeigten Halbleiterbauteils, nachdem eine Passivierungsschicht auf der Oberseite der dielektrischen Zwischenmetallschicht ausgebildet worden ist, gemäß einer Ausführungsform; -
14 veranschaulicht eine Querschnittsansicht des in13 gezeigten Halbleiterbauteils, nachdem eine erste Polymerschicht auf der Oberseite der Passivierungsschicht ausgebildet worden ist, gemäß einer Ausführungsform; -
15 veranschaulicht eine Querschnittsansicht des in14 gezeigten Halbleiterbauteils, nachdem ein Strukturierungsprozess auf die Oberseite der ersten Polymerschicht angewendet worden ist, gemäß einer Ausführungsform; -
16 veranschaulicht eine Querschnittsansicht des in15 gezeigten Halbleiterbauteils, nachdem eine Saatschicht auf der Oberseite der ersten Polymerschicht ausgebildet worden ist, gemäß einer Ausführungsform; -
17 veranschaulicht eine Querschnittsansicht des in5 gezeigten Halbleiterbauteils, nachdem eine Umverteilungsleitung auf der Oberseite der Saatschicht ausgebildet worden ist, gemäß einer Ausführungsform; -
18 veranschaulicht eine Querschnittsansicht des in17 gezeigten Halbleiterbauteils, nachdem eine zweite Polymerschicht über dem Halbleiterbauteil ausgebildet worden ist, gemäß einer Ausführungsform; -
19 veranschaulicht eine Querschnittsansicht des in18 gezeigten Halbleiterbauteils, nachdem ein Strukturierungsprozess auf die Oberfläche der zweiten Polymerschicht angewendet worden ist, gemäß einer Ausführungsform; -
20 veranschaulicht eine Querschnittsansicht des in19 gezeigten Halbleiterbauteils, nachdem eine UBM-Saatschicht auf der Oberseite der zweiten Polymerschicht ausgebildet worden ist, gemäß einer Ausführungsform; -
21 veranschaulicht eine Querschnittsansicht des in20 gezeigten Halbleiterbauteils, nachdem eine zweite leitfähige Schicht auf der Oberseite der UBM-Saatschicht ausgebildet worden ist, gemäß einer Ausführungsform; -
22 veranschaulicht eine Querschnittsansicht des in21 gezeigten Halbleiterbauteils, nachdem ein Verbindungshügel auf der UBM-Struktur ausgebildet worden ist, gemäß einer Ausführungsform; -
23 ist eine Querschnittsansicht des in22 gezeigten Halbleiterbauteils, nachdem ein Verdünnungsprozess auf die zweite Seite des Substrates angewendet worden ist, gemäß einer Ausführungsform; und -
24 veranschaulicht eine Querschnittsansicht des in23 gezeigten Halbleiterbauteils, nachdem ein Rückseitenkontakt auf der zweiten Seite des Substrates ausgebildet worden ist, gemäß einer Ausführungsform. - Übereinstimmende Bezugszeichen und -symbole in den unterschiedlichen Figuren beziehen sich grundsätzlich auf entsprechende Teile, soweit nichts anderes angegeben ist. Die Figuren sind derart gezeichnet, dass sie deutlich die relevanten Aspekte der verschiedenen Ausführungsformen veranschaulichen, sie sind jedoch nicht notwendigerweise maßstabsgetreu gezeichnet.
- Genaue Beschreibung der veranschaulichenden Ausführungsformen
- Die Herstellung und die Verwendung der vorliegenden Ausführungsformen werden nachstehend im Detail diskutiert. Es sollte jedoch verstanden werden, dass die vorliegende Offenbarung eine Vielzahl anwendbarer erfindungsgemäßer Konzepte bereitstellt, welche auf einem breiten Gebiet spezifischer Zusammenhänge umgesetzt werden können. Die diskutierten, spezifischen Ausführungsformen sind lediglich veranschaulichend für spezifische Weisen, um von den Ausführungsformen der Offenbarung Nutzen zu machen, sie sollen jedoch nicht den Umfang der Offenbarung beschränken.
- Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem spezifischen Zusammenhang beschrieben, nämlich eine Durchkontaktierungsstruktur eines Halbleiterpaketes. Die Ausführungsformen der Offenbarung können jedoch ebenso auf eine Vielfalt von Paketen der Halbleiterindustrie angewendet werden. Im Folgenden werden verschiedene Ausführungsformen im Detail mit Bezug auf die begleitenden Figuren erklärt.
-
1 veranschaulicht eine Querschnittsansicht eines Halbleiterbauteils gemäß einer Ausführungsform. Das Halbleiterbauteil100 ist in einem Substrat102 ausgebildet. Das Substrat102 weist eine erste Seite101 und eine zweite Seite103 auf. Eine erste seitliche Verbindungsstruktur110 ist über der ersten Seite101 des Substrates102 ausgebildet. Eine zweite seitliche Verbindungsstruktur120 ist über der zweiten Seite103 des Substrates102 ausgebildet. Die Einzelheiten der ersten seitlichen Verbindungsstruktur110 sowie der zweiten seitlichen Verbindungsstruktur120 werden nachstehend mit Bezug auf die2 -24 im Detail erklärt. - Das Halbleiterbauteil
100 kann eine Vielzahl Durchkontaktierungen aufweisen. Der Einfachheit halber ist in1 lediglich eine Durchkontaktierung142 gezeigt. Die Durchkontaktierung142 kann in drei Abschnitte unterteilt werden. Der Bodenabschnitt ist angrenzend an die zweite Seite103 des Substrates102 angeordnet. Die Seitenwandabschnitte sind entlang den Seitenwänden der Durchkontaktierungsöffnung ausgebildet. Genauer sind, wie in1 gezeigt ist, die Seitenwandabschnitte der Durchkontaktierung142 zwischen dem Bodenabschnitt und den Metallleitungen184 bzw.186 der ersten Metallisierungsschicht verbunden. - Wie in
1 gezeigt ist, können drei dünne Schichten122 ,124 und126 zwischen dem Substrat102 und den Seitenwandabschnitten der Durchkontaktierung142 ausgebildet sein. Gemäß einer Ausführungsform sind die dünnen Schichten122 ,124 und126 eine Deckschicht, eine Sperrschicht bzw. eine Saatschicht. Der genaue Herstellungsprozess dieser drei dünnen Schichten wird nachstehend mit Bezug auf die4 -6 beschrieben. - Die Durchkontaktierung
142 kann weiterhin einen Mittelabschnitt aufweisen, der zwischen zwei Seitenwandabschnitten ausgebildet ist. Der Mittelabschnitt kann ein dielektrisches Material aufweisen. Genauer kann das Material des Mittelabschnittes dasselbe Material wie jenes der ersten dielektrischen Zwischenmetallschicht182 sein. Die genaue Ausbildung der Durchkontaktierung142 wird nachstehend mit Bezug auf die9 -11 beschrieben. - Das Substrat
102 kann aus Silizium ausgebildet sein, obwohl es ebenso aus anderen Gruppe-III-, Gruppe-IV- und/oder Gruppe-V-Elementen wie Silizium, Germanium, Gallium, Arsen und Kombinationen dieser ausgebildet sein kann. Das Substrat102 kann ebenso die Form eines Silizium-auf-Nichtleiter (SOI) aufweisen. Das SOI-Substrat kann eine Schicht eines Halbleitermaterials aufweisen (z.B. Silizium, Germanium und/oder dergleichen), das über einer Nichtleiterschicht (z.B. verborgenes Oxid oder dergleichen) ausgebildet ist, welches in einem Siliziumsubstrat ausgebildet ist. Darüber hinaus umfassen andere Substrate, die verwendet werden können, mehrschichtige Substrate, Gradientensubstrate, Substrate mit hybrider Orientierung und/oder dergleichen. - Das Substrat
102 kann weiterhin eine Vielfalt elektrischer Schaltkreise (nicht dargestellt) aufweisen. Die auf dem Substrat102 ausgebildeten elektrischen Schaltkreise können jede Art von Schaltkreis sein, der für eine bestimmte Anwendung geeignet ist. Gemäß einer Ausführungsform kann der elektrische Schaltkreis verschiedene n-Typ-Metalloxidhalbleiter (NMOS)- und/oder p-Typ-Metalloxidhalbleiter (PMOS)-Bauteile wie Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und/oder dergleichen umfassen. Die elektrischen Schaltkreise können miteinander verbunden sein, um ein oder mehrere Funktionen auszuführen. Diese Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Leistungsverteiler, Eingabe-/Ausgabe-Schaltkreise und/oder dergleichen umfassen. Der Fachmann wird anerkennen, dass die obigen Beispiele lediglich zur Veranschaulichung angegeben und nicht dazu vorgesehen sind, die verschiedenen Ausführungsformen auf eine bestimmte Anwendung zu beschränken. - Eine dielektrische Zwischenschicht
115 ist auf der Oberseite des Substrates102 ausgebildet. Die dielektrische Zwischenschicht115 kann beispielsweise aus einem dielektrischen Material mit niedrigem k-Wert ausgebildet sein, etwa aus Siliziumoxid. Die dielektrische Zwischenschicht115 kann mit Hilfe irgendeines geeigneten Verfahrens, das aus dem Stand der Technik bekannt ist, hergestellt werden, etwa mittels Spinning, chemischer Dampfabscheidung (CVD) und Plasma-verstärkter chemischer Dampfabscheidung (PECVD). Es sollte ebenso festgehalten werden, dass der Fachmann anerkennen wird, dass während in1 eine einzelne dielektrische Zwischenschicht gezeigt ist, die dielektrische Zwischenschicht eine Vielzahl dielektrischer Schichten aufweisen kann. - Die
1 veranschaulicht weiterhin eine erste dielektrische Zwischenmetallschicht182 , die über der dielektrischen Zwischenschicht115 ausgebildet ist. Wie in1 gezeigt ist, können zwei Metallleitungen184 und186 in der ersten dielektrischen Zwischenmetallschicht182 ausgebildet sein. Die Durchkontaktierung182 ist mit den Metallleitungen184 und186 verbunden. Insbesondere können die Metallabschnitte der Durchkontaktierung142 sowie die Metallleitungen184 und186 während desselben Herstellungsschrittes ausgebildet werden. Die genaue Ausbildung der Metallleitungen sowie der Durchkontaktierung142 wird nachstehend mit Bezug auf die7 -10 beschrieben. - Es sollte festgehalten werden, dass während in
1 Metallleitungen184 und186 veranschaulicht sind, die in der ersten dielektrischen Zwischenmetallschicht182 ausgebildet sind, der Fachmann ohne weiteres anerkennen wird, dass noch mehr dielektrische Zwischenmetallschichten sowie zugeordnete Metallisierungsschichten dazu verwendet werden können, um die elektrischen Schaltkreise in dem Substrat102 miteinander zu verbinden, um einen funktionalen Schaltkreis auszubilden und um eine externe elektrische Verbindung bereitzustellen. Ein Herstellungsprozess des Halbleiterbauteils100 , welches eine Mehrzahl dielektrischer Zwischenmetallschichten und zugehöriger Metallisierungsschichten aufweist, wird nachstehend mit Bezug auf die2 bis24 beschrieben. - Die
2 bis24 veranschaulichen Zwischenschritte bei der Herstellung der Durchkontaktierung, die in1 gemäß einer Ausführungsform gezeigt ist. Der nachstehend beschriebene Herstellungsprozess basiert auf einem Durchkontaktierungs-zuerst-Herstellungsprozess. Der Fachmann wird jedoch ohne weiteres erkennen, dass der nachstehend beschriebene Durchkontaktierungs-zuerst-Herstellungsprozess lediglich ein beispielhafter Prozess ist und nicht dazu vorgesehen ist, die verschiedenen Ausführungsformen zu beschränken. Andere Durchkontaktierungs-Herstellungsprozesse, etwa Durchkontaktierungs-mittel- und Durchkontaktierungs-zuletzt-Herstellungstechniken können alternativ verwendet werden. Zusammenfassend kann irgendein geeigneter Durchkontaktierung-Herstellungsprozess verwendet werden, und sämtliche derartiger Prozesse sind vollständig dazu vorgesehen, im Umfang der hier beschriebenen Ausführungsformen mit umfasst zu sein. - Die
2 veranschaulicht ein Halbleiterbauteil, nachdem eine Vielfalt elektrischer Schaltkreise in dem Substrat ausgebildet worden ist, gemäß einer Ausführungsform. Das Substrat102 kann eine Vielfalt elektrischer Schaltkreise wie Metalloxidhalbleiter (MOS)-Transistoren (z.B. MOS-Transistor200 ) und zugeordnete Kontaktstecker (z.B. Kontaktstecker118 ) aufweisen. Der Einfachheit halber sind lediglich ein einziger MOS-Transistor sowie ein einziger Kontaktstecker dargestellt, um die erfindungsgemäßen Aspekte der verschiedenen Ausführungsformen zu veranschaulichen. - Der MOS-Transistor
200 ist in dem Substrat102 ausgebildet. Der MOS-Transistor200 umfasst zwei Drain-/Source-Bereiche106 . Wie in2 gezeigt ist, werden die Drain-/Source-Bereiche106 auf gegenüberliegenden Seiten eines Gate-Stapels ausgebildet. Der Gate-Stapel umfasst eine dielektrische Gate-Schicht112 , die über dem Substrat102 ausgebildet ist, wobei eine Gate-Elektrode über der dielektrischen Gate-Schicht112 und dem Gate-Abstandshalter116 ausgebildet ist. Wie in2 gezeigt ist, können zwei Isolationsbereiche104 auf gegenüberliegenden Seiten des MOS-Transistors200 ausgebildet sein. - Die Isolationsbereiche
104 können Shallow-Trench-Isolation (STI)-Bereiche sein und sie können unter Ausbildung eines Grabens durch Ätzen des Substrates102 ausgebildet sein, sowie durch Füllen des Grabens mit einem aus dem Stand der Technik bekannten dielektrischen Material. Beispielsweise können die Isolationsbereiche104 mit einem dielektrischen Material wie einem Oxidmaterial, einem Oxid mit hoch dichtem Plasma (HDP) und/oder dergleichen gefüllt sein. Ein Planarisierungsprozess, etwa ein CMP-Prozess, kann auf die Oberseite angewendet werden, so dass letztlich überschüssiges dielektrisches Material entfernt werden kann. - Das Gate-Dielektrikum
112 kann ein dielektrisches Material wie Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid, ein Oxid, ein Stickstoff-enthaltendes Oxid, eine Kombination dieser und/oder dergleichen sein. Das Gate-Dielektrikum112 kann eine relative Dielektrizitätskonstante aufweisen, die größer als ungefähr 4 ist. Andere Beispiele derartiger Materialien umfassen Aluminiumoxid, Lanthanoxid, Hafniumoxid, Zirkoniumoxid, Hafniumoxinitrid, Kombinationen dieser und dergleichen. Bei einer Ausführungsform, bei welcher das Gate-Dielektrikum112 eine Oxidschicht aufweist, kann das Gate-Dielektrikum112 mit Hilfe eines PECVD-Prozesses unter Verwendung von Tetraethoxysilan (TEOS) und Sauerstoff als ein Precursor ausgebildet sein. Gemäß einer Ausführungsform kann das Gate-Dielektrikum112 eine Dicke aufweisen, die zwischen ungefähr 8 Å und ungefähr 200 Å liegt. - Die Gate-Elektrode
114 kann ein leitfähiges Material aufweisen, etwa ein Metall (z.B. Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium), ein Metallsilizid (z.B. Titansilizid, Kobaltsilizid, Nickelsilizid, Tantalsilizid), ein Metallnitrid (z.B. Titannitrid, Tantalnitrid), dotiertes polykristallines Silizium, andere leitfähige Materialien, Kombinationen dieser und/oder dergleichen. Bei einer Ausführungsform, bei welcher die Gate-Elektrode114 Polysilizium ist, kann die Gate-Elektrode114 durch Abscheiden dotierten oder undotierten Polysiliziums mit Hilfe von chemischer Dampfabscheidung bei Niederdruck (LPCVD) bei einer Dicke in einem Bereich von ungefähr 400 Ä bis ungefähr 2400 Å ausgebildet sein. - Der Abstandshalter
116 kann durch deckendes Abscheiden eines oder mehrerer Abstandshalterschichten (nicht dargestellt) über der Gate-Elektrode114 und dem Substrat102 ausgebildet werden. Die Abstandshalterschichten116 können geeignete dielektrische Materialien wie SiN, Oxinitrid, SiC, SiON, Oxid und/oder dergleichen aufweisen. Die Abstandshalterschichten116 können durch gewöhnlicherweise verwendete Techniken wie CVD, PECVD, Sputter-Deposition und/oder dergleichen ausgebildet werden. - Die Drain-/Source-Bereiche
106 können in dem Substrat102 auf gegenüberliegenden Seiten des Gate-Dielektrikums112 ausgebildet werden. Bei einer Ausführungsform, bei welcher das Substrat102 ein n-Typ-Substrat ist, können die Drain-/Source-Bereiche106 durch Implantierung geeigneter p-Typ-Dotanden wie Bor, Gallium, Indium und/oder dergleichen ausgebildet werden. Alternativ können bei einer Ausführungsform, bei welcher das Substrat102 ein p-Typ-Substrat ist, die Drain-/Source-Bereiche106 durch Implantieren geeigneter n-Typ-Dotanden wie Phosphor, Arsen und/oder dergleichen ausgebildet werden. - Wie in
2 gezeigt ist, wird die dielektrische Zwischenschicht115 über dem Substrat102 ausgebildet. In der dielektrischen Zwischenschicht115 kann ein Kontaktstecker118 ausgebildet sein. Der Kontaktstecker118 ist durch die dielektrische Zwischenschicht hindurch ausgebildet, um eine elektrische Kontaktierung zwischen dem MOS-Transistor200 und der Verbindungsstruktur (nicht dargestellt, jedoch in24 veranschaulicht), die über der dielektrischen Zwischenschicht115 ausgebildet ist, bereitzustellen. - Der Kontaktstecker
118 kann unter Verwendung von Fotolithografie ausgebildet sein, um ein Fotolackmaterial auf der dielektrischen Zwischenschicht115 abzuscheiden und zu strukturieren. Ein Anteil des Fotolacks wird gemäß der Anordnung und der Form des Kontaktsteckers118 belichtet. Ein Ätzprozess, etwa ein anisotropischer Trockenätzprozess, kann dazu verwendet werden, um eine Öffnung in der dielektrischen Zwischenschicht115 auszubilden. - Eine leitfähige Deckschicht kann vor dem Füllen des Kontaktsteckerloches abgeschieden werden. Die leitfähige Deckschicht ist vorzugsweise konform und sie kann eine einzige Schicht aus Ta, TaN, WN, WSi, TiN, Ru und Kombinationen dieser aufweisen. Die leitfähige Deckschicht kann typischerweise als eine Sperrschicht verwendet werden, um das leitfähige Material wie Kupfer davon abzuhalten, in das darunter liegende Substrat
102 zu diffundieren. - Die leitfähige Deckschicht kann unter Verwendung eines geeigneten Abscheideprozesses wie CVD, PVD, atomarer Schichtabscheidung (ALD) und/oder dergleichen abgeschieden werden.
- Ein leitfähiges Material wird dann in die Öffnung gefüllt. Das leitfähige Material kann unter Verwendung von CVD, PVD oder ALD abgeschieden werden. Das leitfähige Material wird über der leitfähigen Deckschicht abgeschieden, um die Kontaktsteckeröffnung zu füllen. Überschüssige Anteile des leitfähigen Materials werden von der Oberseite der dielektrischen Zwischenschicht
115 unter Verwendung eines Planarisierungsprozesses wie CMP entfernt. Das leitfähige Material kann Kupfer, Wolfram, Aluminium, Silber, Titan, Titannitrid, Tantal oder Kombinationen dieser und/oder dergleichen sein. - Die
3 veranschaulicht eine Querschnittsansicht des in2 gezeigten Halbleiterbauteils, nachdem eine Öffnung in dem Substrat gemäß einer Ausführungsform ausgebildet worden ist. Eine Durchkontaktierungsöffnung302 kann in die erste Seite101 des Substrates102 hinein ausgebildet sein. Die Durchkontaktierungsöffnung302 kann durch Anwenden und Entwickeln einer geeigneten Fotolackschicht (nicht dargestellt) und durch Entfernen desjenigen Anteils des Substrates102 , der mit der benötigten Tiefe belichtet ist, ausgebildet werden. Die Durchkontaktierungsöffnung302 kann derart ausgebildet werden, dass sie sich tiefer in das Substrat102 als der MOS-Transistor200 erstreckt, der innerhalb und/oder auf dem Substrat102 ausgebildet ist. - Die
4 veranschaulicht eine Querschnittsansicht des in3 gezeigten Halbleiterbauteils, nachdem eine Deckschicht auf den Seitenwänden und auf dem Boden der Öffnung gemäß einer Ausführungsform ausgebildet worden ist. Nachdem die Durchkontaktierungsöffnung302 innerhalb des Substrates102 ausgebildet worden ist, können die Seitenwände und der Boden der Durchkontaktierungsöffnung302 mit einer Deckschicht122 beschichtet werden. Die Deckschicht122 kann aus geeigneten dielektrischen Materialien wie TEOS, Siliziumnitrid, Oxid, Siliziumoxinitrid, dielektrischen Materialien mit niedrigem k-Wert, dielektrischen Materialien mit hohem k-Wert und/oder dergleichen ausgebildet sein. - Die Deckschicht
122 kann unter Verwendung geeigneter Herstellungsprozesse, wie mit Hilfe eines PECVD-Prozesses, ausgebildet werden, obwohl auch andere geeignete Prozesse wie PVD, ein thermischer Prozess und/oder dergleichen alternativ verwendet werden können. - Darüber hinaus kann die Deckschicht
122 mit einer Dicke in einem Bereich zwischen ungefähr 0,1 µm und ungefähr 5 µm ausgebildet werden. - Die
5 veranschaulicht eine Querschnittsansicht des in4 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Sperrschicht über der Deckschicht ausgebildet worden ist. Die Sperrschicht124 kann auf der Deckschicht122 als auch auf der Oberseite der dielektrischen Zwischenschicht115 abgeschieden werden. Die Sperrschicht124 kann aus Titan, Titannitrid, Tantal, Tantalnitrid und Kombinationen dieser und/oder dergleichen ausgebildet werden. Die Sperrschicht124 kann unter Verwendung geeigneter Herstellungstechniken wie ALD, PECVD, Plasma-verstärkter physikalischer Dampfabscheidung (PEPVD) und/oder dergleichen ausgebildet werden. - Die
6 veranschaulicht eine Querschnittsansicht des in5 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Saatschicht über der Sperrschicht ausgebildet worden ist. Die Saatschicht126 kann aus Kupfer, Nickel, Gold, irgendeine Kombination dieser und/oder dergleichen ausgebildet werden. Die Saatschicht126 kann mit Hilfe eines geeigneten Abscheideprozesses, etwa mit Hilfe von PVD, CVD und/oder dergleichen ausgebildet werden. Die Saatschicht126 kann eine Dicke zwischen ungefähr 50 Å und ungefähr 1000 Å aufweisen. - Darüber hinaus kann die Saatschicht
126 mit einem Material legiert sein, welches die Hafteigenschaften der Saatschicht126 verbessert, so dass diese als eine Haftschicht dienen kann. Beispielsweise kann die Saatschicht126 mit einem Material wie Mangan oder Aluminium legiert sein, welches an die Schnittstelle zwischen der Saatschicht126 und der Sperrschicht124 migriert und die Haftung zwischen diesen beiden Schichten verstärkt. Das legierende Material kann während der Ausbildung der Saatschicht126 eingeführt werden. Das legierende Material kann nicht mehr als ungefähr 10% der Saatschicht aufweisen. - Die
7 veranschaulicht eine Querschnittsansicht des in6 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine dielektrische Schicht über der Saatschicht ausgebildet worden ist. Eine dielektrische Schicht702 ist auf der Oberseite der Saatschicht126 ausgebildet. Die dielektrische Schicht702 kann entweder aus Fotolackmaterialien oder aus Nicht-Fotolackmaterialien ausgebildet sein. Gemäß einer Ausführungsform kann die dielektrische Schicht702 aus gewöhnlichen Fotolackmaterialien ausgebildet sein. Die dielektrische Schicht702 kann mit Hilfe geeigneter Herstellungstechniken, etwa mit Hilfe von Spin-Coating und/oder dergleichen ausgebildet sein. - Die
8 veranschaulicht eine Querschnittsansicht des in7 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Strukturierungsprozess auf die dielektrische Schicht angewendet worden ist. Unter Berücksichtigung der Anordnung der Metallleitungen und der Durchkontaktierung werden selektive Bereiche der dielektrischen Schicht702 belichtet. Daraus resultiert, dass das Fotolackmaterial in der Öffnung302 entfernt wird und eine Vielfalt von Öffnungen (z.B. die Öffnung802 ) auf der Oberseite der Saatschicht126 ausgebildet werden. Die Ausbildung der Öffnungen, etwa der Öffnung802 in der dielektrischen Schicht702 , umfasst Lithografieschritte, welche bekannt sind und daher an dieser Stelle nicht weiter beschrieben werden. - Die
9 veranschaulicht eine Querschnittsansicht des in8 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein leitfähiges Material in die Öffnungen gefüllt worden ist. Die Durchkontaktierungsöffnung als auch die Öffnungen (z.B. die Öffnung802 ) auf der Oberseite der Saatschicht126 können mit einem leitfähigen Material gefüllt werden. Das leitfähige Material kann Kupfer aufweisen, obwohl auch andere geeignete Materialien wie Aluminium, Legierungen, Wolfram, Silber, dotiertes Polysilizium, Kombinationen dieser und/oder dergleichen alternativ verwendet werden können. - Wie in
9 gezeigt ist, ist die Durchkontaktierungsöffnung302 teilweise mit dem leitfähigen Material gefüllt. Das leitfähige Material kann mit Hilfe eines Elektroplattierungsprozesses in die Öffnung302 gefüllt werden. Der Elektroplattierungsprozess wird derart gesteuert, dass die Oberfläche902 des Bodenabschnitts der Durchkontaktierung niedriger als die Oberfläche904 des Substrates102 angeordnet ist. Die9 veranschaulicht weiterhin, dass die Metallleitungen912 ,914 und916 der ersten Metallisierungsschicht bei demselben Herstellungsschritt wie die Durchkontaktierung ausgebildet werden. - Gemäß einer Ausführungsform weisen die Metallleitungen
912 ,914 und916 eine Dicke in einem Bereich zwischen ungefähr 0,5 µm und ungefähr 10 µm auf. Die Seitenwände der Durchkontaktierung können eine Dicke aufweisen, die derjenigen der Metallleitungen912 ,914 und916 ähnelt. Der Bodenabschnitt der Durchkontaktierung kann eine Dicke aufweisen, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen912 ,914 und916 ist. Es sollte festgehalten werden, dass das Dickenverhältnis zwischen dem Bodenabschnitt und der Durchkontaktierung sowie den Metallleitungen durch Steuern des Elektroplattierungsprozesses angepasst werden kann. - Eine vorteilhafte Eigenschaft des Vorliegens der Metallleitungen der ersten Metallisierungsschicht sowie der Metallabschnitte der Durchkontaktierung, die während desselben Elektroplattierungsprozesses ausgebildet werden, liegt darin, dass die gesamte Produktionszeit des Halbleiterbauteils reduziert wird. Darüber hinaus wird die Durchkontaktierung teilweise mit dem leitfähigen Material gefüllt. Eine derartige, teilweise gefüllte Struktur hilft dabei, die Zeit des Elektroplattierungsprozesses herabzusetzen. Darüber hinaus wird der üblicherweise bei gewöhnlichen Herstellungsprozessen verwendete Planarisierungsprozess eingespart. Daraus folgt, dass sowohl die Kosten als auch die Produktionszeit des Halbleiterbauteils verbessert werden.
- Eine weitere vorteilhafte Eigenschaft des mit Bezug auf
9 zuvor beschriebenen Herstellungsprozesses besteht darin, dass die teilweise gefüllte Struktur dabei hilft, einige gewöhnliche Probleme konventioneller Strukturen zu lösen. Beispielsweise wird bei einem Durchkontaktierungs-zuerst-Herstellungsprozess die Durchkontaktierung vor der Verbindungsstruktur ausgebildet. Während des Back-end-of-line (BEOL)-Prozesses verursachen die thermischen Spannungen des BEOL-Prozesses Zuverlässigkeitsprobleme, beispielsweise Kupferabplatzungen und dergleichen. Durch das Anwenden der in9 gezeigten, teilweise gefüllten Struktur, kann das Kupferabplatzungsproblem nicht zu Zuverlässigkeitsproblemen führen, weil die Durchkontaktierung nicht vollständig mit Kupfer gefüllt ist. Das dielektrische Material (nicht dargestellt), welches in die Durchkontaktierung gefüllt ist, kann als ein Spannungspuffer dienen, welcher das Kupfer der Durchkontaktierung davon abhält, herauszuplatzen. - Die
10 veranschaulicht eine Querschnittsansicht des in9 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform die verbleibende Fotolackschicht entfernt worden ist. Die in9 gezeigte verbleibende Fotolackschicht kann unter Verwendung eines geeigneten Fotolack-Abziehprozesses, etwa mit Hilfe chemischer Lösungsreinigung, Plasma-Veraschung, Trockenabziehen und/oder dergleichen entfernt werden. Die Fotolack-Abziehtechniken sind hinreichend bekannt und werden daher an dieser Stelle nicht weiter diskutiert, um Wiederholungen zu vermeiden. - Darüber hinaus können die Sperrschicht und die Saatschicht unterhalb der verbleibenden Fotolackschicht (in
9 nicht gezeigt) unter Verwendung eines geeigneten Ätzprozesses, wie Nassätzen, Trockenätzen und/oder dergleichen entfernt werden. Die detaillierten Abläufe sowohl des Trockenätzprozesses als auch des Nassätzprozesses sind hinreichend bekannt und werden daher an dieser Stelle nicht weiter diskutiert, um Wiederholungen zu vermeiden. - Die
11 veranschaulicht eine Querschnittsansicht des in10 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine dielektrische Zwischenmetallschicht abgeschieden worden ist. Die dielektrische Zwischenmetallschicht182 wird über der dielektrischen Zwischenschicht115 ausgebildet. Genauer wird die verbleibende Öffnung (in10 gezeigt) der Durchkontaktierung mit dem dielektrischen Material mittels der Abscheidung der dielektrischen Zwischenmetallschicht182 gefüllt. Die dielektrische Zwischenmetallschicht182 kann aus einem dielektrischen Material mit niedrigem k-Wert ausgebildet sein, etwa aus Fluorsilikatglas (FSG) und/oder dergleichen. Die dielektrische Zwischenmetallschicht182 kann mit Hilfe eines geeigneten Abscheideprozesses, etwa mit Hilfe von Spin-Coating und/oder dergleichen ausgebildet werden. - Eine vorteilhafte Eigenschaft einer mit einer Kombination aus einem leitfähigen Material und einem dielektrischen Material gefüllten Durchkontaktierung besteht darin, dass der dielektrische Mittelabschnitt als ein Spannungspuffer wirkt. Ein derartiger Spannungspuffer hilft dabei, die Durchkontaktierung davor zu bewahren, durch thermische oder mechanische Verspannungen während der darauffolgenden Herstellungsschritte zerstört zu werden.
- Die
12 veranschaulicht eine Querschnittsansicht des in11 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform zwei zusätzliche Metallisierungsschichten über der ersten Metallisierungsschicht ausgebildet worden sind. Wie in12 gezeigt ist, werden zwei zusätzliche Metallisierungsschichten über der ersten Metallisierungsschicht ausgebildet. Während12 zwei Metallisierungsschichten zeigt, die über der ersten Metallisierungsschicht ausgebildet sind, wird der Fachmann ohne weiteres anerkennen, dass auch mehr dielektrische Zwischenmetallschichten (nicht dargestellt) und die dazugehörigen Metallleitungen und Stecker (nicht dargestellt) zwischen den in12 gezeigten Metallisierungsschichten (z.B. zwischen den Schichten1206 und1216 ) ausgebildet werden können. Insbesondere können die Schichten zwischen den in12 gezeigten Metallisierungsschichten mit Hilfe abwechselnder Schichten dielektrischer (z.B. eines dielektrischen Materials mit extrem niedrigem k-Wert) und leitfähiger Materialien (z.B. Kupfer) ausgebildet werden. - Es sollte weiterhin festgehalten werden, dass die in
12 gezeigten Metallisierungsschichten mit Hilfe eines doppelten Damaszen-Prozesses ausgebildet werden, obwohl andere geeignete Techniken wie Abscheidung und Einzel-Damaszen alternativ verwendet werden können. Der doppelte Damaszen-Prozess ist aus dem Stand der Technik hinreichend bekannt und wird daher hier nicht weiter diskutiert. - Die zweite Metallleitung
1202 sowie der zweite Stecker1204 sind mit Hilfe eines doppelten Damaszen-Prozesses ausgebildet. Die zweite Metallleitung212 ist in einer zweiten dielektrischen Zwischenmetallschicht1206 eingebettet, welche der ersten dielektrischen Zwischenmetallschicht182 ähnelt. Der zweite Stecker1204 ist in der ersten dielektrischen Zwischenmetallschicht182 ausgebildet. Genauer sind die zweite Metallleitung1202 und die Metallleitung912 über dem zweiten Stecker1204 miteinander verbunden. Die zweite Metallleitung1202 und der Stecker1204 können aus Materialien wie Kupfer, Kupferlegierungen, Aluminium, Silber, Gold, irgendwelchen Kombinationen dieser und/oder dergleichen ausgebildet sein. Die dritte Metallleitung1212 und der dritte Stecker1214 sind in dielektrischen Schichten1216 bzw.1208 ausgebildet. Die dritte Metallleitung1212 und der dritte Stecker1214 ähneln der zweiten Metallleitung1202 sowie dem zweiten Stecker1214 und sie werden daher hier nicht weiter diskutiert, um Wiederholungen zu vermeiden. - Die
13 veranschaulicht eine Querschnittsansicht des in12 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Passivierungsschicht auf der Oberseite der dielektrischen Zwischenmetallschicht ausgebildet worden ist. Die Passivierungsschicht154 ist aus nicht-organischen Materialien wie undotiertem Silikatglas, Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, Bor-dotiertem Siliziumoxid, Phosphor-dotiertem Siliziumoxid und/oder dergleichen ausgebildet. Alternativ kann die Passivierungsschicht154 aus einem Dielektrikum mit niedrigem k-Wert, etwa aus Kohlenstoff-dotiertem Oxid und/oder dergleichen, ausgebildet sein. Darüber hinaus können Dielektrika mit extrem niedrigem k-Wert (ELK) wie porös Kohlenstoff-dotierte Siliziumdioxide verwendet werden, um die Passivierungsschicht154 auszubilden. Die Passivierungsschicht154 kann mit Hilfe irgendeines geeigneten Prozesses wie CVD ausgebildet werden. - Wie in
13 gezeigt ist, kann in der Passivierungsschicht154 eine Öffnung ausgebildet sein. Die Öffnung wird dazu verwendet, einen Metallanschluss156 zu beherbergen. Wie in13 gezeigt ist, ist der Metallanschluss156 in die Passivierungsschicht154 eingebettet. Insbesondere stellt der Metallanschluss156 einen leitfähigen Kanal zwischen den Metallleitungen (z.B. der Metallleitung1212 ) sowie einer Post-Passivierungs-Verbindungsstruktur (nicht dargestellt, jedoch in24 veranschaulicht) her. Der Metallanschluss156 kann aus metallischen Materialien wie Kupfer, Kupferlegierungen, Aluminium, Silber, Gold und irgendeiner Kombination dieser und/oder aus mehreren Schichten dieser ausgebildet sein. Der Metallanschluss156 kann mit Hilfe irgendeiner geeigneten Technologie wie CVD ausgebildet sein. Alternativ kann der Metallanschluss156 mit Hilfe von Sputter-Deposition, Elektroplattierung und/oder dergleichen ausgebildet sein. - Die
14 veranschaulicht eine Querschnittsansicht des in13 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine erste Polymerschicht auf der Oberseite der Passivierungsschicht ausgebildet worden ist. Die erste Polymerschicht156 ist auf der Oberseite der Passivierungsschicht154 ausgebildet. Die erste Polymerschicht158 kann aus Polymermaterialien wie Epoxid, Polyimid, Polybenzoxazol (PBO), Silizium, Benzocyclobuten (BCB), Vergußzusammensetzungen und/oder dergleichen ausgebildet sein. Gemäß einer Ausführungsform kann die erste Polymerschicht158 aus PBO ausgebildet sein. Die erste Polymerschicht158 kann mit Hilfe irgendeines geeigneten Abscheideverfahrens, welches aus dem Stand der Technik bekannt ist, etwa mittels Spin-Beschichtung, hergestellt sein. - Die
15 veranschaulicht eine Querschnittsansicht des in14 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Strukturierungsprozess auf die Oberfläche der ersten Polymerschicht angewendet worden ist. Der Strukturierungsprozess kann unter Verwendung geeigneter Strukturierungstechnologien, etwa mit Hilfe eines Ätzprozesses, Laserablation und/oder dergleichen umgesetzt werden. Entsprechend der Form und der Anordnung der Umverteilungsleitung kann ein Ätzprozess oder ein Laserstrahl (nicht dargestellt) auf die Oberfläche der ersten Polymerschicht158 angewendet werden. Daraus resultiert, dass ein Anteil der ersten Polymerschicht158 entfernt wird, um eine Öffnung1502 auszubilden. - Die
16 veranschaulicht eine Querschnittsansicht des in15 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Saatschicht auf der Oberseite der ersten Polymerschicht ausgebildet worden ist. Die Saatschicht164 wird über der ersten Polymerschicht158 ausgebildet. Die Saatschicht164 kann zwei Anteile aufweisen, nämlich eine untere Saatschicht (nicht dargestellt) und eine obere Saatschicht (nicht dargestellt). Die untere Saatschicht kann eine Titanschicht, eine Titannitridschicht, eine Tantalschicht, eine Tantalnitridschicht und/oder dergleichen sein. Die obere Saatschicht kann aus Kupfer, Kupferlegierungen und/oder dergleichen ausgebildet sein. Gemäß einer Ausführungsform kann die Saatschicht164 unter Verwendung irgendeiner geeigneten Technologie wie CVD, PVD und/oder dergleichen ausgebildet werden. - Die
17 veranschaulicht eine Querschnittsansicht des in16 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Umverteilungsleitung auf der Oberseite der Saatschicht ausgebildet worden ist. Wie in17 gezeigt ist, kann ein leitfähiges Material in die Öffnung (z.B. die Öffnung1502 , die in15 gezeigt ist) eingefüllt werden, um die Umverteilungsleitung166 auszubilden. Das leitfähige Material kann Kupfer sein, es kann jedoch auch irgendein anderes geeignetes leitfähiges Material sein, wie Kupferlegierungen, Aluminium, Wolfram, Silber, irgendwelche Kombinationen dieser und/oder dergleichen. Die Umverteilungsleitung166 kann mit Hilfe irgendeiner geeigneten Technologie, etwa mit Hilfe von stromlosem Plattieren, CVD, Elektroplattieren und/oder dergleichen ausgebildet sein. - Wie in
17 gezeigt ist, verbindet die Umverteilungsleitung166 den Metallanschluss156 . Genauer stellt die Umverteilungsleitung166 einen leitfähigen Pfad zwischen den Metallleitungen (z.B. der Metallleitung1212 ) und dem Eingangs-/Ausgangsanschluss des Halbleiterbauteils (z.B. dem in24 gezeigten Höcker176 ) bereit. Die Funktionsweise der Umverteilungsleitungen ist aus dem Stand der Technik hinreichend bekannt und wird daher an dieser Stelle nicht im Detail beschrieben. - Die
18 veranschaulicht eine Querschnittsansicht des in17 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine zweite Polymerschicht über dem Halbleiterbauteil ausgebildet worden ist. Die zweite Polymerschicht162 ist auf der Oberseite der ersten Polymerschicht158 ausgebildet. Die zweite Polymerschicht162 besteht aus Polymermaterialien wie Epoxid, Polyimid, Polybenzoxazol (PBO), Silizium, Benzocyclobuten (BCB), Vergußzusammensetzungen und/oder dergleichen. Die zweite Polymerschicht162 kann auf der ersten Polymerschicht158 unter Verwendung geeigneter Abscheidetechnologien wie Spin-Beschichten abgeschieden sein. Die zweite Polymerschicht158 kann eine Dicke in einem Bereich von ungefähr 4 µm bis ungefähr 10 µm aufweisen. - Die
19 veranschaulicht eine Querschnittsansicht des in18 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Strukturierungsprozess auf die Oberfläche der zweiten Polymerschicht angewendet worden ist. Der Strukturierungsprozess kann unter Verwendung von Lithografie- und Ätzprozessen umgesetzt werden. Alternativ kann der Strukturierungsprozess unter Verwendung eines Laserablationsprozesses umgesetzt werden. Entsprechend der Form und der Anordnung der Under-Bump-Metallisierungs (UBM)-Struktur (nicht dargestellt, jedoch in24 veranschaulicht), kann ein Ätzprozess oder ein Laserstrahl auf die Oberfläche der zweiten Polymerschicht162 angewendet werden, um eine Öffnung1902 auszubilden. - Die
20 veranschaulicht eine Querschnittsansicht des in19 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine UBM-Saatschicht auf der Oberseite der zweiten Polymerschicht ausgebildet worden ist. Die UBM-Saatschicht172 wird auf der zweiten Polymerschicht162 abgeschieden. Die UBM-Saatschicht172 kann leitfähige Materialien wie Kupfer und/oder dergleichen aufweisen. Die UBM-Saatschicht172 kann unter Verwendung geeigneter Herstellungstechnologien wie Sputter-Deposition, CVD und dergleichen umgesetzt werden. - Die
21 veranschaulicht eine Querschnittsansicht des in20 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine zweite leitfähige Schicht auf der Oberseite der UBM-Saatschicht ausgebildet worden ist. Wie in21 gezeigt ist, können, um eine zuverlässige UBM-Struktur zu erhalten, zusätzliche leitfähige Materialien in konformer Weise auf der Oberseite der UBM-Saatschicht172 abgeschieden werden, um eine zusätzliche leitfähige Schicht174 auszubilden. Das leitfähige Material kann Kupfer sein, es kann jedoch auch irgendein anderes geeignetes leitfähiges Material sein, wie Kupferlegierungen, Aluminium, Wolfram, Silber, irgendeine Kombination dieser und/oder dergleichen. Die leitfähige Schicht174 kann unter Verwendung geeigneter Technologien, etwa mit Hilfe eines stromlosen Plattierungsprozesses ausgebildet werden. - Die
22 veranschaulicht eine Querschnittsansicht des in21 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Verbindungshöcker auf der UBM-Struktur ausgebildet worden ist. Der Verbindungshöcker176 stellt eine effektive Art und Weise zur Verfügung, um das Halbleiterbauteil mit externen Schaltkreisen (nicht dargestellt) zu verbinden. Gemäß einer Ausführungsform kann der Verbindunghöcker156 eine Lotkugel sein. Die Lotkugel176 kann aus irgendwelchen geeigneten Materialien hergestellt sein. Gemäß einer Ausführungsform kann die Lotkugel176 SAC405 aufweisen. SAC405 weist 95,5 % Sn, 4,0 % Ag sowie 0,5 % Cu auf. - Gemäß einer anderen Ausführungsform kann der Verbindungshöcker
176 ein Kupferhöcker sein. Der Kupferhöcker kann eine Höhe von ungefähr 45 µm aufweisen. Der Kupferhöcker kann unter Verwendung einer Vielfalt von Halbleiterpackungstechnologien, wie mit Hilfe von Sputter-Deposition, Elektroplattierung und/oder dergleichen ausgebildet sein. - Die
23 ist eine Querschnittsansicht des in22 gezeigten Halbleiterbauteils, nachdem ein Verdünnungsprozess auf die zweite Seite des Substrates angewendet worden ist. Entsprechend den Herstellungsprozessen für Durchkontaktierungen wird die zweite Seite (mithin die Rückseite) des Substrates102 so lange verdünnt, bis das leitfähige Material der Durchkontaktierung freigelegt ist. - Der Verdünnungsprozess kann unter Verwendung geeigneter Technologien wie Schleifen, Polieren und/oder chemischen Ätzens oder mit Hilfe einer Kombination von Ätzen und Schleifen umgesetzt werden. Gemäß einer Ausführungsform kann der Verdünnungsprozess unter Verwendung eines CMP-Prozesses umgesetzt werden. Bei dem CMP-Prozess werden eine Kombination von Ätzmaterialien und abrasiven Materialien mit der Rückseite des Substrates in Verbindung gebracht, und ein Schleifpad (nicht dargestellt) wird dazu verwendet, um die Rückseite des Substrates
102 so lange abzuschleifen, bis das leitfähige Material der Durchkontaktierung freigelegt ist. - Die
24 veranschaulicht eine Querschnittsansicht des in23 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Rückseitenkontakt auf der zweiten Seite des Substrates ausgebildet worden ist. Ein Reinigungsprozess kann angewendet werden, um irgendwelche verbleibenden Rückstände wie Kupferoxid auf der Rückseite des Substrates102 zu entfernen, und ein Rückseitenkontakt2402 kann auf der zweiten Seite des Substrates102 in elektrischem Kontakt mit dem leitfähigen Material, welches innerhalb der Durchkontaktierung angeordnet ist, ausgebildet werden. - Der Rückseitenkontakt
2402 kann eine leitfähige Schicht (nicht dargestellt) aufweisen sowie eine stromlose Nickeltauchgold (ENIC)-Schicht (nicht dargestellt). Die leitfähige Schicht kann Aluminium aufweisen und sie kann mit Hilfe eines Sputter-Depositionsprozesses ausgebildet sein. Alternativ können jedoch auch andere Materialien wie Nickel, Kupfer und/oder dergleichen verwendet werden. Darüber hinaus können auch andere Ausbildungsprozesse wie Elektroplattieren oder stromloses Plattieren alternativ verwendet werden, um die leitfähige Schicht auszubilden. Die leitfähige Schicht kann mit einer Dicke zwischen ungefähr 0,5 µm und ungefähr 3 µm ausgebildet werden. - An die Ausbildung der leitfähigen Schicht kann sich ein ENIC-Prozess anschließen, um die ENIC-Schicht auszubilden. Der ENIC-Prozess kann das Reinigen der leitfähigen Schicht, das Tauchen des Substrates
102 in eine Zinkat-Aktivierungslösung, das stromlose Plattieren von Nickel auf die leitfähige Schicht und das stromlose Plattieren von Gold auf das Nickel aufweisen. - Alternativ können sich an die Ausbildung der leitfähigen Schicht andere leitfähige Schichten, welche der ENIC-Schicht ähneln, anschließen. Beispielsweise kann die leitfähige Schicht eine Stromlos-Nickel-Stromlos-Palladium-Tauchgoldschicht (ENEPIG) sein, welche eine Nickelschicht, eine Palladiumschicht auf der Nickelschicht und eine Goldschicht auf der Palladiumschicht aufweist. Darüber hinaus kann die ENIC- oder die ENEPIG-Schicht durch andere ähnliche leitfähige Schichten ersetzt werden, etwa eine Stromlos-Nickel-Stromlos-PalladiumSchicht (ENEP) oder eine direkt getauchte Goldschicht (DIG) und/oder dergleichen.
- Eine rückseitige Passivierungsschicht
2404 kann teilweise über dem Rückseitenkontakt2402 ausgebildet sein, um den Rückseitenkontakt2402 zu versiegeln und zu schützen. Die rückseitige Passivierungsschicht2404 kann ein dielektrisches Material wie ein Oxid oder Siliziumnitrid aufweisen, obwohl auch andere geeignete Dielektrika, etwa ein Dielektrikum mit hohem k-Wert, alternativ verwendet werden können. - Die rückseitige Passivierungsschicht
2404 kann unter Verwendung eines PECVD-Prozesses ausgebildet werden, obwohl auch irgendein anderer geeigneter Prozess alternativ verwendet werden könnte. Nachdem die rückseitige Passivierungsschicht2404 auf der zweiten Seite des Substrates abgeschieden worden ist, wird ein Strukturierungsprozess auf die rückseitige Passivierungsschicht2404 angewendet, um zumindest einen Anteil des Rückseitenkontaktes2402 freizulegen. Eine geeignete Ätztechnologie kann auf die rückseitige Passivierungsschicht2404 angewendet werden, so dass der Rückseitenkontakt2402 freigelegt wird. Daraus resultiert, dass externe Bauteile (nicht dargestellt) mit dem Rückseitenkontakt2402 verbunden werden können.
Claims (10)
- Vorrichtung, die aufweist: eine dielektrische Zwischenschicht (115), die auf einer ersten Seite (101) eines Substrates (102) ausgebildet ist; eine erste Metallisierungsschicht, die über der dielektrischen Zwischenschicht (115) ausgebildet ist, wobei die erste Metallisierungsschicht eine Mehrzahl Metallleitungen (184, 186) aufweist, die in einem ersten dielektrischen Zwischenmetallmaterial (182) ausgebildet ist; und eine Durchkontaktierung (142), die in dem Substrat (102) und der dielektrischen Zwischenschicht (115) ausgebildet ist, wobei die Durchkontaktierung (142) aufweist: einen Bodenabschnitt, der aus einem leitfähigen Material ausgebildet ist, wobei der Bodenabschnitt angrenzend an eine zweite Seite (103) des Substrates (102) angeordnet ist; Seitenwandabschnitte, die aus dem leitfähigen Material ausgebildet sind, wobei erste Endabschnitte der Seitenwandabschnitte mit dem Bodenabschnitt verbunden sind, und wobei zweite Endabschnitte der Seitenwandabschnitte mit den Metallleitungen (184, 186) der ersten Metallisierungsschicht verbunden sind; und einen Mittelabschnitt, der zwischen den Seitenwandabschnitten über dem Bodenabschnitt ausgebildet ist, wobei der Mittelabschnitt aus einem dielektrischen Material ausgebildet ist, dadurch gekennzeichnet, dass der Bodenabschnitt der Durchkontaktierung (142) eine Dicke aufweist, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen (184, 186) ist.
- Vorrichtung nach
Anspruch 1 , bei der die Durchkontaktierung (142) aufweist: eine Deckschicht (122), die auf den Seitenwänden des Durchkontaktierungsgrabens ausgebildet ist; eine Sperrschicht (124), die auf der Deckschicht (122) ausgebildet ist; und eine Saatschicht (126), die auf der Sperrschicht ausgebildet ist. - Vorrichtung nach
Anspruch 1 oder2 , die weiterhin aufweist: eine erste Verbindungsstruktur (110), die über der ersten Metallisierungsschicht ausgebildet ist; und eine zweite Verbindungsstruktur (120), die über der zweiten Seite (103) des Substrates (102) ausgebildet ist, wobei die zweite Verbindungsstruktur (120) mit der Durchkontaktierung (142) verbunden ist. - Vorrichtung nach irgendeinem der vorangegangenen Ansprüche, die weiterhin zumindest eines der folgenden Merkmale aufweist: a) das leitfähige Material ist Kupfer, b) die Bodenfläche des Mittelabschnitts ist niedriger als die Oberfläche der ersten Seite (101) des Substrates (102) angeordnet; und c) der Mittelabschnitt ist aus dem ersten dielektrischen Zwischenmetallmaterial (182) ausgebildet.
- Verfahren, das aufweist: Ausbilden einer dielektrischen Zwischenschicht (115) über einer ersten Seite (101) eines Substrates (102); Ausbilden einer Öffnung (302) in der dielektrischen Zwischenschicht (115) und dem Substrat (102); Füllen der Öffnung (302) mit einem leitfähigen Material zur Ausbildung einer Durchkontaktierung, wobei ein oberer Abschnitt der Öffnung (302) frei von dem leitfähigen Material ist; und Abscheiden eines dielektrischen Materials (182) über der dielektrischen Zwischenschicht (115) und dem Substrat (102), wobei das dielektrische Material in den oberen Abschnitt der Öffnung (302) gefüllt wird, dadurch gekennzeichnet, dass Metallleitungen (912, 914, 916) einer ersten Metallisierungsschicht bei demselben elektrochemischen Elektroplattierungsprozess wie die Durchkontaktierung ausgebildet werden, wozu das leitfähige Material mit Hilfe eines elektrochemischen Elektroplattierungsprozesses auf der dielektrischen Zwischenschicht (115) abgeschieden sowie in die Öffnung (302) gefüllt wird, wobei der elektrochemische Elektroplattierungsprozess so gesteuert wird, dass in der Öffnung (302) ein Bodenabschnitt aus dem leitfähigen Material und Seitenwandabschnitte aus dem leitfähigen Material ausgebildet werden und der Bodenabschnitt eine Dicke aufweist, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen (184, 186) ist.
- Verfahren nach
Anspruch 5 , das weiterhin zumindest eine der folgenden Gruppen von Schritten aufweist: a) Ausbilden einer Deckschicht (122) auf den Seitenwänden und dem Boden der Öffnung (302); Ausbilden einer Sperrschicht (124) über der Deckschicht (122); Ausbilden einer Saatschicht (126) über der Sperrschicht (124); Abscheiden einer Fotolackschicht (702) über der Saatschicht (126); Strukturieren der Fotolackschicht (702); und Anwenden eines Plattierungsprozesses auf die Saatschicht (126); und b) Ausbilden einer ersten seitlichen Verbindungsstruktur über der ersten Seite ( 101) des Substrates (102); und Anwenden eines Verdünnungsprozesses auf eine zweite Seite (103) des Substrates (102), bis das in die Öffnung (302) gefüllte leitfähige Material von der zweiten Seite (103) des Substrates (102) her freigelegt ist. - Verfahren nach
Anspruch 5 oder6 , das weiterhin zumindest eines der folgenden Merkmale aufweist: a) das leitfähige Material ist Kupfer; b) das dielektrische Material ist ein lichtempfindliches Material; und c) die Bodenfläche des oberen Abschnitts der Öffnung (302) ist niedriger als die erste Seite (101) des Substrates angeordnet. - Verfahren, das aufweist: Ausbilden einer dielektrischen Zwischenschicht (115) über einer ersten Seite (101) eines Substrates (102); Ausbilden einer Öffnung (302) in dem Substrat (102) von einer ersten Seite (101) des Substrates (102); Abscheiden einer Deckschicht (122) auf Seitenwänden sowie einem Boden der Öffnung (302); Abscheiden einer Sperrschicht (124) über der Deckschicht (122); Abscheiden einer Saatschicht (126) über der Sperrschicht (124); Ausbilden einer Fotolackschicht (702) über der Saatschicht (126); Strukturieren der Fotolackschicht (702), und dabei: Entfernen der Fotolackschicht (702) in der Öffnung (302); und Entfernen von Abschnitten der Fotolackschicht (702) auf der Oberfläche der Saatschicht (126) um Verbindungsgräben (802) in der Fotolackschicht auszubilden; Füllen der Öffnung (302) mit einem leitfähigen Material unter Verwendung eines elektrochemischen Plattierungsprozesses zur Ausbildung einer Durchkontaktierung, wobei ein oberer Abschnitt der Öffnung frei von dem leitfähigen Material ist; Füllen der Verbindungsgräben (802) zu ersten Metallleitungen (912) mit dem leitfähigen Material unter Verwendung des elektrochemischen Plattierungsprozesses; und Abscheiden eines dielektrischen Materials (182) über der Öffnung (302) und den Verbindungsgräben (802), wobei der obere Abschnitt der Öffnung (302) mit dem dielektrischen Material (182) gefüllt wird, dadurch gekennzeichnet, dass Metallleitungen (912, 914, 916) einer ersten Metallisierungsschicht bei demselben elektrochemischen Elektroplattierungsprozess wie die Durchkontaktierung ausgebildet werden, wozu das leitfähige Material mit Hilfe des elektrochemischen Elektroplattierungsprozesses auf der dielektrischen Zwischenschicht (115) abgeschieden sowie in die Öffnung (302) gefüllt wird, wobei der elektrochemische Elektroplattierungsprozess so gesteuert wird, dass in der Öffnung (302) ein Bodenabschnitt aus dem leitfähigen Material und Seitenwandabschnitte aus dem leitfähigen Material ausgebildet werden und der Bodenabschnitt eine Dicke aufweist, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen (184, 186) ist.
- Verfahren nach
Anspruch 8 , das weiterhin aufweist: Schleifen einer zweiten Seite (103) des Substrates (102), bis das leitfähige Material der Öffnung (302) freigelegt ist. - Verfahren nach
Anspruch 8 oder9 , bei dem der elektrochemische Plattierungsprozess derart gesteuert ist, dass das leitfähige Material auf den Seitenwänden und dem Bodenabschnitt der Öffnung (302) abgeschieden wird, und wobei die Oberfläche (902) des Bodenabschnitts niedriger als die Oberfläche (904) der ersten Seite (101) des Substrates (102) angeordnet ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/619,233 US9112007B2 (en) | 2012-09-14 | 2012-09-14 | Through via structure and method |
US13/619,233 | 2012-09-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102013103206A1 DE102013103206A1 (de) | 2014-03-20 |
DE102013103206B4 true DE102013103206B4 (de) | 2020-06-18 |
Family
ID=50181856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102013103206.0A Active DE102013103206B4 (de) | 2012-09-14 | 2013-03-28 | Durchkontaktierungsstruktur sowie Verfahren |
Country Status (3)
Country | Link |
---|---|
US (4) | US9112007B2 (de) |
CN (1) | CN103681549B (de) |
DE (1) | DE102013103206B4 (de) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9093506B2 (en) * | 2012-05-08 | 2015-07-28 | Skyworks Solutions, Inc. | Process for fabricating gallium arsenide devices with copper contact layer |
US9112007B2 (en) | 2012-09-14 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through via structure and method |
WO2014071813A1 (zh) | 2012-11-08 | 2014-05-15 | 南通富士通微电子股份有限公司 | 半导体器件的封装件和封装方法 |
CN102915986B (zh) | 2012-11-08 | 2015-04-01 | 南通富士通微电子股份有限公司 | 芯片封装结构 |
WO2014071815A1 (zh) * | 2012-11-08 | 2014-05-15 | 南通富士通微电子股份有限公司 | 半导体器件及其形成方法 |
US9177914B2 (en) * | 2012-11-15 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal pad structure over TSV to reduce shorting of upper metal layer |
US9123789B2 (en) | 2013-01-23 | 2015-09-01 | United Microelectronics Corp. | Chip with through silicon via electrode and method of forming the same |
CN105684140B (zh) * | 2013-06-29 | 2019-11-05 | 英特尔公司 | 包括与过孔结合的精细间距背面金属再分布线的互连结构 |
US9252110B2 (en) * | 2014-01-17 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of forming same |
US9659840B2 (en) * | 2014-02-21 | 2017-05-23 | Globalfoundries Inc. | Process flow for a combined CA and TSV oxide deposition |
US10056462B2 (en) * | 2014-08-13 | 2018-08-21 | Taiwan Semiconductor Manufacturing Company Ltd. | Metal gate structure and manufacturing method thereof |
US9881884B2 (en) | 2015-08-14 | 2018-01-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and method for forming the same |
US9761509B2 (en) * | 2015-12-29 | 2017-09-12 | United Microelectronics Corp. | Semiconductor device with throgh-substrate via and method for fabrication the semiconductor device |
US10504821B2 (en) * | 2016-01-29 | 2019-12-10 | United Microelectronics Corp. | Through-silicon via structure |
US10522532B2 (en) * | 2016-05-27 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Through via extending through a group III-V layer |
US10128182B2 (en) * | 2016-09-14 | 2018-11-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package structure and manufacturing method thereof |
CN106601624B (zh) * | 2016-12-02 | 2019-04-09 | 厦门市三安集成电路有限公司 | 一种化合物半导体的金属连线方法及结构 |
US10818627B2 (en) * | 2017-08-29 | 2020-10-27 | Advanced Semiconductor Engineering, Inc. | Electronic component including a conductive pillar and method of manufacturing the same |
US10741477B2 (en) * | 2018-03-23 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and methods of forming the same |
US11404310B2 (en) * | 2018-05-01 | 2022-08-02 | Hutchinson Technology Incorporated | Gold plating on metal layer for backside connection access |
JP7261545B2 (ja) * | 2018-07-03 | 2023-04-20 | 新光電気工業株式会社 | 配線基板、半導体パッケージ及び配線基板の製造方法 |
KR102493464B1 (ko) * | 2018-07-19 | 2023-01-30 | 삼성전자 주식회사 | 집적회로 장치 및 이의 제조 방법 |
US11600590B2 (en) * | 2019-03-22 | 2023-03-07 | Advanced Semiconductor Engineering, Inc. | Semiconductor device and semiconductor package |
US11096271B1 (en) * | 2020-04-09 | 2021-08-17 | Raytheon Company | Double-sided, high-density network fabrication |
US11621209B2 (en) * | 2021-08-17 | 2023-04-04 | Qualcomm Incorporated | Semiconductor device thermal bump |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110200937A1 (en) | 2008-10-20 | 2011-08-18 | Sumitomo Bakelite Co., Ltd. | Positive photosensitive resin composition for spray coating and method for producing through electrode using the same |
US20110316168A1 (en) | 2010-06-28 | 2011-12-29 | Moon Kwang-Jin | Semiconductor Device and Method of Fabricating the Same |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6057038A (en) * | 1996-08-02 | 2000-05-02 | Sharp Kabushiki Kaisha | Substrate for use in display element, method of manufacturing the same, and apparatus for manufacturing the same |
US6016011A (en) * | 1999-04-27 | 2000-01-18 | Hewlett-Packard Company | Method and apparatus for a dual-inlaid damascene contact to sensor |
US6774039B1 (en) * | 2002-08-08 | 2004-08-10 | Novellus Systems, Inc. | Process scheme for improving electroplating performance in integrated circuit manufacture |
US6645851B1 (en) * | 2002-09-17 | 2003-11-11 | Taiwan Semiconductor Manufacturing Company | Method of forming planarized coatings on contact hole patterns of various duty ratios |
JP4093186B2 (ja) * | 2004-01-27 | 2008-06-04 | カシオ計算機株式会社 | 半導体装置の製造方法 |
US7215032B2 (en) * | 2005-06-14 | 2007-05-08 | Cubic Wafer, Inc. | Triaxial through-chip connection |
US7833895B2 (en) * | 2008-05-12 | 2010-11-16 | Texas Instruments Incorporated | TSVS having chemically exposed TSV tips for integrated circuit devices |
US9112007B2 (en) | 2012-09-14 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through via structure and method |
-
2012
- 2012-09-14 US US13/619,233 patent/US9112007B2/en not_active Expired - Fee Related
- 2012-12-13 CN CN201210539996.4A patent/CN103681549B/zh active Active
-
2013
- 2013-03-28 DE DE102013103206.0A patent/DE102013103206B4/de active Active
-
2015
- 2015-08-17 US US14/828,110 patent/US9831177B2/en active Active
-
2017
- 2017-11-02 US US15/801,681 patent/US10714423B2/en active Active
-
2020
- 2020-07-13 US US16/927,249 patent/US11756883B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110200937A1 (en) | 2008-10-20 | 2011-08-18 | Sumitomo Bakelite Co., Ltd. | Positive photosensitive resin composition for spray coating and method for producing through electrode using the same |
US20110316168A1 (en) | 2010-06-28 | 2011-12-29 | Moon Kwang-Jin | Semiconductor Device and Method of Fabricating the Same |
Also Published As
Publication number | Publication date |
---|---|
US11756883B2 (en) | 2023-09-12 |
US10714423B2 (en) | 2020-07-14 |
CN103681549A (zh) | 2014-03-26 |
CN103681549B (zh) | 2017-03-01 |
US20180145022A1 (en) | 2018-05-24 |
DE102013103206A1 (de) | 2014-03-20 |
US9112007B2 (en) | 2015-08-18 |
US20140077374A1 (en) | 2014-03-20 |
US20150357263A1 (en) | 2015-12-10 |
US9831177B2 (en) | 2017-11-28 |
US20200343176A1 (en) | 2020-10-29 |
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