DE102015114902B4 - Dreidimensionale integrierte Schaltungsstruktur und Verfahren zu deren Herstellung - Google Patents

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    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13147—Copper [Cu] as principal constituent
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Abstract

Dreidimensionale integrierte Schaltungsstruktur (310a, 310b, 310c, 310d, 310e), umfassend:
ein erstes Die (100a), das an ein zweites Die (200a) mit einer ersten dielektrischen Schicht (160a) des ersten Dies und einer zweiten dielektrischen Schicht (260a) des zweiten Dies gebondet ist, wobei eine erste Passivierungsschicht (130) zwischen der ersten dielektrischen Schicht (160a) und einer ersten Trägerschicht (102) des ersten Dies liegt und
ein erstes Testpad (134a) in der ersten Passivierungsschicht (130) eingebettet ist, wobei die erste dielektrische Schicht (160a) auf dem ersten Testpad (134a) und auf der ersten Passivierungsschicht (130) angeordnet ist;
eine Trägerschichtdurchkontaktierung (311), die durch das erste Die (100a) dringt und elektrisch mit dem zweiten Die (200a) verbunden ist;
ein Verbindungselement (326), das elektrisch mit dem ersten Die und dem zweiten Die durch die Trägerschichtdurchkontaktierung verbunden ist; und
Umverteilungsleitungen (134b), die in der ersten Passivierungsschicht (130) eingebettet sind.

Description

  • HINTERGRUND
  • In den letzten Jahren hat die Halbleiterindustrie aufgrund anhaltender Verbesserungen in der Integrationsdichte verschiedener elektronischer Komponenten, z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw., ein rasches Wachstum erfahren. Eine solche Verbesserung in der Integrationsdichte wird vorwiegend fortlaufenden Verringerungen in den minimalen Merkmalgrößen zugeschrieben, so dass mehr Komponenten in einer bestimmten Fläche integriert werden können.
  • Diese kleineren elektronischen Komponenten erfordern auch kleinere Packages, die weniger Fläche als frühere Packages einnehmen. Beispielhafte Arten von Packages für Halbleiter enthalten Quad Flat Pack (PFP), Pin Grid Array (PGA; Kontaktstift-Rasterfeld), Ball Grid Array (BGA; Kugelgitteranordnung), Flip-Chips (FC), dreidimensionale integrierte Schaltungen (3DICs), Wafer Level Packages (WLPs) und Package-on-Package (PoP) Vorrichtungen. Einige 3DICs werden durch Anordnung von Chips über Chips auf einem Halbleiterwafer-Level hergestellt. 3DICs bieten aufgrund der verringerten Länge von Zwischenverbindungen zwischen den gestapelten Chips eine verbesserte Integrationsdichte und andere Vorteile, wie höhere Geschwindigkeiten und höhere Bandbreite. Es gibt jedoch einige Aufgaben, die für die Technologie von 3DICs gelöst werden müssen.
  • Aus der US 8 563 403 B1 ist eine Vorrichtung bekannt, die gestapelte Wafer umfasst, die über jeweilige Passivierungsschichten miteinander verbunden sind. Aus der US 2014 / 0 063 887 A1 ist eine Vorrichtung mit gestapelten Dies bekannt, wobei Testpads auf den Dies gebildet sind und die Testpads über eine Prüfsonde auf einer oberen Metallschicht kontaktiert werden können. Aus der US 2013 / 0 285 056 A1 und aus der US 2015 / 0 123 284 A1 ist es bekannt, einen Wafertest bzw. einen Chiptest durchzuführen, bevor eine Bondierung erfolgt. Aus der US 2012 / 0 193 785 A1 ist eine Vorrichtung mit gestapelten Chips bekannt, bei der einzelne Chips über eine jeweilige dielektrische Schicht miteinander gebondet sind.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung betrifft eine dreidimensionale integrierte Schaltungsstruktur (3DIC) gemäß dem Anspruch 1 und ein Herstellungsverfahren einer dreidimensionalen integrierten Schaltungsstruktur (3DIC) gemäß dem Anspruch 10. Bevorzugte Ausführungsformen der Erfindung werden in den abhängigen Ansprüchen angegeben.
  • Figurenliste
    • 1A bis 1K sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer dreidimensionalen integrierten Schaltungsstruktur (3DIC) gemäß ersten nicht anspruchsgemäßen Ausführungsbeispielen zeigen.
    • 2A bis 2G sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer 3DIC-Struktur gemäß zweiten nicht anspruchsgemäßen Ausführungsbeispielen zeigen.
    • 3A bis 3G sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer 3DIC-Struktur gemäß dritten Ausführungsformen der Erfindung zeigen.
    • 4A bis 4f sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer dreidimensionalen integrierten Schaltungsstruktur gemäß vierten Ausführungsformen der Erfindung zeigen.
    • 5A bis 5G sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer 3DIC-Struktur gemäß nicht anspruchsgemäßen Ausführungsbeispielen zeigen.
    • 6 ist ein Flussdiagramm, das ein Herstellungsverfahren einer 3DIC-Struktur gemäß einigen nicht anspruchsgemäßen Ausführungsbeispielen zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale des vorgesehenen Gegenstandes vor. Spezielle Beispiele für Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich nur Beispiele. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, sodass das erste und zweite Merkmal nicht in direktem Kontakt sein können. Überdies kann die vorliegende Offenbarung in den unterschiedlichen Beispielen Bezugsnummern und/oder -buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und setzt an sich keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „über“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmale(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • 1A bis 1K sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer dreidimensionalen integrierten Schaltungsstruktur (3DIC) gemäß ersten Ausführungsbeispielen zeigen. 6 ist ein Flussdiagramm, das ein Herstellungsverfahren einer 3DIC-Struktur gemäß einigen Ausführungsbeispielen zeigt.
  • Unter Bezugnahme auf 1A ist ein erster Halbleiterwafer 100 bereitgestellt. Der erste Halbleiterwafer 100 enthält eine erste Trägerschicht 102, die aus Silizium oder anderen Halbleitermaterialien bestehen kann. Alternativ oder zusätzlich kann die erste Trägerschicht 102 andere elementare Halbleitermaterialien, wie Germanium, enthalten. In einigen Ausführungsformen besteht die erste Trägerschicht 102 aus einem Verbindungshalbleiter, wie Siliziumcarbid, Galliumarsenid, Indiumarsenid oder Indiumphosphid. In einigen Ausführungsformen besteht die erste Trägerschicht 102 aus einem Legierungshalbleiter wie Siliziumgermanium, Siliziumgermaniumphosphid. In einigen Ausführungsformen enthält die erste Trägerschicht 102 eine Epitaxialschicht. Die erste Trägerschicht 102 hat zum Beispiel eine Epitaxialschicht, die über einem Bulk-Halbleiter liegt.
  • Unter Bezugnahme auf 1A werden in einigen Ausführungsformen in einem Front-End-of-Line (FEOL) Prozess erste Vorrichtungsregionen 104 im ersten Halbleiterwafer 100 gebildet. Eine der ersten Vorrichtungsregionen 104 enthält eine Gate-Struktur 108, Source/Drain-Regionen 112 und Isolationsstrukturen 114, wie Shallow Trench Isolation (STI; Grabenisolation) Strukturen. Die Gate-Struktur 108 enthält eine dielektrische Gate-Schicht 109, eine Gate-Elektrode 110 und möglicherweise Abstandhalter (nicht dargestellt). Die dielektrische Gate-Schicht 109 besteht zum Beispiel aus Siliziumoxid, einem Material hoher Dielektrizitätszahl (high-k) oder einer Kombination davon. In einigen Ausführungsformen hat das Material hoher Dielektrizitätszahl eine Dielektrizitätszahl von mehr als etwa 4 oder sogar mehr als etwa 10. In einigen Ausführungsformen enthält das Material hoher Dielektrizitätszahl Metalloxid, wie Titantoxid (TiO2), Zirkoniumoxid (ZrO2) Hafniumoxid (HfO2), Tantaloxid (Ta2O5) und Barium- und Strontriumtitanoxid ((Ba,Sr)TiO3) oder eine Kombination davon. In einigen Ausführungsformen ist die Gate-Elektrode 110 ein Metall-Gate, das Metall, eine Metalllegierung, Metallsilizid oder eine Kombination davon enthält. In alternativen Ausführungsformen ist die Gate-Elektrode 110 ein Polysilizium-Gate. Die Source/Drain-Regionen 112 enthalten Epitaxialschichten (z.B. SiGe oder SiC) und/oder dotierte Regionen. Die Vorrichtungsregionen 104, die in 1A dargestellt sind, sind nur Beispiele und es können andere Strukturen in den ersten Vorrichtungsregionen 104 gebildet werden.
  • Die ersten Vorrichtungsregionen 104 können verschiedene N-Typ Metalloxidhalbleiter-(NMOS) und/oder P-Typ Metalloxidhalbleiter- (PMOS) Vorrichtungen bilden, wie Transistoren oder Speicher und dergleichen, die zur Ausführung einer oder mehrerer Funktion(en) miteinander verbunden sind. Andere Vorrichtungen, wie Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und dergleichen, können ebenso auf der ersten Trägerschicht 102 gebildet sein.
  • Unter Bezugnahme auf 1A ist eine dielektrische Schicht 106 neben und über den ersten Vorrichtungsregionen 104 gebildet. Die dielektrische Schicht 106 enthält Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein Material niedriger Dielektrizitätszahl (low-k) mit einer Dielektrizitätszahl von zum Beispiel weniger als 4. In einigen Ausführungsformen besteht die dielektrische Schicht 106 aus Siliziumoxid. Ein Verfahren zum Bilden der dielektrischen Schicht 106 enthält zum Beispiel einen chemischen Dampfphasenabscheidungs- (CVD), physikalischen Dampfphasenabscheidungs- (PVD) Prozess und/oder dergleichen.
  • Eine erste Zwischenverbindung 120 ist über den ersten Vorrichtungsregionen 104 gebildet, um mit den ersten Vorrichtungsregionen 104 elektrisch verbunden zu werden. In einigen Ausführungsformen enthält die erste Zwischenverbindung 120 Kontaktstecker 122 und Leiter 124 in oder auf der dielektrischen Schicht 106.
  • Die Leiter 124 sind in einer ersten Isolationsschicht 126 eingebettet. Die Kontaktstecker 122 und die Leiter 124 enthalten zum Beispiel Kupfer, Kupferlegierungen, Nickel, Aluminium, Wolfram, eine Kombination davon oder dergleichen. In einigen Ausführungsformen bestehen die Kontaktstecker 122 aus Wolfram und die Leiter 124 bestehen aus Kupfer. In einigen Ausführungsformen umfasst ein Bilden der Kontaktstecker 122 und der Leiter 124 ein Strukturieren der dielektrischen Schicht, Bilden von Steckern und einer Metallschicht in oder auf der dielektrischen Schicht 106. In alternativen Ausführungsformen können die Kontaktstecker 122 und die Leiter 124 zum Beispiel durch einen Dual-Damascene-Prozess gebildet werden.
  • In einigen Ausführungsformen kann eine Sperrschicht (nicht dargestellt) zwischen den Kontaktsteckern 122 und der dielektrischen Schicht 106 oder zwischen den Leitern 124 und der ersten Isolationsschicht 126 gebildet sein um zu verhindern, dass das Material der Kontaktstecker 122 oder der Leiter 124 zu den ersten Vorrichtungsregionen 104 wandert. Ein Material der Sperrschicht enthält zum Beispiel Tantal, Tantalnitrid, Titan, Titannitrid, Kobalt-Wolfram (CoW) oder eine Kombination davon. Ein Verfahren zur Bildung der Sperrschicht enthält zum Beispiel CVD, PVD und/oder dergleichen.
  • Die erste Isolationsschicht 126 enthält ein Material mit niedriger Dielektrizitätszahl (low-k), ein Nitrid, wie Siliziumnitrid, ein Oxid wie Siliziumoxid, undotiertes Silikatglas (USG), Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder eine Kombination davon. In einigen Ausführungsformen hat das Material mit niedriger Dielektrizitätszahl eine Dielektrizitätszahl von weniger als etwa 4 oder sogar weniger als etwa 3. In einigen Ausführungsformen enthält das Material mit niedriger Dielektrizitätszahl ein Material auf Polymerbasis, wie Benzocyclobuten (BSC), FLARE® oder SILK®; oder ein Material auf Siliziumdoxidbasis, wie Wasserstoff-Silsesquioxan (HSQ) oder SiOF. In einigen Ausführungsformen enthalten eine oder mehrere der ersten Isolationsschicht 126 mehrere dielektrische Materialien. Jede der ersten Isolationsschicht 126 wird durch einen geeigneten Prozess wie Rotationsbeschichten, CVD und/oder dergleichen gebildet.
  • Die dargestellte erste Zwischenverbindung 120 dient nur der Veranschaulichung. Die erste Zwischenverbindung 120 kann andere Gestaltungen enthalten und kann einen oder mehrere Leiter und Durchgangskontaktierungsschichten enthalten. Unter Bezugnahme auf 1A beziehen sich die Leiter 124 auf die oberen Leiter, die mit Testpads verbunden werden können, die in den folgenden Schritten gebildet werden.
  • In der Folge wird eine erste Passivierungsschicht 130 über der ersten Isolationsschicht 126 und den Leitern 124 gebildet. In einigen Ausführungsformen enthält die erste Passivierungsschicht 130 Siliziumoxid, Siliziumnitrid, Benzocyclobuten- (BCB) Polymer, Polyimid (PI), Polybenzoxazol (PBO) oder eine Kombination davon und wird durch einen geeigneten Prozess wie Rotationsbeschichten, CVD oder dergleichen gebildet. In einigen Ausführungsformen liegt eine Dicke der ersten Passivierungsschicht 130 in einem Bereich von 600 nm bis 1000 nm. Die erste Passivierungsschicht 130 weist Öffnungen 132 auf. In einigen Ausführungsformen werden die Öffnung 132 durch Ausführen eines Fotolithografieprozesses und eines Ätzprozesses gebildet. Der Ätzprozess ist ein Trockenätzprozess, wie ein reaktiver Ionenätzprozess oder dergleichen.
  • In einigen Ausführungsformen wird vor der Bildung der ersten Passivierungsschicht 130 optional eine Deckschicht 128 über der ersten Isolationsschicht 126 und den Leitern 124 gebildet. In einigen Ausführungsformen kann sich das Material der Deckschicht 128 von dem Material der ersten Passivierungsschicht 130 unterscheiden. In alternativen Ausführungsformen kann das Material der Deckschicht 128 dasselbe sein wie das Material der ersten Passivierungsschicht 130. Die Deckschicht 128 besteht zum Beispiel aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen. In einigen Ausführungsformen besteht die erste Passivierungsschicht 130 aus Siliziumoxid und die Deckschicht 128 besteht aus Siliziumnitrid. Während der Durchführung des Ätzprozesses zur Bildung der Öffnungen 132 werden auch Teile der Deckschicht 128 über den Leitern 124 entfernt, um den Teil der oberen Oberflächen der Leiter 124 freizulegen.
  • Unter Bezugnahme auf 1A wird eine erste leitende Materialschicht 134 über der ersten Passivierungsschicht 130 und den Leitern 124 gebildet. Die erste leitende Materialschicht 134 kann eine Metallmaterialschicht sein. Die Öffnungen 132 sind nicht vollständig mit der ersten leitenden Materialschicht 134 gefüllt. In einigen Ausführungsformen ist die erste leitende Materialschicht 134 gleichförmig über der ersten Passivierungsschicht 130 und den Leitern 124 gebildet und Vertiefungen 132a sind über den Leitern 124 in den Öffnungen 132 gebildet. In einigen Ausführungsformen liegt eine Dicke der ersten leitenden Materialschicht 134 im Bereich von 200 nm bis 600 nm. Ein Material der ersten leitenden Materialschicht 134 unterscheidet sich vom Material der Leiter 124. In einigen Ausführungsformen ist das Material der ersten leitenden Materialschicht 134 weicher als das Material der ersten Zwischenverbindung 120. Die erste leitende Materialschicht 134 enthält zum Beispiel Aluminium, Kupfer, Nickel, Gold, Silber, Wolfram, eine Kombination der vorangehenden oder dergleichen. In einigen Ausführungsformen besteht die erste Zwischenverbindung 120 aus Kupfer oder Kupferlegierungen und die erste leitende Materialschicht 134 besteht aus Aluminium. Ein Verfahren zur Bildung der ersten leitenden Materialschicht 134 enthält zum Beispiel einen elektrochemischen Plattierungsprozess, CVD, PECVD, Atomlagenabscheidung (ALD), PVD, eine Kombination der vorangehenden oder dergleichen.
  • Unter Bezugnahme auf 1B werden Masken 140 gebildet, die über einer oberen Oberfläche der ersten leitenden Materialschicht 134 in den Vertiefungen 132a liegen. In einigen Ausführungsformen ist eine obere Oberfläche der Masken 140 in den Vertiefungen 132a niedriger als eine obere Oberfläche der ersten Passivierungsschicht 130. Ein Material der Masken 140 unterscheidet sich von dem Material der ersten leitenden Materialschicht 134. Die Masken 140 können zum Beispiel aus einem fließfähigen Material gebildet sein. In einigen Ausführungsformen können die Masken 140 ein Fotolack, Spin-on-Glass (SOG) oder dergleichen sein. In einigen Ausführungsformen enthält ein Verfahren zum Bilden der Masken 140 zum Beispiel Rotationsbeschichten, Abscheiden oder dergleichen. Zum Beispiel wird ein Maskenmaterial (nicht dargestellt) zuerst durch ein Rotationsbeschichtungsverfahren auf die Oberfläche der ersten leitenden Materialschicht 134 aufgetragen. Dann kann das Maskenmaterial auf der Oberfläche der ersten leitenden Materialschicht 134, außer in den Vertiefungen 132a, zum Beispiel durch Zurückätzen entfernt werden. Danach wird das Maskenmaterial, das in den Vertiefungen 132a verbleibt, als die Masken 140 gebildet und eine obere Oberfläche der Masken 140 in den Vertiefungen 132a ist niedriger als eine obere Oberfläche der ersten Passivierungsschicht 130.
  • Unter Bezugnahme auf 1B und 1C, mit den Masken 140 als Ätzmaske, wird ein Ätzprozess (z.B. ein Trockenätzen) an der ersten leitenden Materialschicht 134 durchgeführt. Die erste leitende Materialschicht 134 auf der ersten Passivierungsschicht 130 wird entfernt. Gleichzeitig werden auch Teile der ersten leitenden Materialschicht 134 in den Öffnungen 132, die nicht von den Masken 140 bedeckt sind, entfernt. Dann werden erste Testpads 134a in den Öffnungen 132 gebildet und eine obere Oberfläche der ersten Testpads 134a nahe den Seitenwänden der Öffnungen 132 ist niedriger als die obere Oberfläche der ersten Passivierungsschicht 130. Mit anderen Worten, die ersten Testpads 134a haben eine U-Form und die obere Oberfläche der ersten Testpads 134a und die obere Oberfläche der ersten Passivierungsschicht 130 bilden eine Stufe. In diesen Ausführungsformen bezieht sich eine Kombination der ersten Testpads 134a und der ersten Zwischenverbindung 120 auf eine erste Metallisierungsstruktur 136. Danach werden die Masken 140 zum Beispiel durch Trockenätzen, Nassätzen oder eine Kombination davon entfernt.
  • Unter Bezugnahme auf 1D und 6, Schritt S10, wird ein Die-Leistungstest an der ersten Metallisierungsstruktur 136 des ersten Halbleiterwafers 100 zur Identifizierung oder Auswahl von Known Good Dies (KGDs; erwiesenermaßen fehlerfreie Chips) durchgeführt. In einigen Ausführungsformen wird der Die-Leistungstest unter Verwendung einer Die-Leistungssonde 150 durchgeführt. Die Die-Leistungssonde 150 wird in die ersten Testpads 134a der ersten Metallisierungsstruktur 136 eingeführt und eine Sondenmarke 152 wird im oberen Teil der ersten Testpads 134a nach dem Die-Leistungstest gebildet. Eine Tiefe der Sondenmarke 152 liegt zum Beispiel im Bereich von 200 nm bis 600 nm.
  • Unter Bezugnahme auf 1E und 1F und 6, Schritt S12, wird eine erste dielektrische Materialschicht 160 über der ersten Passivierungsschicht 130 und den ersten Testpads 134a des ersten Halbleiterwafers 100 gebildet. Die erste dielektrische Materialschicht 160 enthält zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder eine Kombination davon. Ein Verfahren zum Bilden der ersten dielektrischen Schicht 160 enthält zum Beispiel CVD, PVCVD oder dergleichen. Danach wird ein Planarisierungsprozess an der ersten dielektrischen Materialschicht 160 durchgeführt, um eine erste dielektrische Schicht 160a zu bilden. In einigen Ausführungsformen kann der Planarisierungsprozess ein chemisch-mechanischer Polier- (CMP) Prozess sein, so dass die erste dielektrische Schicht 160a eine ebene Oberfläche hat.
  • Unter Bezugnahme auf 1G wird nach der Durchführung des Die-Leistungstests und Bildung der ersten dielektrischen Materialschicht 160 ein Trennungs- oder Vereinzelungsprozess an dem ersten Halbleiterwafer 100 durchgeführt, um die ersten Dies 100a voneinander zu trennen. Der Schneidprozess, der zum Trennen des ersten Dies 100a verwendet wird, beinhaltet typischerweise ein Trennen des ersten Halbleiterwafers 100 mit einer Drehklinge oder einem Laserstrahl (nicht dargestellt) entlang der Schnittlinienregionen. Mit anderen Worten, der Trennungs- oder Vereinzelungsprozess ist zum Beispiel ein Laserschneidprozess oder ein mechanischer Schneidprozess.
  • Unter Bezugnahme auf 1G ist ein zweiter Halbleiterwafer 200 bereitgestellt. Eine Struktur des zweiten Halbleiterwafers 200 kann ähnlich oder anders sein als eine Struktur des ersten Halbleiterwafers 100. In einigen Ausführungsformen ist der zweite Halbleiterwafer 200 bereitgestellt, der ähnlich dem ersten Halbleiterwafer 100 ist. Der Halbleiterwafer 200 enthält eine zweite Trägerschicht 202 und Vorrichtungsregionen 204. Das Material der zweiten Trägerschicht 202 ist ähnlich jenem der ersten Trägerschicht 102. Ähnlich wie die ersten Vorrichtungsregionen 104 können die zweiten Vorrichtungsregionen 204 eine Gate-Struktur 208, Source/Drain-Regionen 212 und Isolationsstrukturen 214 enthalten. Ähnlich der Gate-Struktur 108 enthält die Gate-Struktur 208 eine dielektrische Gate-Schicht 209, eine Gate-Elektrode 210 und mögliche Abstandhalter (nicht dargestellt). Ähnlich dem ersten Halbleiterwafer 100 enthält der zweite Halbleiterwafer 200 ferner eine zweite Metallisierungsstruktur 236, eine Deckschicht 229, eine zweite Passivierungsschicht 230, zweite Testpads 234a und eine zweite dielektrische Schicht 260a. Die zweite Metallisierungsstruktur 236 enthält die zweiten Testpads 234a und eine zweite Zwischenverbindung 220. Die zweite Zwischenverbindung 220 enthält, ähnlich wie die erste Zwischenverbindung 120, Kontaktstecker 222, die in einem dielektrischen Schichtmaterial 206 eingebettet sind, und Leiter 224, die in einer zweiten Isolationsmaterialschicht 226 eingebettet sind.
  • In alternativen Ausführungsformen unterscheidet sich der zweite Halbleiterwafer 200 vom ersten Halbleiterwafer 100. Zum Beispiel kann der zweite Halbleiterwafer 200 gemäß einem der Herstellungsverfahren für den Halbleiterwafer in den folgenden Ausführungsformen hergestellt werden.
  • Unter Bezugnahme auf 1G und 6, Schritt S10 bis Schritt 12, kann der Die-Leistungstest auch an dem zweiten Halbleiterwafer 200 ausgeführt werden, bevor eine zweite dielektrische Schicht 260a auf dem zweiten Halbleiterwafer 200 gebildet wird. In diesem Fall wird ein erstes Die 100a, das ein KGD ist, das aus dem ersten Halbleiterwafer 100 ausgewählt ist, an ein zweites Die 200a gebunden bzw. gebondet, das ein KGD des zweiten Halbleiterwafers 200 ist. Daher kann eine Ausbeute verbessert werden.
  • In alternativen Ausführungsformen kann der zweite Halbleiterwafer 200 auch ein Träger, eine Trägerschicht, ein Die oder jede physische Struktur sein, die zum Laden oder Binden mit den KGDs geeignet ist, die aus dem ersten Halbleiterwafer 100 gewählt werden.
  • Unter Bezugnahme auf 1G und 6, Schritt S14, wird in einigen Ausführungsformen das erste Die 100a aus dem ersten Halbleiterwafer 100 gewählt und genommen. Das erste Die 100a und das zweite Die 200a des zweiten Halbleiterwafers 200 werden Seite an Seite bzw. Fläche an Fläche durch Schmelzbindung aneinander gebunden. Das erste Die 100a und das zweite Die 200a werden an der oberen Oberfläche der ersten dielektrischen Schicht 160a und der oberen Oberfläche der zweiten dielektrischen Schicht 260a gebunden. In einigen Ausführungsformen wird das erste Die 100a an das zweite Die 200a eines zweiten Halbleiterwafers 200 zum Beispiel durch direkte Oberflächenbindungsprozesse gebunden. Ein direkter Oberflächenbindungsprozess erzeugt eine Oxid-Oxid-Bindung durch einen Reinigungs- und/oder Oberflächenaktivierungsprozess, gefolgt von einer Anwendung von Druck, Wärme und/oder anderen Bindungsprozessschritten an den verbundenen Oberflächen. In einigen Ausführungsformen werden die gebundenen Dies oder das gebundene Die/Wafer-Element gebacken, geglüht, gepresst oder auf andere Weise behandelt, um die Bindung zu stärken oder fertigzustellen.
  • Unter Bezugnahme auf 1H wird eine Einkapselung 304 neben dem ersten Die 100a gebildet. Insbesondere wird die Einkapselung 304 um das erste Die 100a gebildet und liegt über der oberen Oberfläche des zweiten Halbleiters 200. Die Einkapselung 304 ist eine Vergussmasse, eine Unterfüllungsmasse, ein Harz (wie Epoxid) und/oder dergleichen. In einigen Ausführungsformen wird die Einkapselung 304 zum Beispiel mit einer Form (nicht dargestellt) gestaltet oder geformt, die eine Grenze oder ein anderes Merkmal aufweisen kann, um die Einkapselung 304 beim Auftragen einzugrenzen. Eine solche Form kann zum Pressformen der Einkapselung 304 neben dem oder um den ersten Die 100a verwendet werden, um die Einkapselung 304 in Öffnungen und Vertiefungen zu pressen, wobei Lufttaschen oder dergleichen in der Einkapselung 304 beseitigt werden. In einigen Ausführungsformen ist die Einkapselung 304 ein nicht leitendes oder dielektrisches Material, wie ein Epoxid, ein Harz, ein formbares Polymer wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB), eine Kombination davon oder dergleichen oder ein anderes formbares Material. Zum Beispiel ist die Einkapselung 304 ein Epoxid oder Harz, das durch eine chemische Reaktion oder Trocknung gehärtet wird. In einigen Ausführungsformen ist die Einkapselung 304 ein ultraviolett- (UV) gehärtetes Polymer. In einigen Ausführungsformen wird ein dielektrischer oder isolierender Film, der ein Oxid, Nitrid oder dergleichen umfasst, über dem Package gebildet. In solchen Ausführungsformen wird die Einkapselung 304 durch den isolierenden Film ersetzt. Der Kürze wegen werden jedoch Ausführungsformen der Einkapselung 304 hierin als den dielektrischen oder isolierenden Film umfassend bezeichnet. In einigen Ausführungsformen kann der isolierende Film ein Oxid- oder ein Nitridfilm sein, wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder ein anderes dielektrisches Material, und wird durch CVD, PECVD oder einen anderen Prozess gebildet.
  • Die Einkapselung 304 kann zum Beispiel durch Schleifen, einen CMP-, Ätz- oder anderen Prozess verringert oder eingeebnet werden. Wenn zum Beispiel die Einkapselung 304 ein isolierender Film, wie ein Oxid oder ein Nitrid ist, wird ein Trockenätzen oder CMP zum Verringern oder Einebnen der oberen Oberfläche der Einkapselung 304 verwendet. In einigen Ausführungsformen kann die Einkapselung 304 nach der Einebnung über dem ersten Die 100a liegen, wie in 1H dargestellt ist. In alternativen Ausführungsformen wird die Einkapselung 304 so verringert, dass das erste Die 100a freiliegt (nicht dargestellt). In einigen Ausführungsformen wird die erste Trägerschicht 102 des ersten Dies 100a in demselben Prozess wie die Einkapselung 304 ausgedünnt oder verringert, was dazu führt, dass eine Rückseite des ersten Dies 100a im Wesentlichen mit der Oberfläche der Einkapselung 304 in einer Ebene liegt. In anderen Ausführungsformen kann die zweite Trägerschicht 202 des zweiten Dies 200a in demselben Prozess ausgedünnt oder verringert werden.
  • Unter Bezugnahme auf 1I bis 1J und 6, Schritt S16, wird eine Trägerschichtdurchkontaktierung (TSV) gebildet, die das erste Die 100a durchdringt. Die TSV 311 wird zum Bereitstellen elektrischer Verbindungen und zur Wärmestreuung für die Stapelstruktur 300a verwendet. In einigen Ausführungsformen wird die TSV 311 zum Verbinden der Leiter 224 auf dem zweiten Halbleiterwafer 200 mit der Rückseite des ersten Dies 100a verwendet. In alternativen Ausführungsformen kann die TSV 311 mit Umverteilungsleitungen (RDLs) verbunden sein, die in den folgenden Ausführungsformen auf dem zweiten Halbleiterwafer 200 des ersten Dies 100a gebildet werden. In weiteren alternativen Ausführungsformen können die ersten Leiter 124 und die ersten Leiter 224 durch die TSV 311 elektrisch verbunden werden. Obwohl 1J nur eine TSV 311 zeigt, können mehr als eine TSV 311 gebildet werden.
  • Unter Bezugnahme auf 1I ist die Stapelstruktur 300a strukturiert und eine TSV-Öffnung 313 wird gebildet, die sich durch das erste Die 100a erstreckt, um einen Teil der Leiter 224 des zweiten Halbleiterwafers 200 durch einen oder mehrere Ätzprozess(e) freizulegen. In einigen Ausführungsformen wird die TSV-Öffnung 313 unter Verwendung eines Dual-Damascene-Via-Last-Prozess gebildet. In alternativen Ausführungsformen wird die TSV-Öffnung 313 unter Verwendung von zwei oder mehr Ätzprozessen und Zeitmodus-Ätzprozessen gebildet, so dass eine Tiefe und eine Breite der TSV-Öffnung 313 auf eine vorgegebene Tiefe und Breite kontrolliert werden können. In weiteren alternativen Ausführungsformen haben obere Teile der TSV-Öffnung 313 eine größere Breite als untere Teile der TSV-Öffnung 313, wie in 11 dargestellt ist.
  • In einigen Ausführungsformen enthält die TSV 311 Abstandhalter 312 und ein leitendes Durchkontaktierungsmaterial 316. Die Abstandhalter 312 sind an Seitenwänden der TSV-Öffnung 313 gebildet, so dass sie als Isolationsschicht dienen, so dass das leitende Durchkontaktierungsmaterial 316 und die erste Trägerschicht 102 nicht in direktem Kontakt miteinander sind. In einigen Ausführungsformen, wie in 1J dargestellt, lassen die Abstandhalter 312 Teile der Seitenfläche des Leiters 124 in der TSV-Öffnung 313 frei, so dass ein anschließend gebildetes leitendes Durchkontaktierungsmaterial 316 elektrisch mit dem Leiter 224 kontaktiert werden kann. In einigen Dual-Damascene-Ausführungsformen werden getrennte Abstandhalter 312 in den oberen und unteren Teilen der TSV-Öffnung 313 gebildet, wobei die oberen und unteren Abstandhalter 312 seitlich voneinander getrennt sind und eine Seitenfläche des Leiters 124 freigelegt wird.
  • Die Bildung von Abstandhaltern 312 enthält eine Bildung einer Isoliermaterialschicht (nicht dargestellt) und anschließend ein Durchführen eines anisotropischen Ätzprozesses. Die Isoliermaterialschicht besteht aus einem Isoliermaterial, das zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid enthält. Die Isoliermaterialschicht kann unter Verwendung eines PECVD-Prozesses oder anderer anwendbarer Prozesse gebildet werden. Die Isoliermaterialschicht kann eine einzelne Schicht oder mehrere Schichten sein. In einigen Ausführungsformen können die Abstandhalter 312 eine Dicke im Bereich von etwa 10 nm bis 500 nm haben. Das leitende Durchkontaktierungsmaterial 316 besteht aus Kupfer, Kupferlegierungen, Aluminiumlegierungen oder einer Kombination davon. Alternativ können andere anwendbare Materialien verwendet werden. In einigen Ausführungsformen wird das leitende Durchkontaktierungsmaterial 316 durch Plattieren gebildet.
  • In einigen Ausführungsformen ist eine Diffusionssperrschicht gleichförmig über den Abstandhaltern 312 (nicht dargestellt) gebildet. Die Diffusionssperrschicht wird verwendet um zu verhindern, dass leitendes Durchkontaktierungsmaterial 316, das später gebildet wird, zu den ersten Vorrichtungsregionen 104 und den zweiten Vorrichtungsregionen 204 wandert. Die Diffusionssperrschicht besteht zum Beispiel aus Tantal, Tantalnitrid, Titan, Titannitrid, Kobalt-Wolfram (CoW) oder einer Kombination davon. In einigen Ausführungsformen wird die Diffusionssperrschicht durch einen PVD-Prozess gebildet.
  • Unter Bezugnahme auf 1K kann eine Schicht 330 Umverteilungsleitungen (RDLs) mit einer oder mehreren Isolationsschicht(en) (z.B. sind in 1K zwei Isolationsschichten 331 und 333 dargestellt) und leitenden Elementen 332 auf einer oberen Oberfläche 304a der Einkapselung 304 gebildet werden. In einigen Ausführungsformen wird eine Diffusionssperrschicht (nicht dargestellt) zwischen den leitenden Elementen (32) und der Isolationsschicht 331 gebildet. Ein leitendes Pad 322 ist auf der RDLs-Schicht 330 gebildet und eine Passivierungsschicht 328 ist über einem Teil des leitenden Pads 322 und der RDL-Schicht 330 gebildet. Das leitende Pad 322 ist durch die RDLS-Schicht 330 elektrisch mit der TSV 311 verbunden. In einigen Ausführungsformen besteht das leitende Pad 322 aus leitenden Materialien mit geringer Widerstandsfähigkeit, wie zum Beispiel Kupfer, Aluminium, Kupferlegierungen oder anderen anwendbaren Materialien.
  • Unter Bezugnahme auf 1K ist eine UBM-Schicht 324 auf dem leitenden Pad 322 gebildet. Die UBM-Schicht 324 kann eine Haftschicht und/oder eine Benetzungsschicht enthalten. In einigen Ausführungsformen besteht die UBM-Schicht 324 zum Beispiel aus Tantal, Tantalnitrid, Titan, Titannitrid oder dergleichen. In einigen Ausführungsformen enthält die UBM-Schicht 324 ferner eine Kupfersaatschicht (nicht dargestellt).
  • Unter Bezugnahme auf 1K und 6, Schritt S16, wird ein Verbindungselement 326 (wie eine Lötmittelkugel, eine leitende Säule, usw.) über der UBM-Schicht 324 gebildet. In einigen Ausführungsformen kann das Verbindungselement 326 aus leitenden Materialien mit geringer Widerstandsfähigkeit besteht, wie einem Lötmittel oder einer Lötmittellegierung. Die Lötmittellegierung enthält zum Beispiel Zinn (Sn), Blei (Pb), Silber (Ag), Kupfer (Cu), Nickel (Ni), Wismuth (Bi) oder Kombinationen davon. In einigen Ausführungsformen sind die Leiter 124 des ersten Dies 100a durch die TSV 311 elektrisch mit den Leitern 224 des zweiten Dies 200a verbunden und ferner durch die leitenden Elemente 332 elektrisch mit dem Verbindungselement 326 verbunden.
  • Unter Bezugnahme auf 1K und 6, Schritt S18, wird ein Trennungs- oder Vereinzelungsprozess an der Stapelstruktur 300a durchgeführt, um 3DIC-Strukturen 310a voneinander zu trennen. Der Trennungs- oder Vereinzelungsprozess ist zum Beispiel ein Laserschneideprozess oder ein mechanischer Schneideprozess.
  • Unter Bezugnahme auf 1K ist in diesem Fall das erste Die (das ein KGD, ausgewählt aus dem ersten Halbleiterwafer 100 ist) an das zweite Die 200a (das ein KGD, ausgewählt aus dem zweiten Halbleiterwafer 200 ist) mit der ersten dielektrischen Schicht 160a des ersten Dies 100a und der zweiten dielektrischen Schicht 260a des zweiten Dies 200a gebunden. Eine Ausbeute der einzelnen 3DIC ist verbessert, da die Die-Leistung und Auswahl vor dem Trennen vollendet sind. Ferner kann in den ersten Ausführungsbeispielen die flache Topografie der Bindungsschicht die Bindungsstärke verbessern. Ebenso wird im Vergleich zu einem herkömmlichen Herstellungsprozess auf Fotomasken für die Testpads oder zusätzliche Passivierungsschichten verzichtet, um den Herstellungsprozess und Prozesskosten zu reduzieren.
  • 2A bis 2G sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer 3DIC-Struktur gemäß den zweiten nicht anspruchsgemäßen Ausführungsbeispielen zeigen.
  • Unter Bezugnahme auf 2A sind die zweiten Ausführungsbeispielen den oben stehenden ersten Ausführungsbeispielen ähnlich. Eine Dicke der ersten Passivierungsschicht 130 auf dem ersten Halbleiterwafer 100 in 2A kann jedoch dünner gestaltet sein als jene in 1A. In einigen Ausführungsformen ist die Dicke der ersten Passivierungsschicht 130 zum Beispiel kleiner als 600 nm.
  • Unter Bezugnahme auf 2A ist eine erste leitende Materialschicht 134 über der ersten Passivierungsschicht 130 und den Leitern 124 gebildet. Die Öffnungen 132 in der ersten Passivierungsschicht 130 sind vollständig mit der ersten leitenden Materialschicht 134 gefüllt. In einigen Ausführungsformen kann eine Dicke der ersten leitenden Materialschicht 134 etwas dicker sein als die Dicke der ersten Passivierungsschicht 130. Ein Material und ein Verfahren zum Bilden der ersten leitenden Materialschicht 134 wurden oben bereits beschrieben. Daher wird hier auf eine wiederholte Beschreibung verzichtet.
  • Unter Bezugnahme auf 2A und 2B wird ein Planarisierungsprozess an der ersten leitenden Materialschicht 134 ausgeführt. Teile der ersten leitenden Materialschicht 134 verbleiben in den Öffnungen 132 und somit werden erste Testpads 134a gebildet und in der ersten Passivierungsschicht 130 eingebettet. In einigen Ausführungsformen liegt eine obere Oberfläche der ersten Testpads 134a im Wesentlichen in einer Ebene mit der oberen Oberfläche der ersten Passivierungsschicht 130. Der Planarisierungsprozess ist zum Beispiel ein CMP-Prozess oder dergleichen. In einigen Ausführungsformen enthält eine erste Metallisierungsstruktur 136 die ersten Testpads 134a und eine Zwischenverbindung 120.
  • Unter Bezugnahme auf 2C bis 2G und 6 werden Schritt S10 bis Schritt S16 nach den Verfahren, die in den ersten Ausführungsbeispielen beschrieben sind, ausgeführt, so dass eine Stapelstruktur 300b gebildet ist. Danach, unter Bezugnahme auf 6, Schritt S18, kann die Stapelstruktur 300b getrennt werden, um anschließend 3DIC-Strukturen 310b zu bilden. Die Dicke der ersten Passivierungsschicht 130 wird dünner gestaltet als jene in 1H, so dass eine Dicke der Stapelstruktur 300b verringert ist.
  • 3A bis 3G sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer 3DIC-Struktur gemäß den dritten Ausführungsformen der Erfindung zeigen.
  • Unter Bezugnahme auf 3A sind die dritten Ausführungsformen den oben stehenden zweiten Ausführungsbeipislen ähnlich. Es werden jedoch mehrere Öffnungen 132 in der ersten Passivierungsschicht 130 gebildet, um Teile der oberen Leiter 124 einer Zwischenverbindung 120 auf einem ersten Halbleiterwafer 100 freizulegen. Alternativ oder zusätzlich kann eine weitere Öffnung 133 auch in der ersten Passivierungsschicht 114 gebildet werden. In einigen Ausführungsformen können die Öffnungen 132 und die Öffnung 133 gleichzeitig gebildet werden. Die Öffnungen 132 und die Öffnung 133 enthalten zum Beispiel einen Graben bzw. eine Durchkontaktierung.
  • Unter Bezugnahme auf 3A wird eine erste leitende Materialschicht 134 gebildet, die über der ersten Passivierungsschicht 130 und den Leitern 124 liegt. In einigen Ausführungsformen werden die Öffnungen 132 und die Öffnung 133 vollständig mit der ersten leitenden Materialschicht 134 gefüllt.
  • Unter Bezugnahme auf 3B wird ein Planarisierungsprozess an der ersten leitenden Materialschicht 134 ausgeführt. Aus der ersten leitenden Materialschicht 134, die in den Öffnungen 132 und der Öffnung 133 verblieben ist, werden erste Testpads 134a und die RDL 134b gebildet, die in der ersten Passivierungsschicht 130 eingebettet sind. In einigen Ausführungsformen sind eine obere Oberfläche der ersten Testpads 134a und eine obere Oberfläche der RDL nach der Planarisierung im Wesentlichen in einer Ebene mit der oberen Oberfläche der ersten Passivierungsschicht 130. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess oder dergleichen sein. In einigen Ausführungsformen haben die ersten Testpads 134a eine T-Form. In einigen Ausführungsformen enthält eine erste Metallisierungsstruktur 136 die ersten Testpads 134a, die RDL 134b und die Zwischenverbindung 120.
  • Unter Bezugnahme auf 3C bis 3G und 6 werden Schritt S10 bis Schritt S16 nach den Verfahren durchgeführt, die in den ersten Ausführungsbeispielen beschrieben sind, so dass eine Stapelstruktur 300c gebildet wird. Danach, unter Bezugnahme auf 3G und 6, Schritt S18, wird die Stapelstruktur 300c getrennt, um anschließend 3DIC-Strukturen 310c zu bilden.
  • 4A bis 4G sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer 3DIC-Struktur gemäß den vierten Ausführungsformen der Erfindung zeigen.
  • Unter Bezugnahme auf 4A und 4B sind die vierten Ausführungsformen den oben genannten ersten Ausführungsbeispielen ähnlich. Die erste Materialschicht 134 wird jedoch zum Beispiel durch einen Fotolithografieprozess und einen Ätzprozess zur Bildung erster Testpads 134a und einer RDL 134b über der ersten Passivierungsschicht 130 und den Leitern 134 einer Zwischenverbindung 120 strukturiert. Der Ätzprozess ist zum Beispiel ein Trockenätzprozess. In einigen Ausführungsformen ist der Trockenätzprozess ein reaktiver Ionenätzprozess oder dergleichen. In einigen Ausführungsformen enthält eine erste Metallisierungsstruktur 136 die ersten Testpads 134a, die RDL 134b und die Zwischenverbindung 120.
  • Unter Bezugnahme auf 4B bis 4D werden Schritt S10 bis S12 gemäß den im ersten Ausführungsbeispiel beschriebenen Verfahren durchgeführt. Sobald ein Die-Leistungstest durchgeführt ist, wird eine erste dielektrische Schicht auf den ersten Testpads 134a, der RDL 134b und der ersten Passivierungsschicht 130 gebildet. Mit anderen Worten, die ersten Testpads 134a werden in der ersten Passivierungsschicht 130 gebildet und erstrecken sich zur ersten dielektrischen Schicht 160a. Die RDL 134b ist in der ersten dielektrischen Schicht 160a eingebettet.
  • Unter Bezugnahme auf 4E und 6 werden Schritt S14 bis Schritt S16 gemäß den in den ersten Ausführungsbeispielen beschriebenen Verfahren ausgeführt, um eine Stapelstruktur 300d zu bilden. Unter Bezugnahme auf 6, Schritt S18, wird danach die Stapelstruktur 300d zur anschließenden Bildung von 3DIC-Strukturen 310d getrennt.
  • Da in der dritten und vierten Ausführungsform die Testpads und die RDL gleichzeitig gebildet werden können, kann der Prozess des Herstellungsverfahrens verringert werden und die Raumnutzung ist verbessert.
  • 5A bis 5G sind schematische Querschnittsansichten, die ein Herstellungsverfahren einer 3DIC-Struktur gemäß den nicht anspruchsgemäßen fünften Ausführungsbeispielen zeigen.
  • Unter Bezugnahme auf 5A sind die fünften Ausführungsbeispielen den oben genannten ersten Ausführungsbeispielen ähnlich. Die Dickschicht 128, die erste Passivierungsschicht 130 und die erste leitende Materialschicht 134 der ersten Ausführungsbeispielen werden jedoch nicht gebildet. In diesen Ausführungsformen enthält eine erste Metallisierungsstruktur 136 des ersten Halbleiterwafers 100 eine Zwischenverbindung 120.
  • Unter Bezugnahme auf 5B und 6, Schritt S10, wird ein Die-Leistungstest an dem ersten Halbleiterwafer 100 durchgeführt, um KGDs zu erkennen oder auszuwählen. In diesem Fall werden die Leiter 124 als die ersten oben beschriebenen Testpads verwendet. In einigen Ausführungsformen wird die Die-Leistungssonde 150 in die Leiter 124 direkt zum Testen eingeführt. Eine Sondenmarkierung 152 wird auf dem oberen Teil der Leiter 124 nach dem Die-Leistungstest gebildet. Eine Tiefe der Sondenmarkierung 152 liegt zum Beispiel im Bereich von 200 nm bis 600 nm.
  • Unter Bezugnahme auf 5C wird in einigen Ausführungsformen ein Planarisierungsprozess an der ersten Isolationsschicht 126 und den Leitern 124 ausgeführt, wodurch die Sondenmarkierung 152 entfernt oder verringert werden kann. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess oder dergleichen sein. Eine Oberfläche der ersten Isolationsschicht 126 und der Leiter 124 liegen nach dem Planarisierungsprozess im Wesentlichen in einer Ebene.
  • Unter Bezugnahme auf 5D und 5E und 6, Schritt S12, wird eine erste dielektrische Materialschicht 160 über der ersten Isolationsschicht 126 und den Leitern 124 gebildet. Ein weiterer Planarisierungsprozess wird an der ersten dielektrischen Materialschicht 160 zur Bildung einer ersten dielektrischen Schicht 160a ausgeführt. Eine Dicke, ein Material und ein Verfahren zur Bildung der ersten dielektrischen Schicht 160a sind bereits oben beschrieben. Daher wird hier auf eine wiederholte Beschreibung verzichtet.
  • Unter Bezugnahme auf 5F und 5G und 6 werden Schritt S14 bis Schritt 16 gemäß Verfahren ausgeführt, die in den ersten Ausführungsbeispielen beschrieben sind, um eine Stapelstruktur 300e zu bilden. Unter Bezugnahme auf 5G und 6, Schritt S18, kann danach die Stapelstruktur 300e getrennt werden, um anschließend 3DIC-Strukturen 310e zu bilden.
  • In den fünften Ausführungsbeispielen kann der Prozess des Herstellungsverfahrens reduziert sein, da die Schritte zur Bildung der Testpads fehlen.
  • Angesichts der Vorhergesagten wird die Ausbeute der einzelnen 3DIC der Offenbarung verbessert, da der Die-Leistungstest und die Auswahl vor dem Trennen abgeschlossen sind. Ferner kann in den ersten Ausführungsbeispielen die flache Topografie der Bindungsschicht die Bindungsstärke verbessern. Ebenso wird in einigen Ausführungsformen, verglichen mit dem herkömmlichen Herstellungsprozess, auf Fotomasken zum Strukturieren der Testpads oder zusätzliche Passivierungsschichten verzichtet, um den Herstellungsprozess und Prozesskosten zu reduzieren. Da in einigen Ausführungsformen die Testpads und die Umverteilungsleitungen gleichzeitig gebildet werden können, kann der Prozess des Herstellungsverfahrens reduziert werden und ferner ist die Raumnutzung verbessert.

Claims (13)

  1. Dreidimensionale integrierte Schaltungsstruktur (310a, 310b, 310c, 310d, 310e), umfassend: ein erstes Die (100a), das an ein zweites Die (200a) mit einer ersten dielektrischen Schicht (160a) des ersten Dies und einer zweiten dielektrischen Schicht (260a) des zweiten Dies gebondet ist, wobei eine erste Passivierungsschicht (130) zwischen der ersten dielektrischen Schicht (160a) und einer ersten Trägerschicht (102) des ersten Dies liegt und ein erstes Testpad (134a) in der ersten Passivierungsschicht (130) eingebettet ist, wobei die erste dielektrische Schicht (160a) auf dem ersten Testpad (134a) und auf der ersten Passivierungsschicht (130) angeordnet ist; eine Trägerschichtdurchkontaktierung (311), die durch das erste Die (100a) dringt und elektrisch mit dem zweiten Die (200a) verbunden ist; ein Verbindungselement (326), das elektrisch mit dem ersten Die und dem zweiten Die durch die Trägerschichtdurchkontaktierung verbunden ist; und Umverteilungsleitungen (134b), die in der ersten Passivierungsschicht (130) eingebettet sind.
  2. Dreidimensionale integrierte Schaltungsstruktur (310a) nach Anspruch 1, wobei eine obere Oberfläche des ersten Testpads (134a) niedriger ist als eine obere Oberfläche der ersten Passivierungsschicht (130).
  3. Dreidimensionale integrierte Schaltungsstruktur (310b, 310c) nach Anspruch 1, wobei eine obere Oberfläche des ersten Testpads (134a) im Wesentlichen in einer Ebene mit einer oberen Oberfläche der ersten Passivierungsschicht (130) liegt.
  4. Dreidimensionale integrierte Schaltungsstruktur (310a, 310b, 310c, 310d, 310e) nach einem der vorangehenden Ansprüche, wobei das erste Testpad (134a) eine Sondenmarkierung (152) aufweist.
  5. Dreidimensionale integrierte Schaltungsstruktur (310a, 310b, 310c, 310d, 310e) nach einem der vorangehenden Ansprüche, wobei ein Material des ersten Testpads (134a) weicher als ein Material einer ersten Zwischenverbindung (120) ist, die mit dem ersten Testpad (134a) verbunden ist, und die erste Zwischenverbindung (120) zwischen dem ersten Testpad (134a) und der ersten Trägerschicht (102) liegt.
  6. Dreidimensionale integrierte Schaltungsstruktur (310a, 310b, 310c, 310d, 310e) nach Anspruch 5, wobei das Material des ersten Testpads (134a) Aluminium umfasst und das Material der ersten Zwischenverbindung (120) Kupfer, Kupferlegierungen, Nickel, Aluminium, Wolfram oder eine Kombination davon umfasst.
  7. Dreidimensionale integrierte Schaltungsstruktur (310a, 310b, 310c, 310d, 310e) nach einem der vorangehenden Ansprüche, wobei das erste Die (100a) und das zweite Die (200a) Fläche an Fläche miteinander gebondet sind.
  8. Dreidimensionale integrierte Schaltungsstruktur (310a, 310b, 310c, 310d, 310e) nach einem der vorangehenden Ansprüche, wobei eine zweite Passivierungsschicht (230) zwischen der zweiten dielektrischen Schicht (260a) und einer zweiten Trägerschicht (202) des zweiten Dies (200a) liegt und ein zweites Testpad (234a) in der zweiten Passivierungsschicht (230) eingebettet ist.
  9. Dreidimensionale integrierte Schaltungsstruktur (310a, 310b, 310c, 310d, 310e) nach einem der vorangehenden Ansprüche, wobei sich das erste Testpad (134a) zur ersten dielektrischen Schicht (160a) erstreckt.
  10. Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltungsstruktur (310a, 310b, 310c, 310d, 310e), umfassend: Durchführen (S10) eines Die-Leistungstests mittels eines ersten Testpads (134a) einer ersten Metallisierungsstruktur (136) an der ersten Metallisierungsstruktur (136) eines ersten Halbleiterwafers (100) und mittels eines zweiten Testpads (234a) einer zweiten Metallisierungsstruktur (236) an der zweiten Metallisierungsstruktur (236) eines zweiten Halbleiterwafers (200) zum Identifizieren eines ersten Dies (100a) und eines zweiten Dies (200a), wobei das erste Die (100a) und das zweite Die (200a) erwiesenermaßen fehlerfreie Dies sind, wobei das erste Testpad (134a) in einer ersten Passivierungsschicht (130) des ersten Halbleiterwafers (100) eingebettet ist und das zweite Testpad (234a) in einer zweiten Passivierungsschicht (230) des zweiten Halbleiterwafers (200) eingebettet ist; Bilden (S12) einer ersten dielektrischen Schicht (160a) auf der ersten Passivierungsschicht (130) des ersten Halbleiterwafers (100) und Bilden einer zweiten dielektrischen Schicht (260a) auf der zweiten Passivierungsschicht (230) des zweiten Halbleiterwafers (200); Aufnehmen (S14) des ersten Dies (100a) zum Bonden an den zweiten Die (200a) mit der ersten dielektrischen Schicht (160a) und der zweiten dielektrischen Schicht (260a); Bonden des ersten Dies (100a) an den zweiten Die (200a) mit der ersten dielektrischen Schicht (160a) und der zweiten dielektrischen Schicht (260a); Bilden (S16) eines Verbindungselements (326) zum elektrischen Verbinden des ersten Dies (100a) und des zweiten Dies (200a) mithilfe einer Trägerschichtdurchkontaktierung (311) zur Bildung einer Stapelstruktur (300a, 300b, 300c, 300d, 300e); und Trennen (S18) der Stapelstruktur (300a, 300b, 300c, 300d, 300e) zur Bildung der dreidimensionalen integrierten Schaltungsstruktur (310a, 310b, 310c, 310d, 310e); wobei die erste Metallisierungsstruktur (136) und die zweite Metallisierungsstruktur (236) jeweils das erste bzw. zweite Testpad (134a; 234a), eine Zwischenverbindung (120; 220), Umverteilungsleitungen (134b; 234b) oder eine Kombination davon umfassen.
  11. Verfahren nach Anspruch 10, wobei die erste Metallisierungsstruktur (136) das erste Testpad (134a) und erste Umverteilungsleitungen (134b) umfasst, wobei das erste Testpad (134a) und die ersten Umverteilungsleitungen (134b) gleichzeitig gebildet werden.
  12. Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltungsstruktur (310a, 310b, 310c, 310d, 310e) nach Anspruch 10 order 11, wobei ein Material des ersten und/oder zweiten Testpads (134a; 234a) weicher ist als ein Material der Zwischenverbindung (120; 220), die mit dem ersten bzw. zweiten Testpad (134a; 234a) verbunden ist.
  13. Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltungsstruktur (310a, 310b, 310c, 310d, 310e) nach einem der Ansprüche 10 bis 12, wobei das erste Die (100a) Fläche an Fläche an das zweite Die (200a) gebondet wird.
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