DE102020104180B4 - Wandschutz-beschneidungsverfahren zum mehrwaferstapeln und integrierter-chip-strukturen - Google Patents

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Abstract

Verfahren zum Herstellen einer Integrierter-Chip-Struktur mit den folgenden Schritten:Herstellen (1302, 1806) einer Mehrzahl von Verbindungsschichten (108) in einer ersten Verbindungsstruktur (104a), die über einer Oberseite (102u) eines ersten Halbleitersubstrats (102a) angeordnet ist;Durchführen (1304, 1808) eines Kantenbeschneidungsprozesses, um Teile der ersten Verbindungsstruktur (104a) und des ersten Halbleitersubstrats (102a) entlang einem Umfang des ersten Halbleitersubstrats (102a) zu entfernen, wobei der Kantenbeschneidungsprozess dazu führt, dass das erste Halbleitersubstrat (102a) eine ausgesparte Oberfläche (102r) hat, die mit der Oberseite (102u) durch eine innere Seitenwand (102s) verbunden ist, die direkt über dem ersten Halbleitersubstrat (102a) angeordnet ist; undHerstellen (1310, 1810) einer dielektrischen Schutzschicht (118, 118a) auf einer Seitenwand der ersten Verbindungsstruktur (104a) nach dem Durchführen des Kantenbeschneidungsprozesses,Bonden (1812) des ersten Halbleitersubstrats (102a) an ein zweites Halbleitersubstrat (102b), wobei eine zweite Verbindungsstruktur (104b) mit einer Mehrzahl von Verbindungsschichten (108) über einer Oberseite des zweiten Halbleitersubstrats (102b) ausgebildet ist, wobei die dielektrische Schutzschicht (118, 118a) direkt zwischen dem ersten Halbleitersubstrat (102a) und dem zweiten Halbleitersubstrat (102b) angeordnet ist.

Description

  • Hintergrund
  • Mehrdimensionale integrierte Chips sind integrierte Chips, die mehrere Halbleiter-Dies haben, die vertikal aufeinandergestapelt sind und mittels Substrat-Durchkontaktierungen (TSVs), die sich durch einen oder mehrere der Halbleiter-Dies erstrecken, verbunden sind. Da die lithografische Skalierung immer schwieriger geworden ist, haben sich mehrdimensionale integrierte Chips als eine attraktive Alternative zu integrierten Einzeldie-Chips (ICs) herausgestellt. Mehrdimensionale integrierte Chips bieten eine Reihe von Vorzügen gegenüber Einzeldie-ICs, wie etwa eine kleinere Grundfläche, kürzere Verbindungen zwischen benachbarten Dies, eine höhere Bauelementdichte und die Möglichkeit, unterschiedliche Arten von Halbleiter-Dies, z. B. Speicher-, Logik-, MEMS-Dies (MEMS: mikroelektromechanisches System) usw., in eine einzige Integrierter-Chip-Struktur zu integrieren.
  • US Patentanmeldung US 2015/0200146 A1 offenbart ein Verfahren zur Herstellung einer Halbleitervorrichtung unter Verwendung einer Einweg-Testschaltung, wobei die Einweg-Testschaltung in einer Schreibspur der Halbleitervorrichtung ausgebildet ist. US Patentanmeldung US 2015/0364432 A1 offenbart ein Verfahren zur Herstellung einer Halbleitervorrichtung, wobei eine Schutzschicht zum Schutz von Schäden verwendet wird, die während Herstellungsprozessen verursacht werden. Die Schutzschicht wird nach dem Herstellungsprozess entfernt. US Patentanmeldung US 2017/0372945 A1 offenbart ein Verfahren zur Herstellung einer Halbleiterstruktur auf einem Wafer, wobei die Halbleiterstruktur eine auf dem Wafer gebildete Vorrichtungsschicht mit einer Vielzahl von Halbleitervorrichtungen und eine Frontseitenglasschicht als Schutzschicht umfasst. US Patentanmeldung US 8 765 578 B2 offenbart ein Verfahren zum Waferbonden mit Randschutz.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen einige Ausführungsformen einer Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht, die so konfiguriert ist, dass sie Schäden mindert, die durch einen Kantenbeschneidungsprozess entstehen.
    • Die 2A bis 2D zeigen Schnittansichten einiger Ausführungsformen von mehrdimensionalen Integrierter-Chip-Strukturen mit einer dielektrischen Schutzschicht.
    • Die 3A und 3B zeigen Schnittansichten einiger weiterer Ausführungsformen von mehrdimensionalen Integrierter-Chip-Strukturen mit einer dielektrischen Schutzschicht.
    • Die 4A bis 4D zeigen Schnittansichten einiger Ausführungsformen von mehrdimensionalen Integrierter-Chip-Strukturen mit einem Hybridbondbereich und einer dielektrischen Schutzschicht.
    • 5 zeigt eine Schnittansicht einiger Ausführungsformen von mehrdimensionalen Integrierter-Chip-Strukturen mit einem dielektrischen Bondbereich und einer dielektrischen Schutzschicht.
    • Die 6 und 7 zeigen Schnittansichten einiger Ausführungsformen von vereinzelten Integrierter-Chip-Strukturen mit einer dielektrischen Schutzschicht.
    • Die 8 bis 12B zeigen Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen einer Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht, die so konfiguriert ist, dass sie Schäden mindert, die durch einen Kantenbeschneidungsprozess entstehen.
    • 13 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen einer Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
    • Die 14 bis 17D zeigen Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
    • 18 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
    • Die 19 bis 22H zeigen Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
    • 23 zeigt ein Ablaufdiagramm einiger weiterer Ausführungsformen eines Verfahrens zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
    • Die 24 bis 27H zeigen Schnittansichten einiger weiterer Ausführungsformen eines Verfahrens zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
    • 28 zeigt ein Ablaufdiagramm einiger weiterer Ausführungsformen eines Verfahrens zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Mehrdimensionale integrierte Chips werden im Allgemeinen durch Aufeinanderstapeln einer Mehrzahl von Halbleitersubstraten (z. B. Halbleiterwafern) hergestellt. Während eines Herstellungsprozesses für einen mehrdimensionalen integrierten Chip kann zum Beispiel ein erster Wafer an einen darüber befindlichen zweiten Wafer gebondet werden. Nach Beendigung des Bondprozesses kann der zweite Wafer gedünnt werden, um seine Dicke zu reduzieren. Durch Dünnen des zweiten Wafers können sich Substrat-Durchkontaktierungen (TSVs) durch den zweiten Wafer bis zu einem höherliegenden Wafer oder einer höherliegenden Bondstruktur (z. B. einem Bondpad) erstrecken.
  • Eine Außenfläche eines Halbleiterwafers hat bei Betrachtung in einer Schnittansicht des Halbleiterwafers normalerweise eine abgerundete Form. Auf Grund der abgerundeten Form führt ein Dünnungsprozess dazu, dass der Halbleiterwafer entlang einer Außenkante dünner wird, sodass eine scharfe Außenkante mit einer geringen mechanischen Festigkeit entsteht. Die scharfe Außenkante kann zum Aussplittern und/oder Abblättern des Wafers während der späteren Bearbeitung führen. Um ein Aussplittern oder Abblättern zu verhindern, kann ein Kantenbeschneidungsprozess an einem Wafer durchgeführt werden. Ein Kantenbeschneidungsprozess ist ein Prozess, in dem ein mechanisches Schneidewerkzeug mit einem Sägeblatt zum Entfernen von Material entlang einer Außenkante eines Wafers verwendet wird. Durch Entfernen von Material entlang einer Außenkante eines Wafers kann die scharfe Kante mit geringer mechanischer Festigkeit beseitigt werden, und ein Aussplittern und/oder Abblättern können gemindert werden.
  • Es ist jedoch erkannt worden, dass das Sägeblatt, das bei einem Kantenbeschneidungsprozess verwendet wird, Zwischenebenendielektrikum-Schichten (ILD-Schichten) über einem Wafer beschädigen kann. Zum Beispiel kann der Kantenbeschneidungsprozess mechanische Spannungen in die ILD-Schichten eintragen, die dazu führen, dass sich Risse in dielektrischen Low-k- und/oder Extrem-low-k-Materialien ausbreiten. Die Schäden, die durch einen Kantenbeschneidungsprozess verursacht werden, können durch thermomechanische Kräfte während späterer Herstellungsprozesse (z. B. eines Waferdünnungsprozesses, eines Waferbondprozesses oder dergleichen) noch verstärkt werden, was zu einem Die-Ausfall und/oder zu einer geringeren Ausbeute führt.
  • Die vorliegende Erfindung betrifft ein Verfahren zum Reduzieren von Schäden durch einen Kantenbeschneidungsprozess an einer oder mehreren ILD-Schichten über einem Halbleitersubstrat. Bei einigen Ausführungsformen umfasst das Verfahren ein Herstellen einer oder mehrerer ILD-Schichten über einem Halbleitersubstrat. Ein Kantenbeschneidungsprozess wird durchgeführt, um Teile der ILD-Schichten und des Halbleitersubstrats entlang einem Umfang des Halbleitersubstrats zu entfernen. Anschließend wird eine dielektrische Schutzschicht über Seitenwänden einer oder mehrerer ILD-Schichten hergestellt. Die dielektrische Schutzschicht schützt beschädigte Bereiche in der einen oder den mehreren ILD-Schichten, die während des Kantenbeschneidungsprozesses entstanden sein können, wodurch eine Verstärkung von Schäden an der einen oder den mehreren ILD-Schichten während späterer Herstellungsprozesse verhindert wird.
  • Die 1A und 1B zeigen einige Ausführungsformen einer Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht, die so konfiguriert ist, dass sie Schäden verhindert, die durch einen Kantenbeschneidungsprozess entstehen.
  • Wie in einer Schnittansicht 100 von 1A gezeigt ist, weist eine Integrierter-Chip-Struktur eine Verbindungsstruktur 104 auf, die über einer Oberseite 102u eines Halbleitersubstrats 102 angeordnet ist. Das Halbleitersubstrat 102 weist eine innere Seitenwand 102s auf, die die Oberseite 102u des Halbleitersubstrats 102 mit einer ausgesparten Oberfläche 102r des Halbleitersubstrats 102 verbindet. Die ausgesparte Oberfläche 102r definiert einen ausgesparten Bereich 112, der einen mittleren Bereich 110 des Halbleitersubstrats 102 umschließt. In dem ausgesparten Bereich 112 hat das Halbleitersubstrat 102 eine erste Dicke, die kleiner als eine Dicke des Halbleitersubstrats 102 in dem mittleren Bereich 110 ist. Wie in einer Draufsicht 120 von 1B gezeigt ist, erstreckt sich der ausgesparte Bereich 112 um einen Umfang des Halbleitersubstrats 102 und von dem mittleren Bereich 110 bis zu einer äußersten Oberfläche des Halbleitersubstrats 102.
  • Kehren wir wieder zu der Schnittansicht 100 von 1A zurück, in der eine Mehrzahl von Transistorbauelementen 103 in der Oberseite 102u des Halbleitersubstrats 102 angeordnet ist. Bei einigen Ausführungsformen kann das Halbleitersubstrat 102 einen Halbleiterwafer umfassen, und die Mehrzahl von Transistorbauelementen 103 kann in einer Mehrzahl von getrennten Die-Bereichen angeordnet sein, die jeweils einem Integrierter-Chip-Die in dem Halbleiterwafer entsprechen. Eine Verbindungsstruktur 104 ist über der Oberseite 102u des Halbleitersubstrats 102 angeordnet. Die Verbindungsstruktur 104 weist eine Mehrzahl von Verbindungsschichten 108 auf, die in einer dielektrischen Struktur 106 angeordnet sind, die ein oder mehrere dielektrische Materialien aufweist. Die Mehrzahl von Verbindungsschichten 108 ist mit der Mehrzahl von Transistorbauelementen 103 elektrisch verbunden. Bei einigen Ausführungsformen kann die Mehrzahl von Verbindungsschichten 108 leitfähige Kontakte 108a, Verbindungsdrähte 108b und/oder Verbindungsdurchkontaktierungen 108c umfassen. Bei einigen Ausführungsformen kann die Mehrzahl von Verbindungsschichten 108 Kupfer, Wolfram, Aluminium und/oder dergleichen aufweisen.
  • Die dielektrische Struktur 106 weist eine Mehrzahl von aufeinandergestapelten Zwischenebenendielektrikum-Schichten (ILD-Schichten) 106a bis 106e auf, die die Mehrzahl von Verbindungsschichten 108 umschließen. Bei einigen Ausführungsformen (nicht dargestellt) können die mehreren aufeinandergestapelten ILD-Schichten 106a bis 106e durch Ätzstoppschichten vertikal voneinander getrennt werden. Eine oder mehrere der Mehrzahl von aufeinandergestapelten ILD-Schichten 106a bis 106e können eine dielektrische Low-k-Schicht (d. h., eine dielektrische Schicht mit einer Dielektrizitätskonstante, die niedriger als die von Siliziumdioxid ist), ein dielektrisches Ultra-low-k-Material, ein dielektrisches Extrem-low-k-Material oder dergleichen sein. Bei einigen Ausführungsformen können eine oder mehrere der Mehrzahl von aufeinandergestapelten ILD-Schichten 106a bis 106e einen beschädigten Bereich 114 haben, der entlang einer äußersten Seitenwand 104s der Verbindungsstruktur 104 angeordnet ist. Der beschädigte Bereich 114 kann die Folge von mechanischen Spannungen von einem Kantenbeschneidungsprozess sein, der an der Verbindungsstruktur 104 durchgeführt wird, und kann Aussparungen in einer oder mehreren der Mehrzahl von aufeinandergestapelten ILD-Schichten 106a bis 106e definieren. Bei einigen Ausführungsformen kann sich der beschädigte Bereich 114 in einer ILD-Schicht befinden, die ein dielektrisches Low-k-Material oder ein dielektrisches Extrem-low-k-Material aufweist.
  • Über dem Halbleitersubstrat 102 und entlang der äußersten Seitenwand 104s der Verbindungsstruktur 104 ist eine dielektrische Schutzschicht 118 angeordnet. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 auch die ausgesparte Oberfläche 102r oder die innere Seitenwand 102s des Halbleitersubstrats 102 belegen und/oder kann über der Verbindungsstruktur 104 angeordnet sein. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 außerdem in Aussparungen 116 in dem beschädigten Bereich 114 hinein reichen. Da die dielektrische Schutzschicht 118 die äußerste Seitenwand 104s der Verbindungsstruktur 104 belegt, bedeckt und/oder verkapselt die dielektrische Schutzschicht 118 den beschädigten Bereich 114. Durch Bedecken und/oder Verkapseln des beschädigten Bereichs 114 der Verbindungsstruktur 104 wird diese gegen weitere Beschädigung durch Spannungen (z. B. thermische, mechanische, thermomechanische und ähnliche Spannungen) bei späteren Herstellungsprozessen (z. B. Bondprozessen, Schleifprozessen oder dergleichen) geschützt, sodass die Ausbeute der integrierten Chips verbessert wird.
  • Es dürfte wohlverstanden sein, dass bei verschiedenen Ausführungsformen die offenbarte dielektrische Schutzschicht auch an anderen Positionen entlang einer mehrdimensionalen Integrierter-Chip-Struktur angeordnet werden kann. Die 2A bis 2D zeigen Schnittansichten verschiedener Ausführungsformen einer dielektrischen Schutzschicht auf einer mehrdimensionalen Integrierter-Chip-Struktur mit einer Mehrzahl von Schichten.
  • 2A zeigt eine Schnittansicht einiger Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur 200 mit einer dielektrischen Schutzschicht.
  • Die mehrdimensionale Integrierter-Chip-Struktur 200 umfasst eine erste Schicht 202a und eine zweite Schicht 202b, die über der ersten Schicht 202a angeordnet ist. Die erste Schicht 202a und die zweite Schicht 202b weisen jeweils ein Halbleitersubstrat (z. B. ein Siliziumsubstrat, ein Germaniumsubstrat oder dergleichen) auf. Bei einigen Ausführungsformen können die erste Schicht 202a und/oder die zweite Schicht 202b weiterhin eine Verbindungsstruktur aufweisen, die auf dem Halbleitersubstrat angeordnet ist. Bei verschiedenen Ausführungsformen kann die erste Schicht 202a ein Interposersubstrat, eine oder mehrere TSVs und/oder ein oder mehrere Logikelemente umfassen. Bei verschiedenen Ausführungsformen kann die zweite Schicht 202b ein oder mehrere Logikelemente, ein MEMS-Element (MEMS: mikroelektromechanisches System), ein Speicherelement, ein Bildsensor-Element (z. B. eine Fotodiode) oder dergleichen umfassen.
  • Die erste Schicht 202a hat eine Unterseite 202L und eine Oberseite 202U. Die Oberseite 202U ist mit inneren Seitenwänden 202S1 der ersten Schicht 202a verbunden, die sich direkt über der Unterseite 202L befinden. Die inneren Seitenwände 202S1 sind außerdem mit einer ausgesparten Oberfläche 202R verbunden, die einen ausgesparten Bereich 112 definiert. Die ausgesparte Oberfläche 202R erstreckt sich von den inneren Seitenwänden 202S1 der ersten Schicht 202a bis zu äußersten Seitenwänden 202S2 der ersten Schicht 202a. Die zweite Schicht 202b ist über der Oberseite 202U der ersten Schicht 202a angeordnet und ist von den äußersten Seitenwänden 202S2 der ersten Schicht 202a um eine von null verschiedene Strecke versetzt.
  • Eine dielektrische Schutzschicht 118 ist auf den inneren Seitenwänden 202S1 der ersten Schicht 202a und auf äußersten Seitenwänden 202S3 der zweiten Schicht 202b angeordnet. Die dielektrische Schutzschicht 118 belegt außerdem die ausgesparte Oberfläche 202R. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid, Siliziumdioxid, Hafniumdioxid, Tantalpentoxid, Aluminiumoxid, Zinkperoxid oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 eine erste Dicke t1 haben, die größer als oder gleich etwa 20 nm ist. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 eine erste Dicke t1 von etwa 20 nm bis etwa 200 nm haben.
  • Bei einigen Ausführungsformen kann sich die dielektrische Schutzschicht 118 zusammenhängend über eine Oberseite 202T der zweiten Schicht 202b erstrecken, sodass die Oberseite 202T vollständig von der dielektrischen Schutzschicht 118 bedeckt ist. Bei anderen Ausführungsformen (nicht dargestellt) weist die Oberseite 202T der zweiten Schicht 202b nicht die dielektrische Schutzschicht 118 auf. Bei diesen Ausführungsformen kann die dielektrische Schutzschicht 118 eine Oberseite haben, die im Wesentlichen zu der Oberseite 202T der zweiten Schicht 202b ausgerichtet ist oder die sich unter der Oberseite 202T der zweiten Schicht 202b befindet.
  • 2B zeigt eine Schnittansicht 204 einiger weiterer Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
  • Wie in der Schnittansicht 204 von 2B gezeigt ist, wird eine dielektrische Schutzschicht 118 auf den inneren Seitenwänden 202S1 der ersten Schicht 202a und auf den äußersten Seitenwänden 202S3 der zweiten Schicht 202b hergestellt. Die ausgesparte Oberfläche 202R erstreckt sich zusammenhängend von einer Position direkt unter der dielektrischen Schutzschicht 118 seitlich vorbei an einer äußersten Seitenwand der dielektrischen Schutzschicht 118.
  • 2C zeigt eine Schnittansicht 206 einiger weiterer Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
  • Wie in der Schnittansicht 206 von 2C gezeigt ist, wird eine dielektrische Schutzschicht 118 auf den inneren Seitenwänden 202S1 der ersten Schicht 202a und auf den äußersten Seitenwänden 202S3 der zweiten Schicht 202b hergestellt. Die dielektrische Schutzschicht 118 erstreckt sich zusammenhängend von den inneren Seitenwänden 202S1 der ersten Schicht 202a über die ausgesparte Oberfläche 202R bis zu den äußersten Seitenwänden 202S2 der ersten Schicht 202a.
  • 2D zeigt eine Schnittansicht 208 einiger weiterer Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
  • Wie in der Schnittansicht 208 von 2D gezeigt ist, erstreckt sich eine dielektrische Schutzschicht 118 von der ausgesparten Oberfläche 202R, entlang den inneren Seitenwänden 202S1 der ersten Schicht 202a und den äußersten Seitenwänden 202S3 der zweiten Schicht 202b bis über die Oberseite 202T der zweiten Schicht 202b. Die dielektrische Schutzschicht 118 weist eine oder mehrere Seitenwände 118s auf, die eine Öffnung 210 über der Oberseite 202T der zweiten Schicht 202b definieren. Bei einigen Ausführungsformen sind die eine oder die mehreren Seitenwände 118s direkt über der Oberseite 202T der zweiten Schicht 202b angeordnet. Bei diesen Ausführungsformen erstreckt sich die dielektrische Schutzschicht 118 mit einer von null verschiedenen Strecke 212 an den äußersten Seitenwänden 202S3 der zweiten Schicht 202b vorbei. Bei einigen Ausführungsformen ist die von null verschiedene Strecke 212 größer als etwa 50 nm. Bei diesen Ausführungsformen beträgt die von null verschiedene Strecke 212 etwa 50 nm bis etwa 2 mm. Bei anderen Ausführungsformen kann die von null verschiedene Strecke 212 größer als etwa 10 nm, größer als etwa 25 nm, größer als etwa 35 nm oder größer als etwa 40 nm sein.
  • 3A zeigt eine Schnittansicht einiger weiterer Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur 300 mit einer dielektrischen Schutzschicht.
  • Die mehrdimensionale Integrierter-Chip-Struktur 300 weist eine erste Schicht 202a und eine zweite Schicht 202b auf. Die erste Schicht 202a weist ein erstes Halbleitersubstrat 102a auf. Die zweite Schicht 202b weist eine Verbindungsstruktur 104 mit einer Mehrzahl von Verbindungsschichten auf, die in einer dielektrischen Struktur auf einer Vorderseite eines zweiten Halbleitersubstrats 102b angeordnet sind. Bei einigen Ausführungsformen erstreckt sich eine Oberseite 102u des ersten Halbleitersubstrats 102a seitlich an gegenüberliegenden Seiten der zweiten Schicht 202b vorbei. Eine Mehrzahl von Substrat-Durchkontaktierungen (TSVs) 302 erstreckt sich von der Vorderseite des zweiten Halbleitersubstrats 102b bis zu dessen Rückseite. Bei einigen Ausführungsformen kann das erste Halbleitersubstrat 102a eine erste Dicke haben, die größer als eine zweite Dicke des zweiten Halbleitersubstrats 102b ist.
  • Eine dielektrische Schutzschicht 118 wird auf Seitenwänden des zweiten Halbleitersubstrats 102b und der Verbindungsstruktur 104 hergestellt. Die dielektrische Schutzschicht 118 trennt das erste Halbleitersubstrat 102a von der Verbindungsstruktur 104. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 eine Oberseite 118t haben, die im Wesentlichen zu einer Rückseite des zweiten Halbleitersubstrats 102b ausgerichtet ist, die von dem ersten Halbleitersubstrat 102a weg zeigt.
  • 3B zeigt eine Schnittansicht einiger weiterer Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur 304 mit einer dielektrischen Schutzschicht.
  • Die mehrdimensionale Integrierter-Chip-Struktur 304 weist eine erste Schicht 202a und eine zweite Schicht 202b auf. Die erste Schicht 202a weist ein erstes Halbleitersubstrat 102a mit einem mittleren Bereich 110 auf, der einen ausgesparten Bereich 112 umschließt. Der mittlere Bereich 110 wird von einer Oberseite 102u des ersten Halbleitersubstrats 102a definiert. Der ausgesparte Bereich 112 wird von einer inneren Seitenwand 102s des ersten Halbleitersubstrats 102a und von einer ausgesparten Oberfläche 102r des ersten Halbleitersubstrats 102a definiert. Die zweite Schicht 202b weist eine Verbindungsstruktur 104 auf einer Vorderseite eines zweiten Halbleitersubstrats 102b auf. Bei einigen Ausführungsformen wird die Verbindungsstruktur 104 mittels eines Bondbereichs 308 an die Oberseite 102u gebondet.
  • Bei einigen Ausführungsformen kann die ausgesparte Oberfläche 102r des ersten Halbleitersubstrats 102a eine erste Breite 310 haben. Bei einigen Ausführungsformen kann die erste Breite 310 kleiner als oder gleich etwa 2 µm sein. Bei anderen Ausführungsformen kann die erste Breite 310 etwa 5 mm bis etwa 20 mm betragen. Bei noch weiteren Ausführungsformen kann die erste Breite 310 etwa 10 mm bis etwa 30 mm betragen. Bei einigen Ausführungsformen kann die innere Seitenwand 102s des ersten Halbleitersubstrats 102a eine erste Tiefe 312 haben. Bei einigen Ausführungsformen kann die erste Tiefe 312 größer als oder gleich etwa 20 µm sein.
  • Eine dielektrische Schutzschicht 118 wird auf der ausgesparten Oberfläche 102r des ersten Halbleitersubstrats 102a und entlang der inneren Seitenwand 102s des ersten Halbleitersubstrats 102a, auf der Verbindungsstruktur 104 und auf dem zweiten Halbleitersubstrat 102b hergestellt. Bei einigen Ausführungsformen kann sich die dielektrische Schutzschicht 118 über eine Rückseite des zweiten Halbleitersubstrats 102b erstrecken.
  • Die 4A bis 4D zeigen einige Ausführungsformen von mehrdimensionalen Integrierter-Chip-Strukturen mit einer dielektrischen Schutzschicht und einer Hybridbondgrenzfläche.
  • 4A zeigt eine Schnittansicht einiger Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur 400, die Vorderseite an Vorderseite an eine dielektrische Schutzschicht gebondet ist.
  • Die mehrdimensionale Integrierter-Chip-Struktur 400 weist eine erste Schicht 202a und eine zweite Schicht 202b auf. Die erste Schicht 202a weist ein erstes Halbleitersubstrat 102a mit einem mittleren Bereich 110 auf, der einen ausgesparten Bereich 112 umschließt. Eine erste Verbindungsstruktur 104a wird auf dem mittleren Bereich 110 des ersten Halbleitersubstrats 102a hergestellt. Die zweite Schicht 202b weist eine zweite Verbindungsstruktur 104b auf, die auf einer Vorderseite eines zweiten Halbleitersubstrats 102b angeordnet ist. Bei einigen Ausführungsformen kann das erste Halbleitersubstrat 102a eine erste Dicke haben, die kleiner als eine zweite Dicke des zweiten Halbleitersubstrats 102b ist.
  • Die erste Verbindungsstruktur 104a wird entlang einem Hybridbondbereich 402 an die zweite Verbindungsstruktur 104b gebondet. Der Hybridbondbereich 402 weist eine erste Mehrzahl von leitfähigen Bondelementen 404a, die in einer ersten dielektrischen Schicht 406a angeordnet sind, und eine zweite Mehrzahl von leitfähigen Bondelementen 404b auf, die in einer zweiten dielektrischen Schicht 406b angeordnet sind. Bei einigen Ausführungsformen können die erste Mehrzahl von leitfähigen Bondelementen 404a und die zweite Mehrzahl von leitfähigen Bondelementen 404b Kupfer, Aluminium oder dergleichen aufweisen. Bei einigen Ausführungsformen können die erste dielektrische Schicht 406a und die zweite dielektrische Schicht 406b ein Oxid, ein Nitrid oder dergleichen aufweisen. Entlang einer Hybridgrenzfläche 408 kontaktiert die erste Mehrzahl von leitfähigen Bondelementen 404a die zweite Mehrzahl von leitfähigen Bondelementen 404b entlang einer ersten Grenzfläche, und die erste dielektrische Schicht 406a kontaktiert die zweite dielektrische Schicht 406b entlang einer zweiten Grenzfläche.
  • Eine dielektrische Schutzschicht 118 wird auf Seitenwänden des ersten Halbleitersubstrats 102a, der ersten Verbindungsstruktur 104a, des zweiten Halbleitersubstrats 102b, der zweiten Verbindungsstruktur 104b und des Hybridbondbereichs 402 hergestellt.
  • 4B zeigt eine Schnittansicht einiger weiterer Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur 410, die Vorderseite an Vorderseite an eine dielektrische Schutzschicht gebondet ist.
  • Die mehrdimensionale Integrierter-Chip-Struktur 410 weist eine erste dielektrische Schutzschicht 118a auf, die auf Seitenwänden eines ersten Halbleitersubstrats 102a und einer ersten Verbindungsstruktur 104a angeordnet ist. Die erste dielektrische Schutzschicht 118a kann sich außerdem über eine Oberseite der ersten Verbindungsstruktur 104a erstrecken. Eine zweite dielektrische Schutzschicht 118b ist auf Seitenwänden eines zweiten Halbleitersubstrats 102b und einer zweiten Verbindungsstruktur 104b angeordnet. Die zweite dielektrische Schutzschicht 118b kann sich außerdem über eine Oberseite der zweiten Verbindungsstruktur 104b erstrecken.
  • Die erste Verbindungsstruktur 104a wird entlang einem Hybridbondbereich 402, der zwischen der ersten dielektrischen Schutzschicht 118a und der zweiten dielektrischen Schutzschicht 118b angeordnet ist, an die zweite Verbindungsstruktur 104b gebondet. Der Hybridbondbereich 402 weist eine erste Mehrzahl von leitfähigen Bondelementen 404a, die in einer ersten dielektrischen Schicht 406a angeordnet sind, und eine zweite Mehrzahl von leitfähigen Bondelementen 404b auf, die in einer zweiten dielektrischen Schicht 406b angeordnet sind. Die erste Mehrzahl von leitfähigen Bondelementen 404a ist mittels eines ersten leitfähigen Strukturelements 405a, das sich durch die erste dielektrische Schutzschicht 118a erstreckt, mit der ersten Verbindungsstruktur 104a verbunden. Die zweite Mehrzahl von leitfähigen Bondelementen 404b ist mittels eines zweiten leitfähigen Strukturelements 405b, das sich durch die zweite dielektrische Schutzschicht 118b erstreckt, mit der zweiten Verbindungsstruktur 104b verbunden.
  • Bei einigen Ausführungsformen können sich die erste dielektrische Schicht 406a und die zweite dielektrische Schicht 406b bis zu äußeren Seitenwänden der ersten dielektrischen Schutzschicht 118a und/oder der zweiten dielektrischen Schutzschicht 118b erstrecken. Bei diesen Ausführungsformen werden äußerste Seitenwände der ersten dielektrischen Schicht 406a und der zweiten dielektrischen Schicht 406b nicht von der ersten dielektrische Schutzschicht 118a oder der zweiten dielektrischen Schutzschicht 118b bedeckt.
  • 4C zeigt eine Schnittansicht einiger weiterer Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur 412, die Vorderseite an Vorderseite und Rückseite an Rückseite an eine dielektrische Schutzschicht gebondet ist.
  • Die mehrdimensionale Integrierter-Chip-Struktur 412 weist Folgendes auf: eine erste Schicht 202a mit einer ersten Verbindungsstruktur 104a, die auf einem ersten Halbleitersubstrat 102a angeordnet ist; eine zweite Schicht 202b mit einer zweiten Verbindungsstruktur 104b, die auf einem zweiten Halbleitersubstrat 102b angeordnet ist; und eine dritte Schicht 202c mit einer dritten Verbindungsstruktur 1040, die auf einem dritten Halbleitersubstrat 102c angeordnet ist.
  • Die erste Schicht 202a wird Vorderseite an Vorderseite an die zweite Schicht 202b gebondet, sodass die erste Verbindungsstruktur 104a und die zweite Verbindungsstruktur 104b zwischen einer Vorderseite des ersten Halbleitersubstrats 102a und einer Vorderseite des zweiten Halbleitersubstrats 102b angeordnet sind. Bei einigen Ausführungsformen werden die erste Verbindungsstruktur 104a und die zweite Verbindungsstruktur 104b mittels eines ersten Hybridbondbereichs 402a aneinander gebondet.
  • Die zweite Schicht 202b wird Rückseite an Vorderseite an die dritte Schicht 202c gebondet, sodass die dritte Verbindungsstruktur 104c zwischen einer Rückseite des zweiten Halbleitersubstrats 102b und einer Vorderseite des dritten Halbleitersubstrats 102c angeordnet ist. Bei einigen Ausführungsformen werden das zweite Halbleitersubstrat 102b und die dritte Verbindungsstruktur 104c mittels eines zweiten Hybridbondbereichs 402b aneinander gebondet.
  • Eine erste dielektrische Schutzschicht 118a bedeckt Seitenwände des ersten Halbleitersubstrats 102a, der ersten Verbindungsstruktur 104a, des ersten Hybridbondbereichs 402a, der zweiten Verbindungsstruktur 104b und des zweiten Halbleitersubstrats 102b. Die erste dielektrische Schutzschicht 118a bedeckt außerdem die Rückseite des zweiten Halbleitersubstrats 102b. Eine zweite dielektrische Schutzschicht 118b bedeckt Seitenwände der ersten dielektrischen Schutzschicht 118a, des zweiten Hybridbondbereichs 402b, der dritten Verbindungsstruktur 104c und des dritten Halbleitersubstrats 102c. Die zweite dielektrische Schutzschicht 118b bedeckt außerdem eine Rückseite des dritten Halbleitersubstrats 102c.
  • Eine erste rückseitige Substrat-Durchkontaktierung (BTSV) 414a erstreckt sich durch das zweite Halbleitersubstrat 102b und die erste dielektrische Schutzschicht 118a, um die zweite Verbindungsstruktur 104b mit der dritten Verbindungsstruktur 104c elektrisch zu verbinden. Eine zweite BTSV 414b erstreckt sich durch das dritte Halbleitersubstrat 102c und die zweite dielektrische Schutzschicht 118b, um die zweite Verbindungsstruktur 104b mit der dritten Verbindungsstruktur 104c elektrisch zu verbinden.
  • 4D zeigt eine Schnittansicht einiger weiterer Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur 416, die Vorderseite an Vorderseite und Vorderseite an Rückseite an eine dielektrische Schutzschicht gebondet ist.
  • Die mehrdimensionale Integrierter-Chip-Struktur 416 weist eine erste Schicht 202a, eine zweite Schicht 202b und eine dritte Schicht 202c auf. Die erste Schicht 202a ist mittels eines ersten Hybridbondbereichs 402a Vorderseite an Vorderseite mit der zweiten Schicht 202b verbunden. Die zweite Schicht 202b ist mittels eines zweiten Hybridbondbereichs 402b Vorderseite an Rückseite mit der dritten Schicht 202c verbunden. Eine erste dielektrische Schutzschicht 118a bedeckt Seitenwände und eine horizontal verlaufende Oberfläche der ersten Schicht 202a. Eine zweite dielektrische Schutzschicht 118b bedeckt Seitenwände und eine horizontal verlaufende Oberfläche der zweiten Schicht 202b. Eine dritte dielektrische Schutzschicht 118c bedeckt Seitenwände der ersten dielektrischen Schutzschicht 118a, der zweiten dielektrischen Schutzschicht 118b, des ersten Hybridbondbereichs 402a, des zweiten Hybridbondbereichs 402b und der dritten Schicht 202c.
  • 5 zeigt eine Schnittansicht einiger weiterer Ausführungsformen einer mehrdimensionalen Integrierter-Chip-Struktur 500 mit einer dielektrischen Schutzschicht und einer dielektrischen Bondgrenzfläche.
  • Die mehrdimensionale Integrierter-Chip-Struktur 500 weist eine erste Schicht 202a, eine zweite Schicht 202b und eine dritte Schicht 202c auf. Die erste Schicht 202a ist mittels eines ersten dielektrischen Bondbereichs 502a, der zwei unterschiedliche dielektrische Strukturen 504a und 504b, die entlang einer ersten dielektrischen Grenzfläche 506a zusammentreffen, umfasst, Vorderseite an Vorderseite mit der zweiten Schicht 202b verbunden. Die zweite Schicht 202b ist mittels eines zweiten dielektrischen Bondbereichs 502b, der zwei unterschiedliche dielektrische Strukturen 504c und 504d, die entlang einer zweiten dielektrischen Grenzfläche 506b zusammentreffen, umfasst, Vorderseite an Rückseite mit der dritten Schicht 202c verbunden. Bei einigen Ausführungsformen kann eine dritte dielektrische Struktur 504c eine oder mehrere Umverteilungsschichten 507 umschließen, die ein leitfähiges Material aufweisen. Eine erste dielektrische Schutzschicht 118a bedeckt Seitenwände der ersten Schicht 202a, der zweiten Schicht 202b und des ersten dielektrischen Bondbereichs 502a. Eine zweite dielektrische Schutzschicht 118b bedeckt Seitenwände der ersten dielektrischen Schutzschicht 118a, des zweiten dielektrischen Bondbereichs 502b und der dritten Schicht 202c.
  • Eine erste BTSV 508a erstreckt sich durch die erste dielektrische Schutzschicht 118a, die zweite Schicht 202b und die erste dielektrische Grenzfläche 506a des ersten dielektrischen Bondbereichs 502a. Eine zweite BTSV 508b erstreckt sich durch die zweite dielektrische Schutzschicht 118b, die dritte Schicht 202c und die zweite dielektrische Grenzfläche 506b des zweiten dielektrischen Bondbereichs 502b. Die zweite BTSV 508b kontaktiert Verbindungsschichten in der zweiten Schicht 202b und der dritten Schicht 202c elektrisch.
  • Die 6 und 7 zeigen Schnittansichten einiger Ausführungsformen von vereinzelten (z. B. zertrennten) Integrierter-Chip-Strukturen mit einer dielektrischen Schutzschicht.
  • 6 zeigt eine Schnittansicht einer Ausführungsform einer vereinzelten Integrierter-Chip-Struktur 600.
  • Die vereinzelte Integrierter-Chip-Struktur 600 weist eine Mehrzahl von IC-Dies 602a bis 602c auf, die aufeinandergestapelt sind. Bei einigen Ausführungsformen kann die Mehrzahl von IC-Dies 602a bis 602c einen ersten IC-Die 602a, einen zweiten IC-Die 602b und einen dritten IC-Die 602c umfassen. Der erste IC-Die 602a, der zweite IC-Die 602b und der dritte IC-Die 602c weisen jeweils eine Verbindungsstruktur 104 auf, die auf einem Halbleitersubstrat 102 angeordnet ist. Der IC-Die 602a ist mittels eines ersten Hybridbondbereichs 402a an den zweiten IC-Die 602b gebondet, und der zweite IC-Die 602b ist mittels eines zweiten Hybridbondbereichs 402b an den dritten IC-Die 602c gebondet. Seitenwände des ersten IC-Dies 602a, des zweiten IC-Dies 602b und des dritten IC-Dies 602c sind im Wesentlichen entlang einer Linie ausgerichtet, die senkrecht zu einer Oberseite des ersten IC-Dies 602a ist.
  • Eine erste dielektrische Schutzschicht 118a ist zwischen zwei der IC-Dies angeordnet. Zum Beispiel kann bei einigen Ausführungsformen die erste dielektrische Schutzschicht 118a zwischen dem zweiten IC-Die 602b und dem dritten IC-Die 602c angeordnet sein. Bei einigen Ausführungsformen ist eine zweite dielektrische Schutzschicht 118b über dem dritten IC-Die 602b angeordnet. Die erste dielektrische Schutzschicht 118a und die zweite dielektrische Schutzschicht 118b haben Ober- und Unterseiten, die sich zwischen gegenüberliegenden äußersten Seitenwänden der ersten dielektrischen Schutzschicht 118a bzw. der zweiten dielektrischen Schutzschicht 118b erstrecken. Bei einigen Ausführungsformen sind die äußersten Seitenwände der ersten dielektrischen Schutzschicht 118a und der zweiten dielektrischen Schutzschicht 118b im Wesentlichen zu äußersten Seitenwänden des ersten IC-Dies 602a, des zweiten IC-Dies 602b und des dritten IC-Dies 602c ausgerichtet. Bei einigen Ausführungsformen sind die erste dielektrische Schutzschicht 118a und die zweite dielektrische Schutzschicht 118b nicht entlang Seitenwänden eines oder mehrerer der Mehrzahl von IC-Dies 602a bis 602c angeordnet.
  • Bei einigen Ausführungsformen können der erste IC-Die 602a, der zweite IC-Die 602b und/oder der dritte IC-Die 602c einen beschädigten Bereich 114 aufweisen, der entlang einer ersten Seite der vereinzelten Integrierter-Chip-Struktur 600 angeordnet ist. Der beschädigte Bereich 114 kann eine oder mehrere Aussparungen 116 in einem dielektrischen Material definieren. Bei einigen Ausführungsformen kann eine gegenüberliegende zweite Seite der vereinzelten Integrierter-Chip-Struktur 600 keinen beschädigten Bereich aufweisen.
  • Bei einigen Ausführungsformen ist eine Passivierungsstruktur 604 mit einer oder mehreren Passivierungsschichten 604a und 604b über der zweiten dielektrischen Schutzschicht 118b angeordnet. Bei einigen Ausführungsformen können eine oder mehrere Umverteilungsschichten 606 in der Passivierungsstruktur 604 angeordnet sein. Die eine oder die mehreren Umverteilungsschichten 606 können so konfiguriert sein, dass sie die Mehrzahl von IC-Dies 602a bis 602c mit einem Bondpad 608 elektrisch verbinden, das auf oder über der Passivierungsstruktur 604 angeordnet ist. Bei einigen Ausführungsformen ist ein leitfähiger Lötkontakthügel 610 auf dem Bondpad 608 angeordnet.
  • 7 zeigt eine Schnittansicht einer weiteren Ausführungsform einer vereinzelten Integrierter-Chip-Struktur 700.
  • Die vereinzelte Integrierter-Chip-Struktur 700 weist eine Mehrzahl von IC-Dies 602a und 602b auf, die aufeinandergestapelt sind. Bei einigen Ausführungsformen kann die Mehrzahl von IC-Dies 602a und 602b einen ersten IC-Die 602a und einen zweiten IC-Die 602b umfassen. Der IC-Die 602a ist mittels eines ersten Hybridbondbereichs 402a an den zweiten IC-Die 602b gebondet. Eine erste dielektrische Schutzschicht 118a und eine zweite dielektrische Schutzschicht 118b sind auf gegenüberliegenden Seiten des Hybridbondbereichs 402 angeordnet. Die erste dielektrische Schutzschicht 118a trennt den Hybridbondbereich 402 von der ersten Verbindungsstruktur 104a. Die zweite dielektrische Schutzschicht 118b trennt den Hybridbondbereich 402 von der zweiten Verbindungsstruktur 104b.
  • Die 8 bis 11 zeigen Schnittansichten 800 bis 1100 einiger Ausführungsformen eines Verfahrens zum Herstellen einer Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht. Obwohl die 8 bis 11 für ein Verfahren beschrieben werden, dürfte wohlverstanden sein, dass die in diesen Figuren offenbarten Strukturen nicht auf dieses Verfahren beschränkt sind, sondern als Strukturen eigenständig und unabhängig von dem Verfahren verwendet werden können.
  • Wie in der Schnittansicht 800 von 8 gezeigt ist, werden ein oder mehrere Transistorbauelemente 103 in einem ersten Halbleitersubstrat 102a hergestellt. Bei verschiedenen Ausführungsformen kann das erste Halbleitersubstrat 102a jede Art von Halbleiterkörper (z. B. Silizium, SiGe, SOI usw.) sein, wie etwa ein Halbleiterwafer und/oder ein oder mehrere Dies auf einem Wafer, sowie jede andere Art von Halbleiter- und/oder epitaxialen Schichten, die damit assoziiert sind. Bei einigen Ausführungsformen können die Transistorbauelemente 103 einen Transistor umfassen, der durch Abscheiden einer dielektrischen Gateschicht und einer Gateelektrodenschicht über dem ersten Halbleitersubstrat 102a hergestellt wird. Die dielektrische Gateschicht und die Gateelektrodenschicht werden anschließend strukturiert, um ein Gatedielektrikum und eine Gateelektrode herzustellen. Das erste Halbleitersubstrat 102a kann dann implantiert werden, um einen Source-Bereich und einen Drain-Bereich in dem ersten Halbleitersubstrat 102a auf gegenüberliegenden Seiten der Gateelektrode herzustellen.
  • Nach der Herstellung der Transistorbauelemente 103 wird eine erste Verbindungsstruktur 104a über einer Oberseite 102u des ersten Halbleitersubstrats 102a hergestellt. Die erste Verbindungsstruktur 104a weist eine dielektrische Struktur 106 mit einer oder mehreren aufeinandergestapelten ILD-Schichten 106a bis 106d auf, die jeweils eine oder mehrere Verbindungsschichten 108 umschließen. Bei einigen Ausführungsformen kann die erste Verbindungsstruktur 104a wie folgt hergestellt werden: Herstellen einer ILD-Schicht über dem ersten Halbleitersubstrat 102a; selektives Ätzen der ILD-Schicht (z. B. eines Oxids, eines Low-k-Dielektrikums oder eines Ultra-low-k-Dielektrikums), um eine Durchkontaktierungsöffnung und/oder einen Graben in der ILD-Schicht zu definieren; Abscheiden eines leitfähigen Materials (z. B. Kupfer, Aluminium usw.) in der Durchkontaktierungsöffnung und/oder dem Graben, um die Öffnung zu füllen; und Durchführen eines Planarisierungsprozesses (z. B. einer chemischmechanischen Polierung). Bei einigen Ausführungsformen kann die ILD-Schicht eine oder mehrere der folgenden Verbindungen aufweisen: Siliziumdioxid, dotiertes Siliziumdioxid (z. B. Kohlenstoff-dotiertes Siliziumdioxid), Siliziumoxidnitrid, Borsilicatglas (BSG), Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG) oder dergleichen.
  • Wie in der Schnittansicht 900 von 9 gezeigt ist, wird ein Kantenbeschneidungsprozess durchgeführt. Mit dem Kantenbeschneidungsprozess werden Teile des ersten Halbleitersubstrats 102a und der ersten Verbindungsstruktur 104a entlang einem Umfang des ersten Halbleitersubstrats 102a entfernt. Durch das Entfernen der Teile des ersten Halbleitersubstrats 102a in dem Kantenbeschneidungsprozess werden ein mittlerer Bereich 110 und ein ausgesparter Bereich 112 des ersten Halbleitersubstrats 102a definiert. Bei einigen Ausführungsformen wird der ausgesparte Bereich 112 von einer ausgesparten Oberfläche definiert, die mit einer Oberseite 102u durch eine innere Seitenwand 102s des ersten Halbleitersubstrats 102a verbunden ist.
  • Bei einigen Ausführungsformen kann der Kantenbeschneidungsprozess dadurch durchgeführt werden, dass ein Messer 902 in Kontakt mit dem ersten Halbleitersubstrat 102a und der ersten Verbindungsstruktur 104a entlang einer geschlossenen Schleife gebracht wird, die sich entlang einem Umfang des ersten Halbleitersubstrats 102a erstreckt. Das Messer 902 hat Schleifelemente 904 (z. B. Diamantteilchen), die auf einen Kern 906 geklebt sind, der einen kreisförmigen Querschnitt hat. Der Kern 906 ist so konfiguriert, dass er sich um eine Achse 908 dreht, wenn die Schleifelemente 904 in Kontakt mit dem ersten Halbleitersubstrat 102a und der ersten Verbindungsstruktur 104a gebracht werden. Während des Kantenbeschneidungsprozesses trägt das Messer 902 mechanische Spannungen in die erste Verbindungsstruktur 104a ein. Die Spannungen können die erste Verbindungsstruktur 104a beschädigen und können einen beschädigten Bereich 114 erzeugen, der eine oder mehrere Aussparungen 116 in der ersten Verbindungsstruktur 104a definiert.
  • Wie in der Schnittansicht 1000 von 10 gezeigt ist, kann nach der Beendigung des Kantenbeschneidungsprozesses ein Reinigungsprozess durchgeführt werden. Bei einigen Ausführungsformen kann der Reinigungsprozess ein Nassreinigungsprozess sein. Bei diesen Ausführungsformen können bei dem Nassreinigungsprozess das erste Halbleitersubstrat 102a und die erste Verbindungsstruktur 104a mit einer oder mehreren Flüssigkeiten 1002 (z. B. Aceton, vollentsalztes Wasser usw.) behandelt werden, um Rückstände aus dem Kantenbeschneidungsprozess zu entfernen. Bei anderen Ausführungsformen kann der Reinigungsprozess ein Trockenreinigungsprozess sein.
  • Wie in der Schnittansicht 1100 von 11 gezeigt ist, kann nach der Beendigung des Reinigungsprozesses ein Temperprozess 1102 durchgeführt werden. Der Temperprozess 1102 wird durchgeführt, um unerwünschte Feuchte (z. B. Feuchte von einem Nassreinigungsprozess) aus dem ersten Halbleitersubstrat 102a und der ersten Verbindungsstruktur 104a zu entfernen. Der Temperprozess 1102 kann durch Behandeln des ersten Halbleitersubstrats 102a und der ersten Verbindungsstruktur 104a mit einer erhöhten Temperatur erfolgen. Bei einigen Ausführungsformen kann die erhöhte Temperatur höher als etwa 100 °C sein. Bei weiteren Ausführungsformen kann die erhöhte Temperatur höher als etwa 200 °C, höher als etwa 300 °C, höher als etwa 400 °C oder höher als etwa 500 °C sein. Bei einigen Ausführungsformen kann die erhöhte Temperatur etwa 100 °C bis etwa 300 °C betragen.
  • Wie in der Schnittansicht 1200 von 12A gezeigt ist, wird eine dielektrische Schutzschicht 118 entlang einer äußersten Seitenwand 104s der ersten Verbindungsstruktur 104a hergestellt, die von dem Kantenbeschneidungsprozess definiert wird. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 auch auf einer Seitenwand des ersten Halbleitersubstrats 102a, entlang einer ausgesparten Oberfläche 102r des ersten Halbleitersubstrats 102a und/oder in Aussparungen 116 des beschädigten Bereichs 114 hergestellt werden.
  • Bei einigen Ausführungsformen weist die dielektrische Schutzschicht 118 Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid, Siliziumdioxid, Hafniumdioxid, Tantalpentoxid, Aluminiumoxid, Zinkperoxid oder dergleichen auf. Die dielektrische Schutzschicht 118 hat eine erste Dicke t1 entlang den Seitenwänden der ersten Verbindungsstruktur 104a und eine zweite Dicke t2 direkt über der ersten Verbindungsstruktur 104a. Bei einigen Ausführungsformen ist die erste Dicke t1 größer als oder gleich etwa 80 % der zweiten Dicke t2. Bei einigen Ausführungsformen ist die erste Dicke t1 größer als oder gleich etwa 90 % der zweiten Dicke t2. Bei einigen Ausführungsformen beträgt die erste Dicke t1 etwa 80 % bis etwa 100 % der zweiten Dicke t2.
  • Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 mit einem oder mehreren Ätzmitteln (z. B. einem Nassätzmittel, das zum Entfernen eines Fotoresists beim Strukturieren einer BTSV verwendet wird) während späterer Herstellungsprozesse behandelt werden. Daher muss die dielektrische Schutzschicht 118 eine Dicke und/oder eine Dichte haben, die eine ausreichende Ätzbeständigkeit bietet, um die erste Verbindungsstruktur 104a gegen weitere Beschädigung zu schützen. Bei einigen Ausführungsformen ist die erste Dicke t1 der dielektrischen Schutzschicht 118 größer als oder gleich etwa 20 nm. Eine erste Dicke t1, die größer als oder gleich etwa 20 nm ist, ist in der Lage, die Verbindungsstruktur 104 gegen spätere Ätzprozesse zu schützen. Bei diesen Ausführungsformen beträgt die erste Dicke t1 etwa 20 nm bis etwa 200 nm. Bei anderen Ausführungsformen kann die erste Dicke t1 der dielektrischen Schutzschicht 118 größer als oder gleich etwa 50 nm, größer als oder gleich etwa 75 nm oder größer als oder gleich etwa 100 nm sein. Eine erste Dicke t1, die mehr als 80 % der zweiten Dicke t2 beträgt, ermöglicht eine effiziente und kostengünstige Abscheidung der dielektrischen Schutzschicht 118 mit der ersten Dicke t1 (die z. B. mehr als 20 nm beträgt), die in der Lage ist, die erste Verbindungsstruktur 104a gegen weitere Beschädigung zu schützen.
  • Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 eine relativ niedrige Ätzrate haben, um die erste Verbindungsstruktur 104a während späterer Nassätzprozesse zu schützen. Zum Beispiel kann die dielektrische Schutzschicht 118 bei einigen Ausführungsformen eine Nassätzrate von weniger als etwa 50 nm/min haben. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 eine Nassätzrate haben, die kleiner als etwa 35 nm/min ist, wenn die Schutzschicht 118 mit einem Nassätzmittel behandelt wird, das verdünnte Fluorwasserstoffsäure (z. B. mit einem Verhältnis von H2O zu HF von 100 : 1 bei Raumtemperatur) umfasst.
  • Bei einigen Ausführungsformen (die in einer Schnittansicht 1200 von 12A gezeigt sind) kann die dielektrische Schutzschicht 118 durch plasmaunterstützte Atomlagenabscheidung (PEALD), Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), IPM-Abscheidung (IPM: integrierte Profilmodulation) oder metallorganische chemische Aufdampfung (MOCVD) abgeschieden werden. Bei diesen Ausführungsformen kann die dielektrische Schutzschicht 118 das erste Halbleitersubstrat 102a und die erste Verbindungsstruktur 104a vollständig bedecken.
  • Bei anderen Ausführungsformen (die in einer Schnittansicht 1202 von 12B gezeigt sind) kann die dielektrische Schutzschicht 118 durch Schrägabscheidung hergestellt werden. Bei diesen Ausführungsformen wird die dielektrische Schutzschicht 118 über einem äußeren Bereich des ersten Halbleitersubstrats 102a, jedoch nicht über einer Mitte des ersten Halbleitersubstrats 102a hergestellt. Die resultierende dielektrische Schutzschicht 118 weist eine oder mehrere Seitenwände 118s auf, die eine Öffnung 210 über der ersten Verbindungsstruktur 104a definieren.
  • 13 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1300 zum Herstellen einer Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
  • Die hier beschriebenen Verfahren (z. B. die Verfahren 1300, 1800, 2300 und 2800) werden hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als denen ausgeführt werden, die hier dargestellt und/oder beschrieben werden. Darüber hinaus sind möglicherweise nicht alle dargestellten Schritte erforderlich, um hier einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren. Außerdem können ein oder mehrere der hier beschriebenen Schritte in nur einem Schritt oder in mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • In einem Schritt 1302 wird eine erste Verbindungsstruktur über einem ersten Halbleitersubstrat hergestellt. 8 zeigt eine Schnittansicht 800 einiger Ausführungsformen, die dem Schritt 1302 entspricht.
  • In einem Schritt 1304 wird ein Kantenbeschneidungsprozess durchgeführt, um Teile des ersten Halbleitersubstrats und der ersten Verbindungsstruktur entlang einem Umfang des ersten Halbleitersubstrats zu entfernen. 9 zeigt eine Schnittansicht 900 einiger Ausführungsformen, die dem Schritt 1304 entspricht.
  • In einem Schritt 1306 wird ein Nassreinigungsprozess an dem ersten Halbleitersubstrat und der ersten Verbindungsstruktur durchgeführt. 10 zeigt eine Schnittansicht 1000 einiger Ausführungsformen, die dem Schritt 1306 entspricht.
  • In einem Schritt 1308 wird ein Temperprozess an dem ersten Halbleitersubstrat und der ersten Verbindungsstruktur durchgeführt. 11 zeigt eine Schnittansicht 1100 einiger Ausführungsformen, die dem Schritt 1308 entspricht.
  • In einem Schritt 1310 wird eine dielektrische Schutzschicht entlang Seitenwänden der ersten Verbindungsstruktur hergestellt, die von dem Kantenbeschneidungsprozess definiert werden. 12A zeigt eine Schnittansicht 1200 einiger Ausführungsformen, die dem Schritt 1310 entspricht. 12B zeigt eine Schnittansicht 1202 einiger alternativer Ausführungsformen, die dem Schritt 1310 entspricht.
  • Die 14 bis 17D zeigen Schnittansichten 1300 bis 1706 einiger Ausführungsformen eines Verfahrens zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht. Die 13 bis 18H werden zwar für ein Verfahren beschrieben, aber es dürfte wohlverstanden sein, dass die in diesen Figuren gezeigten Strukturen nicht auf dieses Verfahren beschränkt sind, sondern als Strukturen eigenständig und unabhängig von dem Verfahren verwendet werden können. Außerdem wird das Verfahren der 14 bis 17D zwar als ein Wafer-an-Wafer-Bondprozess (W2W-Bondprozess) dargestellt, aber es dürfte wohlverstanden sein, dass das Verfahren auch für einen Chip-an-Wafer-Bondprozess (C2W-Bondprozess) verwendet werden kann.
  • Wie in einer Schnittansicht 1400 von 14 gezeigt ist, werden ein oder mehrere Transistorbauelemente 103 in einem ersten Halbleitersubstrat 102a hergestellt. Ein leitfähiger Kontakt 108a wird in einer ersten ILD-Schicht 106a über dem ersten Halbleitersubstrat 102a hergestellt. Der leitfähige Kontakt 108a wird mit einem oder mehreren der Transistorbauelemente 103 verbunden. Bei einigen Ausführungsformen können das erste Halbleitersubstrat 102a und die erste ILD-Schicht 106a geätzt werden, um eine TSV-Öffnung 1402 zu definieren, die sich in das erste Halbleitersubstrat 102a hinein erstreckt. Bei diesen Ausführungsformen kann in der TSV-Öffnung 1402 ein leitfähiges Material abgeschieden werden, das anschließend mit einem Planarisierungsprozess planarisiert wird, um eine TSV 302 zu definieren.
  • Wie in einer Schnittansicht 1500 von 15 gezeigt ist, werden eine oder mehrere weitere ILD-Schichten 106b bis 106d über der ersten ILD-Schicht 106a hergestellt, um eine dielektrische Struktur 106 über dem ersten Halbleitersubstrat 102a zu definieren. In der einen oder den mehreren weiteren ILD-Schichten 106b bis 106d werden eine oder mehrere Verbindungsschichten 108 hergestellt, um eine erste Verbindungsstruktur 104a zu definieren.
  • Die 16A bis 16D zeigen einige Ausführungsformen eines Kantenbeschneidungsprozesses und eines Bondprozesses zum Herstellen einer mehrschichtigen Halbleiterstruktur.
  • Wie in einer Schnittansicht 1600 von 16A gezeigt ist, wird ein Kantenbeschneidungsprozess durchgeführt, um Teile des ersten Halbleitersubstrats 102a und der ersten Verbindungsstruktur 104a entlang einem Umfang des ersten Halbleitersubstrats 102a zu entfernen. Bei einigen Ausführungsformen kann der Kantenbeschneidungsprozess dadurch durchgeführt werden, dass ein Messer 902 in Kontakt mit dem ersten Halbleitersubstrat 102a und der ersten Verbindungsstruktur 104a entlang einem geschlossenen Schleifenpfad gebracht wird.
  • Wie in einer Schnittansicht 1602 von 16B gezeigt ist, wird eine dielektrische Schutzschicht 118 entlang Seitenwänden der ersten Verbindungsstruktur 104a hergestellt, die durch den Kantenbeschneidungsprozess definiert werden. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 auch auf Seitenwänden des ersten Halbleitersubstrats 102a und/oder entlang einer ausgesparten Oberfläche des ersten Halbleitersubstrats 102a hergestellt werden, die von dem Kantenbeschneidungsprozess definiert werden.
  • Wie in einer Schnittansicht 1604 von 16C gezeigt ist, wird das erste Halbleitersubstrat 102a an ein zweites Halbleitersubstrat 102b gebondet, um eine mehrschichtige Halbleiterstruktur mit einer ersten Schicht 202a und einer zweiten Schicht 202b herzustellen. Bei einigen Ausführungsformen wird das erste Halbleitersubstrat 102a mittels der dielektrischen Schutzschicht 118 an das zweite Halbleitersubstrat 102b gebondet. Bei anderen Ausführungsformen (nicht dargestellt) kann das erste Halbleitersubstrat 102a mittels eines weiteren Bondbereichs an das zweite Halbleitersubstrat 102b gebondet werden.
  • Wie in einer Schnittansicht 1606 von 16D gezeigt ist, wird das erste Halbleitersubstrat 102a gedünnt. Bei verschiedenen Ausführungsformen kann das erste Halbleitersubstrat 102a durch Ätzen und/oder mechanisches Schleifen einer Rückseite des ersten Halbleitersubstrats 102a entlang einer Linie 1608 gedünnt werden. Bei einigen Ausführungsformen kann das erste Halbleitersubstrat 102a mit einem ersten Schleifprozess, einem anschließenden zweiten Schleifprozess und einem chemisch-mechanischen Polierprozess (CMP-Prozess) gedünnt werden. Bei einigen Ausführungsformen kann mit dem ersten Schleifprozess eine erste Oberflächenrauheit erzielt werden, mit dem zweiten Schleifprozess kann eine zweite Oberflächenrauheit erzielt werden, die kleiner als die erste Oberflächenrauheit ist, und mit dem CMP-Prozess kann eine dritte Oberflächenrauheit erzielt werden, die kleiner als die zweite Oberflächenrauheit ist.
  • Die 17A bis 17D zeigen einige alternative Ausführungsformen eines Kantenbeschneidungsprozesses und eines Bondprozesses zum Herstellen einer mehrschichtigen Halbleiterstruktur.
  • Wie in einer Schnittansicht 1700 von 17A gezeigt ist, wird ein Kantenbeschneidungsprozess durchgeführt, um Teile des ersten Halbleitersubstrats 102a und der ersten Verbindungsstruktur 104a entlang einem Umfang des ersten Halbleitersubstrats 102a zu entfernen.
  • Wie in einer Schnittansicht 1702 von 17B gezeigt ist, wird eine erste dielektrische Schutzschicht 118a entlang Seitenwänden der ersten Verbindungsstruktur 104a hergestellt, die durch den Kantenbeschneidungsprozess definiert werden. Bei einigen Ausführungsformen kann die erste dielektrische Schutzschicht 118a auch auf Seitenwänden des ersten Halbleitersubstrats 102a und/oder entlang einer ausgesparten Oberfläche des ersten Halbleitersubstrats 102a hergestellt werden, die von dem Kantenbeschneidungsprozess definiert werden.
  • Wie in einer Schnittansicht 1704 von 17C gezeigt ist, wird das erste Halbleitersubstrat 102a an ein zweites Halbleitersubstrat 102b gebondet, um eine mehrschichtige Halbleiterstruktur mit einer ersten Schicht 202a und einer zweiten Schicht 202b herzustellen. Bei einigen Ausführungsformen kann vor dem Bonden ein zweiter Kantenbeschneidungsprozess an dem zweiten Halbleitersubstrat 102b durchgeführt werden. Bei diesen Ausführungsformen kann vor dem Bonden eine zweite dielektrische Schutzschicht 118b über dem zweiten Halbleitersubstrat 102b hergestellt werden.
  • Bei einigen Ausführungsformen können vor dem Bonden ein oder mehrere leitfähige Strukturelemente 405 so hergestellt werden, dass sie sich durch die erste dielektrische Schutzschicht 118a und die zweite dielektrische Schutzschicht 118b erstrecken. Bei diesen Ausführungsformen wird das erste Halbleitersubstrat 102a mittels der ersten dielektrischen Schutzschicht 118a und der zweiten dielektrischen Schutzschicht 118b an das zweite Halbleitersubstrat 102b gebondet. Bei anderen Ausführungsformen (nicht dargestellt) wird das erste Halbleitersubstrat 102a mittels eines Bondbereichs (z. B. eines Hybridbondbereichs oder eines dielektrischen Bondbereichs) an das zweite Halbleitersubstrat 102b gebondet.
  • Wie in einer Schnittansicht 1706 von 17D gezeigt ist, wird das erste Halbleitersubstrat 102a gedünnt.
  • 18 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1800 zum Herstellen einer mehrschichtigen Halbleiterstruktur mit einer dielektrischen Schutzschicht.
  • In einem Schritt 1802 werden ein oder mehrere Transistorbauelemente in einem ersten Halbleitersubstrat hergestellt. 14 zeigt eine Schnittansicht 1400 einiger Ausführungsformen, die dem Schritt 1802 entspricht.
  • In einem Schritt 1804 wird eine Substrat-Durchkontaktierung (TSV) in dem ersten Halbleitersubstrat hergestellt. 14 zeigt eine Schnittansicht 1400 einiger Ausführungsformen, die dem Schritt 1804 entspricht.
  • In einem Schritt 1806 wird eine erste Verbindungsstruktur über dem ersten Halbleitersubstrat hergestellt. 15 zeigt eine Schnittansicht 1500 einiger Ausführungsformen, die dem Schritt 1806 entspricht.
  • In einem Schritt 1808 wird ein Kantenbeschneidungsprozess an der ersten Verbindungsstruktur und dem ersten Halbleitersubstrat durchgeführt. 16A zeigt eine Schnittansicht 1600 einiger Ausführungsformen, die dem Schritt 1808 entspricht.
  • In einem Schritt 1810 wird eine dielektrische Schutzschicht entlang Seitenwänden der ersten Verbindungsstruktur hergestellt. 16B zeigt eine Schnittansicht 1602 einiger Ausführungsformen, die dem Schritt 1810 entspricht. 17B zeigt eine Schnittansicht 1702 einiger alternativer Ausführungsformen, die dem Schritt 1810 entspricht.
  • In einem Schritt 1812 wird das erste Halbleitersubstrat an ein zweites Halbleitersubstrat gebondet, um eine mehrschichtige Halbleiterstruktur herzustellen. 16C zeigt eine Schnittansicht 1604 einiger Ausführungsformen, die dem Schritt 1812 entspricht. 17C zeigt eine Schnittansicht 1704 einiger alternativer Ausführungsformen, die dem Schritt 1812 entspricht.
  • In einem Schritt 1814 wird das erste Halbleitersubstrat gedünnt. 16D zeigt eine Schnittansicht 1606 einiger Ausführungsformen, die dem Schritt 1814 entspricht. 17D zeigt eine Schnittansicht 1706 einiger alternativer Ausführungsformen, die dem Schritt 1814 entspricht.
  • In einem Schritt 1816 wird die mehrschichtige Halbleiterstruktur zertrennt, um eine Mehrzahl von mehrdimensionalen integrierten Chips herzustellen.
  • Die 19 bis 22H zeigen Schnittansichten 1900 bis 2216 einiger weiterer Ausführungsformen eines Verfahrens zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht. Obwohl die 19 bis 22H für ein Verfahren beschrieben werden, dürfte wohlverstanden sein, dass die in diesen Figuren offenbarten Strukturen nicht auf dieses Verfahren beschränkt sind, sondern als Strukturen eigenständig und unabhängig von dem Verfahren verwendet werden können. Außerdem wird das Verfahren der 19 bis 22H zwar als ein Wafer-an-Wafer-Bondprozess (W2W-Bondprozess) dargestellt, aber es dürfte wohlverstanden sein, dass das Verfahren auch für einen Chip-an-Wafer-Bondprozess (C2W-Bondprozess) verwendet werden kann.
  • Wie in einer Schnittansicht 1900 von 19 gezeigt ist, werden ein oder mehrere Transistorbauelemente 103 in einem ersten Halbleitersubstrat 102a hergestellt. Ein leitfähiger Kontakt 108a wird in einer ersten ILD-Schicht 106a über dem ersten Halbleitersubstrat 102a hergestellt. Bei einigen Ausführungsformen kann anschließend eine TSV 302 in dem ersten Halbleitersubstrat 102a hergestellt werden.
  • Wie in einer Schnittansicht 2000 von 20 gezeigt ist, werden eine oder mehrere weitere ILD-Schichten 106b bis 106d über der ersten ILD-Schicht 106a hergestellt, um eine dielektrische Struktur 106 über dem ersten Halbleitersubstrat 102a zu definieren. In der einen oder den mehreren weiteren ILD-Schichten 106b bis 106d werden eine oder mehrere Verbindungsschichten 108 hergestellt, um eine erste Verbindungsstruktur 104a zu definieren.
  • Die 21A bis 21D zeigen Schnittansichten einiger Ausführungsformen eines Kantenbeschneidungsprozesses und eines Bondprozesses zum Herstellen einer mehrschichtigen Halbleiterstruktur.
  • Wie in einer Schnittansicht 2100 von 21A gezeigt ist, wird das erste Halbleitersubstrat 102a an ein zweites Halbleitersubstrat 102b gebondet, um eine mehrschichtige Halbleiterstruktur mit einer ersten Schicht 202a und einer zweiten Schicht 202b herzustellen. Bei einigen Ausführungsformen wird das erste Halbleitersubstrat 102a mittels eines Bondbereichs 308 an das zweite Halbleitersubstrat 102b gebondet.
  • Wie in einer Schnittansicht 2102 von 21B gezeigt ist, wird das erste Halbleitersubstrat 102a gedünnt. Bei verschiedenen Ausführungsformen kann das erste Halbleitersubstrat 102a durch Ätzen und/oder mechanisches Schleifen einer Rückseite des ersten Halbleitersubstrats 102a entlang einer Linie 2104 gedünnt werden.
  • Wie in einer Schnittansicht 2106 von 21C gezeigt ist, wird ein Kantenbeschneidungsprozess durchgeführt, um Teile des ersten Halbleitersubstrats 102a, des zweiten Halbleitersubstrats 102b und der ersten Verbindungsstruktur 104a entlang einem Umfang des zweiten Halbleitersubstrats 102b zu entfernen.
  • Wie in einer Schnittansicht 2108 von 21D gezeigt ist, wird eine dielektrische Schutzschicht 118 entlang Seitenwänden der ersten Verbindungsstruktur 104a hergestellt, die durch den Kantenbeschneidungsprozess definiert werden. Bei einigen Ausführungsformen kann die dielektrische Schutzschicht 118 auch auf Seitenwänden des ersten Halbleitersubstrats 102a, auf Seitenwänden des zweiten Halbleitersubstrats 102b und/oder entlang einer ausgesparten Oberfläche des zweiten Halbleitersubstrats 102b hergestellt werden.
  • Die 22A bis 22H zeigen einige weitere Ausführungsformen eines Kantenbeschneidungsprozesses und eines Bondprozesses zum Herstellen einer mehrschichtigen Halbleiterstruktur.
  • Wie in einer Schnittansicht 2200 von 22A gezeigt ist, wird eine erste Mehrzahl von leitfähigen Bondelementen 404a in einer ersten dielektrischen Schicht 406a hergestellt, die über der ersten Verbindungsstruktur 104a hergestellt wird.
  • Wie in einer Schnittansicht 2202 von 22B gezeigt ist, wird das erste Halbleitersubstrat 102a an ein zweites Halbleitersubstrat 102b gebondet, um eine mehrschichtige Halbleiterstruktur mit einer ersten Schicht 202a und einer zweiten Schicht 202b zu definieren. Bei einigen Ausführungsformen wird das erste Halbleitersubstrat 102a an das zweite Halbleitersubstrat 102b mittels eines ersten Hybridbondbereichs 402a gebondet, der dadurch entsteht, dass die erste Mehrzahl von leitfähigen Bondelementen 404a in der ersten dielektrischen Schicht 406a in Kontakt mit einer zweiten Mehrzahl von leitfähigen Bondelementen 404b in einer zweiten dielektrischen Schicht 406b gebracht wird.
  • Wie in einer Schnittansicht 2204 von 22C gezeigt ist, wird ein erster Kantenbeschneidungsprozess durchgeführt, um Teile der mehrschichtigen Halbleiterstruktur entlang einem Umfang des zweiten Halbleitersubstrats 102b zu entfernen.
  • Wie in einer Schnittansicht 2206 von 22D gezeigt ist, wird eine erste dielektrische Schutzschicht 118a entlang Seitenwänden der ersten Schicht 202a und der zweiten Schicht 202b hergestellt, die von dem ersten Kantenbeschneidungsprozess definiert werden. Bei einigen Ausführungsformen kann die erste dielektrische Schutzschicht 118a auch auf einer ausgesparten Oberfläche des zweiten Halbleitersubstrats 102b hergestellt werden.
  • Wie in einer Schnittansicht 2208 von 22E gezeigt ist, kann das erste Halbleitersubstrat 102a entlang einer Linie 2210 gedünnt werden.
  • Wie in einer Schnittansicht 2212 von 22F gezeigt ist, werden ein drittes Halbleitersubstrat 102c und eine dritte Verbindungsstruktur 1040 mittels eines zweiten Hybridbondbereichs 402b an ein zweites Halbleitersubstrat 102b gebondet, um eine dritte Schicht 202c der mehrschichtigen Halbleiterstruktur herzustellen.
  • Wie in einer Schnittansicht 2214 von 22G gezeigt ist, wird ein zweiter Kantenbeschneidungsprozess durchgeführt, um Teile des dritten Halbleitersubstrats 102c und der dritten Verbindungsstruktur 1040 zu entfernen. Bei einigen Ausführungsformen können mit dem zweiten Kantenbeschneidungsprozess auch Teile der ersten dielektrischen Schutzschicht 118a entfernt werden.
  • Wie in einer Schnittansicht 2214 von 22H gezeigt ist, wird eine zweite dielektrische Schutzschicht 118b entlang Seitenwänden der ersten Schicht 202a, der zweiten Schicht 202b und der dritten Schicht 202c hergestellt, die von dem zweiten Kantenbeschneidungsprozess definiert werden. Nach der Herstellung der zweiten dielektrischen Schutzschicht 118b kann ein zweiter Dünnungsprozess entlang einer Linie 2218 durchgeführt werden, um eine Dicke des dritten Halbleitersubstrats 102c zu reduzieren.
  • 23 zeigt ein Ablaufdiagramm einiger weiterer Ausführungsformen eines Verfahrens 2300 zum Herstellen einer mehrschichtigen Halbleiterstruktur mit einer dielektrischen Schutzschicht.
  • In einem Schritt 2302 werden ein oder mehrere Transistorbauelemente in einem ersten Halbleitersubstrat hergestellt. 19 zeigt eine Schnittansicht 1900 einiger Ausführungsformen, die dem Schritt 2302 entspricht.
  • In einem Schritt 2304 wird eine Substrat-Durchkontaktierung (TSV) in dem ersten Halbleitersubstrat hergestellt. 19 zeigt eine Schnittansicht 1900 einiger Ausführungsformen, die dem Schritt 2304 entspricht.
  • In einem Schritt 2306 wird eine erste Verbindungsstruktur über dem ersten Halbleitersubstrat hergestellt. 20 zeigt eine Schnittansicht 2000 einiger Ausführungsformen, die dem Schritt 2306 entspricht.
  • In einem Schritt 2308 wird das erste Halbleitersubstrat an ein zweites Halbleitersubstrat gebondet, um eine mehrschichtige Halbleiterstruktur zu definieren. 21A zeigt eine Schnittansicht 2100 einiger Ausführungsformen, die dem Schritt 2308 entspricht. Die 22A und 22B zeigen Schnittansichten 2200 und 2202 einiger alternativer Ausführungsformen, die dem Schritt 2308 entsprechen.
  • In einem Schritt 2310 wird ein Dünnungsprozess an der mehrschichtigen Halbleiterstruktur durchgeführt. Bei einigen Ausführungsformen kann der Dünnungsprozess vor den Schritten 2312 und 2314 durchgeführt werden. 21B zeigt eine Schnittansicht 2102 einiger Ausführungsformen. Bei einigen Ausführungsformen kann der Dünnungsprozess nach den Schritten 2312 und 2314 durchgeführt werden. 22E zeigt eine Schnittansicht 2208 dieser Ausführungsformen.
  • In einem Schritt 2312 wird ein Kantenbeschneidungsprozess an der mehrschichtigen Halbleiterstruktur durchgeführt. 21C zeigt eine Schnittansicht 2102 einiger Ausführungsformen, die dem Schritt 2312 entspricht. 22C zeigt eine Schnittansicht 2204 einiger alternativen Ausführungsformen, die dem Schritt 2312 entspricht.
  • In einem Schritt 2314 wird eine dielektrische Schutzschicht entlang Seitenwänden der mehrschichtigen Halbleiterstruktur hergestellt. 21D zeigt eine Schnittansicht 2108 einiger Ausführungsformen, die dem Schritt 2314 entspricht. 22D zeigt eine Schnittansicht 2206 einiger alternativer Ausführungsformen, die dem Schritt 2314 entspricht.
  • Bei einigen Ausführungsformen können die Schritte 2308 bis 2314 (entlang einer Linie 2316) wiederholt werden, um eine mehrdimensionale Halbleiterstruktur mit mehr als zwei Schichten herzustellen. Die 22F bis 22H zeigen Schnittansichten 2212 bis 2216 einiger Ausführungsformen, die einer Wiederholung der Schritte 2308 bis 2314 entsprechen.
  • In einem Schritt 2318 wird die mehrschichtige Halbleiterstruktur zertrennt, um eine Mehrzahl von mehrdimensionalen integrierten Chips herzustellen.
  • Die 24 bis 27H zeigen Schnittansichten 2400 bis 2716 einiger weiterer Ausführungsformen eines Verfahrens zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht. Obwohl die 24 bis 27H für ein Verfahren beschrieben werden, dürfte wohlverstanden sein, dass die in diesen Figuren offenbarten Strukturen nicht auf dieses Verfahren beschränkt sind, sondern als Strukturen eigenständig und unabhängig von dem Verfahren verwendet werden können.
  • Wie in einer Schnittansicht 2400 von 24 gezeigt ist, werden ein oder mehrere Transistorbauelemente 103 in einem ersten Halbleitersubstrat 102a hergestellt. Ein leitfähiger Kontakt 108a wird in einer ersten ILD-Schicht 106a über dem ersten Halbleitersubstrat 102a hergestellt.
  • Wie in einer Schnittansicht 2500 von 25 gezeigt ist, werden eine oder mehrere weitere ILD-Schichten 106b bis 106d über der ersten ILD-Schicht 106a hergestellt, um eine dielektrische Struktur 106 über dem ersten Halbleitersubstrat 102a zu definieren. In der einen oder den mehreren weiteren ILD-Schichten 106b bis 106d werden eine oder mehrere Verbindungsschichten 108 hergestellt, um eine erste Verbindungsstruktur 104a zu definieren.
  • Die 26A bis 26H zeigen Schnittansichten einiger Ausführungsformen eines Kantenbeschneidungsprozesses und eines Bondprozesses zum Herstellen einer mehrschichtigen Halbleiterstruktur.
  • Wie in einer Schnittansicht 2600 von 26A gezeigt ist, wird eine erste Mehrzahl von leitfähigen Bondelementen 404a in einer ersten dielektrischen Schicht 406a hergestellt, die über der ersten Verbindungsstruktur 104a hergestellt wird.
  • Wie in einer Schnittansicht 2602 von 26B gezeigt ist, wird das erste Halbleitersubstrat 102a an ein zweites Halbleitersubstrat 102b gebondet, um eine mehrschichtige Halbleiterstruktur mit einer ersten Schicht 202a und einer zweiten Schicht 202b zu definieren.
  • Wie in einer Schnittansicht 2604 von 26C gezeigt ist, wird ein erster Kantenbeschneidungsprozess durchgeführt, um Teile des ersten Halbleitersubstrats 102a und der ersten Verbindungsstruktur 104a entlang einem Umfang des zweiten Halbleitersubstrats 102b zu entfernen. Bei einigen Ausführungsformen kann außerdem ein erster Dünnungsprozess durchgeführt werden, um das erste Halbleitersubstrat 102a entlang einer Linie 2606 zu dünnen.
  • Wie in einer Schnittansicht 2608 von 26D gezeigt ist, wird eine erste dielektrische Schutzschicht 118a entlang Seitenwänden der ersten Schicht 202a und der zweiten Schicht 202b hergestellt, die von dem ersten Kantenbeschneidungsprozess definiert werden. Bei einigen Ausführungsformen kann die erste dielektrische Schutzschicht 118a auch auf einer ausgesparten Oberfläche des zweiten Halbleitersubstrats 102b hergestellt werden.
  • Nach der Herstellung der ersten dielektrischen Schutzschicht 118a wird eine erste BTSV-Öffnung 2610 (BTSV: rückseitige Substrat-Durchkontaktierung) erzeugt. Die erste BTSV-Öffnung 2610 erstreckt sich durch die erste dielektrische Schutzschicht 118a und das erste Halbleitersubstrat 102a bis zu einer Verbindungsschicht in der ersten Verbindungsstruktur 104a. Anschließend wird die erste BTSV-Öffnung 2610 mit einem leitfähigen Material gefüllt, um eine erste BTSV 414a zu definieren.
  • Wie in einer Schnittansicht 2612 von 26E gezeigt ist, werden ein drittes Halbleitersubstrat 102c und eine dritte Verbindungsstruktur 1040 mittels eines zweiten Hybridbondbereichs 402b an ein zweites Halbleitersubstrat 102b gebondet, um eine dritte Schicht 202c der mehrschichtigen Halbleiterstruktur herzustellen.
  • Wie in einer Schnittansicht 2614 von 26F gezeigt ist, wird ein zweiter Kantenbeschneidungsprozess durchgeführt, um Teile des dritten Halbleitersubstrats 102c und der dritten Verbindungsstruktur 1040 zu entfernen. Bei einigen Ausführungsformen können mit dem zweiten Kantenbeschneidungsprozess auch Teile der ersten dielektrischen Schutzschicht 118a entfernt werden.
  • Wie in einer Schnittansicht 2616 von 26G gezeigt ist, kann ein zweiter Dünnungsprozess durchgeführt werden, um das dritte Halbleitersubstrat 102c entlang einer Linie 2618 zu dünnen.
  • Wie in einer Schnittansicht 2620 von 26H gezeigt ist, wird eine zweite dielektrische Schutzschicht 118b entlang Seitenwänden der ersten Schicht 202a, der zweiten Schicht 202b und der dritten Schicht 202c hergestellt, die von dem Kantenbeschneidungsprozess definiert werden. Nach der Herstellung der zweiten dielektrischen Schutzschicht 118b wird eine zweite BTSV-Öffnung 2622 erzeugt. Die zweite BTSV-Öffnung 2622 erstreckt sich durch die zweite dielektrische Schutzschicht 118b und das dritte Halbleitersubstrat 102c bis zu einer Verbindungsschicht in der dritten Verbindungsstruktur 1040c. Anschließend wird die zweite BTSV-Öffnung 2622 mit einem leitfähigen Material gefüllt, um eine zweite BTSV 414b zu definieren.
  • Die 27A bis 27H zeigen einige weitere Ausführungsformen eines Kantenbeschneidungsprozesses und eines Bondprozesses zum Herstellen einer mehrschichtigen Halbleiterstruktur.
  • Wie in einer Schnittansicht 2700 von 27A gezeigt ist, wird eine erste dielektrische Bondstruktur 504a über der ersten Verbindungsstruktur 104a hergestellt.
  • Wie in einer Schnittansicht 2702 von 27B gezeigt ist, wird das erste Halbleitersubstrat 102a mittels eines ersten dielektrischen Bondbereichs 502 an ein zweites Halbleitersubstrat 102b gebondet, um eine mehrschichtige Halbleiterstruktur zu definieren, die eine erste Schicht 202a und eine zweite Schicht 202b aufweist. Bei einigen Ausführungsformen kann die erste dielektrische Bondstruktur 504a eine zweite dielektrische Bondstruktur 504b entlang einer ersten dielektrischen Grenzfläche 506a in dem ersten dielektrischen Bondbereich 502a kontaktieren.
  • Wie in einer Schnittansicht 2704 von 27C gezeigt ist, wird ein erster Kantenbeschneidungsprozess durchgeführt, um Teile der mehrschichtigen Halbleiterstruktur entlang einem Umfang der mehrschichtigen Halbleiterstruktur zu entfernen. Bei einigen Ausführungsformen kann außerdem ein erster Dünnungsprozess durchgeführt werden, um das erste Halbleitersubstrat 102a entlang einer Linie 2706 zu dünnen.
  • Wie in einer Schnittansicht 2708 von 27D gezeigt ist, wird eine erste dielektrische Schutzschicht 118a entlang Seitenwänden der ersten Schicht 202a und der zweiten Schicht 202b hergestellt, die von dem ersten Kantenbeschneidungsprozess definiert werden. Bei einigen Ausführungsformen kann die erste dielektrische Schutzschicht 118a auch auf einer ausgesparten Oberfläche des zweiten Halbleitersubstrats 102b hergestellt werden.
  • Nach der Herstellung der ersten dielektrischen Schutzschicht 118a wird eine erste BTSV-Öffnung 2710 erzeugt. Die erste BTSV-Öffnung 2710 erstreckt sich durch die erste dielektrische Schutzschicht 118a, das erste Halbleitersubstrat 102a und den ersten dielektrischen Bondbereich 502a bis zu einer Verbindungsschicht in der zweiten Verbindungsstruktur 104b. Anschließend wird die erste BTSV-Öffnung 2710 mit einem leitfähigen Material gefüllt, um eine erste BTSV 508a zu definieren.
  • Wie in einer Schnittansicht 2712 von 27E gezeigt ist, werden ein drittes Halbleitersubstrat 102c und eine dritte Verbindungsstruktur 1040 mittels eines zweiten dielektrischen Bondbereichs 502b an ein zweites Halbleitersubstrat 102b gebondet, um eine dritte Schicht 202c der mehrschichtigen Halbleiterstruktur herzustellen.
  • Wie in einer Schnittansicht 2714 von 27F gezeigt ist, wird ein zweiter Kantenbeschneidungsprozess durchgeführt, um Teile des dritten Halbleitersubstrats 102c und der dritten Verbindungsstruktur 1040 zu entfernen. Bei einigen Ausführungsformen können mit dem zweiten Kantenbeschneidungsprozess auch Teile der ersten dielektrischen Schutzschicht 118a entfernt werden.
  • Wie in einer Schnittansicht 2716 von 27G gezeigt ist, kann ein zweiter Dünnungsprozess durchgeführt werden, um das dritte Halbleitersubstrat 102c entlang einer Linie 2718 zu dünnen.
  • Wie in einer Schnittansicht 2720 von 27H gezeigt ist wird eine zweite dielektrische Schutzschicht 118b entlang Seitenwänden der ersten Schicht 202a, der zweiten Schicht 202b und der dritten Schicht 202c hergestellt, die von dem Kantenbeschneidungsprozess definiert werden. Nach der Herstellung der zweiten dielektrischen Schutzschicht 118b wird eine zweite BTSV-Öffnung 2722 erzeugt. Die zweite BTSV-Öffnung 2722 erstreckt sich durch die zweite dielektrische Schutzschicht 118b und das dritte Halbleitersubstrat 102c bis zu einer Verbindungsschicht in der dritten Verbindungsstruktur 1040. Anschließend wird die zweite BTSV-Öffnung 2722 mit einem leitfähigen Material gefüllt, um eine zweite BTSV 508b zu definieren.
  • 28 zeigt ein Ablaufdiagramm einiger weiterer Ausführungsformen eines Verfahrens 2800 zum Herstellen einer mehrdimensionalen Integrierter-Chip-Struktur mit einer dielektrischen Schutzschicht.
  • In einem Schritt 2802 werden ein oder mehrere Transistorbauelemente in einem ersten Halbleitersubstrat hergestellt. 24 zeigt eine Schnittansicht 2400 einiger Ausführungsformen, die dem Schritt 2802 entspricht.
  • In einem Schritt 2804 wird eine erste Verbindungsstruktur über dem ersten Halbleitersubstrat hergestellt. 25 zeigt eine Schnittansicht 2500 einiger Ausführungsformen, die dem Schritt 2804 entspricht.
  • In einem Schritt 2806 wird das erste Halbleitersubstrat an ein zweites Halbleitersubstrat gebondet, um eine mehrschichtige Halbleiterstruktur zu definieren. Die 26A und 26B zeigen Schnittansichten einiger Ausführungsformen, die dem Schritt 2806 entsprechen. Die 27A und 27B zeigen Schnittansichten einiger alternativer Ausführungsformen, die dem Schritt 2806 entsprechen.
  • In einem Schritt 2808 wird ein Dünnungsprozess an der mehrschichtigen Halbleiterstruktur durchgeführt. 26C zeigt eine Schnittansicht 2604 einiger Ausführungsformen, die dem Schritt 2808 entspricht. 27C zeigt eine Schnittansicht 2704 einiger Ausführungsformen, die dem Schritt 2808 entspricht.
  • In einem Schritt 2810 wird ein Kantenbeschneidungsprozess an der mehrschichtigen Halbleiterstruktur durchgeführt. 26C zeigt eine Schnittansicht 2604 einiger Ausführungsformen, die dem Schritt 2810 entspricht. 27C zeigt eine Schnittansicht 2704 einiger Ausführungsformen, die dem Schritt 2810 entspricht.
  • In einem Schritt 2812 wird eine dielektrische Schutzschicht entlang Seitenwänden der mehrschichtigen Halbleiterstruktur hergestellt. 26D zeigt eine Schnittansicht 2608 einiger Ausführungsformen, die dem Schritt 2812 entspricht. 27D zeigt eine Schnittansicht 2708 einiger Ausführungsformen, die dem Schritt 2812 entspricht.
  • In einem Schritt 2814 wird eine BTSV durch die dielektrische Schutzschicht hergestellt. 26D zeigt eine Schnittansicht 2608 einiger Ausführungsformen, die dem Schritt 2814 entspricht. 27D zeigt eine Schnittansicht 2708 einiger Ausführungsformen, die dem Schritt 2812 entspricht.
  • Bei einigen Ausführungsformen können die Schritte 2806 bis 2814 (entlang einer Linie 2816) wiederholt werden, um einen mehrdimensionalen Chip mit mehr als zwei aufeinandergestapelten Wafern herzustellen. Die 26E bis 26H zeigen Schnittansichten einiger Ausführungsformen, die einer Wiederholung der Schritte 2806 bis 2814 entsprechen. Die 27E bis 27H zeigen Schnittansichten einiger Ausführungsformen, die einer Wiederholung der Schritte 2806 bis 2814 entsprechen.
  • In einem Schritt 2818 wird die mehrschichtige Halbleiterstruktur zertrennt, um eine Mehrzahl von mehrdimensionalen integrierten Chips herzustellen.
  • Somit betrifft bei einigen Ausführungsformen die vorliegende Erfindung ein Verfahren zum Reduzieren von Schäden an einer oder mehreren ILD-Schichten über einem Substrat während eines Kantenbeschneidungsprozesses durch Herstellen einer dielektrischen Schutzschicht entlang Seitenwänden der einen oder der mehreren ILD-Schichten nach dem Kantenbeschneidungsprozess.
  • Bei einigen Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zum Herstellen einer Integrierter-Chip-Struktur. Das Verfahren weist die folgenden Schritte auf: Herstellen einer Mehrzahl von Verbindungsschichten in einer ersten Verbindungsstruktur, die über einer Oberseite eines ersten Halbleitersubstrats angeordnet ist; Durchführen eines Kantenbeschneidungsprozesses, um Teile der ersten Verbindungsstruktur und des ersten Halbleitersubstrats entlang einem Umfang des ersten Halbleitersubstrats zu entfernen, wobei der Kantenbeschneidungsprozess dazu führt, dass das erste Halbleitersubstrat eine ausgesparte Oberfläche hat, die mit der Oberseite durch eine innere Seitenwand verbunden ist, die direkt über dem ersten Halbleitersubstrat angeordnet ist; und Herstellen einer dielektrischen Schutzschicht auf einer Seitenwand der ersten Verbindungsstruktur nach dem Durchführen des Kantenbeschneidungsprozesses. Bei einigen Ausführungsformen kann das Verfahren weiterhin Folgendes umfassen: Bonden des ersten Halbleitersubstrats an ein zweites Halbleitersubstrat; und Reduzieren einer Dicke des ersten Halbleitersubstrats nach dem Bonden des ersten Halbleitersubstrats an das zweite Halbleitersubstrat, wobei die dielektrische Schutzschicht direkt zwischen dem ersten Halbleitersubstrat (102a) und dem zweiten Halbleitersubstrat angeordnet ist. Bei einigen Ausführungsformen wird die dielektrische Schutzschicht auf Seitenwänden der ersten Verbindungsstruktur hergestellt, bevor die Dicke des ersten Halbleitersubstrats reduziert wird. Bei einigen Ausführungsformen wird die dielektrische Schutzschicht auf Seitenwänden der ersten Verbindungsstruktur hergestellt, nachdem die Dicke des ersten Halbleitersubstrats reduziert worden ist. Bei einigen Ausführungsformen kann das Verfahren weiterhin ein Durchführen eines zweiten Kantenbeschneidungsprozesses an dem zweiten Halbleitersubstrat vor dem Bonden des ersten Halbleitersubstrats an das zweite Halbleitersubstrat umfassen. Bei einigen Ausführungsformen kann das Verfahren weiterhin Folgendes umfassen: Bonden eines dritten Halbleitersubstrats an das zweite Halbleitersubstrat nach dem Herstellen der dielektrischen Schutzschicht auf der Seitenwand der ersten Verbindungsstruktur; Durchführen eines zweiten Kantenbeschneidungsprozesses an dem dritten Halbleitersubstrat; und Herstellen einer zweiten dielektrischen Schutzschicht auf der dielektrischen Schutzschicht und auf Seitenwänden des dritten Halbleitersubstrats. Bei einigen Ausführungsformen weist die dielektrische Schutzschicht Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid, Siliziumdioxid, Hafniumdioxid, Tantalpentoxid, Aluminiumoxid oder Zinkperoxid auf. Bei einigen Ausführungsformen hat die dielektrische Schutzschicht eine Dicke, die größer als oder gleich etwa 20 nm ist. Bei einigen Ausführungsformen beschädigt der Kantenbeschneidungsprozess ein oder mehrere dielektrische Materialien in der ersten Verbindungsstruktur, sodass Aussparungen in Bezug zu einer Seite des einen oder der mehreren dielektrischen Materialien entstehen, wobei die dielektrische Schutzschicht in den Aussparungen hergestellt wird. Bei einigen Ausführungsformen wird die dielektrische Schutzschicht mit einem Schrägabscheidungsprozess abgeschieden. Bei einigen Ausführungsformen hat die dielektrische Schutzschicht eine erste Dicke entlang der Seitenwand der ersten Verbindungsstruktur, die etwa 80 % bis etwa 100 % einer zweiten Dicke der dielektrischen Schutzschicht direkt über der ersten Verbindungsstruktur beträgt.
  • Bei anderen Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines mehrdimensionalen integrierten Chips. Das Verfahren weist die folgenden Schritte auf: Herstellen einer Mehrzahl von Verbindungsschichten in einer dielektrischen Struktur über einer Oberseite eines ersten Substrats; Bonden des ersten Substrats an ein zweites Substrat, wobei sich die dielektrische Struktur nach dem Bonden zwischen dem ersten Substrat und dem zweiten Substrat befindet; Durchführen eines Kantenbeschneidungsprozesses, mit dem Teile der dielektrischen Struktur und des ersten Substrats entlang einem Umfang des ersten Substrats entfernt werden; und Herstellen einer dielektrischen Schutzschicht entlang Seitenwänden der dielektrischen Struktur und des ersten Substrats nach dem Durchführen des Kantenbeschneidungsprozesses, wobei die dielektrische Schutzschicht direkt zwischen dem ersten Substrat (102a) und dem zweiten Substrat angeordnet ist. Bei einigen Ausführungsformen kann das Verfahren weiterhin ein Reduzieren einer Dicke des ersten Substrats umfassen, wobei die dielektrische Schutzschicht auf Seitenwänden der dielektrischen Struktur hergestellt wird, bevor die Dicke des ersten Substrats reduziert wird. Bei einigen Ausführungsformen kann das Verfahren weiterhin Folgendes umfassen: Durchführen eines Nassreinigungsprozesses nach dem Durchführen des Kantenbeschneidungsprozesses; und Durchführen eines Temperprozesses nach dem Durchführen des Nassreinigungsprozesses und vor dem Herstellen der dielektrischen Schutzschicht. Bei einigen Ausführungsformen kann das Verfahren weiterhin ein Reduzieren einer Dicke des ersten Substrats umfassen, wobei die dielektrische Schutzschicht auf Seitenwänden der dielektrischen Struktur nach dem Reduzieren der Dicke des ersten Substrats hergestellt wird. Bei einigen Ausführungsformen kann das Verfahren weiterhin ein Bonden eines dritten Substrats an das erste Substrat umfassen, wobei die dielektrische Schutzschicht direkt zwischen dem ersten Substrat und dem dritten Substrat angeordnet ist.
  • Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung eine Integrierter-Chip-Struktur. Die Integrierter-Chip-Struktur weist Folgendes auf: ein erstes Substrat, das eine Oberseite in einem mittleren Bereich und eine ausgesparte Oberfläche in einem ausgesparten Bereich, der den mittleren Bereich umschließt, aufweist, wobei sich die ausgesparte Oberfläche seitlich von dem mittleren Bereich bis zu einer äußersten Oberfläche des ersten Substrats und vertikal zwischen der Oberseite und einer der Oberseite gegenüberliegenden Unterseite des ersten Substrats erstreckt; eine erste Mehrzahl von Verbindungsschichten, die in einer ersten dielektrischen Struktur auf der Oberseite angeordnet sind; und eine dielektrische Schutzschicht über der ausgesparten Oberfläche und entlang einer Seitenwand der ersten dielektrischen Struktur und entlang einer Seitenwand des ersten Substrats. Bei einigen Ausführungsformen hat die dielektrische Schutzschicht eine erste Dicke entlang der Seitenwand der ersten dielektrischen Struktur, die größer als oder gleich etwa 80 % einer zweiten Dicke der dielektrischen Schutzschicht über einer Oberseite der ersten dielektrischen Struktur ist. Bei einigen Ausführungsformen erstreckt sich die ausgesparte Oberfläche seitlich an einer äußersten Seitenwand der dielektrischen Schutzschicht vorbei.

Claims (20)

  1. Verfahren zum Herstellen einer Integrierter-Chip-Struktur mit den folgenden Schritten: Herstellen (1302, 1806) einer Mehrzahl von Verbindungsschichten (108) in einer ersten Verbindungsstruktur (104a), die über einer Oberseite (102u) eines ersten Halbleitersubstrats (102a) angeordnet ist; Durchführen (1304, 1808) eines Kantenbeschneidungsprozesses, um Teile der ersten Verbindungsstruktur (104a) und des ersten Halbleitersubstrats (102a) entlang einem Umfang des ersten Halbleitersubstrats (102a) zu entfernen, wobei der Kantenbeschneidungsprozess dazu führt, dass das erste Halbleitersubstrat (102a) eine ausgesparte Oberfläche (102r) hat, die mit der Oberseite (102u) durch eine innere Seitenwand (102s) verbunden ist, die direkt über dem ersten Halbleitersubstrat (102a) angeordnet ist; und Herstellen (1310, 1810) einer dielektrischen Schutzschicht (118, 118a) auf einer Seitenwand der ersten Verbindungsstruktur (104a) nach dem Durchführen des Kantenbeschneidungsprozesses, Bonden (1812) des ersten Halbleitersubstrats (102a) an ein zweites Halbleitersubstrat (102b), wobei eine zweite Verbindungsstruktur (104b) mit einer Mehrzahl von Verbindungsschichten (108) über einer Oberseite des zweiten Halbleitersubstrats (102b) ausgebildet ist, wobei die dielektrische Schutzschicht (118, 118a) direkt zwischen dem ersten Halbleitersubstrat (102a) und dem zweiten Halbleitersubstrat (102b) angeordnet ist.
  2. Verfahren nach Anspruch 1, das weiterhin Folgendes umfasst: Reduzieren (1814) einer Dicke auf einer Rückseite des ersten Halbleitersubstrats (102a) nach dem Bonden des ersten Halbleitersubstrats (102a) an das zweite Halbleitersubstrat (102b).
  3. Verfahren nach Anspruch 2, wobei die dielektrische Schutzschicht (118, 118a) auf Seitenwänden der ersten Verbindungsstruktur (104a) hergestellt wird, bevor die Dicke auf der Rückseite des ersten Halbleitersubstrats (102a) reduziert wird.
  4. Verfahren nach Anspruch 2, wobei die dielektrische Schutzschicht (118, 118a) auf Seitenwänden der ersten Verbindungsstruktur (104a) hergestellt wird, nachdem die Dicke auf der Rückseite des ersten Halbleitersubstrats (102a) reduziert worden ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, das weiterhin ein Durchführen (1808) eines zweiten Kantenbeschneidungsprozesses an dem zweiten Halbleitersubstrat (102b) vor dem Bonden (1812) des ersten Halbleitersubstrats (102a) an das zweite Halbleitersubstrat (102b) umfasst.
  6. Verfahren nach einem der Ansprüche 1 bis 4, das weiterhin Folgendes umfasst: Bonden (1812) eines dritten Halbleitersubstrats (102c) an das zweite Halbleitersubstrat (102b) nach dem Herstellen der dielektrischen Schutzschicht (118a) auf der Seitenwand der ersten Verbindungsstruktur (104a); Durchführen (1808) eines zweiten Kantenbeschneidungsprozesses an dem dritten Halbleitersubstrat (102c); und Herstellen (1810) einer zweiten dielektrischen Schutzschicht (118c) auf der dielektrischen Schutzschicht (118a) und auf Seitenwänden des dritten Halbleitersubstrats (102c).
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei sich die ausgesparte Oberfläche (102r) seitlich an einer äußersten Seitenwand der dielektrischen Schutzschicht (118) vorbei erstreckt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schutzschicht (118) Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid, Siliziumdioxid, Hafniumdioxid, Tantalpentoxid, Aluminiumoxid oder Zinkperoxid aufweist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schutzschicht (118) eine Dicke hat, die größer als oder gleich etwa 20 nm ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei: der Kantenbeschneidungsprozess ein oder mehrere dielektrische Materialien in der ersten Verbindungsstruktur (104a) beschädigt, sodass Aussparungen (116) in Bezug zu einer Seite des einen oder der mehreren dielektrischen Materialien entstehen, und die dielektrische Schutzschicht (118) in den Aussparungen (116) hergestellt wird.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schutzschicht (118, 118a, 118b) mit einem Schrägabscheidungsprozess abgeschieden wird.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schutzschicht (118, 118a) entlang der Seitenwand der ersten Verbindungsstruktur (104a) eine erste Dicke (t1) hat, die etwa 80 % bis etwa 100 % einer zweiten Dicke (t2) der dielektrischen Schutzschicht (118, 118a) direkt über der ersten Verbindungsstruktur (104a) beträgt.
  13. Verfahren zum Herstellen eines mehrdimensionalen integrierten Chips mit den folgenden Schritten: Herstellen (2306) einer Mehrzahl von Verbindungsschichten (108) in einer ersten dielektrischen Struktur (106) über einer Oberseite eines ersten Substrats (102a); Bonden (2308) des ersten Substrats (102a) an ein zweites Substrat (102b), wobei sich die dielektrische Struktur (106) nach dem Bonden zwischen dem ersten Substrat (102a) und dem zweiten Substrat (102b) befindet, wobei eine zweite Verbindungsstruktur (104b) mit einer Mehrzahl von Verbindungsschichten (108) über einer Oberseite des zweiten Substrats (102b) ausgebildet ist; Durchführen (2312) eines Kantenbeschneidungsprozesses, mit dem Teile der dielektrischen Struktur (106) und des ersten Substrats (102a) entlang einem Umfang des ersten Substrats (102a) entfernt werden; und Herstellen (2314) einer dielektrischen Schutzschicht (118, 118a) entlang Seitenwänden der dielektrischen Struktur (106) und des ersten Substrats (102a) nach dem Durchführen des Kantenbeschneidungsprozesses, wobei die dielektrische Schutzschicht (118, 118a) direkt zwischen dem ersten Substrat (102a) und dem zweiten Substrat (102b) angeordnet ist.
  14. Verfahren nach Anspruch 13, das weiterhin ein Reduzieren (2310) einer Dicke auf der Rückseite des ersten Substrats (102a) umfasst, wobei die dielektrische Schutzschicht (118, 118a) auf Seitenwänden der dielektrischen Struktur (106) hergestellt wird, bevor die Dicke auf der Rückseite des ersten Substrats (102a) reduziert wird.
  15. Verfahren nach Anspruch 13 oder 14, das weiterhin Folgendes umfasst: Durchführen eines Nassreinigungsprozesses nach dem Durchführen (2312) des Kantenbeschneidungsprozesses; und Durchführen eines Temperprozesses nach dem Durchführen des Nassreinigungsprozesses und vor dem Herstellen (2314) der dielektrischen Schutzschicht (118, 118a).
  16. Verfahren nach einem der Ansprüche 13 bis 15, das weiterhin ein Reduzieren (2310) einer Dicke auf der Rückseite des ersten Substrats umfasst, wobei die dielektrische Schutzschicht (118, 118a) auf Seitenwänden der dielektrischen Struktur (106) nach dem Reduzieren der Dicke auf der Rückseite des ersten Substrats hergestellt wird.
  17. Verfahren nach einem der Ansprüche 13 bis 16, das weiterhin ein Bonden (2308) eines dritten Substrats (102c) an das erste Substrat (102a) umfasst, wobei die dielektrische Schutzschicht (118a, 118b) direkt zwischen dem ersten Substrat (102a) und dem dritten Substrat (102c) angeordnet ist.
  18. Integrierter-Chip-Struktur mit: einem ersten Substrat (102a), das eine Oberseite in einem mittleren Bereich (110) und eine ausgesparte Oberfläche (112r) in einem den mittleren Bereich umschließenden ausgesparten Bereich (112) aufweist, wobei sich die ausgesparte Oberfläche (112r) seitlich von dem mittleren Bereich (110) bis zu einer äußersten Oberfläche des ersten Substrats (102a) und vertikal zwischen der Oberseite und einer der Oberseite entgegengesetzten Unterseite des ersten Substrats (102a) erstreckt; einer ersten Mehrzahl von Verbindungsschichten (108), die in einer ersten dielektrischen Struktur (106) auf der Oberseite (102u) angeordnet sind; und einer dielektrischen Schutzschicht (118) über der ausgesparten Oberfläche (102r) und entlang einer Seitenwand der ersten dielektrischen Struktur (106) und entlang einer Seitenwand des ersten Substrats (102a), einem zweiten Substrat (102b), wobei das erste Substrat (102a) an das zweite Substrat (102b) gebondet ist, und wobei eine zweite Verbindungsstruktur (104b) mit einer zweiten Mehrzahl von Verbindungsschichten (108) über einer Oberseite des zweiten Halbleitersubstrats (102b) ausgebildet ist, wobei die dielektrische Schutzschicht (118, 118a) direkt zwischen dem ersten Substrat (102a) und dem zweiten Substrat (102b) angeordnet ist.
  19. Integrierter-Chip-Struktur nach Anspruch 18, wobei die dielektrische Schutzschicht (118) entlang der Seitenwand der ersten dielektrischen Struktur (106) eine erste Dicke (t1) hat, die größer als oder gleich etwa 80 % einer zweiten Dicke (t2) der dielektrischen Schutzschicht (118) über einer Oberseite der ersten dielektrischen Struktur (106) ist.
  20. Integrierter-Chip-Struktur nach Anspruch 18 oder 19, wobei sich die ausgesparte Oberfläche (102r) seitlich an einer äußersten Seitenwand der dielektrischen Schutzschicht (118) vorbei erstreckt.
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