KR100209365B1 - 에스.오.아이 반도체 웨이퍼의 제조방법 - Google Patents
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Abstract
본 발명은 SOI 반도체 웨이퍼의 제조방법에 관한 것으로서, 열산화막을 개재시켜 두장의 반도체 웨이퍼를 접합시키고, 한쪽 웨이퍼를 그라인딩이나 습식식각방법으로 일정 두께까지 제거하여 박막화된 실리콘층을 형성한 후, 상기 실리콘층의 일부를 제거하여 트랜치를 형성하고 상기 트랜치의 내부에 SOG층을 형성한 후, 상기 실리콘층을 CMP 방법으로 연마하면, 상기 실리콘층이 먼저 연마되어 SOG층이 연마 패드와 접촉되면 SOG층내의 시라놀기가 해리되어 플로톤을 발생시키며, 상기 플로톤이 연마액의 pH를 감소시켜 어느 지점에서 연마가 정지되어 원하는 두께의 균일한 실리콘층을 형성하였으므로, SOI 반도체 웨이퍼의 표면의 균일도를 향상시킨다. 그로인해 그를 이용한 소자의 동작특성이 향상되고, 공정이 간단하여 공정수율을 향상시킬 수 있다.
Description
제1a도 내지 제1c도는 종래 기술에 따른 SOI 반도체 웨이퍼의 제조 공정도.
제2a도 및 제2b도는 본 발명에 따른 SOI 반도체 웨이퍼의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 하부 반도체 웨이퍼 2 : 산화막
3 : 실리콘층 4 : 트랜치
5 : CVD 산화막 6 : SOG 층
본 발명은하부 반도체기판의 상측에 산화막과 실리콘층이 구비되는 에스.오.아이(silicon on insulator; 이하 SOI라 칭함) 반도체 웨이퍼 제조 방법에 관한 것이다.
일반적으로 완전결핍형 CMOS 트랜지스터등과 같이 절연막상에 형성되는 CMOS 트랜지스터는 절연기판상에 단결정실리콘층을 성장시켜야 하므로 계면에서의 누설전류나 결정결함이 증가되는 등의 문제점이 있으나, 내레치업성이나 내방사선성이 우수하고, 기생용량이 적어 고속 동작특성을 가지는 이점이 있어 특정분야에서 제한적으로 사용된다.
상기와 같은 소자의 제작에는 SOI 반도체 웨이퍼가 사용되는데, 상기 SOI 반도체 웨이퍼는 실리콘 기판의 내부에 산소 이온을 주입하여 산화막으로 형성하는 SIMOX(seperation by implanted oxygen) 방법이나, 산화막을 사이에 두고 두장의 실리콘 반도체 웨이퍼를 접착시키고 한쪽의 웨이퍼를 갈아내어 원하는 두께의 실리콘층을 얻는 방법등이 사용된다.
즉, 두장의 웨이퍼를 접착시키고 한쪽의 웨이퍼를 그라인딩으로 박막화하고 씨.엠.피(chemical mechanical polishing; 이하 CMP라 칭함) 공정으로 연마하여 얇은 두께의 실리콘층으로 형성한다.
그러나 SIMOX 방법은 산화막이나 그 상측의 실리콘층의 두께 조절이 어렵고, 공정시간이 길어 공정수율이 떨어지는 단점이 있어, 주로 두장의 웨이퍼를 접합시키는 방법이 사용되고 있다.
상기 접착에 의한 방법은, 열산화막이 형성된 하측 웨이퍼 상부 표면에 실리콘층을 접착시킨 후, 상기 실리콘층을 그라인딩이나 선택적 습식 식각방법으로 제거하여 박막화하고, 다시 CMP 공정으로 원하는 두께까지 연마하여 SOI 반도체 웨이퍼를 형성한다.
상기와 같이 CMP만을 이용한 공정으로는 고집적소자의 제작에 필요한 만큼 충분한 실리콘층의 두께 균일도를 얻기가 어려운 단점이 있다.
따라서 이러한 단점을 해결하기 위하여 연마 스테퍼로 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 산화막을 사용하는 방법이 제안되어 있다.
제1a도 내지 제1c도는 종래 기술에 따른 SOI 반도체 웨이퍼의 제조 공정도이다.
먼저, 하측 웨이퍼(1)의 표면에 열산화막(2)을 형성한 다음, 그 상부에 실리콘층(3)을 접착시키고, 상기 실리콘층(3)의 일정두께 예를 들어 약 10정도를 식각공정으로 제거하여 박막화된 실리콘층(3)을 형성한다. 그리고, 전체적으로 CVD 산화막(5)을 증착한다.(제1a도 참조)
그후, 상기 실리콘층(3) 상부의 CVD 산화막(5)을 전면식각하여 상기 트랜치(4) 내부에만 CVD 산화막(5)이 남도록 한다. 이때 남는 CVD 산화막(5)의 두께는 남기고자하는 실리콘층(3)의 두께로 제조한다.(제1b도 참조)
그 다음 상기 실리콘층(3)을 연마액을 사용하는 CMP 공정으로 연마하되 상기 CVD 산화막(5)의 연마 속도가 실리콘층(3)에 비해 낮으므로 연마 정지층으로 작용하여 균일한 두께의 실리콘층(3)을 갖는 SOI 반도체 웨이퍼를 완성한다.(제1c도 참조)
상기와 같은 종래 기술에 따른 SOI 반도체 웨이퍼 제조방법은 CVD 산화막과 실리콘층의 연마 속도차가 있는 두물질을 연마하게 되므로 동시에 두층을 연마할 때 연마 패드로부터 가해지는 압력이 주로 식각속도가 느린 CVD 산화막에 집중되어 패턴의 변형이 발생된다. 그리고, 연마가 중단되어야 할 실리콘층 중앙 부분에서 연마가 더 진행되어 실리콘층의 중앙부분이 얇아지는 현상이 발생하며, 상기와 같은 현상에 의해 실리콘층의 두께 균일도가 떨어지게 된다.
그 결과, 1000Å 이하의 두께 및 ±100Å 이하의 두께 정밀도를 요구하는 완전 결핍형 CMOS 트랜지스터와 같은 고집적 반도체소자에 상기 종래기술로 이루어진 박막 실리콘층을 사용하는 경우에는 소자 동작의 신뢰성이 떨어지고, CVD 산화막을 식각하기 위한 별도의 마스크가 필요하므로 공정이 복잡해져 공정수율이 떨어지는 문제점이 있다.
본 발명은 상기와 같이 SOI 반도체 웨이퍼 제조방법에서 상층에 형성되는 박막의 실리콘층에서 두께의 균일도가 떨어지는 문제점을 해결하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 웨이퍼 제조방법에 있어서, 하측 웨이퍼의 일측에 형성된 절연막의 표면과 실리콘층을 접착시키는 공정과, 상기 실리콘층을 갈아내어 얇은 두께로 형성하는 공정과, 상기 실리콘층의 예정된 부분을 제거하여 상기 절연막을 노출된 트랜치를 형성하는 공정과, 상기 트랜치 내측에 SOG층을 도포하는 공정과, 상기 SOG층을 300-600에서 열처리하는 공정과, 상기 실리콘층을 CMP 방법으로 연마하는 공정을 포함하여 그로 인하여, 상기 실리콘층을 연마하면서 상기 SOG층이 연마될 때 상기 SOG에서 발생되는 H+에 의해 연마액의 pH가 감소되고 연마 특성이 급격히 저하되어 상기 실리콘층의 표면과 상기 SOG층의 표면이 균일하게 되도록 하는 것을 특징으로 한다.
본 발명은 SOG층을 300-600의 온도에서 열처리하면 막내에 다량의 시라놀기가 미반응 형태로 남아있게 된다. 그로 인하여 실리콘층을 연마하기 위하여 CMP 공정을 진행할 때 SOG층이 연마되면서 상기 SOG층에 포함된 시라놀기(Si-OH)가 노출되며, 이러한 시라놀기는 연마에 의해 Si-O+와 H+로 해리되고, 상기 H+에 의해 주변의 수소이온농도가 국부적으로 증가되며, 그 결과 CMP 공정에 사용되는 연마액은 pH가 1011 정도로 조절되어 있는데, 상기의 H+에 의해 pH가 감소되면 연마액에 포함되어 있는 실리카 입자가 서로 응집되어 거대 입자를 형성하여 연마액의 연마 특성이 급격히 떨어지는 특성을 이용하는 것이다.
이하, 본 발명에 따른 SOI 반도체 웨이퍼에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제2a도 및 제2b도는 본 발명에 따른 SOI 반도체 웨이퍼의 제조 공정도이다.
하측 웨이퍼(1)의 표면에 열산화막(2)을 형성한 다음, 그 상부에 실리콘층(3)을 접착시킨 다음, 상기 실리콘층(3)을 그라인딩이나 선택적 습식식각 등의 방법으로 제거하여 30이하 두께의 실리콘층(3)으로 형성한 후, 상기 실리콘층(3)의 일정부분을 식각공정으로 제거하여 상기 열산화막(2)이 노출된 트랜치(4)를 예정된 폭, 예를 들어 100 1폭으로 형성하며, 상기 실리콘층(3)의 폭은 25정도로 형성한다. 그후 상기 트랜치(4)내에 소정두께의 SOG층(6)을 도포한다. 이때 상기 SOG층(6)은 유동성이 우수하여 상기 실리콘층(3)의 표면에는 거의 남아있지 않으며, 상기 트랜치(4) 내측의 SOG층(6)의 두께는 스핀 코팅시의 회전속도나 SOG에 포함되어 있는 실리카형 폴리머의 무게분율을 변경시켜 조절할 수 있으며, 형성하고자하는 실리콘층(3)의 두께와 유사한 정도, 예를 들어 5003000정도의 두께로 형성한다.
그 다음 상기 트랜치(4)내의 SOG층(6)을 통상의 SOG 경화 열처리 온도보다 낮은 온도, 예를 들어 300-600온도에서 열처리하여 경화시킨다.
여기서 상기 SOG층(6)은 통상 800이상의 고온에서 경화 열처리를 실시하는데, 그러면 막내에 포함되어 있는 대부분의 시라놀(silanol; Si-OH) 기가 실록산(siloxane; Si-O-Si) 기로 변화되어 매우 치밀한 박막을 형성하게 되나, 300-600의 온도에서 열처리하면 막내에 다량의 시라놀기가 미반응 형태로 남아있게 되고, 막의 치밀도가 떨어져 실리콘과의 식각비차가 감소한다.(제2a도 참조)
그 후, 상기 구조의 실리콘층(3)을 연마액을 사용하는 CMP 공정을 진행하면, 상기 SOG층(6)이 연마될 때 연마속도가 상기 실리콘층(3)에 비해 공정조건에 따라 약 510배 정도 연마속도가 느리므로 연마 정지층으로 작용하여 표면이 균일한 실리콘층(3)을 형성할 수가 있다.(제2b도 참조)
즉, 상기 CMP 공정을 진행하면 초기 단계에서 실리콘층(3)이 연마되어 실리콘층(3)의 두께가 얇아지게 되면서 트랜치(4) 내부에 측벽을 타고 올라온 SOG층(6)이 연마 패드와의 접촉되면서 쉽게 실리콘층(3)과 함께 연마되어 표면이 평평하게 연마되게 된다. 그리고, 연마가 계속 진행되면 저온 열처리로 SOG층(6)내에 미반응 상태로 다량 포함되어 있는 시라놀(Si-OH) 기가 노출되며, 표면에 노출된 시라놀기는 연마에 의해 Si-O+와 H+로 해리되고, 상기 H+에 의해 주변의 소수이온농도가 국부적으로 증가된다. 그런데 CMP 공정에 사용되는 연마액은 pH가 1011 정도로 조절되어 있는데, 상기의 H+에 의해 pH가 감소되면, 연마액에 포함되어 있는 실리카 입자가 서로 응집되어 거대 입자를 형성하여 연마액의 연마 특성이 급격히 떨어진다.
따라서 연마 패드와 SOG층(6) 사이에 연마 면적이 증가될수록 SOG층(6)의 상부와 그에 접한 실리콘층(3) 부분의 pH가 감소되어 결국에는 CMP에 의한 연마가 더 이상 진행되지 않게 되므로 균일한 표면을 갖는 실리콘층(3)을 얻을 수 있다.
상기에서는 시라놀 기를 포함하는 실리케이트형 SOG를 사용하였으나, 피.에스.지(Phospho Silicate Glass; PSG)를 사용할 수도 있다. PSG막은 내부에 P2O5가 존재하며, 이는 연마액에 포함된 물과 반응하여 인산을 형성하고, 인산은 연마액의 pH를 감소시켜 연마를 정지시켜 균일한 두께의 SOI 반도체 웨이퍼를 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 SOI 반도체 웨이퍼의 제조방법은 열산화막을 개재시켜 두장의 반도체 웨이퍼를 접합시키고, 한쪽 웨이퍼를 그라인딩이나 습식식각방법으로 일정 두께까지 제거하여 박막화된 실리콘층을 형성한 후, 상기 실리콘층의 일부를 제거하여 트랜치를 형성하고 상기 트랜치의 내부에 SOG층을 형성한 후, 상기 실리콘층을 CMP 방법으로 연마하면, 상기 실리콘층이 먼저 연마되어 SOG층이 연마패드와 접촉되면 SOG층내에 시라놀기가 해리되어 플로톤을 발생시키며, 상기 플로톤이 연마액의 pH를 감소시켜 어느 지점에서 연마가 정지되어 원하는 두께의 균일한 실리콘층을 형성하였으므로, SOI 반도체 웨이퍼의 표면의 균일도가 향상되어 그를 이용한 소자의 동작특성이 향상되고, 공정이 간단하여 공정수율을 향상시킬 수 있는 이점이 있다.
Claims (4)
- 반도체 웨이퍼 제조방법에 있어서, 하측 웨이퍼의 일측에 형성된 절연막의 표면과 실리콘층을 접착시키는 공정과, 상기 실리콘층을 갈아내어 얇은 두께로 형성하는 공정과, 상기 실리콘층의 예정된 부분을 제거하여 상기 절연막을 노출된 트랜치를 형성하는 공정과, 상기 트랜치 내측에 SOG층을 도포하는 공정과, 상기 SOG층을 300-600에서 열처리하는 공정과, 상기 실리콘층을 CMP 방법으로 연마하는 공정을 포함하여 그로 인하여, 상기 실리콘층을 연마하면서 상기 SOG층이 연마될 때 상기 SOG에서 발생되는 H+에 의해 연마액의 pH가 감소되고 연마 특성이 급격히 저하되어 상기 실리콘층의 표면과 상기 SOG층의 표면이 균일하게 되도록 하는 것을 특징으로 하는 SOI 반도체 웨이퍼의 제조방법.
- 제1항에 있어서, 상기 트랜치의 폭을 100 1로 형성하는 것을 특징으로 하는 SOI 반도체 웨이퍼의 제조방법.
- 제1항에 있어서, 상기 SOG층이 시라놀계이거나 PSG인 것을 특징으로 하는 SOI 반도체 웨이퍼의 제조방법.
- 제1항에 있어서, 상기 SOG층을 5003000의 두께로 형성하는 것을 특징으로 하는 SOI 반도체 웨이퍼의 제조방법.
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