JPH02177435A - 半導体基板の製法 - Google Patents
半導体基板の製法Info
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- JPH02177435A JPH02177435A JP33134588A JP33134588A JPH02177435A JP H02177435 A JPH02177435 A JP H02177435A JP 33134588 A JP33134588 A JP 33134588A JP 33134588 A JP33134588 A JP 33134588A JP H02177435 A JPH02177435 A JP H02177435A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
Landscapes
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、基板上に絶縁層を介して半導体層が形成され
てなる半導体基板、すなわち所謂５ｏｌ（ｓｉｌｉｃｏ
ｎ ｏｎ ｊｎｓｕｌａｔｏｒ）基板の製法に関する。
てなる半導体基板、すなわち所謂５ｏｌ（ｓｉｌｉｃｏ
ｎ ｏｎ ｊｎｓｕｌａｔｏｒ）基板の製法に関する。
特に本発明は、段差を有する半導体基板を別の基板に貼
り合せて後、半導体基板を裏面より研削研磨して複数の
半導体島領域（素子形成部）を形成するようにしたＳｏ
ｌ基板の製法に関する。
り合せて後、半導体基板を裏面より研削研磨して複数の
半導体島領域（素子形成部）を形成するようにしたＳｏ
ｌ基板の製法に関する。
〔発明の）既要］
本発明は、貼り合せによるＳｏｌ基板の製法にゼいて、
半導体基板の段差を有する主面上に絶縁層を形成し、そ
の絶縁層の段差凹部に段差凸部の面と同じ高さの研磨ス
トッパ層を形成し、平坦化用の層を形成したのち、この
平坦化用の層を絶縁層及び研摩ストッパー層まで平坦研
磨することによって、貼り合せ工程前の平坦化用の層の
平坦研磨を容易にし、Ｓｏｌ基板の製造を容易ならしめ
るようにしたものである。
半導体基板の段差を有する主面上に絶縁層を形成し、そ
の絶縁層の段差凹部に段差凸部の面と同じ高さの研磨ス
トッパ層を形成し、平坦化用の層を形成したのち、この
平坦化用の層を絶縁層及び研摩ストッパー層まで平坦研
磨することによって、貼り合せ工程前の平坦化用の層の
平坦研磨を容易にし、Ｓｏｌ基板の製造を容易ならしめ
るようにしたものである。
近時、所謂Ｓｏｌ基板を用いてＶＬＳＩ （超大規模集
積回路を作成する開発が進められている。このＳＯＩ基
板には絶縁層で互に分離された多数の半導体島領域（即
ち素子形成部）を有するＳＯＩ基板がある。この様なＳ
ｏｌ基板の製法の一つとして、一方の鏡面の半導体ウェ
ハの素子形成部分に段差を設けて、酸化し、更に例えば
多結晶シリコン層などで段差を埋め込んで、その多結晶
シリコン層を平坦化し、別の鏡面の半導体ウェハと貼り
合せたのち、一方の半導体ウェハを裏面より薄膜になる
まで研磨するという方法が取られている。
積回路を作成する開発が進められている。このＳＯＩ基
板には絶縁層で互に分離された多数の半導体島領域（即
ち素子形成部）を有するＳＯＩ基板がある。この様なＳ
ｏｌ基板の製法の一つとして、一方の鏡面の半導体ウェ
ハの素子形成部分に段差を設けて、酸化し、更に例えば
多結晶シリコン層などで段差を埋め込んで、その多結晶
シリコン層を平坦化し、別の鏡面の半導体ウェハと貼り
合せたのち、一方の半導体ウェハを裏面より薄膜になる
まで研磨するという方法が取られている。
具体的に第３図を用いて説明すると、先ず同図へに示す
ように鏡面シリコンウェハ（１）の−主面をフォトリソ
グラフィー技術を用いて素子形成部（２）が凸部となる
ような段差で残るようにパターニングする。そして段差
が形成された面の全体に熱酸化を施してＳｉＯ□膜（３
）を形成し、さらに段差を埋めるために全面に例えば多
結晶シリコン層（４）を形成する。
ように鏡面シリコンウェハ（１）の−主面をフォトリソ
グラフィー技術を用いて素子形成部（２）が凸部となる
ような段差で残るようにパターニングする。そして段差
が形成された面の全体に熱酸化を施してＳｉＯ□膜（３
）を形成し、さらに段差を埋めるために全面に例えば多
結晶シリコン層（４）を形成する。
次に同図Ｂに示すように多結晶シリコン層（４）の表面
を平坦研磨する。
を平坦研磨する。
次に同図Ｃに示すように多結晶シリコン層（４）の表面
に別の鏡面シリコンウェハの裏面より研削研摩を行い、
研磨作業にＳｉｎ、膜（３）の表面まで行なった時点で
止め、素子形成部（３）を露出させることにより５ｉＯ
ｚＤ莫（３）で互に絶縁分離された複数の素子形成部（
２）を有したＳｏｌ基板（６）を得ている。
に別の鏡面シリコンウェハの裏面より研削研摩を行い、
研磨作業にＳｉｎ、膜（３）の表面まで行なった時点で
止め、素子形成部（３）を露出させることにより５ｉＯ
ｚＤ莫（３）で互に絶縁分離された複数の素子形成部（
２）を有したＳｏｌ基板（６）を得ている。
上述の製法は、多結晶シリコン層（４）の研磨を途中で
止めて平坦化する方法をとっているので、極めて困難で
ある。そこで、第４図Ａに示すように素子形成部（２）
に対応する段差凸部のＳｉＯ２膜（３）をストッパー素
子としてこのＳｉＯ□膜（３）のところ（鎖線（７））
で研磨を止める方法が考えられる。しかし、この方法は
以下の理由で実現困難であった。即ち、研磨面がＳｉ０
ｇ膜（３）の面まで達すると、５ｉ０２膜（３）と多結
晶シリコン層（４）の研磨レートが全（異なり、多結晶
シリコン層の方が研られ易いので、例えば従来のバルク
Ｓｉ基板において選択酸化（ＬＯＧＯＳ）で素子間分離
するときの所謂ＬＯＧＯＳパターンの如く、段差凸部即
ち素子形成部（２）の方法２１が段差凹部即ち素子形成
部（２）間の寸法ｆ！、２に比較して十分に小さい場合
、第４図Ｂに示すように本来残るべき段差凹部内の多結
晶シリコン層（４）が研られてしまい平坦化されない。
止めて平坦化する方法をとっているので、極めて困難で
ある。そこで、第４図Ａに示すように素子形成部（２）
に対応する段差凸部のＳｉＯ２膜（３）をストッパー素
子としてこのＳｉＯ□膜（３）のところ（鎖線（７））
で研磨を止める方法が考えられる。しかし、この方法は
以下の理由で実現困難であった。即ち、研磨面がＳｉ０
ｇ膜（３）の面まで達すると、５ｉ０２膜（３）と多結
晶シリコン層（４）の研磨レートが全（異なり、多結晶
シリコン層の方が研られ易いので、例えば従来のバルク
Ｓｉ基板において選択酸化（ＬＯＧＯＳ）で素子間分離
するときの所謂ＬＯＧＯＳパターンの如く、段差凸部即
ち素子形成部（２）の方法２１が段差凹部即ち素子形成
部（２）間の寸法ｆ！、２に比較して十分に小さい場合
、第４図Ｂに示すように本来残るべき段差凹部内の多結
晶シリコン層（４）が研られてしまい平坦化されない。
本発明は、上述の点に鑑み、多結晶シリコン層等、いわ
ゆる平坦化用の層の平坦研磨を容易、確実に行って信頼
性の高いＳＯＩ基板を得るごとができる半導体基板の製
法を提供するものである。
ゆる平坦化用の層の平坦研磨を容易、確実に行って信頼
性の高いＳＯＩ基板を得るごとができる半導体基板の製
法を提供するものである。
〔課題を解決するための手段］
本発明は、半導体基板（１）の段差を有する主面上に研
磨ストッパー層を兼ねる絶縁層（３）を形成する工程、
絶縁層（３）の段差凹部（１０）に絶縁層（３）の段差
凸部の面（３ａ）と同じ高さの研磨ストッパー層（１２
Ａ）を形成する工程、全面に段差を埋め込む平坦化用の
層（４）を形成して後、平坦化用の層（４）を絶縁層（
３）及び研磨ストッパー層（１２Ａ）まで平坦研磨する
工程を有する。これ以後は、平坦化された面に別の基板
（５）を貼り合せ、次いで半導体基板（１）の他主面よ
り段差凹部に対応する絶縁層（３）まで研磨して絶縁膜
（３）にて分離された複数の半導体島領域（素子形成部
）（２）を有する半導体基板即ちＳｏｌ基板を形成する
。
磨ストッパー層を兼ねる絶縁層（３）を形成する工程、
絶縁層（３）の段差凹部（１０）に絶縁層（３）の段差
凸部の面（３ａ）と同じ高さの研磨ストッパー層（１２
Ａ）を形成する工程、全面に段差を埋め込む平坦化用の
層（４）を形成して後、平坦化用の層（４）を絶縁層（
３）及び研磨ストッパー層（１２Ａ）まで平坦研磨する
工程を有する。これ以後は、平坦化された面に別の基板
（５）を貼り合せ、次いで半導体基板（１）の他主面よ
り段差凹部に対応する絶縁層（３）まで研磨して絶縁膜
（３）にて分離された複数の半導体島領域（素子形成部
）（２）を有する半導体基板即ちＳｏｌ基板を形成する
。
絶縁層（３）の段差凹部（１０）に絶縁層（３）の段差
凸部の面（３ａ）と同じ高さの研磨ストッパー層（１２
Ａ）が形成されるので、段差凹部（１０）内の大半はス
トッパー層（１２Ａ）で被覆される。従って、平坦化用
の層（４）の研磨に際して従来例のような段差凹部内の
層（４）を研りすぎることはなく、絶縁層（３）及び研
磨ストッパー層（１２Ａ）の位置まで平坦に研磨できる
。
凸部の面（３ａ）と同じ高さの研磨ストッパー層（１２
Ａ）が形成されるので、段差凹部（１０）内の大半はス
トッパー層（１２Ａ）で被覆される。従って、平坦化用
の層（４）の研磨に際して従来例のような段差凹部内の
層（４）を研りすぎることはなく、絶縁層（３）及び研
磨ストッパー層（１２Ａ）の位置まで平坦に研磨できる
。
従って、その後の別の基板（５）との貼り合せは良好に
行える。
行える。
以下、図面を参照して本発明によるＳｏｌ基板の製法の
一例を説明する。
一例を説明する。
本例においては、先ず、第１図Ａに示すように鏡面シリ
コンウェハ（］）の−面にフォトリソグラフィー技術を
用いて素子形成部（２）が凸部となるような段差で残る
ようにパターニングする。このパタニングは例えば従来
のＬＯＧＯＳ分離パターンのように段差凸部（２）の寸
法ｊ２１が段差凹部（１０）の寸法Ｉ１２より十分に小
さ（なるように行われる。次いで段差が形成された面の
全体に熱酸化を施してＳｉＯ□膜（３）を形成し、その
上に全面に５ｉｚＮｎ膜（１１）を形成し、さらに５ｉ
Ｊ４膜（１１）上にＣＶＤによる５ｉＯｚ膜（以下ＣＶ
Ｄ−５ｉＯＪＱという） （１２）を被着形成する。次
いで、段差凹部（１０）に対応するＣＶＤ−５ｉＯ□膜
（１２）上に選択的にフォトレジスト層（１３）を形成
する。
コンウェハ（］）の−面にフォトリソグラフィー技術を
用いて素子形成部（２）が凸部となるような段差で残る
ようにパターニングする。このパタニングは例えば従来
のＬＯＧＯＳ分離パターンのように段差凸部（２）の寸
法ｊ２１が段差凹部（１０）の寸法Ｉ１２より十分に小
さ（なるように行われる。次いで段差が形成された面の
全体に熱酸化を施してＳｉＯ□膜（３）を形成し、その
上に全面に５ｉｚＮｎ膜（１１）を形成し、さらに５ｉ
Ｊ４膜（１１）上にＣＶＤによる５ｉＯｚ膜（以下ＣＶ
Ｄ−５ｉＯＪＱという） （１２）を被着形成する。次
いで、段差凹部（１０）に対応するＣＶＤ−５ｉＯ□膜
（１２）上に選択的にフォトレジスト層（１３）を形成
する。
次に、第１図Ｂに示すようにフォトレジスト層（１３）
をマスクにＣＶＤ−５ｉＯｚ膜（１２）を選択的にエツ
チング除去し、段差凹部（２）内の所要領域にＣＣＶＤ
−５ｉｎ膜（１２）による研磨ストッパー層（１２Ａ）
を形成する。
をマスクにＣＶＤ−５ｉＯｚ膜（１２）を選択的にエツ
チング除去し、段差凹部（２）内の所要領域にＣＣＶＤ
−５ｉｎ膜（１２）による研磨ストッパー層（１２Ａ）
を形成する。
この場合ストッパー層（１２＾）と段差凸部間の寸法ｌ
、は１μｍ程度であれば、後の平坦化工程で十分平坦化
できる。次に、第１図Ｃに示すようにストッパー層（１
２Ａ）以外の表面に臨むＳｉ３Ｎ４膜（１１）をエツチ
ング除去する。次いで例えばアニール処理してストッパ
ーＪ！！ （１２Ａ）のＣＶＤ−５ｉＯ□膜をデンシフ
ァイ（緻密化）する。
、は１μｍ程度であれば、後の平坦化工程で十分平坦化
できる。次に、第１図Ｃに示すようにストッパー層（１
２Ａ）以外の表面に臨むＳｉ３Ｎ４膜（１１）をエツチ
ング除去する。次いで例えばアニール処理してストッパ
ーＪ！！ （１２Ａ）のＣＶＤ−５ｉＯ□膜をデンシフ
ァイ（緻密化）する。
ココテｃＶＤ−ＳｉＯ２膜（１２）の膜厚ｄはストッパ
ー層（１２Ａ）としたときに段差凸部（２）に対応する
ＳｉＯ□膜（３）の上面（３ａ）と同一高さとなるよう
な厚さとする。
ー層（１２Ａ）としたときに段差凸部（２）に対応する
ＳｉＯ□膜（３）の上面（３ａ）と同一高さとなるよう
な厚さとする。
この膜厚ｄは段差Ｘ 、 ５ｉＪｎｌり（１１）の膜厚
ｙとで決定される。
ｙとで決定される。
ｄ＝（ｘ−ｙ） ・１．１
因子１．１はデンシファイに伴う膜厚の減少を補充する
ものである。次に、第１図りに示すように段差を埋める
ように全面に平坦化用の層、例えば多結晶シリコン層（
４）を被着形成する。
ものである。次に、第１図りに示すように段差を埋める
ように全面に平坦化用の層、例えば多結晶シリコン層（
４）を被着形成する。
次に、この多結晶シリコン層（４）を、その上面より研
磨し、その研磨作業をストッパー層を兼ねる５ｉＯｚ膜
（３）及びストッパー層（１２Ａ）の位置（力で止める
。ここでは平坦面（１４）が得られる。
磨し、その研磨作業をストッパー層を兼ねる５ｉＯｚ膜
（３）及びストッパー層（１２Ａ）の位置（力で止める
。ここでは平坦面（１４）が得られる。
このままでは多結晶シリコン層（４）と５ｉＯｚｌｌｆ
ｆ（１２Ａ）（３）との両面が露出しているので爾後の
貼り合せが困難になるので、さらに第１１１ＤＦに示す
ように全面にＣＶＤ−５ｉｎ２膜（１５）を被着形成し
表面処理を施す。
ｆ（１２Ａ）（３）との両面が露出しているので爾後の
貼り合せが困難になるので、さらに第１１１ＤＦに示す
ように全面にＣＶＤ−５ｉｎ２膜（１５）を被着形成し
表面処理を施す。
次に、第１図Ｇに示すようにシリコンウェハ（１）のＣ
ＶＤ−５ｉｎ、膜（１５）の面と別の鏡面シリコンウェ
ハ（５）を貼り合せる。しかる後、シリコンウェハ（１
）の裏面より５ｉＯｚ膜（３）の位置まで研磨し、５ｉ
Ｏｚ膜（３）で分離された複数のシリコン島領域即ち素
子形成部（２）が形成された目的のＳｏｌ基＋Ｎ（１６
）を得る。
ＶＤ−５ｉｎ、膜（１５）の面と別の鏡面シリコンウェ
ハ（５）を貼り合せる。しかる後、シリコンウェハ（１
）の裏面より５ｉＯｚ膜（３）の位置まで研磨し、５ｉ
Ｏｚ膜（３）で分離された複数のシリコン島領域即ち素
子形成部（２）が形成された目的のＳｏｌ基＋Ｎ（１６
）を得る。
かかる製法によれば、鏡面シリコンウェハ（１）の段差
を有する主面にＳｉＯ□膜（３）を形成した後、段差凹
部（１０）内に段差凸部のＳｉＯ２膜の上面と同じ高さ
のＣＶＤ−５ｉｎ、膜によるストッパー層（１２Ａ）を
形成することにより、段差を埋めた後の多結晶シリコン
層（４）の平坦研磨を容易にすることができる。即ち実
質的な段差凹部の多結晶シリコン層（４）の寸法１３は
狭くなるので、ここでの多結晶シリコン層（４）は研磨
しすぎることはなく、ウェハ全面に均一な平坦面が得ら
れる。従って、平坦な面が得られるので、次の別の鏡面
シリコンウェハ（５）の貼り合せを容易にすることがで
きる。
を有する主面にＳｉＯ□膜（３）を形成した後、段差凹
部（１０）内に段差凸部のＳｉＯ２膜の上面と同じ高さ
のＣＶＤ−５ｉｎ、膜によるストッパー層（１２Ａ）を
形成することにより、段差を埋めた後の多結晶シリコン
層（４）の平坦研磨を容易にすることができる。即ち実
質的な段差凹部の多結晶シリコン層（４）の寸法１３は
狭くなるので、ここでの多結晶シリコン層（４）は研磨
しすぎることはなく、ウェハ全面に均一な平坦面が得ら
れる。従って、平坦な面が得られるので、次の別の鏡面
シリコンウェハ（５）の貼り合せを容易にすることがで
きる。
また、多結晶シリコン層（４）の面とＳｉｎ、膜（３）
（１２＾）の面が露出する平坦化された面に一様にＣＶ
Ｄ−５ｉ（ｈ［９（１５）を形成した後、別の鏡面シリ
コンウェハ（５）を貼り合せるので、貼り合せが容易、
確実になる。
（１２＾）の面が露出する平坦化された面に一様にＣＶ
Ｄ−５ｉ（ｈ［９（１５）を形成した後、別の鏡面シリ
コンウェハ（５）を貼り合せるので、貼り合せが容易、
確実になる。
従って、信輔性の高いこの種のＳｏｌ基板が得られる。
尚、上側では平坦化用の層として、多結晶シリコンを用
いたが、これに代えてＳ ＯＧ （ｓｐｉｎ−ｏｎｇｌ
ａｓｓ）膜を用いることもできる。この場合ＳＯＧ膜を
塗布し、アニールする。
いたが、これに代えてＳ ＯＧ （ｓｐｉｎ−ｏｎｇｌ
ａｓｓ）膜を用いることもできる。この場合ＳＯＧ膜を
塗布し、アニールする。
上述においては平坦化するための層として多結晶シリコ
ン層を用いたが、この多結晶シリコン層（４）には次の
ような問題点がある。
ン層を用いたが、この多結晶シリコン層（４）には次の
ような問題点がある。
（ｉ）多結晶シリコンにはいろいろな方位をもったグレ
インが存在しており、面方位によってエツチングレート
が異なるため、仕上げ研磨で表面を鏡面化する事が難し
い。
インが存在しており、面方位によってエツチングレート
が異なるため、仕上げ研磨で表面を鏡面化する事が難し
い。
（ｉｉ ）多結晶シリコンは完全な絶縁体ではないので
、この部分が異常な電位を持って表面のデバイス特性に
影響を与える心配がある。
、この部分が異常な電位を持って表面のデバイス特性に
影響を与える心配がある。
第２図はこの点を改善した例である。本例においては、
鏡面シリコンウェハ（１）の段差を有する主面にＳｉｎ
、膜（３）を形成して後、多結晶シリコンに代えて段差
を埋めるための５ｉ０２を含んだ多結晶シリコン（Ｓｉ
ｘｔｙ）即ち所謂５ＩＰＯ５（Ｓｅｍｉ−ｉｎｓｕｌａ
ｔｉｎｇｐｏｌｙｃｒｙｓｌａｌｌｉｎｅ ５ｉｌｉｃ
ｏｎ）層（２１）を被着形成する（同図Ａ）。
鏡面シリコンウェハ（１）の段差を有する主面にＳｉｎ
、膜（３）を形成して後、多結晶シリコンに代えて段差
を埋めるための５ｉ０２を含んだ多結晶シリコン（Ｓｉ
ｘｔｙ）即ち所謂５ＩＰＯ５（Ｓｅｍｉ−ｉｎｓｕｌａ
ｔｉｎｇｐｏｌｙｃｒｙｓｌａｌｌｉｎｅ ５ｉｌｉｃ
ｏｎ）層（２１）を被着形成する（同図Ａ）。
次いで５ｒｐｏｓ層（２１）を研ビ↑し平坦化した後、
別の鏡面シリコンウェハ（５）と貼り合せる（同図Ｂ）
。
別の鏡面シリコンウェハ（５）と貼り合せる（同図Ｂ）
。
しかる後、シリコンウェハ（）の裏面からＳｉＯ２膜（
３）の位置（鎖線（２２） ）まで研磨して、同図Ｃに
示す目的のＳｏ Ｉ５仮（２３）を得る。ここで、酸素
が４０ａ ｔｏｍ％以下であれば５ＩＰＯ５層（２Ｉ）
やＳｉｎ、に比較して研磨がし易くなる。また酸素が２
０ａ ｔｏｍ％以上あれば絶縁体となるので前述の（１
１）の欠点は解消される。酸素が２０〜４Ｑａ ｔｏｍ
％の範囲であれば（ｉ）の問題も起きない。
３）の位置（鎖線（２２） ）まで研磨して、同図Ｃに
示す目的のＳｏ Ｉ５仮（２３）を得る。ここで、酸素
が４０ａ ｔｏｍ％以下であれば５ＩＰＯ５層（２Ｉ）
やＳｉｎ、に比較して研磨がし易くなる。また酸素が２
０ａ ｔｏｍ％以上あれば絶縁体となるので前述の（１
１）の欠点は解消される。酸素が２０〜４Ｑａ ｔｏｍ
％の範囲であれば（ｉ）の問題も起きない。
かかる５ＩＰＯＳ層（２１）は第１図の実施例の多結晶
シリコンＮ（４）に代えて用いることも可能である。
シリコンＮ（４）に代えて用いることも可能である。
［発明の効果］
本発明によれば、段差を有する半導体ウェハを貼り合せ
てＳｏｌ基板を作製する際に、その段差ををする面に研
磨ストンパーを兼ねる絶縁層を形成した後、その絶縁層
の段差凹部に絶縁層の段差凸部の面と同じ高さの研磨ス
トッパー層を形成するようにしたことにより、その後に
段差を埋込んだ平坦化用の層の平坦研磨において、段差
凹部に埋め込まれた平坦化用の層が研磨されすぎること
なく、きれいな平坦面が得られる。従って、特に素子形
成部の寸法１１が分離領域の寸法２□より十分小さいＳ
ｏｌ基板の作製に適用して好適ならしめるものである。
てＳｏｌ基板を作製する際に、その段差ををする面に研
磨ストンパーを兼ねる絶縁層を形成した後、その絶縁層
の段差凹部に絶縁層の段差凸部の面と同じ高さの研磨ス
トッパー層を形成するようにしたことにより、その後に
段差を埋込んだ平坦化用の層の平坦研磨において、段差
凹部に埋め込まれた平坦化用の層が研磨されすぎること
なく、きれいな平坦面が得られる。従って、特に素子形
成部の寸法１１が分離領域の寸法２□より十分小さいＳ
ｏｌ基板の作製に適用して好適ならしめるものである。
第１図Ａ−Ｈは本発明の半導体基板の製法の一例を示す
工程図、第２図Ａ−Ｃは本発明の他の例を示す工程図、
第３図は従来の半導体基板の製法例を示す工程図、第４
図Ａ及びＢは従来の説明に供する工程図である。 （１）はシリコンウェハ、（２）は素子形成部、（３）
は５ｉＯｚ膜、（４）は多結晶シリコン層、（５）は他
のシリコンウェハ、（１２Ａ）は研磨ストッパー層であ
る。
工程図、第２図Ａ−Ｃは本発明の他の例を示す工程図、
第３図は従来の半導体基板の製法例を示す工程図、第４
図Ａ及びＢは従来の説明に供する工程図である。 （１）はシリコンウェハ、（２）は素子形成部、（３）
は５ｉＯｚ膜、（４）は多結晶シリコン層、（５）は他
のシリコンウェハ、（１２Ａ）は研磨ストッパー層であ
る。
Claims (1)
- 【特許請求の範囲】 半導体基板の段差を有する主面上に研磨ストッパー層を
兼ねる絶縁層を形成する工程、 上記絶縁層の段差凹部に該絶縁層の段差凸部の面と同じ
高さの研磨ストッパー層を形成する工程、全面に平坦化
用の層を形成して後、該平坦化用の層を上記絶縁層及び
ストッパー層まで平坦研磨する工程を有する半導体基板
の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134588A JPH02177435A (ja) | 1988-12-28 | 1988-12-28 | 半導体基板の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134588A JPH02177435A (ja) | 1988-12-28 | 1988-12-28 | 半導体基板の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177435A true JPH02177435A (ja) | 1990-07-10 |
Family
ID=18242644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33134588A Pending JPH02177435A (ja) | 1988-12-28 | 1988-12-28 | 半導体基板の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177435A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0531018A2 (en) * | 1991-08-31 | 1993-03-10 | Shin-Etsu Handotai Company Limited | Method for production of dielectric-separation substrate |
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| US5401665A (en) * | 1992-07-20 | 1995-03-28 | Bell Communications Research, Inc. | Method of fabricating a field-effect transistor over gate electrode |
| US5496764A (en) * | 1994-07-05 | 1996-03-05 | Motorola, Inc. | Process for forming a semiconductor region adjacent to an insulating layer |
| US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US7041178B2 (en) | 2000-02-16 | 2006-05-09 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| WO2011039907A1 (ja) * | 2009-10-02 | 2011-04-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US9431368B2 (en) | 1999-10-01 | 2016-08-30 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US11760059B2 (en) | 2003-05-19 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Method of room temperature covalent bonding |
-
1988
- 1988-12-28 JP JP33134588A patent/JPH02177435A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0531018A3 (en) * | 1991-08-31 | 1994-06-01 | Shinetsu Handotai Kk | Method for production of dielectric-separation substrate |
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| US9391143B2 (en) | 2000-02-16 | 2016-07-12 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US7335572B2 (en) | 2000-02-16 | 2008-02-26 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US7387944B2 (en) | 2000-02-16 | 2008-06-17 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US9082627B2 (en) | 2000-02-16 | 2015-07-14 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US9331149B2 (en) | 2000-02-16 | 2016-05-03 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US7041178B2 (en) | 2000-02-16 | 2006-05-09 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US10312217B2 (en) | 2000-02-16 | 2019-06-04 | Invensas Bonding Technologies, Inc. | Method for low temperature bonding and bonded structure |
| US7037755B2 (en) | 2000-03-22 | 2006-05-02 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6627531B2 (en) | 2000-03-22 | 2003-09-30 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
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| US8569147B2 (en) | 2009-10-02 | 2013-10-29 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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