JPH0483361A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0483361A JPH0483361A JP19629290A JP19629290A JPH0483361A JP H0483361 A JPH0483361 A JP H0483361A JP 19629290 A JP19629290 A JP 19629290A JP 19629290 A JP19629290 A JP 19629290A JP H0483361 A JPH0483361 A JP H0483361A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
Ｓｏｌ構造を利用する半導体装置を製造するのに好適な
方法に関し、 欠陥がない良質の能動層を持つＳｏｌ構造を容易に実現
できるようにすることを目的とし、面指数が（１１１）
である半導体基板に選択的に凹所を穿って面指数が（１
０１）である側面が表出されたメサ部分を形成し、次い
で、該面指数が（丁０１）である側面を覆う絶縁物から
なる側壁膜を形成し、次いで、エッチャントをＫＯＨ系
液とするウェット・エッチング法にて前記メサ部分の下
を異方性エツチングに依ってくり抜いた空所を形成し、
次いで、熱酸化法にて前記凹所の底面とメサ部分の下と
に露出されているシリコン半導体基板の表面及びメサ部
分の下面に絶縁膜を形成する工程とを含んでなるよう構
成する。
方法に関し、 欠陥がない良質の能動層を持つＳｏｌ構造を容易に実現
できるようにすることを目的とし、面指数が（１１１）
である半導体基板に選択的に凹所を穿って面指数が（１
０１）である側面が表出されたメサ部分を形成し、次い
で、該面指数が（丁０１）である側面を覆う絶縁物から
なる側壁膜を形成し、次いで、エッチャントをＫＯＨ系
液とするウェット・エッチング法にて前記メサ部分の下
を異方性エツチングに依ってくり抜いた空所を形成し、
次いで、熱酸化法にて前記凹所の底面とメサ部分の下と
に露出されているシリコン半導体基板の表面及びメサ部
分の下面に絶縁膜を形成する工程とを含んでなるよう構
成する。
本発明は、Ｓｏｌ （ｓｅｍｉｃｏｎｄｕｃｔ。
ｒ ｏｎ １ｎＳｕｌａｔｏｒ）Ｉｌ造を利用する
半導体装置を製造するのに好適な方法に関する。
半導体装置を製造するのに好適な方法に関する。
半導体装置にＳｏｌ構造を採り入れる技術が提案されて
から久しく、成る程度の実績は上がりつつあるが、未だ
、開発途上にあり、その決定的なものは現れていない。
から久しく、成る程度の実績は上がりつつあるが、未だ
、開発途上にあり、その決定的なものは現れていない。
然しながら、半導体装置の製造技術が依然として高集積
化及び高速化へ指向している現在、Ｓ０Ｉ構造がそれを
達成する有力な一手段であることには変わりなく、従っ
て、欠陥がなく、且つ、特性良好なＳｏｌ構造を容易に
得る為の努力がなされなければならない。
化及び高速化へ指向している現在、Ｓ０Ｉ構造がそれを
達成する有力な一手段であることには変わりなく、従っ
て、欠陥がなく、且つ、特性良好なＳｏｌ構造を容易に
得る為の努力がなされなければならない。
現在、Ｓｏｌ構造を得る技術として期待されているのは
ＳＩＭＯＸ （ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍ
ｐｌａｎｔｅｄ ｏｘｉｇｅｎ）法、及び、貼り合わ
せ法である。
ＳＩＭＯＸ （ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍ
ｐｌａｎｔｅｄ ｏｘｉｇｅｎ）法、及び、貼り合わ
せ法である。
第１０図はＳＩＭＯＸ法を解説する為の工程要所に於け
る半導体装置の要部切断側面図を表している。
る半導体装置の要部切断側面図を表している。
図に於いて、１はシリコン半導体基板、２は二酸化シリ
コン（ＳｉＯｚ）からなる絶縁膜、３はＳｉｎ、膜をそ
れぞれ示している。
コン（ＳｉＯｚ）からなる絶縁膜、３はＳｉｎ、膜をそ
れぞれ示している。
このＳＩＭＯＸ構造を得るには、シリコン半導体基板１
の表面から適当な深さにピークが存在するように注入エ
ネルギを適当に高くして酸素イオンの注入を行なってか
ら熱処理を行う。すると、シリコン半導体基板１の深さ
方向の途中にシリコン及び打ち込まれた酸素が反応して
Ｓ ｆ Ｏｘからなる絶縁膜２が生成され、Ｓｏｌ構造
が得られると云うものである。
の表面から適当な深さにピークが存在するように注入エ
ネルギを適当に高くして酸素イオンの注入を行なってか
ら熱処理を行う。すると、シリコン半導体基板１の深さ
方向の途中にシリコン及び打ち込まれた酸素が反応して
Ｓ ｆ Ｏｘからなる絶縁膜２が生成され、Ｓｏｌ構造
が得られると云うものである。
第１１図は貼り合わせ法を解説する為の工程要所に於け
る半導体装置の要部切断側面図を表し、第１０図に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
る半導体装置の要部切断側面図を表し、第１０図に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
図に於いて、ＩＡは研削・研摩法を適用することに依っ
て除去されたシリコン半導体基板１の部分、４はシリコ
ン半導体基板ｌの表面に形成したＳｔｏｗからなる絶縁
膜、５は第二のシリコン半導体基板、Ｓｌはシリコン半
導体基板１を研削・研摩して除去した部分ＩＡの厚さ、
Ｓ２はシリコン半導体基板１を研削・研摩して残った部
分の厚さをそれぞれ示している。
て除去されたシリコン半導体基板１の部分、４はシリコ
ン半導体基板ｌの表面に形成したＳｔｏｗからなる絶縁
膜、５は第二のシリコン半導体基板、Ｓｌはシリコン半
導体基板１を研削・研摩して除去した部分ＩＡの厚さ、
Ｓ２はシリコン半導体基板１を研削・研摩して残った部
分の厚さをそれぞれ示している。
この貼り合わせ法に依ってＳｏｌ構造を得るには、熱酸
化法を適用することに依ってシリコン半導体基板１の表
面にＳｉｎ、からなる絶縁膜４を形成し、この絶縁膜４
に第二のシリコン半導体基板５を対向させ、高電圧を印
加しながら熱処理を行って貼り合わせ、その後、シリコ
ン半導体基板１を研削・研摩して薄層化するものである
。
化法を適用することに依ってシリコン半導体基板１の表
面にＳｉｎ、からなる絶縁膜４を形成し、この絶縁膜４
に第二のシリコン半導体基板５を対向させ、高電圧を印
加しながら熱処理を行って貼り合わせ、その後、シリコ
ン半導体基板１を研削・研摩して薄層化するものである
。
第１０図について説明した技術に於いては、絶縁膜２を
生成する為、注入エネルギを適切に選択して酸素イオン
の打ち込みを行うのであるが、その場合、酸素イオンは
明確な界面をもつ所定層に留まらず、注入エネルギに対
応するピークの部分から、特に、打ち込みの表面側に向
かって裾を引くような分布を生ずる。従って、熱処理を
行うことでＳ ｉ Ｏ，からなる絶縁膜２を生成させた
場合、そこから表面側に向かって良質なＳｉｎｇではな
いＳｉｎ、からなる膜３が生成されてしまい、この５ｉ
ＯＸ膜３は、その表面側に残っているシリコン半導体基
板１からすれば欠陥として映る存在になってしまい、こ
のようなウェハでは、特性良好な半導体装置を構成する
ことはできない。
生成する為、注入エネルギを適切に選択して酸素イオン
の打ち込みを行うのであるが、その場合、酸素イオンは
明確な界面をもつ所定層に留まらず、注入エネルギに対
応するピークの部分から、特に、打ち込みの表面側に向
かって裾を引くような分布を生ずる。従って、熱処理を
行うことでＳ ｉ Ｏ，からなる絶縁膜２を生成させた
場合、そこから表面側に向かって良質なＳｉｎｇではな
いＳｉｎ、からなる膜３が生成されてしまい、この５ｉ
ＯＸ膜３は、その表面側に残っているシリコン半導体基
板１からすれば欠陥として映る存在になってしまい、こ
のようなウェハでは、特性良好な半導体装置を構成する
ことはできない。
第１１図について説明した技術に於いては、第一のシリ
コン半導体基板１と第二のシリコン半導体基板５とを貼
り合わせた後、第一のシリコン半導体基板１の表出側を
研削・研摩して薄層化することが行われている。尚、こ
のような加工は、第一のシリコン半２導体基板１に高速
の半導体装置を作り込む為には不可欠である。
コン半導体基板１と第二のシリコン半導体基板５とを貼
り合わせた後、第一のシリコン半導体基板１の表出側を
研削・研摩して薄層化することが行われている。尚、こ
のような加工は、第一のシリコン半２導体基板１に高速
の半導体装置を作り込む為には不可欠である。
ところが、通常、第一のシリコン半導体基板１の厚さは
、約５００〔μｍ〕程度もあり、高速の半導体装置を作
り込むのに好適な能動層の厚さＳ２は例えば１〔μｍ〕
程度、好ましくは０．５〔μｍ〕程度であることから、
研削・研摩して除去すべき部分ＩＡの厚さＳ２は、単純
計算では、４９９ 〔μｍ〕〜４９９．５（μｍ〕にも
達し、このような加工を高精度で実施することは甚だ困
難である。
、約５００〔μｍ〕程度もあり、高速の半導体装置を作
り込むのに好適な能動層の厚さＳ２は例えば１〔μｍ〕
程度、好ましくは０．５〔μｍ〕程度であることから、
研削・研摩して除去すべき部分ＩＡの厚さＳ２は、単純
計算では、４９９ 〔μｍ〕〜４９９．５（μｍ〕にも
達し、このような加工を高精度で実施することは甚だ困
難である。
本発明は、欠陥がない良質の能動層を持つＳＯＩ構造を
容易に実現できるようにする。
容易に実現できるようにする。
（課題を解決するための手段〕
本発明に依る半導体装置の製造方法に於いては、（１）
面指数が（１１１）である半導体基板（例えばシリコン
半導体基板１１）に選択的に凹所（例えば凹所１３Ａ）
を穿って面指数が（１０１）である側面が表出されたメ
サ部分を形成し、次いで、該面指数が（１０１）である
側面を覆う絶縁物からなる側壁ｌ１ｌ（例えば側壁膜１
４）を形成し、次いで、エンチャントをＫＯＨ系液とす
るウェット・エッチング法にて前記メサ部分の下を異方
性エツチングに依ってくり抜いた空所（例えば空所１５
）を形成し、次いで、熱酸化法にて前記凹所の底面とメ
サ部分の下とに露出されているシリコン半導体基板の表
面及びメサ部分の下面に絶縁膜（例えば絶縁膜１６及び
１７）を形成する工程と、 を含んでなるか、或いは、 （２）前記（１）に於いて、前記凹所の底面とメサ部分
の下とに露出されているシリコン半導体基板の表面及び
メサ部分の下面に絶縁膜を形成した後に該凹所及びメサ
部分の下に在る前記空所を多結晶シリコン（例えば多結
晶シリコン膜１８）で埋める工程、 を含んでなるか、或いは、 （３）前記（１）に於いて、前記凹所の底面とメサ部分
の下とに露出されているシリコン半導体基板の表面及び
メサ部分の下面に絶縁膜（例えば絶縁膜１６及び１７）
を形成するに際し、その厚さを前記メサ部分の下に在る
空所が略埋まる厚さに形成する工程、 を含んでいる。
面指数が（１１１）である半導体基板（例えばシリコン
半導体基板１１）に選択的に凹所（例えば凹所１３Ａ）
を穿って面指数が（１０１）である側面が表出されたメ
サ部分を形成し、次いで、該面指数が（１０１）である
側面を覆う絶縁物からなる側壁ｌ１ｌ（例えば側壁膜１
４）を形成し、次いで、エンチャントをＫＯＨ系液とす
るウェット・エッチング法にて前記メサ部分の下を異方
性エツチングに依ってくり抜いた空所（例えば空所１５
）を形成し、次いで、熱酸化法にて前記凹所の底面とメ
サ部分の下とに露出されているシリコン半導体基板の表
面及びメサ部分の下面に絶縁膜（例えば絶縁膜１６及び
１７）を形成する工程と、 を含んでなるか、或いは、 （２）前記（１）に於いて、前記凹所の底面とメサ部分
の下とに露出されているシリコン半導体基板の表面及び
メサ部分の下面に絶縁膜を形成した後に該凹所及びメサ
部分の下に在る前記空所を多結晶シリコン（例えば多結
晶シリコン膜１８）で埋める工程、 を含んでなるか、或いは、 （３）前記（１）に於いて、前記凹所の底面とメサ部分
の下とに露出されているシリコン半導体基板の表面及び
メサ部分の下面に絶縁膜（例えば絶縁膜１６及び１７）
を形成するに際し、その厚さを前記メサ部分の下に在る
空所が略埋まる厚さに形成する工程、 を含んでいる。
前記手段を採ることに依り、Ｓｏｌ構造の絶縁層を形成
するのに酸素イオンの注入などは不要であるから欠陥の
発生はなく、既に技術が確立している熱酸化法を適用し
て良質の絶縁層を形成することが可能であり、また、貼
り合わせ法で絶縁層上の能動層を得る場合のように厚い
シリコン半導体基板を研削・研摩することは不要であり
、これも技術が確立しているエツチング法を適用し、そ
のエツチング深さを制御することで任意の厚さをもつ能
動層を得ることができ、従って、高集積化及び高速化さ
れた半導体装置を作り込むのに好適なＳｏｌ構造を容易
に実現することができる。
するのに酸素イオンの注入などは不要であるから欠陥の
発生はなく、既に技術が確立している熱酸化法を適用し
て良質の絶縁層を形成することが可能であり、また、貼
り合わせ法で絶縁層上の能動層を得る場合のように厚い
シリコン半導体基板を研削・研摩することは不要であり
、これも技術が確立しているエツチング法を適用し、そ
のエツチング深さを制御することで任意の厚さをもつ能
動層を得ることができ、従って、高集積化及び高速化さ
れた半導体装置を作り込むのに好適なＳｏｌ構造を容易
に実現することができる。
第１図乃至第９図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ解説する。
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ解説する。
第１図参照
化学気相堆積（ｃｈｅｍｉ ｃａ １ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、主面の面指数が（１１１）であるシリコン
半導体基板１１の表面に厚さ例えば５０［ｎｍ）のＳｉ
ｎ、膜１２並びに厚さ１０１００（ｎの窒化シリコン（
Ｓｉ３Ｎ４）膜１３を順に成長させる。
ことに依り、主面の面指数が（１１１）であるシリコン
半導体基板１１の表面に厚さ例えば５０［ｎｍ）のＳｉ
ｎ、膜１２並びに厚さ１０１００（ｎの窒化シリコン（
Ｓｉ３Ｎ４）膜１３を順に成長させる。
フォレリソグラフィ技術に於けるレジスト・プロセス及
びエツチング・ガスをＣＦ、とする反応性イオン・エツ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、Ｓｉ：＋Ｎ４膜
１３及びＳｔＯ２膜１２のエツチングを行って素子量分
ＩＩ領域を形成する為の開口を形成する。
びエツチング・ガスをＣＦ、とする反応性イオン・エツ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、Ｓｉ：＋Ｎ４膜
１３及びＳｔＯ２膜１２のエツチングを行って素子量分
ＩＩ領域を形成する為の開口を形成する。
引き続き、エツチング・ガスをＣＣ１，とするＲＩＥ法
を適用することに依り、シリコン半導体基板１１のエツ
チングを行って凹所１３Ａを形成する。
を適用することに依り、シリコン半導体基板１１のエツ
チングを行って凹所１３Ａを形成する。
この凹所１３Ａは、素子間分離領域を形成する為のもの
であり、平面で見た場合には方形を成していて、その深
さは例えば３００（ｎｍ）であり、側面には（１０１）
面が表出される。
であり、平面で見た場合には方形を成していて、その深
さは例えば３００（ｎｍ）であり、側面には（１０１）
面が表出される。
第２図参照
ＣＶＤ法を適用することに依り、全面に厚さが例えば１
０１００（ｎである５ｉＯｚｌｉを形成する。
０１００（ｎである５ｉＯｚｌｉを形成する。
エツチング・ガスをＣＦ、とするＲＩＥ法を適用するこ
とに依り、前記工程２−（１）で形成したＳｉＯ□膜の
異方性エツチングを行う。
とに依り、前記工程２−（１）で形成したＳｉＯ□膜の
異方性エツチングを行う。
この工程に依って、該ＳｉＯ□膜は凹所１３Ａの側面並
びに凹所１３Ａ側に表出されているＳｉＯ□膜１２と５
ｉａＮａ膜１３との側面を覆う側壁膜１４を残して他は
除去される。
びに凹所１３Ａ側に表出されているＳｉＯ□膜１２と５
ｉａＮａ膜１３との側面を覆う側壁膜１４を残して他は
除去される。
第３図参照
引き続き、エツチング・ガスをＣＣ１，とするＲＩＥ法
を適用することに依り、凹所１３Ａ内に表出されている
シリコン半導体基板１１のエツチングを行ない、凹所１
３Ａを更に掘り下げて、当初の深さよりも例えば４００
（ｎｍ）深くする。
を適用することに依り、凹所１３Ａ内に表出されている
シリコン半導体基板１１のエツチングを行ない、凹所１
３Ａを更に掘り下げて、当初の深さよりも例えば４００
（ｎｍ）深くする。
このようにすると、５ｉｎ２の側壁膜１４に連なってシ
リコン半導体基板１１の（１０１）面からなる側面が表
出される。
リコン半導体基板１１の（１０１）面からなる側面が表
出される。
第４図参照
エッチャントをＫＯＨとする浸漬法を適用することに依
り、凹所１３Ａ内に表出されているシリコン半導体基板
１１のエツチングを行うのであるが、この場合、凹所１
３Ａの底面には面指数（１１１）の面が表出され、また
、側面の一部には面指数（１０１）の面が表出されてい
る。
り、凹所１３Ａ内に表出されているシリコン半導体基板
１１のエツチングを行うのであるが、この場合、凹所１
３Ａの底面には面指数（１１１）の面が表出され、また
、側面の一部には面指数（１０１）の面が表出されてい
る。
ところで、この（１１１）面と（１０１）面とでは、Ｋ
ＯＨに依って（１０１）面が約１０倍も速く異方性エツ
チングされるので、図示のように、メサの下側はくり抜
かれた状態になって空所１５が生成される。
ＯＨに依って（１０１）面が約１０倍も速く異方性エツ
チングされるので、図示のように、メサの下側はくり抜
かれた状態になって空所１５が生成される。
ここで、図では空所１５が生成されたことに依ってメサ
が宙に浮いたように表されているが、実際には、紙面に
垂直な方向でメサの両端が他のメサと結合され、そして
、凹所１３Ａが形成されなかった部分、おそらく、半導
体ウェハの周辺部分となる筈であるが、その部分に於い
てメサの下に在るシリコン半導体基板１１に一体的に結
合された構造になっているので、この状態に於いて、通
常の取り扱いをしていれば、メサが陥落してしまう虞は
ない。
が宙に浮いたように表されているが、実際には、紙面に
垂直な方向でメサの両端が他のメサと結合され、そして
、凹所１３Ａが形成されなかった部分、おそらく、半導
体ウェハの周辺部分となる筈であるが、その部分に於い
てメサの下に在るシリコン半導体基板１１に一体的に結
合された構造になっているので、この状態に於いて、通
常の取り扱いをしていれば、メサが陥落してしまう虞は
ない。
第５図参照
酸化性雰囲気中で熱酸化法を適用することに依り、シリ
コン半導体基板１１の露出面に厚さ例えば２００ （ｎ
ｍ）程度の５ｉｎ２からなる絶縁ｌ１１１６及び１７を
形成する。
コン半導体基板１１の露出面に厚さ例えば２００ （ｎ
ｍ）程度の５ｉｎ２からなる絶縁ｌ１１１６及び１７を
形成する。
この工程を経ると、周囲が絶縁膜からなる側壁膜１４並
びに絶縁膜１７で完全に包囲されたシリコン半導体基板
１１の一部からなる能動層１１′が得られる。
びに絶縁膜１７で完全に包囲されたシリコン半導体基板
１１の一部からなる能動層１１′が得られる。
尚、絶縁Ｉｆ！１６及び１７を形成する際、条件を適切
に選べば、空所１５が殆ど残らないようにすることもで
きる。
に選べば、空所１５が殆ど残らないようにすることもで
きる。
第６図参照
ＣＶＤ法を適用することに依り、全面に多結晶シリコン
膜１８を厚く、例えば２〔μｍ〕程度に形成する。尚、
多結晶シリコンは回り込みが良好であることから、凹所
１３Ａ内は云うまでもなく、空所１５も略密実に埋め込
まれる。
膜１８を厚く、例えば２〔μｍ〕程度に形成する。尚、
多結晶シリコンは回り込みが良好であることから、凹所
１３Ａ内は云うまでもなく、空所１５も略密実に埋め込
まれる。
これに依って、メサの部分に於ける強度が向上する。
エツチング・ガスをＣＣＩ、とするＲＴＥ法を適用する
ことに依り、多結晶シリコン膜１８を平坦化する為のエ
ツチングを行う。このエツチングは、勿論、５ｉａＮ＜
膜１３、或いは、側壁膜１４が表出された段階で停止さ
せる。
ことに依り、多結晶シリコン膜１８を平坦化する為のエ
ツチングを行う。このエツチングは、勿論、５ｉａＮ＜
膜１３、或いは、側壁膜１４が表出された段階で停止さ
せる。
第７図参照
熱酸化法を適用することに依り、多結晶シリコン膜１８
の表出面に５ｉＯｚからなる絶縁膜１９を形成する。
の表出面に５ｉＯｚからなる絶縁膜１９を形成する。
尚、この絶縁膜１９の厚さは、３１３Ｎ４膜１３−’−
，ＳｉＯ□膜１２の厚さ膜間２にすると良い。
，ＳｉＯ□膜１２の厚さ膜間２にすると良い。
第８図参照
エツチング・ガスをＣＦ、とするＲＩＥ法を適用するこ
とに依り、絶縁膜１９、側壁１１！１４の頂部、Ｓｉｎ
、膜１２、Ｓｉ、Ｎ、膜１３を除去して能動層１１′の
表面を露出させる。
とに依り、絶縁膜１９、側壁１１！１４の頂部、Ｓｉｎ
、膜１２、Ｓｉ、Ｎ、膜１３を除去して能動層１１′の
表面を露出させる。
前記のようにしてＳｏｌ構造を実現させた後は、能動Ｎ
１１′に適宜の半導体素子を作り込むことができる。
１１′に適宜の半導体素子を作り込むことができる。
次の第９図には、一実施例として、電界効果トランジス
タを形成する場合について説明しである。尚、ここでは
、ｎチャネル・トランジスタの作成を対象とするので、
この場合、何れの段階かで能動層１１′をｐ型化してお
く必要がある。
タを形成する場合について説明しである。尚、ここでは
、ｎチャネル・トランジスタの作成を対象とするので、
この場合、何れの段階かで能動層１１′をｐ型化してお
く必要がある。
第９図参照
熱酸化法を通用することに依り、厚さ例えば１００〔入
〕のＳｉＯ□からなるゲート絶縁膜２０を形成する。
〕のＳｉＯ□からなるゲート絶縁膜２０を形成する。
ＣＶＤ法を適用することに依り、厚さ例えば２００ＯＣ
人〕の多結晶シリコン膜を形成する。
人〕の多結晶シリコン膜を形成する。
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエツチング・ガスをＣＣ１ａ並びにＣＦ、とするＲ
ＩＥ法を適用することに依り、前記工程９−（２）で形
成した多結晶シリコン膜並びにゲート絶縁膜２０のバタ
ーニングを行なってゲート電極２１を形成し、且つ、ゲ
ート絶縁膜２０をゲート電極２１と同形状とする。
及びエツチング・ガスをＣＣ１ａ並びにＣＦ、とするＲ
ＩＥ法を適用することに依り、前記工程９−（２）で形
成した多結晶シリコン膜並びにゲート絶縁膜２０のバタ
ーニングを行なってゲート電極２１を形成し、且つ、ゲ
ート絶縁膜２０をゲート電極２１と同形状とする。
イオン注入法を通用することに依り、ドーズ量をｌＸｌ
０”（α−２〕、注入エネルギを３０（ＫｅＶ）とし、
且つ、ゲート電極２１ＧをマスクとしてＡｓイオンの打
ち込みを行ってｎ型ソース領域２２及びｎ型ドレイン領
域２３を形成する。
０”（α−２〕、注入エネルギを３０（ＫｅＶ）とし、
且つ、ゲート電極２１ＧをマスクとしてＡｓイオンの打
ち込みを行ってｎ型ソース領域２２及びｎ型ドレイン領
域２３を形成する。
ＣＶＤ法を適用することに依り、厚さ例えば３０００
（人〕のＳｉＯ□からなる眉間絶縁膜２４を形成する。
（人〕のＳｉＯ□からなる眉間絶縁膜２４を形成する。
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエツチング・ガスをＣＦ、とするＲＩＥ法を適用す
ることに依り、眉間絶縁膜２４に電極コンタクト窓を形
成する。
及びエツチング・ガスをＣＦ、とするＲＩＥ法を適用す
ることに依り、眉間絶縁膜２４に電極コンタクト窓を形
成する。
真空蒸着法、フォト・リソグラフィ技術に於けるレジス
ト・プロセス、エツチング・ガスをＣＣＺ、とするＲＩ
Ｅ法を適用することに依り、アルミニウム（Ａ２）から
なるソース電極２５及びドレイン電極２６を形成する。
ト・プロセス、エツチング・ガスをＣＣＺ、とするＲＩ
Ｅ法を適用することに依り、アルミニウム（Ａ２）から
なるソース電極２５及びドレイン電極２６を形成する。
この後、通常の技法に従って電極・配線、絶縁膜、保護
膜などを形成して完成させる。
膜などを形成して完成させる。
本発明に依る半導体装置の製造方法に於いては、面指数
が（１１１）である半導体基板に選択的に凹所を穿って
面指数が（１０１）である側面が表出されたメサ部分を
形成し、次いで、該面指数が（１０１）である側面を覆
う絶縁物からなる側壁膜を形成し、次いで、エッチャン
トをＫＯＨ系液とするウェット・エッチング法にて前記
メサ部分の下を異方性エツチングに依ってくり抜いた空
所を形成し、次いで、熱酸化法にて前記凹所の底面とメ
サ部分の下とに露出されているシリコン半導体基板の表
面及びメサ部分の下面に絶縁膜を形成している。
が（１１１）である半導体基板に選択的に凹所を穿って
面指数が（１０１）である側面が表出されたメサ部分を
形成し、次いで、該面指数が（１０１）である側面を覆
う絶縁物からなる側壁膜を形成し、次いで、エッチャン
トをＫＯＨ系液とするウェット・エッチング法にて前記
メサ部分の下を異方性エツチングに依ってくり抜いた空
所を形成し、次いで、熱酸化法にて前記凹所の底面とメ
サ部分の下とに露出されているシリコン半導体基板の表
面及びメサ部分の下面に絶縁膜を形成している。
前記構成を採ることに依り、Ｓｏｌ構造の絶縁層を形成
するのに酸素イオンの注入などは不要であるから欠陥の
発生はなく、既に技術が確立している熱酸化法を適用し
て良質の絶縁層を形成することが可能であり、また、貼
り合わせ法で絶縁層上の能動層を得る場合のように厚い
シリコン半導体基板を研削・研摩することは不要であり
、これも技術が確立しているエツチング法を適用し、そ
のエツチング深さを制御することで任意の厚さをもつ能
動層を得ることができ、従って、高集積化及び高速化さ
れた半導体装置を作り込むのに好適なＳｏｌ構造を容易
に実現することができる。
するのに酸素イオンの注入などは不要であるから欠陥の
発生はなく、既に技術が確立している熱酸化法を適用し
て良質の絶縁層を形成することが可能であり、また、貼
り合わせ法で絶縁層上の能動層を得る場合のように厚い
シリコン半導体基板を研削・研摩することは不要であり
、これも技術が確立しているエツチング法を適用し、そ
のエツチング深さを制御することで任意の厚さをもつ能
動層を得ることができ、従って、高集積化及び高速化さ
れた半導体装置を作り込むのに好適なＳｏｌ構造を容易
に実現することができる。
第１図乃至第９図は本発明一実施例を説明するための工
程要所に於ける半導体装置の要部切断側面図、第１Ｏ図
はＳ ＩＭＯＸ法を解説するための工程要所に於ける半
導体装置の要部切断側面図、第１１図は貼り合わせ法を
解説するための工程要所に於ける半導体装置の要部切断
側面図をそれぞれ表している。 図に於いて、１１はシリコン半導体基板、１１′は能動
層、１２は５ｉＯｚ膜、１３はＳ １．３ Ｎ４膜、１
３Ａは凹所、１４は側壁膜、１５は空所、１６．１７は
絶縁膜、１８は多結晶シリコン膜、１９は絶縁膜、２０
はゲート絶縁膜、２１はゲート電極、２２はソース領域
、２３はドレイン領域、２４は層間絶縁膜、２５はソー
ス電極、２６はドレイン電極をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司
程要所に於ける半導体装置の要部切断側面図、第１Ｏ図
はＳ ＩＭＯＸ法を解説するための工程要所に於ける半
導体装置の要部切断側面図、第１１図は貼り合わせ法を
解説するための工程要所に於ける半導体装置の要部切断
側面図をそれぞれ表している。 図に於いて、１１はシリコン半導体基板、１１′は能動
層、１２は５ｉＯｚ膜、１３はＳ １．３ Ｎ４膜、１
３Ａは凹所、１４は側壁膜、１５は空所、１６．１７は
絶縁膜、１８は多結晶シリコン膜、１９は絶縁膜、２０
はゲート絶縁膜、２１はゲート電極、２２はソース領域
、２３はドレイン領域、２４は層間絶縁膜、２５はソー
ス電極、２６はドレイン電極をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司
Claims (3)
- （１）面指数が（１１１）である半導体基板に選択的に
凹所を穿って面指数が（＠１＠０１）である側面が表出
されたメサ部分を形成し、 次いで、該面指数が（＠１＠０１）である側面を覆う絶
縁物からなる側壁膜を形成し、 次いで、エッチャントをＫＯＨ系液とするウェット・エ
ッチング法にて前記メサ部分の下を異方性エッチングに
依ってくり抜いた空所を形成し、 次いで、熱酸化法にて前記凹所の底面とメサ部分の下と
に露出されているシリコン半導体基板の表面及びメサ部
分の下面に絶縁膜を形成する工程と を含んでなることを特徴とする半導体装置の製造方法。 - （２）前記凹所の底面とメサ部分の下とに露出されてい
るシリコン半導体基板の表面及びメサ部分の下面に絶縁
膜を形成した後に該凹所並びにメサ部分の下に在る前記
空所を多結晶シリコンで埋める工程 を含んでなることを特徴とする請求項１記載の半導体装
置の製造方法。 - （３）前記凹所の底面とメサ部分の下とに露出されてい
るシリコン半導体基板の表面及びメサ部分の下面に絶縁
膜を形成する際に前記メサ部分の下に在る空所が該絶縁
膜で略埋まる厚さに形成する工程 を含んでなることを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19629290A JPH0483361A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19629290A JPH0483361A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0483361A true JPH0483361A (ja) | 1992-03-17 |
Family
ID=16355379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19629290A Pending JPH0483361A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0483361A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905286A (en) * | 1994-11-02 | 1999-05-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100374227B1 (ko) * | 2000-12-26 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1990
- 1990-07-26 JP JP19629290A patent/JPH0483361A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905286A (en) * | 1994-11-02 | 1999-05-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6144072A (en) * | 1994-11-02 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US6509583B1 (en) | 1994-11-02 | 2003-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US6653656B2 (en) | 1994-11-02 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US7001822B2 (en) | 1994-11-02 | 2006-02-21 | Renesas Technology Corp. | Semiconductor device formed on insulating layer and method of manufacturing the same |
| KR100374227B1 (ko) * | 2000-12-26 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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