JPH06204440A - Ｓｏｉ型半導体装置およびその製造方法 - Google Patents
Ｓｏｉ型半導体装置およびその製造方法Info
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- JPH06204440A JPH06204440A JP35912592A JP35912592A JPH06204440A JP H06204440 A JPH06204440 A JP H06204440A JP 35912592 A JP35912592 A JP 35912592A JP 35912592 A JP35912592 A JP 35912592A JP H06204440 A JPH06204440 A JP H06204440A
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Abstract
(57)【要約】
【目的】 張り合わせ型ＳＯＩ構造の半導体装置におい
て、張り合わせ面の平坦性を低下させることなく、ＳＯ
Ｉ型半導体層の下層側に形成される導電層と支持基板と
の電気的接続を図り、導電層の仕事関数を一定に設定
し、ＳＯＩ型半導体層に作り込まれるトランジスタの特
性を安定化させることを第１の目的とし、隣接する素子
の電位により素子の電気的特性に影響を与えることなく
素子間の絶縁分離幅を狭くすることが可能であり、高集
積化を図ることを第２の目的とする。 【構成】 絶縁層２６と、絶縁層２６上で選択研磨され
ることにより形成されたＳＯＩ型半導体層２０ａと、絶
縁層２６を介して半導体層２０ａと反対側に堆積された
高濃度に不純物がドープしてある第１導電層２８と、第
１導電層２８に対して堆積され、第１導電層２８に比較
して不純物濃度が低い第２導電層３０ａと、この第２導
電層３０ａの平坦化された表面に張り合わせ接着された
支持基板３２とを有する。導電層４０ａは、素子分離領
域４４内に突出してあることが好ましい。
て、張り合わせ面の平坦性を低下させることなく、ＳＯ
Ｉ型半導体層の下層側に形成される導電層と支持基板と
の電気的接続を図り、導電層の仕事関数を一定に設定
し、ＳＯＩ型半導体層に作り込まれるトランジスタの特
性を安定化させることを第１の目的とし、隣接する素子
の電位により素子の電気的特性に影響を与えることなく
素子間の絶縁分離幅を狭くすることが可能であり、高集
積化を図ることを第２の目的とする。 【構成】 絶縁層２６と、絶縁層２６上で選択研磨され
ることにより形成されたＳＯＩ型半導体層２０ａと、絶
縁層２６を介して半導体層２０ａと反対側に堆積された
高濃度に不純物がドープしてある第１導電層２８と、第
１導電層２８に対して堆積され、第１導電層２８に比較
して不純物濃度が低い第２導電層３０ａと、この第２導
電層３０ａの平坦化された表面に張り合わせ接着された
支持基板３２とを有する。導電層４０ａは、素子分離領
域４４内に突出してあることが好ましい。
Description
【０００１】
【産業上の利用分野】本発明は、張り合わせ型ＳＯＩ(S
ilicon On Insulating Substrate）構造を持つ半導
体装置およびその製造方法に係り、さらに詳しくは、張
り合わせ面の平坦性を低下させることなく、ＳＯＩ型半
導体層の下層側に形成される導電層と支持基板との電気
的接続を図り、導電層の仕事関数を一定に設定し、ＳＯ
Ｉ型半導体層に作り込まれるトランジスタの特性を安定
化させることが可能であると共に、隣接する素子の電位
により素子の電気的特性に影響を与えることなく素子間
の絶縁分離幅を狭くすることが可能であり、高集積化に
適したＳＯＩ型半導体装置およびその製造方法に関す
る。
ilicon On Insulating Substrate）構造を持つ半導
体装置およびその製造方法に係り、さらに詳しくは、張
り合わせ面の平坦性を低下させることなく、ＳＯＩ型半
導体層の下層側に形成される導電層と支持基板との電気
的接続を図り、導電層の仕事関数を一定に設定し、ＳＯ
Ｉ型半導体層に作り込まれるトランジスタの特性を安定
化させることが可能であると共に、隣接する素子の電位
により素子の電気的特性に影響を与えることなく素子間
の絶縁分離幅を狭くすることが可能であり、高集積化に
適したＳＯＩ型半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】絶縁層上にシリコン単結晶薄膜などの半
導体層を形成するＳＯＩ技術は、たとえばソフトエラー
耐性や高速動作に優れた高性能トランジスタなどを形成
するために、近年盛んに研究が進められている。ＳＯＩ
構造を有する半導体装置を製造する手法として、酸素イ
オンを半導体基板の表面から所定深さの位置にイオン注
入し、これを熱処理することにより埋め込み型酸化絶縁
層を形成するＳＩＭＯＸ法が知られている。
導体層を形成するＳＯＩ技術は、たとえばソフトエラー
耐性や高速動作に優れた高性能トランジスタなどを形成
するために、近年盛んに研究が進められている。ＳＯＩ
構造を有する半導体装置を製造する手法として、酸素イ
オンを半導体基板の表面から所定深さの位置にイオン注
入し、これを熱処理することにより埋め込み型酸化絶縁
層を形成するＳＩＭＯＸ法が知られている。
【０００３】しかしながら、このＳＩＭＯＸ法では、イ
オン注入された酸素により形成した酸化絶縁層の下部に
導電層を形成することが困難であるため、酸化絶縁層下
部のシリコン基板の仕事関数は、シリコン基板に含まれ
る不純物濃度によって決定される。このようなＳＩＭＯ
Ｘ型ＳＯＩ基板上にトランジスタを形成した場合には、
ＳＯＩ構造の半導体層の裏面側の電位は、シリコン基板
の仕事関数により影響を受けるが、シリコン基板の不純
物濃度が縮退するに十分でない場合、半導体基板を構成
するウェーハ間の不純物濃度のばらつきに伴って仕事関
数が変化するため、素子特性を一定に保つことができな
いなどの課題を有している。
オン注入された酸素により形成した酸化絶縁層の下部に
導電層を形成することが困難であるため、酸化絶縁層下
部のシリコン基板の仕事関数は、シリコン基板に含まれ
る不純物濃度によって決定される。このようなＳＩＭＯ
Ｘ型ＳＯＩ基板上にトランジスタを形成した場合には、
ＳＯＩ構造の半導体層の裏面側の電位は、シリコン基板
の仕事関数により影響を受けるが、シリコン基板の不純
物濃度が縮退するに十分でない場合、半導体基板を構成
するウェーハ間の不純物濃度のばらつきに伴って仕事関
数が変化するため、素子特性を一定に保つことができな
いなどの課題を有している。
【０００４】そこで、このような課題を解決し得る技術
として、張り合わせ法によりＳＯＩ基板を作成する技術
が知られている。張り合わせ法によるＳＯＩ基板の作成
方法では、ＳＯＩ構造の半導体層の下層側に、縮退した
導電層を形成することができるなどの利点がある。
として、張り合わせ法によりＳＯＩ基板を作成する技術
が知られている。張り合わせ法によるＳＯＩ基板の作成
方法では、ＳＯＩ構造の半導体層の下層側に、縮退した
導電層を形成することができるなどの利点がある。
【０００５】この張り合わせ法によるＳＯＩ基板の作成
方法を具体的に示すと、図５（Ａ）に示すように、半導
体基板２の表面に、図示しない素子分離段差を形成した
後、その表面に絶縁層４を形成し、その後、同図（Ｂ）
に示すように、絶縁層４の表面にポリシリコン層などで
構成される導電層６を成膜する。次に、この導電層６の
表面を平坦化し、図５（Ｃ）に示すように、半導体ウェ
ーハで構成される支持基板８を張り合わせ熱接着する。
方法を具体的に示すと、図５（Ａ）に示すように、半導
体基板２の表面に、図示しない素子分離段差を形成した
後、その表面に絶縁層４を形成し、その後、同図（Ｂ）
に示すように、絶縁層４の表面にポリシリコン層などで
構成される導電層６を成膜する。次に、この導電層６の
表面を平坦化し、図５（Ｃ）に示すように、半導体ウェ
ーハで構成される支持基板８を張り合わせ熱接着する。
【０００６】その後、半導体基板２を裏から研削および
研磨し、絶縁層４の表面に、所定パターンの薄い半導体
層を残し、ＳＯＩ基板を完成する。
研磨し、絶縁層４の表面に、所定パターンの薄い半導体
層を残し、ＳＯＩ基板を完成する。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな張り合わせ型ＳＯＩ基板の製造方法では、導電層６
を平坦化して張り合わせる場合に、導電層６をノンドー
プのポリシリコン層で構成しないと、平坦化が困難であ
り、良好な張り合わせ接着を実現できないという課題を
有している。たとえば導電層６の仕事関数を安定させる
と共に、空乏化防止のために、高濃度に不純物がドープ
されたポリシリコン層で導電層６を構成すると、不純物
濃度のばらつきや不純物状態などが原因で、導電層６を
平坦化処理した後の平坦性にむらが生じ、導電層６に対
して良好に支持基板８を張り合わせ接着できないおそれ
がある。平坦化処理は、たとえばメカノケミカル研磨に
より行なわれ、このメカノケミカル研磨では、研磨すべ
き膜の不純物濃度のばらつきなどが影響するからであ
る。
うな張り合わせ型ＳＯＩ基板の製造方法では、導電層６
を平坦化して張り合わせる場合に、導電層６をノンドー
プのポリシリコン層で構成しないと、平坦化が困難であ
り、良好な張り合わせ接着を実現できないという課題を
有している。たとえば導電層６の仕事関数を安定させる
と共に、空乏化防止のために、高濃度に不純物がドープ
されたポリシリコン層で導電層６を構成すると、不純物
濃度のばらつきや不純物状態などが原因で、導電層６を
平坦化処理した後の平坦性にむらが生じ、導電層６に対
して良好に支持基板８を張り合わせ接着できないおそれ
がある。平坦化処理は、たとえばメカノケミカル研磨に
より行なわれ、このメカノケミカル研磨では、研磨すべ
き膜の不純物濃度のばらつきなどが影響するからであ
る。
【０００８】また、図６に示すように、高濃度にドープ
された導電層６の表面に、絶縁層１０を堆積し、この絶
縁層１０を平坦化し、その表面に支持基板８を張り合わ
せ接着する方法も考えられる。しかしながら、この方法
では、導電層６と支持基板８との電気的接続が取れず、
導電層６の電位が不安定になるなどの課題を有してい
る。
された導電層６の表面に、絶縁層１０を堆積し、この絶
縁層１０を平坦化し、その表面に支持基板８を張り合わ
せ接着する方法も考えられる。しかしながら、この方法
では、導電層６と支持基板８との電気的接続が取れず、
導電層６の電位が不安定になるなどの課題を有してい
る。
【０００９】一方、従来の半導体装置の素子分離の形成
方法としては、選択酸化法（ＬＯＣＯＳ）や、トレンチ
埋め込み法が知られている。トレンチ埋め込み法では、
たとえば図７（Ａ）に示すように、半導体基板２の表面
に、ホトリソグラフィ技術を用いて素子分離領域以外を
レジスト膜１２でマスクした後、反応性イオンエッチン
グ（ＲＩＥ）を行なってトレンチ１４を形成する。次
に、同図（Ｂ）に示すように、レジスト膜を除去した
後、トレンチ１４が形成された半導体基板２の表面に、
絶縁層１６を堆積させ、その後同図（Ｃ）に示すよう
に、絶縁層１６をエッチバックすることにより、トレン
チ１４内に絶縁体１６ａを残し、素子間をトレンチ型素
子分離絶縁領域で絶縁する。
方法としては、選択酸化法（ＬＯＣＯＳ）や、トレンチ
埋め込み法が知られている。トレンチ埋め込み法では、
たとえば図７（Ａ）に示すように、半導体基板２の表面
に、ホトリソグラフィ技術を用いて素子分離領域以外を
レジスト膜１２でマスクした後、反応性イオンエッチン
グ（ＲＩＥ）を行なってトレンチ１４を形成する。次
に、同図（Ｂ）に示すように、レジスト膜を除去した
後、トレンチ１４が形成された半導体基板２の表面に、
絶縁層１６を堆積させ、その後同図（Ｃ）に示すよう
に、絶縁層１６をエッチバックすることにより、トレン
チ１４内に絶縁体１６ａを残し、素子間をトレンチ型素
子分離絶縁領域で絶縁する。
【００１０】しかしながら、素子の集積化が進むにつれ
て、素子間を分離する絶縁体の分離幅も集積度に伴って
狭くすることが必要になるが、分離幅が狭くなると、素
子間の距離が近づくために素子間の容量が増大し、素子
の動作特性が、隣接する素子の電位により影響を受ける
などの問題がある。特に隣接した素子との電位差が大き
い場合には、素子端での電界を増加あるいは減少させ、
リーク電流の増大や駆動電流の低下などの問題を引き起
こす。
て、素子間を分離する絶縁体の分離幅も集積度に伴って
狭くすることが必要になるが、分離幅が狭くなると、素
子間の距離が近づくために素子間の容量が増大し、素子
の動作特性が、隣接する素子の電位により影響を受ける
などの問題がある。特に隣接した素子との電位差が大き
い場合には、素子端での電界を増加あるいは減少させ、
リーク電流の増大や駆動電流の低下などの問題を引き起
こす。
【００１１】本発明は、上述した実情に鑑みてなされ、
張り合わせ型ＳＯＩ構造の半導体装置において、張り合
わせ面の平坦性を低下させることなく、ＳＯＩ型半導体
層の下層側に形成される導電層と支持基板との電気的接
続を図り、導電層の仕事関数を一定に設定し、ＳＯＩ型
半導体層に作り込まれるトランジスタの特性を安定化さ
せることが可能なＳＯＩ型半導体装置およびその製造方
法を提供することを第１の目的とする。
張り合わせ型ＳＯＩ構造の半導体装置において、張り合
わせ面の平坦性を低下させることなく、ＳＯＩ型半導体
層の下層側に形成される導電層と支持基板との電気的接
続を図り、導電層の仕事関数を一定に設定し、ＳＯＩ型
半導体層に作り込まれるトランジスタの特性を安定化さ
せることが可能なＳＯＩ型半導体装置およびその製造方
法を提供することを第１の目的とする。
【００１２】また、本発明は、隣接する素子の電位によ
り素子の電気的特性に影響を与えることなく素子間の絶
縁分離幅を狭くすることが可能であり、高集積化に適し
たＳＯＩ型半導体装置およびその製造方法を提供するこ
とを第２の目的とする。
り素子の電気的特性に影響を与えることなく素子間の絶
縁分離幅を狭くすることが可能であり、高集積化に適し
たＳＯＩ型半導体装置およびその製造方法を提供するこ
とを第２の目的とする。
【００１３】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の第１のＳＯＩ型半導体装置は、絶縁
層と、絶縁層上で選択研磨されることにより形成された
ＳＯＩ型半導体層と、絶縁層を介して上記半導体層と反
対側に堆積された高濃度に不純物がドープしてある第１
導電層と、第１導電層に対して堆積され、第１導電層に
比較して不純物濃度が低い第２導電層と、この第２導電
層の平坦化された表面に張り合わせ接着された支持基板
とを有する。
るために、本発明の第１のＳＯＩ型半導体装置は、絶縁
層と、絶縁層上で選択研磨されることにより形成された
ＳＯＩ型半導体層と、絶縁層を介して上記半導体層と反
対側に堆積された高濃度に不純物がドープしてある第１
導電層と、第１導電層に対して堆積され、第１導電層に
比較して不純物濃度が低い第２導電層と、この第２導電
層の平坦化された表面に張り合わせ接着された支持基板
とを有する。
【００１４】上記第１導電層の不純物濃度が、１×１０
20ｃｍ-3以上であり、第２導電層の不純物濃度が１×１
０18ｃｍ-3以下であることが好ましい。また、上記第１
の目的を達成するために、本発明の第１のＳＯＩ型半導
体装置の製造方法は、半導体基板の表面に分離段差を形
成する工程と、分離段差が形成された半導体基板の表面
に絶縁層を堆積する工程と、この絶縁層の表面に高濃度
に不純物がドープされた第１導電層を堆積する工程と、
この第１導電層の表面に、不純物がドープされていない
第２導電層を堆積する工程と、この第２導電層の表面を
平坦化処理する工程と、この平坦化された第２導電層の
表面に支持基板を張り合わせ接着する工程と、上記半導
体基板の裏面を、上記絶縁層を研磨ストッパーとして研
削および研磨し、絶縁層上に、ＳＯＩ型半導体層を残す
工程とを有する。
20ｃｍ-3以上であり、第２導電層の不純物濃度が１×１
０18ｃｍ-3以下であることが好ましい。また、上記第１
の目的を達成するために、本発明の第１のＳＯＩ型半導
体装置の製造方法は、半導体基板の表面に分離段差を形
成する工程と、分離段差が形成された半導体基板の表面
に絶縁層を堆積する工程と、この絶縁層の表面に高濃度
に不純物がドープされた第１導電層を堆積する工程と、
この第１導電層の表面に、不純物がドープされていない
第２導電層を堆積する工程と、この第２導電層の表面を
平坦化処理する工程と、この平坦化された第２導電層の
表面に支持基板を張り合わせ接着する工程と、上記半導
体基板の裏面を、上記絶縁層を研磨ストッパーとして研
削および研磨し、絶縁層上に、ＳＯＩ型半導体層を残す
工程とを有する。
【００１５】上記第２の目的を達成するために、本発明
の第２のＳＯＩ型半導体装置は、絶縁層と、絶縁層上で
選択研磨されることにより形成された所定パターンのＳ
ＯＩ型半導体層と、絶縁層を介して上記半導体層と反対
側に堆積された導電層と、少なくとも上記導電層を介し
て張り合わせ接着された支持基板とを有するＳＯＩ型半
導体装置であって、上記所定パターンの半導体層間に位
置する絶縁層で構成された素子分離領域内部に、上記導
電層が埋め込まれていることを特徴とする。
の第２のＳＯＩ型半導体装置は、絶縁層と、絶縁層上で
選択研磨されることにより形成された所定パターンのＳ
ＯＩ型半導体層と、絶縁層を介して上記半導体層と反対
側に堆積された導電層と、少なくとも上記導電層を介し
て張り合わせ接着された支持基板とを有するＳＯＩ型半
導体装置であって、上記所定パターンの半導体層間に位
置する絶縁層で構成された素子分離領域内部に、上記導
電層が埋め込まれていることを特徴とする。
【００１６】上記絶縁層の膜厚は、上記所定パターンの
半導体層間に形成された素子分離領域の幅の１／２より
も小さく、５〜５０ｎｍであることが好ましい。また、
上記導電層は、支持基板に対して電気的に接続され、支
持基板を介して所定の電位に設定されていることが好ま
しい。
半導体層間に形成された素子分離領域の幅の１／２より
も小さく、５〜５０ｎｍであることが好ましい。また、
上記導電層は、支持基板に対して電気的に接続され、支
持基板を介して所定の電位に設定されていることが好ま
しい。
【００１７】上記第２の目的を達成するために、本発明
の第２のＳＯＩ型半導体装置の製造方法は、半導体基板
の表面に分離段差を形成する工程と、分離段差が形成さ
れた半導体基板の表面に、分離段差により形成される凹
部を完全に埋め込まない膜厚で絶縁層を堆積する工程
と、この絶縁層の表面に導電層を、上記凹部内に入り込
むように、堆積する工程と、少なくともこの導電層を介
して支持基板を張り合わせ接着する工程と、上記半導体
基板の裏面を、上記絶縁層を研磨ストッパーとして研削
および研磨し、絶縁層上に、ＳＯＩ型半導体層を残す工
程とを有する。
の第２のＳＯＩ型半導体装置の製造方法は、半導体基板
の表面に分離段差を形成する工程と、分離段差が形成さ
れた半導体基板の表面に、分離段差により形成される凹
部を完全に埋め込まない膜厚で絶縁層を堆積する工程
と、この絶縁層の表面に導電層を、上記凹部内に入り込
むように、堆積する工程と、少なくともこの導電層を介
して支持基板を張り合わせ接着する工程と、上記半導体
基板の裏面を、上記絶縁層を研磨ストッパーとして研削
および研磨し、絶縁層上に、ＳＯＩ型半導体層を残す工
程とを有する。
【００１８】
【作用】本発明の第１のＳＯＩ型半導体装置では、導電
層が少なくとも二層で構成され、ＳＯＩ型半導体層に対
して絶縁層を介して堆積される第１導電層には、高濃度
に不純物がドープしてあり、この第１導電層が第２導電
層を介して支持基板に電気的に接続してあることから、
ＳＯＩ型半導体層の下部に形成される導電層の仕事関数
が安定化され、ＳＯＩ型半導体層に作り込まれるトラン
ジスタの特性を安定化させることが可能になる。
層が少なくとも二層で構成され、ＳＯＩ型半導体層に対
して絶縁層を介して堆積される第１導電層には、高濃度
に不純物がドープしてあり、この第１導電層が第２導電
層を介して支持基板に電気的に接続してあることから、
ＳＯＩ型半導体層の下部に形成される導電層の仕事関数
が安定化され、ＳＯＩ型半導体層に作り込まれるトラン
ジスタの特性を安定化させることが可能になる。
【００１９】また、本発明の第１のＳＯＩ型半導体装置
の製造方法では、支持基板が、高濃度に不純物がドープ
された第１導電層ではなく、ノンドープポリシリコン層
などで構成される第２導電層に対して張り合わせ接着さ
れることから、第２導電層の平坦化が容易であり、支持
基板は良好に張り合わせ接着される。その結果、ＳＯＩ
型半導体装置を製造するための張り合わせ工程の歩留ま
りが向上する。
の製造方法では、支持基板が、高濃度に不純物がドープ
された第１導電層ではなく、ノンドープポリシリコン層
などで構成される第２導電層に対して張り合わせ接着さ
れることから、第２導電層の平坦化が容易であり、支持
基板は良好に張り合わせ接着される。その結果、ＳＯＩ
型半導体装置を製造するための張り合わせ工程の歩留ま
りが向上する。
【００２０】また、本発明の第２のＳＯＩ型半導体装置
では、所定パターンのＳＯＩ型半導体層間に位置する絶
縁層で構成された素子分離領域内部に、導電層が埋め込
まれており、その導電層の電位が固定されているので、
この導電層が電界に対するバリアとなり、隣接する素子
の電位により他の素子の電気的特性が影響されることを
防止できる。したがって、隣接する素子の電位からの影
響を考慮することなく、高集積に素子を作り込むことが
可能になる。
では、所定パターンのＳＯＩ型半導体層間に位置する絶
縁層で構成された素子分離領域内部に、導電層が埋め込
まれており、その導電層の電位が固定されているので、
この導電層が電界に対するバリアとなり、隣接する素子
の電位により他の素子の電気的特性が影響されることを
防止できる。したがって、隣接する素子の電位からの影
響を考慮することなく、高集積に素子を作り込むことが
可能になる。
【００２１】また、本発明の第２のＳＯＩ基板の製造方
法によれば、このような素子間での電界バリア特性を有
する素子分離領域を、高密度にしかも容易に製造するこ
とが可能である。
法によれば、このような素子間での電界バリア特性を有
する素子分離領域を、高密度にしかも容易に製造するこ
とが可能である。
【００２２】
【実施例】以下、本発明の一実施例に係るＳＯＩ型半導
体装置およびその製造方法について、図面を参照しつつ
詳細に説明する。図１，２は本発明の一実施例に係るＳ
ＯＩ型半導体装置の製造過程を示す概略断面図、図３，
４は本発明の他の実施例に係る半導体装置の製造過程を
示す概略断面図である。
体装置およびその製造方法について、図面を参照しつつ
詳細に説明する。図１，２は本発明の一実施例に係るＳ
ＯＩ型半導体装置の製造過程を示す概略断面図、図３，
４は本発明の他の実施例に係る半導体装置の製造過程を
示す概略断面図である。
【００２３】図１，２に示す実施例に係る第１のＳＯＩ
型半導体装置は、図２（Ｆ）に示すように、絶縁層２６
と、絶縁層２６上で選択研磨されることにより形成され
たＳＯＩ型半導体層２０ａとを有する。絶縁層２６は、
熱酸化法およびＣＶＤ法で成膜される酸化シリコン層あ
るいは窒化シリコン層などで構成される。この絶縁層２
６の膜厚は、特に限定されないが、たとえば１０〜５０
０ｎｍ程度である。
型半導体装置は、図２（Ｆ）に示すように、絶縁層２６
と、絶縁層２６上で選択研磨されることにより形成され
たＳＯＩ型半導体層２０ａとを有する。絶縁層２６は、
熱酸化法およびＣＶＤ法で成膜される酸化シリコン層あ
るいは窒化シリコン層などで構成される。この絶縁層２
６の膜厚は、特に限定されないが、たとえば１０〜５０
０ｎｍ程度である。
【００２４】絶縁層２６の図示上の下層側には、高濃度
に不純物がドープしてある第１導電層２８が積層してあ
る。この第１導電層２８は、たとえばボロンなどの不純
物が１×１０20ｃｍ-3以上ドープしてあるポリシリコン
層で構成される。第１導電層の膜厚は、特に限定されな
いが、たとえば５０〜８００ｎｍ、好ましくは４００〜
６００ｎｍ程度である。この第１導電層２８が余りに薄
いと効果がない。
に不純物がドープしてある第１導電層２８が積層してあ
る。この第１導電層２８は、たとえばボロンなどの不純
物が１×１０20ｃｍ-3以上ドープしてあるポリシリコン
層で構成される。第１導電層の膜厚は、特に限定されな
いが、たとえば５０〜８００ｎｍ、好ましくは４００〜
６００ｎｍ程度である。この第１導電層２８が余りに薄
いと効果がない。
【００２５】この第１導電層２８の図示上の下層側に
は、第２導電層３０ａが積層してある。この第２導電層
３０ａは、第１導電層２８の不純物濃度に対して低い不
純物濃度を有し、たとえば不純物濃度が１×１０18ｃｍ
-3以下のポリシリコン層により構成される。この第２導
電層３０ａの膜厚は、特に限定されないが、１〜５μｍ
程度であり、その表面（図示では下面）が平坦化され、
その平坦化面に対して支持基板３２が張り合わせ接着し
てある。
は、第２導電層３０ａが積層してある。この第２導電層
３０ａは、第１導電層２８の不純物濃度に対して低い不
純物濃度を有し、たとえば不純物濃度が１×１０18ｃｍ
-3以下のポリシリコン層により構成される。この第２導
電層３０ａの膜厚は、特に限定されないが、１〜５μｍ
程度であり、その表面（図示では下面）が平坦化され、
その平坦化面に対して支持基板３２が張り合わせ接着し
てある。
【００２６】支持基板３２は、たとえば比抵抗が０．１
Ωのｐ型シリコンウェーハなどで構成される。一方、絶
縁層２６の図示上の上面には、所定パターンでＳＯＩ型
半導体層２０ａが形成してある。ＳＯＩ型半導体層２０
ａは、後述するような製造方法で作成され、たとえば結
晶性に優れた単結晶シリコンで構成される。このＳＯＩ
型半導体層２０ａの表面には、たとえばゲート絶縁層お
よびゲート電極が形成され、ＭＯＳトランジスタ素子な
どのトランジスタ素子が作り込まれる。
Ωのｐ型シリコンウェーハなどで構成される。一方、絶
縁層２６の図示上の上面には、所定パターンでＳＯＩ型
半導体層２０ａが形成してある。ＳＯＩ型半導体層２０
ａは、後述するような製造方法で作成され、たとえば結
晶性に優れた単結晶シリコンで構成される。このＳＯＩ
型半導体層２０ａの表面には、たとえばゲート絶縁層お
よびゲート電極が形成され、ＭＯＳトランジスタ素子な
どのトランジスタ素子が作り込まれる。
【００２７】本実施例のＳＯＩ型半導体装置では、導電
層２８，３０ａが少なくとも二層で構成され、ＳＯＩ型
半導体層２０ａに対して絶縁層２６を介して下層側に積
層される第１導電層２８には、高濃度に不純物がドープ
してあり、この第１導電層２８が第２導電層３０ａを介
して支持基板３２に電気的に接続してある。このため、
ＳＯＩ型半導体層２０ａの下部に形成される第１導電層
２８の仕事関数が安定化され、ＳＯＩ型半導体層２０ａ
に作り込まれるトランジスタの特性を安定化させること
が可能になる。
層２８，３０ａが少なくとも二層で構成され、ＳＯＩ型
半導体層２０ａに対して絶縁層２６を介して下層側に積
層される第１導電層２８には、高濃度に不純物がドープ
してあり、この第１導電層２８が第２導電層３０ａを介
して支持基板３２に電気的に接続してある。このため、
ＳＯＩ型半導体層２０ａの下部に形成される第１導電層
２８の仕事関数が安定化され、ＳＯＩ型半導体層２０ａ
に作り込まれるトランジスタの特性を安定化させること
が可能になる。
【００２８】次に、本実施例のＳＯＩ型半導体装置の製
造方法について説明する。まず、図１（Ａ）に示すよう
に、たとえば単結晶シリコンウェーハなどで構成される
半導体基板２０の表面に、ホトリソグラフィ技術を用
い、素子の活性領域となる部分に対応するパターンでレ
ジスト膜２２を形成し、このレジスト膜２２をマスクと
して、ＲＩＥなどを用いて半導体基板２０の表面に分離
段差２４を形成する。この分離段差２４による凹部は、
素子分離領域のパターンに対応する。分離段差２４の段
差深さは、特に限定されないが、たとえば１５０ｎｍ程
度である。ＲＩＥ時のエッチング条件としては、特に限
定されないが、たとえばガス流としてＳＦ6 ／Ｃ2 Ｃｌ
3 Ｆ3 を用い、その流量比を１０／６０ｓｃｃｍとす
る。また、エッチング時間は、たとえば１８秒である。
造方法について説明する。まず、図１（Ａ）に示すよう
に、たとえば単結晶シリコンウェーハなどで構成される
半導体基板２０の表面に、ホトリソグラフィ技術を用
い、素子の活性領域となる部分に対応するパターンでレ
ジスト膜２２を形成し、このレジスト膜２２をマスクと
して、ＲＩＥなどを用いて半導体基板２０の表面に分離
段差２４を形成する。この分離段差２４による凹部は、
素子分離領域のパターンに対応する。分離段差２４の段
差深さは、特に限定されないが、たとえば１５０ｎｍ程
度である。ＲＩＥ時のエッチング条件としては、特に限
定されないが、たとえばガス流としてＳＦ6 ／Ｃ2 Ｃｌ
3 Ｆ3 を用い、その流量比を１０／６０ｓｃｃｍとす
る。また、エッチング時間は、たとえば１８秒である。
【００２９】次に、レジスト膜２２を除去した後、図１
（Ｂ）に示すように、分離段差２４が形成された半導体
基板２０の表面に、絶縁層２６を形成する。絶縁層２６
は、本実施例では、熱酸化により成膜し、その膜厚は、
たとえば２０ｎｍである。熱酸化の条件としては、特に
限定されないが、たとえば温度８５０℃、ガス流量をＨ
2 ／Ｏ2 ＝１．５／６ｓｃｃｍとし、熱処理時間を１０
０分とする。
（Ｂ）に示すように、分離段差２４が形成された半導体
基板２０の表面に、絶縁層２６を形成する。絶縁層２６
は、本実施例では、熱酸化により成膜し、その膜厚は、
たとえば２０ｎｍである。熱酸化の条件としては、特に
限定されないが、たとえば温度８５０℃、ガス流量をＨ
2 ／Ｏ2 ＝１．５／６ｓｃｃｍとし、熱処理時間を１０
０分とする。
【００３０】その後、図１（Ｃ）に示すように、絶縁層
２６の表面に、第１導電層２８を堆積する。第１導電層
２８は、本実施例では、低圧ＣＶＤ法により堆積される
ボロン濃度１×１０21ｃｍ-3の不純物を含むポリシリコ
ン層で構成される。このポリシリコン層の膜厚は、本実
施例では、５００ｎｍである。
２６の表面に、第１導電層２８を堆積する。第１導電層
２８は、本実施例では、低圧ＣＶＤ法により堆積される
ボロン濃度１×１０21ｃｍ-3の不純物を含むポリシリコ
ン層で構成される。このポリシリコン層の膜厚は、本実
施例では、５００ｎｍである。
【００３１】引続き、本実施例では、不純物がドープさ
れていないノンドープのポリシリコン層を２μｍ堆積さ
せ、第２導電層３０を形成する。第２導電層３０を構成
するポリシリコン層の成長温度は、６２０℃、圧力は７
Ｐａである。次に、図２（Ｄ）に示すように、第２導電
層３０の表面をメカノケミカル研磨法などを用いて平坦
化し、平坦化された表面を有する第２導電層３０ａを得
る。平坦化処理に際しては、第２導電層３０ａは、ノン
ドープポリシリコン層で構成されることから、平坦化処
理が容易であると共に、不純物の濃度のばらつきに起因
する平坦性のばらつきが生じない。その結果、次工程で
の支持基板３２との張り合わせ強度が向上すると共に、
張り合わせ時の製造歩留まりが向上する。
れていないノンドープのポリシリコン層を２μｍ堆積さ
せ、第２導電層３０を形成する。第２導電層３０を構成
するポリシリコン層の成長温度は、６２０℃、圧力は７
Ｐａである。次に、図２（Ｄ）に示すように、第２導電
層３０の表面をメカノケミカル研磨法などを用いて平坦
化し、平坦化された表面を有する第２導電層３０ａを得
る。平坦化処理に際しては、第２導電層３０ａは、ノン
ドープポリシリコン層で構成されることから、平坦化処
理が容易であると共に、不純物の濃度のばらつきに起因
する平坦性のばらつきが生じない。その結果、次工程で
の支持基板３２との張り合わせ強度が向上すると共に、
張り合わせ時の製造歩留まりが向上する。
【００３２】平坦化後には、第２導電層３０ａの表面
は、純水１００：フッ酸５の希フッ酸溶液により一分間
洗浄され、その後水洗１０分行なわれる。その後、図２
（Ｅ）に示すように、比抵抗が０．１Ωのｐ型シリコン
ウェーハで構成される支持基板３２を張り合わせる。な
お、図２（Ｄ）と図２（Ｅ）とでは、上下が逆になって
いる。
は、純水１００：フッ酸５の希フッ酸溶液により一分間
洗浄され、その後水洗１０分行なわれる。その後、図２
（Ｅ）に示すように、比抵抗が０．１Ωのｐ型シリコン
ウェーハで構成される支持基板３２を張り合わせる。な
お、図２（Ｄ）と図２（Ｅ）とでは、上下が逆になって
いる。
【００３３】張り合わせ後には、これら半導体基板２０
および支持基板３２の全体をアニール熱処理し、張り合
わせ強度を上げると共に、第１導電層２８に含まれる不
純物を第２導電層３０ａに拡散させる。このアニール熱
処理は、たとえば窒素雰囲気下で１０００℃、３０分の
条件で行なわれる。このアニール処理により、第２導電
層３０ａにも不純物が低濃度でドープされ、第１導電層
２８は、支持基板３２に対して電気的に導通する。支持
基板３２は、たとえば接地電位に固定される。
および支持基板３２の全体をアニール熱処理し、張り合
わせ強度を上げると共に、第１導電層２８に含まれる不
純物を第２導電層３０ａに拡散させる。このアニール熱
処理は、たとえば窒素雰囲気下で１０００℃、３０分の
条件で行なわれる。このアニール処理により、第２導電
層３０ａにも不純物が低濃度でドープされ、第１導電層
２８は、支持基板３２に対して電気的に導通する。支持
基板３２は、たとえば接地電位に固定される。
【００３４】その後、図２（Ｆ）に示すように、半導体
基板２０を裏面から研削および研磨すれば、凹凸状の絶
縁層２６が研磨ストッパーと成り、研磨が終了し、絶縁
層２６上に所定のパターンで薄いＳＯＩ構造の半導体層
２０ａが残される。この半導体層２０ａの表面には、ゲ
ート絶縁層およびゲート電極などが形成され、ＭＯＳト
ランジスタなどのトランジスタ素子が形成される。ＳＯ
Ｉ型半導体層２０ａは、結晶性に優れているので、耐リ
ーク特性などに優れたトランジスタの形成が可能であ
る。
基板２０を裏面から研削および研磨すれば、凹凸状の絶
縁層２６が研磨ストッパーと成り、研磨が終了し、絶縁
層２６上に所定のパターンで薄いＳＯＩ構造の半導体層
２０ａが残される。この半導体層２０ａの表面には、ゲ
ート絶縁層およびゲート電極などが形成され、ＭＯＳト
ランジスタなどのトランジスタ素子が形成される。ＳＯ
Ｉ型半導体層２０ａは、結晶性に優れているので、耐リ
ーク特性などに優れたトランジスタの形成が可能であ
る。
【００３５】本実施例の製造方法では、支持基板３２
が、高濃度に不純物がドープされた第１導電層２８では
なく、ノンドープポリシリコン層などで構成される第２
導電層３０ａに対して張り合わせ接着されることから、
第２導電層３０の平坦化が容易であり、支持基板３２は
良好に張り合わせ接着される。その結果、ＳＯＩ型半導
体装置の製造するための張り合わせ工程の歩留まりが向
上する。
が、高濃度に不純物がドープされた第１導電層２８では
なく、ノンドープポリシリコン層などで構成される第２
導電層３０ａに対して張り合わせ接着されることから、
第２導電層３０の平坦化が容易であり、支持基板３２は
良好に張り合わせ接着される。その結果、ＳＯＩ型半導
体装置の製造するための張り合わせ工程の歩留まりが向
上する。
【００３６】次に、上述した実施例の変形例を説明す
る。この実施例では、図１（Ａ），（Ｂ）に示す工程を
得て半導体基板２０の表面に、分離段差２４および絶縁
層２６を形成した後、低圧ＣＶＤ法により、不純物を含
まないノンドープのポリシリコン層を１００ｎｍ堆積す
る。次に、イオン注入法により、そのポリシリコン層に
対し、ボロンを１５ＫｅＶのエネルギーで２×１０16ｃ
ｍ-2のドーズ量でイオン注入し、高濃度に不純物が導入
された第１導電層２８を形成する。
る。この実施例では、図１（Ａ），（Ｂ）に示す工程を
得て半導体基板２０の表面に、分離段差２４および絶縁
層２６を形成した後、低圧ＣＶＤ法により、不純物を含
まないノンドープのポリシリコン層を１００ｎｍ堆積す
る。次に、イオン注入法により、そのポリシリコン層に
対し、ボロンを１５ＫｅＶのエネルギーで２×１０16ｃ
ｍ-2のドーズ量でイオン注入し、高濃度に不純物が導入
された第１導電層２８を形成する。
【００３７】その後、この第１導電層２８の表面を、純
水１００：フッ酸５の希フッ酸溶液で１分洗浄した後、
水洗を１０分行い、その後、その第１導電層の表面に、
ノンドープポリシリコン層からなる第２導電層を堆積さ
せる。その後の工程は、前記第１実施例と同様である。
水１００：フッ酸５の希フッ酸溶液で１分洗浄した後、
水洗を１０分行い、その後、その第１導電層の表面に、
ノンドープポリシリコン層からなる第２導電層を堆積さ
せる。その後の工程は、前記第１実施例と同様である。
【００３８】この実施例でも、前記実施例と同様な作用
効果を有する。次に、本発明のその他の実施例につい
て、図３，４に基づき説明する。図３，４に示す実施例
に係る第２のＳＯＩ型半導体装置は、図４（Ｅ）に示す
ように、絶縁層３８と、絶縁層３８上で選択研磨される
ことにより形成されたＳＯＩ型半導体層２０ａとを有す
る。
効果を有する。次に、本発明のその他の実施例につい
て、図３，４に基づき説明する。図３，４に示す実施例
に係る第２のＳＯＩ型半導体装置は、図４（Ｅ）に示す
ように、絶縁層３８と、絶縁層３８上で選択研磨される
ことにより形成されたＳＯＩ型半導体層２０ａとを有す
る。
【００３９】絶縁層３８は、熱酸化法およびＣＶＤ法で
成膜される酸化シリコン層あるいは窒化シリコン層など
で構成される。この絶縁層３８の膜厚は、特に限定され
ないが、所定パターンの半導体層２０ａ間に形成された
素子分離領域４４の幅の１／２よりも小さく、５〜５０
ｎｍ、好ましくは１０〜２０ｎｍである。この絶縁層３
８の膜厚が余りに薄いと、後述する研磨ストッパとして
の機能を阻害することから好ましくない。ちなみに、素
子分離領域４４の幅は、たとえば０．１〜０．３μｍ程
度である。また、ＳＯＩ型半導体層２０ａの膜厚は、た
とえば１００〜１５０ｎｍ程度である。
成膜される酸化シリコン層あるいは窒化シリコン層など
で構成される。この絶縁層３８の膜厚は、特に限定され
ないが、所定パターンの半導体層２０ａ間に形成された
素子分離領域４４の幅の１／２よりも小さく、５〜５０
ｎｍ、好ましくは１０〜２０ｎｍである。この絶縁層３
８の膜厚が余りに薄いと、後述する研磨ストッパとして
の機能を阻害することから好ましくない。ちなみに、素
子分離領域４４の幅は、たとえば０．１〜０．３μｍ程
度である。また、ＳＯＩ型半導体層２０ａの膜厚は、た
とえば１００〜１５０ｎｍ程度である。
【００４０】絶縁層３８の図示上の下層側には、導電層
４０ａが積層してある。本実施例では、半導体層２０ａ
間に位置する絶縁層３８で構成された素子分離領域４４
内部に、導電層４０ａが埋め込まれているように積層し
てある。この導電層４０ａは、たとえばボロンなどの不
純物が１×１０20ｃｍ-3以上ドープしてあるポリシリコ
ン層で構成される。この導電層４０ａの膜厚は、特に限
定されないが、１〜５μｍ程度である。この導電層４０
ａの表面（図示では下面）は平坦化され、その平坦化面
に対して支持基板４２が張り合わせ接着してある。
４０ａが積層してある。本実施例では、半導体層２０ａ
間に位置する絶縁層３８で構成された素子分離領域４４
内部に、導電層４０ａが埋め込まれているように積層し
てある。この導電層４０ａは、たとえばボロンなどの不
純物が１×１０20ｃｍ-3以上ドープしてあるポリシリコ
ン層で構成される。この導電層４０ａの膜厚は、特に限
定されないが、１〜５μｍ程度である。この導電層４０
ａの表面（図示では下面）は平坦化され、その平坦化面
に対して支持基板４２が張り合わせ接着してある。
【００４１】支持基板４２は、たとえば比抵抗が０．１
Ωのｐ型シリコンウェーハなどで構成される。支持基板
４２は、たとえば０〜５Ｖの基準電位に固定してある。
その結果、導電層４０ａも基準電位に固定される。な
お、導電層４０ａは、支持基板４２に対して接続するこ
となく、コンタクトホールを介して、半導体層２０ａ側
の基準電位と電気的に接続することにより、電位を固定
することもできる。
Ωのｐ型シリコンウェーハなどで構成される。支持基板
４２は、たとえば０〜５Ｖの基準電位に固定してある。
その結果、導電層４０ａも基準電位に固定される。な
お、導電層４０ａは、支持基板４２に対して接続するこ
となく、コンタクトホールを介して、半導体層２０ａ側
の基準電位と電気的に接続することにより、電位を固定
することもできる。
【００４２】一方、絶縁層３８の図示上の上面には、所
定パターンでＳＯＩ型半導体層２０ａが形成してある。
ＳＯＩ型半導体層２０ａは、後述するような製造方法で
作成され、たとえば結晶性に優れた単結晶シリコンで構
成される。このＳＯＩ型半導体層２０ａの表面には、た
とえばゲート絶縁層およびゲート電極が形成され、ＭＯ
Ｓトランジスタ素子などのトランジスタ素子が作り込ま
れる。
定パターンでＳＯＩ型半導体層２０ａが形成してある。
ＳＯＩ型半導体層２０ａは、後述するような製造方法で
作成され、たとえば結晶性に優れた単結晶シリコンで構
成される。このＳＯＩ型半導体層２０ａの表面には、た
とえばゲート絶縁層およびゲート電極が形成され、ＭＯ
Ｓトランジスタ素子などのトランジスタ素子が作り込ま
れる。
【００４３】本実施例のＳＯＩ型半導体装置では、所定
パターンのＳＯＩ型半導体層２０ａ間に位置する絶縁層
３８で構成された素子分離領域４４内部に、導電層４０
ａが突出して埋め込まれており、その導電層４０ａの電
位が固定されているので、この導電層４０ａが電界に対
するバリアとなり、隣接する半導体層２０ａに形成され
る素子の電位により他の半導体層２０ａに形成される素
子の電気的特性が影響されることを防止できる。したが
って、隣接する素子の電位からの影響を考慮することな
く、高集積に素子を作り込むことが可能になる。たとえ
ば、従来では、素子分離領域４４の幅を３μｍ以下程度
に狭くすると、他の素子からの電位の影響が大きく、そ
れ以下に狭くすることが困難であったが、本実施例で
は、この素子分離領域４４の幅を０．３μｍ以下にする
こともできる。
パターンのＳＯＩ型半導体層２０ａ間に位置する絶縁層
３８で構成された素子分離領域４４内部に、導電層４０
ａが突出して埋め込まれており、その導電層４０ａの電
位が固定されているので、この導電層４０ａが電界に対
するバリアとなり、隣接する半導体層２０ａに形成され
る素子の電位により他の半導体層２０ａに形成される素
子の電気的特性が影響されることを防止できる。したが
って、隣接する素子の電位からの影響を考慮することな
く、高集積に素子を作り込むことが可能になる。たとえ
ば、従来では、素子分離領域４４の幅を３μｍ以下程度
に狭くすると、他の素子からの電位の影響が大きく、そ
れ以下に狭くすることが困難であったが、本実施例で
は、この素子分離領域４４の幅を０．３μｍ以下にする
こともできる。
【００４４】次に、本実施例のＳＯＩ型半導体装置の製
造方法について説明する。まず、図３（Ａ）に示すよう
に、たとえば単結晶シリコンウェーハなどで構成される
半導体基板２０の表面に、ホトリソグラフィ技術を用
い、素子の活性領域となる部分に対応するパターンでレ
ジスト膜３４を形成し、このレジスト膜３４をマスクと
して、ＲＩＥなどを用いて半導体基板２０の表面に分離
段差３６を形成する。この分離段差３６による凹部は、
素子分離領域のパターンに対応する。その分離段差３６
による凹部の幅は、たとえば１００ｎｍである。分離段
差３６の段差深さは、特に限定されないが、たとえば１
５０ｎｍ程度である。ＲＩＥ時のエッチング条件として
は、特に限定されないが、たとえばガス流としてＳＦ6
／Ｃ2 Ｃｌ3 Ｆ3 を用い、その流量比を１０／６０ｓｃ
ｃｍとする。また、エッチング時間は、たとえば１８秒
である。
造方法について説明する。まず、図３（Ａ）に示すよう
に、たとえば単結晶シリコンウェーハなどで構成される
半導体基板２０の表面に、ホトリソグラフィ技術を用
い、素子の活性領域となる部分に対応するパターンでレ
ジスト膜３４を形成し、このレジスト膜３４をマスクと
して、ＲＩＥなどを用いて半導体基板２０の表面に分離
段差３６を形成する。この分離段差３６による凹部は、
素子分離領域のパターンに対応する。その分離段差３６
による凹部の幅は、たとえば１００ｎｍである。分離段
差３６の段差深さは、特に限定されないが、たとえば１
５０ｎｍ程度である。ＲＩＥ時のエッチング条件として
は、特に限定されないが、たとえばガス流としてＳＦ6
／Ｃ2 Ｃｌ3 Ｆ3 を用い、その流量比を１０／６０ｓｃ
ｃｍとする。また、エッチング時間は、たとえば１８秒
である。
【００４５】次に、レジスト膜２２を除去した後、図３
（Ｂ）に示すように、分離段差３６が形成された半導体
基板２０の表面に、絶縁層３８を形成する。絶縁層３８
は、本実施例では、熱酸化により成膜し、その膜厚は、
たとえば２０ｎｍである。絶縁層３８の膜厚は、分離段
差３６による凹部を完全には埋め込まないような膜厚に
設定される。
（Ｂ）に示すように、分離段差３６が形成された半導体
基板２０の表面に、絶縁層３８を形成する。絶縁層３８
は、本実施例では、熱酸化により成膜し、その膜厚は、
たとえば２０ｎｍである。絶縁層３８の膜厚は、分離段
差３６による凹部を完全には埋め込まないような膜厚に
設定される。
【００４６】熱酸化の条件としては、特に限定されない
が、たとえば温度８５０℃、ガス流量をＨ2 ／Ｏ2 ＝
１．５／６ｓｃｃｍとし、熱処理時間を１００分とす
る。その後、図３（Ｃ）に示すように、絶縁層３８の表
面に、導電層４０を堆積する。導電層４０は、本実施例
では、低圧ＣＶＤ法により堆積されるボロン濃度１×１
０20ｃｍ-3の不純物を含むポリシリコン層で構成され
る。このポリシリコン層の膜厚は、本実施例では、３０
００ｎｍである。
が、たとえば温度８５０℃、ガス流量をＨ2 ／Ｏ2 ＝
１．５／６ｓｃｃｍとし、熱処理時間を１００分とす
る。その後、図３（Ｃ）に示すように、絶縁層３８の表
面に、導電層４０を堆積する。導電層４０は、本実施例
では、低圧ＣＶＤ法により堆積されるボロン濃度１×１
０20ｃｍ-3の不純物を含むポリシリコン層で構成され
る。このポリシリコン層の膜厚は、本実施例では、３０
００ｎｍである。
【００４７】次に、図４（Ｄ）に示すように、導電層４
０の表面をメカノケミカル研磨法などを用いて平坦化
し、平坦化された表面を有する導電層４０ａを得る。平
坦化後には、導電層４０ａの表面は、純水１００：フッ
酸５の希フッ酸溶液により一分間洗浄され、その後水洗
１０分行なわれる。その後、比抵抗が０．１Ωのｐ型シ
リコンウェーハで構成される支持基板４２を張り合わせ
る。なお、図３（Ｃ）と図４（Ｄ）とでは、上下が逆に
なっている。
０の表面をメカノケミカル研磨法などを用いて平坦化
し、平坦化された表面を有する導電層４０ａを得る。平
坦化後には、導電層４０ａの表面は、純水１００：フッ
酸５の希フッ酸溶液により一分間洗浄され、その後水洗
１０分行なわれる。その後、比抵抗が０．１Ωのｐ型シ
リコンウェーハで構成される支持基板４２を張り合わせ
る。なお、図３（Ｃ）と図４（Ｄ）とでは、上下が逆に
なっている。
【００４８】張り合わせ後には、これら半導体基板２０
および支持基板４２の全体をアニール熱処理し、張り合
わせ強度を上げる。このアニール熱処理は、たとえば窒
素雰囲気下で１０００℃、３０分の条件で行なわれる。
その後、図４（Ｅ）に示すように、半導体基板２０を裏
面から研削および研磨すれば、素子分離領域４４に相当
する凸状の絶縁層３８が研磨ストッパーと成り、研磨が
終了し、凹状の絶縁層３８上に所定のパターンで薄いＳ
ＯＩ構造の半導体層２０ａが残される。この半導体層２
０ａの表面には、ゲート絶縁層およびゲート電極などが
形成され、ＭＯＳトランジスタなどのトランジスタ素子
が形成される。ＳＯＩ型半導体層２０ａは、結晶性に優
れているので、耐リーク特性などに優れたトランジスタ
の形成が可能である。
および支持基板４２の全体をアニール熱処理し、張り合
わせ強度を上げる。このアニール熱処理は、たとえば窒
素雰囲気下で１０００℃、３０分の条件で行なわれる。
その後、図４（Ｅ）に示すように、半導体基板２０を裏
面から研削および研磨すれば、素子分離領域４４に相当
する凸状の絶縁層３８が研磨ストッパーと成り、研磨が
終了し、凹状の絶縁層３８上に所定のパターンで薄いＳ
ＯＩ構造の半導体層２０ａが残される。この半導体層２
０ａの表面には、ゲート絶縁層およびゲート電極などが
形成され、ＭＯＳトランジスタなどのトランジスタ素子
が形成される。ＳＯＩ型半導体層２０ａは、結晶性に優
れているので、耐リーク特性などに優れたトランジスタ
の形成が可能である。
【００４９】本実施例の製造方法では、ＳＯＩ構造を利
用しているので、半導体層２０ａ上に作り込まれる素子
間での電界バリア特性を有する素子分離領域４４を、高
密度にしかも容易に製造することが可能である。なお、
本発明は、上述した実施例に限定されるものではなく、
本発明の範囲内で種々に改変することができる。
用しているので、半導体層２０ａ上に作り込まれる素子
間での電界バリア特性を有する素子分離領域４４を、高
密度にしかも容易に製造することが可能である。なお、
本発明は、上述した実施例に限定されるものではなく、
本発明の範囲内で種々に改変することができる。
【００５０】例えば、図３，４に示す実施例において、
図１，２に示す実施例の構成を組み合わせ、図３，４に
示す実施例の導電層４０ａを、図１，２に示す実施例の
ように、高濃度に不純物がドープされた第１導電層２８
と、低濃度に不純物がドープされた第２導電層３０ａと
で構成することもできる。
図１，２に示す実施例の構成を組み合わせ、図３，４に
示す実施例の導電層４０ａを、図１，２に示す実施例の
ように、高濃度に不純物がドープされた第１導電層２８
と、低濃度に不純物がドープされた第２導電層３０ａと
で構成することもできる。
【００５１】
【発明の効果】以上説明してきたように、本発明の第１
のＳＯＩ型半導体装置によれば、導電層が少なくとも二
層で構成され、ＳＯＩ型半導体層に対して絶縁層を介し
て堆積される第１導電層には、高濃度に不純物がドープ
してあり、この第１導電層が第２導電層を介して支持基
板に電気的に接続してあることから、ＳＯＩ型半導体層
の下部に形成される導電層の仕事関数が安定化され、Ｓ
ＯＩ型半導体層に作り込まれるトランジスタの特性を安
定化させることが可能になる。
のＳＯＩ型半導体装置によれば、導電層が少なくとも二
層で構成され、ＳＯＩ型半導体層に対して絶縁層を介し
て堆積される第１導電層には、高濃度に不純物がドープ
してあり、この第１導電層が第２導電層を介して支持基
板に電気的に接続してあることから、ＳＯＩ型半導体層
の下部に形成される導電層の仕事関数が安定化され、Ｓ
ＯＩ型半導体層に作り込まれるトランジスタの特性を安
定化させることが可能になる。
【００５２】また、本発明の第１のＳＯＩ型半導体装置
の製造方法では、支持基板が、高濃度に不純物がドープ
された第１導電層ではなく、ノンドープポリシリコン層
などで構成される第２導電層に対して張り合わせ接着さ
れることから、第２導電層の平坦化が容易であり、支持
基板は良好に張り合わせ接着される。その結果、ＳＯＩ
型半導体装置の製造するための張り合わせ工程の歩留ま
りが向上する。
の製造方法では、支持基板が、高濃度に不純物がドープ
された第１導電層ではなく、ノンドープポリシリコン層
などで構成される第２導電層に対して張り合わせ接着さ
れることから、第２導電層の平坦化が容易であり、支持
基板は良好に張り合わせ接着される。その結果、ＳＯＩ
型半導体装置の製造するための張り合わせ工程の歩留ま
りが向上する。
【００５３】また、本発明の第２のＳＯＩ型半導体装置
では、所定パターンのＳＯＩ型半導体層間に位置する絶
縁層で構成された素子分離領域内部に、導電層が埋め込
まれており、その導電層の電位が固定されているので、
この導電層が電界に対するバリアとなり、隣接する素子
の電位により他の素子の電気的特性が影響されることを
防止できる。したがって、隣接する素子の電位からの影
響を考慮することなく、高集積に素子を作り込むことが
可能になる。
では、所定パターンのＳＯＩ型半導体層間に位置する絶
縁層で構成された素子分離領域内部に、導電層が埋め込
まれており、その導電層の電位が固定されているので、
この導電層が電界に対するバリアとなり、隣接する素子
の電位により他の素子の電気的特性が影響されることを
防止できる。したがって、隣接する素子の電位からの影
響を考慮することなく、高集積に素子を作り込むことが
可能になる。
【００５４】また、本発明の第２のＳＯＩ基板の製造方
法によれば、このような素子間での電界バリア特性を有
する素子分離領域を、高密度にしかも容易に製造するこ
とが可能である。
法によれば、このような素子間での電界バリア特性を有
する素子分離領域を、高密度にしかも容易に製造するこ
とが可能である。
【図１】本発明の一実施例に係るＳＯＩ型半導体装置の
製造過程を示す概略断面図である。
製造過程を示す概略断面図である。
【図２】同実施例に係るＳＯＩ型半導体装置の製造過程
を示す概略断面図である。
を示す概略断面図である。
【図３】本発明の他の実施例に係る半導体装置の製造過
程を示す概略断面図である。
程を示す概略断面図である。
【図４】同実施例に係るＳＯＩ型半導体装置の製造過程
を示す概略断面図である。
を示す概略断面図である。
【図５】従来例に係るＳＯＩ型半導体装置の製造過程を
示す概略断面図である。
示す概略断面図である。
【図６】その他の従来例に係るＳＯＩ型半導体装置の製
造過程を示す概略断面図である。
造過程を示す概略断面図である。
【図７】その他の従来例に係るＳＯＩ型半導体装置の製
造過程を示す概略断面図である。
造過程を示す概略断面図である。
２０… 半導体基板 ２０ａ… 半導体層 ２２，３４… レジスト膜 ２４，３６… 分離段差 ２６，３８… 絶縁層 ２８… 第１導電層 ３０，３０ａ… 第２導電層 ３２，４２… 支持基板 ４０，４０ａ… 導電層 ４４… 素子分離領域
Claims (8)
- 【請求項１】 絶縁層と、 絶縁層上で選択研磨されることにより形成されたＳＯＩ
型半導体層と、 絶縁層を介して上記半導体層と反対側に堆積された高濃
度に不純物がドープしてある第１導電層と、 第１導電層に対して堆積され、第１導電層に比較して不
純物濃度が低い第２導電層と、 この第２導電層の平坦化された表面に張り合わせ接着さ
れた支持基板とを有するＳＯＩ型半導体装置。 - 【請求項２】 上記第１導電層の不純物濃度が、１×１
０20ｃｍ-3以上であり、第２導電層の不純物濃度が１×
１０18ｃｍ-3以下である請求項１に記載のＳＯＩ型半導
体装置。 - 【請求項３】 半導体基板の表面に分離段差を形成する
工程と、 分離段差が形成された半導体基板の表面に絶縁層を堆積
する工程と、 この絶縁層の表面に高濃度に不純物がドープされた第１
導電層を堆積する工程と、 この第１導電層の表面に、不純物がドープされていない
第２導電層を堆積する工程と、 この第２導電層の表面を平坦化処理する工程と、 この平坦化された第２導電層の表面に支持基板を張り合
わせ接着する工程と、 上記半導体基板の裏面を、上記絶縁層を研磨ストッパー
として研削および研磨し、絶縁層上に、ＳＯＩ型半導体
層を残す工程とを有するＳＯＩ型半導体装置の製造方
法。 - 【請求項４】 絶縁層と、 絶縁層上で選択研磨されることにより形成された所定パ
ターンのＳＯＩ型半導体層と、 絶縁層を介して上記半導体層と反対側に堆積された導電
層と、 少なくとも上記導電層を介して張り合わせ接着された支
持基板とを有するＳＯＩ型半導体装置であって、 上記所定パターンの半導体層間に位置する絶縁層で構成
された素子分離領域内部に、上記導電層が埋め込まれて
いることを特徴とするＳＯＩ型半導体装置。 - 【請求項５】 上記絶縁層の膜厚は、上記所定パターン
の半導体層間に形成された素子分離領域の幅の１／２よ
りも小さく、５〜５０ｎｍであることを特徴とする請求
項４に記載のＳＯＩ型半導体装置。 - 【請求項６】 上記導電層が所定の電位に設定されてい
ることを特徴とする請求項４または５に記載のＳＯＩ型
半導体装置。 - 【請求項７】 上記導電層は、支持基板に対して電気的
に接続され、支持基板を介して所定の電位に設定されて
いることを特徴とする請求項６に記載のＳＯＩ型半導体
装置。 - 【請求項８】 半導体基板の表面に分離段差を形成する
工程と、 分離段差が形成された半導体基板の表面に、分離段差に
より形成される凹部を完全に埋め込まない膜厚で絶縁層
を堆積する工程と、 この絶縁層の表面に導電層を、上記凹部内に入り込むよ
うに、堆積する工程と、 少なくともこの導電層を介して支持基板を張り合わせ接
着する工程と、 上記半導体基板の裏面を、上記絶縁層を研磨ストッパー
として研削および研磨し、絶縁層上に、ＳＯＩ型半導体
層を残す工程とを有するＳＯＩ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35912592A JP3278944B2 (ja) | 1992-12-25 | 1992-12-25 | Ｓｏｉ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35912592A JP3278944B2 (ja) | 1992-12-25 | 1992-12-25 | Ｓｏｉ型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204440A true JPH06204440A (ja) | 1994-07-22 |
| JP3278944B2 JP3278944B2 (ja) | 2002-04-30 |
Family
ID=18462871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35912592A Expired - Fee Related JP3278944B2 (ja) | 1992-12-25 | 1992-12-25 | Ｓｏｉ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278944B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188247B1 (en) | 1999-01-29 | 2001-02-13 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in logic circuits for history removal under stack contention including complementary oxide semiconductor (CMOS) silicon on insulator (SOI) elements |
| US6271686B2 (en) | 1999-01-29 | 2001-08-07 | International Business Machines Corporation | Method for elimination of parasitic bipolar action in silicon on insulator (SOI) dynamic logic circuits |
| US6365934B1 (en) | 1999-01-29 | 2002-04-02 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in complementary oxide semiconductor (CMOS) silicon on insulator (SOI) circuits |
| US7253040B2 (en) | 2003-08-05 | 2007-08-07 | Sharp Kabushiki Kaisha | Fabrication method of semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150686A (ja) | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| JP4610982B2 (ja) * | 2003-11-11 | 2011-01-12 | シャープ株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-12-25 JP JP35912592A patent/JP3278944B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188247B1 (en) | 1999-01-29 | 2001-02-13 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in logic circuits for history removal under stack contention including complementary oxide semiconductor (CMOS) silicon on insulator (SOI) elements |
| US6271686B2 (en) | 1999-01-29 | 2001-08-07 | International Business Machines Corporation | Method for elimination of parasitic bipolar action in silicon on insulator (SOI) dynamic logic circuits |
| US6365934B1 (en) | 1999-01-29 | 2002-04-02 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in complementary oxide semiconductor (CMOS) silicon on insulator (SOI) circuits |
| US6808998B2 (en) | 1999-01-29 | 2004-10-26 | International Business Machines Corporation | Method for elimination of parasitic bipolar action in silicon on insulator (SOI) dynamic logic circuits |
| US7253040B2 (en) | 2003-08-05 | 2007-08-07 | Sharp Kabushiki Kaisha | Fabrication method of semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3278944B2 (ja) | 2002-04-30 |
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