JP2005150686A - 半導体装置およびその製造方法 - Google Patents

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single crystal
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Yasuyuki Ogawa
康行 小川
裕 ▲高▼藤
Yutaka Takato
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Abstract

【課題】 絶縁基板２上に、単結晶Ｓｉウエハ１００上で形成された単結晶Ｓｉ薄膜トランジスタ１６ａが転写されてなる半導体装置２０において、転写時および転写後にゲート電極１０６を中心とするアライメントを可能にする。
【解決手段】 単結晶Ｓｉウエハ１００上の素子分離領域をロコス酸化し、フィールド酸化膜（ＳｉＯ２膜）１０４を形成する。さらに、フィールド酸化膜１０４上にマーカー１０７を形成する。
【選択図】 図２

Description

本発明は、例えば、ＴＦＴで駆動するアクティブマトリクス駆動液晶表示装置等において、同一基板上に周辺駆動回路やコントロール回路を一体集積化した液晶表示装置の回路性能改善を図った半導体装置およびその製造方法に関するものである。
従来より、ガラス基板上に非晶質シリコン（非晶質Ｓｉ）（以下、ａ−Ｓｉと略記する）や多結晶Ｓｉ（以下、Ｐ−Ｓｉと略記する）の薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと略記する）を形成し、液晶表示パネルや有機ＥＬパネル等の駆動を行う、いわゆるアクティブマトリクス駆動を行う表示装置が使用されている。
特に、移動度が高く高速で動作するｐ−Ｓｉを用いて、周辺ドライバを集積化したものが用いられるようになっている。しかし、さらに高い性能が要求されるイメージプロセッサやタイミングコントローラ等のシステム集積化のためには、より高性能なＳｉデバイスが求められている。
これは、Ｐ−Ｓｉでは結晶性の不完全性に起因するギャップ内の局在準位や結晶粒界付近の欠陥やギャップ内局在準位に起因する移動度の低下やＳ係数（サブスレショルド係数）の増大のため、高性能なＳｉのデバイスを形成するには、トランジスタの性能が充分ではないという問題があるためである。
そこで、例えば単結晶シリコン薄膜などを、支持基板に貼り合わせる技術が開発されている。例えば特許文献１には、半導体層が予め形成された基板を、支持基板に貼り合わせる技術が開示されている。特許文献１の技術は、貼り合わせ型ＳＯＩ(Silicon On Insulator)構造の半導体装置において、支持基板と、ＳＯＩ型半導体層が形成された基板とを貼り合わせるものである。
特許文献１の技術では、半導体層、素子分離段差、絶縁層、導電層のみが形成された半導体基板を、支持基板に貼り合わせている。これに対して、半導体デバイスまたはその主要部分を予め形成した半導体基板を、支持基板に貼り合わせる技術がある。このように、半導体デバイスまたはその主要部分を形成した後に支持基板に貼り合わせることにより、支持基板上で半導体デバイスまたはその主要部分を形成するよりも、微細加工を容易に行うことができるなどの利点がある。
例えば特許文献２には、半導体メモリの製造方法において、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの一部を予め形成した第１の半導体基板を、第２の半導体基板に接着することにより、ＭＩＳトランジスタを形成する技術が開示されている。
また、特許文献３には、半導体層の下部にキャパシタが配列され、キャパシタの下部に平坦化層を介して支持基板が貼り合わせてある半導体装置において、キャパシタが形成されるセル領域以外の非セル領域に、キャパシタと略同一厚さのダミーパターン層を形成することにより、平坦化層による平坦化を容易にし、接着強度を向上させる技術が開示されている。
特許第３２７８９４４号明細書 特許第２７４３３９１号明細書 特許第３１４１４８６号明細書
ところが、特許文献２または３に記載の従来の構成では、半導体デバイスを形成した基板を支持基板に転写した後の工程において、転写した半導体デバイス（例えば転写される半導体デバイスのゲート電極等）を中心としてアライメントすることが困難であるという問題がある。
すなわち、転写後の工程において、転写した半導体デバイスを中心としてアライメントする必要があるが、半導体基板が透明ではないため、転写する基板を透過してその基板の下に形成された構成要素（ゲート電極等）の位置を特定することができないという問題がある。
本発明は、上記の問題点を解決するためになされたもので、その目的は、絶縁基板上に、転写により形成された転写トランジスタを含む半導体装置において、転写後に転写トランジスタを中心とするアライメントを確実に行うことができる構成を提供することにある。
本発明の半導体装置は、上記の課題を解決するために、絶縁基板上に、該絶縁基板に少なくとも活性層とゲート絶縁膜とゲート電極とを含む層が転写されてなる転写トランジスタと、該絶縁基板上で形成される成膜トランジスタとが混在する半導体装置において、上記転写された層に、光によって位置を検知されるマーカーが形成されており、上記転写された層のうち、上記マーカーに対して上記絶縁基板と反対側に形成された層が、光透過性絶縁膜であることを特徴としている。
また、本発明の半導体装置は、上記マーカーが、上記転写された層における上記転写トランジスタの素子分離領域に形成されていてもよい。
さらにこの場合、上記素子分離領域が、上記転写トランジスタの素子分離領域が、局所的に形成された光透過性絶縁膜からなり、上記マーカーが、当該光透過性絶縁膜上に形成される構成としてもよい。
あるいは、上記転写トランジスタの素子分離領域が、浅いトレンチと、当該トレンチに埋め込まれた光透過性絶縁膜とからなり、上記マーカーが、当該光透過性絶縁膜上に形成される構成としてもよい。
また、本発明の半導体装置は、上記光透過性絶縁膜が、ＳｉＯ２膜もしくはＳｉＯ２膜を主成分とする膜であってもよい。
また、本発明の半導体装置は、上記マーカーが、上記転写トランジスタのゲート電極と同じ層に、当該ゲート電極と同じ材質で形成される構成であってもよい。
また、本発明の半導体装置は、上記転写された層に金属配線が形成されており、上記マーカーが、上記金属配線と同じ層に、当該金属配線と同じ材質で形成されていてもよい。
また、上記転写トランジスタは、単結晶Ｓｉ薄膜トランジスタであってもよい。
本発明の半導体装置の製造方法は、上記の課題を解決するために、絶縁基板上に、該絶縁基板に少なくとも活性層とゲート絶縁膜とゲート電極とを含む転写基板が転写されてなる転写トランジスタと、該絶縁基板上で形成される成膜トランジスタとが混在する半導体装置の製造方法において、上記転写基板を上記絶縁基板に貼り合わせる貼合工程と、上記貼合工程の後に、上記転写基板の一部を除去する除去工程と、上記貼合工程より前に、光によって検知可能なマーカーを、上記転写基板の、上記除去工程後に当該転写基板の上記絶縁基板とは反対の側から光によって検知可能な位置に形成する工程とを含み、上記貼合工程後の当該半導体装置の形成工程を、上記マーカーに基づいて位置合わせすることによって行うことを特徴としている。
また、本発明の半導体装置の製造方法は、上記マーカーを、上記転写トランジスタの素子分離領域に形成してもよい。
また、本発明の半導体装置の製造方法は、上記転写トランジスタの素子分離領域に、光透過性絶縁膜を局所的に形成する工程と、上記マーカーを、当該光透過性絶縁膜上に形成する工程とを含む構成としてもよい。
また、本発明の半導体装置の製造方法は、上記転写トランジスタの素子分離領域に、浅いトレンチを形成する工程と、当該トレンチに光透過性絶縁膜を埋め込む工程と、上記マーカーを、当該光透過性絶縁膜上に形成する工程とを含む構成としてもよい。
また、本発明の半導体装置の製造方法は、上記除去工程によって上記活性層を上記絶縁基板上に残った転写基板の表面に露出させた後、上記活性層の表面に少なくとも１層の、光透過性絶縁膜からなる層間絶縁膜を形成する工程と、上記貼合工程後の当該半導体装置の形成工程を、上記マーカーに基づいて位置合わせすることによって行うことを特徴としている。
また、本発明の半導体装置の製造方法は、上記層間絶縁膜に、上記マーカーに基づいて位置合わせすることにより、第２のマーカーを形成する工程を含み、上記第２のマーカーを形成後の当該半導体装置の形成工程を、上記第２のマーカーに基づいて位置合わせすることによって行う構成としてもよい。
また、本発明の半導体装置の製造方法は、上記貼合工程において、上記マーカーに基づいて位置合わせするようにしてもよい。
また、上記絶縁基板上に第３のマーカーを形成する工程を含み、上記貼合工程において、上記マーカーと上記第３のマーカーとに基づいて位置合わせするようにしてもよい。
また、上記光透過性絶縁を、ＳｉＯ２膜もしくはＳｉＯ２膜を主成分とする膜で形成してもよい。
また、上記マーカーを、上記ゲート電極と同一の材料で、同一の層に形成してもよい。
また、本発明の半導体装置の製造方法は、上記貼合工程前に、上記転写基板に、金属配線と上記マーカーとを、同一の層に同一の材料で形成する工程を含むようにしてもよい。
また、本発明の半導体装置の製造方法は、上記貼合工程前に、上記転写基板に、水素イオンまたは水素イオンと希ガスとを注入することによって水素イオン注入部を形成する工程を含み、上記除去工程を、熱処理を行うことによって、上記転写基板の一部を上記水素イオン注入部から剥離させることによって行う構成としてもよい。
また、上記転写トランジスタが、単結晶Ｓｉ薄膜トランジスタであってもよい。
本発明の半導体装置は、以上のように、上記転写された層に、光によって位置を検知されるマーカーが形成されており、上記転写された層のうち、上記マーカーに対して上記絶縁基板と反対側に形成された膜が、光透過性絶縁膜で形成されている。
ここで、光透過性絶縁膜とは、上記マーカーを検知するための光に対する透過性を有する絶縁膜である。また、活性層とは、トランジスタのソース、ドレイン、チャネル領域を含む層であり、光透過性を有さない半導体層である。
上記の構成によれば、上記マーカーに対して上記絶縁基板と反対側に形成される膜が、光透過性絶縁膜で形成されている。このため、当該半導体装置の上記絶縁基板と反対側から、光によって上記マーカーの位置を検知することが可能である。
それゆえ、上記マーカーの位置を検知することにより、上記転写された層に基づく位置合わせが可能となり、上記マーカーを中心とする位置合わせを、正確かつ確実に行うことができるという効果を奏する。
したがって、当該半導体装置の製造過程において、上記転写後の工程、例えば金属配線の形成工程などにおける位置合わせを正確かつ確実に行うことができる。この結果、例えば金属配線などの位置ずれが確実に防止された、信頼性の高い半導体装置を実現することができる。
また、例えば本発明の半導体装置を他の基板（例えば液晶表示装置のアクティブマトリクス基板など）に搭載する場合の位置合わせを、上記マーカーの位置に基づいて確実に行うことができる。
また、本発明の半導体装置は、上記マーカーを、上記転写トランジスタの素子分離領域に形成してもよい。
この場合、上記マーカーと上記転写トランジスタとの電気的絶縁を確実に行うことができる。したがって、上記マーカーが、上記転写トランジスタの性能に影響を及ぼすことを、確実に防止することができる。
さらに、上記構成において、上記素子分離領域を、局所的に形成された光透過性絶縁膜によって形成し、上記マーカーを、当該光透過性絶縁膜上に形成する構成としてもよい。
あるいは、上記転写トランジスタの素子分離領域が、浅いトレンチと、当該トレンチに埋め込まれた光透過性絶縁膜からなり、上記マーカーが、当該光透過性絶縁膜上に形成される構成としてもよい。
上記素子分離領域をこれらの構成とすることにより、上記転写トランジスタの素子分離、および、上記マーカーと上記転写トランジスタとの電気的絶縁を確実に行うことができる。また、これらの構成では、当該半導体装置の製造工程において、上記転写トランジスタの素子分離と、上記マーカーを備えるための領域を形成することとを、同一の工程で行うことができる。このため、例えば、素子分離のために上記活性層をエッチングするなどの工程を別途設ける必要がなく、製造工程を簡略化できる。
また、本発明の半導体装置は、上記光透過性絶縁膜が、ＳｉＯ２膜もしくはＳｉＯ２膜を主成分とする膜であってもよい。
上記の構成によれば、膜の形成が容易であるとともに、絶縁の信頼性が高い膜を形成することができる。
また、本発明の半導体装置は、上記マーカーが、上記転写トランジスタのゲート電極と同じ層に、当該ゲート電極と同じ材質で形成される構成としてもよい。
この場合、上記マーカーの形成条件が上記ゲート電極と同様であるため、上記マーカーに基づいて位置検知を行うことにより、上記ゲート電極の位置を、上記ゲート電極自体の位置を検知する場合とほぼ同様の精度で、認識することができる。また、当該半導体装置の製造工程において、上記マーカーの形成工程と上記ゲート電極の形成工程とを、同一の工程で行うことがでるので、上記マーカーの形成工程を別途設ける必要がなく、製造工程を簡略化できる。
また、本発明の半導体装置は、上記転写された層に金属配線が形成されており、上記マーカーが、上記金属配線と同じ層に、当該金属配線と同じ材質で形成されている構成としてもよい。この場合、上記マーカーの形成条件が上記金属配線と同様であるため、上記マーカーに基づいて位置検知を行うことにより、上記金属配線の位置を、上記金属配線自体の位置を検知する場合とほぼ同様の精度で、認識することができる。また、当該半導体装置の製造工程において、上記マーカーの形成工程と上記金属配線の形成工程とを、同一の工程で行うことがでるので、上記マーカーの形成工程を別途設ける必要がなく、製造工程を簡略化できる。
さらに、この場合、光によってより検知しやすい金属材料で上記マーカーを形成することにより、位置合わせ精度を向上することができる。
また、上記転写トランジスタが、単結晶Ｓｉ薄膜トランジスタであってもよい。
この場合、１枚の絶縁基板上に、全て単結晶Ｓｉ薄膜からなるトランジスタを形成するよりも、安価に高性能・高機能な半導体装置を得ることができる。
本発明の半導体装置の製造方法は、以上のように、光によって検知可能なマーカーを、上記転写基板の、上記除去工程後に当該転写基板の上記絶縁基板とは反対の側から光によって検知可能な位置に形成する。
上記の構成によれば、上記貼合工程より後の工程を、上記マーカーの位置を検出した結果に基づいて行うことにより、上記転写基板に基づく位置合わせが可能となる。したがって、上記マーカーを中心とする位置合わせを、正確かつ確実に行うことができるという効果を奏する。この結果、例えば金属配線などの位置ずれが確実に防止された、信頼性の高い半導体装置を実現することができる。
また、本発明の半導体装置の製造方法は、上記マーカーを、上記転写トランジスタの素子分離領域に形成してもよい。
この場合、上記マーカーと上記転写トランジスタとの電気的絶縁を確実に行うことができる。したがって、上記マーカーが、上記転写トランジスタの性能に影響を及ぼすことを、確実に防止することができる。
また、上記構成の半導体装置の製造方法において、光透過性絶縁膜を局所的に形成することによって、上記転写トランジスタの素子分離を行ってもよい。
あるいは、上記素子分離領域に浅いトレンチを形成し、当該トレンチに光透過性絶縁膜を埋め込むことにより、上記転写トランジスタの素子分離を行ってもよい。
なお、これらの方法によって上記転写トランジスタの素子分離を行う場合、上記素子分離領域に形成した光透過性絶縁膜上に上記マーカーを形成することが好ましい。これにより、転写トランジスタの素子分離、および、上記マーカーと上記転写トランジスタとの電気的絶縁を確実に行うことができる。
また、本発明の半導体装置の製造方法は、上記除去工程によって表面に露出された上記活性層の表面に少なくとも１層の、光透過性絶縁膜からなる層間絶縁膜を形成する工程と、上記貼合工程後の当該半導体装置の形成工程を、上記マーカーに基づいて位置合わせすることによって行うことを特徴としている。
この場合、上記層間絶縁膜が光透過性絶縁膜で形成されるので、上記層間絶縁膜形成後も、上記マーカーの位置を検出することが可能である。そして、上記マーカーの位置検出結果に基づいて、それ以降の工程を行うことにより、上記マーカーを中心とする位置合わせを正確かつ確実に行うことができる。
また、上記層間絶縁膜に、上記マーカーに基づいて位置合わせすることにより、第２のマーカーを形成してもよい。この場合、以降の半導体装置の形成工程を、当該第２のマーカーに基づく位置合わせによって行ってもよい。
この場合でも、上記ゲート電極もしくは上記金属配線で形成された上記マーカーを中心とする位置合わせを正確かつ確実に行うことができる。
また、上記貼合工程において、上記マーカーに基づいて位置合わせしてもよい。また、上記絶縁基板上に第３のマーカーを形成する工程を含み、上記貼合工程において、上記マーカーと上記第３のマーカーとに基づいて位置合わせするようにしてもよい。この場合、例えば上記絶縁基板上のパターンとの重ね合わせにより、位置合わせをすることも可能であり、上記転写層を含めて全工程に関わるパターンを正確かつ確実な位置に形成することができる。
また、上記マーカーは、上記転写基板の上記絶縁基板とは反対の側から光によって検知可能な位置に形成されているので、上記マーカーの重ね合わせを容易に検知でき、位置合わせを正確かつ確実に行うことが可能である。
また、上記光透過性絶縁を、ＳｉＯ２膜もしくはＳｉＯ２膜を主成分とする膜で形成してもよい。この場合、膜の形成が容易であるとともに、絶縁の信頼性が高い膜を形成することができる。
また、上記マーカーを、上記ゲート電極と同一の材料で、同一の層に形成してもよい。この場合、上記マーカーの製造工程を別途設ける必要がないので、製造コストの削減が可能である。また、上記マーカーの形成条件が上記ゲート電極と同様であるため、上記マーカーに基づいて位置検知を行うことにより、上記ゲート電極の位置を、上記ゲート電極自体の位置を検知する場合とほぼ同様の精度で、認識することができる。
また、上記貼合工程前に、上記転写基板に、金属配線と上記マーカーとを、同一の層に同一の材料で形成してもよい。この場合、上記マーカーの製造工程を別途設ける必要がないので、製造コストの削減が可能である。また、上記マーカーの形成条件が上記金属配線と同様であるため、上記マーカーに基づいて位置検知を行うことにより、上記金属配線の位置を、上記金属配線自体の位置を検知する場合とほぼ同様の精度で、認識することができる。
また、上記除去工程を、上記貼合工程前に、水素イオンまたは水素イオンと希ガスとを上記転写基板に注入することによって水素イオン注入部を形成しておき、熱処理によって、上記転写基板の一部を上記水素イオン注入部から剥離させることによってなされてもよい。
また、上記転写トランジスタを、単結晶Ｓｉ薄膜トランジスタで形成してもよい。
この場合、１枚の絶縁基板上に、全て単結晶Ｓｉ薄膜からなるトランジスタを形成するよりも、安価に高性能・高機能な半導体装置を得ることができる。
〔実施の形態１〕
本発明の実施の一形態について図１および図２に基づいて説明すれば、以下の通りである。
なお、本実施の形態で説明する半導体装置２０は、ＭＯＳ(Metal Oxide Semiconductor)型の非単結晶Ｓｉ薄膜トランジスタとＭＯＳ型の単結晶Ｓｉ薄膜トランジスタとを絶縁基板上の異なる領域に形成した高性能・高機能化に適した半導体装置であって、ＴＦＴによるアクティブマトリクス基板に形成される。
このＭＯＳ型の薄膜トランジスタは、活性半導体層、ゲート電極、ゲート絶縁膜、ゲート両側に形成された高濃度不純物ドープ部（ソース・ドレイン電極）からなり、ゲート電極により、ゲート下の半導体層のキャリア濃度が変調され、ソース−ドレイン間を流れる電流が制御される一般的なトランジスタである。
ＭＯＳ型トランジスタの特性としては、ＣＭＯＳ（Complementary MOS）構造にすると、消費電力が少なく、電源電圧に応じて出力をフルに振ることができることから、低消費電力型のロジックに適している。
本実施の形態の半導体装置２０は、図２（ｈ）に示すように、絶縁基板２上に、ＳｉＯ２（酸化Ｓｉ）膜（酸化膜）３、多結晶Ｓｉ薄膜５’（非単結晶Ｓｉ薄膜５’）を含むＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１ａ、単結晶Ｓｉ薄膜（活性層）１４ａを備えたＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ（単結晶Ｓｉ薄膜デバイス）１６ａ、金属配線１３を備えている。
絶縁基板２には、高歪点ガラスであるコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）が用いられている。
ＳｉＯ２膜（絶縁膜）３は、絶縁基板２の表面全体に、膜厚約１００ｎｍで形成されている。
非単結晶Ｓｉ薄膜５’を含むＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１ａは、層間絶縁膜としてのＳｉＯ２膜４上に、多結晶Ｓｉ薄膜５’、ゲート絶縁膜としてのＳｉＯ２膜６、ポリシリコン膜からなるゲート電極７を備えている。
一方、単結晶Ｓｉ薄膜１４ａを含むＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１６ａは、ゲート電極１０６、平坦化膜（ＳｉＯ２膜）１１０、ゲート絶縁膜としてのＳｉＯ２膜１０５、単結晶Ｓｉ薄膜１４ａを備えている。
なお、この単結晶Ｓｉ薄膜トランジスタ１６ａの主要部は、絶縁基板２に接合される前に単結晶Ｓｉウエハ１００（図１（ｈ）参照）上で形成される。この単結晶Ｓｉウエハ１００は、フィールド酸化膜１０４、ゲート電極１０６およびアライメントマーク１０７、ゲート絶縁膜１０５、不純物注入部１０９Ｓおよび１０９Ｄを含んだ状態で、絶縁基板２上に接合される。このように、単結晶Ｓｉ基板上でゲート電極形成やソース・ドレインの不純物イオン注入を行う方が、絶縁基板２上に単結晶Ｓｉ薄膜を堆積した後に、薄膜トランジスタを形成するよりも、単結晶Ｓｉ薄膜への微細加工を容易に行うことができる。なお、アライメントマーク１０７は、光透過性を有するＳｉＯ２からなるフィールド酸化膜１０４上に、ゲート電極１０６と同じ材質で形成されている。
本実施の形態の半導体装置２０では、以上のように、１枚の絶縁基板２上に、ＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１ａと、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１６ａとを共存させることで、特性が異なる複数の回路を集積化した高性能・高機能な半導体装置を得ることができる。また、１枚の絶縁基板２上に、全て単結晶Ｓｉ薄膜からなるトランジスタを形成するよりも、安価に高性能・高機能な半導体装置を得ることができる。
また、半導体装置２０を液晶表示装置のアクティブマトリクス基板に適用するために、液晶表示用に、ＳｉＮｘ（窒化Ｓｉ）、樹脂平坦化膜、ビアホール、透明電極がさらに形成される。そして、非単結晶Ｓｉ薄膜５’の領域には、ドライバおよび表示部用のＴＦＴが形成され、より高性能が要求されるデバイスに適応可能な単結晶Ｓｉ薄膜１４ａの領域には、タイミングコントローラが形成される。なお、ドライバ部は、単結晶Ｓｉであってもよく、コストと性能とを考慮して決定されればよい。
このように、単結晶Ｓｉ薄膜１４ａ、非単結晶Ｓｉ薄膜５’からなる薄膜トランジスタのそれぞれの特性に応じて、各薄膜トランジスタの機能・用途を決定することで、高性能・高機能な薄膜トランジスタを得ることができる。
また、半導体装置２０においては、集積回路が非単結晶Ｓｉ薄膜５’の領域と単結晶Ｓｉ薄膜１４ａの領域とに形成されることにより、必要とする構成および特性に合わせて、例えば、画素アレイを含む集積回路を適した領域に形成することができる。そして、それぞれの領域に形成された集積回路において、動作速度や動作電源電圧等が異なる性能の集積回路を作ることができる。例えば、ゲート長、ゲート絶縁膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つが領域毎に異なる設計とすることができる。
これにより、領域ごとに異なる特性を有するデバイスを形成でき、より多様な機能を備えた半導体装置を得ることができる。
さらに、半導体装置２０においては、集積回路が非単結晶Ｓｉ薄膜５’の領域と単結晶Ｓｉ薄膜１４ａの領域とに形成されるため、それぞれの領域に形成された集積回路は、領域毎に異なる加工ルールを適用することができる。例えば、短チャネル長の場合、単結晶Ｓｉ薄膜領域には結晶粒界がないため、ＴＦＴ特性のバラツキが殆ど増加しないのに対し、多結晶Ｓｉ薄膜領域では、結晶粒界の影響でバラツキが急速に増加するため、加工ルールを各々の部分で変える必要があるからである。よって、加工ルールに合わせて集積回路を適した領域に形成することができる。
また、本実施の形態の半導体装置２０では、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１６ａにおいて、その金属配線パターンは、ゲートパターンよりも緩いデザインルールによって形成することが可能である。
これにより、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１６ａを形成した半導体装置のメタル配線もしくはメタル配線の一部を大型基板上のメタル配線と同時に処理することができ、コストを抑え、かつ処理能力を向上させることができる。さらに、外部配線や他の回路ブロックやＴＦＴアレイに対する接続が容易になり、外部装置等に対する接続不良による製品歩留りを低減できる。
なお、半導体装置２０上に形成される単結晶Ｓｉ薄膜１４ａのサイズは、ＬＳＩ製造装置のウエハサイズによって決まることになる。しかし、単結晶Ｓｉ薄膜１４ａを必要とする高速性、消費電力、高速のロジック、タイミングジェネレータ、バラツキが問われる高速のＤＡＣ（電流バッファ）、あるいはプロセッサ等を形成するためには、一般的なＬＳＩ製造装置のウエハサイズで十分である。すなわち、６インチ若しくは８インチの単結晶Ｓｉウエハ（比抵抗値：１０Ωｃｍ程度、厚さ０．７ｍｍ程度）を用いることができる。
ここで、半導体装置２０の製造方法について説明する。
本実施の形態に係る半導体装置２０の製造方法では、単結晶Ｓｉ薄膜トランジスタ（転写デバイス）１６ａの一部を別途作り込んだ単結晶Ｓｉ基板（半完成転写用デバイス）１０ａを形成し、この単結晶Ｓｉ薄膜トランジスタ１６ａの一部を単結晶Ｓｉ基板１０ａから絶縁基板２上に転写する。
まず、単結晶Ｓｉ薄膜トランジスタ１６ａの一部を作り込んだ単結晶Ｓｉ基板１０ａの製造方法について、図１（ａ）〜図１（ｈ）を参照して説明する。
単結晶Ｓｉ基板１０ａは、６インチ若しくは８インチの単結晶Ｓｉウエハ１００（比抵抗率：１０Ωｃｍ程度、厚さ０．６ｍｍ〜０．７ｍｍ程度）上に、１０００℃程度のプロセスである通常の集積回路製造工程によって、以下のように作成される。
まず、図１（ａ）に示すように、単結晶Ｓｉウエハ１００の表面を酸化してＳｉＯ２膜１０１を形成する。さらに、ｎＭＯＳを形成する領域以外の領域上に、レジストパターン（レジスト）１２０を形成した後、Ｂイオン（不純物）を注入することにより、不純物注入領域（チャネル、ウェル）１０２ｎを形成する。そして、不純物注入領域１０２ｎを形成した後、レジストパターン１２０を除去する。なお、ここでは、ｎＭＯＳを形成するために、不純物としてＢイオンを注入したが、これに限るものではない。
次に、図１（ｂ）に示すように、ｐＭＯＳを形成する領域以外の領域上に、レジストパターン（レジスト）１２１を形成した後、Ｐイオン（不純物）を注入することにより、不純物注入領域（チャネル、ウェル）１０２ｐを形成する。そして、不純物注入領域１０２ｐを形成した後、レジストパターン１２１を除去する。なお、ここでは、ｐＭＯＳを形成するために、不純物としてＰイオンを注入したが、これに限るものではない。
次に、図１（ｃ）に示すように、局所的酸化法（ロコス酸化法；ＬＯＣＯＳ法；Local Oxidation of Silicon法）による素子分離を行うために、単結晶Ｓｉウエハ１００上の素子が形成される箇所に窒化Ｓｉ膜（ＳｉＮｘ）１０３を形成する。ここでは、８００℃程度の熱ＣＶＤ（Chemical Vapor Deposition）法でモノシランガスとアンモニアガスを流すことにより、厚さ５０ｎｍ程度の窒化Ｓｉ膜１０３を形成する。そして、フォトリソ工程により、窒化Ｓｉ膜１０３を素子の部分にのみ残すようにパターン化する。
次に、図１（ｄ）に示すように、熱酸化炉(拡散炉)において、フィールド部を１,０５０℃の温度で熱酸化し、厚さ１００〜３００ｎｍ程度のフィールド酸化膜（ＳｉＯ２膜）１０４を形成する。酸化方法としては、ドライＯ２酸化または、パイロジェニック酸化を用いることができる。なお、フィールド部とは、単結晶Ｓｉウエハ１００上の、トランジスタとして利用する活性領域（素子形成領域）を区画する領域（素子分離領域）である。
次に、図１（ｅ）に示すように、窒化Ｓｉ膜１０３はその役目を終了したため、ドライエッチング法により窒化Ｓｉ膜１０３を除去する。エッチングガスは、一例として、四フッ化炭素ガスと水素ガスとの混合ガスを用いることができる。なお、ここで、上記のエッチング時にダメージを受けたＳｉ表面（ＳｉＯ２膜１０４の一部）を犠牲酸化、エッチング除去してもよい。
次に、熱酸化炉(拡散炉)において、単結晶Ｓｉ薄膜トランジスタ１６ａが形成される箇所（素子形成領域）を熱酸化して、ゲート絶縁膜（ＳｉＯ２膜）１０５を形成する。酸化温度は１,０５０℃程度とし、酸化方法は、ＨＣl酸化または、パイロジェニック酸化を用いる。これにより、単結晶Ｓｉ薄膜トランジスタ１６ａのゲート長に応じて厚さ５〜３０ｎｍ程度の絶縁膜１０５を形成する。
次に、後にゲート電極１０６およびアライメントマーク（マーカー）１０７となる、１５０ｎｍ〜３００ｎｍのポリシリコン膜（図示せず）を熱ＣＶＤ法などで形成する。すなわち、６００℃程度の温度の減圧下(５０〜２００Ｐａ)において、単結晶Ｓｉウエハ１００上にモノシランガスを(窒素ガスなどの不活性ガスで希釈して)流してポリシリコン膜（図示せず）を成膜する。その後、このポリシリコン膜を、ｎ＋拡散などにより低抵抗化する。すなわち、ｎ＋（ＰＯＣｌ３）を堆積し、拡散アニールを行う。
次に、フォトリソグラフィ工程により、ポリシリコン膜をゲート電極１０６およびアライメントマーク１０７の形状にパターニングする。すなわち、フォトレジスト塗布（レジストパターン化）、露光・現像、シリコンエッチング、フォトレジスト剥離の工程により、ゲート電極１０６およびアライメントマーク１０７のパターンを形成する（ゲート電極パターン化、および、アライメントマークパターン化を行う）。なお、ゲート電極１０６は素子形成領域に形成され、マーカー１０７はフィールド部に形成される。
その後、図１（ｆ）に示すように、半導体のソース・ドレインのＬＤＤ（Lightly Doped Drain Structure）領域を形成するために、単結晶Ｓｉウエハ１００の所定の位置に、不純物をイオン注入する。すなわち、ｎ型ＭＯＳの場合にはｎ−（Ｐイオン）を、ｐ型ＭＯＳの場合にはｐ−（Ｂイオン）を注入する。
さらに、ＳｉＯ２膜をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition；減圧ＣＶＤ）等により堆積し、ＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）によりエッチバックすることで、ゲートエッジ（ゲート電極１０６の側端部）およびアライメントマーク１０７の側端部にサイドウォール１０８を形成する。次に、ｎＭＯＳのソース・ドレイン領域形成のためにｎ＋（ＡＳイオン）を、ｐＭＯＳのソース・ドレイン領域形成のためにｐ＋（ＢＦ２イオン）を、それぞれ注入する。さらに、短ゲート長の場合には、必要に応じて斜め方向から逆導電型不純物を注入（ＨＡＬＯ注入）する。これにより、不純物注入部（ソース）１０９Ｓおよび不純物注入部（ドレイン）１０９Ｄを形成する。
さらに、不純物が注入されたシリコンにおける結晶の損傷を回復させ、不純物をドナー（ｎ型の半導体を作る不純物）あるいはアクセプター（ｐ型の半導体を作る不純物）として活性化させるために、９００〜１,０００℃程度の温度で熱処理を施す。なお、この熱処理の時間は、リン（Ｐ）あるいはホウ素（Ｂ）の過大な拡散が起こらない時間にとどめる必要がある。
次に、図１（ｇ）に示すように、熱ＣＶＤ法などで、層間絶縁膜１１０を形成する。ここでは、ゲート絶縁膜１０５よりも密度が低い膜でも構わないため、４００℃程度の温度の減圧下(１００〜２００Ｐａ程度)において、モノシランガスと、酸素ガスを流して二酸化珪素膜からなる層間絶縁膜１１０を厚さ３００ｎｍ〜４００ｎｍ程度形成する。この後、化学機械研磨法（ＣＭＰ(chemical Mechanical Polishing)法）などで、ウエハ表面（層間絶縁膜１１０の表面）を平坦化する。平坦さの度合いは、Ｒａで表すと、０.１ｎｍ以下とする。
次に、図１（ｈ）に示すように、単結晶Ｓｉウエハ１００上に、水素イオンを注入し、水素イオン注入部１１１を形成する。なお、加速電圧は、所望のシリコンの厚さになる様、適宜設定すればよい。また、水素イオン注入量は５×１０１６／ｃｍ２程度とする。また、本実施の形態では水素イオンのみを注入しているが、水素イオンと希ガスイオンとを注入することにより、水素イオン注入部１１１を形成してもよい。
そして、以上のように単結晶Ｓｉ薄膜トランジスタ１６ａの一部を表面に形成した単結晶Ｓｉウエハ１００を、所望のサイズに切断し、単結晶Ｓｉ基板１０ａを得る。（切り出し工程については図示を省略する。）
次に、半導体装置２０の製造方法について、図２（ａ）〜図２（ｈ）を参照して説明する。
まず、絶縁基板２の表面を荒らさないように洗浄する。なお、本実施の形態では、絶縁基板（絶縁性基板）２として、歪点が６００℃程度の高歪点ガラスであるコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）（厚さ０．７ｍｍ程度）を用いる。
そして、図２（ａ）に示すように、絶縁基板２の表面全体に、プラズマＣＶＤによって、膜厚約１００ｎｍ程度のＳｉＯ２膜３を堆積する。すなわち、３００℃程度の温度、１００Ｐａ〜２００Ｐａ程度の減圧下で、ＴＥＯＳ（Tetra Ethyl Ortho-Silicate）ガスと、酸素ガスを流し、プラズマ放電のもと、基板上に厚さ１００ｎｍ程度の二酸化珪素系絶縁膜を、厚さ１００ｎｍ程度成膜する。
次に、図２（ｂ）に示すように、転写デバイス構造またはその一部を作り込んだ単結晶Ｓｉ基板１０ａと絶縁基板２とをＳＣ１洗浄し活性化した後、単結晶Ｓｉ基板１０ａの水素イオン注入部１１１側を所定の位置にアライメントし、室温で密着させて貼り合わせる。
ここで、光透過性非晶質基板(酸化珪素膜のコーティング膜付)である絶縁基板２と、転写デバイス基板(表面を酸化処理済み)である単結晶Ｓｉ基板１０ａとを接着剤なしで貼り合わせるには、これら基板の表面状態の清浄度や、活性度が極めて重要である。したがって、これらの基板は、接合前にＳＣ１液と呼ばれる液体で貼り合わせる前に洗浄・乾燥される。
ＳＣ１液とは、市販のアンモニア水（ＮＨ４ＯＨ：３０％）と、過酸化水素水（Ｈ２Ｏ２：３０％）と純水（Ｈ２Ｏ）とを混合して作製する。一例としては、上記薬液を、５：１２：６０の割合で混合したものが用いられる。ＳＣ１液の液温は、室温でよい。洗浄は、上記ＳＣ１液に基板を５分間浸すことで行われる。アンモニア水は、酸化珪素表面をスライトエッチするため、上記基板をＳＣ１液に長時間浸すことは好ましくない（ウルトラクリーンULSI技術 大見忠弘著、培風館 p.172）。その後、上記基板を純水(比抵抗値１０ＭΩｃｍ以上)で流水のもとに１０分間洗浄し、スピンドライヤーなどで迅速に乾燥させる。これらの洗浄・乾燥後の絶縁基板２と単結晶Ｓｉ基板１０ａとは、互いに接触させ僅かな力で押してやることにより自発的に接着する。
単結晶Ｓｉ基板１０ａと絶縁基板２との接着剤なしでの接合は、van der Waals力による寄与、電気双極子による寄与、水素結合による寄与によって実現する。この接着は、貼り合わせる基板表面の上記３つの寄与のバランスが似通っているもの同士が接着しやすくなる。
次に、この状態で、図２（ｃ）に示すように、絶縁基板２のほぼ全面に、厚さ２００ｎｍ程度の二酸化珪素系絶縁膜（ＳｉＯ２膜）４と、厚さ５０ｎｍ程度の非晶質シリコン膜５とを成膜する。成膜法は、両膜とも、プラズマＣＶＤ法（プラズマ化学気相成長法）を用いる。
すなわち、ＳｉＯ２膜４は、３００℃程度の温度、１００Ｐａ〜２００Ｐａ程度の減圧下で、ＴＥＯＳ（Tetra Ethyl Ortho-Silicate）ガスと、酸素ガスを流し、プラズマ放電のもとで成膜する。また、非晶質シリコン膜５は、２５０℃程度の温度で、モノシランガスと水素ガスを流し、やはりプラズマ放電のもとで成膜する。
次に、図２（ｄ）に示すように、４５０〜６００℃程度の熱処理を行うことにより、単結晶Ｓｉ基板１０ａの一部を劈開剥離させる。この熱処理は、非晶質Ｓｉ膜５の脱水素処理と、先に貼り合わせた転写デバイス構造またはその一部を作り込んだ単結晶Ｓｉ基板１０ａの水素イオン注入部１１１からの剥離工程とを兼ねるものである。この様にして、単結晶Ｓｉ薄膜トランジスタ１６ａ（転写単結晶Ｓｉデバイス）の一部と、絶縁基板２上での膜の堆積による非単結晶半導体膜（非晶質Ｓｉ膜５）とが混在した基板が形成される。
次に、絶縁基板２上での堆積により形成した半導体膜（非晶質Ｓｉ膜５）を、非晶質（非晶質Ｓｉ膜５）から多結晶質（多結晶Ｓｉ膜（多結晶質Ｓｉ膜、非単結晶Ｓｉ薄膜）５’）に改質する。改質方法は、エネルギービームによる多結晶化法を用いる。すなわち、非晶質Ｓｉ膜５にエキシマレーザを照射して、加熱、結晶化し、多結晶Ｓｉ層を成長させて多結晶Ｓｉ薄膜５’を形成する。なお、多結晶化法として、逐次横方向成長法(SLS法)を用いても良い。この様にして、単結晶Ｓｉ薄膜トランジスタ１６ａ（単結晶Ｓｉデバイス）の一部と絶縁基板２上での堆積による半導体膜とが混載されている基板における非晶質シリコン膜５は、多結晶シリコン膜５’に改質される。
次に、図２（ｅ）に示すように、デバイスの活性領域となる部分を残すために、不要な多結晶Ｓｉ膜５’をエッチングにより除去し、多結晶Ｓｉ膜５’の島状のパターンを得る。このパターン化された多結晶Ｓｉ膜５’が非単結晶Ｓｉ薄膜トランジスタ１ａの半導体層となる。
また、同じく図２（ｅ）に示すように、絶縁基板２上に貼り合わされた単結晶Ｓｉ薄膜トランジスタ１６ａの一部に対して、ドライエッチによる薄膜化を行い、単結晶Ｓｉ薄膜１４ａを形成する。また、ウェットのライトエッチによる損傷除去、欠陥回復のための熱処理（欠陥回復アニール）を順次行う。
その後、図２（ｆ）に示すように、非単結晶Ｓｉ薄膜トランジスタ１ａのゲート絶縁膜としてＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマＣＶＤにより、膜厚約６０ｎｍのＳｉＯ２膜６を形成する。さらに、ＳｉＯ２膜６上に非単結晶Ｓｉ薄膜トランジスタ１ａのゲート電極７を形成する。
また、図２（ｇ）に示すように、ＴＥＯＳとＯ２（酸素）の混合ガスを用いＰ−ＣＶＤにより、層間平坦化絶縁膜として、膜厚約３５０ｎｍのＳｉＯ２膜８を堆積する。
そして、単結晶Ｓｉデバイス領域のアライメントマーク１０７を、ＳｉＯ２膜８,６,１０４越しに検知して位置合わせ（アライメント）し、レジストパターン（図示せず）を形成し、ＳｉＯ２膜８,６,１０４にコンタクトホール１１及びアライメントマーク（マーカー）１２を形成する。この様にして、金属配線が形成される層の位置合わせを行い、パターン化する。
次に、コンタクトホール１１およびＳｉＯ２膜８の所定の領域に金属層を充填する。そして、アライメントマーク１２により位置合わせしてレジストパターン（図示せず）を形成し、金属層をエッチングする。これにより、図２（ｈ）に示すような金属配線１３を得る。以上により、絶縁基板２上に、単結晶Ｓｉ薄膜トランジスタ１６ａおよび非単結晶Ｓｉ薄膜トランジスタ１ａをそれぞれ形成することができる。
本実施の形態の半導体装置の製造方法では、以上のように、単結晶Ｓｉ基板１０ａ上にアライメントマーク１０７が形成され、さらにアライメントマーク１０７の上層には、ロコス酸化されたフィールド酸化膜（ＳｉＯ２膜）１０４、ゲート絶縁膜（ＳｉＯ２膜）６、層間絶縁膜（ＳｉＯ２膜）８が形成されている。すなわち、アライメントマーク１０７の上層は、ＳｉＯ２膜で構成される。このため、単結晶Ｓｉ基板１０ａを貼り合わせた後の絶縁基板２の上方から見て、アライメントマーク１０７との間の層は、光透過性を有している。
これにより、転写後プロセスのマスク合わせ時のアライメントを正確かつ容易に行うことができる。すなわち、転写後のトランジスタ形成プロセスでは、転写デバイスのゲート電極を中心としてアライメントを行う必要があるが、その際のずれを確実に防止できる。
また、本実施の形態では、アライメントマーク１０７を単結晶Ｓｉ薄膜トランジスタ１６ａの素子分離領域に形成している。このため、アライメントマーク１０７が単結晶Ｓｉ薄膜トランジスタ１６ａの性能を低下させることがない。
また、本実施の形態の半導体装置の製造方法では、た単結晶Ｓｉ基板１０ａを、多結晶Ｓｉ薄膜（非単結晶Ｓｉ薄膜）５’を形成する前に形成している。これにより、絶縁基板２の平坦性が保たれた状態で単結晶Ｓｉ基板１０ａを接合することができるため、接合不良等の問題の発生を防止できる。
また、本実施の形態では、絶縁基板２としてコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）を用いたが、これに限るものではない。
また、本実施の形態における半導体装置２０は、アクティブマトリクス基板に形成されるものとしたが、これに限るものではなく、さまざまな用途に適用することができる。
また、本実施の形態では、絶縁基板２に転写されてなるトランジスタが単結晶Ｓｉ薄膜トランジスタ１６ａである場合について説明した。しかしながら、絶縁基板２に転写されてなる転写トランジスタは、これに限るものではない。
また、本実施の形態では、単結晶Ｓｉ薄膜トランジスタ１６ａが形成された単結晶Ｓｉ基板１０ａを絶縁基板２に転写したが、これに限るものではない。例えば、転写トランジスタの一部を形成した基板を絶縁基板２に転写し、その後、転写トランジスタの残りの要素を形成してもよい。ただし、少なくともゲート電極形成、不純物注入などの微細加工を、転写前に行うことが好ましい。
また、本実施の形態では、アライメントマーク１０７を、ゲート電極１０６の形成と同じ工程により、ゲート電極１０６と同じ層に、同じ材料で形成している。このため、アライメントマーク１０７の形成工程を別途設ける必要がなく、製造工程を簡略化できるとともに、製造コストを低減することができる。また、アライメントマーク１０７の形成条件がゲート電極１０６の形成条件と同じになるため、以降の工程でアライメントマーク１０７の位置検知を行うことにより、ゲート電極１０６の位置を、ゲート電極１０６自体の位置を検知する場合とほぼ同様の精度で、認識することができる。
また、本実施の形態では、アライメントマーク１０７の位置検出を、可視光でおこなったが、これに限るものではない。例えば、赤外線やＵＶ（ultraviolet）光を用いてアライメントマーク１０７の位置を検出してもよい。
また、本実施の形態では、絶縁膜３、ゲート絶縁膜６、層間絶縁膜８、フィールド酸化膜１０４、層間絶縁膜１１０をＳｉＯ２膜で形成したが、これに限るものではない。これらの膜は、アライメントマーク１０７の位置を検知するための光を透過できる絶縁膜（光透過性絶縁膜）であればよい。ただし、一般に絶縁膜としてよく用いられているＳｉＯ２膜あるいはＳｉＯ２膜を主成分とする膜でこれらの膜を形成すれば、製造が容易であり、絶縁の信頼性が高い膜とすることができる。
また、本実施の形態では、単結晶Ｓｉ薄膜トランジスタのゲート電極１０６が、転写後に、単結晶Ｓｉ薄膜１４ａよりも絶縁基板２側となる位置に形成している。このため、転写後に、単結晶Ｓｉ薄膜１４ａに対するエッチングや金属配線などの処理が容易である。
また、本実施の形態では、絶縁基板２への貼り合わせ前の単結晶Ｓｉ基板１０ａに水素イオン注入部（水素イオンまたは水素イオンと希ガスとを注入した層）を形成しておき、貼り合わせ後に熱処理を行うことによって水素イオン注入部から単結晶Ｓｉ基板１０ａの一部を剥離させている。しかしながら、単結晶Ｓｉ基板１０ａの一部を除去する方法はこれに限るものではない。
また、本実施の形態では、アライメントマーク１０７を、単結晶Ｓｉ基板１０ａの素子分離領域に形成しているが、これに限るものではなく、単結晶Ｓｉ基板１０ａを絶縁基板２に貼り合わせた後に、検知可能な位置であればよい。
〔実施の形態２〕
本発明の他の実施の形態について図３および図４を用いて説明する。
実施の形態１では、単結晶Ｓｉ基板１０ａの素子分離をロコス酸化法（フィールド酸化膜（ＳｉＯ２膜）１０４）で行ったが、素子分離方法はこれに限るものではない。例えば、シャロー・トレンチ・アイソレーション法（トレンチ分離法）を用い、トレンチ部の穴埋めされた箇所にアライメントマークを形成してもよい。
本実施の形態では、このように、単結晶Ｓｉ基板の素子分離をトレンチ分離法で行う場合の半導体装置およびその製造方法について説明する。
本実施の形態に係る半導体装置２０ｂは、単結晶Ｓｉ基板１０ｂにおける素子分離部の構成が、実施の形態１における単結晶Ｓｉ基板１０ａと異なる他は、半導体装置２０と同様の構成である。このため、説明の便宜上、実施の形態１における各部材と同様の機能および構成を備える部材の一部には、実施の形態１と同じ符号を用い、その説明を省略する。
本実施の形態の半導体装置２０ｂは、図４（ｈ）に示すように、絶縁基板２上に、非単結晶Ｓｉ薄膜トランジスタ１ａと、単結晶Ｓｉ薄膜１４ｂを備えたＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ（単結晶Ｓｉ薄膜デバイス）１６ｂとを備えている。
単結晶Ｓｉ薄膜１４ｂを含むＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１６ｂは、ゲート電極２０６を有する平坦化膜（ＳｉＯ２膜）２１０、ゲート絶縁膜としてのＳｉＯ２膜２０５、単結晶Ｓｉ薄膜１４ｂを備えている。
また、この単結晶Ｓｉ薄膜トランジスタ１６ｂは、絶縁基板２に接合される前に単結晶Ｓｉウエハ１００ｂ上で形成される。この単結晶Ｓｉウエハ１００ｂは、ゲート電極２０６およびアライメントマーク２０７、ゲート絶縁膜２０５、不純物注入部２０９Ｓおよび２０９Ｄを含んだ状態で、絶縁基板２上に接合される。なお、アライメントマーク２０７は、絶縁基板２に接合される前に単結晶Ｓｉウエハ１００ｂ上で、素子分離のためにトレンチ２０１ａおよび２０１ｂの領域（図３（ｈ）参照）に形成された絶縁膜（ＳｉＯ２膜）２０２、および、ゲート絶縁膜２０５の上に形成される。
ここで、半導体装置２０ｂの製造方法について説明すれば以下のとおりである。
本実施の形態に係る半導体装置２０ｂの製造方法では、単結晶Ｓｉ薄膜トランジスタ（転写デバイス）１６ｂの一部を別途作り込んだ単結晶Ｓｉ基板（半完成転写用デバイス）１０ｂを形成し、この単結晶Ｓｉ薄膜トランジスタ１６ｂの一部を単結晶Ｓｉ基板１０ｂから絶縁基板２上に転写する。
まず、単結晶Ｓｉ薄膜トランジスタ１６ｂの一部を作り込んだ単結晶Ｓｉ基板１０ｂの製造方法について、図３（ａ）〜図３（ｈ）を参照して説明する。
単結晶Ｓｉ基板１０ｂは、６インチ若しくは８インチの単結晶Ｓｉウエハ１００ｂ（比抵抗率：１０Ωｃｍ程度、厚さ０．６ｍｍ〜０．７ｍｍ程度）上に、以下のように作成される。
まず、図３（ａ）に示すように、単結晶Ｓｉウエハ１００ｂの表面をエッチングし、浅いトレンチ２０１ａ、２０１ｂを形成する。そして、単結晶Ｓｉウエハ１００ｂのほぼ全面に、両トレンチの深さとほぼ等しい膜厚を有するＳｉＯ２膜２０２を堆積する。
次に、両トレンチの上部にレジストパターン（レジスト）２２０を形成する。そして、ＳｉＯ２膜２０２を、レジストパターン２２０の下側に位置する部分を残して、除去する。この際、両トレンチ部に残るＳｉＯ２膜２０２は、両トレンチの側壁から両トレンチの深さ乃至その２倍程度のスペースを有する島状パターンとなるように加工する。したがって、レジストパターン２２０は、このような島状パターンを形成するのに適したサイズに形成しておく。なお、図３（ａ）に示すように、各トレンチの側壁付近に、ＳｉＯ２膜２０２が一部残っていてもかまわない。
次に、図３（ｂ）に示すように、単結晶Ｓｉウエハ１００ｂのほぼ全面上に、概平坦な構造のＳｉＯ２膜２０３を堆積する。
次に、図３（ｃ）に示すように、ＳｉＯ２膜２０３上の、トレンチ２０１ａ上およびトレンチ２０１ｂ上の一部を含む、両トレンチ間の領域を残して、レジストパターン（レジスト）２２１を形成する。そして、ＳｉＯ２膜２０３上の、レジストパターン２２１が形成されていない領域に、Ｂイオン（不純物）を注入することにより、不純物注入領域（チャネル、ウェル）２０４ｎを形成する。そして、不純物注入領域２０４ｎを形成した後、レジストパターン２２１を除去する。なお、ここでは、ｎＭＯＳを形成するために、不純物としてＢイオンを注入したが、これに限るものではない。
次に、図３（ｄ）に示すように、不純物注入領域２０４ｎの領域上に、レジストパターン（レジスト）２２２を形成する。そして、ＳｉＯ２膜２０３上の、レジストパターン２２２が形成されていない領域に、Ｐイオン（不純物）を注入することにより、不純物注入領域（チャネル、ウェル）２０４ｐを形成する。そして、不純物注入領域２０４ｐを形成した後、レジストパターン２２２を除去する。なお、ここでは、ｐＭＯＳを形成するために、不純物としてＰイオンを注入したが、これに限るものではない。
次に、図３（ｅ）に示すように、ＳｉＯ２膜２０３の一部をＳｉ表面が露出するまで除去する。すなわち、トレンチ２０１ａ部および２０１ｂ部の一部を除いて、ＳｉＯ２膜２０３を除去する。そして、単結晶Ｓｉウエハ１００ｂのほぼ全面上を熱酸化して、ゲート絶縁膜（ＳｉＯ２膜）２０５を形成する。（ＳｉＯ２膜）２０５の形成方法は、例えば、ＨＣl酸化、パイロジェニック酸化などを用い、１,０５０℃程度の酸化温度で形成すればよい。
次に、後にゲート電極２０６およびアライメントマーク（マーカー）２０７となる、１５０ｎｍ〜３００ｎｍのポリシリコン膜（図示せず）を熱ＣＶＤ法などで形成する。すなわち、６００℃程度の温度の減圧下(５０〜２００Ｐａ)において、単結晶Ｓｉウエハ１００上にモノシランガスを(窒素ガスなどの不活性ガスで希釈して)流してポリシリコン膜（図示せず）を成膜する。その後、このポリシリコン膜を、ｎ＋拡散などにより低抵抗化する。すなわち、ｎ＋（ＰＯＣｌ３）を堆積し、拡散アニールを行う。
次に、フォトリソグラフィ工程により、ポリシリコン膜をゲート電極２０６およびアライメントマーク２０７の形状にパターニングする。すなわち、フォトレジスト塗布（レジストパターン化）、露光・現像、シリコンエッチング、フォトレジスト剥離の工程により、ゲート電極２０６およびアライメントマーク２０７のパターンを形成する。なお、ゲート電極２０６は素子形成領域（トレンチ部によって分離された領域）に形成され、マーカー２０７はトレンチ部に形成される。
その後、図３（ｆ）に示すように、半導体のソース・ドレインのＬＤＤ（Lightly Doped Drain Structure）領域を形成するために、単結晶Ｓｉウエハ１００の所定の位置に、不純物をイオン注入する。すなわち、ｎ型ＭＯＳの場合にはｎ−（Ｐイオン）を、ｐ型ＭＯＳの場合にはｐ−（Ｂイオン）を注入する。
さらに、ＳｉＯ２膜をＬＰＣＶＤ等により堆積し、ＲＩＥ（反応性イオンエッチング）によりエッチバックすることで、ゲートエッジ（ゲート電極２０６の側端部）およびアライメントマーク２０７の側端部にサイドウォール２０８を形成する。次に、ｎＭＯＳのソース・ドレイン領域形成のためにｎ＋（ＡＳイオン）を、ｐＭＯＳのソース・ドレイン領域形成のためにＰ＋（ＢＦ２イオン）を、それぞれ注入する。さらに、短ゲート長の場合には、必要に応じて斜め方向から逆導電型不純物を注入（ＨＡＬＯ注入）する。これにより、不純物注入部（ソース）２０９Ｓおよび不純物注入部（ドレイン）２０９Ｄを形成する。
さらに、不純物が注入されたシリコンにおける結晶の損傷を回復させ、不純物をドナー（ｎ型の半導体を作る不純物）あるいはアクセプター（ｐ型の半導体を作る不純物）として活性化させるために、９００〜１,０００℃程度の温度で熱処理を施す。なお、この熱処理の時間は、リン（Ｐ）あるいはホウ素（Ｂ）の過大な拡散が起こらない時間にとどめる必要がある。
次に、図３（ｇ）に示すように、熱ＣＶＤ法などで、層間絶縁膜２１０を形成する。ここでは、ゲート絶縁膜２０５よりも密度が低い膜でも構わないため、４００℃程度の温度の減圧下(１００〜２００Ｐａ程度)において、モノシランガスと、酸素ガスを流して二酸化珪素膜からなる層間絶縁膜２１０を厚さ３００ｎｍ〜４００ｎｍ程度形成した。この後、化学機械研磨法（ＣＭＰ法）などで、ウエハ表面（層間絶縁膜２１０の表面）を平坦化する。平坦さの度合いは、Ｒａで表すと、０.１ｎｍ以下とする。
次に、図３（ｈ）に示すように、単結晶Ｓｉウエハ１００ｂ上に、水素イオンを注入し、水素イオン注入部２１１を形成する。なお、加速電圧は、所望のシリコンの厚さになる様、適宜設定すればよい。また、水素イオン注入量は５×１０１６／ｃｍ２程度とする。また、本実施の形態では水素イオンのみを注入しているが、水素イオンと希ガスイオンとを注入することにより、水素イオン注入部２１１を形成してもよい。
そして、以上のように単結晶Ｓｉ薄膜トランジスタ１６ｂの一部を表面に形成した単結晶Ｓｉウエハ１００ｂを、所望のサイズに切断し、単結晶Ｓｉ基板１０ｂを得る。（切り出し工程については図示を省略する。）
次に、半導体装置２０ｂの製造方法について、図４（ａ）〜図４（ｈ）を参照して説明する。
まず、絶縁基板２の表面を荒らさないように洗浄する。なお、絶縁基板（絶縁性基板）２には、歪点が６００℃程度の高歪点ガラスであるコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）（厚さ０．７ｍｍ程度）を用いる。
そして、絶縁基板２の表面全体に、プラズマＣＶＤによって、膜厚約１００ｎｍ程度のＳｉＯ２膜３を堆積する。すなわち、３００℃程度の温度、１００Ｐａ〜２００Ｐａ程度の減圧下で、ＴＥＯＳ（Tetra Ethyl Ortho-Silicate）ガスと、酸素ガスを流し、プラズマ放電のもと、基板上に厚さ１００ｎｍ程度の二酸化珪素系絶縁膜を、厚さ１００ｎｍ程度成膜する。
次に、図４（ａ）に示すように、転写デバイス構造またはその一部を作り込んだ単結晶Ｓｉ基板１０ｂと絶縁基板２とをＳＣ１洗浄し活性化した後、単結晶Ｓｉ基板１０ｂの水素イオン注入部１１１側を所定の位置にアライメントし、室温で密着させて貼り合わせる。
次に、この状態で、図４（ｂ）に示すように、絶縁基板２のほぼ全面に、厚さ２００ｎｍ程度の二酸化珪素系絶縁膜（ＳｉＯ２膜）４と、厚さ５０ｎｍ程度の非晶質シリコン膜５とを成膜する。成膜法は、両膜とも、プラズマＣＶＤ法（プラズマ化学気相成長法）を用いる。
すなわち、ＳｉＯ２膜４は、３００℃程度の温度、１００Ｐａ〜２００Ｐａ程度の減圧下で、ＴＥＯＳ（Tetra Ethyl Ortho-Silicate）ガスと、酸素ガスを流し、プラズマ放電のもとで成膜する。また、非晶質シリコン膜５は、２５０℃程度の温度で、モノシランガスと水素ガスを流し、やはりプラズマ放電のもとで成膜する。
次に、図４（ｃ）に示すように、４５０〜６００℃程度の熱処理を行うことにより、単結晶Ｓｉ基板１０ｂの一部を劈開剥離させる。この熱処理は、非晶質Ｓｉ膜５の脱水素処理と、先に貼り合わせた転写デバイス構造またはその一部を作り込んだ単結晶Ｓｉ基板１０ｂの水素イオン注入部２１１からの剥離工程とを兼ねるものである。この様にして、単結晶Ｓｉ薄膜トランジスタ１６ｂ（転写単結晶Ｓｉデバイス）の一部と、絶縁基板２上での膜の堆積による非単結晶半導体膜（非晶質Ｓｉ膜５）とが混在した基板が形成される。
次に、絶縁基板２上での堆積により形成した半導体膜（非晶質Ｓｉ膜５）を、非晶質（非晶質Ｓｉ膜５）から多結晶質（多結晶Ｓｉ膜（多結晶質Ｓｉ膜、非単結晶Ｓｉ薄膜）５’）に改質する。改質方法は、エネルギービームによる多結晶化法を用いる。すなわち、非晶質Ｓｉ膜５にエキシマレーザを照射して、加熱、結晶化し、多結晶Ｓｉ層を成長させて多結晶Ｓｉ薄膜５’を形成する。なお、多結晶化法として、逐次横方向成長法(SLS法)を用いても良い。この様にして、単結晶Ｓｉ薄膜トランジスタ１６ｂ（単結晶Ｓｉデバイス）の一部と絶縁基板２上での堆積による半導体膜とが混載されている基板における非晶質シリコン膜５は、多結晶シリコン膜５’に改質される。
次に、図４（ｄ）に示すように、デバイスの活性領域となる部分を残すために、不要な多結晶Ｓｉ膜５’をエッチングにより除去し、多結晶Ｓｉ膜５’の島状のパターンを得る。このパターン化された多結晶Ｓｉ膜５’が非単結晶Ｓｉ薄膜トランジスタ１ａの半導体層となる。
また、同じく図４（ｅ）に示すように、絶縁基板２上に貼り合わされた単結晶Ｓｉ薄膜トランジスタ１６ｂの一部に対して、ドライエッチによる薄膜化を行い、単結晶Ｓｉ薄膜１４ｂを形成する。また、ウェットのライトエッチによる損傷除去、欠陥回復のための熱処理（欠陥回復アニール）を順次行う。
その後、図４（ｆ）に示すように、非単結晶Ｓｉ薄膜トランジスタ１ａのゲート絶縁膜としてＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマＣＶＤにより、膜厚約６０ｎｍのＳｉＯ２膜６を形成する。このとき、上記単結晶Ｓｉ薄膜１４ｂのパターンおよび多結晶Ｓｉ薄膜５’のパターンの端部にサイドウォールが形成される。さらに、ＳｉＯ２膜６上に非単結晶Ｓｉ薄膜トランジスタ１ａのゲート電極７を形成する。
また、図４（ｇ）に示すように、ＴＥＯＳとＯ２（酸素）の混合ガスを用いＰ−ＣＶＤにより、層間平坦化絶縁膜として、膜厚約３５０ｎｍのＳｉＯ２膜８を堆積する。
そして、単結晶Ｓｉデバイス領域のアライメントマーク２０７を、ＳｉＯ２膜８,６,２０５越しに検知して位置合わせ（アライメント）し、レジストパターン（図示せず）を形成し、ＳｉＯ２膜８,６,２０５にコンタクトホール１１及びアライメントマーク（マーカー）１２を形成する。この様にして、金属配線が形成される層の位置合わせを行い、パターン化する。
次に、コンタクトホール１１およびＳｉＯ２膜８の所定の領域に金属層を充填する。そして、アライメントマーク１２により位置合わせしてレジストパターン（図示せず）を形成し、金属層をエッチングする。以上により、絶縁基板２上に、単結晶Ｓｉ薄膜トランジスタ１６ｂおよび非単結晶Ｓｉ薄膜トランジスタ１ａをそれぞれ形成することができる。
次に、コンタクトホール１１およびＳｉＯ２膜８の所定の領域に金属層を充填する。そして、アライメントマーク１２により位置合わせしてレジストパターン（図示せず）を形成し、金属層をエッチングする。
本実施の形態の半導体装置の製造方法では、以上のように、単結晶Ｓｉ基板１０ｂ上にアライメントマーク２０７が形成され、さらにアライメントマーク２０７の上層には、トレンチ分離法による素子分離のために形成されたＳｉＯ２膜２０２、単結晶Ｓｉ薄膜トランジスタ１６ｂのゲート絶縁膜（ＳｉＯ２膜）２０５、非単結晶Ｓｉ薄膜トランジスタ１ａのゲート絶縁膜（ＳｉＯ２膜）６、層間絶縁膜（ＳｉＯ２膜）８が形成されている。すなわち、アライメントマーク２０７の上層は、ＳｉＯ２膜で構成される。このため、単結晶Ｓｉ基板１０ｂを貼り合わせた後の絶縁基板２の上方から見て、アライメントマーク２０７との間の層は、光透過性を有している。
これにより、転写後プロセスのマスク合わせ時のアライメントを正確かつ容易に行うことができる。すなわち、転写後のトランジスタ形成プロセスでは、転写デバイスのゲート電極を中心としてアライメントを行う必要があるが、その際のずれを確実に防止できる。
なお、本実施の形態では、アライメントマーク２０７を単結晶Ｓｉ薄膜トランジスタ１６ｂの素子分離領域に形成している。このため、アライメントマーク２０７が単結晶Ｓｉ薄膜トランジスタ１６ｂの性能を低下させることがない。
また、本実施の形態では、アライメントマーク２０７を、ゲート電極２０６の形成と同じ工程により、ゲート電極２０６と同じ層に、同じ材料で形成している。このため、アライメントマーク２０７の形成工程を別途設ける必要がなく、製造工程を簡略化できるとともに、製造コストを低減することができる。また、アライメントマーク２０７の形成条件がゲート電極２０６の形成条件と同じになるため、以降の工程でアライメントマーク２０７の位置検知を行うことにより、ゲート電極２０６の位置を、ゲート電極２０６自体の位置を検知する場合とほぼ同様の精度で、認識することができる。
また、本実施の形態では、アライメントマーク２０７の位置検出を、可視光でおこなったが、これに限るものではない。例えば、赤外線やＵＶ（ultraviolet）光を用いてアライメントマーク２０７の位置を検出してもよい。
また、本実施の形態では、絶縁膜３、ゲート絶縁膜６、層間絶縁膜８、絶縁膜２０２、ゲート絶縁膜２０５、層間絶縁膜２１０をＳｉＯ２膜で形成したが、これに限るものではない。これらの膜は、アライメントマーク２０７の位置を検知するための光を透過できる絶縁膜（光透過性絶縁膜）であればよい。ただし、一般に絶縁膜としてよく用いられているＳｉＯ２膜あるいはＳｉＯ２膜を主成分とする膜でこれらの膜を形成すれば、製造が容易であり、信頼性が高い。
また、本実施の形態では、アライメントマーク２０７を、単結晶Ｓｉ基板１０ｂの素子分離領域に形成しているが、これに限るものではなく、単結晶Ｓｉ基板１０ｂを絶縁基板２に貼り合わせた後に、検知可能な位置であればよい。
また、本実施の形態における半導体装置２０ｂおよびその製造方法は、実施の形態１における半導体装置２０およびその製造方法と、単結晶Ｓｉ基板における素子分離領域の形成方法および構成が異なる以外は、略同様の効果を奏している。
〔実施の形態３〕
本発明のさらに他の実施の形態について図５および図６を用いて説明する。図５（ａ）〜図５（ｋ）は、本実施の形態において、絶縁基板２上に転写される単結晶Ｓｉ基板１０ｃの製造工程を示す断面図である。図６（ａ）〜図６（ｈ）は、本実施の形態にかかる半導体装置の製造工程を示す断面図である。
実施の形態１および２では、アライメントマーク１０７を、ゲート電極１０６と同じポリシリコンで形成したが、アライメントマーク１０７の材質はこれに限るものではない。光によって検知可能な材質であればよい。
本実施の形態では、単結晶Ｓｉ基板１０ｃ上に形成する金属配線１１３と同じ金属材料で形成したアライメントマーク１１４を用いる場合の半導体装置およびその製造方法について説明する。
本実施の形態に係る半導体装置２０ｃは、アライメントマークの形成工程および材料が、実施の形態１における単結晶Ｓｉ基板１０ａと異なる他は、半導体装置２０と同様の構成である。このため、説明の便宜上、実施の形態１における各部材と同様の機能および構成を備える部材の一部には、実施の形態１と同じ符号を用い、その説明を省略する。
また、本実施の形態は、上述した実施の形態１を基本としているが、実施の形態２を基本としても同様の変更が可能である。つまり、実施の形態２において、ポリシリコンからなるアライメントマーク２０７の代わりに、単結晶Ｓｉ基板１０ｃ上に形成する金属配線１３と同じ金属材料で形成したアライメントマーク１１４を用いるようにしてもよい。
本実施の形態の半導体装置２０ｃは、図６（ｈ）に示すように、絶縁基板２上に、非単結晶Ｓｉ薄膜トランジスタ１ａと、単結晶Ｓｉ薄膜１４ｃを備えたＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ（単結晶Ｓｉ薄膜デバイス）１６ｃ、金属配線１３を備えている。
ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１６ｃは、単結晶Ｓｉ薄膜１４ｃ、ゲート絶縁膜としてのＳｉＯ２膜１０５、ゲート電極１０６、さらに層間絶縁膜（ＳｉＯ２膜）１１０、金属配線１１３、および平坦化膜（ＳｉＯ２膜）１１５を備えている。
なお、この単結晶Ｓｉ薄膜トランジスタ１６ｃは、絶縁基板２に接合される前に単結晶Ｓｉウエハ１００ｃ（図５（ｋ）参照）上で形成される。この単結晶Ｓｉウエハ１００ｃは、フィールド酸化膜１０４、ゲート電極１０６、ゲート絶縁膜１０５、不純物注入部１０９Ｓおよび１０９Ｄ、層間絶縁膜１１０、金属配線１１３およびアライメントマーク１１４、平坦化膜（ＳｉＯ２膜）１１５を含んだ状態で、絶縁基板２上に接合される。なお、アライメントマーク１１４は、光透過性を有するＳｉＯ２からなるフィールド酸化膜１０４、ゲート絶縁膜１０５、および層間絶縁膜１１０上に、金属配線１１３と同じ材質で形成されている。
ここで、半導体装置２０ｃの製造方法について説明する。
本実施の形態に係る半導体装置２０ｃの製造方法では、金属配線１１３を含む単結晶Ｓｉ薄膜トランジスタ（転写デバイス）１６ｃを別途作り込んだ単結晶Ｓｉ基板（半完成転写用デバイス）１０ｃを形成し、この単結晶Ｓｉ薄膜トランジスタ１６ｃを単結晶Ｓｉ基板１０ｃから絶縁基板２上に転写する。
まず、金属配線１１３を含む単結晶Ｓｉ薄膜トランジスタ１６ｃを作り込んだ単結晶Ｓｉ基板１０ｃの製造方法について、図５（ａ）〜図５（ｋ）を参照して説明する。
単結晶Ｓｉ基板１０ｃは、実施の形態１における単結晶Ｓｉウェハ１００と同様の単結晶Ｓｉウェハ１００ｃ上に、以下のように作成される。なお、図５（ａ）〜図５（ｄ）までの工程は、実施の形態１における図１（ａ）〜図１（ｄ）までの工程と同様であるので、ここでは説明を省略する。
図５（ｄ）までの製造工程を経た後、図５（ｅ）に示すように、窒化Ｓｉ膜１０３を除去し、ゲート絶縁膜（ＳｉＯ２膜）１０５を形成する。なお、窒化Ｓｉ膜１０３の除去、および、ゲート絶縁膜１０５の形成は、実施の形態１と同様の方法を用いればよい。
次に、実施の形態１と同様の方法で、素子形成領域にゲート電極１０６のパターンを形成する（ゲート電極パターン化を行う）。なお、実施の形態１とは異なり、本実施の形態では、この工程においてアライメントマーク１０７は形成しない。
その後、図５（ｆ）に示すように、実施の形態１と同様の方法で、不純物注入部（ソース）１０９Ｓおよび不純物注入部（ドレイン）１０９Ｄを形成し、不純物が注入されたシリコンにおける結晶の損傷を回復させ、不純物をドナー（ｎ型の半導体を作る不純物）あるいはアクセプター（ｐ型の半導体を作る不純物）として活性化させるための熱処理を施す。
次に、図５（ｇ）に示すように、実施の形態１と同様、熱ＣＶＤ法などで、層間絶縁膜１１０を形成する。
そして、図５（ｈ）に示すように、実施の形態１と同様、単結晶Ｓｉウエハ１００ｃ上に、水素イオンを注入し、水素イオン注入部１１１を形成する。
次に、図５（ｉ）に示すように、層間絶縁膜１１０の上に、コンタクトホール１１２を形成する。
次に、後に金属配線１１３およびアライメントマーク１１４となる、１００ｎｍ〜５００ｎｍの金属膜をスパッタにより形成する（図示せず）。金属材料としては、転写工程以降の熱処理に耐性をもつ材料を用いることが好ましい。例えば、チタンもしくは窒化チタン等が望ましいが、アルミニウムを主成分として耐熱性を向上した合金でもかまわない。
次に、図５（ｊ）に示すように、フォトリソグラフィ工程により、金属膜を金属配線１１３およびアライメントマーク１１４の形状にパターニングする。すなわち、フォトレジスト塗布（レジストパターン化）、露光・現像、シリコンエッチング、フォトレジスト剥離の工程により、図５（ｊ）に示すように、金属配線１１３およびアライメントマーク１１４のパターンを形成する。なお、金属配線１１３は素子形成領域または素子形成領域からフィールド部に延在するように形成され、マーカー１１４はフィールド部に形成される。
次に、図５（ｋ）に示すように、ＴＥＯＳとＯ２（酸素）の混合ガスを用いＰ−ＣＶＤにより、層間平坦化絶縁膜として、膜厚約６００ｎｍのＳｉＯ２膜１１５を堆積する。この後、化学機械研磨法（ＣＭＰ(chemical Mechanical Polishing)法）などで、ウエハ表面（層間絶縁膜１１５の表面）を平坦化する。平坦さの度合いは、Ｒａで表すと、０.１ｎｍ以下とする。
そして、以上のように単結晶Ｓｉ薄膜トランジスタ１６ｃを表面に形成した単結晶Ｓｉウエハ１００ｃを、所望のサイズに切断し、単結晶Ｓｉ基板１０ｃを得る。（切り出し工程については図示を省略する。）
次に、半導体装置２０ｃの製造方法について、図６（ａ）〜図６（ｈ）を参照して説明する。
まず、絶縁基板２の表面を荒らさないように洗浄する。なお、本実施の形態では、絶縁基板（絶縁性基板）２として、歪点が６００℃程度の高歪点ガラスであるコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）（厚さ０．７ｍｍ程度）を用いる。
そして、図６（ａ）に示すように、絶縁基板２の表面全体に、プラズマＣＶＤによって、膜厚約１００ｎｍ程度のＳｉＯ２膜３を堆積する。すなわち、３００℃程度の温度、１００Ｐａ〜２００Ｐａ程度の減圧下で、ＴＥＯＳ（Tetra Ethyl Ortho-Silicate）ガスと、酸素ガスを流し、プラズマ放電のもと、基板上に厚さ１００ｎｍ程度の二酸化珪素系絶縁膜を、厚さ１００ｎｍ程度成膜する。
次に、図６（ｂ）に示すように、転写デバイス構造またはその一部を作り込んだ単結晶Ｓｉ基板１０ｃと絶縁基板２とをＳＣ１洗浄し活性化した後、単結晶Ｓｉ基板１０ｃの水素イオン注入部１１１側を所定の位置にアライメントし、室温で密着させて貼り合わせる。
ここで、光透過性非晶質基板(酸化珪素膜のコーティング膜付)である絶縁基板２と、転写デバイス基板(表面を酸化処理済み)である単結晶Ｓｉ基板１０ｃとを接着剤なしで貼り合わせるには、これら基板の表面状態の清浄度や、活性度が極めて重要である。したがって、これらの基板は、接合前にＳＣ１液と呼ばれる液体で貼り合わせる前に洗浄・乾燥される。
次に、この状態で、図６（ｃ）に示すように、絶縁基板２のほぼ全面に、厚さ２００ｎｍ程度の二酸化珪素系絶縁膜（ＳｉＯ２膜）４と、厚さ５０ｎｍ程度の非晶質シリコン膜５とを成膜する。成膜法は、両膜とも、プラズマＣＶＤ法（プラズマ化学気相成長法）を用いる。すなわち、ＳｉＯ２膜４は、３００℃程度の温度、１００Ｐａ〜２００Ｐａ程度の減圧下で、ＴＥＯＳ（Tetra Ethyl Ortho-Silicate）ガスと、酸素ガスを流し、プラズマ放電のもとで成膜する。また、非晶質シリコン膜５は、２５０℃程度の温度で、モノシランガスと水素ガスを流し、やはりプラズマ放電のもとで成膜する。
次に、図６（ｄ）に示すように、４５０〜６００℃程度の熱処理を行うことにより、単結晶Ｓｉ基板１０ｃの一部を劈開剥離させる。この熱処理は、非晶質Ｓｉ膜５の脱水素処理と、先に貼り合わせた転写デバイス構造またはその一部を作り込んだ単結晶Ｓｉ基板１０ｃの水素イオン注入部１１１からの剥離工程とを兼ねるものである。この様にして、単結晶Ｓｉ薄膜トランジスタ１６ｃ（転写単結晶Ｓｉデバイス）の一部と、絶縁基板２上での膜の堆積による非単結晶半導体膜（非晶質Ｓｉ膜５）とが混在した基板が形成される。
次に、絶縁基板２上での堆積により形成した半導体膜（非晶質Ｓｉ膜５）を、非晶質（非晶質Ｓｉ膜５）から多結晶質（多結晶Ｓｉ膜（多結晶質Ｓｉ膜、非単結晶Ｓｉ薄膜）５’）に改質する。改質方法は、エネルギービームによる多結晶化法を用いる。すなわち、非晶質Ｓｉ膜５にエキシマレーザを照射して、加熱、結晶化し、多結晶Ｓｉ層を成長させて多結晶Ｓｉ薄膜５’を形成する。なお、多結晶化法として、逐次横方向成長法(SLS法)を用いても良い。この様にして、単結晶Ｓｉ薄膜トランジスタ１６ｃ（単結晶Ｓｉデバイス）の一部と絶縁基板２上での堆積による半導体膜とが混載されている基板における非晶質シリコン膜５は、多結晶シリコン膜５’に改質される。
次に、図６（ｅ）に示すように、デバイスの活性領域となる部分を残すために、不要な多結晶Ｓｉ膜５’をエッチングにより除去し、多結晶Ｓｉ膜５’の島状のパターンを得る。このパターン化された多結晶Ｓｉ膜５’が非単結晶Ｓｉ薄膜トランジスタ１ａの半導体層となる。
また、同じく図６（ｅ）に示すように、絶縁基板２上に貼り合わされた単結晶Ｓｉ薄膜トランジスタ１６ｃの一部に対して、ドライエッチによる薄膜化を行い、単結晶Ｓｉ薄膜１４ｃを形成する。また、ウェットのライトエッチによる損傷除去、欠陥回復のための熱処理（欠陥回復アニール）を順次行う。
その後、図６（ｆ）に示すように、非単結晶Ｓｉ薄膜トランジスタ１ａのゲート絶縁膜としてＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマＣＶＤにより、膜厚約６０ｎｍのＳｉＯ２膜６を形成する。さらに、ＳｉＯ２膜６上に非単結晶Ｓｉ薄膜トランジスタ１ａのゲート電極７を形成する。
また、図６（ｇ）に示すように、ＴＥＯＳとＯ２（酸素）の混合ガスを用いＰ−ＣＶＤにより、層間平坦化絶縁膜として、膜厚約３５０ｎｍのＳｉＯ２膜８を堆積する。そして、単結晶Ｓｉデバイス領域のアライメントマーク１１４を、ＳｉＯ２膜８,６,１０４，１１０越しに検知して位置合わせ（アライメント）し、レジストパターン（図示せず）を形成し、ＳｉＯ２膜８,６,１０４，１１０にコンタクトホール１１およびアライメントマーク（マーカー）１２を形成する。この様にして、金属配線１３が形成される層の位置合わせを行い、パターン化する。
次に、コンタクトホール１１およびＳｉＯ２膜８の所定の領域に金属層（図示せず）を充填する。そして、アライメントマーク１２により位置合わせしてレジストパターン（図示せず）を形成し、金属層をエッチングする。これにより、図６（ｈ）に示すような金属配線１３を得る。以上により、絶縁基板２上に、単結晶Ｓｉ薄膜トランジスタ１６ｃおよび非単結晶Ｓｉ薄膜トランジスタ１ａをそれぞれ形成することができる。
本実施の形態の半導体装置の製造方法では、以上のように、単結晶Ｓｉ基板１０ｃ上にアライメントマーク１１４が形成され、さらにアライメントマーク１１４の上層には、層間絶縁膜１１０、ロコス酸化されたフィールド酸化膜（ＳｉＯ２膜）１０４、ゲート絶縁膜（ＳｉＯ２膜）６、層間絶縁膜（ＳｉＯ２膜）８が形成されている。すなわち、アライメントマーク１１４の上層は、ＳｉＯ２膜で構成される。このため、単結晶Ｓｉ基板１０ｃを貼り合わせた後の絶縁基板２の上方から見て、アライメントマーク１１４との間の層は、光透過性を有している。
これにより、転写後プロセスのマスク合わせ時のアライメントを正確かつ容易に行うことができる。すなわち、転写後のトランジスタ形成プロセスでは、転写デバイスを中心としてアライメントを行う必要があるが、その際のずれを確実に防止できる。
また、本実施の形態では、アライメントマーク１１４を単結晶Ｓｉ薄膜トランジスタ１６ｃの素子分離領域に形成している。このため、アライメントマーク１１４が単結晶Ｓｉ薄膜トランジスタ１６ａの性能を低下させることがない。
また、本実施の形態にかかる半導体装置の製造方法では、単結晶Ｓｉ基板１０ｃを、多結晶Ｓｉ薄膜（非単結晶Ｓｉ薄膜）５’を形成する前に形成している。これにより、絶縁基板２の平坦性が保たれた状態で単結晶Ｓｉ基板１０ｃを接合することができるため、接合不良等の問題の発生を防止できる。
また、本実施の形態では、絶縁基板２としてコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）を用いたが、これに限るものではない。
また、本実施の形態における半導体装置２０ｃは、アクティブマトリクス基板に形成されるものとしたが、これに限るものではなく、さまざまな用途に適用することができる。
また、本実施の形態では、絶縁基板２に転写されてなるトランジスタが単結晶Ｓｉ薄膜トランジスタ１６ｃである場合について説明した。しかしながら、絶縁基板２に転写されてなる転写トランジスタは、これに限るものではない。
また、本実施の形態では、単結晶Ｓｉ薄膜トランジスタ１６ｃが形成された単結晶Ｓｉ基板１０ｃを絶縁基板２に転写したが、これに限るものではない。例えば、転写トランジスタの一部を形成した基板を絶縁基板２に転写し、その後、転写トランジスタの残りの要素を形成してもよい。ただし、少なくともゲート電極形成、不純物注入、１層以上の金属配線などの微細加工を、転写前に行うことが好ましい。
また、本実施の形態では、単結晶Ｓｉウエハ１００ｃは金属配線１１３を１層のみ含んだ場合を説明したが、これに限るものではなく、多層の金属配線を含んだ場合にも、その内のいずれかの金属配線を形成する工程で同様のマークを形成すればよい。
また、本実施の形態では、アライメントマーク１１４を、金属配線１１３の形成と同じ工程により、金属配線１１３と同じ層に、同じ材料で形成している。このため、アライメントマーク１１４の形成工程を別途設ける必要がなく、製造工程を簡略化できるとともに、製造コストを低減することができる。また、アライメントマーク１１４の形成条件が金属配線１１３の形成条件と同じになるため、以降の工程でアライメントマーク１１４の位置検知を行うことにより、金属配線１１３の位置を、金属配線１１３自体の位置を検知する場合とほぼ同様の精度で、認識することができる。
また、本実施の形態では、アライメントマーク１１４の位置検出を、可視光でおこなったが、これに限るものではない。例えば、赤外線やＵＶ（ultraviolet）光を用いてアライメントマーク１１４の位置を検出してもよい。
また、本実施の形態では、絶縁膜３、ゲート絶縁膜６、層間絶縁膜８、フィールド酸化膜１０４、層間絶縁膜１１０、平坦化膜１１５をＳｉＯ２膜で形成したが、これに限るものではない。これらの膜は、アライメントマーク１１４の位置を検知するための光を透過できる絶縁膜（光透過性絶縁膜）であればよい。ただし、一般に絶縁膜としてよく用いられているＳｉＯ２膜あるいはＳｉＯ２膜を主成分とする膜でこれらの膜を形成すれば、製造が容易であり、絶縁の信頼性が高い膜とすることができる。
また、本実施の形態では、単結晶Ｓｉ薄膜トランジスタのゲート電極１０６が、転写後に、単結晶Ｓｉ薄膜１４ｃよりも絶縁基板２側となる位置に形成している。このため、転写後に、単結晶Ｓｉ薄膜１４ｃに対するエッチングや金属配線などの処理が容易である。
また、本実施の形態では、絶縁基板２への貼り合わせ前の単結晶Ｓｉ基板１０ｃに水素イオン注入部（水素イオンまたは水素イオンと希ガスとを注入した層）を形成しておき、貼り合わせ後に熱処理を行うことによって水素イオン注入部から単結晶Ｓｉ基板１０ｃの一部を剥離させている。しかしながら、単結晶Ｓｉ基板１０ｃの一部を除去する方法はこれに限るものではない。
また、本実施の形態では、アライメントマーク１１４を、単結晶Ｓｉ基板１０ｃの素子分離領域に形成しているが、これに限るものではなく、単結晶Ｓｉ基板１０ｃを絶縁基板２に貼り合わせた後に、検知可能な位置であればよい。
〔実施の形態４〕
本発明のさらに他の実施の形態について図７を用いて説明する。図７（ａ）〜図７（ｈ）は、本実施の形態にかかる半導体装置２０ｄの製造工程を示す断面図である。
上述した各実施形態では、上記貼合工程後の上記半導体装置の形成工程において、アライメントマーク１０７、２０７、１１４を利用した位置合わせを実施したが、アライメントマーク１０７、２０７、１１４の利用方法はこれに限るものではない。例えば、上記貼合工程における位置合わせに、アライメントマーク１０７、２０７、１１４を用いることもできる。
本実施の形態では、上記貼合工程を、アライメントマーク１０７に基づいて位置合わせすることにより行う場合の半導体装置およびその製造方法について説明する。
本実施の形態に係る半導体装置２０ｄの製造方法は、上記貼合工程と上記絶縁基板での上記半導体装置の形成工程が上述した各実施形態と異なる他は、半導体装置２０ａと同様である。このため、説明の便宜上、実施の形態１における各部材と同様の機能および構成を備える部材の一部には、実施の形態１と同じ符号を用い、その説明を省略する。
また、本実施の形態は、上述した実施の形態１を基本としているが、実施の形態２もしくは３を基本としても同様の変更が可能である。すなわち、実施の形態２または３における貼合工程において、アライメントマーク２０７または１１４を用いて位置合わせするようにしてもよい。
本実施の形態の半導体装置２０ｄは、図７（ｈ）に示すように、絶縁基板２上に、ＳｉＯ２（酸化Ｓｉ）膜（酸化膜）３、多結晶Ｓｉ薄膜５’（非単結晶Ｓｉ薄膜５’）を含むＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１ａ、単結晶Ｓｉ薄膜（活性層）１４ａを備えたＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ（単結晶Ｓｉ薄膜デバイス）１６ａ、金属配線１３を備えている。
ここで、半導体装置２０ｄの製造方法について、図７（ａ）〜図７（ｈ）を参照して説明する。なお、本実施の形態に係る単結晶Ｓｉ基板１０ａの製造方法は、実施の形態１と同じため、説明を省略する。
まず、絶縁基板２の表面を荒らさないように洗浄する。なお、本実施の形態では、絶縁基板（絶縁性基板）２として、歪点が６００℃程度の高歪点ガラスであるコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）（厚さ０．７ｍｍ程度）を用いる。
そして、図７（ａ）に示すように、絶縁基板２の表面全体に、プラズマＣＶＤによって、膜厚約１００〜５００ｎｍ程度のＳｉＯ２膜３を堆積する。すなわち、３００℃程度の温度、１００Ｐａ〜２００Ｐａ程度の減圧下で、ＴＥＯＳ（Tetra Ethyl Ortho-Silicate）ガスと、酸素ガスを流し、プラズマ放電のもと、基板上に厚さ１００〜５００ｎｍ程度の二酸化珪素系絶縁膜を成膜する。
次に、フォトリソグラフィ技術を用いて所望のパターンもしくはマーク形状にレジストをパターニングし、上記絶縁膜をエッチングすることで、絶縁基板２上に貼り合せマーク（第３のマーカー）１１６を形成する。
次に、図７（ｂ）に示すように、転写デバイス構造またはその一部を作り込んだ単結晶Ｓｉ基板１０ａと絶縁基板２とをＳＣ１洗浄し活性化した後、単結晶Ｓｉ基板１０ａの水素イオン注入部１１１側を所定の位置にアライメントし、室温で密着させて貼り合わせる。ここで、単結晶Ｓｉ基板１０ａ上で形成したアライメントマーク１０７を利用して、例えば絶縁基板２上に形成した貼り合せマーク１１６との重ね合わせ（アライメントマーク１０７と貼り合せマーク１１６との位置関係）を光学的に検知し、アライメント位置の精度を向上することができる。これにより、単結晶Ｓｉ基板１０ａの切断サイズもしくは切断位置にばらつきがあろうとも、絶縁基板２と単結晶Ｓｉ基板１０ａを高精度に貼り合わせることができる。なお、本実施の形態で重要なのは、単結晶Ｓｉ基板１０ａ上のアライメントマーク１０７を単結晶Ｓｉ基板１０ｄの膜面側、裏面側のどちらからでも光学的に検知することができ、さらに絶縁基板２上の貼り合せマーク１１６と重ね合わせを検知することができる点であり、貼り合わせ装置の設計自由度ならびに貼り合わせ位置精度を格段に向上させることが可能となる。
これ以降の工程は、実施の形態１と同様であるので、説明を省略する。
本実施の形態によると、予め絶縁基板２に形成したパターンに基づいて、単結晶Ｓｉ基板１０ａを高精度に貼り合わせることが可能となり、なおかつ、転写後プロセスはアライメントマーク１０７に基づいて、マスク合わせを正確かつ容易に行うことができる。
本実施の形態では、貼合工程前の絶縁基板２の加工を貼り合わせ時の位置合わせマーク１１６のみとして説明したが、それに限らず、非単結晶Ｓｉ薄膜トランジスタ１ａのデバイス構造またはその一部を作り込んだ後に貼り合わせるプロセスにおいても、アライメントマーク１０７を用いた貼り合わせはできる。
また、本実施の形態では、貼り合わせ時に絶縁基板２と単結晶Ｓｉ基板１０ａの双方のパターンもしくはマークを重ね合わせて位置決めする例を示したが、これに限るものではない。例えば、転写デバイスの領域の平坦性を確保しやすくするため、一旦重ね合わせて基板の相対位置を検知した後、所望のデバイス形成位置へ高精度に移動して貼り合わせる装置の形態も考えられる。
また、本実施の形態では、貼り合せマーク１１６をＳｉＯ２膜３のパターニングによって形成したが、これに限るものではなく、貼り合わせ時の位置合わせに利用できる構造であれば、他のプロセス、層にて形成することも可能である。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術範囲に含まれる。
また、本発明の実施の形態は本内容に限られるものではなく、例えば、非単結晶Ｓｉ形成法、あるいは層間絶縁膜の材料、膜厚等についても他の同分野の技術者が知り得る手段によっても実現できる。また、材料についても、一般に同じ目的で用いられるものであれば異なる材料であっても同様の効果が得られる。
さらに、単結晶Ｓｉあるいは非単結晶Ｓｉで形成する半導体デバイスも、ＭＯＳトランジスタ、バイポーラトランジスタ、ＳＩＴ、ダイオードのみでなくても良い。むしろ、それらのデバイスを同一ガラス基板の上に一体集積化できる事も本発明のメリットである。このメリットは、例えば、高機能を複合したシステムＬＳＩ、あるいはＳＯＩにより高性能化した高機能ＬＳＩなどに有効である。
本発明は、同一基板上に特性の異なる複数の回路を一体集積化した半導体装置に好適に適用することができる。例えば、ＴＦＴで駆動するアクティブマトリクス駆動液晶表示装置等において、同一基板上に周辺駆動回路やコントロール回路を一体集積化した半導体装置に適用することができる。
（ａ）〜（ｈ）は、本発明の一実施形態に係る半導体装置に転写される単結晶Ｓｉ基板の製造工程を示す断面図である。 （ａ）〜（ｈ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｈ）は、本発明の他の実施形態に係る半導体装置に転写される単結晶Ｓｉ基板の製造工程を示す断面図である。 （ａ）〜（ｈ）は、本発明の他の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｋ）は、本発明のさらに他の実施形態に係る半導体装置に転写される単結晶Ｓｉ基板の製造工程を示す断面図である。 （ａ）〜（ｈ）は、本発明のさらに他の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｈ）は、本発明のさらに他の実施形態に係る半導体装置の製造工程を示す断面図である。
符号の説明
１ａ 非単結晶Ｓｉ薄膜トランジスタ（多結晶Ｓｉ薄膜トランジスタ、成膜トランジスタ）
２ 絶縁基板
３ 絶縁膜（ＳｉＯ２膜、光透過性絶縁膜）
４ 層間絶縁膜（ＳｉＯ２膜、光透過性絶縁膜）
５ 非晶質Ｓｉ
５’ 多結晶Ｓｉ薄膜（多結晶質Ｓｉ薄膜、非単結晶Ｓｉ薄膜）
６ ゲート絶縁膜（ＳｉＯ２膜、光透過性絶縁膜）
７ ゲート電極
８ 層間絶縁膜（ＳｉＯ２膜、光透過性絶縁膜）
１０ａ、１０ｂ、１０ｃ 単結晶Ｓｉ基板（転写基板）
１１ コンタクトホール
１２ アライメントマーク（第２のマーカー）
１３ 金属配線
１４ａ、１４ｂ、１４ｃ 単結晶Ｓｉ薄膜（活性層）
１６ａ、１６ｂ、１６ｃ 単結晶Ｓｉ薄膜トランジスタ（転写トランジスタ）
２０、２０ｂ、２０ｃ、２０ｄ 半導体装置
１００、１００ｂ、１００ｃ 単結晶Ｓｉウエハ
１０４ フィールド酸化膜（ＳｉＯ２膜、光透過性絶縁膜）
１０５、２０５ ゲート絶縁膜（ＳｉＯ２膜、光透過性絶縁膜）
１０６、２０６ ゲート電極
１０７、２０７ アライメントマーク（マーカー）
１０９Ｓ、１０９Ｄ、２０９Ｄ、２０９Ｄ 不純物注入部
１１０、２１０ 層間絶縁膜（平坦化層、ＳｉＯ２膜、光透過性絶縁膜）
１１１、２１１ 水素イオン注入部
１１２ コンタクトホール
１１３ 金属配線
１１４ アライメントマーク（マーカー）
１１５ 平坦化膜
１１６ 貼り合せマーク（第３のマーカー）
２０１ａ、２０１ｂ トレンチ
２０２ 絶縁膜（ＳｉＯ２膜、光透過性絶縁膜）

Claims (21)

  1. 絶縁基板上に、該絶縁基板に少なくとも活性層とゲート絶縁膜とゲート電極とを含む層が転写されてなる転写トランジスタと、該絶縁基板上で形成される成膜トランジスタとが混在する半導体装置であって、上記ゲート電極が上記活性層よりも上記絶縁基板側に形成される半導体装置において、
    上記転写された層に、光によって位置を検知されるマーカーが形成されており、
    上記転写された層のうち、上記マーカーに対して上記絶縁基板と反対側に形成された層が、光透過性絶縁膜であることを特徴とする半導体装置。
  2. 上記マーカーが、上記転写された層における上記転写トランジスタの素子分離領域に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 上記転写トランジスタの素子分離領域が、局所的に形成された光透過性絶縁膜からなり、
    上記マーカーが、当該光透過性絶縁膜上に形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 上記転写トランジスタの素子分離領域が、浅いトレンチと、当該トレンチに埋め込まれた光透過性絶縁膜とからなり、
    上記マーカーが、当該光透過性絶縁膜上に形成されていることを特徴とする請求項２に記載の半導体装置。
  5. 上記光透過性絶縁膜が、ＳｉＯ２膜もしくはＳｉＯ２膜を主成分とする膜であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 上記マーカーが、上記転写トランジスタのゲート電極と同じ層に、当該ゲート電極と同じ材質で形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 上記転写された層に金属配線が形成されており、
    上記マーカーが、上記金属配線と同じ層に、当該金属配線と同じ材質で形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  8. 上記転写トランジスタが、単結晶Ｓｉ薄膜トランジスタであることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 絶縁基板上に、該絶縁基板に少なくとも活性層とゲート絶縁膜とゲート電極とを含む転写基板が転写されてなる転写トランジスタと、該絶縁基板上で形成される成膜トランジスタとが混在する半導体装置の製造方法において、
    上記転写基板を上記絶縁基板に貼り合わせる貼合工程と、
    上記貼合工程の後に、上記転写基板の一部を除去する除去工程と、
    上記貼合工程より前に、光によって検知可能なマーカーを、上記転写基板の、上記除去工程後に当該転写基板の上記絶縁基板とは反対の側から光によって検知可能な位置に形成する工程とを含み、
    上記貼合工程後の当該半導体装置の形成工程を、上記マーカーに基づいて位置合わせすることによって行うことを特徴とする半導体装置の製造方法。
  10. 上記マーカーを、上記転写トランジスタの素子分離領域に形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 上記転写トランジスタの素子分離領域に、光透過性絶縁膜を局所的に形成する工程と、
    上記マーカーを、当該光透過性絶縁膜上に形成する工程とを含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 上記転写トランジスタの素子分離領域に浅いトレンチを形成する工程と、
    当該トレンチに光透過性絶縁膜を埋め込む工程と、
    上記マーカーを、当該光透過性絶縁膜上に形成する工程とを含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 上記除去工程によって上記活性層を上記絶縁基板上に残った転写基板の表面に露出させた後、上記活性層の表面に少なくとも１層の、光透過性絶縁膜からなる層間絶縁膜を形成する工程を含み、
    上記貼合工程後の当該半導体装置の形成工程を、上記マーカーに基づいて位置合わせすることによって行うことを特徴とする請求項９〜１２のいずれか１項に記載の半導体装置の製造方法。
  14. 上記層間絶縁膜に、上記マーカーに基づいて位置合わせすることにより、第２のマーカーを形成する工程を含み、
    上記第２のマーカーを形成後の当該半導体装置の形成工程を、上記第２のマーカーに基づいて位置合わせすることにより行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 上記貼合工程において、上記マーカーに基づいて位置合わせすることを特徴とする請求項９〜１４のいずれか１項に記載の半導体装置の製造方法。
  16. 上記絶縁基板上に第３のマーカーを形成する工程を含み、
    上記貼合工程において、上記マーカーと上記第３のマーカーとに基づいて位置合わせすることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 上記光透過性絶縁が、ＳｉＯ２膜もしくはＳｉＯ２膜を主成分とする膜であることを特徴とする請求項９〜１６のいずれか１項に記載の半導体装置の製造方法。
  18. 上記マーカーを、上記ゲート電極と同一の材料で、同一の層に形成することを特徴とする請求項９〜１７のいずれか１項に記載の半導体装置の製造方法。
  19. 上記貼合工程前に、上記転写基板に、金属配線と上記マーカーとを、同一の層に同一の材料で形成する工程を含むことを特徴とする請求項９〜１７のいずれか１項に記載の半導体装置の製造方法。
  20. 上記貼合工程前に、上記転写基板に、水素イオンまたは水素イオンと希ガスとを注入することによって水素イオン注入部を形成する工程を含み、
    上記除去工程を、熱処理を行うことによって、上記転写基板の一部を上記水素イオン注入部から剥離させることによって行うことを特徴とする請求項９〜１９のいずれか１項に記載の半導体装置の製造方法。
  21. 上記転写トランジスタが、単結晶Ｓｉ薄膜トランジスタであることを特徴とする請求項９〜２０のいずれか１項に記載の半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344666A (ja) * 2005-06-07 2006-12-21 Sharp Corp 半導体装置及びその製造方法並びに表示装置
EP1580813A3 (en) * 2004-03-26 2007-03-21 Sharp Kabushiki Kaisha Semiconductor substrate, semiconductor device, and manufacturing methods for them
WO2007102248A1 (ja) * 2006-03-08 2007-09-13 Sharp Kabushiki Kaisha 半導体装置及びその製造方法
JP2009501440A (ja) * 2005-07-13 2009-01-15 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 厚い絶縁層の粗さを減少させるための方法
WO2011036915A1 (ja) * 2009-09-25 2011-03-31 シャープ株式会社 半導体デバイスの製造方法および半導体デバイス
JP2013070039A (ja) * 2011-09-07 2013-04-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2015109343A (ja) * 2013-12-04 2015-06-11 キヤノン株式会社 半導体装置の製造方法
KR20170048353A (ko) * 2014-08-26 2017-05-08 가부시키가이샤 니콘 디바이스 제조 방법 및 전사 기판
JP2018018941A (ja) * 2016-07-27 2018-02-01 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (211)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150686A (ja) * 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
JP4540359B2 (ja) * 2004-02-10 2010-09-08 シャープ株式会社 半導体装置およびその製造方法
JP4175650B2 (ja) * 2004-08-26 2008-11-05 シャープ株式会社 半導体装置の製造方法
WO2006075444A1 (ja) * 2005-01-12 2006-07-20 Sharp Kabushiki Kaisha 半導体装置の製造方法、及び半導体装置
US7897443B2 (en) * 2005-04-26 2011-03-01 Sharp Kabushiki Kaisha Production method of semiconductor device and semiconductor device
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US7354809B2 (en) * 2006-02-13 2008-04-08 Wisconsin Alumi Research Foundation Method for double-sided processing of thin film transistors
US7863157B2 (en) * 2006-03-17 2011-01-04 Silicon Genesis Corporation Method and structure for fabricating solar cells using a layer transfer process
CN101512721A (zh) 2006-04-05 2009-08-19 硅源公司 利用层转移工艺制造太阳能电池的方法和结构
JP2008004821A (ja) * 2006-06-23 2008-01-10 Sumco Corp 貼り合わせウェーハの製造方法
US8153513B2 (en) * 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
US7960218B2 (en) 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
CN101430507A (zh) * 2007-08-27 2009-05-13 E.I.内穆尔杜邦公司 基片上的可光聚合干膜的湿层叠以及与湿层叠有关的组合物
US20090087774A1 (en) * 2007-08-27 2009-04-02 E.I. Du Pont De Nemours And Company Compositions and methods for wet lamination of photopolymerizable dry films onto substrates
US20090206275A1 (en) * 2007-10-03 2009-08-20 Silcon Genesis Corporation Accelerator particle beam apparatus and method for low contaminate processing
JP2011108673A (ja) * 2008-03-12 2011-06-02 Sharp Corp 半導体装置、その製造方法及び表示装置
JP5391599B2 (ja) * 2008-07-14 2014-01-15 オムロン株式会社 基板接合方法及び電子部品
JP5478199B2 (ja) * 2008-11-13 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US7960242B2 (en) * 2009-04-14 2011-06-14 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US7964916B2 (en) 2009-04-14 2011-06-21 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US8114757B1 (en) * 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
CN106410054B (zh) * 2015-12-09 2019-03-12 广东阿格蕾雅光电材料有限公司 仅空穴有机半导体二极管器件
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63136661A (ja) * 1986-11-28 1988-06-08 Sony Corp 半導体装置の製造方法
JPH0260163A (ja) * 1988-08-25 1990-02-28 Sony Corp 半導体メモリの製造方法
JPH043457A (ja) * 1990-04-19 1992-01-08 Nec Corp 能動層積層素子用配線形成方法
JPH0453230A (ja) * 1990-06-20 1992-02-20 Fujitsu Ltd 半導体装置の製造方法
JPH0541478A (ja) * 1991-07-22 1993-02-19 Nec Corp 半導体装置およびその製造方法
JPH05267563A (ja) * 1992-03-17 1993-10-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05275665A (ja) * 1991-11-20 1993-10-22 Canon Inc 半導体装置及びその製造方法
JPH1124106A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 液晶パネル用基板及び液晶パネル並びにそれらの製造方法
JP3141486B2 (ja) * 1992-01-27 2001-03-05 ソニー株式会社 半導体装置
JP3278944B2 (ja) * 1992-12-25 2002-04-30 ソニー株式会社 Ｓｏｉ型半導体装置およびその製造方法
JP2002244587A (ja) * 2001-02-19 2002-08-30 Sony Corp 薄膜半導体装置及びその製造方法
JP2003031780A (ja) * 2001-06-07 2003-01-31 Ind Technol Res Inst 薄膜トランジスタパネルの製造方法
JP2003282885A (ja) * 2002-03-26 2003-10-03 Sharp Corp 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4321747A (en) 1978-05-30 1982-03-30 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a solid-state image sensing device
US4829018A (en) 1986-06-27 1989-05-09 Wahlstrom Sven E Multilevel integrated circuits employing fused oxide layers
JPH0574667A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd 半導体装置の製造方法
US5266511A (en) 1991-10-02 1993-11-30 Fujitsu Limited Process for manufacturing three dimensional IC's
EP0543361B1 (en) * 1991-11-20 2002-02-27 Canon Kabushiki Kaisha Method of manufacturing a semiconductor device
JPH0714982A (ja) * 1993-06-21 1995-01-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
EP1178530A2 (en) 1993-09-30 2002-02-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
BE1008384A3 (nl) 1994-05-24 1996-04-02 Koninkl Philips Electronics Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.
US5880010A (en) 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
DE19516487C1 (de) 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
DE19801313C2 (de) * 1998-01-15 2001-01-18 Siemens Ag FET mit Source-Substratanschluß
JP3447231B2 (ja) * 1998-11-20 2003-09-16 セイコーインスツルメンツ株式会社 半導体集積回路の製造方法
US6420791B1 (en) * 1999-11-23 2002-07-16 United Microelectronics Corp. Alignment mark design
JP2001160612A (ja) 1999-12-01 2001-06-12 Takehide Shirato 半導体装置及びその製造方法
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
JP3696131B2 (ja) 2001-07-10 2005-09-14 株式会社東芝 アクティブマトリクス基板及びその製造方法
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2005150686A (ja) * 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63136661A (ja) * 1986-11-28 1988-06-08 Sony Corp 半導体装置の製造方法
JPH0260163A (ja) * 1988-08-25 1990-02-28 Sony Corp 半導体メモリの製造方法
JP2743391B2 (ja) * 1988-08-25 1998-04-22 ソニー株式会社 半導体メモリの製造方法
JPH043457A (ja) * 1990-04-19 1992-01-08 Nec Corp 能動層積層素子用配線形成方法
JPH0453230A (ja) * 1990-06-20 1992-02-20 Fujitsu Ltd 半導体装置の製造方法
JPH0541478A (ja) * 1991-07-22 1993-02-19 Nec Corp 半導体装置およびその製造方法
JPH05275665A (ja) * 1991-11-20 1993-10-22 Canon Inc 半導体装置及びその製造方法
JP3141486B2 (ja) * 1992-01-27 2001-03-05 ソニー株式会社 半導体装置
JPH05267563A (ja) * 1992-03-17 1993-10-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3278944B2 (ja) * 1992-12-25 2002-04-30 ソニー株式会社 Ｓｏｉ型半導体装置およびその製造方法
JPH1124106A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 液晶パネル用基板及び液晶パネル並びにそれらの製造方法
JP2002244587A (ja) * 2001-02-19 2002-08-30 Sony Corp 薄膜半導体装置及びその製造方法
JP2003031780A (ja) * 2001-06-07 2003-01-31 Ind Technol Res Inst 薄膜トランジスタパネルの製造方法
JP2003282885A (ja) * 2002-03-26 2003-10-03 Sharp Corp 半導体装置およびその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1580813A3 (en) * 2004-03-26 2007-03-21 Sharp Kabushiki Kaisha Semiconductor substrate, semiconductor device, and manufacturing methods for them
JP2006344666A (ja) * 2005-06-07 2006-12-21 Sharp Corp 半導体装置及びその製造方法並びに表示装置
JP4927080B2 (ja) * 2005-07-13 2012-05-09 ソワテク 厚い絶縁層の粗さを減少させるための方法
JP2009501440A (ja) * 2005-07-13 2009-01-15 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 厚い絶縁層の粗さを減少させるための方法
JPWO2007102248A1 (ja) * 2006-03-08 2009-07-23 シャープ株式会社 半導体装置及びその製造方法
JP2010074192A (ja) * 2006-03-08 2010-04-02 Sharp Corp 半導体装置
US8008205B2 (en) 2006-03-08 2011-08-30 Sharp Kabushiki Kaisha Methods for producing a semiconductor device having planarization films
WO2007102248A1 (ja) * 2006-03-08 2007-09-13 Sharp Kabushiki Kaisha 半導体装置及びその製造方法
WO2011036915A1 (ja) * 2009-09-25 2011-03-31 シャープ株式会社 半導体デバイスの製造方法および半導体デバイス
JP2013070039A (ja) * 2011-09-07 2013-04-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2015109343A (ja) * 2013-12-04 2015-06-11 キヤノン株式会社 半導体装置の製造方法
KR20170048353A (ko) * 2014-08-26 2017-05-08 가부시키가이샤 니콘 디바이스 제조 방법 및 전사 기판
CN110379715A (zh) * 2014-08-26 2019-10-25 株式会社尼康 转印基板
JP2020074364A (ja) * 2014-08-26 2020-05-14 株式会社ニコン 転写基板
KR102454094B1 (ko) 2014-08-26 2022-10-14 가부시키가이샤 니콘 디바이스 제조 방법 및 전사 기판
JP2018018941A (ja) * 2016-07-27 2018-02-01 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
CN107665883A (zh) * 2016-07-27 2018-02-06 拉碧斯半导体株式会社 半导体装置以及半导体装置的制造方法
CN107665883B (zh) * 2016-07-27 2022-03-29 拉碧斯半导体株式会社 半导体装置以及半导体装置的制造方法

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