JPH1124106A - 液晶パネル用基板及び液晶パネル並びにそれらの製造方法 - Google Patents
液晶パネル用基板及び液晶パネル並びにそれらの製造方法Info
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Abstract
(57)【要約】
【課題】 アモルファスシリコンＴＦＴを用いた画素領
域に、多結晶シリコンＴＦＴを用いたドライバ領域とを
一枚の基板に形成することができる液晶パネル用基板及
び液晶パネル並びにその製造方法を提供すること。 【解決手段】 第１の基板１０上に画素領域１２と駆動
回路１４，１６とを有する液晶パネル用基板の製造方法
である。第１工程で、第１の基板１０上の画素領域１２
に、アモルファスシリコンＴＦＴ３０をスイッチング素
子とする複数の画素と、該複数の画素に接続された第１
の電極配線群４０，４８とを形成し、端子となる部分を
露出させて第１の電極露出部２２とする。第２工程で、
第２の基板１００を用いて、駆動回路１４，１６の能動
素子である多結晶シリコンＴＦＴと、それに接続された
第２の電極配線群を含む被転写層１４０を形成し、端子
となる部分を露出させて第２の電極露出部１４１とす
る。第３工程で、この第１，第２の電極露出部２２，１
４１が導通する位置関係にて、第１の基板１０上に被転
写層１４０を接合する。第４工程で、被転写層１４０よ
り第２の基板１００を除去する。
域に、多結晶シリコンＴＦＴを用いたドライバ領域とを
一枚の基板に形成することができる液晶パネル用基板及
び液晶パネル並びにその製造方法を提供すること。 【解決手段】 第１の基板１０上に画素領域１２と駆動
回路１４，１６とを有する液晶パネル用基板の製造方法
である。第１工程で、第１の基板１０上の画素領域１２
に、アモルファスシリコンＴＦＴ３０をスイッチング素
子とする複数の画素と、該複数の画素に接続された第１
の電極配線群４０，４８とを形成し、端子となる部分を
露出させて第１の電極露出部２２とする。第２工程で、
第２の基板１００を用いて、駆動回路１４，１６の能動
素子である多結晶シリコンＴＦＴと、それに接続された
第２の電極配線群を含む被転写層１４０を形成し、端子
となる部分を露出させて第２の電極露出部１４１とす
る。第３工程で、この第１，第２の電極露出部２２，１
４１が導通する位置関係にて、第１の基板１０上に被転
写層１４０を接合する。第４工程で、被転写層１４０よ
り第２の基板１００を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶パネル用基板
及び液晶パネル並びにそれらの製造方法に関する。
及び液晶パネル並びにそれらの製造方法に関する。
【０００２】
【背景技術】例えば、薄膜トランジスタ（ＴＦＴ）を用
いた液晶ディスプレイを製造するに際しては、従来より
アモルファスシリコン（非晶質シリコンともいう）をチ
ャネルとするＴＦＴまたは多結晶（ポリシリコンともい
う）をチャネルとするＴＦＴを用いるものが知られてい
る。
いた液晶ディスプレイを製造するに際しては、従来より
アモルファスシリコン（非晶質シリコンともいう）をチ
ャネルとするＴＦＴまたは多結晶（ポリシリコンともい
う）をチャネルとするＴＦＴを用いるものが知られてい
る。
【０００３】近年、一枚の基板上に、複数の画素及びそ
れに接続される配線群から成る画素領域と、それを駆動
する駆動回路とを形成する要求が高まっている。
れに接続される配線群から成る画素領域と、それを駆動
する駆動回路とを形成する要求が高まっている。
【０００４】ここで、アモルファスシリコンＴＦＴは、
非晶質であるがために電子などの移動度が低く、駆動回
路の能動素子として高速応答させることはできない。従
って、アモルファスシリコンＴＦＴにより画素と駆動回
路を一枚基板に形成した場合、高精細な液晶パネルを駆
動することは不可能である。
非晶質であるがために電子などの移動度が低く、駆動回
路の能動素子として高速応答させることはできない。従
って、アモルファスシリコンＴＦＴにより画素と駆動回
路を一枚基板に形成した場合、高精細な液晶パネルを駆
動することは不可能である。
【０００５】一方、ポリシリコンＴＦＴは、単結晶ほど
ではないが、アモルファスシリコンＴＦＴと比較して十
分に高い移動度を確保でき、駆動回路の能動素子として
優れている。
ではないが、アモルファスシリコンＴＦＴと比較して十
分に高い移動度を確保でき、駆動回路の能動素子として
優れている。
【０００６】ところで、今までポリシリコンＴＦＴは高
温プロセスを利用して製造されたので、ガラス基板のよ
うな耐熱性の低い基板上には形成できなかった。しか
し、近年低温ポリシリコン製造法が開発され、いまでは
ガラス基板上にて画素用ポリシリコンＴＦＴと同時に、
ドライバ用ポリシリコンＴＦＴを形成できるようになっ
た。
温プロセスを利用して製造されたので、ガラス基板のよ
うな耐熱性の低い基板上には形成できなかった。しか
し、近年低温ポリシリコン製造法が開発され、いまでは
ガラス基板上にて画素用ポリシリコンＴＦＴと同時に、
ドライバ用ポリシリコンＴＦＴを形成できるようになっ
た。
【０００７】
【発明が解決しようとする課題】ところで、ポリシリコ
ンＴＦＴは、オフ時のリーク電流がアモルファスシリコ
ンＴＦＴよりも低いために、画素電極に接続される画素
ＴＦＴとして用いた場合には、液晶にチャージされた電
圧がＴＦＴのオフ時に低下し易い。さらに、画素ＴＦＴ
はドライバ回路ほどの高速応答性は不要である。
ンＴＦＴは、オフ時のリーク電流がアモルファスシリコ
ンＴＦＴよりも低いために、画素電極に接続される画素
ＴＦＴとして用いた場合には、液晶にチャージされた電
圧がＴＦＴのオフ時に低下し易い。さらに、画素ＴＦＴ
はドライバ回路ほどの高速応答性は不要である。
【０００８】これらの点から、画素ＴＦＴはアモルファ
スシリコンＴＦＴとし、ドライバの能動素子はポリシリ
コンＴＦＴとするのが理想であるが、異なるＴＦＴを一
枚の基板に製造することはできない。
スシリコンＴＦＴとし、ドライバの能動素子はポリシリ
コンＴＦＴとするのが理想であるが、異なるＴＦＴを一
枚の基板に製造することはできない。
【０００９】さらに、画素領域では高電圧が印加される
ため、最小線幅は通常５μｍ以上である。これに対し
て、ドライバ回路では限られた面積に多くの回路（シフ
トレジスタなど）を形成する必要があることと、回路の
高速動作が要求されることから、サブミクロンオーダの
デザインルールが要求されている。
ため、最小線幅は通常５μｍ以上である。これに対し
て、ドライバ回路では限られた面積に多くの回路（シフ
トレジスタなど）を形成する必要があることと、回路の
高速動作が要求されることから、サブミクロンオーダの
デザインルールが要求されている。
【００１０】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、画素領域には半導体層が例えばア
モルファスシリコンである半導体装置を用い、ドライバ
領域には半導体層が単結晶または多結晶の半導体装置を
用い、かつ、画素領域とドライバ領域とを一枚の基板に
形成することができる液晶パネル用基板及び液晶パネル
並びにその製造方法を提供することにある。
であり、その目的は、画素領域には半導体層が例えばア
モルファスシリコンである半導体装置を用い、ドライバ
領域には半導体層が単結晶または多結晶の半導体装置を
用い、かつ、画素領域とドライバ領域とを一枚の基板に
形成することができる液晶パネル用基板及び液晶パネル
並びにその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上述した課題を解決する
本発明は、以下のような構成をしている。
本発明は、以下のような構成をしている。
【００１２】請求項１に記載の発明は、第１の基板上に
画素領域と駆動回路とを有する液晶パネル用基板の製造
方法であって、前記第１の基板上の前記画素領域に、第
１の半導体装置をスイッチング素子とする複数の画素
と、該複数の画素に接続された第１の電極配線群とを形
成し、前記第１の電極配線群の端子となる部分を露出さ
せて第１の電極露出部とする第１工程と、前記第１の基
板とは異なる第２の基板を用いて、前記駆動回路の能動
素子であって半導体層が単結晶または多結晶シリコンで
ある複数の第２の半導体装置と、該複数の第２の半導体
装置に接続された第２の電極配線群とを含む被転写層を
形成し、前記第２の電極配線群の端子となる部分を露出
させて第２の電極露出部とする第２工程と、前記第１，
第２の電極露出部が導通する位置関係にて、前記第１の
基板上に前記被転写層を転写する第３工程と、を有する
ことを特徴とする請求項１の発明によれば、液晶パネル
用基板の基板部分を構成する第１の基板には、画素領域
のみを予め形成しておき、駆動回路はその第１の基板と
は異なる第２の基板に形成され、後に液晶パネル用基板
の基板上に接合される。このため、画素領域には、オフ
リーク電流の小さい画素用トランジスタに適した第１の
半導体装置として、その半導体層（チャネル層）に例え
ばアモルファスシリコンを用いていることができる。一
方、駆動回路の能動素子として、移動度が高い単結晶ま
たは多結晶シリコンの半導体層を持つ第２の半導体装置
を使用できる。また、第２の半導体装置を含む被転写層
を、液晶パネル用基板の基板上に接合する際には、画素
領域の第１の電極露出部と、被転写層の第２の電極露出
部とが導通するので、後に煩雑な配線作業を伴うことが
ない。
画素領域と駆動回路とを有する液晶パネル用基板の製造
方法であって、前記第１の基板上の前記画素領域に、第
１の半導体装置をスイッチング素子とする複数の画素
と、該複数の画素に接続された第１の電極配線群とを形
成し、前記第１の電極配線群の端子となる部分を露出さ
せて第１の電極露出部とする第１工程と、前記第１の基
板とは異なる第２の基板を用いて、前記駆動回路の能動
素子であって半導体層が単結晶または多結晶シリコンで
ある複数の第２の半導体装置と、該複数の第２の半導体
装置に接続された第２の電極配線群とを含む被転写層を
形成し、前記第２の電極配線群の端子となる部分を露出
させて第２の電極露出部とする第２工程と、前記第１，
第２の電極露出部が導通する位置関係にて、前記第１の
基板上に前記被転写層を転写する第３工程と、を有する
ことを特徴とする請求項１の発明によれば、液晶パネル
用基板の基板部分を構成する第１の基板には、画素領域
のみを予め形成しておき、駆動回路はその第１の基板と
は異なる第２の基板に形成され、後に液晶パネル用基板
の基板上に接合される。このため、画素領域には、オフ
リーク電流の小さい画素用トランジスタに適した第１の
半導体装置として、その半導体層（チャネル層）に例え
ばアモルファスシリコンを用いていることができる。一
方、駆動回路の能動素子として、移動度が高い単結晶ま
たは多結晶シリコンの半導体層を持つ第２の半導体装置
を使用できる。また、第２の半導体装置を含む被転写層
を、液晶パネル用基板の基板上に接合する際には、画素
領域の第１の電極露出部と、被転写層の第２の電極露出
部とが導通するので、後に煩雑な配線作業を伴うことが
ない。
【００１３】ここで、請求項２に示すように、前記第１
の半導体装置はアモルファスシリコンＴＦＴとすること
ができ、前記第２の半導体装置は多結晶シリコンＴＦＴ
とすることができる。なお、特に第２の半導体装置はＴ
ＦＴに限らず、単結晶シリコン基板を用いた半導体であ
っても良い。
の半導体装置はアモルファスシリコンＴＦＴとすること
ができ、前記第２の半導体装置は多結晶シリコンＴＦＴ
とすることができる。なお、特に第２の半導体装置はＴ
ＦＴに限らず、単結晶シリコン基板を用いた半導体であ
っても良い。
【００１４】請求項３の発明は、前記被転写層より前記
第２の基板を除去する第４工程をさらに有することを特
徴とする。
第２の基板を除去する第４工程をさらに有することを特
徴とする。
【００１５】例えば第２の基板上に多結晶シリコンＴＦ
Ｔを含む被転写層を製造した後であって、この被転写層
を第１の基板に転写した後には、もはや第２の基板は不
要である。したがって、このような場合に第２の基板を
被転写層から除去することが好ましい。ただし、第２の
半導体装置がＴＦＴでなく、単結晶シリコンの第２の基
板自体をチャンネル層として利用する場合には、第２の
基板は除去してはならない。
Ｔを含む被転写層を製造した後であって、この被転写層
を第１の基板に転写した後には、もはや第２の基板は不
要である。したがって、このような場合に第２の基板を
被転写層から除去することが好ましい。ただし、第２の
半導体装置がＴＦＴでなく、単結晶シリコンの第２の基
板自体をチャンネル層として利用する場合には、第２の
基板は除去してはならない。
【００１６】第２の基板を除去する場合には、請求項４
に示すように、前記第２工程では、前記第２の基板上に
分離層を形成し、前記分離層上に前記被転写層を形成
し、前記第４工程では、前記分離層を境として、前記被
転写層より前記第２の基板を除去することが好ましい。
に示すように、前記第２工程では、前記第２の基板上に
分離層を形成し、前記分離層上に前記被転写層を形成
し、前記第４工程では、前記分離層を境として、前記被
転写層より前記第２の基板を除去することが好ましい。
【００１７】デバイス製造における信頼性が高い例えば
石英基板などの第２の基板上に、例えば、光を吸収する
特性をもつ分離層を設けておき、その第２の基板上に被
転写層を形成する。被転写層を第１の基板に接合した後
に分離層に光を照射し、これによって、その分離層にお
いて剥離現象を生じせしめて、その分離層と第２の基板
との密着性を低下させる。そして、第２の基板に力を加
えて被転写層から離脱させる。
石英基板などの第２の基板上に、例えば、光を吸収する
特性をもつ分離層を設けておき、その第２の基板上に被
転写層を形成する。被転写層を第１の基板に接合した後
に分離層に光を照射し、これによって、その分離層にお
いて剥離現象を生じせしめて、その分離層と第２の基板
との密着性を低下させる。そして、第２の基板に力を加
えて被転写層から離脱させる。
【００１８】請求項５の発明は、前記第２工程は、一枚
の前記第２の基板上に、複数の前記被転写層を同時に形
成する工程と、複数の前記被転写層を個々に分離する工
程と、を含むことを特徴とする。
の前記第２の基板上に、複数の前記被転写層を同時に形
成する工程と、複数の前記被転写層を個々に分離する工
程と、を含むことを特徴とする。
【００１９】こうすると、被転写層の製造コストが大幅
に低減する。
に低減する。
【００２０】このとき、請求項６に示すように、前記第
２工程は、同時に形成された複数の前記被転写層の電気
的特性を検査する検査工程を有し、前記第３工程は、前
記検査工程にて良品と判別された被転写層を前記第１の
基板上に転写する工程を含むことが好ましい。
２工程は、同時に形成された複数の前記被転写層の電気
的特性を検査する検査工程を有し、前記第３工程は、前
記検査工程にて良品と判別された被転写層を前記第１の
基板上に転写する工程を含むことが好ましい。
【００２１】こうすると、駆動回路のみの不良に起因し
て液晶基板全体が不良になる確率が大幅に低減し、歩留
まりが向上する。
て液晶基板全体が不良になる確率が大幅に低減し、歩留
まりが向上する。
【００２２】請求項７に示すように、前記第３工程は、
前記第１の基板上の複数の領域にて、それぞれ被転写層
を転写する工程を有することができる。
前記第１の基板上の複数の領域にて、それぞれ被転写層
を転写する工程を有することができる。
【００２３】特に、駆動回路は四角形状の画素領域の二
辺以上に隣接する複数箇所に配置されることがあり、そ
の場合に各所の駆動回路を転写して形成できる。
辺以上に隣接する複数箇所に配置されることがあり、そ
の場合に各所の駆動回路を転写して形成できる。
【００２４】請求項８に示すように、前記第３工程は、
異方性導電膜を介在させて、前記第１の基板と前記被転
写層とを接続することが好ましい。
異方性導電膜を介在させて、前記第１の基板と前記被転
写層とを接続することが好ましい。
【００２５】異方性導電膜により、相隣接する電極同士
がショートすることを防止できる。
がショートすることを防止できる。
【００２６】請求項９の発明は、前記第１工程は、前記
第１の半導体装置及び第１の電極配線群を第１の設計ル
ールに従って形成し、前記第２工程は、前記第２の半導
体装置及び第２の電極配線群を、前記第１の設計ルール
よりも最小線幅が小となる第２の設計ルールに従って形
成することを特徴とする。
第１の半導体装置及び第１の電極配線群を第１の設計ル
ールに従って形成し、前記第２工程は、前記第２の半導
体装置及び第２の電極配線群を、前記第１の設計ルール
よりも最小線幅が小となる第２の設計ルールに従って形
成することを特徴とする。
【００２７】駆動回路の最小線幅を例えばサブミクロン
オーダとして実装密度を高くでき、一方画素領域では例
えば２μｍ以上の最小線幅とすることができる。
オーダとして実装密度を高くでき、一方画素領域では例
えば２μｍ以上の最小線幅とすることができる。
【００２８】請求項１０の発明は、転写基板上に画素領
域と駆動回路を転写して液晶パネル用基板を製造する方
法であって、前記転写基板とは異なる第１の製造用基板
を用いて、第１の半導体装置をスイッチング素子とする
複数の画素と、該複数の画素に接続された第１の電極配
線群とをを含む第１の被転写層を形成し、前記第１の電
極配線群の端子となる部分を露出させて第１の電極露出
部とする第１工程と、前記転写基板とは異なる第２の製
造用基板を用いて、前記駆動回路の能動素子であってか
つ半導体層が単結晶または多結晶である複数の第２の半
導体装置と、該複数の第２の半導体装置に接続された第
２の電極配線群とを含む第２の被転写層を形成し、前記
第２の電極配線群の端子となる部分を露出させて第２の
電極露出部とする第２工程と、前記転写基板上に、配線
層を形成する第３の工程と、前記転写基板上に形成され
た配線層に対して、第１，第２の電極露出部が対向する
位置関係にて、前記転写基板上に前記第１，第２の被転
写層を転写する第４工程と、少なくとも前記第１の製造
用基板を、前記第１の被転写層より除去する第５工程
と、を有することを特徴とする。
域と駆動回路を転写して液晶パネル用基板を製造する方
法であって、前記転写基板とは異なる第１の製造用基板
を用いて、第１の半導体装置をスイッチング素子とする
複数の画素と、該複数の画素に接続された第１の電極配
線群とをを含む第１の被転写層を形成し、前記第１の電
極配線群の端子となる部分を露出させて第１の電極露出
部とする第１工程と、前記転写基板とは異なる第２の製
造用基板を用いて、前記駆動回路の能動素子であってか
つ半導体層が単結晶または多結晶である複数の第２の半
導体装置と、該複数の第２の半導体装置に接続された第
２の電極配線群とを含む第２の被転写層を形成し、前記
第２の電極配線群の端子となる部分を露出させて第２の
電極露出部とする第２工程と、前記転写基板上に、配線
層を形成する第３の工程と、前記転写基板上に形成され
た配線層に対して、第１，第２の電極露出部が対向する
位置関係にて、前記転写基板上に前記第１，第２の被転
写層を転写する第４工程と、少なくとも前記第１の製造
用基板を、前記第１の被転写層より除去する第５工程
と、を有することを特徴とする。
【００２９】請求項１０の発明は、請求項１の発明とは
異なり、画素領域と駆動回路の双方を転写基板に転写し
て液晶パネル用基板を製造する方法を定義している。こ
の場合にも、請求項１の発明と同様な効果を奏すること
ができる。また、この場合、画素を露出するために第１
の製造用基板は第５工程にて必ず除去する必要がある
が、第１の製造用基板は請求項１の場合と同様に残存さ
せても良い。
異なり、画素領域と駆動回路の双方を転写基板に転写し
て液晶パネル用基板を製造する方法を定義している。こ
の場合にも、請求項１の発明と同様な効果を奏すること
ができる。また、この場合、画素を露出するために第１
の製造用基板は第５工程にて必ず除去する必要がある
が、第１の製造用基板は請求項１の場合と同様に残存さ
せても良い。
【００３０】請求項１１〜請求項１８には、請求項１の
従属発明と同様の見地から、好まして実施形態が定義さ
れている。
従属発明と同様の見地から、好まして実施形態が定義さ
れている。
【００３１】また、請求項１９〜２１には、液晶駆動に
最適な液晶パネル用基板、液晶パネル及びその製造方法
が定義されている。
最適な液晶パネル用基板、液晶パネル及びその製造方法
が定義されている。
【００３２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３３】（第１の実施の形態）図１〜図６は、本発
明の第１の実施の形態に係るアクティブマクリクスの製
造方法を示す図である。本実施の形態では、図１に示す
ように、透明基板１０上に、例えばアモルファスシリコ
ンＴＦＴをスイッチング素子とする画素を備えた画素領
域１２を形成しておく。その後に、この画素領域１２の
ゲート線を駆動する第１のドライバ１４と、画素領域１
２のソース線を駆動する第２のドライバ１６とを、透明
基板１０上に転写して、アクティブマトリクス基板１８
を製造するものである。なお、画素領域１２にはアモル
ファスシリコンＴＦＴに限らず、例えばポリシリコンＴ
ＦＴを形成しても良い。ポリシリコンＴＦＴは、オフ時
のリーク電流がアモルファスシリコンＴＦＴよりも低い
欠点はあるが、低温プロセスの発達により低温度にて歩
留まりが高く形成でき、装置コストを低減できる点で優
れている。
明の第１の実施の形態に係るアクティブマクリクスの製
造方法を示す図である。本実施の形態では、図１に示す
ように、透明基板１０上に、例えばアモルファスシリコ
ンＴＦＴをスイッチング素子とする画素を備えた画素領
域１２を形成しておく。その後に、この画素領域１２の
ゲート線を駆動する第１のドライバ１４と、画素領域１
２のソース線を駆動する第２のドライバ１６とを、透明
基板１０上に転写して、アクティブマトリクス基板１８
を製造するものである。なお、画素領域１２にはアモル
ファスシリコンＴＦＴに限らず、例えばポリシリコンＴ
ＦＴを形成しても良い。ポリシリコンＴＦＴは、オフ時
のリーク電流がアモルファスシリコンＴＦＴよりも低い
欠点はあるが、低温プロセスの発達により低温度にて歩
留まりが高く形成でき、装置コストを低減できる点で優
れている。
【００３４】[工程１]図２に模式的に示すように、まず
透明基板１０上に、アモルファスシリコンＴＦＴをスイ
ッチング素子とする複数の画素から成るアクティブマト
リクス層２０を形成する。なお、このアクティブマトリ
クス層２０の詳細については後述する。このとき、各々
のアモルファスシリコンＴＦＴのゲートに接続されたゲ
ート配線層と、そのソースに接続されたソース配線層と
は、その端部が露出され、図２に示す露出端部２２とな
っている。
透明基板１０上に、アモルファスシリコンＴＦＴをスイ
ッチング素子とする複数の画素から成るアクティブマト
リクス層２０を形成する。なお、このアクティブマトリ
クス層２０の詳細については後述する。このとき、各々
のアモルファスシリコンＴＦＴのゲートに接続されたゲ
ート配線層と、そのソースに接続されたソース配線層と
は、その端部が露出され、図２に示す露出端部２２とな
っている。
【００３５】透明基板１０は、後にドライバ１４，１６
が転写される転写体としての機能を有する。透明基板１
０は、後述するドライバ１２，１４を製造するための基
板１００に比べ、耐熱性、耐食性等の特性が劣るもので
あってもよい。その理由は、本発明では、基板１００側
に被転写層（薄膜デバイス層）１４０を形成し、その
後、被転写層（薄膜デバイス層）１４０を透明基板１０
に転写するため、透明基板１０に要求される特性、特に
耐熱性は、被転写層（薄膜デバイス層）１４０の形成の
際の温度条件等に依存しないからである。
が転写される転写体としての機能を有する。透明基板１
０は、後述するドライバ１２，１４を製造するための基
板１００に比べ、耐熱性、耐食性等の特性が劣るもので
あってもよい。その理由は、本発明では、基板１００側
に被転写層（薄膜デバイス層）１４０を形成し、その
後、被転写層（薄膜デバイス層）１４０を透明基板１０
に転写するため、透明基板１０に要求される特性、特に
耐熱性は、被転写層（薄膜デバイス層）１４０の形成の
際の温度条件等に依存しないからである。
【００３６】したがって、アモルファスシリコン層２０
の形成の際の最高温度をＴmaxとしたとき、透明基板１
０の構成材料として、ガラス転移点（Ｔｇ）または軟化
点がＴmax以下のものを用いることができる。例えば、
透明基板１０は、ガラス転移点（Ｔｇ）または軟化点が
好ましくは８００℃以下、より好ましくは５００℃以下
の材料で構成することができる。
の形成の際の最高温度をＴmaxとしたとき、透明基板１
０の構成材料として、ガラス転移点（Ｔｇ）または軟化
点がＴmax以下のものを用いることができる。例えば、
透明基板１０は、ガラス転移点（Ｔｇ）または軟化点が
好ましくは８００℃以下、より好ましくは５００℃以下
の材料で構成することができる。
【００３７】透明基板１０に適するガラス材としては、
例えば、ケイ酸ガラス（石英ガラス）、ケイ酸アルカリ
ガラス、ソーダ石灰ガラス、カリ石灰ガラス、鉛（アル
カリ）ガラス、バリウムガラス、ホウケイ酸ガラス等が
挙げられる。このうち、ケイ酸ガラス以外のものは、ケ
イ酸ガラスに比べて融点が低く、また、成形、加工も比
較的容易であり、しかも安価であり、好ましい。
例えば、ケイ酸ガラス（石英ガラス）、ケイ酸アルカリ
ガラス、ソーダ石灰ガラス、カリ石灰ガラス、鉛（アル
カリ）ガラス、バリウムガラス、ホウケイ酸ガラス等が
挙げられる。このうち、ケイ酸ガラス以外のものは、ケ
イ酸ガラスに比べて融点が低く、また、成形、加工も比
較的容易であり、しかも安価であり、好ましい。
【００３８】[工程２]図３（Ａ）に模式的に示すよう
に、基板１００上に分離層（光吸収層）１２０を形成す
る。
に、基板１００上に分離層（光吸収層）１２０を形成す
る。
【００３９】以下、基板１００および分離層１２０につ
いて説明する。
いて説明する。
【００４０】基板１００についての説明 基板１００は、光が透過し得る透光性を有するものを使
用する。
用する。
【００４１】この場合、光の透過率は１０％以上である
のが好ましく、５０％以上であるのがより好ましい。こ
の透過率が低過ぎると、光の減衰（ロス）が大きくな
り、分離層１２０を剥離するのにより大きな光量を必要
とする。
のが好ましく、５０％以上であるのがより好ましい。こ
の透過率が低過ぎると、光の減衰（ロス）が大きくな
り、分離層１２０を剥離するのにより大きな光量を必要
とする。
【００４２】また、基板１００は、信頼性の高い材料で
構成されているのが好ましく、特に、耐熱性に優れた材
料で構成されているのが好ましい。その理由は、例えば
後述する被転写層１４０や中間層１４２を形成する際
に、その種類や形成方法によってはプロセス温度が高く
なる（例えば３５０〜１０００℃程度）ことがあるが、
その場合でも、基板１００が耐熱性に優れていれば、基
板１００上への被転写層１４０等の形成に際し、その温
度条件等の成膜条件の設定の幅が広がるからである。
構成されているのが好ましく、特に、耐熱性に優れた材
料で構成されているのが好ましい。その理由は、例えば
後述する被転写層１４０や中間層１４２を形成する際
に、その種類や形成方法によってはプロセス温度が高く
なる（例えば３５０〜１０００℃程度）ことがあるが、
その場合でも、基板１００が耐熱性に優れていれば、基
板１００上への被転写層１４０等の形成に際し、その温
度条件等の成膜条件の設定の幅が広がるからである。
【００４３】従って、基板１００は、被転写層１４０の
形成の際の最高温度をＴmaxとしたとき、歪点がＴmax以
上の材料で構成されているのものが好ましい。具体的に
は、基板１００の構成材料は、歪点が３５０℃以上のも
のが好ましく、５００℃以上のものがより好ましい。こ
のようなものとしては、例えば、石英ガラス、コーニン
グ７０５９、日本電気ガラスＯＡ−２等の耐熱性ガラス
が挙げられる。
形成の際の最高温度をＴmaxとしたとき、歪点がＴmax以
上の材料で構成されているのものが好ましい。具体的に
は、基板１００の構成材料は、歪点が３５０℃以上のも
のが好ましく、５００℃以上のものがより好ましい。こ
のようなものとしては、例えば、石英ガラス、コーニン
グ７０５９、日本電気ガラスＯＡ−２等の耐熱性ガラス
が挙げられる。
【００４４】また、基板１００の厚さは、特に限定され
ないが、通常は、０．１〜５．０mm程度であるのが好ま
しく、０．５〜１．５mm程度であるのがより好ましい。
基板１００の厚さが薄すぎると強度の低下を招き、厚す
ぎると、基板１００の透過率が低い場合に、光の減衰を
生じ易くなる。なお、基板１００の光の透過率が高い場
合には、その厚さは、前記上限値を超えるものであって
もよい。なお、光を均一に照射できるように、基板１０
０の厚さは、均一であるのが好ましい。
ないが、通常は、０．１〜５．０mm程度であるのが好ま
しく、０．５〜１．５mm程度であるのがより好ましい。
基板１００の厚さが薄すぎると強度の低下を招き、厚す
ぎると、基板１００の透過率が低い場合に、光の減衰を
生じ易くなる。なお、基板１００の光の透過率が高い場
合には、その厚さは、前記上限値を超えるものであって
もよい。なお、光を均一に照射できるように、基板１０
０の厚さは、均一であるのが好ましい。
【００４５】分離層１２０の説明 分離層１２０は、照射される光を吸収し、その層内およ
び／または界面において剥離（以下、「層内剥離」、
「界面剥離」と言う）を生じるような性質を有するもの
であり、好ましくは、光の照射により、分離層１２０を
構成する物質の原子間または分子間の結合力が消失また
は減少すること、すなわち、アブレーションが生じて層
内剥離および／または界面剥離に至るものがよい。
び／または界面において剥離（以下、「層内剥離」、
「界面剥離」と言う）を生じるような性質を有するもの
であり、好ましくは、光の照射により、分離層１２０を
構成する物質の原子間または分子間の結合力が消失また
は減少すること、すなわち、アブレーションが生じて層
内剥離および／または界面剥離に至るものがよい。
【００４６】さらに、光の照射により、分離層１２０か
ら気体が放出され、分離効果が発現される場合もある。
すなわち、分離層１２０に含有されていた成分が気体と
なって放出される場合と、分離層１２０が光を吸収して
一瞬気体になり、その蒸気が放出され、分離に寄与する
場合とがある。このような分離層１２０の組成として
は、例えば、次のＡ〜Ｅに記載されるものが挙げられ
る。
ら気体が放出され、分離効果が発現される場合もある。
すなわち、分離層１２０に含有されていた成分が気体と
なって放出される場合と、分離層１２０が光を吸収して
一瞬気体になり、その蒸気が放出され、分離に寄与する
場合とがある。このような分離層１２０の組成として
は、例えば、次のＡ〜Ｅに記載されるものが挙げられ
る。
【００４７】Ａ．アモルファスシリコン（ａ−Ｓｉ） このアモルファスシリコン中には、水素（Ｈ）が含有さ
れていてもよい。この場合、Ｈの含有量は、２原子％以
上程度であるのが好ましく、２〜２０原子％程度である
のがより好ましい。このように、水素（Ｈ）が所定量含
有されていると、光の照射によって水素が放出され、分
離層１２０に内圧が発生し、それが上下の薄膜を剥離す
る力となる。アモルファスシリコン中の水素（Ｈ）の含
有量は、成膜条件、例えばＣＶＤにおけるガス組成、ガ
ス圧、ガス雰囲気、ガス流量、温度、基板温度、投入パ
ワー等の条件を適宜設定することにより調整することが
できる。
れていてもよい。この場合、Ｈの含有量は、２原子％以
上程度であるのが好ましく、２〜２０原子％程度である
のがより好ましい。このように、水素（Ｈ）が所定量含
有されていると、光の照射によって水素が放出され、分
離層１２０に内圧が発生し、それが上下の薄膜を剥離す
る力となる。アモルファスシリコン中の水素（Ｈ）の含
有量は、成膜条件、例えばＣＶＤにおけるガス組成、ガ
ス圧、ガス雰囲気、ガス流量、温度、基板温度、投入パ
ワー等の条件を適宜設定することにより調整することが
できる。
【００４８】Ｂ．酸化ケイ素又はケイ酸化合物、酸化チ
タンまたはチタン酸化合物、酸化ジルコニウムまたはジ
ルコン酸化合物、酸化ランタンまたはランタン酸化化合
物等の各種酸化物セラミックス、透電体（強誘電体）あ
るいは半導体 酸化ケイ素としては、ＳｉＯ、ＳｉＯ2、Ｓｉ3Ｏ2が挙
げられ、ケイ酸化合物としては、例えばＫ2ＳｉＯ3、Ｌ
ｉ2ＳｉＯ3、ＣａＳｉＯ3、ＺｒＳｉＯ4、Ｎａ2ＳｉＯ3
が挙げられる。
タンまたはチタン酸化合物、酸化ジルコニウムまたはジ
ルコン酸化合物、酸化ランタンまたはランタン酸化化合
物等の各種酸化物セラミックス、透電体（強誘電体）あ
るいは半導体 酸化ケイ素としては、ＳｉＯ、ＳｉＯ2、Ｓｉ3Ｏ2が挙
げられ、ケイ酸化合物としては、例えばＫ2ＳｉＯ3、Ｌ
ｉ2ＳｉＯ3、ＣａＳｉＯ3、ＺｒＳｉＯ4、Ｎａ2ＳｉＯ3
が挙げられる。
【００４９】酸化チタンとしては、ＴｉＯ、Ｔｉ2０3、
Ｔｉ０2が挙げられ、チタン酸化合物としては、例え
ば、ＢａＴｉ０4、ＢａＴｉＯ3、Ｂａ2Ｔｉ9Ｏ20、Ｂａ
Ｔｉ5Ｏ11、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、
ＭｇＴｉＯ3、ＺｒＴｉＯ2、ＳｎＴｉＯ4、Ａｌ2ＴｉＯ
5、ＦｅＴｉＯ3が挙げられる。
Ｔｉ０2が挙げられ、チタン酸化合物としては、例え
ば、ＢａＴｉ０4、ＢａＴｉＯ3、Ｂａ2Ｔｉ9Ｏ20、Ｂａ
Ｔｉ5Ｏ11、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、
ＭｇＴｉＯ3、ＺｒＴｉＯ2、ＳｎＴｉＯ4、Ａｌ2ＴｉＯ
5、ＦｅＴｉＯ3が挙げられる。
【００５０】酸化ジルコニウムとしては、ＺｒＯ2が挙
げられ、ジルコン酸化合物としては、例えばＢａＺｒＯ
3、ＺｒＳｉＯ4、ＰｂＺｒＯ3、ＭｇＺｒＯ3、Ｋ2Ｚｒ
Ｏ3が挙げられる。
げられ、ジルコン酸化合物としては、例えばＢａＺｒＯ
3、ＺｒＳｉＯ4、ＰｂＺｒＯ3、ＭｇＺｒＯ3、Ｋ2Ｚｒ
Ｏ3が挙げられる。
【００５１】Ｃ．ＰＺＴ、ＰＬＺＴ、ＰＬＬＺＴ、ＰＢ
ＺＴ等のセラミックスあるいは誘電体（強誘電体） Ｄ．窒化珪素、窒化アルミ、窒化チタン等の窒化物セラ
ミックス Ｅ．有機高分子材料 有機高分子材料としては、−ＣＨ−、−ＣＯ−（ケト
ン）、−ＣＯＮＨ−（アミド）、−ＮＨ−（イミド）、
−ＣＯＯ−（エステル）、−Ｎ＝Ｎ−（アゾ）、ーＣＨ
＝Ｎ−（シフ）等の結合（光の照射によりこれらの結合
が切断される）を有するもの、特に、これらの結合を多
く有するものであればいかなるものでもよい。また、有
機高分子材料は、構成式中に芳香族炭化水素（１または
２以上のベンゼン環またはその縮合環）を有するもので
あってもよい。
ＺＴ等のセラミックスあるいは誘電体（強誘電体） Ｄ．窒化珪素、窒化アルミ、窒化チタン等の窒化物セラ
ミックス Ｅ．有機高分子材料 有機高分子材料としては、−ＣＨ−、−ＣＯ−（ケト
ン）、−ＣＯＮＨ−（アミド）、−ＮＨ−（イミド）、
−ＣＯＯ−（エステル）、−Ｎ＝Ｎ−（アゾ）、ーＣＨ
＝Ｎ−（シフ）等の結合（光の照射によりこれらの結合
が切断される）を有するもの、特に、これらの結合を多
く有するものであればいかなるものでもよい。また、有
機高分子材料は、構成式中に芳香族炭化水素（１または
２以上のベンゼン環またはその縮合環）を有するもので
あってもよい。
【００５２】このような有機高分子材料の具体例として
は、ポリエチレン，ポリプロピレンのようなポリオレフ
ィン，ポリイミド，ポリアミド，ポリエステル，ポリメ
チルメタクリレート（ＰＭＭＡ），ポリフェニレンサル
ファイド（ＰＰＳ），ポリエーテルスルホン（ＰＥ
Ｓ），エポキシ樹脂等があげられる。
は、ポリエチレン，ポリプロピレンのようなポリオレフ
ィン，ポリイミド，ポリアミド，ポリエステル，ポリメ
チルメタクリレート（ＰＭＭＡ），ポリフェニレンサル
ファイド（ＰＰＳ），ポリエーテルスルホン（ＰＥ
Ｓ），エポキシ樹脂等があげられる。
【００５３】Ｆ．金属 金属としては、例えば、Ａｌ，Ｌｉ，Ｔｉ，Ｍｎ，Ｉ
ｎ，Ｓｎ，Ｙ，Ｌａ，Ｃｅ，Ｎｄ，Ｐｒ，Ｇｄ，Ｓｍま
たはこれらのうちの少なくとも１種を含む合金が挙げら
れる。
ｎ，Ｓｎ，Ｙ，Ｌａ，Ｃｅ，Ｎｄ，Ｐｒ，Ｇｄ，Ｓｍま
たはこれらのうちの少なくとも１種を含む合金が挙げら
れる。
【００５４】また、分離層１２０の厚さは、剥離目的や
分離層１２０の組成、層構成、形成方法等の諸条件によ
り異なるが、通常は、１ｎｍ〜２０μｍ程度であるのが
好ましく、２μｍ程度以下であるのがより好ましく、１
０ｎｍ程度以下であるのがさらに好ましい。分離層１２
０の膜厚が厚すぎると、分離層１２０の良好な剥離性を
確保するために、光のパワー（光量）を大きくする必要
があるとともに、後に分離層１２０を除去する際に、そ
の作業に時間がかかる。なお、分離層１２０の膜厚は、
できるだけ均一であるのが好ましい。
分離層１２０の組成、層構成、形成方法等の諸条件によ
り異なるが、通常は、１ｎｍ〜２０μｍ程度であるのが
好ましく、２μｍ程度以下であるのがより好ましく、１
０ｎｍ程度以下であるのがさらに好ましい。分離層１２
０の膜厚が厚すぎると、分離層１２０の良好な剥離性を
確保するために、光のパワー（光量）を大きくする必要
があるとともに、後に分離層１２０を除去する際に、そ
の作業に時間がかかる。なお、分離層１２０の膜厚は、
できるだけ均一であるのが好ましい。
【００５５】分離層１２０の形成方法は、特に限定され
ず、膜組成や膜厚等の諸条件に応じて適宜選択される。
たとえば、ＣＶＤ（ＭＯＣＶＤ、低圧ＣＶＤ、ＥＣＲ−
ＣＶＤを含む）、蒸着、分子線蒸着（ＭＢ）、スパッタ
リング、イオンプレーティング、ＰＶＤ等の各種気相成
膜法、電気メッキ、浸漬メッキ（ディッピング）、無電
解メッキ等の各種メッキ法、ラングミュア・プロジェッ
ト（ＬＢ）法、スピンコート、スプレーコート、ロール
コート等の塗布法、各種印刷法、転写法、インクジェッ
ト法、粉末ジェット法等が挙げられ、これらのうちの２
以上を組み合わせて形成することもできる。
ず、膜組成や膜厚等の諸条件に応じて適宜選択される。
たとえば、ＣＶＤ（ＭＯＣＶＤ、低圧ＣＶＤ、ＥＣＲ−
ＣＶＤを含む）、蒸着、分子線蒸着（ＭＢ）、スパッタ
リング、イオンプレーティング、ＰＶＤ等の各種気相成
膜法、電気メッキ、浸漬メッキ（ディッピング）、無電
解メッキ等の各種メッキ法、ラングミュア・プロジェッ
ト（ＬＢ）法、スピンコート、スプレーコート、ロール
コート等の塗布法、各種印刷法、転写法、インクジェッ
ト法、粉末ジェット法等が挙げられ、これらのうちの２
以上を組み合わせて形成することもできる。
【００５６】例えば、分離層１２０の組成がアモルファ
スシリコン（ａ−Ｓｉ）の場合には、ＣＶＤ、特に低圧
ＣＶＤやプラズマＣＶＤにより成膜するのが好ましい。
スシリコン（ａ−Ｓｉ）の場合には、ＣＶＤ、特に低圧
ＣＶＤやプラズマＣＶＤにより成膜するのが好ましい。
【００５７】また、分離層１２０をゾルーゲル法による
セラミックスで構成する場合や、有機高分子材料で構成
する場合には、塗布法、特に、スピンコートにより成膜
するのが好ましい。
セラミックスで構成する場合や、有機高分子材料で構成
する場合には、塗布法、特に、スピンコートにより成膜
するのが好ましい。
【００５８】[工程３]次に、図３（Ｂ）に示すように、
分離層１２０上に、被転写層（薄膜デバイス層）１４０
を形成する。
分離層１２０上に、被転写層（薄膜デバイス層）１４０
を形成する。
【００５９】この薄膜デバイス層１４０のＫ部分（図３
（Ｂ）において１点線鎖線で囲んで示される部分）の拡
大断面図を、図３（Ｂ）中に示す。図示されるように、
薄膜デバイス層１４０は、例えば、ＳｉＯ2膜（中間
層）１４２上に形成されたＴＦＴ（薄膜トランジスタ）
を含んで構成され、このＴＦＴは、ポリシリコン層にｎ
型不純物を導入して形成されたソース，ドレイン層１４
６と、チャネル層１４４と、ゲート絶縁膜１４８と、ゲ
ート電極１５０と、層間絶縁膜１５４と、例えばアルミ
ニュウムからなる電極１５２とを具備する。なお、この
薄膜デバイス層１４０はドライバ回路として機能するの
で、ｐ型とｎ型を組み合わせた相補構造とするとよい。
（Ｂ）において１点線鎖線で囲んで示される部分）の拡
大断面図を、図３（Ｂ）中に示す。図示されるように、
薄膜デバイス層１４０は、例えば、ＳｉＯ2膜（中間
層）１４２上に形成されたＴＦＴ（薄膜トランジスタ）
を含んで構成され、このＴＦＴは、ポリシリコン層にｎ
型不純物を導入して形成されたソース，ドレイン層１４
６と、チャネル層１４４と、ゲート絶縁膜１４８と、ゲ
ート電極１５０と、層間絶縁膜１５４と、例えばアルミ
ニュウムからなる電極１５２とを具備する。なお、この
薄膜デバイス層１４０はドライバ回路として機能するの
で、ｐ型とｎ型を組み合わせた相補構造とするとよい。
【００６０】ここで、この薄膜デバイス層１４０も、ポ
リシリコンＴＦＴと接続される配線層であって、アクテ
ィブマトリクス層２０の露出端部２２と接続される端部
か、露出端部１４１として形成されている。
リシリコンＴＦＴと接続される配線層であって、アクテ
ィブマトリクス層２０の露出端部２２と接続される端部
か、露出端部１４１として形成されている。
【００６１】本実施の形態では、分離層１２０に接して
設けられる中間層としてＳｉ０2膜を使用しているが、
Ｓｉ3Ｎ4などのその他の絶縁膜を使用することもでき
る。Ｓｉ０2膜（中間層）の厚みは、その形成目的や発
揮し得る機能の程度に応じて適宜決定されるが、通常
は、１０nm〜５μm程度であるのが好ましく、４０nm〜
１μm程度であるのがより好ましい。中間層は、種々の
目的で形成され、例えば、被転写層１４０を物理的また
は化学的に保護する保護層，絶縁層，導電層，レーザー
光の遮光層，マイグレーション防止用のバリア層，反射
層としての機能の内の少なくとも１つを発揮するものが
挙げられる。
設けられる中間層としてＳｉ０2膜を使用しているが、
Ｓｉ3Ｎ4などのその他の絶縁膜を使用することもでき
る。Ｓｉ０2膜（中間層）の厚みは、その形成目的や発
揮し得る機能の程度に応じて適宜決定されるが、通常
は、１０nm〜５μm程度であるのが好ましく、４０nm〜
１μm程度であるのがより好ましい。中間層は、種々の
目的で形成され、例えば、被転写層１４０を物理的また
は化学的に保護する保護層，絶縁層，導電層，レーザー
光の遮光層，マイグレーション防止用のバリア層，反射
層としての機能の内の少なくとも１つを発揮するものが
挙げられる。
【００６２】なお、場合によっては、Ｓｉ０2膜等の中
間層を形成せず、分離層１２０上に直接被転写層（薄膜
デバイス層）１４０を形成してもよい。
間層を形成せず、分離層１２０上に直接被転写層（薄膜
デバイス層）１４０を形成してもよい。
【００６３】このような薄膜素子（薄膜デバイス）は、
その形成方法との関係で、通常、比較的高いプロセス温
度を経て形成される。したがって、この場合、前述した
ように、基板１００としては、そのプロセス温度に耐え
得る信頼性の高いものが必要となる。
その形成方法との関係で、通常、比較的高いプロセス温
度を経て形成される。したがって、この場合、前述した
ように、基板１００としては、そのプロセス温度に耐え
得る信頼性の高いものが必要となる。
【００６４】[工程４]次に、図４に示すように、薄膜デ
バイス層１４０を、透明基板１０上に導電性接着層１６
０を介して接着する。このとき、透明基板１０上に予め
形成されたアクティブマトリクス層２０の露出端部２２
と、薄膜デバイス層１４０の露出端部１４１とが対向さ
れる。
バイス層１４０を、透明基板１０上に導電性接着層１６
０を介して接着する。このとき、透明基板１０上に予め
形成されたアクティブマトリクス層２０の露出端部２２
と、薄膜デバイス層１４０の露出端部１４１とが対向さ
れる。
【００６５】導電性接着層１６０の好適な例としては、
ＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃｃｏｎｄｕｃｔｉｖｅ
ｆｉｌｍ：異方性接着膜）であり、両露出端部２２，
１４１は、その間に挟まれて加熱加圧される導電粒子１
６１により電気的に接続される。ＡＣＦを用いると、厚
さ方向のみで導通が確保されるため、隣接する露出端部
２２同士または１４１同士がショートすることを防止で
きる。なお、他の導電性接着剤を用いることもでき、導
電性接着層１６０の接着剤の材質としては、反応硬化型
接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬
化型接着剤、嫌気硬化型接着剤等の各種硬化型接着剤が
挙げられる。接着剤の組成としては、例えば、エポキシ
系、アクリレート系、シリコーン系等、いかなるもので
もよい。
ＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃｃｏｎｄｕｃｔｉｖｅ
ｆｉｌｍ：異方性接着膜）であり、両露出端部２２，
１４１は、その間に挟まれて加熱加圧される導電粒子１
６１により電気的に接続される。ＡＣＦを用いると、厚
さ方向のみで導通が確保されるため、隣接する露出端部
２２同士または１４１同士がショートすることを防止で
きる。なお、他の導電性接着剤を用いることもでき、導
電性接着層１６０の接着剤の材質としては、反応硬化型
接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬
化型接着剤、嫌気硬化型接着剤等の各種硬化型接着剤が
挙げられる。接着剤の組成としては、例えば、エポキシ
系、アクリレート系、シリコーン系等、いかなるもので
もよい。
【００６６】前記硬化型接着剤を用いる場合、例えば透
明基板１０及び露出端部２２上に硬化型接着剤を塗布
し、その上に被転写層（薄膜デバイス層）１４０を接合
した後、硬化型接着剤の特性に応じた硬化方法により前
記硬化型接着剤を硬化させて、被転写層（薄膜デバイス
層）１４０と透明基板１０とを接着し、固定する。
明基板１０及び露出端部２２上に硬化型接着剤を塗布
し、その上に被転写層（薄膜デバイス層）１４０を接合
した後、硬化型接着剤の特性に応じた硬化方法により前
記硬化型接着剤を硬化させて、被転写層（薄膜デバイス
層）１４０と透明基板１０とを接着し、固定する。
【００６７】接着剤が光硬化型の場合、透明基板１０ま
たは光透過性の基板１００の一方の外側からあるいは両
外側から光を照射する。この場合、導電性接着層１６０
中の接着剤としては、薄膜デバイス層に影響を与えにく
い紫外線硬化型などの光硬化型接着剤が好ましい。
たは光透過性の基板１００の一方の外側からあるいは両
外側から光を照射する。この場合、導電性接着層１６０
中の接着剤としては、薄膜デバイス層に影響を与えにく
い紫外線硬化型などの光硬化型接着剤が好ましい。
【００６８】[工程５]次に、図５に示すように、基板１
００の裏面側から光を照射する。
００の裏面側から光を照射する。
【００６９】この光は、基板１００を透過した後に分離
層１２０に照射される。これにより、分離層１２０に層
内剥離および／または界面剥離が生じ、結合力が減少ま
たは消滅する。
層１２０に照射される。これにより、分離層１２０に層
内剥離および／または界面剥離が生じ、結合力が減少ま
たは消滅する。
【００７０】分離層１２０の層内剥離および／または界
面剥離が生じる原理は、分離層１２０の構成材料にアブ
レーションが生じること、また、分離層１２０に含まれ
ているガスの放出、さらには照射直後に生じる溶融、蒸
散等の相変化によるものであることが推定される。
面剥離が生じる原理は、分離層１２０の構成材料にアブ
レーションが生じること、また、分離層１２０に含まれ
ているガスの放出、さらには照射直後に生じる溶融、蒸
散等の相変化によるものであることが推定される。
【００７１】ここで、アブレーションとは、照射光を吸
収した固定材料（分離層１２０の構成材料）が光化学的
または熱的に励起され、その表面や内部の原子または分
子の結合が切断されて放出することをいい、主に、分離
層１２０の構成材料の全部または一部が溶融、蒸散（気
化）等の相変化を生じる現象として現れる。また、前記
相変化によって微小な発砲状態となり、結合力が低下す
ることもある。
収した固定材料（分離層１２０の構成材料）が光化学的
または熱的に励起され、その表面や内部の原子または分
子の結合が切断されて放出することをいい、主に、分離
層１２０の構成材料の全部または一部が溶融、蒸散（気
化）等の相変化を生じる現象として現れる。また、前記
相変化によって微小な発砲状態となり、結合力が低下す
ることもある。
【００７２】分離層１２０が層内剥離を生じるか、界面
剥離を生じるか、またはその両方であるかは、分離層１
２０の組成や、その他種々の要因に左右され、その要因
の１つとして、照射される光の種類、波長、強度、到達
深さ等の条件が挙げられる。
剥離を生じるか、またはその両方であるかは、分離層１
２０の組成や、その他種々の要因に左右され、その要因
の１つとして、照射される光の種類、波長、強度、到達
深さ等の条件が挙げられる。
【００７３】照射する光としては、分離層１２０に層内
剥離および／または界面剥離を起こさせるものであれば
いかなるものでもよく、例えば、Ｘ線、紫外線、可視
光、赤外線（熱線）、レーザ光、ミリ波、マイクロ波、
電子線、放射線（α線、β線、γ線）等が挙げられる。
そのなかでも、分離層１２０の剥離（アブレーション）
を生じさせ易いという点で、レーザ光が好ましい。
剥離および／または界面剥離を起こさせるものであれば
いかなるものでもよく、例えば、Ｘ線、紫外線、可視
光、赤外線（熱線）、レーザ光、ミリ波、マイクロ波、
電子線、放射線（α線、β線、γ線）等が挙げられる。
そのなかでも、分離層１２０の剥離（アブレーション）
を生じさせ易いという点で、レーザ光が好ましい。
【００７４】このレーザ光を発生させるレーザ装置とし
ては、各種気体レーザ、固体レーザ（半導体レーザ）等
が挙げられるが、エキシマレーザ、Ｎｄ−ＹＡＧレー
ザ、Ａｒレーザ、ＣＯ2レーザ、ＣＯレーザ、Ｈｅ−Ｎ
ｅレーザ等が好適に用いられ、その中でもエキシマレー
ザが特に好ましい。
ては、各種気体レーザ、固体レーザ（半導体レーザ）等
が挙げられるが、エキシマレーザ、Ｎｄ−ＹＡＧレー
ザ、Ａｒレーザ、ＣＯ2レーザ、ＣＯレーザ、Ｈｅ−Ｎ
ｅレーザ等が好適に用いられ、その中でもエキシマレー
ザが特に好ましい。
【００７５】エキシマレーザは、短波長域で高エネルギ
ーを出力するため、極めて短時間で分離層１２０にアブ
レーションを生じさせることができ、よって隣接する透
明基板１０や基板１００等に温度上昇をほとんど生じさ
せることなく、すなわち劣化、損傷を生じさせることな
く、分離層１２０を剥離することができる。
ーを出力するため、極めて短時間で分離層１２０にアブ
レーションを生じさせることができ、よって隣接する透
明基板１０や基板１００等に温度上昇をほとんど生じさ
せることなく、すなわち劣化、損傷を生じさせることな
く、分離層１２０を剥離することができる。
【００７６】また、分離層１２０にアブレーションを生
じさせるに際して、光の波長依存性がある場合、照射さ
れるレーザ光の波長は、１００ｎｍ〜３５０ｎｍ程度で
あるのが好ましい。
じさせるに際して、光の波長依存性がある場合、照射さ
れるレーザ光の波長は、１００ｎｍ〜３５０ｎｍ程度で
あるのが好ましい。
【００７７】図７に、基板１００の、光の波長に対する
透過率の一例を示す。図示されるように、３００ｎｍの
波長に対して透過率が急峻に増大する特性をもつ。この
ような場合には、３００ｎｍ以上の波長の光（例えば、
波長３０８ｎｍのＸｅ−Ｃｌエキシマレーザー光）を照
射する。
透過率の一例を示す。図示されるように、３００ｎｍの
波長に対して透過率が急峻に増大する特性をもつ。この
ような場合には、３００ｎｍ以上の波長の光（例えば、
波長３０８ｎｍのＸｅ−Ｃｌエキシマレーザー光）を照
射する。
【００７８】また、分離層１２０に、例えばガス放出、
気化、昇華等の相変化を起こさせて分離特性を与える場
合、照射されるレーザ光の波長は、３５０から１２００
ｎｍ程度であるのが好ましい。
気化、昇華等の相変化を起こさせて分離特性を与える場
合、照射されるレーザ光の波長は、３５０から１２００
ｎｍ程度であるのが好ましい。
【００７９】また、照射されるレーザ光のエネルギー密
度、特に、エキシマレーザの場合のエネルギー密度は、
１０〜５０００ｍＪ／ｃｍ2程度とするのが好ましく、
１００〜５００ｍＪ／ｃｍ2程度とするのがより好まし
い。また、照射時間は、１〜１０００ｎｓｅｃ程度とす
るのが好ましく、１０〜１００ｎｓｅｃ程度とするのが
より好ましい。エネルギー密度が低いかまたは照射時間
が短いと、十分なアブレーション等が生じず、また、エ
ネルギー密度が高いかまたは照射時間が長いと、分離層
１２０を透過した照射光により被転写層１４０に悪影響
を及ぼすおそれがある。
度、特に、エキシマレーザの場合のエネルギー密度は、
１０〜５０００ｍＪ／ｃｍ2程度とするのが好ましく、
１００〜５００ｍＪ／ｃｍ2程度とするのがより好まし
い。また、照射時間は、１〜１０００ｎｓｅｃ程度とす
るのが好ましく、１０〜１００ｎｓｅｃ程度とするのが
より好ましい。エネルギー密度が低いかまたは照射時間
が短いと、十分なアブレーション等が生じず、また、エ
ネルギー密度が高いかまたは照射時間が長いと、分離層
１２０を透過した照射光により被転写層１４０に悪影響
を及ぼすおそれがある。
【００８０】なお、レーザ光に代表される照射光は、そ
の強度がほぼ均一となるように照射されるのであれば、
照射光の照射方向は、分離層１２０に対し垂直な方向に
限らず、分離層１２０に対し所定角度傾斜した方向であ
ってもよい。
の強度がほぼ均一となるように照射されるのであれば、
照射光の照射方向は、分離層１２０に対し垂直な方向に
限らず、分離層１２０に対し所定角度傾斜した方向であ
ってもよい。
【００８１】次に、図５に示すように、基板１００に力
を加えて、この基板１００を分離層１２０から離脱させ
る。図５では図示されないが、この離脱後、基板１００
上に分離層が付着することもある。
を加えて、この基板１００を分離層１２０から離脱させ
る。図５では図示されないが、この離脱後、基板１００
上に分離層が付着することもある。
【００８２】[工程６]次に、残存している分離層１２０
を、例えば洗浄、エッチング、アッシング、研磨等の方
法またはこれらを組み合わせた方法により除去する。こ
れにより、図６に示すように、被転写層（薄膜デバイス
層）１４０が、透明基板１０に転写され、透明基板１０
上には、画素領域１２に加えて、ドライバ１４，１６が
搭載されることになる。しかも、ドライバ１４，１６と
画素領域１２とは、上述した露出端部２２，１４１同士
が導電性接着層１６０にて電気的に接続されている。従
って、転写後に煩雑な配線作業を省力することができ
る。
を、例えば洗浄、エッチング、アッシング、研磨等の方
法またはこれらを組み合わせた方法により除去する。こ
れにより、図６に示すように、被転写層（薄膜デバイス
層）１４０が、透明基板１０に転写され、透明基板１０
上には、画素領域１２に加えて、ドライバ１４，１６が
搭載されることになる。しかも、ドライバ１４，１６と
画素領域１２とは、上述した露出端部２２，１４１同士
が導電性接着層１６０にて電気的に接続されている。従
って、転写後に煩雑な配線作業を省力することができ
る。
【００８３】なお、離脱した基板１００にも分離層の一
部が付着している場合には同様に除去する。なお、基板
１００が石英ガラスのような高価な材料、希少な材料で
構成されている場合等には、基板１００は、好ましくは
再利用（リサイクル）に供される。すなわち、再利用し
たい基板１００に対し、本発明を適用することができ、
有用性が高い。
部が付着している場合には同様に除去する。なお、基板
１００が石英ガラスのような高価な材料、希少な材料で
構成されている場合等には、基板１００は、好ましくは
再利用（リサイクル）に供される。すなわち、再利用し
たい基板１００に対し、本発明を適用することができ、
有用性が高い。
【００８４】以上のような各工程を経て、被転写層（薄
膜デバイス層）１４０の透明基板１０への転写が完了す
る。その後、必要により、被転写層（薄膜デバイス層）
１４０に隣接するＳｉＯ2膜の除去や、被転写層１４０
上への配線等の導電層や所望の保護膜の形成等を行うこ
ともできる。
膜デバイス層）１４０の透明基板１０への転写が完了す
る。その後、必要により、被転写層（薄膜デバイス層）
１４０に隣接するＳｉＯ2膜の除去や、被転写層１４０
上への配線等の導電層や所望の保護膜の形成等を行うこ
ともできる。
【００８５】本実施の形態では、被剥離物である被転写
層（薄膜デバイス層）１４０自体を直接に剥離するので
はなく、被転写層（薄膜デバイス層）１４０に接合され
た分離層に１２０おいて剥離するため、被剥離物（被転
写層１４０）の特性、条件等にかかわらず、容易かつ確
実に、しかも均一に剥離（転写）することができ、剥離
操作に伴う被剥離物（被転写層１４０）へのダメージも
なく、被転写層１４０の高い信頼性を維持することがで
きる。
層（薄膜デバイス層）１４０自体を直接に剥離するので
はなく、被転写層（薄膜デバイス層）１４０に接合され
た分離層に１２０おいて剥離するため、被剥離物（被転
写層１４０）の特性、条件等にかかわらず、容易かつ確
実に、しかも均一に剥離（転写）することができ、剥離
操作に伴う被剥離物（被転写層１４０）へのダメージも
なく、被転写層１４０の高い信頼性を維持することがで
きる。
【００８６】ここで、このアクティスブマトリクス基板
上の回路を、図８に模式的に示す。画素領域１２の画素
１２ａには、スイッチング素子としてアモルファスシリ
コンＴＦＴ３０が配置され、ゲート線Ｇ１とソース線Ｓ
１に接続されている。また、アモルファスシリコンＴＦ
Ｔのドレインは、アクティブマトリクス層２０に設けら
れる透明画素電極５６に接続される。この透明画素電極
５６は、対向基板が貼り合わされることで、透明共通電
極２３２と対向し、その対向間に液晶２２０が封入され
る。なお、共通電極は必ずしも対向基板に設けるものに
限らない。例えばＩＰＳモード（液晶層に画素電極と共
通電極により横電界をかけるタイプ）の場合は、ＴＦＴ
基板側に共通電極が形成される。
上の回路を、図８に模式的に示す。画素領域１２の画素
１２ａには、スイッチング素子としてアモルファスシリ
コンＴＦＴ３０が配置され、ゲート線Ｇ１とソース線Ｓ
１に接続されている。また、アモルファスシリコンＴＦ
Ｔのドレインは、アクティブマトリクス層２０に設けら
れる透明画素電極５６に接続される。この透明画素電極
５６は、対向基板が貼り合わされることで、透明共通電
極２３２と対向し、その対向間に液晶２２０が封入され
る。なお、共通電極は必ずしも対向基板に設けるものに
限らない。例えばＩＰＳモード（液晶層に画素電極と共
通電極により横電界をかけるタイプ）の場合は、ＴＦＴ
基板側に共通電極が形成される。
【００８７】一方、薄膜デバイス層１４０にて構成され
るドライバ１４，１６は、ポリシリコンＴＦＴ３２，３
４を有する。
るドライバ１４，１６は、ポリシリコンＴＦＴ３２，３
４を有する。
【００８８】本実施の形態では、画素１２ａのスイッチ
ング素子としてアモルファスシリコンＴＦＴを用いるこ
とで、オフリーク電流が小さいために、液晶２２０にチ
ャージされた電圧の保持特性を高くすることができる。
また、画素領域１２の各画素１２ａの線幅は、２μｍ以
上、現状では５μｍ以上で十分であるため、耐圧も高め
ることができる。
ング素子としてアモルファスシリコンＴＦＴを用いるこ
とで、オフリーク電流が小さいために、液晶２２０にチ
ャージされた電圧の保持特性を高くすることができる。
また、画素領域１２の各画素１２ａの線幅は、２μｍ以
上、現状では５μｍ以上で十分であるため、耐圧も高め
ることができる。
【００８９】一方、ドライバ１４，１６内のポリシリコ
ンＴＦＴはオフリーク電流はアモルファスシリコンＴＦ
Ｔ３０ほど低くないが、アモルファスシリコンＴＦＴ３
０よりも移動度が高いため、高精細の液晶パネルの場合
でも、高速動作に追従することができる。
ンＴＦＴはオフリーク電流はアモルファスシリコンＴＦ
Ｔ３０ほど低くないが、アモルファスシリコンＴＦＴ３
０よりも移動度が高いため、高精細の液晶パネルの場合
でも、高速動作に追従することができる。
【００９０】ここで、本実施の形態では、透明基板１０
に形成されるアモルファスシリコンＴＦＴ３０と、被転
写層１４０中のポリシリコンＴＦＴ３２，３４とは、そ
れぞれ異なるプロセスにて異なる基板上に形成されるの
で、設計ルール（つまりパターン設計する上でのデザイ
ンルール）を異ならせることもできる。つまり、最小線
幅が異なるＴＦＴを形成することができる。
に形成されるアモルファスシリコンＴＦＴ３０と、被転
写層１４０中のポリシリコンＴＦＴ３２，３４とは、そ
れぞれ異なるプロセスにて異なる基板上に形成されるの
で、設計ルール（つまりパターン設計する上でのデザイ
ンルール）を異ならせることもできる。つまり、最小線
幅が異なるＴＦＴを形成することができる。
【００９１】本実施の形態では、アクティブマトリクス
基板１８上の画素領域１２よりも、より微細な製造プロ
セスで作成されたドライバ１４，１６を形成することが
できる。たとえばドライバ１４，１６の最小線幅は画素
領域１２よりも十分狭くし、例えばサブミクロンオーダ
ーとすることができる。
基板１８上の画素領域１２よりも、より微細な製造プロ
セスで作成されたドライバ１４，１６を形成することが
できる。たとえばドライバ１４，１６の最小線幅は画素
領域１２よりも十分狭くし、例えばサブミクロンオーダ
ーとすることができる。
【００９２】ドライバ１４，１６を構成するシフトレジ
スタは、低電圧下においてロジックレベルの動作をする
ので、画素１２ａのアモルファスシリコンＴＦＴ３０よ
りも耐圧が低くてよく、よって、アモルファスシリコン
ＴＦＴより微細なポリシリコンＴＦＴ３２，３４となる
ようにして高集積化を図ることができる。
スタは、低電圧下においてロジックレベルの動作をする
ので、画素１２ａのアモルファスシリコンＴＦＴ３０よ
りも耐圧が低くてよく、よって、アモルファスシリコン
ＴＦＴより微細なポリシリコンＴＦＴ３２，３４となる
ようにして高集積化を図ることができる。
【００９３】このように、本実施の形態によれば、設計
ルールレベルの異なる（つまり製造プロセスが異なる）
複数の回路を、一つの基板１０上に実現できる。
ルールレベルの異なる（つまり製造プロセスが異なる）
複数の回路を、一つの基板１０上に実現できる。
【００９４】ここで、ドライバ１４，１６内のシフトレ
ジスタの一例を図３１に、そのタイミングチャートを図
３２に示す。図３１に示すシフトレジスタは、ｐ型ポリ
シリコンＴＦＴとｎ型ポリシリコンＴＦＴから成る相補
型のトランジスタを含んで構成されている。
ジスタの一例を図３１に、そのタイミングチャートを図
３２に示す。図３１に示すシフトレジスタは、ｐ型ポリ
シリコンＴＦＴとｎ型ポリシリコンＴＦＴから成る相補
型のトランジスタを含んで構成されている。
【００９５】（第２の実施の形態）第１の実施の形態に
て説明したアクティブマトリクス基板及びそれを用いた
液晶パネルのより具体的な製造プロセスの例を、図９〜
図２０を用いて説明する。
て説明したアクティブマトリクス基板及びそれを用いた
液晶パネルのより具体的な製造プロセスの例を、図９〜
図２０を用いて説明する。
【００９６】（工程１）図９は、透明基板１０上にアク
ティブマトリクス層２０を形成した後の状態を示してい
る。このアクティブマトリクス層２０は、複数のボトム
・ゲート型のアモルファスシリコンＴＦＴ３０を含んで
いるが、図９では一つの画素１２ａに設けられた一つの
アモルファスシリコンＴＦＴ３０を示している。
ティブマトリクス層２０を形成した後の状態を示してい
る。このアクティブマトリクス層２０は、複数のボトム
・ゲート型のアモルファスシリコンＴＦＴ３０を含んで
いるが、図９では一つの画素１２ａに設けられた一つの
アモルファスシリコンＴＦＴ３０を示している。
【００９７】アクティブマトリクス層２０の構造を説明
すると、透明基板１０上に例えばＭｏＴａなどのゲート
電極４０が形成され、その上にＳｉＯ2あるいはＳｉＮ
などのＳｉＮXのゲート絶縁膜４２が形成されている。
ゲート絶縁膜４２の上には、ゲート電極４０と対向する
位置にチャンネルとしてのアモルファスシリコン層４４
が形成される。このアモルファスシリコン層４４上に
は、ＳｉＮXなどのチャンネル保護膜４６の左右に、そ
れぞれ例えばｎ+アモルファスシリコン層４８，５０が
形成される。これらは、アモルファスシリコンＴＦＴ３
０のソース・ドレインとして機能する。ソースとなるｎ
+アモルファスシリコン層４８に導通して例えばＡｌの
ソース電極５２が形成され、ドレインとなるｎ+アモル
ファスシリコン層５０に導通して例えばＡｌのドレイン
電極５４が形成される。さらに、ドレイン電極５４と導
通して、例えばＩＴＯから成る透明画素電極５６が形成
される。そして最上層に、例えばＳｉＮXなどによりパ
ッシベーション膜５８が形成される。なお、ゲート電極
４０及びソース電極５２は、互いに直交する方向に延在
形成され、その一端はパッシベーション膜５８に覆われ
ていない露出端部となっている。図９では、ソース電極
５２の露出端部２２のみを示している。なお、このアク
ティブマトリクス層３０の製造工程については周知であ
るので、その説明は省略する。
すると、透明基板１０上に例えばＭｏＴａなどのゲート
電極４０が形成され、その上にＳｉＯ2あるいはＳｉＮ
などのＳｉＮXのゲート絶縁膜４２が形成されている。
ゲート絶縁膜４２の上には、ゲート電極４０と対向する
位置にチャンネルとしてのアモルファスシリコン層４４
が形成される。このアモルファスシリコン層４４上に
は、ＳｉＮXなどのチャンネル保護膜４６の左右に、そ
れぞれ例えばｎ+アモルファスシリコン層４８，５０が
形成される。これらは、アモルファスシリコンＴＦＴ３
０のソース・ドレインとして機能する。ソースとなるｎ
+アモルファスシリコン層４８に導通して例えばＡｌの
ソース電極５２が形成され、ドレインとなるｎ+アモル
ファスシリコン層５０に導通して例えばＡｌのドレイン
電極５４が形成される。さらに、ドレイン電極５４と導
通して、例えばＩＴＯから成る透明画素電極５６が形成
される。そして最上層に、例えばＳｉＮXなどによりパ
ッシベーション膜５８が形成される。なお、ゲート電極
４０及びソース電極５２は、互いに直交する方向に延在
形成され、その一端はパッシベーション膜５８に覆われ
ていない露出端部となっている。図９では、ソース電極
５２の露出端部２２のみを示している。なお、このアク
ティブマトリクス層３０の製造工程については周知であ
るので、その説明は省略する。
【００９８】（工程２）図１０に示すように、透光性基
板（例えば石英基板）１００上に、分離層（例えば、Ｌ
ＰＣＶＤ法により形成されたアモルファスシリコン層）
１２０と、中間層（例えば、ＳｉＯ2膜）１４２と、ア
モルファスシリコン層（例えばＬＰＣＶＤ法により形成
される）１４３とを順次に積層形成し、続いて、アモル
ファスシリコン層１４３の全面に上方からレーザー光を
照射し、アニールを施す。これにより、アモルファスシ
リコン層１４３は再結晶化してポリシリコン層となる。
なお、この場合のレーザアニールをビームスキャンによ
って実施する場合には、上述の分離層１２０へのビーム
スキャンとは異なり、各回のビームのビーム中心同士が
重なるように、同一箇所に２度以上光照射されることが
好ましい。
板（例えば石英基板）１００上に、分離層（例えば、Ｌ
ＰＣＶＤ法により形成されたアモルファスシリコン層）
１２０と、中間層（例えば、ＳｉＯ2膜）１４２と、ア
モルファスシリコン層（例えばＬＰＣＶＤ法により形成
される）１４３とを順次に積層形成し、続いて、アモル
ファスシリコン層１４３の全面に上方からレーザー光を
照射し、アニールを施す。これにより、アモルファスシ
リコン層１４３は再結晶化してポリシリコン層となる。
なお、この場合のレーザアニールをビームスキャンによ
って実施する場合には、上述の分離層１２０へのビーム
スキャンとは異なり、各回のビームのビーム中心同士が
重なるように、同一箇所に２度以上光照射されることが
好ましい。
【００９９】（工程３）続いて、図１１に示すように、
レーザーアニールにより得られたポリシリコン層をパタ
ーニングして、アイランド１４４ａ，１４４ｂを形成す
る。
レーザーアニールにより得られたポリシリコン層をパタ
ーニングして、アイランド１４４ａ，１４４ｂを形成す
る。
【０１００】（工程４）図１２に示すように、アイラン
ド１４４ａ，１４４ｂを覆うゲート絶縁膜１４８ａ，１
４８ｂを、例えば、ＣＶＤ法により形成する。
ド１４４ａ，１４４ｂを覆うゲート絶縁膜１４８ａ，１
４８ｂを、例えば、ＣＶＤ法により形成する。
【０１０１】（工程５）図１３に示すように、ポリシリ
コンあるいはメタル等からなるゲート電極１５０ａ，１
５０ｂを形成する。
コンあるいはメタル等からなるゲート電極１５０ａ，１
５０ｂを形成する。
【０１０２】（工程６）図１４に示すように、ポリイミ
ド等からなるマスク層１７０を形成し、ゲート電極１５
０ｂおよびマスク層１７０をマスクとして用い、セルフ
アラインで、例えばボロン（Ｂ）のイオン注入を行う。
これによって、ｐ+層１７２ａ，１７２ｂが形成され
る。
ド等からなるマスク層１７０を形成し、ゲート電極１５
０ｂおよびマスク層１７０をマスクとして用い、セルフ
アラインで、例えばボロン（Ｂ）のイオン注入を行う。
これによって、ｐ+層１７２ａ，１７２ｂが形成され
る。
【０１０３】（工程７）図１５に示すように、ポリイミ
ド等からなるマスク層１７４を形成し、ゲート電極１５
０ａおよびマスク層１７４をマスクとして用い、セルフ
アラインで、例えばリン（Ｐ）のイオン注入を行う。こ
れによって、ｎ+層１４６ａ，１４６ｂが形成される。
ド等からなるマスク層１７４を形成し、ゲート電極１５
０ａおよびマスク層１７４をマスクとして用い、セルフ
アラインで、例えばリン（Ｐ）のイオン注入を行う。こ
れによって、ｎ+層１４６ａ，１４６ｂが形成される。
【０１０４】（工程８）図１６に示すように、層間絶縁
膜１５４を形成し、選択的にコンタクトホール形成後、
電極１５２ａ〜１５２ｄを形成する。
膜１５４を形成し、選択的にコンタクトホール形成後、
電極１５２ａ〜１５２ｄを形成する。
【０１０５】（工程９）次に、図１７に示すように、層
間絶縁膜１５４上に保護膜１７４を形成する。このと
き、アモルファスシリコン層２０の露出端部２２と電気
的に接続される電極の端部は、保護膜１７４に覆われな
い露出端部とされる。図１７では、電極１５２ａの露出
端部１４１を示している。
間絶縁膜１５４上に保護膜１７４を形成する。このと
き、アモルファスシリコン層２０の露出端部２２と電気
的に接続される電極の端部は、保護膜１７４に覆われな
い露出端部とされる。図１７では、電極１５２ａの露出
端部１４１を示している。
【０１０６】このようにして形成されたＣＭＯＳ構造の
ＴＦＴが、図３〜図６における被転写層（薄膜デバイス
層）１４０に該当する。
ＴＦＴが、図３〜図６における被転写層（薄膜デバイス
層）１４０に該当する。
【０１０７】（工程１０）上述した被転写層１４０は、
図１８に示すように、一枚の半導体ウエハ１８０に多数
同時に製造することができる。そこで、この半導体ウエ
ハ１８０をプローブ装置にセットし、半導体ウエハ１８
０上の各々被転写層１４０の露出端部１４１に触針をコ
ンタクトして、各々の被転写層１４０の電気的特性検査
を実施する。そして、不良と判定された被転写層１４０
にはインカーまたはスクラッチ針などにてマーキングす
る。
図１８に示すように、一枚の半導体ウエハ１８０に多数
同時に製造することができる。そこで、この半導体ウエ
ハ１８０をプローブ装置にセットし、半導体ウエハ１８
０上の各々被転写層１４０の露出端部１４１に触針をコ
ンタクトして、各々の被転写層１４０の電気的特性検査
を実施する。そして、不良と判定された被転写層１４０
にはインカーまたはスクラッチ針などにてマーキングす
る。
【０１０８】その後、半導体ウエハ１８０上の多数の被
転写層１４０を個々にダイシングする。この際、マーキ
ングの有無により、個々の被転写層１４０を、不良品と
良品とに選別しておく。なお、ダイシング後に、個々の
被転写層１４０の電気的特性検査を実施しても良い。
転写層１４０を個々にダイシングする。この際、マーキ
ングの有無により、個々の被転写層１４０を、不良品と
良品とに選別しておく。なお、ダイシング後に、個々の
被転写層１４０の電気的特性検査を実施しても良い。
【０１０９】（工程１１）図１９に示すように、透明基
板１０上及び露出端部２２上に、ＡＣＦ１６０を形成、
次に、そのＡＣＦ１６０を介して、良品の被転写層１４
０を貼り付け、熱と圧力とにより接着する。このとき、
アクティブマトリクス層２０の露出端部２２と、被転写
層１４０の露出端部１４１とは、ＡＣＦ１６０中の導電
粒子１６１を介して導通される。被転写層１４０は、透
明基板１０に搭載する数分だけ貼り付けられ、本実施の
形態では２つの被転写層１４０が透明基板１０に貼り付
けられる。
板１０上及び露出端部２２上に、ＡＣＦ１６０を形成、
次に、そのＡＣＦ１６０を介して、良品の被転写層１４
０を貼り付け、熱と圧力とにより接着する。このとき、
アクティブマトリクス層２０の露出端部２２と、被転写
層１４０の露出端部１４１とは、ＡＣＦ１６０中の導電
粒子１６１を介して導通される。被転写層１４０は、透
明基板１０に搭載する数分だけ貼り付けられ、本実施の
形態では２つの被転写層１４０が透明基板１０に貼り付
けられる。
【０１１０】（工程１２）図２０に示すように、透光性
基板１００の裏面から、例えば、Ｘｅ−Ｃｌエキシマレ
ーザー光を照射する。これにより、分離層１２０の層内
および／または界面において剥離を生じせしめる。この
結果、分離層１２０の結合力が低下するので、この分離
層１２０を境として、被転写層１４０より基板１００を
引き剥がす。
基板１００の裏面から、例えば、Ｘｅ−Ｃｌエキシマレ
ーザー光を照射する。これにより、分離層１２０の層内
および／または界面において剥離を生じせしめる。この
結果、分離層１２０の結合力が低下するので、この分離
層１２０を境として、被転写層１４０より基板１００を
引き剥がす。
【０１１１】さらに、分離層１２０をエッチングにより
除去する。これにより、図１に示すように、アクティブ
マトリクス層３０から成る画素領域１２が形成された透
明基板１０上に、ドライバ１４，１６が転写され、アク
ティブマトリクス基板１８が完成する。
除去する。これにより、図１に示すように、アクティブ
マトリクス層３０から成る画素領域１２が形成された透
明基板１０上に、ドライバ１４，１６が転写され、アク
ティブマトリクス基板１８が完成する。
【０１１２】（工程１３）最後に、このアクティブマト
リクス基板１８を用いて、図２１のように組み立てて液
晶パネルを製造する。
リクス基板１８を用いて、図２１のように組み立てて液
晶パネルを製造する。
【０１１３】図２１に示すように、アクティブマトリク
ス型の液晶パネルは、バックライト等の照明光源２０
０，偏光板２１０，アクティブマトリクス基板１８，液
晶２２０，対向基板２３０，偏光板２４０を具備する。
ス型の液晶パネルは、バックライト等の照明光源２０
０，偏光板２１０，アクティブマトリクス基板１８，液
晶２２０，対向基板２３０，偏光板２４０を具備する。
【０１１４】なお、なお、画素電極を金属で形成した場
合、反射板および偏光板２１０は不要となる。
合、反射板および偏光板２１０は不要となる。
【０１１５】図２１に示す構成部材を組み立てるに当た
って、まず、図２２に示すように、アクティブマトリク
ス基板１８と対向基板２３０とを貼り合わせる。この
際、予め、アクティブマトリクス基板１８の液晶５表示
利用域部１２の表面に配向膜を形成して配向処理が施さ
れる。図２２では、配向膜は省略してある。
って、まず、図２２に示すように、アクティブマトリク
ス基板１８と対向基板２３０とを貼り合わせる。この
際、予め、アクティブマトリクス基板１８の液晶５表示
利用域部１２の表面に配向膜を形成して配向処理が施さ
れる。図２２では、配向膜は省略してある。
【０１１６】対向基板２３０は、図２２に示すように、
アクティブマトリクス基板１８上の多数の画素電極５６
と対向する共通電極２３２が形成され、その表面が配向
処理されている。そして、対向基板２３０とアクティブ
マトリクマトリクス基板１８とを封止材（シール材）２
３４で封止し、両基板の間に液晶２３６を封入する。そ
の後に、図２１に示す各構成部材を積層することで、液
晶パネルが完成する。
アクティブマトリクス基板１８上の多数の画素電極５６
と対向する共通電極２３２が形成され、その表面が配向
処理されている。そして、対向基板２３０とアクティブ
マトリクマトリクス基板１８とを封止材（シール材）２
３４で封止し、両基板の間に液晶２３６を封入する。そ
の後に、図２１に示す各構成部材を積層することで、液
晶パネルが完成する。
【０１１７】（第３の実施の形態）本実施の形態は、図
２３に示すように、転写体である透明基板３００上に、
画像表示領域部１２と、ドライバ例えば２つのドライバ
１４，１６を転写して、アクティブマトリクス基板３１
０を製造するものである。このとき、透明基板３００上
には予め配線パタンーン３０２が形成されており、画素
領域１２、ドライバ１４，１６は、配線パンータ３０２
と導通するようにして転写される。
２３に示すように、転写体である透明基板３００上に、
画像表示領域部１２と、ドライバ例えば２つのドライバ
１４，１６を転写して、アクティブマトリクス基板３１
０を製造するものである。このとき、透明基板３００上
には予め配線パタンーン３０２が形成されており、画素
領域１２、ドライバ１４，１６は、配線パンータ３０２
と導通するようにして転写される。
【０１１８】以下、図２３に示すアクティブマトリクス
基板３１０の製造方法について、図２４〜図３０を参照
して説明する。なお、ドライバ１４，１６については、
第２の実施の形態にて説明した被転写層１４０をそのま
ま利用できるので、以下、画素領域１２の製造方法と、
その後の転写方法について説明する。なお、この第３の
実施の形態に用いる部材のうち、第２の実施の形態にて
用いた部材と同一機能を有する部材については、同一符
号を付してその説明を省略する。
基板３１０の製造方法について、図２４〜図３０を参照
して説明する。なお、ドライバ１４，１６については、
第２の実施の形態にて説明した被転写層１４０をそのま
ま利用できるので、以下、画素領域１２の製造方法と、
その後の転写方法について説明する。なお、この第３の
実施の形態に用いる部材のうち、第２の実施の形態にて
用いた部材と同一機能を有する部材については、同一符
号を付してその説明を省略する。
【０１１９】（工程１）図２４は、画素領域１２の元と
なるアモルファスシリコンＴＦＴ３０を含む被転写層４
００の製造工程を示している。ここで、被転写層４００
とは、ゲート電極４０、ゲート絶縁膜４２、チャンネル
となるアモルファスシリコン層４４、チャンネル保護膜
４６、ソース・ドレインとなるｎ+型アモルファスシリ
コン層４８，５０、ソース電極５２、ドレイン電極５
４、透明画素電極５６、パッシベーション膜５８及び後
述する中間層５９である。
なるアモルファスシリコンＴＦＴ３０を含む被転写層４
００の製造工程を示している。ここで、被転写層４００
とは、ゲート電極４０、ゲート絶縁膜４２、チャンネル
となるアモルファスシリコン層４４、チャンネル保護膜
４６、ソース・ドレインとなるｎ+型アモルファスシリ
コン層４８，５０、ソース電極５２、ドレイン電極５
４、透明画素電極５６、パッシベーション膜５８及び後
述する中間層５９である。
【０１２０】これらの被転写層４００は、アクティブマ
トリクス基板１８を構成する透明基板３００上に直接に
形成するのでなく、被転写層４００の製造のためにのみ
用いる基板例えば透明基板４０２上に形成される。この
透明基板４０２は、被転写層４００を形成するための最
高プロセス温度に耐える耐熱性を有する。
トリクス基板１８を構成する透明基板３００上に直接に
形成するのでなく、被転写層４００の製造のためにのみ
用いる基板例えば透明基板４０２上に形成される。この
透明基板４０２は、被転写層４００を形成するための最
高プロセス温度に耐える耐熱性を有する。
【０１２１】また、図２４では、透明基板４００上に例
えばアモルファスシリコンにて形成された第１の分離層
４０４を形成している。この第１の分離層４０４は、第
２の実施の形態における分離層１２０と同様に機能する
ものである。
えばアモルファスシリコンにて形成された第１の分離層
４０４を形成している。この第１の分離層４０４は、第
２の実施の形態における分離層１２０と同様に機能する
ものである。
【０１２２】本実施の形態ではさらに、第１分離層４０
４上に接して設けられる中間層５９を設けている。中間
層５９として、Ｓｉ０2、Ｓｉ3Ｎ4などの絶縁膜を使用
している。Ｓｉ０2膜（中間層）の厚みは、その形成目
的や発揮し得る機能の程度に応じて適宜決定されるが、
通常は、１０nm〜５μm程度であるのが好ましく、４０n
m〜１μm程度であるのがより好ましい。中間層は、種々
の目的で形成され、例えば、被転写層４００を物理的ま
たは化学的に保護する保護層，絶縁層，導電層，レーザ
ー光の遮光層，マイグレーション防止用のバリア層，反
射層としての機能の内の少なくとも１つを発揮するもの
が挙げられる。
４上に接して設けられる中間層５９を設けている。中間
層５９として、Ｓｉ０2、Ｓｉ3Ｎ4などの絶縁膜を使用
している。Ｓｉ０2膜（中間層）の厚みは、その形成目
的や発揮し得る機能の程度に応じて適宜決定されるが、
通常は、１０nm〜５μm程度であるのが好ましく、４０n
m〜１μm程度であるのがより好ましい。中間層は、種々
の目的で形成され、例えば、被転写層４００を物理的ま
たは化学的に保護する保護層，絶縁層，導電層，レーザ
ー光の遮光層，マイグレーション防止用のバリア層，反
射層としての機能の内の少なくとも１つを発揮するもの
が挙げられる。
【０１２３】なお、場合によっては、Ｓｉ０2膜等の中
間層を形成せず、第１分離層４０４上に直接ゲート電極
４０、ゲート絶縁膜４２などを形成してもよい。
間層を形成せず、第１分離層４０４上に直接ゲート電極
４０、ゲート絶縁膜４２などを形成してもよい。
【０１２４】本実施の形態ではさらに、中間層５９及び
第１分離層４０４にコンタクトホール５３を形成し、ソ
ース電極材料を該コンタクトホール５３に充填し、後に
第１分離層４０４より下層が除去された際に露出する露
出端部２２を形成している。なお、ゲート電極４０の露
出端部２２（図示せず）は、中間層５９に設けられるコ
ンタクトホールにゲート電極材料を充填することで形成
される。
第１分離層４０４にコンタクトホール５３を形成し、ソ
ース電極材料を該コンタクトホール５３に充填し、後に
第１分離層４０４より下層が除去された際に露出する露
出端部２２を形成している。なお、ゲート電極４０の露
出端部２２（図示せず）は、中間層５９に設けられるコ
ンタクトホールにゲート電極材料を充填することで形成
される。
【０１２５】（工程２）次に、図２５に示すように、被
転写層４００上に、第２分離層として例えば熱溶融性接
着層４１０を形成する。このとき、アモルファスシリコ
ンＴＦＴの表層に生じていた段差が、熱溶融性接着剤４
１０により平坦化される。
転写層４００上に、第２分離層として例えば熱溶融性接
着層４１０を形成する。このとき、アモルファスシリコ
ンＴＦＴの表層に生じていた段差が、熱溶融性接着剤４
１０により平坦化される。
【０１２６】この熱溶融性接着層４１０として、薄膜素
子への不純物（ナトリウム、カリウムなど）汚染の虞が
少ない、例えばプルーフワックス（商品名）などのエレ
クトロンワックスを挙げることができる。
子への不純物（ナトリウム、カリウムなど）汚染の虞が
少ない、例えばプルーフワックス（商品名）などのエレ
クトロンワックスを挙げることができる。
【０１２７】（工程３）さらに、図２５に示すように、
第２分離層である熱溶融性接着層４１０の上に、一次転
写体４２０を接着する。この一次転写体４２０は、被転
写層４００の製造後に接着されるものであるので、被転
写層４００の製造時のプロセス温度などに対する制約は
なく、常温時に保型性さえあればよい。本実施の形態で
はガラス基板、合成樹脂など、比較的安価で保型性のあ
る材料を用いている。
第２分離層である熱溶融性接着層４１０の上に、一次転
写体４２０を接着する。この一次転写体４２０は、被転
写層４００の製造後に接着されるものであるので、被転
写層４００の製造時のプロセス温度などに対する制約は
なく、常温時に保型性さえあればよい。本実施の形態で
はガラス基板、合成樹脂など、比較的安価で保型性のあ
る材料を用いている。
【０１２８】（工程４）次に、図２６に示すように、透
明基板４０２の裏面側から光を照射する。
明基板４０２の裏面側から光を照射する。
【０１２９】この光は、透明基板４０２を透過した後に
第１分離層４０４に照射される。これにより、第１分離
層４０４に層内剥離および／または界面剥離が生じ、結
合力が減少または消滅する。
第１分離層４０４に照射される。これにより、第１分離
層４０４に層内剥離および／または界面剥離が生じ、結
合力が減少または消滅する。
【０１３０】次に、透明基板４０２に力を加えて、この
基板４０２を第１分離層４０４から離脱させる。
基板４０２を第１分離層４０４から離脱させる。
【０１３１】（工程５）次に、被転写層４００の下面に
残存している第１分離層４０４を、例えば洗浄、エッチ
ング、アッシング、研磨等の方法またはこれらを組み合
わせた方法により除去する。これにより、図２７に示す
ように、被転写層（薄膜デバイス層）４００が、一次転
写体４２０に一次転写されたことになる。このとき、ソ
ース電極５２の一部は、コンタクトホール５３を介して
露出して、露出端部２２が形成される。ゲート電極４０
の一部も同様に露出される。
残存している第１分離層４０４を、例えば洗浄、エッチ
ング、アッシング、研磨等の方法またはこれらを組み合
わせた方法により除去する。これにより、図２７に示す
ように、被転写層（薄膜デバイス層）４００が、一次転
写体４２０に一次転写されたことになる。このとき、ソ
ース電極５２の一部は、コンタクトホール５３を介して
露出して、露出端部２２が形成される。ゲート電極４０
の一部も同様に露出される。
【０１３２】なお、離脱した透明基板４０２にも第１分
離層４０４の一部が付着している場合には同様に除去す
る。なお、基板４０２が石英ガラスのような高価な材
料、希少な材料で構成されている場合等には、基板４０
２は、好ましくは再利用（リサイクル）に供される。す
なわち、再利用したい基板４０２に対し、本発明を適用
することができ、有用性が高い。
離層４０４の一部が付着している場合には同様に除去す
る。なお、基板４０２が石英ガラスのような高価な材
料、希少な材料で構成されている場合等には、基板４０
２は、好ましくは再利用（リサイクル）に供される。す
なわち、再利用したい基板４０２に対し、本発明を適用
することができ、有用性が高い。
【０１３３】（工程６）次に、図２８に示すように、被
転写層４００を、透明基板３００上に導電性接着層４３
０を介して接着する。このとき、透明基板３００上に予
め形成された配線パンータ３０２と、被転写層４００の
露出端部２２とが対向される。
転写層４００を、透明基板３００上に導電性接着層４３
０を介して接着する。このとき、透明基板３００上に予
め形成された配線パンータ３０２と、被転写層４００の
露出端部２２とが対向される。
【０１３４】導電性接着層４３０としては、第２の実施
の形態と同様にＡＣＦを用い、露出端部２２と配線パタ
ーン３０２とは、その間に挟まれて加熱加圧される導電
粒子４３１を介して電気的に接続される。
の形態と同様にＡＣＦを用い、露出端部２２と配線パタ
ーン３０２とは、その間に挟まれて加熱加圧される導電
粒子４３１を介して電気的に接続される。
【０１３５】なお、二次転写体として機能する透明基板
３００は、平板であっても、湾曲板であってもよい。
また、二次転写体である透明基板３００は、被転写層４
００を形成するための基板４０２に比べ、耐熱性、耐食
性等の特性が劣るものであってもよい。その理由は、基
板４０２側に被転写層４００を形成し、その後、被転写
層４００を二次転写体である透明基板３００に転写する
ため、この透明基板３００に要求される特性、特に耐熱
性は、被転写層４００の形成の際の温度条件等に依存し
ないからである。この点は、一次転写体４２０について
も同様である。
３００は、平板であっても、湾曲板であってもよい。
また、二次転写体である透明基板３００は、被転写層４
００を形成するための基板４０２に比べ、耐熱性、耐食
性等の特性が劣るものであってもよい。その理由は、基
板４０２側に被転写層４００を形成し、その後、被転写
層４００を二次転写体である透明基板３００に転写する
ため、この透明基板３００に要求される特性、特に耐熱
性は、被転写層４００の形成の際の温度条件等に依存し
ないからである。この点は、一次転写体４２０について
も同様である。
【０１３６】したがって、被転写層４００の形成の際の
最高温度をＴmaxとしたとき、一次、二次転写体４２
０，３０の構成材料として、ガラス転移点（Ｔｇ）また
は軟化点がＴmax以下のものを用いることができる。例
えば、一次、二次転写体４２０，３００は、ガラス転移
点（Ｔｇ）または軟化点が好ましくは８００℃以下、よ
り好ましくは５００℃以下、さらに好ましくは３２０℃
以下の材料で構成することができる。
最高温度をＴmaxとしたとき、一次、二次転写体４２
０，３０の構成材料として、ガラス転移点（Ｔｇ）また
は軟化点がＴmax以下のものを用いることができる。例
えば、一次、二次転写体４２０，３００は、ガラス転移
点（Ｔｇ）または軟化点が好ましくは８００℃以下、よ
り好ましくは５００℃以下、さらに好ましくは３２０℃
以下の材料で構成することができる。
【０１３７】（工程７）次に、熱溶融性樹脂層４１０を
熱により溶融させ、この熱溶融性樹脂層４１０を境にし
て、被転写層４００を一次転写体４２０より引き剥が
す。さらに、ＴＦＴの下面に残存している熱溶融性樹脂
層４１０を、例えば有機溶剤により除去する。これによ
り、図２９の右側に示すように、被転写層４００が二次
転写体である透明基板３００に転写される。この図２９
のの右側の状態は、図２４に示す基板４０２及び第１分
離層４０４を、二次転写体である透明基板３００及び手
導電性接着層４３０に置き換えたものと同じとなる。従
って、ＴＦＴの製造工程に用いた基板４０２に対する被
転写層４００の積層関係が、二次転写体である透明基板
３００上にて確保される。このため、透明電極５６が露
出され、アクティブマトリクス基板として利用できる。
熱により溶融させ、この熱溶融性樹脂層４１０を境にし
て、被転写層４００を一次転写体４２０より引き剥が
す。さらに、ＴＦＴの下面に残存している熱溶融性樹脂
層４１０を、例えば有機溶剤により除去する。これによ
り、図２９の右側に示すように、被転写層４００が二次
転写体である透明基板３００に転写される。この図２９
のの右側の状態は、図２４に示す基板４０２及び第１分
離層４０４を、二次転写体である透明基板３００及び手
導電性接着層４３０に置き換えたものと同じとなる。従
って、ＴＦＴの製造工程に用いた基板４０２に対する被
転写層４００の積層関係が、二次転写体である透明基板
３００上にて確保される。このため、透明電極５６が露
出され、アクティブマトリクス基板として利用できる。
【０１３８】（工程８）次に、図２９の左側に示すよう
に、ドライバ１４，１６に対応する被転写層１４０を、
透明基板３００上に導電性接着層４４０を介して接着す
る。このとき、透明基板３００上に予め形成された配線
パンータ３０２と、被転写層１４０の露出端部１４１と
が対向される。
に、ドライバ１４，１６に対応する被転写層１４０を、
透明基板３００上に導電性接着層４４０を介して接着す
る。このとき、透明基板３００上に予め形成された配線
パンータ３０２と、被転写層１４０の露出端部１４１と
が対向される。
【０１３９】導電性接着層４４０としてＡＣＦを用い、
露出端部１４１と配線パターン３０２とは、その間に挟
まれて加熱加圧される導電粒子４４１を介して電気的に
接続される。
露出端部１４１と配線パターン３０２とは、その間に挟
まれて加熱加圧される導電粒子４４１を介して電気的に
接続される。
【０１４０】（工程９）図２９の左側に示すように、基
板１００の裏面から、例えば、Ｘｅ−Ｃｌエキシマレー
ザー光を照射する。これにより、分離層１２０の層内お
よび／または界面において剥離を生じせしめる。この結
果、分離層１２０の結合力が低下するので、この分離層
１２０を境として、被転写層１４０より基板１００を引
き剥がす。
板１００の裏面から、例えば、Ｘｅ−Ｃｌエキシマレー
ザー光を照射する。これにより、分離層１２０の層内お
よび／または界面において剥離を生じせしめる。この結
果、分離層１２０の結合力が低下するので、この分離層
１２０を境として、被転写層１４０より基板１００を引
き剥がす。
【０１４１】さらに、分離層１２０をエッチングにより
除去する。これにより、図２３に示すように、透明基板
３００上にて、かつ配線パターン３０２と導通された状
態にて、画素領域１２及びドライバ１４，１６が転写さ
れ、アクティブマトリクス基板３１０が完成する。
除去する。これにより、図２３に示すように、透明基板
３００上にて、かつ配線パターン３０２と導通された状
態にて、画素領域１２及びドライバ１４，１６が転写さ
れ、アクティブマトリクス基板３１０が完成する。
【０１４２】（工程１０）最後に、このアクティブマト
リクス基板３１０を用いて、図２１のように組み立てて
液晶パネルを製造する。この際、図３０の通り、アクテ
ィブマトリクス基板３１０と対向基板２３０とがシール
材貼り合わされて、その間に液晶２３６を封入する封入
工程が実施される。
リクス基板３１０を用いて、図２１のように組み立てて
液晶パネルを製造する。この際、図３０の通り、アクテ
ィブマトリクス基板３１０と対向基板２３０とがシール
材貼り合わされて、その間に液晶２３６を封入する封入
工程が実施される。
【０１４３】なお、第３の実施の形態では、画素領域１
２を２度転写により基板３００上に転写したが、ドライ
バ１４，１６の場合と同様に１度転写で行うことも可能
である。このとき、１度転写により透明画素電極が露出
するように構成すればよい。
２を２度転写により基板３００上に転写したが、ドライ
バ１４，１６の場合と同様に１度転写で行うことも可能
である。このとき、１度転写により透明画素電極が露出
するように構成すればよい。
【０１４４】
【実施例】次に、ドライバ１４，１６の製造に関する具
体的実施例について説明する。
体的実施例について説明する。
【０１４５】（実施例１）縦５０mm×横５０mm×厚さ
１．１mmの石英基板（軟化点：１６３０℃、歪点：１０
７０℃、エキシマレーザの透過率：ほぼ１００％）を用
意し、この石英基板の片面に、分離層（レーザ光吸収
層）として非晶質シリコン（ａ−Ｓｉ）膜を低圧ＣＶＤ
法（Ｓｉ2 Ｈ6 ガス、４２５℃）により形成した。分離
層の膜厚は、１００nmであった。
１．１mmの石英基板（軟化点：１６３０℃、歪点：１０
７０℃、エキシマレーザの透過率：ほぼ１００％）を用
意し、この石英基板の片面に、分離層（レーザ光吸収
層）として非晶質シリコン（ａ−Ｓｉ）膜を低圧ＣＶＤ
法（Ｓｉ2 Ｈ6 ガス、４２５℃）により形成した。分離
層の膜厚は、１００nmであった。
【０１４６】次に、分離層上に、中間層としてＳｉＯ2
膜をＥＣＲ−ＣＶＤ法（ＳｉＨ4 ＋Ｏ2 ガス、１００
℃）により形成した。中間層の膜厚は、２００nmであっ
た。
膜をＥＣＲ−ＣＶＤ法（ＳｉＨ4 ＋Ｏ2 ガス、１００
℃）により形成した。中間層の膜厚は、２００nmであっ
た。
【０１４７】次に、中間層上に、被転写層として膜厚５
０nmの非晶質シリコン膜を低圧ＣＶＤ法（Ｓｉ2 Ｈ6 ガ
ス、４２５℃）により形成し、この非晶質シリコン膜に
レーザ光（波長３０８nm）を照射して、結晶化させ、ポ
リシリコン膜とした。その後、このポリシリコン膜に対
し、所定のパターンニングを施し、薄膜トランジスタの
ソース・ドレイン・チャネルとなる領域を形成した。こ
の後、１０００°Ｃ以上の高温によりポリシリコン膜表
面を熱酸化してゲート絶縁膜ＳｉＯ2 を形成した後、ゲ
ート絶縁膜上にゲート電極（ポリシリコンにＭｏ等の高
融点金属が積層形成された構造）を形成し、ゲート電極
をマスクとしてイオン注入することによって、自己整合
的（セルファライン）にソース・ドレイン領域を形成
し、薄膜トランジスタを形成した。この後、必要に応じ
て、ソース・ドレイン領域に接続される電極及び配線、
ゲート電極につながる配線が形成される。これらの電極
や配線にはＡｌが使用されるが、これに限定されるもの
ではない。また、後工程のレーザー照射によりＡｌの溶
融が心配される場合は、Ａｌよりも高融点の金属（後工
程のレーザー照射により溶融しないもの）を使用しても
よい。最後にパッシベーション膜を形成し、その際ソー
ス線、ゲート線の端部を露出させた。
０nmの非晶質シリコン膜を低圧ＣＶＤ法（Ｓｉ2 Ｈ6 ガ
ス、４２５℃）により形成し、この非晶質シリコン膜に
レーザ光（波長３０８nm）を照射して、結晶化させ、ポ
リシリコン膜とした。その後、このポリシリコン膜に対
し、所定のパターンニングを施し、薄膜トランジスタの
ソース・ドレイン・チャネルとなる領域を形成した。こ
の後、１０００°Ｃ以上の高温によりポリシリコン膜表
面を熱酸化してゲート絶縁膜ＳｉＯ2 を形成した後、ゲ
ート絶縁膜上にゲート電極（ポリシリコンにＭｏ等の高
融点金属が積層形成された構造）を形成し、ゲート電極
をマスクとしてイオン注入することによって、自己整合
的（セルファライン）にソース・ドレイン領域を形成
し、薄膜トランジスタを形成した。この後、必要に応じ
て、ソース・ドレイン領域に接続される電極及び配線、
ゲート電極につながる配線が形成される。これらの電極
や配線にはＡｌが使用されるが、これに限定されるもの
ではない。また、後工程のレーザー照射によりＡｌの溶
融が心配される場合は、Ａｌよりも高融点の金属（後工
程のレーザー照射により溶融しないもの）を使用しても
よい。最後にパッシベーション膜を形成し、その際ソー
ス線、ゲート線の端部を露出させた。
【０１４８】次に、前記薄膜トランジスタの上に、導電
性接着剤を塗布しさらにその塗膜に、転写体として縦２
００mm×横３００mm×厚さ１．１mmの大型の透明なガラ
ス基板（ソーダガラス、軟化点：７４０℃、歪点：５１
１℃）を接合した。ガラス基板には予め配線パターンが
形成され、その配線パターンとの導通を取るために、予
め位置合わせした後に接合した。
性接着剤を塗布しさらにその塗膜に、転写体として縦２
００mm×横３００mm×厚さ１．１mmの大型の透明なガラ
ス基板（ソーダガラス、軟化点：７４０℃、歪点：５１
１℃）を接合した。ガラス基板には予め配線パターンが
形成され、その配線パターンとの導通を取るために、予
め位置合わせした後に接合した。
【０１４９】次に、Ｘｅ−Ｃｌエキシマレーザ（波長：
３０８nm）を石英基板側から照射し、分離層に剥離（層
内剥離および界面剥離）を生じさせた。照射したＸｅ−
Ｃｌエキシマレーザのエネルギー密度は、２５０mJ/c
m2、照射時間は、２０nsecであった。なお、エキシマレ
ーザの照射は、スポットビーム照射とラインビーム照射
とがあり、スポットビーム照射の場合は、所定の単位領
域（例えば８mm×８mm）にスポット照射していく。ま
た、ラインビーム照射の場合は、所定の単位領域（例え
ば３７８mm×０．１mmや３７８mm×０．３mm（これらは
エネルギーの９０％以上が得られる領域））を同じくし
ていく。
３０８nm）を石英基板側から照射し、分離層に剥離（層
内剥離および界面剥離）を生じさせた。照射したＸｅ−
Ｃｌエキシマレーザのエネルギー密度は、２５０mJ/c
m2、照射時間は、２０nsecであった。なお、エキシマレ
ーザの照射は、スポットビーム照射とラインビーム照射
とがあり、スポットビーム照射の場合は、所定の単位領
域（例えば８mm×８mm）にスポット照射していく。ま
た、ラインビーム照射の場合は、所定の単位領域（例え
ば３７８mm×０．１mmや３７８mm×０．３mm（これらは
エネルギーの９０％以上が得られる領域））を同じくし
ていく。
【０１５０】この後、石英基板とガラス基板（転写体）
とを分離層において引き剥がし、石英基板上に形成され
た薄膜トランジスタおよび中間層を、ガラス基板側に転
写した。
とを分離層において引き剥がし、石英基板上に形成され
た薄膜トランジスタおよび中間層を、ガラス基板側に転
写した。
【０１５１】その後、ガラス基板側の中間層の表面に付
着した分離層を、エッチングや洗浄またはそれらの組み
合わせにより除去した。また、石英基板についても同様
の処理を行い、再使用に供した。
着した分離層を、エッチングや洗浄またはそれらの組み
合わせにより除去した。また、石英基板についても同様
の処理を行い、再使用に供した。
【０１５２】なお、転写体となるガラス基板が石英基板
より大きな基板であれば、本実施例のような石英基板か
らガラス基板への転写を、平面的に異なる領域に繰り返
して実施し、ガラス基板上に、石英基板に形成可能な薄
膜トランジスタの数より多くの薄膜トランジスタを形成
することができる。さらに、ガラス基板上に繰り返し積
層し、同様により多くの薄膜トランジスタを形成するこ
とができる。
より大きな基板であれば、本実施例のような石英基板か
らガラス基板への転写を、平面的に異なる領域に繰り返
して実施し、ガラス基板上に、石英基板に形成可能な薄
膜トランジスタの数より多くの薄膜トランジスタを形成
することができる。さらに、ガラス基板上に繰り返し積
層し、同様により多くの薄膜トランジスタを形成するこ
とができる。
【０１５３】（実施例２）分離層を、Ｈ（水素）を２０
at％含有する非晶質シリコン膜とした以外は実施例１と
同様にして、薄膜トランジスタの転写を行った。
at％含有する非晶質シリコン膜とした以外は実施例１と
同様にして、薄膜トランジスタの転写を行った。
【０１５４】なお、非晶質シリコン膜中のＨ量の調整
は、低圧ＣＶＤ法による成膜時の条件を適宜設定するこ
とにより行った。
は、低圧ＣＶＤ法による成膜時の条件を適宜設定するこ
とにより行った。
【０１５５】（実施例３）分離層を、スピンコートによ
りゾル−ゲル法で形成したセラミックス薄膜（組成：Ｐ
ｂＴｉＯ3 、膜厚：２００nm）とした以外は実施例１と
同様にして、薄膜トランジスタの転写を行った。
りゾル−ゲル法で形成したセラミックス薄膜（組成：Ｐ
ｂＴｉＯ3 、膜厚：２００nm）とした以外は実施例１と
同様にして、薄膜トランジスタの転写を行った。
【０１５６】（実施例４）分離層を、スパッタリングに
より形成したセラミックス薄膜（組成：ＢａＴｉＯ3 、
膜厚：４００nm）とした以外は実施例１と同様にして、
薄膜トランジスタの転写を行った。
より形成したセラミックス薄膜（組成：ＢａＴｉＯ3 、
膜厚：４００nm）とした以外は実施例１と同様にして、
薄膜トランジスタの転写を行った。
【０１５７】（実施例５）分離層を、レーザ−アブレー
ション法により形成したセラミックス薄膜（組成：Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）、膜厚：５０nm）とした
以外は実施例１と同様にして、薄膜トランジスタの転写
を行った。
ション法により形成したセラミックス薄膜（組成：Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）、膜厚：５０nm）とした
以外は実施例１と同様にして、薄膜トランジスタの転写
を行った。
【０１５８】（実施例６）分離層を、スピンコートによ
り形成したポリイミド膜（膜厚：２００nm）とした以外
は実施例１と同様にして、薄膜トランジスタの転写を行
った。
り形成したポリイミド膜（膜厚：２００nm）とした以外
は実施例１と同様にして、薄膜トランジスタの転写を行
った。
【０１５９】（実施例７）分離層を、スピンコートによ
り形成したポリフェニレンサルファイド膜（膜厚：２０
０nm）とした以外は実施例１と同様にして、薄膜トラン
ジスタの転写を行った。
り形成したポリフェニレンサルファイド膜（膜厚：２０
０nm）とした以外は実施例１と同様にして、薄膜トラン
ジスタの転写を行った。
【０１６０】（実施例８）分離層を、スパッタリングに
より形成したＡｌ層（膜厚：３００nm）とした以外は実
施例１と同様にして、薄膜トランジスタの転写を行っ
た。
より形成したＡｌ層（膜厚：３００nm）とした以外は実
施例１と同様にして、薄膜トランジスタの転写を行っ
た。
【０１６１】（実施例９）照射光として、Ｋｒ−Ｆエキ
シマレーザ（波長：２４８nm）を用いた以外は実施例２
と同様にして、薄膜トランジスタの転写を行った。な
お、照射したレーザのエネルギー密度は、２５０mJ/c
m2、照射時間は、２０nsecであった。
シマレーザ（波長：２４８nm）を用いた以外は実施例２
と同様にして、薄膜トランジスタの転写を行った。な
お、照射したレーザのエネルギー密度は、２５０mJ/c
m2、照射時間は、２０nsecであった。
【０１６２】（実施例１０）照射光として、Ｎｄ−ＹＡ
ＩＧレーザ（波長：１０６８nm）を用いた以外は実施例
２と同様にして薄膜トランジスタの転写を行った。な
お、照射したレーザのエネルギー密度は、４００mJ/c
m2、照射時間は、２０nsecであった。
ＩＧレーザ（波長：１０６８nm）を用いた以外は実施例
２と同様にして薄膜トランジスタの転写を行った。な
お、照射したレーザのエネルギー密度は、４００mJ/c
m2、照射時間は、２０nsecであった。
【０１６３】（実施例１１）被転写層として、高温プロ
セス１０００℃によるポリシリコン膜（膜厚８０nm）の
薄膜トランジスタとした以外は実施例１と同様にして、
薄膜トランジスタの転写を行った。
セス１０００℃によるポリシリコン膜（膜厚８０nm）の
薄膜トランジスタとした以外は実施例１と同様にして、
薄膜トランジスタの転写を行った。
【０１６４】（実施例１２）転写体として、ポリカーボ
ネート（ガラス転移点：１３０℃）製の透明基板を用い
た以外は実施例１と同様にして、薄膜トランジスタの転
写を行った。
ネート（ガラス転移点：１３０℃）製の透明基板を用い
た以外は実施例１と同様にして、薄膜トランジスタの転
写を行った。
【０１６５】（実施例１３）転写体として、ＡＳ樹脂
（ガラス転移点：７０〜９０℃）製の透明基板を用いた
以外は実施例２と同様にして、薄膜トランジスタの転写
を行った。
（ガラス転移点：７０〜９０℃）製の透明基板を用いた
以外は実施例２と同様にして、薄膜トランジスタの転写
を行った。
【０１６６】（実施例１４）転写体として、ポリメチル
メタクリレート（ガラス転移点：７０〜９０℃）製の透
明基板を用いた以外は実施例３と同様にして、薄膜トラ
ンジスタの転写を行った。
メタクリレート（ガラス転移点：７０〜９０℃）製の透
明基板を用いた以外は実施例３と同様にして、薄膜トラ
ンジスタの転写を行った。
【０１６７】（実施例１５）転写体として、ポリエチレ
ンテレフタレート（ガラス転移点：６７℃）製の透明基
板を用いた以外は、実施例５と同様にして、薄膜トラン
ジスタの転写を行った。
ンテレフタレート（ガラス転移点：６７℃）製の透明基
板を用いた以外は、実施例５と同様にして、薄膜トラン
ジスタの転写を行った。
【０１６８】（実施例１６）転写体として、高密度ポリ
エチレン（ガラス転移点：７７〜９０℃）製の透明基板
を用いた以外は実施例６と同様にして、薄膜トランジス
タの転写を行った。 （実施例１７）転写体として、ポリアミド（ガラス転移
点：１４５℃）製の透明基板を用いた以外は実施例９と
同様にして、薄膜トランジスタの転写を行った。
エチレン（ガラス転移点：７７〜９０℃）製の透明基板
を用いた以外は実施例６と同様にして、薄膜トランジス
タの転写を行った。 （実施例１７）転写体として、ポリアミド（ガラス転移
点：１４５℃）製の透明基板を用いた以外は実施例９と
同様にして、薄膜トランジスタの転写を行った。
【０１６９】（実施例１８）転写体として、エポキシ樹
脂（ガラス転移点：１２０℃）製の透明基板を用いた以
外は実施例１０と同様にして、薄膜トランジスタの転写
を行った。
脂（ガラス転移点：１２０℃）製の透明基板を用いた以
外は実施例１０と同様にして、薄膜トランジスタの転写
を行った。
【０１７０】（実施例１９）転写体として、ポリメチル
メタクリレート（ガラス転移点：７０〜９０℃）製の透
明基板を用いた以外は実施例１１と同様にして、薄膜ト
ランジスタの転写を行った。
メタクリレート（ガラス転移点：７０〜９０℃）製の透
明基板を用いた以外は実施例１１と同様にして、薄膜ト
ランジスタの転写を行った。
【０１７１】実施例１〜１９について、それぞれ、転写
された薄膜トランジスタの状態を肉眼と顕微鏡とで視観
察したところ、いずれも、欠陥やムラがなく、均一に転
写がなされていた。
された薄膜トランジスタの状態を肉眼と顕微鏡とで視観
察したところ、いずれも、欠陥やムラがなく、均一に転
写がなされていた。
【０１７２】以上述べたように、本発明では、転写技術
を用いることで、画素領域にはオフ時の案抵抗が高いア
モルファスシリコンＴＦＴなどをスイッチング素子とし
て用い、そのドライバには移動度が高く高速応答可能な
ポリシリコンＴＦＴなどを能動素子として用いながら
も、画素領域及びそのドライバを一枚の基板に形成する
ことができる。
を用いることで、画素領域にはオフ時の案抵抗が高いア
モルファスシリコンＴＦＴなどをスイッチング素子とし
て用い、そのドライバには移動度が高く高速応答可能な
ポリシリコンＴＦＴなどを能動素子として用いながら
も、画素領域及びそのドライバを一枚の基板に形成する
ことができる。
【０１７３】
【図１】本発明の第１の実施の形態に係る液晶パネル用
基板を概略的に示す平面図である。
基板を概略的に示す平面図である。
【図２】本発明の液晶パネル用基板の製造方法の第１の
実施の形態における第１の工程を示す断面図である。
実施の形態における第１の工程を示す断面図である。
【図３】（Ａ）（Ｂ）は、本発明の液晶パネル用基板の
製造方法の第１の実施の形態における第２，第３の工程
を示す断面図である。
製造方法の第１の実施の形態における第２，第３の工程
を示す断面図である。
【図４】本発明の液晶パネル用基板の製造方法の第１の
実施の形態における第４の工程を示す断面図である。
実施の形態における第４の工程を示す断面図である。
【図５】本発明の液晶パネル用基板の製造方法の第１の
実施の形態における第５の工程を示す断面図である。
実施の形態における第５の工程を示す断面図である。
【図６】本発明の液晶パネル用基板の製造方法の第１の
実施の形態における第６の工程を示す断面図である。
実施の形態における第６の工程を示す断面図である。
【図７】第１の基板（図１の基板１００）のレーザー光
の波長に対する透過率の変化を示す図である。
の波長に対する透過率の変化を示す図である。
【図８】本発明の液晶パネル用基板の回路構成を概略的
に示す図である。
に示す図である。
【図９】本発明の液晶パネル用基板の製造方法の第２の
実施の形態における第１の工程を示す断面図である。
実施の形態における第１の工程を示す断面図である。
【図１０】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第２の工程を示す断面図である。
の実施の形態における第２の工程を示す断面図である。
【図１１】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第３の工程を示す断面図である。
の実施の形態における第３の工程を示す断面図である。
【図１２】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第４の工程を示す断面図である。
の実施の形態における第４の工程を示す断面図である。
【図１３】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第５の工程を示す断面図である。
の実施の形態における第５の工程を示す断面図である。
【図１４】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第６の工程を示す断面図である。
の実施の形態における第６の工程を示す断面図である。
【図１５】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第７の工程を示す断面図である。
の実施の形態における第７の工程を示す断面図である。
【図１６】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第８の工程を示す断面図である。
の実施の形態における第８の工程を示す断面図である。
【図１７】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第９の工程を示す断面図である。
の実施の形態における第９の工程を示す断面図である。
【図１８】駆動回路が多数同時に形成される半導体ウエ
ハを用いて検査工程、ダイシング工程を実施する第１０
工程を説明するための図である。
ハを用いて検査工程、ダイシング工程を実施する第１０
工程を説明するための図である。
【図１９】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第１１の工程を示す断面図であ
る。
の実施の形態における第１１の工程を示す断面図であ
る。
【図２０】本発明の液晶パネル用基板の製造方法の第２
の実施の形態における第１２の工程を示す断面図であ
る。
の実施の形態における第１２の工程を示す断面図であ
る。
【図２１】液晶パネルの組立工程である第１３工程を説
明するための図である。
明するための図である。
【図２２】液晶パネルの要部の断面構造を示す図であ
る。
る。
【図２３】本発明の第３の実施の形態に係る液晶パネル
用基板を概略的に示す平面図である。
用基板を概略的に示す平面図である。
【図２４】本発明の液晶パネル用基板の製造方法の第３
の実施の形態における第１の工程を示す断面図である。
の実施の形態における第１の工程を示す断面図である。
【図２５】本発明の液晶パネル用基板の製造方法の第３
の実施の形態における第２，３の工程を示す断面図であ
る。
の実施の形態における第２，３の工程を示す断面図であ
る。
【図２６】本発明の液晶パネル用基板の製造方法の第３
の実施の形態における第４の工程を示す断面図である。
の実施の形態における第４の工程を示す断面図である。
【図２７】本発明の液晶パネル用基板の製造方法の第３
の実施の形態における第５の工程を示す断面図である。
の実施の形態における第５の工程を示す断面図である。
【図２８】本発明の液晶パネル用基板の製造方法の第３
の実施の形態における第６の工程を示す断面図である。
の実施の形態における第６の工程を示す断面図である。
【図２９】本発明の液晶パネル用基板の製造方法の第３
の実施の形態における第７〜９の工程を示す断面図であ
る。
の実施の形態における第７〜９の工程を示す断面図であ
る。
【図３０】本発明の液晶パネル用基板の製造方法の第３
の実施の形態における第１０工程を示す断面図である。
の実施の形態における第１０工程を示す断面図である。
【図３１】駆動回路中のシフトレジスタの回路図であ
る。
る。
【図３２】図３２のシフトレジスタの動作タイミングチ
ャートである。
ャートである。
１０ 基板（第１の基板） １２ 画素領域 １４，１６ ドライバ １８，３１０ アクティブマトリクス基板 ２０ アクティブマトリクス層 ２２ 露出端部（電極露出部） ３０ アモルファスシリコンＴＦＴ ３２，３４ ポリシリコンＴＦＴ ５６ 画素電極 ５９ 第１分離層 １００ 基板（第２の基板，第２の製造用基板） １２０ 分離層（レーザー吸収層） １４０ 被転写層 １４１ 露出端部（電極露出部） １６０，４３０，４４０ 導電性接着層 ２２０ 液晶 ２３０ 対向基板 ３００ 転写基板 ３０２ 配線パターン ４００ 被転写層 ４０２ 第１の製造用基板 ４１０ 第２分離層 ４２０ 一次転写体
Claims (21)
- 【請求項１】 第１の基板上に画素領域と駆動回路とを
有する液晶パネル用基板の製造方法であって、 前記第１の基板上の前記画素領域に、第１の半導体装置
をスイッチング素子とする複数の画素と、該複数の画素
に接続された第１の電極配線群とを形成し、前記第１の
電極配線群の端子となる部分を露出させて第１の電極露
出部とする第１工程と、 前記第１の基板とは異なる第２の基板を用いて、前記駆
動回路の能動素子であって半導体層が単結晶または多結
晶シリコンである複数の第２の半導体装置と、該複数の
第２の半導体装置に接続された第２の電極配線群とを含
む被転写層を形成し、前記第２の電極配線群の端子とな
る部分を露出させて第２の電極露出部とする第２工程
と、 前記第１，第２の電極露出部が導通する位置関係にて、
前記第１の基板上に前記被転写層を転写する第３工程
と、 を有することを特徴とする液晶パネル用基板の製造方
法。 - 【請求項２】 請求項１において、 前記第１の半導体装置が、アモルファスシリコンをチャ
ネルとする薄膜トランジスタであり、前記第２の半導体
装置が、多結晶シリコンをチャネルとする薄膜トランジ
スタであることを特徴とする液晶パネル用基板の製造方
法。 - 【請求項３】 請求項１または２において、 前記被転写層より前記第２の基板を除去する第４工程を
さらに有することを特徴とする液晶パネル用基板の製造
方法。 - 【請求項４】 請求項３において、 前記第２工程では、前記第２の基板上に分離層を形成
し、前記分離層上に前記被転写層を形成し、 前記第４工程では、前記分離層を境として、前記被転写
層より前記第２の基板を除去することを特徴とする液晶
パネル用基板の製造方法。 - 【請求項５】 請求項１乃至４のいずれかにおいて、 前記第２工程は、一枚の前記第２の基板上に、複数の前
記被転写層を同時に形成する工程と、複数の前記被転写
層を個々に分離する工程と、を含むことを特徴とする液
晶パネル用基板の製造方法。 - 【請求項６】 請求項５において、 前記第２工程は、同時に形成された複数の前記被転写層
の電気的特性を検査する検査工程を有し、 前記第３工程は、前記検査工程にて良品と判別された被
転写層を前記第１の基板上に転写する工程を含むことを
特徴とする液晶パネル用基板の製造方法。 - 【請求項７】 請求項１乃至６のいずれかにおいて、 前記第３工程は、前記第１の基板上の複数の領域にて、
それぞれ被転写層を転写する工程を有することを特徴と
する液晶パネル用基板の製造方法。 - 【請求項８】 請求項１乃至７のいずれかにおいて、 前記第３工程は、異方性導電膜を介在させて、前記第１
の基板と前記被転写層とを接続することを特徴とする液
晶パネル用基板の製造方法。 - 【請求項９】 請求項１乃至８のいずれかにおいて、 前記第１工程は、前記第１の半導体装置及び第１の電極
配線群を第１の設計ルールに従って形成し、 前記第２工程は、前記第２の半導体装置及び第２の電極
配線群を、前記第１の設計ルールよりも最小線幅が小と
なる第２の設計ルールに従って形成することを特徴とす
る液晶パネル用基板の製造方法。 - 【請求項１０】 転写基板上に画素領域と駆動回路を転
写して液晶パネル用基板を製造する方法であって、 前記転写基板とは異なる第１の製造用基板を用いて、第
１の半導体装置をスイッチング素子とする複数の画素
と、該複数の画素に接続された第１の電極配線群とをを
含む第１の被転写層を形成し、前記第１の電極配線群の
端子となる部分を露出させて第１の電極露出部とする第
１工程と、 前記転写基板とは異なる第２の製造用基板を用いて、前
記駆動回路の能動素子であってかつ半導体層が単結晶ま
たは多結晶である複数の第２の半導体装置と、該複数の
第２の半導体装置に接続された第２の電極配線群とを含
む第２の被転写層を形成し、前記第２の電極配線群の端
子となる部分を露出させて第２の電極露出部とする第２
工程と、 前記転写基板上に、配線層を形成する第３の工程と、 前記転写基板上に形成された配線層に対して、第１，第
２の電極露出部が対向する位置関係にて、前記転写基板
上に前記第１，第２の被転写層を転写する第４工程と、 少なくとも前記第１の製造用基板を、前記第１の被転写
層より除去する第５工程と、 を有することを特徴とする液晶パネル用基板の製造方
法。 - 【請求項１１】 請求項１０において、 前記第１の半導体装置が、アモルファスシリコンをチャ
ネルとする薄膜トランジスタであり、前記第２の半導体
装置が、ポリシリコンをチャネルとする薄膜トランジス
タであることを特徴とする液晶パネル用基板の製造方
法。 - 【請求項１２】 請求項１０または１１において、 前記第５工程では、前記第２の製造用基板を前記第２の
被転写層より除去する工程を含むことを特徴とする液晶
パネル用基板の製造方法。 - 【請求項１３】 請求項１２において、 前記第１，第２工程では、前記第１，第２の製造用基板
上にそれぞれ分離層を形成し、各々の前記分離層上に前
記第１，第２の被転写層をそれぞれ形成し、 前記第５工程では、各々前記分離層を境として、前記第
１，第２の被転写層より前記第１，第２の製造用基板を
それぞれ除去することを特徴とする液晶パネル用基板の
製造方法。 - 【請求項１４】 請求項１０乃至１３のいずれかにおい
て、 前記第１，第２工程は、一枚の前記第１，第２の製造用
基板上に、複数の前記第１，第２の被転写層をそれぞれ
同時に形成する工程と、複数の前記第１，第２の被転写
層をそれぞれ個々に分離する工程と、を含むことを特徴
とする液晶パネル用基板の製造方法。 - 【請求項１５】 請求項１４において、 前記第１，第２工程は、同時に形成された複数の前記第
１，第２の被転写層の電気的特性を検査する検査工程を
有し、 前記第４工程は、前記検査工程にて良品と判別された第
１，第２の被転写層を前記転写基板上に転写する工程を
含むことを特徴とする液晶パネル用基板の製造方法。 - 【請求項１６】 請求項１０乃至１５のいずれかにおい
て、 前記第４工程は、前記転写基板上の複数の領域にて、第
１の被転写層および第２の被転写層のいずれか一方また
は双方を転写する工程を有することを特徴とする液晶パ
ネル用基板の製造方法。 - 【請求項１７】 請求項１０乃至１６のいずれかにおい
て、 前記第４工程は、異方性導電膜を介在させて、前記転写
基板と前記第１，第２の被転写層とを接続することを特
徴とする液晶パネル用基板の製造方法。 - 【請求項１８】 請求項１０乃至１７のいずれかにおい
て、 前記第１工程は、前記第１の半導体装置及び第１の電極
配線群を第１の設計ルールに従って形成し、 前記第２工程は、前記第２の半導体装置及び第２の電極
配線群を、前記第１の設計ルールよりも最小線幅が小と
なる第２の設計ルールに従って形成することを特徴とす
る液晶パネル用基板の製造方法。 - 【請求項１９】 請求項１乃至１８のいずれかに記載の
方法にて製造された液晶パネル用基板。 - 【請求項２０】 請求項１乃至１８のいずれかに記載の
方法にて液晶パネル用基板を製造する工程と、 前記液晶パネル用基板と対向基板とを対向させて貼り合
わせ、その間に液晶を封入する工程と、 を有することを特徴とする液晶パネルの製造方法。 - 【請求項２１】 請求項２０に記載の方法により製造さ
れた液晶パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19319897A JP3738798B2 (ja) | 1997-07-03 | 1997-07-03 | アクティブマトリクス基板の製造方法及び液晶パネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19319897A JP3738798B2 (ja) | 1997-07-03 | 1997-07-03 | アクティブマトリクス基板の製造方法及び液晶パネルの製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005255670A Division JP2006072372A (ja) | 2005-09-02 | 2005-09-02 | 液晶パネル用基板及び液晶パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1124106A true JPH1124106A (ja) | 1999-01-29 |
| JP3738798B2 JP3738798B2 (ja) | 2006-01-25 |
Family
ID=16303942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19319897A Expired - Fee Related JP3738798B2 (ja) | 1997-07-03 | 1997-07-03 | アクティブマトリクス基板の製造方法及び液晶パネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3738798B2 (ja) |
Cited By (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001194685A (ja) * | 2000-01-06 | 2001-07-19 | Hitachi Ltd | 液晶表示装置 |
| JP2002026327A (ja) * | 2000-06-30 | 2002-01-25 | Seiko Epson Corp | 分割体の作製方法 |
| JP2002231909A (ja) * | 2001-01-31 | 2002-08-16 | Canon Inc | 薄膜半導体装置の製造方法 |
| WO2003049194A1 (fr) * | 2001-12-06 | 2003-06-12 | Sharp Kabushiki Kaisha | Ligne fonctionnelle et reseau de transistor utilisant celle-ci |
| FR2837980A1 (fr) * | 2002-03-26 | 2003-10-03 | Sharp Kk | Dispositif a semi-conducteur et son procede de fabrication, substrat de type soi pour ce dispositif et son procede de fabrication, et dispositif d'affichage utilisant un tel substrat |
| JP2004047691A (ja) * | 2002-07-11 | 2004-02-12 | Seiko Epson Corp | 半導体装置の製造方法、電気光学装置、及び電子機器 |
| FR2844394A1 (fr) * | 2002-09-25 | 2004-03-12 | Sharp Kk | Substrat en silicium monocristallin, substrat de type soi, dispositif a semi-conducteur, dispositif d'affichage, et procede de fabrication d'un dispositif a semi-conducteur |
| JP2004087606A (ja) * | 2002-08-23 | 2004-03-18 | Sharp Corp | Ｓｏｉ基板およびそれを用いる表示装置ならびにｓｏｉ基板の製造方法 |
| JP2004247373A (ja) * | 2003-02-12 | 2004-09-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2004288780A (ja) * | 2003-03-20 | 2004-10-14 | Sharp Corp | 半導体装置およびその製造方法 |
| US6814832B2 (en) | 2001-07-24 | 2004-11-09 | Seiko Epson Corporation | Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance |
| FR2858714A1 (fr) * | 2003-08-05 | 2005-02-11 | Sharp Kk | Procede de fabrication d'un dispositif a semi-conducteur |
| JP2005056917A (ja) * | 2003-08-05 | 2005-03-03 | Sharp Corp | 半導体装置の製造方法 |
| JP2005093757A (ja) * | 2003-09-18 | 2005-04-07 | Sharp Corp | 薄膜半導体装置および薄膜半導体装置の製造方法 |
| EP1526567A2 (en) * | 2003-10-22 | 2005-04-27 | Sharp Kabushiki Kaisha | Bonded semiconductor device having alignment mark and fabrication method for the same |
| US6887650B2 (en) | 2001-07-24 | 2005-05-03 | Seiko Epson Corporation | Transfer method, method of manufacturing thin film devices, method of manufacturing integrated circuits, circuit board and manufacturing method thereof, electro-optical apparatus and manufacturing method thereof, ic card, and electronic appliance |
| EP1531489A2 (en) * | 2003-11-11 | 2005-05-18 | Sharp Kabushiki Kaisha | Wafer, semiconductor device, and fabrication methods therefor |
| JPWO2003105113A1 (ja) * | 2002-06-10 | 2005-10-13 | セイコーエプソン株式会社 | 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器 |
| JP2006049800A (ja) * | 2004-03-10 | 2006-02-16 | Seiko Epson Corp | 薄膜デバイスの供給体、薄膜デバイスの供給体の製造方法、転写方法、半導体装置の製造方法及び電子機器 |
| JP2006066492A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2006066490A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2006066489A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2006066491A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2006128679A (ja) * | 2005-10-24 | 2006-05-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2006294703A (ja) * | 2005-04-06 | 2006-10-26 | Sharp Corp | 半導体装置の製造方法及び半導体装置並びに液晶表示装置 |
| WO2006129741A1 (en) * | 2005-05-31 | 2006-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7341894B2 (en) | 2002-03-29 | 2008-03-11 | Seiko Epson Corporation | Semiconductor, electrooptic apparatus and electronic apparatus |
| JP2008147418A (ja) * | 2006-12-11 | 2008-06-26 | Hitachi Ltd | 薄膜トランジスタ装置、画像表示装置およびその製造方法 |
| JP2008182064A (ja) * | 2007-01-25 | 2008-08-07 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、電気光学装置、および電子機器 |
| JP2009065172A (ja) * | 2002-09-25 | 2009-03-26 | Sharp Corp | 半導体装置の製造方法 |
| EP2079105A1 (en) * | 2007-01-10 | 2009-07-15 | Sharp Kabushiki Kaisha | Method for manufacturing semiconductor device, method for manufacturing display device, semiconductor device, method for manufacturing semiconductor element, and semiconductor element |
| US7854640B2 (en) | 2000-08-04 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US7923293B2 (en) | 2007-01-30 | 2011-04-12 | Seiko Epson Corporation | Method for manufacturing a semiconductor device wherein the electrical connection between two components is provided by capillary phenomenon of a liquid conductor material in a cavity therebetween |
| WO2011158438A1 (ja) * | 2010-06-14 | 2011-12-22 | シャープ株式会社 | 半導体装置の製造方法、及び表示装置の製造方法 |
| US8184225B2 (en) | 2005-09-05 | 2012-05-22 | Sharp Kabushiki Kaisha | Semiconductor device, production method thereof, and display device |
| US9093324B2 (en) | 2002-10-18 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor apparatus and fabrication method of the same |
| WO2016031762A1 (ja) * | 2014-08-26 | 2016-03-03 | 株式会社ニコン | デバイス製造方法および転写基板 |
| JP2016058740A (ja) * | 2015-10-26 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US10651252B2 (en) | 2014-03-26 | 2020-05-12 | International Business Machines Corporation | Vertically integrated active matrix backplane |
-
1997
- 1997-07-03 JP JP19319897A patent/JP3738798B2/ja not_active Expired - Fee Related
Cited By (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001194685A (ja) * | 2000-01-06 | 2001-07-19 | Hitachi Ltd | 液晶表示装置 |
| JP2002026327A (ja) * | 2000-06-30 | 2002-01-25 | Seiko Epson Corp | 分割体の作製方法 |
| US7854640B2 (en) | 2000-08-04 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| JP2002231909A (ja) * | 2001-01-31 | 2002-08-16 | Canon Inc | 薄膜半導体装置の製造方法 |
| US6814832B2 (en) | 2001-07-24 | 2004-11-09 | Seiko Epson Corporation | Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance |
| US6887650B2 (en) | 2001-07-24 | 2005-05-03 | Seiko Epson Corporation | Transfer method, method of manufacturing thin film devices, method of manufacturing integrated circuits, circuit board and manufacturing method thereof, electro-optical apparatus and manufacturing method thereof, ic card, and electronic appliance |
| WO2003049194A1 (fr) * | 2001-12-06 | 2003-06-12 | Sharp Kabushiki Kaisha | Ligne fonctionnelle et reseau de transistor utilisant celle-ci |
| US7339192B2 (en) | 2001-12-06 | 2008-03-04 | Sharp Kabushiki Kaisha | Function line and transistor array using the same |
| FR2837980A1 (fr) * | 2002-03-26 | 2003-10-03 | Sharp Kk | Dispositif a semi-conducteur et son procede de fabrication, substrat de type soi pour ce dispositif et son procede de fabrication, et dispositif d'affichage utilisant un tel substrat |
| US7619250B2 (en) | 2002-03-26 | 2009-11-17 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate |
| US7119365B2 (en) | 2002-03-26 | 2006-10-10 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate |
| US7884367B2 (en) | 2002-03-26 | 2011-02-08 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate |
| US7341894B2 (en) | 2002-03-29 | 2008-03-11 | Seiko Epson Corporation | Semiconductor, electrooptic apparatus and electronic apparatus |
| JP4491785B2 (ja) * | 2002-06-10 | 2010-06-30 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
| JPWO2003105113A1 (ja) * | 2002-06-10 | 2005-10-13 | セイコーエプソン株式会社 | 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器 |
| JP2004047691A (ja) * | 2002-07-11 | 2004-02-12 | Seiko Epson Corp | 半導体装置の製造方法、電気光学装置、及び電子機器 |
| JP2004087606A (ja) * | 2002-08-23 | 2004-03-18 | Sharp Corp | Ｓｏｉ基板およびそれを用いる表示装置ならびにｓｏｉ基板の製造方法 |
| JP2009065172A (ja) * | 2002-09-25 | 2009-03-26 | Sharp Corp | 半導体装置の製造方法 |
| FR2844394A1 (fr) * | 2002-09-25 | 2004-03-12 | Sharp Kk | Substrat en silicium monocristallin, substrat de type soi, dispositif a semi-conducteur, dispositif d'affichage, et procede de fabrication d'un dispositif a semi-conducteur |
| US7508034B2 (en) | 2002-09-25 | 2009-03-24 | Sharp Kabushiki Kaisha | Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device |
| US9093324B2 (en) | 2002-10-18 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor apparatus and fabrication method of the same |
| JP2004247373A (ja) * | 2003-02-12 | 2004-09-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7746333B2 (en) | 2003-02-12 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8044946B2 (en) | 2003-02-12 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9429800B2 (en) | 2003-02-12 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8384699B2 (en) | 2003-02-12 | 2013-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2004288780A (ja) * | 2003-03-20 | 2004-10-14 | Sharp Corp | 半導体装置およびその製造方法 |
| US7919392B2 (en) | 2003-03-20 | 2011-04-05 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2005056917A (ja) * | 2003-08-05 | 2005-03-03 | Sharp Corp | 半導体装置の製造方法 |
| FR2858714A1 (fr) * | 2003-08-05 | 2005-02-11 | Sharp Kk | Procede de fabrication d'un dispositif a semi-conducteur |
| US7253040B2 (en) | 2003-08-05 | 2007-08-07 | Sharp Kabushiki Kaisha | Fabrication method of semiconductor device |
| JP4651924B2 (ja) * | 2003-09-18 | 2011-03-16 | シャープ株式会社 | 薄膜半導体装置および薄膜半導体装置の製造方法 |
| US7488980B2 (en) | 2003-09-18 | 2009-02-10 | Sharp Kabushiki Kaisha | Thin film semiconductor device and fabrication method therefor |
| JP2005093757A (ja) * | 2003-09-18 | 2005-04-07 | Sharp Corp | 薄膜半導体装置および薄膜半導体装置の製造方法 |
| EP1526567A2 (en) * | 2003-10-22 | 2005-04-27 | Sharp Kabushiki Kaisha | Bonded semiconductor device having alignment mark and fabrication method for the same |
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| US7436027B2 (en) | 2003-10-22 | 2008-10-14 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication method for the same |
| EP1531489A2 (en) * | 2003-11-11 | 2005-05-18 | Sharp Kabushiki Kaisha | Wafer, semiconductor device, and fabrication methods therefor |
| JP2005167197A (ja) * | 2003-11-11 | 2005-06-23 | Sharp Corp | ウエハ及び半導体装置並びにこれらの製造方法 |
| US7390696B2 (en) | 2003-11-11 | 2008-06-24 | Sharp Kabushiki Kaisha | Wafer, semiconductor device, and fabrication methods therefor |
| EP1531489A3 (en) * | 2003-11-11 | 2007-10-17 | Sharp Kabushiki Kaisha | Wafer, semiconductor device, and fabrication methods therefor |
| JP4610982B2 (ja) * | 2003-11-11 | 2011-01-12 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2006049800A (ja) * | 2004-03-10 | 2006-02-16 | Seiko Epson Corp | 薄膜デバイスの供給体、薄膜デバイスの供給体の製造方法、転写方法、半導体装置の製造方法及び電子機器 |
| JP2006066491A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2006066489A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2006066490A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2006066492A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2006294703A (ja) * | 2005-04-06 | 2006-10-26 | Sharp Corp | 半導体装置の製造方法及び半導体装置並びに液晶表示装置 |
| US8101990B2 (en) | 2005-05-31 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2006129741A1 (en) * | 2005-05-31 | 2006-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5057981B2 (ja) * | 2005-09-05 | 2012-10-24 | シャープ株式会社 | 半導体装置及びその製造方法並びに表示装置 |
| US8184225B2 (en) | 2005-09-05 | 2012-05-22 | Sharp Kabushiki Kaisha | Semiconductor device, production method thereof, and display device |
| JP2006128679A (ja) * | 2005-10-24 | 2006-05-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2008147418A (ja) * | 2006-12-11 | 2008-06-26 | Hitachi Ltd | 薄膜トランジスタ装置、画像表示装置およびその製造方法 |
| EP2079105A1 (en) * | 2007-01-10 | 2009-07-15 | Sharp Kabushiki Kaisha | Method for manufacturing semiconductor device, method for manufacturing display device, semiconductor device, method for manufacturing semiconductor element, and semiconductor element |
| EP2079105A4 (en) * | 2007-01-10 | 2012-07-25 | Sharp Kk | METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING DISPLAY DEVICE, SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, AND SEMICONDUCTOR ELEMENT |
| JP2008182064A (ja) * | 2007-01-25 | 2008-08-07 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、電気光学装置、および電子機器 |
| US7923293B2 (en) | 2007-01-30 | 2011-04-12 | Seiko Epson Corporation | Method for manufacturing a semiconductor device wherein the electrical connection between two components is provided by capillary phenomenon of a liquid conductor material in a cavity therebetween |
| WO2011158438A1 (ja) * | 2010-06-14 | 2011-12-22 | シャープ株式会社 | 半導体装置の製造方法、及び表示装置の製造方法 |
| US8951888B2 (en) | 2010-06-14 | 2015-02-10 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device, and method for fabricating display device |
| US10651252B2 (en) | 2014-03-26 | 2020-05-12 | International Business Machines Corporation | Vertically integrated active matrix backplane |
| WO2016031762A1 (ja) * | 2014-08-26 | 2016-03-03 | 株式会社ニコン | デバイス製造方法および転写基板 |
| CN106605294A (zh) * | 2014-08-26 | 2017-04-26 | 株式会社尼康 | 元件制造方法及转印基板 |
| TWI662587B (zh) * | 2014-08-26 | 2019-06-11 | 日商尼康股份有限公司 | 元件製造方法 |
| TWI760683B (zh) * | 2014-08-26 | 2022-04-11 | 日商尼康股份有限公司 | 元件製造方法 |
| TWI777064B (zh) * | 2014-08-26 | 2022-09-11 | 日商尼康股份有限公司 | 轉印基板 |
| JP2016058740A (ja) * | 2015-10-26 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3738798B2 (ja) | 2006-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040226 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050902 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051025 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111111 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111111 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R371 | Transfer withdrawn |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131111 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |