JPH10177187A - 転写された薄膜構造ブロック間の電気的導通をとる方法，アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶装置 - Google Patents

転写された薄膜構造ブロック間の電気的導通をとる方法，アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶装置

Info

Publication number
JPH10177187A
JPH10177187A JP8353166A JP35316696A JPH10177187A JP H10177187 A JPH10177187 A JP H10177187A JP 8353166 A JP8353166 A JP 8353166A JP 35316696 A JP35316696 A JP 35316696A JP H10177187 A JPH10177187 A JP H10177187A
Authority
JP
Japan
Prior art keywords
thin film
substrate
active matrix
forming
film structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8353166A
Other languages
English (en)
Other versions
JP3837807B2 (ja
Inventor
Satoshi Inoue
聡 井上
Tatsuya Shimoda
達也 下田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP35316696A priority Critical patent/JP3837807B2/ja
Publication of JPH10177187A publication Critical patent/JPH10177187A/ja
Application granted granted Critical
Publication of JP3837807B2 publication Critical patent/JP3837807B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/80—Manufacture or treatment specially adapted for the organic devices covered by this subclass using temporary substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]

Abstract

(57)【要約】 【課題】 本発明の目的の一つは、新規な薄膜構造の転
写技術を複数回実行して、優れた特性をもつ大型のアク
ティブマトリクス基板や液晶表示装置を効果的に製造す
る、まったく新しい方法を提供することにある。 【解決手段】 薄膜構造の転写方法を用いて薄膜構造ブ
ロック（１０００〜１８００）を転写体上に転写する場
合に、まず、第１の薄膜構造ブロック群（１０００，１
２００等）を所望の転写体上に転写し、次に、これらの
一部に重ねて第２の薄膜構造ブロック群（１１００，１
３００等）を転写し、その重なりの部分で薄膜構造ブロ
ック間の電気的導通を確保する。転写元基板のサイズの
制約を排して自由なサイズのアクティブマトリクス基板
を製造できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、転写された薄膜構
造ブロック間の電気的導通をとる方法，アクティブマト
リクス基板の製造方法，アクティブマトリクス基板およ
び液晶装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】例え
ば、薄膜トランジスタ（ＴＦＴ）を用いた液晶ディスプ
レイを製造するに際しては、基板上に薄膜トランジスタ
をＣＶＤ等により形成する工程を経る。薄膜トランジス
タを基板上に形成する工程は高温処理を伴うため、基板
は耐熱性に優れる材質のもの、すなわち、軟化点および
融点が高いものを使用する必要がある。そのため、現在
では、１０００℃程度の温度に耐える基板としては石英
ガラスが使用され、５００℃前後の温度に耐える基板と
しては耐熱ガラスが使用されている。
【０００３】つまり、薄膜素子を搭載する基板は、それ
らの薄膜素子を製造するための条件を満足するものでな
ければならない。したがって、使用する基板は、搭載さ
れるデバイスの製造条件を必ず満たすように決定され
る。
【０００４】しかし、ＴＦＴ等の薄膜素子を搭載した基
板が完成した後の段階のみに着目すると、上述の基板が
必ずしも好ましくないこともある。
【０００５】例えば、上述のように、高温処理を伴う製
造プロセスを経る場合には、石英基板や耐熱ガラス基板
等が用いられるが、これらは非常に高価であり、したが
って製品価格の上昇を招く。
【０００６】また、ガラス基板は重く、割れやすいとい
う性質をもつ。パームトップコンピュータや携帯電話機
等の携帯用電子機器に使用される液晶ディスプレイで
は、可能な限り安価で、軽くて、多少の変形にも耐え、
かつ落としても壊れにくいのが望ましいが、現実には、
ガラス基板は重く、変形に弱く、かつ落下による破壊の
恐れがあるのが普通である。
【０００７】つまり、製造条件からくる制約と製品に要
求される好ましい特性との間に溝があり、これら双方の
条件や特性を満足させることは極めて困難であった。
【０００８】本発明はこのような問題点に着目してなさ
れたものであり、その目的の一つは、薄膜素子の製造時
に使用する基板と、例えば製品の実使用時に使用する基
板（製品の用途からみて好ましい性質をもった基板）と
を、独立に自由に選択することを可能とする新規な技術
を提供すると共に、その技術を活用して、優れた特性を
もつ大型のアクティブマトリクス基板や液晶装置を効果
的に製造する、まったく新しい方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上述した課題を解決する
本発明は、以下のような構成をしている。
【００１０】（１）請求項１に記載の本発明は、薄膜構
造の転写方法を用いて第１および第２の薄膜構造ブロッ
クを転写する場合に、まず、前記第１の薄膜構造ブロッ
クを所望の転写体上に転写し、転写された前記第１の薄
膜構造ブロックの一部に重ねて前記第２の薄膜構造ブロ
ックを転写し、その重なりの部分で薄膜構造ブロック間
の電気的導通を確保することを特徴とする。
【００１１】より具体的には、第１および第２のブロッ
クのそれぞれにおいて、例えば、接続用の電極を表面に
露出させ、各電極が重なるように各ブロックを配置し、
両電極を接続して、両ブロック間の電気的導通を確保す
る。
【００１２】転写を複数回実行することにより、転写元
基板よりも大きく、かつ電気的に一体化された被転写体
を形成することができる。
【００１３】（２）請求項２に記載の本発明は、マトリ
クス状に配置された走査線および信号線と、この走査線
および信号線に接続された薄膜トランジスタと、その薄
膜トランジスタの一端に接続された画素電極とを含んで
画素部が構成されたアクティブマトリクス基板の製造方
法において、所定の工程を経て、転写体上に第１の薄膜
構造ブロックを転写し、所定の工程を経て、前記第１の
薄膜構造ブロックの一部に重なり、かつ前記第１の薄膜
構造ブロックと電気的に導通がとられるように第２の薄
膜構造ブロックを転写することを特徴とする。
【００１４】本請求項の方法によれば、転写技術を繰り
返し用いて、転写元基板よりも大きなアクティブマトリ
クス基板を形成することが可能である。しかも、信頼性
の高い基板を用いて高信頼度のアクティブマトリクス部
（アクティブマトリクスデバイス）を製造し、出来上が
ったそのアクティブマトリクス部をそのまま転写してい
くので、完成したアクティブマトリクス基板も高い信頼
性をもつ基板となる。 （３）請求項３に記載の本発明は、マトリクス状に配置
された走査線および信号線と、この走査線および信号線
に接続された薄膜トランジスタ（ＴＦＴ）と、その薄膜
トランジスタの一端に接続された画素電極とを含んで画
素部が構成されるアクティブマトリクス基板を製造する
方法において、接続用電極および画素電極の形成工程を
含む所定の工程を経て、転写体上に第１の薄膜構造ブロ
ックを転写し、接続用電極および画素電極の形成工程を
含む所定の工程を経て、前記第１の薄膜構造ブロックの
一部に重なるように第２の薄膜構造ブロックを転写し、
これによって、相互の電気的導通が確保された前記第１
および第２の薄膜構造ブロックからなるアクティブマト
リクス基板を製造することを特徴とする。
【００１５】具体的には、第１の薄膜構造ブロックは、
転写体に転写された状態において、接続用電極が上側の
表面に露出している。
【００１６】一方、第２の薄膜構造ブロックは、転写前
において、接続用電極が上側の表面に露出している。
【００１７】この第２の薄膜構造ブロックを転写する場
合に、その接続用電極を第１の薄膜構造ブロックの接続
用電極に重ね合わせて転写して、両ブロック間の電気的
導通（走査線／信号線の電気的接続）を確保する。
【００１８】一方、画素電極は、第１および第２の薄膜
構造ブロック共に上側の表面付近に位置する。この部分
が、後に、液晶に電圧を印加する箇所（電圧印加領域）
となる。
【００１９】本請求項の方法によれば、高い信頼性の基
板を用いて構成されたアクティブマトリクス部（アクテ
ィブマトリクスデバイス）同士の良好な電気的接続を実
現できると共に、液晶への電圧印加領域も確保すること
ができる。
【００２０】（４）請求項４に記載の本発明は、請求項
２または請求項３に記載の製造方法により製造されたア
クティブマトリクス基板である。
【００２１】製造条件からくる制約を排して自由に基板
を選択でき、しかも、転写元基板の大きさによる制約も
排して、自由なサイズのアクティブマトリクス基板を製
造可能である。
【００２２】（５）請求項５に記載の本発明のアクティ
ブマトリクス基板は、マトリクス状に配置された走査線
および信号線と、この走査線および信号線に接続された
薄膜トランジスタと、その薄膜トランジスタの一端に接
続された画素電極とを含んで画素部が構成されたアクテ
ィブマトリクス基板において、基板上に、前記薄膜トラ
ンジスタ、前記走査線、前記信号線、および前記画素電
極を有する第１のアクティブマトリクス部が配置され、
前記基板上の前記第１のアクティブマトリクス部と異な
る領域に、接着層を介在させて、前記薄膜トランジス
タ、前記走査線、前記信号線、および前記画素電極を有
する第２のアクティブマトリクス部が配置され、前記第
１のアクティブマトリクス部と前記第２のアクティブマ
トリクス部の前記走査線および／または前記信号線とが
電気的に接続されてなることを特徴とする。
【００２３】転写されたアクティブマトリクス部どうし
を電気的に接続して構成されたアクティブマトリクス基
板である。
【００２４】（６）請求項６に記載の本発明のアクティ
ブマトリクス基板は、請求項５において、前記第１のア
クティブマトリクス部と前記第２のアクティブマトリク
ス部は互いの一部が重なって配置され、その重なった一
部において、互いに前記走査線および／または前記信号
線どうしが導通部材を介して接続されてなることを特徴
とする。
【００２５】転写されたアクティブマトリクス部どうし
を電気的に接続する場合に、互いの走査線または信号線
どうしを導通部材を介して接続するものである。
【００２６】（７）請求項７に記載の本発明は、請求項
５または請求項６において、前記第１のアクティブマト
リクス部は、前記基板上に接着剤を介して配置されてな
ることを特徴とする。
【００２７】第１のアクティブマトリクス部を、接着剤
により基板に固着するものである。
【００２８】（８）請求項８に記載の本発明は、請求項
５〜請求項７のいずれかに記載のアクティブマトリクス
基板と、そのアクティブマトリクス基板と対向する対向
基板と、前記アクティブマトリクス基板および前記対向
基板との間に挟持される液晶層と、を有する液晶装置で
ある。
【００２９】従来、回避不可能と考えられていた種々の
制約を排して、優れた特徴をもち、かつ大型の液晶装置
（液晶表示装置や液晶プロジェクター等）を実現でき
る。
【００３０】（９）請求項９に記載の本発明は、請求項
４に記載のアクティブマトリクス基板を用いて構成され
る液晶装置である。
【００３１】例えば、プラスチック基板を用いた、しな
やかに曲がる性質をもった超大型のアクティブマトリク
ス基板も実現可能である。
【００３２】
【発明の実施の形態】本発明では、本願出願人が開発し
た「薄膜構造の転写技術」を用いてアクティブマトリク
ス基板を作成する。そこで、まず、「薄膜構造の転写技
術」の内容を説明する。
【００３３】（薄膜構造の転写技術の内容）図１〜図６
は薄膜構造の転写技術の内容を説明するための図であ
る。
【００３４】[工程１]図１に示すように、基板１００上
に分離層（光吸収層）１２０を形成する。
【００３５】以下、基板１００および分離層１２０につ
いて説明する。
【００３６】基板１００についての説明 基板１００は、光が透過し得る透光性を有するものであ
るのが好ましい。
【００３７】この場合、光の透過率は１０％以上である
のが好ましく、５０％以上であるのがより好ましい。こ
の透過率が低過ぎると、光の減衰（ロス）が大きくな
り、分離層１２０を剥離するのにより大きな光量を必要
とする。
【００３８】また、基板１００は、信頼性の高い材料で
構成されているのが好ましく、特に、耐熱性に優れた材
料で構成されているのが好ましい。その理由は、例えば
後述する被転写層１４０や中間層１４２を形成する際
に、その種類や形成方法によってはプロセス温度が高く
なる（例えば３５０〜１０００℃程度）ことがあるが、
その場合でも、基板１００が耐熱性に優れていれば、基
板１００上への被転写層１４０等の形成に際し、その温
度条件等の成膜条件の設定の幅が広がるからである。
【００３９】従って、基板１００は、被転写層１４０の
形成の際の最高温度をＴmaxとしたとき、歪点がＴmax以
上の材料で構成されているのものが好ましい。具体的に
は、基板１００の構成材料は、歪点が３５０℃以上のも
のが好ましく、５００℃以上のものがより好ましい。こ
のようなものとしては、例えば、石英ガラス、コーニン
グ７０５９、日本電気ガラスＯＡ−２等の耐熱性ガラス
が挙げられる。
【００４０】また、基板１００の厚さは、特に限定され
ないが、通常は、０．１〜５．０mm程度であるのが好ま
しく、０．５〜１．５mm程度であるのがより好ましい。
基板１００の厚さが薄すぎると強度の低下を招き、厚す
ぎると、基板１００の透過率が低い場合に、光の減衰を
生じ易くなる。なお、基板１００の光の透過率が高い場
合には、その厚さは、前記上限値を超えるものであって
もよい。なお、光を均一に照射できるように、基板１０
０の厚さは、均一であるのが好ましい。
【００４１】分離層１２０の説明 分離層１２０は、照射される光を吸収し、その層内およ
び／または界面において剥離（以下、「層内剥離」、
「界面剥離」と言う）を生じるような性質を有するもの
であり、好ましくは、光の照射により、分離層１２０を
構成する物質の原子間または分子間の結合力が消失また
は減少すること、すなわち、アブレーションが生じて層
内剥離および／または界面剥離に至るものがよい。
【００４２】さらに、光の照射により、分離層１２０か
ら気体が放出され、分離効果が発現される場合もある。
すなわち、分離層１２０に含有されていた成分が気体と
なって放出される場合と、分離層１２０が光を吸収して
一瞬気体になり、その蒸気が放出され、分離に寄与する
場合とがある。このような分離層１２０の組成として
は、例えば、次のＡ〜Ｅに記載されるものが挙げられ
る。
【００４３】Ａ．アモルファスシリコン（ａ−Ｓｉ） このアモルファスシリコン中には、水素（Ｈ）が含有さ
れていてもよい。この場合、Ｈの含有量は、２原子％以
上程度であるのが好ましく、２〜２０原子％程度である
のがより好ましい。このように、水素（Ｈ）が所定量含
有されていると、光の照射によって水素が放出され、分
離層１２０に内圧が発生し、それが上下の薄膜を剥離す
る力となる。アモルファスシリコン中の水素（Ｈ）の含
有量は、成膜条件、例えばＣＶＤにおけるガス組成、ガ
ス圧、ガス雰囲気、ガス流量、温度、基板温度、投入パ
ワー等の条件を適宜設定することにより調整することが
できる。
【００４４】Ｂ．酸化ケイ素又はケイ酸化合物、酸化チ
タンまたはチタン酸化合物、酸化ジルコニウムまたはジ
ルコン酸化合物、酸化ランタンまたはランタン酸化化合
物等の各種酸化物セラミックス、透電体（強誘電体）あ
るいは半導体 酸化ケイ素としては、ＳｉＯ、ＳｉＯ2、Ｓｉ3Ｏ2が挙
げられ、ケイ酸化合物としては、例えばＫ2ＳｉＯ3、Ｌ
ｉ2ＳｉＯ3、ＣａＳｉＯ3、ＺｒＳｉＯ4、Ｎａ2ＳｉＯ3
が挙げられる。
【００４５】酸化チタンとしては、ＴｉＯ、Ｔｉ2０3、
Ｔｉ０2が挙げられ、チタン酸化合物としては、例え
ば、ＢａＴｉ０2、ＢａＴｉＯ3、Ｂａ2Ｔｉ9、Ｂａ2Ｔ
ｉ9Ｏ20、ＢａＴｉ5Ｏ11、ＣａＴｉＯ3、ＳｒＴｉＯ3、
ＰｂＴｉＯ3、ＭｇＴｉＯ3、ＺｒＴｉＯ2、ＳｎＴｉ
Ｏ4、Ａｌ2ＴｉＯ5、ＦｅＴｉＯ3が挙げられる。
【００４６】酸化ジルコニウムとしては、ＺｒＯ2が挙
げられ、ジルコン酸化合物としては、例えばＢａＺｒＯ
3、ＺｒＳｉＯ4、ＰｂＺｒＯ3、ＭｇＺｒＯ3、Ｋ2Ｚｒ
Ｏ3が挙げられる。
【００４７】Ｃ．ＰＺＴ、ＰＬＺＴ、ＰＬＬＺＴ、ＰＢ
ＺＴ等のセラミックスあるいは誘電体（強誘電体） Ｄ．窒化珪素、窒化アルミ、窒化チタン等の窒化物セラ
ミックス Ｅ．有機高分子材料 有機高分子材料としては、−ＣＨ−、−ＣＯ−、−ＣＯ
ＮＨ−、−ＮＨ−、−ＣＯＯ−、−Ｎ＝Ｎ−、ーＣＨ＝
Ｎ−等の結合（光の照射によりこれらの結合が切断され
る）を有するもの、特に、これらの結合を多く有するも
のであればいかなるものでもよい。具体的には、ポリイ
ミドや金属が挙げられる。
【００４８】また、分離層１２０の厚さは、剥離目的や
分離層１２０の組成、層構成、形成方法等の諸条件によ
り異なるが、通常は、１ｎｍ〜２０μｍ程度であるのが
好ましく、１０ｎｍ〜２μｍ程度であるのがより好まし
く、４０ｎｍ〜１μｍ程度であるのがさらに好ましい。
分離層１２０の膜厚が小さすぎると、成膜の均一性が損
なわれ、剥離にムラが生じることがあり、また、膜厚が
厚すぎると、分離層１２０の良好な剥離性を確保するた
めに、光のパワー（光量）を大きくする必要があるとと
もに、後に分離層１２０を除去する際に、その作業に時
間がかかる。なお、分離層１２０の膜厚は、できるだけ
均一であるのが好ましい。
【００４９】分離層２の形成方法は、特に限定されず、
膜組成や膜厚等の諸条件に応じて適宜選択される。たと
えば、ＣＶＤ（ＭＯＣＶＤ、低圧ＣＶＤ、ＥＣＲ−ＣＶ
Ｄを含む）、蒸着、分子線蒸着（ＭＢ）、スパッタリン
グ、イオンプレーティング、ＰＶＤ等の各種気相成膜
法、電気メッキ、浸漬メッキ（ディッピング）、無電解
メッキ等の各種メッキ法、ラングミュア・プロジェット
（ＬＢ）法、スピンコート、スプレーコート、ロールコ
ート等の塗布法、各種印刷法、転写法、インクジェット
法、粉末ジェット法等が挙げられ、これらのうちの２以
上を組み合わせて形成することもできる。
【００５０】例えば、分離層１２０の組成がアモルファ
スシリコン（ａ−Ｓｉ）の場合には、ＣＶＤ、特に低圧
ＣＶＤやプラズマＣＶＤにより成膜するのが好ましい。
【００５１】また、分離層１２０をゾルーゲル法による
セラミックスで構成する場合や、有機高分子材料で構成
する場合には、塗布法、特に、スピンコートにより成膜
するのが好ましい。
【００５２】[工程２]次に、図２に示すように、分離層
１２０上に、被転写層（薄膜デバイス層）１４０を形成
する。
【００５３】この薄膜デバイス層１４０のＫ部分（図２
において１点線鎖線で囲んで示される部分）の拡大断面
図を、図２の右側に示す。図示されるように、薄膜デバ
イス層１４０は、例えば、ＳｉＯ2膜（中間層）１４２
上に形成されたＴＦＴ（薄膜トランジスタ）を含んで構
成され、このＴＦＴは、ポリシリコン層にｎ型不純物を
導入して形成されたソース，ドレイン層１４６と、チャ
ネル層１４４と、ゲート絶縁膜１４８と、ポリシリコン
ゲート１５０と、保護膜１５４と、例えばアルミニュウ
ムからなる電極１５２とを具備する。
【００５４】本実施の形態では、分離層１２０に接して
設けられる中間層としてＳｉ０2膜を使用しているが、
その他の絶縁膜を使用することもできる。Ｓｉ０2膜
（中間層）の厚みは、その形成目的や発揮し得る機能の
程度に応じて適宜決定されるが、通常は、１０nm〜５μ
m程度であるのが好ましく、４０nm〜１μm程度であるの
がより好ましい。なお、Ｓｉ０2膜等の中間層を形成せ
ず、分離層１２０上に直接被転写層（薄膜デバイス層）
１４０を形成してもよい。
【００５５】被転写層１４０（薄膜デバイス層）は、図
２の右側に示されるようなＴＦＴ等の薄膜素子を含む層
である。薄膜素子としては、ＴＦＴの他に、例えば、薄
膜ダイオードやその他の薄膜半導体デバイス、電極
（例：ＩＴＯ、メサ膜のような透明電極）、スイッチン
グ素子、メモリー、圧電素子等のアクチュエータ、マイ
クロミラー（ピエゾ薄膜セラミックス）、磁気記録薄膜
ヘッド、コイル、インダクター、薄膜高透磁材料および
それらを組み合わせたマイクロ磁気デバイス、フィルタ
ー、反射膜、ダイクロイックミラー等がある。
【００５６】このような薄膜素子（薄膜デバイス）は、
その形成方法との関係で、通常、比較的高いプロセス温
度を経て形成される。したがって、この場合、前述した
ように、基板１００としては、そのプロセス温度に耐え
得る信頼性の高いものが必要となる。
【００５７】[工程３]次に、図３に示すように、薄膜デ
バイス層１４０を、接着層１６０を介して転写体１８０
に接合（接着）する。
【００５８】接着層１６０を構成する接着剤の好適な例
としては、反応硬化型接着剤、熱硬化型接着剤、紫外線
硬化型接着剤等の光硬化型接着剤、嫌気硬化型接着剤等
の各種硬化型接着剤が挙げられる。接着剤の組成として
は、例えば、エポキシ系、アクリレート系、シリコーン
系等、いかなるものでもよい。このような接着層１６０
の形成は、例えば、塗布法によりなされる。
【００５９】前記硬化型接着剤を用いる場合、例えば被
転写層（薄膜デバイス層）１４０上に硬化型接着剤を塗
布し、その上に転写体１８０を接合した後、硬化型接着
剤の特性に応じた硬化方法により前記硬化型接着剤を硬
化させて、被転写層（薄膜デバイス層）１４０と転写体
１８０とを接着し、固定する。
【００６０】なお、図示と異なり、転写体１８０側に接
着層１６０を形成し、その上に被転写層（薄膜デバイス
層）１４０を接着してもよい。なお、例えば転写体１８
０自体が接着機能を有する場合等には、接着層１６０の
形成を省略してもよい。
【００６１】転写体１８０としては、特に限定されない
が、基板（板材）、特に透明基板が挙げられる。なお、
このような基板は平板であっても、湾曲板であってもよ
い。また、転写体１８０は、前記基板１００に比べ、耐
熱性、耐食性等の特性が劣るものであってもよい。その
理由は、本発明では、基板１００側に被転写層（薄膜デ
バイス層）１４０を形成し、その後、被転写層（薄膜デ
バイス層）１４０を転写体１８０に転写するため、転写
体１８０に要求される特性、特に耐熱性は、被転写層
（薄膜デバイス層）１４０の形成の際の温度条件等に依
存しないからである。
【００６２】したがって、被転写層１４０の形成の際の
最高温度をＴmaxとしたとき、転写体０の構成材料とし
て、ガラス転移点（Ｔｇ）または軟化点がＴmax以下の
ものを用いることができる。例えば、転写体１８０は、
ガラス転移点（Ｔｇ）または軟化点が好ましくは８００
℃以下、より好ましくは５００℃以下、さらに好ましく
は３２０℃以下の材料で構成することができる。
【００６３】また、転写体１８０の機械的特性として
は、ある程度の剛性（強度）を有するものが好ましい
が、可撓性、弾性を有するものであってもよい。
【００６４】このような転写体１８０の構成材料として
は、各種合成樹脂または各種ガラス材が挙げられ、特
に、各種合成樹脂や通常の（低融点の）安価なガラス材
が好ましい。
【００６５】合成樹脂としては、熱可塑性樹脂、熱硬化
性樹脂のいずれでもよく、例えば、ポリエチレン、ポロ
プロピレン、エチレン−プレピレン共重合体、エチレン
−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、
環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビ
ニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミ
ド、ポリイミド、ポリアミドイミド、ポリカーボネー
ト、ポリ−（４−メチルベンテン−１）、アイオノマ
ー、アクリル系樹脂、ポリメチルメタクリレート、アク
リル−スチレン共重合体（ＡＳ樹脂）、ブタジエン−ス
チレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエ
チレンテレフタレート（ＰＥＴ）、ポリプチレンテレフ
タレート（ＰＢＴ）、プリシクロヘキサンテレフタレー
ト（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエ
ーテルケトン（ＰＥＫ）、ポリエーテルエーテルケトン
（ＰＥＥＫ）、ポリエーテルイミド、ポリアセタール
（ＰＯＭ）、ポリフェニレンオキシド、変性ポリフェニ
レンオキシド、ポリアリレート、芳香族ポリエステル
（液晶ポリマー）、ポリテトラフルオロエチレン、ポリ
フッ化ビニリデン、その他フッ素系樹脂、スチレン系、
ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン
系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可
塑性エラストマー、エボキシ樹脂、フェノール樹脂、ユ
リア樹脂、メラミン樹脂、不飽和ポリエステル、シリコ
ーン樹脂、ポリウレタン等、またはこれらを主とする共
重合体、ブレンド体、ポリマーアロイ等が挙げられ、こ
れらのうちの１種または２種以上を組み合わせて（例え
ば２層以上の積層体として）用いることができる。
【００６６】ガラス材としては、例えば、ケイ酸ガラス
（石英ガラス）、ケイ酸アルカリガラス、ソーダ石灰ガ
ラス、カリ石灰ガラス、鉛（アルカリ）ガラス、バリウ
ムガラス、ホウケイ酸ガラス等が挙げられる。このう
ち、ケイ酸ガラス以外のものは、ケイ酸ガラスに比べて
融点が低く、また、成形、加工も比較的容易であり、し
かも安価であり、好ましい。
【００６７】転写体１８０として合成樹脂で構成された
ものを用いる場合には、大型の転写体１８０を一体的に
成形することができるとともに、湾曲面や凹凸を有する
もの等の複雑な形状であっても容易に製造することがで
き、また、材料コスト、製造コストも安価であるという
種々の利点が享受できる。したがって、合成樹脂の使用
は、大型で安価なデバイス（例えば、液晶ディスプレ
イ）を製造する上で有利である。
【００６８】なお、転写体１８０は、例えば、液晶セル
のように、それ自体独立したデバイスを構成するもの
や、例えばカラーフィルター、電極層、誘電体層、絶縁
層、半導体素子のように、デバイスの一部を構成するも
のであってもよい。
【００６９】さらに、転写体１８０は、金属、セラミッ
クス、石材、木材紙等の物質であってもよいし、ある品
物を構成する任意の面上（時計の面上、エアコンの表面
上、プリント基板の上等）、さらには壁、柱、天井、窓
ガラス等の構造物の表面上であってもよい。
【００７０】[工程４]次に、図４に示すように、基板板
１００の裏面側から光を照射する。
【００７１】この光は、基板１００を透過した後に分離
層１２０に照射される。これにより、分離層１２０に層
内剥離および／または界面剥離が生じ、結合力が減少ま
たは消滅する。
【００７２】分離層１２０の層内剥離および／または界
面剥離が生じる原理は、分離層１２０の構成材料にアブ
レーションが生じること、また、分離層１２０に含まれ
ているガスの放出、さらには照射直後に生じる溶融、蒸
散等の相変化によるものであることが推定される。
【００７３】ここで、アブレーションとは、照射光を吸
収した固定材料（分離層１２０の構成材料）が光化学的
または熱的に励起され、その表面や内部の原子または分
子の結合が切断されて放出することをいい、主に、分離
層１２０の構成材料の全部または一部が溶融、蒸散（気
化）等の相変化を生じる現象として現れる。また、前記
相変化によって微小な発砲状態となり、結合力が低下す
ることもある。
【００７４】分離層１２０が層内剥離を生じるか、界面
剥離を生じるか、またはその両方であるかは、分離層１
２０の組成や、その他種々の要因に左右され、その要因
の１つとして、照射される光の種類、波長、強度、到達
深さ等の条件が挙げられる。
【００７５】照射する光としては、分離層１２０に層内
剥離および／または界面剥離を起こさせるものであれば
いかなるものでもよく、例えば、Ｘ線、紫外線、可視
光、赤外線（熱線）、レーザ光、ミリ波、マイクロ波、
電子線、放射線（α線、β線、γ線）等が挙げられる。
そのなかでも、分離層１２０の剥離（アブレーション）
を生じさせ易いという点で、レーザ光が好ましい。
【００７６】このレーザ光を発生させるレーザ装置とし
ては、各種気体レーザ、固体レーザ（半導体レーザ）等
が挙げられるが、エキシマレーザ、Ｎｄ−ＹＡＧレー
ザ、Ａｒレーザ、ＣＯ2レーザ、ＣＯレーザ、Ｈｅ−Ｎ
ｅレーザ等が好適に用いられ、その中でもエキシマレー
ザが特に好ましい。
【００７７】エキシマレーザは、短波長域で高エネルギ
ーを出力するため、極めて短時間で分離層２にアブレー
ションを生じさせることができ、よって隣接する転写体
１８０や基板１００等に温度上昇をほとんど生じさせる
ことなく、すなわち劣化、損傷を生じさせることなく、
分離層１２０を剥離することができる。
【００７８】また、分離層１２０にアブレーションを生
じさせるに際して、光の波長依存性がある場合、照射さ
れるレーザ光の波長は、１００ｎｍ〜３５０ｎｍ程度で
あるのが好ましい。
【００７９】図７に、基板１００の、光の波長に対する
透過率の一例を示す。図示されるように、３００ｎｍの
波長に対して透過率が急峻に増大する特性をもつ。この
ような場合には、３１０ｎｍ以上の波長の光（例えば、
Ｘｅ−Ｃｌエキシマレーザー光）を照射する。
【００８０】また、分離層１２０に、例えばガス放出、
気化、昇華等の相変化を起こさせて分離特性を与える場
合、照射されるレーザ光の波長は、３５０から１２００
ｎｍ程度であるのが好ましい。
【００８１】また、照射されるレーザ光のエネルギー密
度、特に、エキシマレーザの場合のエネルギー密度は、
１０〜５０００ｍＪ／ｃｍ2程度とするのが好ましく、
１００〜５００ｍＪ／ｃｍ2程度とするのがより好まし
い。また、照射時間は、１〜１０００ｎｓｅｃ程度とす
るのが好ましく、１０〜１００ｎｓｅｃ程度とするのが
より好ましい。エネルギー密度が低いかまたは照射時間
が短いと、十分なアブレーション等が生じず、また、エ
ネルギー密度が高いかまたは照射時間が長いと、分離層
１２０を透過した照射光により被転写層１４０に悪影響
を及ぼすおそれがある。
【００８２】なお、分離層１２０を透過した照射光が被
転写層１４０にまで達して悪影響を及ぼす場合の対策と
しては、例えば、図３０に示すように、分離層（レーザ
ー吸収層）１２０上にタンタル（Ｔａ）等の金属膜１２
４を形成する方法がある。これにより、分離層１２０を
透過したレーザー光は、金属膜１２４の界面で完全に反
射され、それよりの上の薄膜素子に悪影響を与えない。
【００８３】レーザ光に代表される照射光は、その強度
が均一となるように照射されるのが好ましい。照射光の
照射方向は、分離層１２０に対し垂直な方向に限らず、
分離層１２０に対し所定角度傾斜した方向であってもよ
い。
【００８４】また、分離層１２０の面積が照射光の１回
の照射面積より大きい場合には、分離層１２０の全領域
に対し、複数回に分けて照射光を照射することもでき
る。また、同一箇所に２回以上照射してもよい。また、
異なる種類、異なる波長（波長域）の照射光（レーザ
光）を同一領域または異なる領域に２回以上照射しても
よい。
【００８５】次に、図５に示すように、基板１００に力
を加えて、この基板１００を分離層１２０から離脱させ
る。図５では図示されないが、この離脱後、基板１００
上に分離層が付着することもある。
【００８６】次に、図６に示すように、残存している分
離層１２０を、例えば洗浄、エッチング、アッシング、
研磨等の方法またはこれらを組み合わせた方法により除
去する。これにより、被転写層（薄膜デバイス層）１４
０が、転写体１８０に転写されたことになる。
【００８７】なお、離脱した基板１００にも分離層の一
部が付着している場合には同様に除去する。なお、基板
１００が石英ガラスのような高価な材料、希少な材料で
構成されている場合等には、基板１００は、好ましくは
再利用（リサイクル）に供される。すなわち、再利用し
たい基板１００に対し、本発明を適用することができ、
有用性が高い。
【００８８】以上のような各工程を経て、被転写層（薄
膜デバイス層）１４０の転写体１８０への転写が完了す
る。その後、被転写層（薄膜デバイス層）１４０に隣接
するＳｉＯ2膜の除去や所望の保護膜の形成等を行うこ
ともできる。
【００８９】本発明では、被剥離物である被転写層（薄
膜デバイス層）１４０自体を直接に剥離するのではな
く、被転写層（薄膜デバイス層）１４０に接合された分
離層において剥離するため、被剥離物（被転写層１４
０）の特性、条件等にかかわらず、容易かつ確実に、し
かも均一に剥離（転写）することができ、剥離操作に伴
う被剥離物（被転写層１４０）へのダメージもなく、被
転写層１４０の高い信頼性を維持することができる。
【００９０】以上が、薄膜構造の転写技術の概要であ
る。
【００９１】次に、上述の薄膜構造の転写技術を用いた
アクティブマトリクス基板および液晶表示装置の製造方
法の例について説明する。
【００９２】（第１の実施の形態）本実施の形態では、
上述の薄膜構造の転写技術を複数回用いて、図８に示さ
れるような大型のアクティブマトリクス基板を形成し、
このアクティブマトリクス基板を用いて、図７に示され
るような液晶表示装置を製造する場合の製造プロセスに
ついて説明する。
【００９３】（液晶表示装置の構成）図７に示すよう
に、アクティブマトリクス型の液晶表示装置は、バック
ライト４００，偏光板４２０，アクティブマトリクス基
板４４０，液晶４６０，対向基板４８０，偏光板５００
を具備する。
【００９４】なお、本発明のアクティブマトリクス基板
４４０と対向基板４８０にフレキシブル基板を用いる場
合は、照明光源４００に代えて反射板を採用した反射型
液晶パネルとして構成すると、可撓性があって衝撃に強
くかつ軽量なアクティブマトリクス型液晶パネルを実現
できる。
【００９５】本実施の形態で使用するアクティブマトリ
クス基板４４０は、画素部４４２にＴＦＴを配置し、さ
らに、ドライバ回路（走査線ドライバおよびデータ線ド
ライバ）４４４を搭載したドライバ内蔵型のアクティブ
マトリクス基板である。
【００９６】（アクティブマトリクス基板の構成の概
要）図８に示すように、本実施の形態では、上述の薄膜
構造の転写方法を複数回実行して、転写元の基板よりも
大きい基板（転写体）上に薄膜素子を含む複数のパター
ンを転写し、最終的に大規模なアクティブマトリクス基
板を製造する。
【００９７】つまり、大きな基板７０００上に、複数回
の転写を実行し、画素ブロック７１００ａ〜７１００ｐ
を形成する。
【００９８】図８の上側に一点鎖線で囲んで示されるよ
うに、画素部には、ＴＦＴや配線が形成されている。参
照番号７２１０は走査線であり、参照番号７２００は信
号線であり、参照番号７２２０はゲート電極であり、参
照番号７２３０は画素電極である。
【００９９】信頼性の高い基板を繰り返し使用し、ある
いは複数の基板を使用して薄膜パターンの転写を複数回
実行することにより、信頼性の高い薄膜素子を搭載した
大規模なアクティブマトリクス基板を作成できる。つま
り、転写元の基板のサイズに関係なく、大規模なアクテ
ィブマトリクス基板を自由に製造できる。
【０１００】（アクティブマトリクス基板の構成の具体
例） （１）ブロックの平面的配置 次に、図１０を用いてアクティブマトリクス基板の平面
的構成について具体的に説明する。
【０１０１】なお、図１０において、画素部のＴＦＴ
は、図９（ｂ）に示される表現方法を用いて記載してあ
る。つまり、図９（ａ）に示されるような平面パターン
をもつ一画素を、図９（ｂ）に示されるように簡略化し
て記載してある。図９（ｂ）において、参照番号７２０
０は信号線を示し、参照番号７２１０は走査線を示し、
参照番号７２３０は画素電極を示し、Ｍ１はＴＦＴを示
す。信号線７２００は例えば、アルミニュウム（Ａｌ）
からなり、走査線７２１０は、例えばタンタル（Ｔａ）
等の金属あるいはポリシリコン等からなり、画素電極７
２３０はＩＴＯまたはアルミニュウム等の金属からな
る。画素電極としてＩＴＯを用いる場合には透過型の液
晶パネルとなり、金属を用いる場合には反射型の液晶パ
ネルとなる。
【０１０２】図１０のアクティブマトリクス基板（４４
０）は、上述の薄膜構造の転写方法によって転写されて
形成された薄膜構造ブロック（以下、単にブロックとい
う）１０００〜１８００を相互に部分的に重ね合わせて
形成されている。各ブロックは、図８の画素ブロック７
１００ａ〜７１００ｂに相当するものである。
【０１０３】図１０において注目すべき点は、各ブロッ
クの重なり部分において、接続領域２０００（２０００
ａ，２０００ｂ等），２１００（２１００ａ，２１００
ｂ等）を介して各ブロックの走査線７２１０（７２１０
Ａ，７２１０Ｂ等）ならびに信号線７２００（７２００
Ａ，７２００Ｂ等）が相互に接続され、電気的に一本の
線となっていることである。
【０１０４】なお、図１０の構成では、信号線同士を接
続すると共に、走査線同士も接続しているが、必ずしも
これに限定されるものではない。例えば、横長のパネル
を得る場合には、横方向にのみ転写を重ねていくことも
考えられ、この場合には、走査線のみを相互に接続して
いくことになる。その逆に、縦長のパネルの場合を得る
場合には、信号線のみを相互に重ねていく場合もあり得
る。
【０１０５】また、走査線同士あるいは信号線同士の接
続に限定されるものでもない。例えば、第１の薄膜構造
ブロックには、外部接続端子およびこの外部接続端子か
ら引き出された配線層のみを形成しておき、その配線層
と、第２の薄膜構造ブロックの走査線または信号線とを
接続する場合もあり得る。
【０１０６】（２）信号線７２００に沿う断面構造とそ
の製造プロセス 以下、図１０のアクティブマトリクス基板の断面構造と
製造プロセスについて説明する。
【０１０７】図１０における信号線７２００Ａ，７２０
０Ｂ，７２００Ｃ（一番左側の縦のライン）に沿う断面
構造とその製造プロセスが図１１〜図１４に示される。
【０１０８】図１３では、信号線７２００Ａ，７２００
Ｂ，７２００Ｃのみについての断面構造を示してあり、
図１４では、信号線のみならず、各ブロックにおける画
素電極の配置についても示してある。図１４は、信号線
と画素電極との関係を明確化するべく、両者の断面を併
せて示した概念的な図である。
【０１０９】以下、製造工程について順をおって説明す
る。
【０１１０】まず、図１１に示すように、図１〜図６に
記載の転写技術を用いて、ブロック１０００，ブロック
１６００を転写体（プラスチック基板）３０００に転写
する。
【０１１１】このとき、各ブロック１０００，１６００
を、所定の間隔（後にブロック１３００を転写した場合
に各ブロックの接続電極同士が重なるような間隔）をお
いて転写する。
【０１１２】図１１において、参照番号３３００ａ，３
３００ｂはアルミニュウムからなる信号線であり、参照
番号３２００ａ，３２００ｂはＩＴＯからなる接続電極
である。
【０１１３】図示されるとおり、接続電極３２００ａ，
３２００ｂは信号線３３００ａ，３３００ｂの端部に接
続され、そして、その接続電極３２００ａ，３２００ｂ
の一部が上側の表面に露出し、その露出部分が接続領域
２１００ａ，２１００ｂとなる。
【０１１４】また、参照番号３５００ａ，３５００ｂ
は、下地ＳｉＯ2膜（図２の中間層１４２に相当する）
であり、参照番号３４００ａ，３４００ｂは層間絶縁膜
である。また、参照番号３１００ａ，３１００ｂはエポ
キシレジン等の接着剤である。
【０１１５】なお、各ブロック１０００，１６００自体
の製造プロセスについては、後述する。
【０１１６】次に、図１２に示すように、転写元基板４
０００上に形成されているブロック１３００を異方性導
電膜（異方導電性接着剤）３８００を介して転写体（プ
ラスチック基板）３０００上に圧着して接合する。
【０１１７】このとき、接続領域２１００ａ，２１００
ｂにおいて、異方性導電膜（異方導電性接着剤）中の導
電性粒子３８２０ａ，３８２０ｂを介して、信号線７２
００Ａ，７２００Ｂ，７２００Ｃが相互に電気的に接続
される。
【０１１８】なお、図１２中のブロック１３００に関
し、参照番号４４００はアルミニュウム（Ａｌ）からな
る信号線であり、参照番号４５００ａ，４５００ｂはＩ
ＴＯからなる接続用電極層である。接続電極４５００
ａ，４５００ｂは、接続領域２１００ａ，２１００ｂの
近傍において信号線４４００に接続されている。
【０１１９】また、図１２において、参照番号４３００
は層間絶縁膜であり、参照番号４２００は下地ＳｉＯ2
膜（中間層）である。また、参照番号４１００はアモル
ファスシリコンからなる分離層であり、参照番号６００
０は保護膜である。
【０１２０】なお、このようなブロック１３００自体の
製造プロセスについては後述する。
【０１２１】続いて、図１２の上側に矢印で示すよう
に、転写元基板４０００の上方からエキシマレーザー光
を照射し、分離層４１００においてアブレーションを生
じさせ、その後、転写元基板４０００を離脱させる。
【０１２２】これにより、図１３に示すようなアクティ
ブマトリクス基板が完成する。つまり、図１３に対応す
る平面図が図１０である。
【０１２３】図１０に示すように、平面的には、一枚の
略平板なアクティブマトリクス基板ではあるが、微視的
には、図１３の断面構造に示されるように極微少な段差
が存在する。つまり、薄膜構造ブロック１０００および
１６００は、その裏面の全体が、基板（転写体）３００
０に、接着剤により直接的に固着されている。
【０１２４】一方、薄膜構造ブロック１０００および１
６００にまたがって設けられている薄膜構造ブロック１
３００は、その両端部分が薄膜構造ブロック１０００，
１６００により支持され、その中央部分が異方性導電膜
（異方導電性接着剤）等の導通部材を介して基板３００
０に固着されている。この点で、上側に位置するブロッ
クと下側に位置するブロックとでは、基板に対する固着
の形態が異なる。
【０１２５】図１３に示される状態において、各ブロッ
クにおける画素電極の配置も併せて示すと、図１４のよ
うになる。
【０１２６】図１４中、ブロック１０００における、上
側の表面に露出したＩＴＯ層３２０２が画素電極７２３
０ａ（図９の参照番号７２３０に相当）となる。同じ
く、ブロック１３００における、上側の表面に露出した
ＩＴＯ層４５０２が画素電極７２３０ｂとなる。なお、
画素電極から液晶に充分に電圧印加ができるのであれ
ば、画素電極７２３０ａ，７２３０ｂ上を中間層３５０
０，４２００がパッシベーション膜として覆っていても
よい。
【０１２７】また、画素電極はＩＴＯ層でなくアルミニ
ュウム等の金属層として反射電極を形成してもよい。さ
らにブロック同士の接続はＩＴＯ同士を接続するのでは
なく、信号線に接続した接続用電極をアルミニュウム等
の金属により形成し、この接続用電極同士を接続するよ
うにしてもよい。
【０１２８】図１４に示される各ブロック１０００，１
３００自体の構造とその製造方法については、図１６〜
図２８を用いて後述する。
【０１２９】以上、図１０における信号線７２００Ａ，
７２００Ｂ，７２００Ｃに沿う断面構造とその製造プロ
セスについて説明した。
【０１３０】図１０における走査線７２１０Ａ，７２１
０Ｂ，７２１０Ｃに沿う断面構造とその製造プロセス
も、上述の信号線に沿う場合と同様である。
【０１３１】図２９に、走査線７２１０Ａ，７２１０
Ｂ，７２１０Ｃに沿う断面構造（図１３に相当する構
造）を示す。図２９において、図１３と同じ箇所には同
じ参照番号を付してある。
【０１３２】図２９において、ブロック１０００の走査
線７２１０Ａ（タンタル（Ｔａ）あるいはポリシリコン
からなる）とブロック１１００の走査線７２１０Ｂと
は、走査線の接続領域２０００ａにおいて電気的に接続
されている。図２９においては、走査線同士を直接的に
接続しているが先に述べた信号線と同様に、新たに接続
用電極をアルミニュウム等の金属で形成し、この接続用
電極同士を接続するようにしてもよい。
【０１３３】また、ブロック１１００の走査線７２１０
Ｂと、ブロック１２００の走査線７２１０Ｃとは、走査
線の接続領域２０００ｂにおいて電気的に接続されてい
る。図１５に、本実施の形態に係るアクティブマトリク
ス基板を用いて構成された液晶表示装置の要部の断面図
を示す。
【０１３４】図１５において、参照番号８０００はシー
ル材であり、参照番号８１００は共通電極であり、参照
番号８１１０，８１２０は配向膜であり、参照番号４８
０は対向基板であり、参照番号４６０は液晶である。
【０１３５】なお、図１５では画素電極７２３０ａと共
通電極８１００との間のギャップと、画素電極７２３０
ｂと共通電極８１００との間のギャップとの差が大きく
なっているが、実際にはそれほど大きな差にはならな
い。
【０１３６】（３）図１４（図１０，図１１）に示され
るブロック１０００（ブロック１６００）の製造プロセ
スと転写体３０００への転写について 図１４（図１０，図１１）に示されるブロック１０００
自体の製造工程について、図１６〜図２１を用いて説明
する。なお、ブロック１６００の製造工程は、ブロック
１０００の製造工程と同じである。
【０１３７】まず、図１６に示すように、ＴＦＴを形成
する。このとき、同時に走査線ならびに信号線が形成さ
れる。
【０１３８】すなわち、転写元基板５０００上にアモル
ファスシリコン層（分離層）５１００を形成し、その上
にＳｉＯ2膜３５００を形成する。次に、ポリシリコン
アイランドを形成し、続いてゲート絶縁膜３６５０を形
成する。次に、タンタル層（あるいはポリシリコン層）
を加工してゲート電極３６７０ならびに走査線（図１６
では不図示）を形成する。続いて、ゲート電極３６７０
をマスクとして用いてセルフアラインでポリシリコンア
イランド中に選択的に不純物を導入してソース・ドレイ
ン領域（ｎ+）３６００，３６０４を形成する。参照番
号３６０２はチャネル領域である。ソース・ドレイン領
域（ｎ+）３６００，３６０４ならびにチャネル領域３
６０２がＴＦＴの能動層となる。
【０１３９】次に、層間絶縁膜３４００を形成し、次
に、コンタクトホールを経由してアルミニュウム（Ａ
ｌ）電極３３０２，３３０４をソース・ドレイン領域
（ｎ+）３６００，３６０４に接続する。次に、保護膜
３７００を形成する。
【０１４０】次に、図１７に示すように、保護膜３７０
０，層間絶縁膜３４００，下地ＳｉＯ2膜を選択的にエ
ッチングし、開口部ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４を
形成する。なお、開口部はそれぞれエッチング量が異な
るので、ＣＰ１とＣＰ４の組とＣＰ２とＣＰ３の組とに
分けて、異なるエッチング工程にてエッチングすること
もできる。
【０１４１】次に、図１８に示すように、ＩＴＯ層３２
０２，３２０４を形成する。このＩＴＯ層は、信号線
（不図示）上にも形成される。
【０１４２】次に、図１９に示すように、デバイスを、
接着層３１００を介して転写体（プラスチック基板）３
０００に接続する。
【０１４３】そして、図２０に示すように、レーザー光
を照射し、その後、図２１に示すように、転写元基板５
０００を離脱させ、転写が完了する。図１１に示される
ブロック１０００（ブロック１６００）は、この状態と
なっている。
【０１４４】なお、以上の例では、画素電極材料である
ＩＴＯを信号線上にも設ける（信号線をＩＴＯで埋め込
む）構造を採用しているが、これに限定されるものでは
なく、ＩＴＯは画素電極としてのみ使用するようにして
もよい。この場合、図２２に示すように、層間絶縁膜３
４００，下地ＳｉＯ2膜５１００を選択的にエッチング
して開口部ＣＰ５〜ＣＰ８を設け、続いて、図２３に示
すように、ＩＴＯ層３２０３（画素電極層）ならびにＡ
ｌからなる配線層（信号線を構成する層でもある）３２
０５を形成する。この場合、ＩＴＯ層３２０３とＡｌか
らなる配線層（信号線）３２０５とは、同じ階層に属す
ることになる。
【０１４５】なお、画素電極をアルミニュウム等の金属
で形成して、反射電極としてもよい。
【０１４６】また、図２１の構成において、接続用領域
にアルミニュウム等の金属により接続用電極をさらに形
成してもよい。
【０１４７】（４）図１４（図１０，図１２，図１３）
に示されるブロック１３００自体の製造工程について 図１４に示されるブロック１３００の製造工程を図２４
〜図２７を用いて説明する。
【０１４８】まず、図２４に示すようにＴＦＴを形成す
る。このとき、同時に走査線ならびに信号線が形成され
る。
【０１４９】すなわち、転写元基板４０００上にアモル
ファスシリコン層（分離層）４１００を形成し、その上
にＳｉＯ2膜４２００を形成する。次に、ポリシリコン
アイランドを形成し、続いてゲート絶縁膜４６５０を形
成する。続いてタンタル層（あるいはポリシリコン層）
を加工してゲート電極４７００ならびに走査線（図２４
では不図示）を形成する。次に、ゲート電極４７００を
マスクにしてセルフアラインでポリシリコンアイランド
中に選択的に不純物を導入してソース・ドレイン領域
（ｎ+）４６００，４６０４を形成する。参照番号４６
０２はチャネル領域である。ソース・ドレイン領域（ｎ
+）４６００，４６０４ならびにチャネル領域４６０２
がＴＦＴの能動層となる。
【０１５０】次に、層間絶縁膜４３００を形成し、次
に、コンタクトホールを経由してアルミニュウム（Ａ
ｌ）電極４４０２，４４０４をソース・ドレイン領域
（ｎ+）４６００，４６０４に接続する。次に、保護膜
４３０２を形成する。次に、保護膜４３０２を選択的に
エッチングして開口部ＣＰ１０，ＣＰ１１，ＣＰ１２を
形成する。開口部はそれぞれエッチング量が異なるの
で、ＣＰ１１とＣＰ１２を同時に形成し、ＣＰ１０とは
異なるエッチング工程として開口部を形成することも可
能である。
【０１５１】次に、図２５に示すように、ＩＴＯ層４５
０２，４５０４を形成する。ＩＴＯ層４５０２は画素電
極となる層であり、ＩＴＯ層４５０４は、各ブロック間
における信号線の接続層となる層である。
【０１５２】次に、図２６に示すように、図２６に示す
ように保護膜６０００を形成し、次に、保護膜６０００
の一部に開口部ＣＰ１４を形成する。これにより、信号
線の接続領域２１００が形成される。
【０１５３】次に、図１２で示したように、分離層４１
００にレーザー光を照射し、その後、基板４０００を離
脱させると、図２７に示すようなブロック１１００が形
成される。図１４に示されるブロック１１００は、図２
７に示される状態で、異方性導電膜（異方導電性接着
剤）を介して他のブロックに接続されている。
【０１５４】なお、以上の例では、画素電極材料である
ＩＴＯを信号線上にも設ける（信号線をＩＴＯで埋め込
む）構造を採用しているが、これに限定されるものでは
なく、ＩＴＯは画素電極としてのみ使用するようにして
もよい。
【０１５５】この場合、図２８に示すように、画素電極
を構成する層であるＩＴＯ層４５０３と、信号線を構成
する層であるＡｌ層４４０５とは同じ階層に属すること
になる。
【０１５６】なお、画素電極を、ＩＴＯではなくアルミ
ニュウム等の金属で形成して反射電極とすることもでき
る。また、図２７の構成において、接続領域にはアルミ
ニュウム等の金属からなる接続用電極をさらに形成して
もよい。さらに、以上の方法の他に、信号線（Ａｌ）４
４０４を直接に接続領域における接続用電極とすること
もできる。つまり、図２５にて形成するＩＴＯを接続領
域には形成しないようにすることにより、信号線４４０
４の露出部を接続用電極とすることも可能である。
【０１５７】また、以上の（３），（４）における説明
では、信号線を接続する構造について説明したが、走査
線同士の接続についても同様に考えることができる。但
し、走査線が信号線とは異なる材料で形成される場合
は、接続領域での構造は、信号線の形成材料を走査線の
形成材料に置き換えて考えればよい。
【０１５８】以上説明したように、本実施の形態によれ
ば、転写を何回も繰り返すことにより、転写元基板より
も大きなアクティブマトリクス基板を形成することが可
能となる。
【０１５９】以上、本発明の実施の形態について説明し
たが、本発明はこれに限定されるものではなく、本発明
を活用すれば、アクティブマトリクス基板のみならず、
例えば、所望の転写体上に大規模な回路を転写し、種々
の電子回路（例えば、マイクロコンピュータ）を構築す
ることも可能である。
【０１６０】
【図面の簡単な説明】
【図１】薄膜構造の転写方法の第１の工程を示す断面図
である。
【図２】薄膜構造の転写方法の第２の工程を示す断面図
である。
【図３】薄膜構造の転写方法の第３の工程を示す断面図
である。
【図４】薄膜構造の転写方法の第４の工程を示す断面図
である。
【図５】薄膜構造の転写方法の第５の工程を示す断面図
である。
【図６】薄膜構造の転写方法の第６の工程を示す断面図
である。
【図７】液晶表示装置の全体構成を説明するための図で
ある。
【図８】本発明の実施の形態に係るアクティブマトリク
ス基板の平面パターンを示す図である。
【図９】（ａ）はアクティブマトリクス基板における一
画素の平面パターンを示す図であり、（ｂ）は（ａ）に
示されるパターンの等価回路を示す図である。
【図１０】本発明の実施の形態にかかるアクティブマト
リクス基板の具体的な構成を示す平面図である。
【図１１】図１０に示されるアクティブマトリクス基板
の製造方法の第１の工程を示す断面図である。
【図１２】図１０に示されるアクティブマトリクス基板
の製造方法の第２の工程を示す断面図である。
【図１３】図１０に示されるアクティブマトリクス基板
の製造方法の第３の工程を示す断面図である。
【図１４】図１０に示されるアクティブマトリクス基板
の製造方法の第４の工程を示す断面図である。
【図１５】本実施の形態のアクティブマトリクス基板を
用いて製造された液晶表示装置の要部を示す断面図であ
る。
【図１６】図１４に示されるブロック１０００の製造方
法の第１の工程を示すデバイスの断面図である。
【図１７】図１４に示されるブロック１０００の製造方
法の第２の工程を示すデバイスの断面図である。
【図１８】図１４に示されるブロック１０００の製造方
法の第３の工程を示すデバイスの断面図である。
【図１９】図１４に示されるブロック１０００の製造方
法の第４の工程を示すデバイスの断面図である。
【図２０】図１４に示されるブロック１０００の製造方
法の第５の工程を示すデバイスの断面図である。
【図２１】図１４に示されるブロック１０００の製造方
法の第６の工程を示すデバイスの断面図である。
【図２２】図１４に示されるブロック１０００の製造方
法の他の例を示すデバイス断面図である。
【図２３】図１４に示されるブロック１０００の製造方
法の他の例を示すデバイス断面図である。
【図２４】図１４に示されるブロック１３００の製造方
法の第１の工程を示すデバイスの断面図である。
【図２５】図１４に示されるブロック１３００の製造方
法の第２の工程を示すデバイスの断面図である。
【図２６】図１４に示されるブロック１３００の製造方
法の第３の工程を示すデバイスの断面図である。
【図２７】図１４に示されるブロック１３００の製造方
法の第４の工程を示すデバイスの断面図である。
【図２８】図１４に示されるブロック１３００の製造方
法の他の例を示すデバイス断面図である。
【図２９】図１０のアクティブマトリクス基板の走査線
（７２１０Ａ，７２１０Ｂ，７２１０Ｃ）に沿う断面構
造を示す図である。
【符号の説明】
１００ 基板 １２０ アモルファスシリコン層（レーザー吸収層） １４０ 薄膜デバイス層 １６０ 接着層 １８０ 転写体 １０００〜１８００ 薄膜構ブロック ２０００ａ〜２０００ｄ 走査線の接続領域 ２１００ａ〜２１００ｄ 信号線の接続領域 ７２００Ａ〜７２００Ｃ 信号線 ７２１０Ａ〜７２１０Ｃ 走査線 Ｍ１〜Ｍ９ 画素部の薄膜トランジスタ（ＴＦＴ）

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 下記（１）に記載の薄膜構造の転写方法
    を用いて第１および第２の薄膜構造ブロックを転写する
    場合に、 まず、前記第１の薄膜構造ブロックを所望の転写体上に
    転写し、 転写された前記第１の薄膜構造ブロックの一部に重ねて
    前記第２の薄膜構造ブロックを転写し、その重なりの部
    分で薄膜構造ブロック間の電気的導通を確保することを
    特徴とする、転写された薄膜構造ブロック間の電気的導
    通をとる方法。 （１）以下の工程を有する薄膜構造の転写方法。基板上
    に分離層を形成する工程。前記分離層上に薄膜構造ブロ
    ックを形成する工程。前記薄膜構造ブロックを接着層を
    介して転写体に接合する工程。前記分離層に光を照射
    し、前記分離層の層内および／または界面において剥離
    を生じせしめる工程。前記基板を前記分離層から離脱さ
    せる工程。
  2. 【請求項２】 マトリクス状に配置された走査線および
    信号線と、この走査線および信号線に接続された薄膜ト
    ランジスタと、その薄膜トランジスタの一端に接続され
    た画素電極とを含んで画素部が構成されたアクティブマ
    トリクス基板の製造方法において、 下記工程群（１）に記載の工程を経て、転写体上に第１
    の薄膜構造ブロックを転写し、 下記工程群（２）に記載の工程を経て、前記第１の薄膜
    構造ブロックの一部に重なり、かつ前記第１の薄膜構造
    ブロックと電気的に導通がとられるように第２の薄膜構
    造ブロックを転写することを特徴とするアクティブマト
    リクス基板の製造方法。 工程群（１） 基板上に分離層を形成する工程と、 前記分離層上に前記薄膜トランジスタ、前記走査線、お
    よび前記信号線を形成する工程と、 以上に記載の工程を経て形成された第１の薄膜構造ブロ
    ックを、接着剤を介して転写体に接合する工程と、 前記基板を前記分離層から離脱させる工程。 工程群（２） 基板上に分離層を形成する工程と、 前記分離層上に前記薄膜トランジスタ、前記走査線、お
    よび前記信号線を形成する工程と、 以上に記載の工程を経て形成された第２の薄膜ブロック
    の前記走査線および／または前記信号線と、上記（１）
    に記載の第１の薄膜構造ブロックにおける前記走査線お
    よび／または前記信号線とを電気的に導通させる工程
    と、 前記基板を前記分離層から離脱させる工程。
  3. 【請求項３】 マトリクス状に配置された走査線および
    信号線と、この走査線および信号線に接続された薄膜ト
    ランジスタ（ＴＦＴ）と、その薄膜トランジスタの一端
    に接続された画素電極とを含んで画素部が構成されたア
    クティブマトリクス基板の製造方法において、 下記工程群（１）に記載の工程を経て、転写体上に第１
    の薄膜構造ブロックを転写し、 下記工程群（２）に記載の工程を経て、前記第１の薄膜
    構造ブロックの一部に重なり、かつ前記第１の薄膜構造
    ブロックと電気的に導通がとられるように第２の薄膜構
    造ブロックを転写することを特徴とするアクティブマト
    リクス基板の製造方法。 工程群（１） 基板上に分離層を形成する工程と、 前記分離層上に前記薄膜トランジスタを構成する半導体
    層を形成する工程と、 前記薄膜トランジスタを構成する半導体層上に絶縁膜を
    形成する工程と、 前記走査線および／または信号線の接続部となる前記絶
    縁膜をエッチングして接続領域を形成し、前記画素電極
    を配置すべき箇所の前記絶縁膜をエッチングして画素電
    極領域を形成する工程と、 前記走査線および／または信号線に電気的に接続される
    接続用電極を形成し、前記画素電極領域を覆うように前
    記画素電極を形成する工程と、 以上に記載の工程を経て形成された第１の薄膜構造ブロ
    ックを、接着剤を介して転写体に接合する工程と、 前記基板を前記分離層から離脱させる工程。 工程群（２） 基板上に分離層を形成する工程と、 前記分離層上に前記薄膜トランジスタを構成する半導体
    層を形成する工程と、 前記薄膜トランジスタを構成する半導体上に絶縁膜を形
    成する工程と、 前記画素電極を配置すべき箇所の前記絶縁膜をエッチン
    グして画素電極領域を形成する工程と、 前記画素電極領域を覆うように画素電極を形成する工程
    と、 前記走査線および／または信号線に電気的に接続された
    接続用電極を形成する工程と、 以上に記載の工程を経て形成された第２の薄膜ブロック
    の前記接続用電極と前記工程群（１）に記載の第１の薄
    膜構造ブロックにおける前記接続用電極とを電気的に導
    通させる工程と、 前記基板を前記分離層から離脱させる工程。
  4. 【請求項４】 請求項２または請求項３のいずれかに記
    載の製造方法により製造されたアクティブマトリクス基
    板。
  5. 【請求項５】 マトリクス状に配置された走査線および
    信号線と、この走査線および信号線に接続された薄膜ト
    ランジスタと、その薄膜トランジスタの一端に接続され
    た画素電極とを含んで画素部が構成されたアクティブマ
    トリクス基板において、 基板上に、前記薄膜トランジスタ、前記走査線、前記信
    号線、および前記画素電極を有する第１のアクティブマ
    トリクス部が配置され、 前記基板上の前記第１のアクティブマトリクス部と異な
    る領域に、接着層を介在させて、前記薄膜トランジス
    タ、前記走査線、前記信号線、および前記画素電極を有
    する第２のアクティブマトリクス部が配置され、 前記第１のアクティブマトリクス部と前記第２のアクテ
    ィブマトリクス部の前記走査線および／または前記信号
    線とが電気的に接続されてなることを特徴とするアクテ
    ィブマトリクス基板。
  6. 【請求項６】 請求項５において、 前記第１のアクティブマトリクス部と前記第２のアクテ
    ィブマトリクス部は互いの一部が重なって配置され、そ
    の重なった一部において、互いに前記走査線および／ま
    たは前記信号線どうしが導通部材を介して接続されてな
    ることを特徴とするアクティブマトリクス基板。
  7. 【請求項７】 請求項５または請求項６において、 前記第１のアクティブマトリクス部は、前記基板上に接
    着剤を介して配置されてなることを特徴とするアクティ
    ブマトリクス基板。
  8. 【請求項８】 請求項５〜請求項７のいずれかに記載の
    アクティブマトリクス基板と、そのアクティブマトリク
    ス基板と対向する対向基板と、前記アクティブマトリク
    ス基板および前記対向基板との間に挟持される液晶層
    と、を有する液晶装置。
  9. 【請求項９】 請求項４に記載のアクティブマトリクス
    基板を用いて構成される液晶装置。
JP35316696A 1996-12-16 1996-12-16 転写された薄膜構造ブロック間の電気的導通をとる方法，アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶装置 Expired - Fee Related JP3837807B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP35316696A JP3837807B2 (ja) 1996-12-16 1996-12-16 転写された薄膜構造ブロック間の電気的導通をとる方法，アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP35316696A JP3837807B2 (ja) 1996-12-16 1996-12-16 転写された薄膜構造ブロック間の電気的導通をとる方法，アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶装置

Publications (2)

Publication Number Publication Date
JPH10177187A true JPH10177187A (ja) 1998-06-30
JP3837807B2 JP3837807B2 (ja) 2006-10-25

Family

ID=18429012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35316696A Expired - Fee Related JP3837807B2 (ja) 1996-12-16 1996-12-16 転写された薄膜構造ブロック間の電気的導通をとる方法，アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶装置

Country Status (1)

Country Link
JP (1) JP3837807B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318372A (ja) * 2002-04-25 2003-11-07 Seiko Epson Corp 電子装置の製造方法及び製造装置
WO2003105113A1 (ja) * 2002-06-10 2003-12-18 セイコーエプソン株式会社 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器
JP2004173841A (ja) * 2002-11-26 2004-06-24 Seiko Epson Corp 本人照合装置、カード型情報記録媒体及びそれを用いた情報処理システム
WO2004064018A1 (ja) * 2003-01-15 2004-07-29 Semiconductor Energy Laboratory Co., Ltd. 剥離方法及びその剥離方法を用いた表示装置の作製方法
US6814832B2 (en) 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
US6887650B2 (en) 2001-07-24 2005-05-03 Seiko Epson Corporation Transfer method, method of manufacturing thin film devices, method of manufacturing integrated circuits, circuit board and manufacturing method thereof, electro-optical apparatus and manufacturing method thereof, ic card, and electronic appliance
JP2006303166A (ja) * 2005-04-20 2006-11-02 Seiko Epson Corp 薄膜素子の製造方法、薄膜素子、及び電子機器
US7302088B2 (en) 2002-07-12 2007-11-27 Seiko Epson Corporation Personal verification device, card-type information storage medium, and information processing system using the same
US7393725B2 (en) 2004-10-19 2008-07-01 Seiko Epson Corporation Method of manufacturing thin film device electro-optic device, and electronic instrument
JP2009258710A (ja) * 2008-03-28 2009-11-05 Semiconductor Energy Lab Co Ltd 表示装置及び当該表示装置の作製方法
JP2012003268A (ja) * 2000-02-29 2012-01-05 Semiconductor Energy Lab Co Ltd 発光装置及び電気器具
JP2016194725A (ja) * 2010-08-17 2016-11-17 株式会社半導体エネルギー研究所 液晶表示装置

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012003268A (ja) * 2000-02-29 2012-01-05 Semiconductor Energy Lab Co Ltd 発光装置及び電気器具
JP2018137227A (ja) * 2000-02-29 2018-08-30 株式会社半導体エネルギー研究所 発光装置
US9263476B2 (en) 2000-02-29 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
JP2015135508A (ja) * 2000-02-29 2015-07-27 株式会社半導体エネルギー研究所 発光装置
US6814832B2 (en) 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
US6887650B2 (en) 2001-07-24 2005-05-03 Seiko Epson Corporation Transfer method, method of manufacturing thin film devices, method of manufacturing integrated circuits, circuit board and manufacturing method thereof, electro-optical apparatus and manufacturing method thereof, ic card, and electronic appliance
JP2003318372A (ja) * 2002-04-25 2003-11-07 Seiko Epson Corp 電子装置の製造方法及び製造装置
WO2003105113A1 (ja) * 2002-06-10 2003-12-18 セイコーエプソン株式会社 電気光学装置の製造方法、その製造方法で製造される電気光学装置および電子機器
US7242441B2 (en) 2002-06-10 2007-07-10 Seiko Epson Corporation Method for manufacturing electro-optical device, and electro-optical device and electronic device manufactured with this manufacturing method
US7302088B2 (en) 2002-07-12 2007-11-27 Seiko Epson Corporation Personal verification device, card-type information storage medium, and information processing system using the same
JP2004173841A (ja) * 2002-11-26 2004-06-24 Seiko Epson Corp 本人照合装置、カード型情報記録媒体及びそれを用いた情報処理システム
US9013650B2 (en) 2003-01-15 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method for manufacturing display device using the peeling method
US7245331B2 (en) 2003-01-15 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method for manufacturing display device using the peeling method
WO2004064018A1 (ja) * 2003-01-15 2004-07-29 Semiconductor Energy Laboratory Co., Ltd. 剥離方法及びその剥離方法を用いた表示装置の作製方法
US8228454B2 (en) 2003-01-15 2012-07-24 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method for manufacturing display device using the peeling method
US9299879B2 (en) 2003-01-15 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method for manufacturing display device using the peeling method
US8508682B2 (en) 2003-01-15 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method for manufacturing display device using the peeling method
US8830413B2 (en) 2003-01-15 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method for manufacturing display device using the peeling method
US7714950B2 (en) 2003-01-15 2010-05-11 Semiconductor Energy Laboratory Co., Ltd Peeling method and method for manufacturing display device using the peeling method
US7393725B2 (en) 2004-10-19 2008-07-01 Seiko Epson Corporation Method of manufacturing thin film device electro-optic device, and electronic instrument
JP2006303166A (ja) * 2005-04-20 2006-11-02 Seiko Epson Corp 薄膜素子の製造方法、薄膜素子、及び電子機器
US8441021B2 (en) 2008-03-28 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2009258710A (ja) * 2008-03-28 2009-11-05 Semiconductor Energy Lab Co Ltd 表示装置及び当該表示装置の作製方法
JP2016194725A (ja) * 2010-08-17 2016-11-17 株式会社半導体エネルギー研究所 液晶表示装置
US9995970B2 (en) 2010-08-17 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a liquid crystal device comprising an alignment film formed under reduced pressure

Also Published As

Publication number Publication date
JP3837807B2 (ja) 2006-10-25

Similar Documents

Publication Publication Date Title
JP4619462B2 (ja) 薄膜素子の転写方法
KR100494479B1 (ko) 액티브 매트릭스 기판의 제조 방법
US6814832B2 (en) Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
JP3809733B2 (ja) 薄膜トランジスタの剥離方法
JP3809712B2 (ja) 薄膜デバイスの転写方法
USRE40601E1 (en) Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP3738799B2 (ja) アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶表示装置
US6127199A (en) Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP4151420B2 (ja) デバイスの製造方法
JP4619461B2 (ja) 薄膜デバイスの転写方法、及びデバイスの製造方法
JP2001189460A (ja) 薄膜デバイスの転写・製造方法
JPH11243209A (ja) 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置、アクティブマトリクス基板、液晶表示装置および電子機器
JP2002217391A (ja) 積層体の製造方法及び半導体装置
JP4061846B2 (ja) 積層体の製造方法及び半導体装置の製造方法
JP3809710B2 (ja) 薄膜素子の転写方法
JP3837807B2 (ja) 転写された薄膜構造ブロック間の電気的導通をとる方法，アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶装置
JP4229107B2 (ja) アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶表示装置
JP4378672B2 (ja) 回路基板の製造方法
JP4619644B2 (ja) 薄膜素子の転写方法
JP2009076852A (ja) 薄膜素子、薄膜素子の製造方法、及び表示装置
JP3849683B2 (ja) 薄膜トランジスタの剥離方法
JP2004327836A (ja) 被転写体の転写方法、被転写体の製造方法、回路基板の製造方法、電気光学装置、及び電子機器
JP4525603B2 (ja) 薄膜トランジスタの転写方法
JP4619645B2 (ja) 薄膜素子の転写方法
JP2004140380A (ja) 薄膜デバイスの転写方法、及びデバイスの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060328

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060526

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20060526

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060724

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090811

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100811

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110811

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120811

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120811

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120811

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130811

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130811

Year of fee payment: 7

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130811

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130811

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees