JP2009076852A - 薄膜素子、薄膜素子の製造方法、及び表示装置 - Google Patents

薄膜素子、薄膜素子の製造方法、及び表示装置 Download PDF

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Abstract

【課題】低コストで高い歩留まりが実現可能な製造方法でありながら、高精細且つ高解像度であって、高い表示性能を維持した薄膜素子及び表示装置を実現する。
【解決手段】基板１００上に分離層１２０を形成し、分離層上に下地絶縁膜１４２を形成し、下地絶縁膜上に薄膜素子層１４４を形成し、下地絶縁膜と薄膜素子層からなる被転写層１４０を接着層１６０を介して転写体１８０に接合し、分離層において剥離することにより基板から転写体を離脱する転写工程によって形成される薄膜素子１であって、薄膜素子層は、その最下層にあって下地絶縁膜と接する第１配線層と、第１配線層のもう一方の面と接して形成される誘電体膜と、誘電体膜を介して第１配線層と電気的に絶縁されて形成される半導体層と、半導体層形成後に形成される第２配線層とを有しており、薄膜素子層の最下層に、第１配線層にて電極が形成されている。
【選択図】図４

Description

本発明は、薄膜素子、薄膜素子の製造方法、及び表示装置に関する。より詳しくは、薄膜素子によって構成されるアクティブマトリクス駆動回路を製造元の基板から剥離し、第２の基板に転写して形成した表示装置に関する。
従来ガラスなどの堅い基板に形成されていた表示装置などの薄膜素子を、軽いプラスチック基板に形成すると、軽量化・薄型化が可能であり、また落としても割れにくいといった優位性が生まれる。
特許文献１には、１回の転写工程を経て、製造元の第１の基板に作成した薄膜素子を、第２の基板に転写する方法が示されている。この手法を用いて表示装置を作成する場合、画素電極や外部接続端子を剥離面側に取り出す必要がある。
特許文献１では、図３３に示すように、画素電極１７００部分の層間絶縁膜を分離層３１００まで除去し、ＩＴＯやアルミニウムからなる電極を配して、剥離面に電極を取り出す構造を実現しているが、このような構造では、画素電極が配置される領域にはトランジスタや保持容量など他の回路素子を配置することができない。
アクティブマトリクス方式の電気泳動表示装置や液晶表示装置の画素回路では、一般的に、画素を選択するための選択トランジスタと、画素電極の電位を保持するための保持容量を設ける。特に電気泳動表示装置では素子の応答時間が数百ミリ秒と長く、できるだけ大きな保持容量を設けるのが好ましい。ところが従来の構成では、画素電極の領域には他の回路素子を設けることができないので、大きな保持容量を確保することが困難であった。逆に十分な保持容量を確保しようとすると、画素電極が小さくなってしまって開口率が低下し、表示コントラストが低下してしまうとの問題があった。また、同じ保持容量を確保しようとするとき、高精細になるほどに開口率が下がってしまうとの問題があった。なお、本明細書において、開口率とは、１画素内での画素電極が占める割合のことであり、換言すると、各画素における表示に寄与する画素電極の面積比率を指している。
このような問題を解決するために、特許文献２には、２回の転写工程によって、製造元の第１の基板上と同一の構造を、第３の基板上に実現する方法が提案されている。この場合、第１の基板と同じ表面が第３の基板上に得られるため、通常の薄膜トランジスタと同じ製造工程で作成した駆動回路を、プラスチック基板上に形成することができる。すなわち、１回の転写工程にて薄膜デバイスを転写する場合のように画素電極を分離面側に取り出す必要がなく、画素電極が配置された領域であって画素電極とは別の層に回路素子を作りこむことができる。よって、開口率を低下させることなく、十分な保持容量を確保することができる。
一方で、転写を２回行うということはそれだけ製造工程が長くなり、コストの増大、歩留まり低下につながるといった問題があった。そこで、１回転写で低コストを実現しながらに、２回転写法を用いた場合と同等の回路機能を有する薄膜素子の転写工程の開発が望まれていた。
特開平１０−１２５９３１号公報 特開２００１−１２５１３８号公報
本発明は上記課題の少なくとも一部を解決するためになされたものであり、開口率と保持容量とを確保することが可能な薄膜素子を提供することを目的の一つとする。
また、１回の転写工程によって、開口率と保持容量とを確保した薄膜素子の製造方法を提供することを目的の一つとする。
また、低コストで高い歩留まりが実現可能な製造工程でありながら、高精細且つ高解像度であって、高い表示性能を維持した、フレキシブルな表示装置を実現することを目的の一つとする。より具体的には、プラスチック基板に転写された薄膜表示装置の駆動回路において、１回の転写工程でプラスチック基板に転写可能であって、開口率と保持容量の確保を両立させた画素回路を実現することを目的の一つとする。
上記の課題を解決するために本発明に係る薄膜素子の製造方法は、基板上に分離層を形成する工程と、分離層上に下地絶縁膜を形成する工程と、下地絶縁膜上に薄膜素子層を形成する工程と、下地絶縁膜と薄膜素子層からなる被転写層を接着剤を介して転写体に接合する工程と、分離層の層内或いは界面において剥離を生じせしめる工程と、基板から被転写層を離脱させる工程と、を含む薄膜素子の製造方法であって、薄膜素子層は、その最下層にあって下地絶縁膜と接する第１配線層と、第１配線層のもう一方の面と接して形成される誘電体膜と、誘電体膜を介して第１配線層と電気的に絶縁されて形成される半導体層と、半導体層形成後に形成される第２配線層とを備え、薄膜素子層の最下層に、第１配線層にて電極が形成されていることを特徴とする。
また、電極は画素電極であり、第２配線層には容量電極が形成され、容量電極は誘電体膜を挟んで画素電極と対向しており、画素電極の全体或いは一部分と容量電極の全体或いは一部分との間に容量が形成されていることが好ましい。
薄膜素子は、第１配線層からなるゲート電極と、誘電体膜からなるゲート絶縁膜と、半導体層と、第２配線層からなるソース・ドレイン電極とを含んで構成された薄膜トランジスタを有し、薄膜トランジスタは、これを構成する各層が、下層からゲート電極、ゲート絶縁膜、半導体層、ソース・ドレイン電極の順番で形成される逆スタガ構造であることが好ましい。
掛かる構成によれば、薄膜トランジスタを構成する配線層と同じ配線層にて画素電極の形成が可能であって、画素電極を構成する配線層を新たに設けることがないので、低コスト化が可能である。
上記の課題を解決するために本発明に係る薄膜素子は、前記記載の製造方法によって製造された薄膜素子であって、ゲート電極の配線幅が、画素電極の幅の１０分の１以下であることを特徴とする。
上記の課題を解決するために本発明に係る表示装置は、前記記載の製造方法によって製造された薄膜素子と、薄膜素子における第１配線層側に重ねられる表示素子層とを、備え、表示素子層は、第１配線層側から電気泳動層、共通電極、対向基板がこの順番で積層されたものであることを特徴とする。
掛かる構成によれば、画素電極と表示素子層が接する構造となるので、電流駆動型の表示素子を駆動することが可能となる。
また、薄膜素子の下地絶縁膜は、画素電極と表示素子との間のリーク電流を低減する役目を果す。上記リーク電流を低減する手段として、電極を形成した後にパシベーション膜を形成する手法は一般的だが、本発明では、パシベーション膜として下地絶縁膜を利用することを特徴とする。下地絶縁膜の形成は、薄膜素子形成の工程に含まれるので、新たにパシベーション膜を形成する工程を増やすことなく、リーク電流低減との効果が得られる。
また、画素電極と容量電極間に形成される容量を画素電極の電圧を保持するための保持容量として用いることが好ましい。
掛かる構成をアクティブマトリクス表示装置の画素回路に適用すれば、保持容量を形成する電極の一方が画素電極を兼用するが為に、一画素の保有する面積を有効に活用し、画素回路を構成することができる。従って、高精細であって、開口率（ここでは、画素サイズに対する実際の画素電極の割合）の高い表示装置が実現可能である。
また、下地絶縁膜の膜厚が、表示素子層における電気泳動層の厚さの１０分の１以下であることが好ましい。
上記の課題を解決するために本発明に係る薄膜素子の製造方法は、基板上に分離層を形成する工程と、分離層上に下地絶縁膜を形成する工程と、下地絶縁膜上に薄膜素子層を形成する工程と、下地絶縁膜と薄膜素子層からなる被転写層を接着剤を介して転写体に接合する工程と、分離層の層内或いは界面において剥離を生じせしめる工程と、基板から被転写層を離脱させる工程と、を含む薄膜素子の製造方法であって、薄膜素子層の製造工程は、下地絶縁膜上に半導体層を形成する工程と、半導体層上に、絶縁膜を形成する工程と、絶縁膜上に、配線層を形成する工程と、を少なくとも含み、下地絶縁膜に面して、半導体層からなる電極が形成されていることを特徴とする。
また、薄膜素子層には、半導体層に形成されたソース領域、およびドレイン領域と、絶縁膜からなるゲート絶縁膜と、配線層に形成されたゲート電極と、を含むトップゲート型の薄膜トランジスタが形成され、電極は、ドレイン領域と接続した画素電極であることが好ましい。
以下、本発明に係る薄膜素子、薄膜素子の製造方法、表示装置、表示装置の製造方法に関する好適な実施形態について説明する。
（第１実施形態）
まず、第１実施形態である薄膜素子の転写方法について、図１〜８を用いて説明する。
図１に示すように、基板１００上に分離層１２０を形成する。以下、基板１００および分離層１２０について説明する。
（１）［基板１００についての説明］
基板１００は、光が透過し得る透光性を有するものであるのが好ましい。この場合、光の透過率は１０％以上であるのが好ましく、５０％以上であるのがより好ましい。この透過率が低過ぎると、光の減衰（ロス）が大きくなり、分離層１２０を剥離するのにより大きな光量を必要とする。
また、基板１００は、信頼性の高い材料で構成されているのが好ましく、特に、耐熱性に優れた材料で構成されているのが好ましい。その理由は、例えば後述する被転写層１４０や下地絶縁膜１４２（図２）を形成する際に、その種類や形成方法によってはプロセス温度が高くなる（例えば３５０〜１０００℃程度）ことがあるが、その場合でも、基板１００が耐熱性に優れていれば、基板１００上への被転写層１４０等の形成に際し、その温度条件等の成膜条件の設定の幅が広がるからである。
従って、基板１００は、被転写層１４０の形成の際の最高温度をＴmaxとしたとき、歪点がＴmax以上の材料で構成されているのものが好ましい。具体的には、基板１００の構成材料は、歪点が３５０℃以上のものが好ましく、５００℃以上のものがより好ましい。このようなものとしては、例えば、石英ガラス、コーニング７０５９、日本電気ガラス社製ＯＡ−２等の耐熱性ガラスが挙げられる。
また、基板１００の厚さは、特に限定されないが、通常は、０．１〜５．０ｍｍ程度であるのが好ましく、０．５〜１．５ｍｍ程度であるのがより好ましい。基板１００の厚さが薄すぎると強度の低下を招き、厚すぎると、基板１００の透過率が低い場合に、光の減衰を生じ易くなる。なお、基板１００の光の透過率が高い場合には、その厚さは、前記上限値を超えるものであってもよい。なお、光を均一に照射できるように、基板１００の厚さは、均一であるのが好ましい。
（２）［分離層１２０の説明］
分離層１２０は、照射される光を吸収し、その層内および／または界面において剥離（以下、「層内剥離」、「界面剥離」と言う）を生じるような性質を有するものであり、好ましくは、光の照射により、分離層１２０を構成する物質の原子間または分子間の結合力が消失または減少すること、すなわち、アブレーションが生じて層内剥離および／または界面剥離に至るものがよい。
さらに、光の照射により、分離層１２０から気体が放出され、分離効果が発現される場合もある。すなわち、分離層１２０に含有されていた成分が気体となって放出される場合と、分離層１２０が光を吸収して一瞬気体になり、その蒸気が放出され、分離に寄与する場合とがある。このような分離層１２０の組成としては、例えば、次のＡ〜Ｆに記載されるものが挙げられる。
Ａ．アモルファスシリコン（ａ−Ｓｉ）。このアモルファスシリコン中には、水素（Ｈ）が含有されていてもよい。この場合、水素（Ｈ）の含有量は、２原子％以上程度であるのが好ましく、２〜２０原子％程度であるのがより好ましい。このように、水素（Ｈ）が所定量含有されていると、光の照射によって水素が放出され、分離層１２０に内圧が発生し、それが上下の薄膜を剥離する力となる。アモルファスシリコン中の水素（Ｈ）の含有量は、成膜条件、例えばＣＶＤにおけるガス組成、ガス圧、ガス雰囲気、ガス流量、温度、基板温度、投入パワー等の条件を適宜設定することにより調整することができる。
Ｂ．酸化ケイ素又はケイ酸化合物、酸化チタンまたはチタン酸化合物、酸化ジルコニウムまたはジルコン酸化合物、酸化ランタンまたはランタン酸化化合物等の各種酸化物セラミックス、透電体（強誘電体）あるいは半導体。
酸化ケイ素としては、ＳｉＯ、ＳｉＯ2、Ｓｉ3Ｏ3が挙げられ、ケイ酸化合物としては、例えばＫ2ＳｉＯ2、Ｌｉ2ＳｉＯ3、ＣａＳｉＯ3、ＺｒＳｉＯ4、Ｎａ2ＳｉＯ3が挙げられる。
酸化チタンとしては、ＴｉＯ、Ｔｉ2Ｏ3、ＴｉＯ3が挙げられ、チタン酸化合物としては、例えば、ＢａＴｉＯ4、ＢａＴｉＯ3、Ｂａ2Ｔｉ9Ｏ20、ＢａＴｉ5Ｏ11、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、ＭｇＴｉＯ3、ＺｒＴｉＯ2、ＳｎＴｉＯ4、Ａｌ2ＴｉＯ5、ＦｅＴｉＯ3が挙げられる。
酸化ジルコニウムとしては、ＺｒＯ2が挙げられ、ジルコン酸化合物としては、例えばＢａＺｒＯ3、ＺｒＳｉＯ4、ＰｂＺｒＯ3、ＭｇＺｒＯ3、Ｋ2ＺｒＯ3が挙げられる。
Ｃ．ＰＺＴ（チタン酸ジルコン酸鉛）、ＰＬＺＴ、ＰＬＬＺＴ、ＰＢＺＴ等のセラミックスあるいは誘電体（強誘電体）。
Ｄ．窒化珪素、窒化アルミ、窒化チタン等の窒化物セラミックス。
Ｅ．有機高分子材料。有機高分子材料としては、−ＣＨ−、−ＣＯ−（ケトン）、−ＣＯＮＨ−（アミド）、−ＮＨ−（イミド）、−ＣＯＯ−（エステル）、−Ｎ＝Ｎ−（アゾ）、−ＣＨ＝Ｎ−（シフ）等の結合（光の照射によりこれらの結合が切断される）を有するもの、特に、これらの結合を多く有するものであればいかなるものでもよい。また、有機高分子材料は、構成式中に芳香族炭化水素（１または２以上のベンゼン環またはその縮合環）を有するものであってもよい。
このような有機高分子材料の具体例としては、ポリエチレン、ポリプロピレンのようなポリオレフィン、ポリイミド、ポリアミド、ポリエステル、ポリメチルメタクリレート（ＰＭＭＡ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリエーテルスルホン（ＰＥＳ）、エポキシ樹脂等が挙げられる。
Ｆ．金属。金属としては、例えば、Ａｌ，Ｌｉ，Ｔｉ，Ｍｎ，Ｉｎ，Ｓｎ，Ｙ，Ｌａ，Ｃｅ，Ｎｄ，Ｐｒ，Ｇｄ，Ｓｍのいずれかの金属、または、これらのうちの少なくとも１種を含む合金が挙げられる。
また、分離層１２０の厚さは、剥離目的や分離層１２０の組成、層構成、形成方法等の諸条件により異なるが、通常は、１ｎｍ〜２０μｍ程度であるのが好ましく、１０ｎｍ〜２μｍ程度であるのがより好ましく、４０ｎｍ〜１μｍ程度であるのがさらに好ましい。分離層１２０の膜厚が小さすぎると、成膜の均一性が損なわれ、剥離にムラが生じることがあり、また、膜厚が厚すぎると、分離層１２０の良好な剥離性を確保するために、光のパワー（光量）を大きくする必要があるとともに、後に分離層１２０を除去する際に、その作業に時間がかかる。なお、分離層１２０の膜厚は、できるだけ均一であるのが好ましい。
分離層１２０の形成方法は、特に限定されず、膜組成や膜厚等の諸条件に応じて適宜選択される。たとえば、ＣＶＤ（ＭＯＣＶＤ、低圧ＣＶＤ、ＥＣＲＣＶＤを含む）、蒸着、分子線蒸着（ＭＢ）、リング、イオンプレーティング、ＰＶＤ等の各種気相成膜法、電気メッキ、浸漬メッキ（ディッピング）、無電解メッキ等の各種メッキ法、ラングミュア・プロジェット（ＬＢ）法、スピンコート、スプレーコート、ロールコート等の塗布法、各種印刷法、転写法、インクジェット法、粉末ジェット法等が挙げられ、これらのうちの２以上を組み合わせて形成することもできる。
例えば、分離層１２０の組成がアモルファスシリコン（ａ−Ｓｉ）の場合には、ＣＶＤ、特に低圧ＣＶＤやプラズマＣＶＤにより成膜するのが好ましい。
また、分離層１２０をゾル−ゲル法によるセラミックスで構成する場合や、有機高分子材料で構成する場合には、塗布法、特に、スピンコートにより成膜するのが好ましい。
次に、図２に示すように、分離層１２０上に被転写層１４０を形成する。被転写層１４０は、分離層１２０に接して設けられる下地絶縁膜１４２と、薄膜素子層１４４から構成される。下地絶縁膜１４２には、例えばＳｉＯ2膜を用いることができるが、ＳｉＯ2の他にＳｉ3Ｎ4等の絶縁膜を使用することもできる。ＳｉＯ2膜（下地絶縁膜１４２）の厚みは、その形成目的や発揮し得る機能の程度に応じて適宜決定されるが、通常は、１０ｎｍ〜５μｍ程度であるのが好ましく、４０ｎｍ〜１μｍ程度であるのがより好ましい。下地絶縁膜１４２は、種々の目的で形成され、例えば、被転写層１４０を物理的または化学的に保護する保護層、絶縁層、導電層、レーザ光の遮光層、マイグレーション防止用のバリア層、反射層としての機能の内の少なくとも１つを発揮するものが挙げられる。本発明では特に、下地絶縁膜１４２に表示素子と画素電極との良好な絶縁性を保ち表示素子に十分な電圧を印加するとの機能を持たせている。
薄膜素子層１４４は、ＴＦＴ（薄膜トランジスタ）等の薄膜素子を含む層であって、ポリシリコンやアモルファスシリコンなどの半導体層、ゲート絶縁膜、ゲート電極層、層間絶縁膜、ソース・ドレイン電極層によって構成される。
薄膜素子層１４４の最下層には画素電極１５１が形成される。この画素電極１５１は、薄膜素子層１４４に含まれるＴＦＴ素子を構成する半導体層やゲート電極層、ソース・ドレイン電極層と同じ層に形成されることが好ましい。
なお、薄膜素子層１４４の具体的構成例、および製造方法については、実施形態２および３にて詳細に説明する。
画素電極１５１を形成した後、例えばＳｉＯ2からなる絶縁層としての層間絶縁膜や半導体膜を成膜する。
次に、画素電極１５１と層間絶縁膜を挟んで対向する容量電極１５２ａを形成し、画素電極１５１と容量電極１５２ａとの間に保持容量ＣＳを形成する。このとき容量電極１５２ａは、薄膜素子層１４４に含まれるＴＦＴを構成するソース・ドレイン電極と同じ配線層にて形成されることが好ましい。
このように、層間絶縁膜を介して画素電極１５１と重なるように容量電極１５２ａを形成することにより、開口率を確保しながら保持容量を形成することが可能となり、所期の開口率と保持容量とを確保することができる。
次に、図３に示すように、薄膜素子層１４４を、接着層１６０を介して転写体１８０に接合する。
接着層１６０を構成する接着剤の好適な例としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気硬化型接着剤等の各種硬化型接着剤が挙げられる。接着剤の組成としては、例えば、エポキシ系、アクリレート系、シリコーン系等、いかなるものでもよい。このような接着層１６０の形成は、例えば、塗布法によりなされる。
硬化型接着剤を用いる場合、例えば被転写層１４０上に硬化型接着剤を塗布し、その上に転写体１８０を接合した後、硬化型接着剤の特性に応じた硬化方法により前記硬化型接着剤を硬化させて、被転写層１４０と転写体１８０とを接着し、固定する。なお、本明細書では、被転写層１４０のことを示す表現として、薄膜デバイス層という表現も用いている。
接着剤が光硬化型の場合、光透過性の基板１００または光透過性の転写体１８０の一方の外側から（あるいは光透過性の基板１００及び転写体１８０の両外側から）光を照射する。接着剤としては、薄膜デバイス層に影響を与えにくい紫外線硬化型などの光硬化型接着剤が好ましい。
なお、図示と異なり、転写体１８０側に接着層１６０を形成し、その上に被転写層１４０を接着してもよい。なお、例えば転写体１８０自体が接着機能を有する場合等には、接着層１６０の形成を省略してもよい。
転写体１８０としては、特に限定されないが、基板（板材）、特に透明基板が挙げられる。なお、このような基板は平板であっても、湾曲板であってもよい。また、転写体１８０は、基板１００に比べ、耐熱性、耐食性等の特性が劣るものであってもよい。その理由は、本発明では、基板１００側に被転写層１４０を形成し、その後、被転写層１４０を転写体１８０に転写するため、転写体１８０に要求される特性、特に耐熱性は、被転写層１４０の形成の際の温度条件等に依存しないからである。
したがって、被転写層１４０の形成の際の最高温度をＴmaxとしたとき、転写体１８０の構成材料として、ガラス転移点（Ｔｇ）または軟化点がＴmax以下のものを用いることができる。例えば、転写体１８０は、ガラス転移点（Ｔｇ）または軟化点が好ましくは８００℃以下、より好ましくは５００℃以下、さらに好ましくは３２０℃以下の材料で構成することができる。
また、転写体１８０の機械的特性としては、ある程度の剛性（強度）を有するものが好ましいが、可撓性、弾性を有するものであってもよい。
このような転写体１８０の構成材料としては、各種合成樹脂または各種ガラス材が挙げられ、特に、各種合成樹脂や通常の（低融点の）安価なガラス材が好ましい。
合成樹脂としては、熱可塑性樹脂、熱硬化性樹脂のいずれでもよく、例えば、ポリエチレン、ポロプロピレン、エチレン−プレピレン共重合体、エチレン−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド、ポリアミドイミド、ポリカーボネート、ポリ−（４−メチルベンテン−１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート、アクリル−スチレン共重合体（ＡＳ樹脂）、ブタジエン−スチレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリプチレンテレフタレート（ＰＢＴ）、プリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン（ＰＥＫ）、ポリエーテルエーテルケトン（ＰＥＥＫ（登録商標））、ポリエーテルイミド、ポリアセタール（ＰＯＭ）、ポリフェニレンオキシド、変性ポリフェニレンオキシド、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エボキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、またはこれらを主とする共重合体、ブレンド体、ポリマーアロイ等が挙げられ、これらのうちの１種または２種以上を組み合わせて（例えば、２層以上の積層体として）用いることができる。
ガラス材としては、例えば、ケイ酸ガラス（石英ガラス）、ケイ酸アルカリガラス、ソーダ石灰ガラス、カリ石灰ガラス、鉛（アルカリ）ガラス、バリウムガラス、ホウケイ酸ガラス等が挙げられる。このうち、ケイ酸ガラス以外のものは、ケイ酸ガラスに比べて融点が低く、また、成形、加工も比較的容易であり、しかも安価であり、好ましい。
転写体１８０として合成樹脂で構成されたものを用いる場合には、大型の転写体１８０を一体的に成形することができるとともに、湾曲面や凹凸を有するもの等の複雑な形状であっても容易に製造することができ、また、材料コスト、製造コストも安価であるという種々の利点が享受できる。したがって、合成樹脂の使用は、大型で安価なデバイス（例えば、液晶ディスプレイ）を製造する上で有利である。
なお、転写体１８０は、例えば、液晶セルのように、それ自体独立したデバイスを構成するものや、例えばカラーフィルター、電極層、誘電体層、絶縁膜、半導体素子のように、デバイスの一部を構成するものであってもよい。
さらに、転写体１８０は、金属、セラミックス、石材、木材紙等の物質であってもよいし、ある品物を構成する任意の面上（時計の面上、エアコンの表面上、プリント基板の上等）、さらには壁、柱、天井、窓ガラス等の構造物の表面上であってもよい。
本実施形態では、図３に示すように、転写体１８０を接合した後さらに、仮接着剤層２００を介して支持基板２２０を接合する。支持基板２２０の接合工程は無くても構わないが、転写体１８０に薄い合成樹脂を用いた場合、転写後の加工取り扱いが困難となるため、転写体１８０側に支持基板２２０を接合しておくと良い。
仮接着剤に、例えば紫外線照射等の外的要因によって自己剥離するものを用いれば、薄膜素子転写後に支持基板２２０側から紫外光を照射することで、容易に分離することができる。仮接着剤には、紫外線によって自己剥離するものの他に、加熱によって自己剥離するものなどが利用できる。支持基板２２０は、各種ガラス材や合成樹脂、金属などであって、０．５ｍｍ以上のある程度の厚さを持ったものが適当である。また、紫外線によって仮転写基板の剥離を行う場合は紫外光をよく透過する材質であること、熱によって自己剥離を起こす場合は、熱伝導性の高い材質を利用することが好ましい。
次に、図３に示すように、基板１００の裏面側から光を照射する。この光は、基板１００を透過した後に分離層１２０に照射される。これにより、分離層１２０に層内剥離および／または界面剥離が生じ、結合力が減少または消滅する。
分離層１２０の層内剥離および／または界面剥離が生じる原理は、分離層１２０の構成材料にアブレーションが生じること、また、分離層１２０に含まれているガスの放出、さらには照射直後に生じる溶融、蒸散等の相変化によるものであることが推定される。
ここで、アブレーションとは、照射光を吸収した固定材料（分離層１２０の構成材料）が光化学的または熱的に励起され、その表面や内部の原子または分子の結合が切断されて放出することをいい、主に、分離層１２０の構成材料の全部または一部が溶融、蒸散（気化）等の相変化を生じる現象として現れる。また、相変化によって微小な発砲状態となり、結合力が低下することもある。
分離層１２０が層内剥離を生じるか、界面剥離を生じるか、またはその両方であるかは、分離層１２０の組成や、その他種々の要因に左右され、その要因の１つとして、照射される光の種類、波長、強度、到達深さ等の条件が挙げられる。
照射する光としては、分離層１２０に層内剥離および／または界面剥離を起こさせるものであればいかなるものでもよく、例えば、Ｘ線、紫外線、可視光、赤外線（熱線）、レーザ光、ミリ波、マイクロ波、電子線、放射線（α線、β線、γ線）等が挙げられる。そのなかでも、分離層１２０の剥離（アブレーション）を生じさせ易いという点で、レーザ光が好ましい。
このレーザ光を発生させるレーザ装置としては、各種気体レーザ、固体レーザ（半導体レーザ）等が挙げられるが、エキシマレーザ、Ｎｄ−ＹＡＧレーザ、Ａｒレーザ、ＣＯ2レーザ、ＣＯレーザ、Ｈｅ−Ｎｅレーザ等が好適に用いられ、その中でもエキシマレーザが特に好ましい。
エキシマレーザは、短波長域で高エネルギーを出力するため、極めて短時間で分離層１２０にアブレーションを生じさせることができ、よって隣接する転写体１８０や基板１００等に温度上昇をほとんど生じさせることなく、すなわち劣化、損傷を生じさせることなく、分離層１２０を剥離することができる。
また、分離層１２０にアブレーションを生じさせるに際して、光の波長依存性がある場合、照射されるレーザ光の波長は、１００〜３５０ｎｍ程度であるのが好ましい。
また、分離層１２０に、例えばガス放出、気化、昇華等の相変化を起こさせて分離特性を与える場合、照射されるレーザ光の波長は、３５０〜１２００ｎｍ程度であるのが好ましい。
また、照射されるレーザ光のエネルギー密度、特に、エキシマレーザの場合のエネルギー密度は、１０〜５０００ｍＪ／ｃｍ2程度とするのが好ましく、１００〜５００ｍＪ／ｃｍ2程度とするのがより好ましい。また、照射時間は、１〜１０００ｎｓｅｃ程度とするのが好ましく、１０〜１００ｎｓｅｃ程度とするのがより好ましい。エネルギー密度が低いかまたは照射時間が短いと、十分なアブレーション等が生じず、また、エネルギー密度が高いかまたは照射時間が長いと、分離層１２０を透過した照射光により被転写層１４０に悪影響を及ぼすおそれがある。
レーザ光に代表される照射光は、その強度が均一となるように照射されるのが好ましい。照射光の照射方向は、分離層１２０に対し垂直な方向に限らず、分離層１２０に対し所定角度傾斜した方向であってもよい。
また、分離層１２０の面積が照射光の１回の照射面積より大きい場合には、分離層１２０の全領域に対し、複数回に分けて照射光を照射することもできる。また、同一箇所に２回以上照射してもよい。また、異なる種類、異なる波長（波長域）の照射光（レーザ光）を同一領域または異なる領域に２回以上照射してもよい。
次に、図４に示すように、基板１００を分離層１２０から離脱させる。このとき基板１００上に分離層１２０が付着することがある。この場合、残存している分離層１２０を、例えば洗浄、エッチング、アッシング、研磨等の方法またはこれらを組み合わせた方法により除去する。これにより、被転写層１４０が、転写体１８０に転写されたことになる。
上述の工程により、薄膜素子１が形成される。
次に、図５に示すように、分離面である下地絶縁膜１４２側に表示素子層２４０、共通電極２６０、対向基板２８０を形成する。このとき、被転写層１４０の最下層に形成した画素電極１５１と表示素子層２４０の間には下地絶縁膜１４２を介して容量（絶縁容量）Ｃｄが形成される。これにより表示素子層２４０と画素電極１５１の良好な絶縁性を得ることができ、表示素子層２４０に流れるリーク電流を低減することができる。即ち、表示性能の向上と低消費電力化を図ることができる。
ここで、画素あたりの表示素子層２４０の容量をＣｅｐ、共通電極２６０と画素電極１５１の間に印加される電圧をＶとすれば、画素あたりの表示素子層２４０に掛かる駆動電圧は、Ｖｅｐ＝ＶＣｄ／（Ｃｅｐ＋Ｃｄ）と表すことができる。即ち、表示素子層２４０に、その駆動に必要な十分な電圧を印加するには、容量Ｃｄを容量Ｃｅｐに対して十分大きくしておく必要がある。ここで、下地絶縁膜１４２を、表示素子層２４０の厚さに対して十分に薄くすることで、容量Ｃｅｐに対して十分に大きい容量Ｃｄとすることができる。理想的には、下地絶縁膜１４２を表示素子層２４０の厚さに対して１０分の１以下にすることが好ましい。より具体的には、下地絶縁膜１４２に相当するＳｉＯ2膜の厚みを１０ｎｍ〜５μｍ程度と十分薄く設定することで、表示素子層２４０の駆動に必要な十分な電圧を印加しつつ、画素電極１５１と表示素子層２４０の間の良好な絶縁性を持たせることができる。下地絶縁膜１４２に使用するＳｉＯ2の比誘電率は４程度であるが、より比誘電率の高いＳＩ3Ｎ4等（比誘電率７程度）を使用してもよい。こうすることで、画素電極１５１と表示素子層２４０の間のより良好な絶縁性を保つことができる。
表示素子層２４０としては、電気泳動素子や液晶などの電圧駆動型の表示素子を用いることができる。共通電極２６０としては、可視光を透過し得る透明電極、例えば酸化インジウム薄膜（ＩＴＯ）などを用いることができる。表示素子に電流駆動型の表示素子（有機ＥＬ素子や、電流駆動の電気泳動素子）を用いる場合は、表示素子層を形成する前に下地絶縁膜を除去して画素電極を露出させておけばよい。画素電極を露出させる方法としては、エッチング、アッシング、研磨などを用いることができる。また、フォトリソグラフィを使って、画素電極部分だけ露出させてもよい。
表示素子層２４０、共通電極２６０、対向基板２８０の形成過程はこの順序である必要は無く、あらかじめＰＥＴフィルムなどの樹脂基板上に共通電極２６０と表示素子層２４０が積層されたシートを、転写体に貼り付けてもよい。例えば、図６に示すように電気泳動材料が封入されたマイクロカプセル２４２がＩＴＯ付きＰＥＴフィルム２８２にコーティングされたものを、被転写層１４０の分離面に貼り付けても良い。
転写体１８０に支持基板２２０を接合してある場合は、転写体１８０の裁断や実装などの加工を施した後、支持基板２２０から転写体１８０ごと薄膜素子層１４４を分離することが好ましい。また、例えば図７に示すように、仮接着剤に紫外光で自己剥離するのものを用いた場合は、仮転写基板側から紫外光を照射することで分離することができる。
以上の工程を経て、図８に示す構造の表示装置５が形成される。本実施形態の薄膜素子の転写方法によれば、作成元の基板１００に作成した薄膜素子１を、１回の転写工程にて転写体１８０に転写し、転写体上に表示装置５を形成することが可能となる。
従って、１回の転写工程によって、開口率と保持容量とを確保した薄膜素子の製造方法を提供することができる。
（第２実施形態）
次に、第２実施形態としての、電気泳動表示装置について説明する。以下、基板上に電気泳動表示装置の画素回路や周辺回路を形成し、これを転写体に転写する場合の具体的な回路構成と製造プロセスの例を説明する。
第２実施形態では、第１実施形態と比較して、画素回路および周辺回路を含む薄膜素子層の構成の一態様について、より具体的に説明する。また、第１実施形態と共通の構成部位については同一の番号を附して、重複する説明は省略する。
まず、回路構成について説明する。図９は、電気泳動表示装置の構成を示すブロック図である。図９に示す電気泳動表示装置は、複数の走査線３２と、当該走査線３２を順次選択するための走査ドライバ２０と、走査線３２と交差して設けられる複数のデータ線３３と、当該データ線３３を順次選択するためのデータドライバ１０と、走査線３２とデータ線３３との各交点に設けられ、マトリクス状に配置される画素回路３１を含んでなるアクティブマトリクス部３０と、当該データドライバ１０と走査ドライバ２０を制御する周辺回路４０、を含んで構成されている。
本実施形態では、走査ドライバ２０、データドライバ１０、アクティブマトリクス部３０、周辺回路４０のうちいずれかが、前述の薄膜素子１にて構成される。即ち、データドライバ１０、走査ドライバ２０、アクティブマトリクス部３０の全てを、薄膜素子１にて一体形成してもよいし、個別に転写体１８０に形成したパーツを、後から配線して組み合わせても良い。また、アクティブマトリクス部３０のみを薄膜素子１で構成し、データドライバ１０や走査ドライバ２０には、ＩＣを利用しても良い。
また、以降の説明において、データドライバ１０、走査ドライバ２０、周辺回路４０のことを総称して周辺回路ともいう。
図１０は、画素回路３１の詳細構成を説明する回路図である。図１０に示すように、画素回路３１は、電気泳動素子３７と、この電気泳動素子３７の電気分極状態を保持するための保持容量ＣＳと、スイッチング動作を行って保持容量ＣＳに電荷を蓄積させるための選択トランジスタ３４と、電気泳動素子３７に直列に挿入され、リーク電流を抑制するための絶縁容量Ｃｄと、を含んで構成されている。選択トランジスタ３４は、ゲートに走査線３２が接続され、ソースにデータ線３３が接続され、ドレインに電気泳動素子３７及び保持容量ＣＳのそれぞれの一方端が接続されている。低電位線３５は、保持容量ＣＳの他方端に接続されている。
なお、以降の説明において、選択トランジスタ、および周辺回路に形成されたＴＦＴを総称してＴＦＴともいう。
次に、基板上にＣＭＯＳ構造のＴＦＴにて電気泳動表示装置の駆動回路を形成し、これを転写体に転写する場合の具体的な製造プロセスの例を説明する。
（工程１）図１１において、画素回路領域は選択トランジスタ３４及び保持容量ＣＳ（図１０参照）、画素電極が形成される領域である。周辺回路領域とは、データドライバ１０や走査ドライバ２０といった駆動回路や、周辺回路４０（図９参照）や保護回路が形成される領域である。外部接続領域とは、外部接続端子が形成される領域である。また、図１２以降の各図面においては、図面上での画素回路領域などの記載は省略しているが、図１１と同様の領域が形成されているものとして説明する。
まず、図１１に示すように、基板（例えば石英基板）１００上に、分離層（例えば、ＬＰＣＶＤ法により形成されたアモルファスシリコン層）１２０と、下地絶縁膜（例えば、ＳｉＯ2膜）１４２と、アモルファスシリコン層（例えばＬＰＣＶＤ法により形成される）とを順次に積層形成し、続いて、アモルファスシリコン層の全面に上方からレーザ光を照射し、アニールを施す。これにより、アモルファスシリコン層は再結晶化してポリシリコン層１４３となる。続いて、レーザアニールにより得られたポリシリコン層１４３をパターニングして、ポリシリコンアイランド１４３ａ，１４３ｂ，１４３ｃを形成する。なお、ポリシリコンアイランド１４３ａは、最終的に画素電極となる部位である。
（工程２）図１２に示すように、Ｎ型ＴＦＴとなる領域と容量形成部に、例えばリン（Ｐ）を高濃度でイオン注入し、高濃度（ｎ＋）ソース・ドレイン領域を形成する。このとき、後にＰ型ＴＦＴとなる領域にはポリイミド等から成るマスク層１７１を形成しておくが、Ｎ型ＴＦＴをＬＤＤ構造とする場合は、後に低濃度（ｎ−）ソース・ドレイン領域となる領域（＝ＬＤＤ領域）にもマスク層１７１形成しておく。これによって、ｎ+層１４４が形成される。
（工程３）図１３に示されるように、ポリシリコンアイランド１４３ａ，１４３ｂを覆うゲート絶縁膜１５３を、例えば、ＣＶＤ法により形成する。
（工程４）図１４に示されるように、ポリシリコンあるいはメタル等からなるゲート電極２５２を画素回路領域および周辺回路領域においてゲート絶縁膜１５３上に形成する。また、同一工程において、低電位線３５（図１０）に接続された容量電極１５２をポリシリコンアイランド１４３ａ（画素電極）と重なるようにゲート絶縁膜１５３上に形成する。
また、Ｎ型ＴＦＴをＬＤＤ構造とする場合は、この後例えばリン（Ｐ）等を低濃度でイオン注入し、自己整合的に低濃度（ｎ−）ソース・ドレイン領域を形成する。ここでは、後にＰ型ＴＦＴとなる領域にマスク層１７２を形成しているが、次の工程で高濃度（ｐ＋）領域を形成するので、マスク層１７２は形成しなくて良い場合もある。
（工程５）図１５に示すように、ポリイミド等からなるマスク層１７３をゲート電極２５２を覆うように形成した後、セルフアラインで、例えばボロン（Ｂ）のイオン注入を行う。これによって、ｐ+層１４６が形成される。
（工程６）図１６に示すように、層間絶縁膜１４７を形成した後、選択的に、コンタクトホール１５７ａと外部接続用開口部１５７ｂを形成する。コンタクトホール部では層間絶縁膜１４７とゲート絶縁膜１５３が選択的にエッチングされ、エッチングはポリシリコン層との界面で止まる。外部接続用開口部１５７ｂでは、層間絶縁膜１４７、ゲート絶縁膜１５３、下地絶縁膜１４２が選択的にエッチングされ、エッチングは分離層１２０との界面で止まる。
（工程７）図１７に示すように、コンタクトホール１５７ａにソース・ドレイン電極１５８を形成する。また、外部接続用開口部１５７ｂには、分離層１２０に接してソース・ドレイン電極１５８が形成される。この部分は後の転写工程を経て外部接続端子１４９（図２０参照）となる。
これにより、画素回路領域には、選択トランジスタ３４が形成される。また、選択トランジスタ３４のドレイン端子と接続する画素電極１５１とゲート絶縁膜１５３を介した容量電極１５２とによって、保持容量ＣＳが形成されている。
また、周辺回路領域には、複数のＴＦＴ１６５が形成されている。選択トランジスタ３４、および複数のＴＦＴ１６５は、トップゲート型（スタガ型）の薄膜トランジスタである。
（工程８）図１８に示すように、第２の層間絶縁膜となる保護膜１５９を形成する。保護膜の材質は絶縁性が高く、且つ平坦性の高い材質が好ましい。例えば、ＳｉＯ2やＳｉＮｘであれば、ＣＶＤで形成するのが好ましい。アクリルやポリイミドなどの樹脂であれば、スピンコートによって形成するのが好ましい。保護膜１５９には、接着剤層等からのＴＦＴ層へのイオンなどのコンタミネーションを防いだり、外部からのストレスを緩和するといった効果があるが、必ずしも形成する必要は無い。
このようにして形成された下地絶縁膜１４２から保護膜１５９までのＴＦＴや、外部接続端子を含む積層構造が第１実施形態における被転写層１４０に相当する。
（工程９）図１９に示すように、保護膜１５９上に接着層１６０（本実施形態ではエポキシ樹脂を用いている）を形成し、次に、その接着層１６０を介して、転写体（例えば、ソーダガラス基板）１８０を貼り付ける。続いて、熱を加えてエポキシ樹脂を硬化させ、転写体１８０と薄膜素子層とを接着（接合）する。
なお、接着層１６０は紫外線硬化型接着剤であるフォトポリマー樹脂でもよい。この場合は、熱ではなく転写体１８０側から紫外線を照射してポリマーを硬化させる。
（工程１０）図１９に示すように、基板１００の裏面から、例えば、Ｘｅ−Ｃｌエキシマレーザ光を照射する。これにより、分離層１２０の層内および／または界面において剥離を生じせしめる。
（工程１１）図２０に示すように、基板１００を引き剥がし、分離層１２０をエッチングにより除去する。これにより、ＣＭＯＳ構成のＴＦＴが、転写体１８０に転写されたことになる。このとき、外部接続端子１４９が分離最表面にあらわれている。また、分離面側から１層の下地絶縁膜１４２を介したところに、ポリシリコンからなる画素電極１５１が形成された構造となる。
また、図２０における下地絶縁膜１４２から保護膜１５９までのＴＦＴや、外部接続端子を含む積層構造が第１実施形態における薄膜素子層１４４に相当している。
（工程１２）最後に、図２１に示すように、下地絶縁膜１４２側に表示素子層（電気泳動表示素子層）２４０を形成する。
本第２実施形態によれば、保持容量ＣＳを構成する１対の電極のうち一方が画素電極１５１と兼用されるため、画素が高精細になっても、大きな保持容量ＣＳが確保し易く、高品質な表示を可能とする。特に、容量電極１５２と画素電極１５１とをゲート絶縁膜１５３を介在させて重ねて配置することによって、画素電極の大きさを小さくすることなく、保持容量ＣＳを確保することができる。換言すると、所期の画素電極の開口率と、十分な保持容量ＣＳとを確保することができる。
また、２回転写法では外部接続端子や画素などの電極を被転写層の最表面側（図２０における接着層１６０側）に形成する必要があるため、通常は、保護膜１５９形成後にコンタクトホール形成と電極形成の工程が加わる。一方、本実施形態では、画素電極１５１を分離面側に形成するので、保護膜１５９の最表面には電極を形成する工程は必要がない。即ち、２回転写と比較して、被転写層製造工程においても転写工程においても製造工程が少なくて済み、低コスト化とＴＡＴ短縮が実現されている。
さらに、本実施形態のトップゲート型ＴＦＴは、後述する第３実施形態におけるボトムゲート型ＦＴＦよりも微細化が容易であるため、当該ＴＦＴに比べて高精細化、および周辺回路の高集積化を図ることができる。
（第３実施形態）
次に、第３実施形態に係わる電気泳動表示装置について説明する。以下、第２実施形態の電気泳動表示装置と共通の構成部位については同一の番号を附し、重複する説明を省略する。
第３実施形態と、第２実施形態との違いは、薄膜素子層に形成されたＴＦＴの構成が異なることである。具体的には、第３実施形態の薄膜素子層には、逆スタガ型のＴＦＴが形成される。
まず、本実施形態の電気泳動表示装置の基本構成、および画素回路構成は、図９，１０に示された第２実施形態の構成と同一である。
次に、本実施形態の電気泳動表示装置の作成プロセスを説明する。
（工程１）図２２において、画素回路領域は選択トランジスタ３４及び保持容量ＣＳ（図１０参照）、画素電極１５１が形成される領域である。周辺回路領域とは、データドライバ１０や走査ドライバ２０といった駆動回路や、周辺回路４０（図９参照）や保護回路が形成される領域である。外部接続領域とは、外部接続端子が形成される領域である。また、図２３以降の各図面においては、図面上での画素回路領域などの記載は省略しているが、図２２と同様の領域が形成されているものとして説明する。
まず、図２２に示すように、基板（例えば石英基板）１００上に、分離層（例えば、ＬＰＣＶＤ法により形成されたアモルファスシリコン層）１２０と、下地絶縁膜１４２（例えば、ＳｉＯ2膜）とを順次に積層形成する。次に、タンタル（Ｔａ）やクロム（Ｃｒ）等から成る金属薄膜１５０を、物理気相堆積法にて１００〜３００ｎｍ堆積させる。その後、フォトリソグラフィ法にて金属薄膜１５０をゲート電極２５２や画素電極１５１、配線へと加工する。ゲート電極２５２や配線が、後に形成する表示素子層に及ぼす電気的影響を低減するために、これらはできるだけ細い配線幅とするのが好ましい。特に、ゲート電極の配線幅が、画素電極の幅の１０分の１以下となるようにする。ここで、画素電極の幅は、平面視において幅狭方向の幅を指し、具体的には４μｍ以下の配線幅が好ましい。
（工程２）図２３に示すように、ゲート電極２５２および画素電極１５１の上層に、ゲート絶縁膜１５３である水素化窒化シリコン膜（ＳｉＮｘ）を、プラズマ化学気相堆積（ＰＥＣＶＤ）法にてモノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とを原料気体として堆積させる。ゲート絶縁膜１５３の厚みは、３００ｎｍ程度である。続いて、ゲート絶縁膜１５３の上に、モノシランと水素を原料として、真性非晶質シリコン膜１５４を５０〜１５０ｎｍ程度、ＰＥＣＶＤ法にて堆積させる。この層は後に、トランジスタのチャネル部となる。
（工程３）図２４に示すように、ゲート電極２５２の上層側にエッチングストッパ１５５となる窒化シリコン膜を堆積し、フォトリソグラフィ法によりアイランド状に加工する。この窒化シリコン膜は、後にソース・ドレイン領域となるｎ型非晶質シリコン膜をエッチング加工する際にチャネル部シリコン層を保護する目的で形成されるが、省略することも可能である。
（工程４）図２５に示すように、エッチングストッパ１５５、真性非晶質シリコン膜１５４上に、燐を１×１０２０ｃｍ-3程度含んだｎ型非晶質シリコン層１５６をＰＥＣＶＤ法にて堆積し、ソース・ドレイン領域とする。
（工程５）図２６に示すように、フォトリソグラフィ法にて、真性非晶質シリコン膜１５４とｎ型非晶質シリコン層１５６とを同時にＴＦＴ形状に沿って島状に加工する。
（工程６）図２７に示すように、画素電極１５１とソース・ドレイン電極１５８（図２８参照）の接合と、外部接続用のソース・ドレイン電極１５８を分離層１２０側に引き出す為に、外部接続領域にコンタクトホール１５７を開口する。
（工程７）図２８に示すように、アルミニウムなどの金属材料をスパッター法にて堆積し、ソース・ドレイン電極１５８を形成する。フォトリソグラフィ法にて加工することで、ソース・ドレイン領域の分離と配線が形成される。また、外部接続領域には、分離層１２０に接する外部接続端子１４９が形成される。また、同一工程において、低電位線３５（図１０）に接続された容量電極１５２を画素電極１５１と重なるようにゲート絶縁膜１５３上に形成する。
これにより、画素回路領域には、選択トランジスタ２３４が形成される。また、選択トランジスタ２３４のドレイン端子と接続する画素電極１５１とゲート絶縁膜１５３を介した容量電極１５２とによって、保持容量ＣＳが形成されている。
また、周辺回路領域には、複数のＴＦＴ２６５が形成されている。選択トランジスタ２３４、および複数のＴＦＴ２６５は、ボトムゲート型（逆スタガ型）の薄膜トランジスタである。
（工程８）図２９に示すように、水素化窒化シリコン膜をＰＥＣＶＤ法にて堆積し、保護膜１５９を形成する。
このようにして形成された下地絶縁膜１４２から保護膜１５９までのＴＦＴや、外部接続端子を含む積層構造が第１実施形態における被転写層１４０に相当する。
（工程９）図３０に示すように、接着層１６０を介して、プラスチック基板からなる転写体１８０と薄膜素子層とを接合する。
次に、作成元の基板１００側よりレーザを照射することにより、基板１００と分離層１２０、もしくは分離層１２０と下地絶縁膜１４２との界面で剥離を生じせしめる。これにより、図３１に示すように、転写体１８０に薄膜デバイス（素子層）が転写される。転写体１８０側に分離層１２０が残っている場合には、ドライエッチングなどで取り除く。
このようにして、外部接続端子１４９が分離最表面にあらわれる。また、分離面側から１層の下地絶縁膜１４２を介したところに、ゲート電極２５２と同じ材質で画素電極１５１が形成された構造となる。
（工程１０）最後に、図３２に示すように、下地絶縁膜１４２側に表示素子層（電気泳動表示素子層）２４０を形成する。
ここでＴＦＴが、従来例としての図３３に示すようなトップゲート構造である場合を考える。トップゲート構造のＴＦＴは、半導体層を形成した後にゲート絶縁膜及びゲート電極を形成して作成する。これによりＴＦＴは、ゲート電極の下側に半導体層が形成された構造となる。このような構造を形成した後、本発明と同様に製造元基板を剥離し、下地絶縁膜上に表示素子層と対向電極を形成して、表示装置を形成する。この時、ＴＦＴのチャネル領域から表示素子層を見ると、順に下地絶縁膜、表示素子層を介して対向電極が存在することになる。ここで、表示装置動作時に対向電極に何らかの電位が与えられると、これがＴＦＴチャネルに対してバックゲート電界を与える状態となり、ＴＦＴの誤動作を招く可能性がある。
これに対し、本実施形態の構造では、ＴＦＴのチャネルと対向電極との間にゲート電極２５２が存在するので、対向電極電位がＴＦＴのチャネルに与える影響を低減することができる。即ち、１回転写法を適用する場合、薄膜素子１としてトップゲート型ＴＦＴを用いるよりも、ボトムゲート型のＴＦＴを用いた方が、表示素子層２４０形成後の対向電極電位がＴＦＴ動作に与える影響を低減することができる。
また、２回転写法を用いる場合と比較すると、２回転写法では外部接続端子や画素などの電極を、被転写層１４０の最表面側（図３１における接着層１６０側）に形成する必要がある。そこで通常は、保護膜１５９形成後に、コンタクトホール形成と、例えばＩＴＯなどの電極形成の工程が加わる。本実施形態では、ゲート電極層やソース・ドレイン電極層にて、分離面側に電極を形成するので、被転写層１４０の最表面には電極を形成する必要がない。即ち、２回転写法に比べ工程が少なくて済み、被転写層１４０作成プロセスの低コスト化も実現されている。
さらに、本実施形態のボトムゲート型ＴＦＴの製造工程によれば、第２実施形態におけるトップゲート型ＦＴＦの製造工程よりも少ないマスク数で、簡便な製造方法によって、薄膜素子層を形成することができる。
基板上に分離層を形成した際の断面図。 基板上に被転写層を形成した際の断面図。 基板と被転写体を分離する工程の模式図。 基板と被転写層とが分離された様子を現した模式図。 被転写層に電気泳動表示素子層を形成した断面図。 被転写層にマイクロカプセル型の電気泳動表示素子層を形成した断面図。 被転写層から支持基板を分離する工程の模式図。 電気泳動表示装置の断面図。 電気泳動表示装置の回路ブロック図。 電気泳動表示装置の画素回路。 実施形態２に係る分離層形成〜ゲート電極形成工程を説明するための基板断面図。 実施形態２に係るゲート絶縁膜形成〜真性非晶質シリコン膜形成工程を説明するための基板断面図。 実施形態２に係るエッチングストッパ形成工程を説明するための基板断面図。 実施形態２に係るｎ型真性非晶質シリコン層形成工程を説明するための基板断面図。 実施形態２に係る非晶質シリコン層エッチング工程を説明するための基板断面図。 実施形態２に係るコンタクトホール形成工程を説明するための基板断面図。 実施形態２に係るソース・ドレイン電極膜形成工程を説明するための基板断面図。 実施形態２に係る保護膜形成工程を説明するための基板断面図。 実施形態２に係る転写工程を説明するための基板断面図。 実施形態２に係る基板分離工程を説明するための基板断面図。 実施形態２に係る電気泳動表示装置の断面図。 実施形態３に係る分離層形成〜ゲート電極形成工程を説明するための基板断面図。 実施形態３に係るゲート絶縁膜形成〜真性非晶質シリコン膜形成工程を説明するための基板断面図。 実施形態３に係るエッチングストッパ形成工程を説明するための基板断面図。 実施形態３に係るｎ型真性非晶質シリコン層形成工程を説明するための基板断面図。 実施形態３に係る非晶質シリコン層エッチング工程を説明するための基板断面図。 実施形態３に係るコンタクトホール形成工程を説明するための基板断面図。 実施形態３に係るソース・ドレイン電極膜形成工程を説明するための基板断面図。 実施形態３に係る保護膜形成工程を説明するための基板断面図。 実施形態３に係る転写工程を説明するための基板断面図。 実施形態３に係る基板分離工程を説明するための基板断面図。 実施形態３に係る電気泳動表示装置の断面図。 従来の薄膜素子の断面図。
符号の説明
１…薄膜素子、５…表示装置、３４，２３４…選択トランジスタ（ＴＦＴ）、１００…基板、１２０…分離層、１４０…被転写層、１４２…下地絶縁膜、１４４…薄膜素子層、１５１…画素電極、１５２ａ…容量電極、１５８…ソース・ドレイン電極、１６０…接着層、１６５，２６５…ＴＦＴ、１８０…転写体、２００…仮接着剤層、２２０…支持基板、２４０…表示素子層、２４２…マイクロカプセル、２５２…ゲート電極、２６０…共通電極、２８０…対向基板、２８２…ＰＥＴフィルム。

Claims (9)

  1. 基板上に分離層を形成する工程と、
    前記分離層上に下地絶縁膜を形成する工程と、
    前記下地絶縁膜上に薄膜素子層を形成する工程と、
    前記下地絶縁膜と前記薄膜素子層からなる被転写層を接着剤を介して転写体に接合する工程と、
    前記分離層の層内或いは界面において剥離を生じせしめる工程と、
    前記基板から前記被転写層を離脱させる工程と、を含む薄膜素子の製造方法であって、
    前記薄膜素子層は、その最下層にあって前記下地絶縁膜と接する第１配線層と、
    前記第１配線層のもう一方の面と接して形成される誘電体膜と、
    前記誘電体膜を介して前記第１配線層と電気的に絶縁されて形成される半導体層と、
    前記半導体層形成後に形成される第２配線層とを備え、
    前記薄膜素子層の最下層に、前記第１配線層にて電極が形成されていることを特徴とする薄膜素子の製造方法。
  2. 前記電極は画素電極であり、
    前記第２配線層には容量電極が形成され、前記容量電極は前記誘電体膜を挟んで前記画素電極と対向しており、
    前記画素電極の全体或いは一部分と前記容量電極の全体或いは一部分との間に容量が形成されていることを特徴とする請求項１に記載の薄膜素子の製造方法。
  3. 前記薄膜素子は、前記第１配線層からなるゲート電極と、前記誘電体膜からなるゲート絶縁膜と、前記半導体層と、前記第２配線層からなるソース・ドレイン電極とを含んで構成された薄膜トランジスタを有し、
    前記薄膜トランジスタは、これを構成する各層が、下層から前記ゲート電極、前記ゲート絶縁膜、前記半導体層、前記ソース・ドレイン電極の順番で形成される逆スタガ構造であることを特徴とする請求項２に記載の薄膜素子の製造方法。
  4. 請求項１〜３のいずれか一項に記載の製造方法によって製造された薄膜素子であって、
    前記ゲート電極の配線幅が、前記画素電極の幅の１０分の１以下であることを特徴とする薄膜素子。
  5. 請求項１〜３のいずれか一項に記載の製造方法によって製造された薄膜素子と、
    前記薄膜素子における前記第１配線層側に重ねられる表示素子層とを、備え、
    前記表示素子層は、前記第１配線層側から電気泳動層、共通電極、対向基板がこの順番で積層されたものであることを特徴とする表示装置。
  6. 前記画素電極と前記容量電極間に形成される前記容量を前記画素電極の電圧を保持するための保持容量として用いることを特徴とする請求項５に記載の表示装置。
  7. 前記下地絶縁膜の膜厚が、前記表示素子層における前記電気泳動層の厚さの１０分の１以下であることを特徴とする請求項６に記載の表示装置。
  8. 基板上に分離層を形成する工程と、
    前記分離層上に下地絶縁膜を形成する工程と、
    前記下地絶縁膜上に薄膜素子層を形成する工程と、
    前記下地絶縁膜と前記薄膜素子層からなる被転写層を接着剤を介して転写体に接合する工程と、
    前記分離層の層内或いは界面において剥離を生じせしめる工程と、
    前記基板から前記被転写層を離脱させる工程と、を含む薄膜素子の製造方法であって、
    前記薄膜素子層の製造工程は、
    前記下地絶縁膜上に半導体層を形成する工程と、
    前記半導体層上に、絶縁膜を形成する工程と、
    前記絶縁膜上に、配線層を形成する工程と、を少なくとも含み、
    前記下地絶縁膜に面して、前記半導体層からなる電極が形成されていることを特徴とする薄膜素子の製造方法。
  9. 前記薄膜素子層には、
    前記半導体層に形成されたソース領域、およびドレイン領域と、
    前記絶縁膜からなるゲート絶縁膜と、
    前記配線層に形成されたゲート電極と、を含むトップゲート型の薄膜トランジスタが形成され、
    前記電極は、前記ドレイン領域と接続した画素電極であることを特徴とする請求項８に記載の薄膜素子の製造方法。
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