CN106605294A - 元件制造方法及转印基板 - Google Patents

元件制造方法及转印基板 Download PDF

Info

Publication number
CN106605294A
CN106605294A CN201580045821.XA CN201580045821A CN106605294A CN 106605294 A CN106605294 A CN 106605294A CN 201580045821 A CN201580045821 A CN 201580045821A CN 106605294 A CN106605294 A CN 106605294A
Authority
CN
China
Prior art keywords
aforementioned
substrate
layer
conductive layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580045821.XA
Other languages
English (en)
Other versions
CN106605294B (zh
Inventor
奈良圭
中积诚
西康孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nikon Corp
Original Assignee
Nikon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nikon Corp filed Critical Nikon Corp
Priority to CN201911389514.XA priority Critical patent/CN111128707B/zh
Priority to CN201910554294.5A priority patent/CN110379715A/zh
Publication of CN106605294A publication Critical patent/CN106605294A/zh
Application granted granted Critical
Publication of CN106605294B publication Critical patent/CN106605294B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0275—Photolithographic processes using lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Liquid Crystal (AREA)

Abstract

能减轻电子元件制造业者的负担，且制造高精度电子元件。将构成电子元件的至少一部分积层构造体形成于转印基板即第1基板上后，将积层构造体(52)转印至第2基板(P2)上的元件制造方法，具备：第1步骤，藉由于第1基板(P1)上形成第1导电层(52a)，于第1导电层(52a)上形成功能层(52b)，于功能层(52b)上形成第2导电层(52c)，以形成积层构造体(52)；以及第2步骤，以第2导电层(52c)位于第2基板(P2)侧的方式使第1基板(P1)与第2基板(P2)暂时紧贴，以将积层构造体(52)转印至第2基板(P2)。

Description

元件制造方法及转印基板
技术领域
本发明是关于形成有构成电子元件的至少一部分的积层构造体的转印基板、与藉由将形成于该转印基板上的积层构造体转印至被转印基板以制造电子元件的元件制造方法。
背景技术
于日本特开2006-302814号公报中揭示有一种有机EL层的形成方法。简单说明之，首先是藉由涂布法(喷射方式等)于第1无端皮带形成空穴输送层，藉由涂布法(喷射方式等)于第2无端皮带形成发光层，藉由涂布法(喷射方式等)于第3无端皮带形成电子输送层。接着，在从供应卷筒供应的片状基板转印形成于第1无端皮带的空穴输送层，其后，将形成于第2无端皮带的发光层转印至空穴输送层上，接着，将形成于第3无端皮带的电子输送层转印至发光层上，藉此形成有机EL层。
发明内容
然而，例如在制造薄膜晶体管等包含半导体元件的电子元件的场合，为了提升半导体元件的性能或良率或使特性稳定，较佳为在容易控制膜厚等真空空间进行成膜，通过如日本特开2006-302814号公报所记载技术的转印方式是难以制造高精度的电子元件。
另一方面，虽一般大多是进行于玻璃基板上制造电子元件，并将完成的电子元件从玻璃基板转印至其他最终基板(例如柔性树脂膜或塑料板)的手法，但此情形下，电子元件的制造业者是在真空空间中进行成膜而将构成电子元件的层形成于玻璃基板，或依据电子元件的积层构造反复进行利用了光刻的显影处理、蚀刻处理、CVD处理、溅镀处理等而作成电子元件后，再将完成的电子元件转印至最终基板。因此，电子元件的制造业者，除了花费使用用以实施将电子元件的层构造形成于玻璃基板上的多数成膜制造工艺的设备来将完成的电子元件制作于玻璃基板上的制造成本以外，还必须花费将玻璃基板上的电子元件转印(转接)至最终基板上的制造成本(设备)。是以，难以压低最终的电子元件(LCD方式或有机EL方式的显示面板、触控面板等)的产品价格，对电子元件的制造业者的负担甚大。
本发明的第1态样，为一种元件制造方法，将构成电子元件的至少一部分积层构造体形成于第1基板上后，将前述积层构造体转印至第2基板上，其特征在于，具备：第1步骤，藉由于前述第1基板上形成导电性材料所形成的第1导电层，于前述第1导电层上形成绝缘性及半导体的至少一材料所形成的功能层，于前述功能层上形成导电性材料所形成的第2导电层，以形成前述积层构造体；以及第2步骤，以前述第2导电层位于前述第2基板侧的方式使前述第1基板与前述第2基板暂时接近或紧贴，以将前述积层构造体转印至前述第2基板。
本发明的第2态样，为一种转印基板，是用以在被转印基板转印构成电子元件的至少一部分积层构造体，其特征在于：于前述转印基板的表面形成有前述积层构造体，前述积层构造体是以使用导电性材料形成于前述转印基板上的第1导电层、使用绝缘性及半导体的至少一材料形成于前述第1导电层上的功能层、以及使用导电性材料形成于前述功能层上的第2导电层所构成。
本发明的第3态样，为一种转印基板，是为了于形成包含半导体元件的电子元件的产品基板上转印构成前述电子元件的至少一部分积层构造体而担载前述积层构造体，其特征在于：前述积层构造体，是从前述转印基板的表面侧以使用导电性材料同样地或选择性地形成的第1导电层、使用绝缘性材料或显示半导体特性的材料同样地或选择性地形成的功能层、以及使用导电性材料同样地或选择性地形成的第2导电层的顺序积层。
本发明的第4态样，为一种元件制造方法，将形成有构成电子元件的至少一部分积层构造体的第1基板转印至第2基板上，其特征在于，具备：第1步骤，准备前述第1基板作为以导电性材料形成的第1导电层，于前述第1导电层上形成以绝缘性及半导体的至少一材料形成的功能层，于前述功能层上形成以导电性材料形成的第2导电层，以形成前述积层构造体；以及第2步骤，以前述第2导电层位于前述第2基板侧的方式使前述第1基板与前述第2基板暂时接近或紧贴，以将包含前述第1基板的前述积层构造体转印至前述第2基板。
本发明的第5态样，为一种转印基板，是用以在被转印基板转印构成电子元件的至少一部分积层构造体，其特征在于，具备：导电箔，使用导电性材料而发挥第1导电层功能；功能层，使用绝缘性及半导体的至少一材料形成于前述第1导电层上；以及第2导电层，使用导电性材料形成于前述功能层上。
附图说明
图1是显示第1实施形态的于基板形成薄膜的成膜装置的构成的图。
图2是显示第1实施形态的用以将形成于第1基板的积层体构造转印至第2基板的积层装置的构成的图。
图3是显示底接触型TFT制造方法的步骤一例的流程图。
图4是显示底接触型TFT制造方法的步骤一例的流程图。
图5A～图5F是显示以图3及图4所示步骤制造的TFT制造经过状态的剖面图。
图6A～图6D是显示以图3及图4所示步骤制造的TFT制造经过状态的剖面图。
图7是显示顶接触型TFT制造方法的步骤一例的流程图。
图8是显示顶接触型TFT制造方法的步骤一例的流程图。
图9A～图9D是显示以图7及图8所示步骤制造的TFT制造经过状态的剖面图。
图10A～图10C是显示以图7及图8所示步骤制造的TFT制造经过状态的剖面图。
图11是显示第1实施形态的变形例1的顶接触型TFT制造方法的步骤一例的流程图。
图12是显示第1实施形态的变形例1的顶接触型TFT制造方法的步骤一例的流程图。
图13A～图13F是显示以图11及图12所示步骤制造的TFT制造经过状态的剖面图。
图14A～图14F是显示以图11及图12所示步骤制造的TFT制造经过状态的剖面图。
图15是显示第1实施形态的变形例3中于第2导电层形成有对准标记时的剖面图。
图16是显示第1实施形态的变形例3中于第1导电层形成有窗部时的剖面图。
图17是显示第1实施形态的变形例4中的积层装置构成的图。
图18是显示第1实施形态的变形例5中的积层装置构成的图。
图19是显示第2实施形态中的有机EL显示器的像素电路一例的图。
图20是显示图19所示的像素电路的具体构造的图。
图21是显示图20所示的像素电路的制造方法的步骤一例的流程图。
图22是显示图20所示的像素电路的制造方法的步骤一例的流程图。
图23是以图21的步骤S101～步骤S105的步骤而形成于第1基板上的积层构造体的剖面图。
图24是以图21的步骤S106～步骤S111的步骤加工出第2导电层的积层构造体的剖面图。
图25是图24所示的积层构造体的俯视图。
图26是将以图21的步骤S113形成于第1基板的积层构造体转印至第2基板时的剖面图。
图27是以图22的步骤S114～步骤S118的步骤加工出第1导电层的积层构造体的剖面图。
图28是图27所示的积层构造体的俯视图。
图29是以图22的步骤S119～步骤S122的步骤蚀刻出图27所示的接触孔部分的功能层时的剖面图。
图30是以图22的步骤S123而于图29所示的接触孔部分形成有无电镀接触件时的剖面图。
图31是显示图1所示的成膜装置的变形例的图。
图32是显示顶接触型TFT的积层构造体的其他构成例及其积层构造体的转印例的图。
图33是显示在图32所示的转印时使用了平坦化膜的状态的图。
图34A～图34D是显示将图23～图30所示的电子元件的积层构造体改良时的积层构造体的制造工艺的图。
图35是显示形成于第1基板上的图34D所示的积层构造体的俯视配置构成的图。
图36A是显示以转印步骤将形成于第1基板上的图34D所示的积层构造体转印至第2基板后一刻的模样的图，图36B是显示于图36A所示的第1导电层形成有栅极电极及漏极电极等的模样的图。
图37是显示图36B的TFT的俯视配置构成的一例的图。
符号说明：
10 成膜装置
12 供应卷筒
14 回收卷筒
16 处理室
18 真空泵
20 基材
22 成膜用旋转圆筒
30 积层装置
32、34 供应卷筒
36 压接加热辊
38、40 回收卷筒
GR1、GR2、GR3、GR5、GR6 导引辊
50 剥离层
52 积层构造体
52a 第1导电层
52b 功能层
52c 第2导电层
54 接着层
56 金
58 半导体层
P1 第1基板
P2 第2基板
具体实施方式
针对本发明的态样的元件制造方法及转印基板，揭露较佳实施形态，参照附图于以下详细说明。此外，本发明的态样不限定于此等实施形态，亦包含施加多样变更或改良者。
[第1实施形态]
图1是显示于基板(以下称为第1基板)P1形成薄膜的成膜装置10的构成的图。第1基板P1是柔性(Flexible)的片状的基板(片状基板)，成膜装置10具有送出从将第1基板(转印基板、担载基材)P1卷成卷轴状的供应卷筒12供应的第1基板P1，对送出的第1基板P1施以成膜处理后由回收卷筒14加以卷取、亦即所谓卷对卷方式的构造。此第1基板P1具有第1基板P1的移动方向为长边方向(长条)、宽度方向为短边方向(短边)的带状形状。成膜装置10进一步具备：处理室16、吸引处理室16内的空气并使处理室16内成为真空的真空泵18、作为成膜原料(薄膜原料)的基材20、导引辊GR1～GR3、以及成膜用旋转圆筒22。
于供应卷筒12及回收卷筒14设有未图示的马达，藉由该马达旋转，从供应卷筒12搬出第1基板P1，并藉由回收卷筒14卷取被送出的第1基板P1。又，成膜用旋转圆筒22，是一边旋转一边搬送第1基板P1，且以圆周面支撑进行成膜的部分。藉此，第1基板P1是顺着成膜用旋转圆筒22的外周面(圆周面)往回收卷筒14被搬送。导引辊GR1～GR3用以导引被搬送的第1基板P1的路径。此外，于成膜用旋转圆筒22设有未图示的马达，藉由该马达旋转，成膜用旋转圆筒22即旋转。
成膜装置10，藉由蒸镀或溅镀而于第1基板P1上形成薄膜(层)。在藉由蒸镀进行成膜的场合，是以电阻加热、电子束、高频感应、或激光等方法加热基材20，使经气化或升华的成膜原料附着于第1基板P1以形成薄膜。又，在藉由溅镀进行成膜的场合，是使离子化的氩气冲撞于基材20以使基材20的分子游离，使此游离分子附着于第1基板P1以形成薄膜。是以，回收卷筒14即卷取于其表面形成有薄膜(层)的第1基板P1。此外，成膜装置10亦可藉由CVD(Chemical Vapor Deposition)来形成薄膜。又，作为成膜装置10，例如亦可是利用国际公开第2013/176222号说明书所揭示的雾化沉积法(雾化CVD法)的装置。
能使用此种成膜装置10于第1基板P1连续积层数层的薄膜。亦即，藉由将卷取于表面形成有第1层的第1基板P1的回收卷筒14，作为另一成膜装置10的供应卷筒12来使用，即藉由前述另一成膜装置10来将新的层(第2层)积层于第1层之上。又，在积层时，藉由改变作为成膜原料的基材20而亦能积层不同材质的薄膜。藉由积层此薄膜，能将薄膜晶体管(TFT；Thin Film Transistor)等构成半导体元件的电子元件的至少一部分积层构造体形成于作为担载基材的第1基板P1上。
例如，在形成底接触型TFT(薄膜晶体管)的场合，是藉由成膜装置10于第1基板P1的表面依序积层金属系材料(Cu、Al、Mo等)或ITO的薄膜(第1导电层)、绝缘材料(SiO2、Al2O3等)的薄膜(绝缘层)、金属系材料(Cu、Al、Mo等)的薄膜(第2导电层)，将构成TFT的至少一部分积层构造体形成于第1基板P1上。又，在形成顶接触型TFT的场合，则藉由成膜装置10依序积层金属系材料(Cu、Al、Mo等)的薄膜(第1导电层)、氧化物半导体(IGZO、ZnO等)、硅(α-Si)、或有机半导体(并五苯)等的薄膜(半导体层)、绝缘材料(SiO2、Al2O3等)的薄膜(绝缘层)、金属系材料(Cu、Al、Mo等)或ITO的薄膜(第2导电层)，藉此能将构成TFT的积层构造体形成于第1基板P1上。
以上述方式形成有积层构造体的第1基板P1，是藉由于后详述的光刻(光图案化)、蚀刻等的非真空系处理装置被处理，而加工成具有半导体元件用的电极层、绝缘层、配线层、或半导体层等的图案形状。被加工成此种图案形状的第1基板P1的积层构造体被转印至基板(以下称为第2基板)P2。图2是显示用以将形成(担载)于第1基板P1的积层构造体转印至第2基板P2(产品基板)的积层装置30的构成的图。此积层装置30例如是以100度以下的低温将形成于第1基板P1的积层构造体转印至第2基板P2的低温热转印方式的装置。积层装置30具备供应卷筒32、34、压接加热辊36、回收卷筒38、40、及导引辊GR5、GR6。
供应卷筒32，是将于表面形成有积层构造体的第1基板P1卷成卷筒状者，将第1基板P1往回收卷筒38搬出。供应卷筒34是将转印积层构造体的第2基板P2卷成卷筒状者，将第2基板P2往回收卷筒40搬出。此外，第2基板P2亦与第1基板P1同样地为柔性的片状的基板(片状基板、被转印基板)，具有第2基板P2的移动方向为长边方向(长条)，宽度方向为短边方向(短条)的带状形状。
压接加热辊36是从两侧夹住从供应卷筒32供应的第1基板P1与从供应卷筒34供应的第2基板P2，暂时地使两者紧贴以进行压接并同时亦进行加热。藉此，能将形成于第1基板P1上的积层构造体转印至第2基板P2。亦即，藉由通过压接加热辊36的加热(例如100度以下的低温)而软化形成于第1基板P1上的积层构造体，且藉由通过压接加热辊36的压接而将软化的第1基板P1上的积层构造体转印至第2基板P2。此压接加热辊36的表面较佳为使用弹性体，视转印材料而任意设定压接加热辊36的温度与压接力(加压力)。
回收卷筒38，藉由将通过压接加热辊36的第1基板P1、亦即积层构造体已被剥除的第1基板P1卷取而加以回收。回收卷筒40藉由将通过压接加热辊36的第2基板P2、亦即转印有积层构造体的第2基板P2(于表面形成有积层构造体的第2基板P2)卷取而加以回收。导引辊GR5，用以将从供应卷筒32供应的第1基板P1导引至压接加热辊36，导引辊GR6，用以将从供应卷筒34供应的第2基板P2导引至压接加热辊36。
此处，第1基板P1及第2基板P2，可使用例如由树脂膜、不锈钢等金属或合金所构成的箔(foil)等。作为树脂膜的材质，可使用例如聚乙烯树脂、聚丙烯树脂、聚酯树脂、乙烯-乙酸乙烯共聚物树脂、聚氯乙烯树脂、纤维素树脂、聚酰胺树脂、聚酰亚胺树脂、聚碳酸酯树脂、聚苯乙烯树脂、以及乙酸乙烯酯树脂中包含至少一个以上者。又，第1基板P1及第2基板P2的厚度或刚性(杨式模量)，只要是在搬送时于第1基板P1及第2基板P2不会产生因弯曲导致的折痕或不可逆的皱纹的范围即可。作为第1基板P1及第2基板P2的母材，厚度25μm～200μm程度的PET(聚对苯二甲酸乙酯)和PEN(聚萘二甲酸)等膜为较佳片状基板的典型。
第1基板P1及第2基板P2，由于有时会有在对第1基板P1及第2基板P2施加的处理中受热的情形，因此较佳为选定热膨胀系数不明显大的材质的基板。例如，能藉由将无机填料混合于树脂膜以抑制热膨胀系数。无机填料可是例如氧化钛、氧化锌、氧化铝、或氧化硅等。又，第1基板P1及第2基板P2，可是以浮动法等制造的厚度100μm程度的极薄玻璃的单层体，亦可是于此极薄玻璃贴合有上述树脂膜、箔等的积层体。
此外，如图1的成膜装置10，由于有时会在成膜时将第1基板P1加热至例如100℃～300℃程度，因此第1基板P1的母材较佳为耐热性特佳的聚酰亚胺树脂、极薄片状玻璃、或极薄的金属箔片(压延成十数μm～数百μm的厚度的铜箔、不锈钢箔、铝箔)等。再者，第1基板P1，不一定要是能卷取成卷筒状的长条片状基板，亦可是被切断成配合待制造电子元件(或其电路基板)大小的尺寸的单片片状基板或玻璃基板、金属板。
其次，说明TFT的制造方法。TFT的构造，虽可大分为底栅极型构造与顶栅极型构造，但在本第1实施形态中，是说明底栅极构造的TFT的制造步骤，省略顶栅极构造的TFT的制造步骤的说明。又，底栅极构造的TFT，由于分类成底接触型与顶接触型，因此首先是在说明底接触型TFT的制造方法后，再说明顶接触型TFT的制造方法。
(底接触型TFT的制造方法)
图3及图4是显示底接触型TFT的制造方法的步骤一例的流程，图5A～图5F及图6A～图6D是显示藉由图3及图4所示步骤制造的TFT的制造经过状态的剖面图。首先，在图3的步骤S1，如图5A所示，于第1基板P1上形成剥离层50。例如，亦可藉由将氟系材质或碱溶解脱膜剂(对碱为可溶的材料)涂布于第1基板P1的表面来形成剥离层50，或藉由将形成有感光性碱溶解膜的干燥膜抗蚀剂(DFR)积层于第1基板P1来形成剥离层50。作为碱溶解脱膜剂，可举出粘合剂树脂与羧基的混合物等。此剥离层50是用以将积层构造体从第1基板P1容易剥离的层。
接着，如图5B所示，于第1基板P1上形成积层构造体52(第1步骤)。此积层构造体52，是由以既定厚度堆积于第1基板P1上(剥离层50上)的金属系材料(Cu、Al、Mo、Au等的导电性材料)或ITO(导电性材料)的薄膜(第1导电层)52a、以既定厚度堆积于第1导电层52a上的绝缘材料(SiO2、Al2O3等的绝缘性材料)的薄膜(功能层)52b、以既定厚度堆积于功能层52b上的金属系材料(Cu、Al、Mo、Au等的导电性材料)或ITO(导电性材料)的薄膜(第2导电层)52c所构成。此外，在采用铜(Cu)作为构成积层构造体52的第1导电层52a与第2导电层52c的材料时，第1基板P1的材料亦采用铜(Cu)，以使热膨胀率一致。
是以，首先在步骤S2，于第1基板P1(剥离层50)上形成(堆积)第1导电层52a。接着，在步骤S3，于第1导电层52a上形成(堆积)绝缘层亦即功能层52b，在步骤S4再形成(堆积)第2导电层52c。藉此，于第1基板P1上形成积层构造体52。此第1导电层52a、功能层52b、及第2导电层52c，藉由使用如上述的图1的成膜装置10而被连续形成于第1基板P1上。此外，第1导电层52a，是作为源极电极及漏极电极的电极层与源极电极及漏极电极所附带的配线的配线层而发挥功能。又，第2导电层52c，是作为栅极电极的电极层与栅极电极所附带的配线的配线层而发挥功能。此处，为了使作为TFT的电气特性(移动度、ON/OFF比，泄漏电流等)良好，第1导电层52a与功能层52b的界面、或功能层52b与第2导电层52c的界面，较佳为以超微米以下的等级被平坦化。因此，第1基板P1的剥离层50侧的表面亦较佳为以超微米以下的等级被平坦化。
其后，对形成有积层构造体52的第1基板P1，施以利用了光刻法的蚀刻处理，而如图5C所示，于第2导电层52c形成栅极电极及其所附带的配线(第1步骤)。此外，图5C中仅表示栅极电极。
由于利用了此光刻法的蚀刻处理为周知技术，因此简单说明之，在步骤S5，于第2导电层52c上形成光阻层。光阻层的形成，是藉由将液体抗蚀剂以辊印刷方式、旋涂方式、喷吹方式等进行，或将干燥膜抗蚀剂(DFR)的光阻层积层于第2导电层52c上即能简单地实施。接着，在步骤S6，对所形成的光阻层使用紫外线曝光既定图案(栅极电极及其所附带的配线等的图案)，在步骤S7进行显影(使第1基板P1浸于TMAH等的显影液)，藉此除去已由紫外线曝光的部分的光阻层。藉此，于光阻层形成既定图案(抗蚀剂像)。其次，在第1基板P1的洗净、干燥后的步骤S8，藉由将形成有积层构造体52的第1基板P1浸于腐蚀液(例如氧化二铁)，施以将形成有既定图案的光阻层作为掩膜的蚀刻处理，而于第2导电层52c形成栅极电极及其所附带的配线等。接着，在步骤S9，剥离位于第2导电层52c上的光阻层，进行第1基板P1的洗净。藉此，制得如图5C所示的积层构造体52。此外，第1基板P1的洗净，亦可使用NaOH等碱洗净液来洗净。
接着，在步骤S10，如图5D所示，藉由于形成有积层构造体52的第1基板P1的表面侧(积层构造体52侧)涂布接着剂而形成接着层54。此接着层54，是用以使形成于第1基板P1上的积层构造体52容易转印(接着)于第2基板P2者。作为此接着剂，亦可使用例如干燥积层用接着剂、可对紫外线的光能量反应而从液体变化为固体的UV(紫外线)硬化接着剂、或热硬化接着剂。在第1实施形态中，是使用干燥积层用接着剂。
接着，在干燥积层用接着剂的场合，是以第2导电层52c位于第2基板P2侧的方式，使第1基板P1与第2基板P2暂时地接近或紧贴，而将形成于第1基板P1上的积层构造体52转印至第2基板P2(第2步骤)。此转印，是藉由如上述的图2的积层装置30来转印。亦即，剥离层50、积层构造体52、及接着层54，藉由将从第1基板P1表面侧依照前述顺序积层的第1基板P1卷成卷筒状者作为积层装置30的供应卷筒32使用，而能将形成于第1基板P1的积层构造体52转印至第2基板P2。此时，剥离层50不转印至第2基板P2侧而仍残留于第1基板P1侧。
详细说明之，首先如图5E所示，使形成于积层构造体52上的接着层54接着于第2基板P2的表面(步骤S11)，如图5F所示，藉由剥离层50将积层构造体52从第1基板P1剥离(步骤S12)。藉此，第1基板P1上的积层构造体52被转印至第2基板P2。藉由此转印，积层构造体52以反转的状态形成于第2基板P2上。亦即，构成积层构造体52的第2导电层52c、功能层52b、及第1导电层52a从第2基板P2的表面侧依前述顺序积层于第2基板P2上，第1导电层52a露出。藉由积层装置30而转印有积层构造体52的第2基板P2被回收卷筒40卷取。此外，在剥离层50已从第1基板P1被剥除并转印至第2基板P2侧的场合，是除去剥离层50并进行第2基板P2的洗净。第2基板P2的洗净，亦可使用NaOH等碱洗净液来洗净。剥离层50由于是可溶性，因此可藉由溶媒来从第1导电层52a去除。
接着，将回收卷筒40作为供应辊使用，对从此供应辊搬出的第2基板P2施以利用了光刻法的蚀刻处理，而如图6A所示，于第1导电层52a形成源极电极及漏极电极与源极电极及漏极电极所附带的配线(第4步骤)。此外，图6A中仅表示源极电极及漏极电极。
简单说明通过利用了光刻法的蚀刻处理进行的源极电极等的形成，首先，在图4的步骤S13，于第2基板P2的表面侧(第1导电层52a侧)形成光阻层。光阻层如以步骤S5所说明，是藉由干燥膜抗蚀剂(DFR)的转印或液体抗蚀剂的涂布等而形成。接着，在步骤S14，使用紫外线将既定图案(源极电极及漏极电极与源极电极及漏极电极所附带的配线等的图案)曝光于所形成的光阻层，在步骤S15进行显影。藉此，于光阻层形成既定图案。其次，在步骤S16，藉由将形成有积层构造体52的第2基板P2浸渍于腐蚀液(例如氧化二铁等)，将形成有既定图案的光阻层作为掩膜施以蚀刻处理，以于第1导电层52a形成源极电极及漏极电极等。接着，在步骤S17，剥离位于第1导电层52a上的光阻层，进行第2基板P2的洗净。藉此，制得如图6A的积层构造体52。
源极电极与漏极电极，必须对其下方极近处的功能层(绝缘层)52b的更下方的栅极电极(第2导电层52c)进行精密地对齐(叠合)。是以，在步骤S14的曝光步骤中使用的曝光装置(描绘装置)，具备在图3中的步骤S5～S9的栅极电极等形成步骤中，将栅极电极与藉由第1基板P1上的第2导电层52c形成的对准标记通过功能层(绝缘层)52b或直接地光学检测的对准感测器与根据该标记的检测位置精密地调整与待在步骤S14曝光的既定图案(源极电极、漏极电极、及所附带的配线等的图案)对应的紫外线与第2基板P2的相对位置关系的功能。
接着，在步骤S18，如图6B所示，对第1导电层52a的源极电极及漏极电极进行Au置换镀敷处理(第4步骤)。藉由此置换镀敷处理而涂布的Au(金)56，是用以降低源极电极及漏极电极与后述的半导体层的接触界面的阻抗(提高电子移动度)。
其后，在步骤S19，如图6C所示，于第2基板P2之上(第1导电层52a上)形成半导体(IGZO、ZnO等)的薄膜(半导体层)58(第4步骤)。接着，施以利用了光刻法的蚀刻处理，如图6D所示，加工半导体层5(第4步骤)。亦即，在步骤S20，于半导体层58上形成光阻层，在步骤S21，使用紫外线将既定图案形成于所形成的光阻层，在步骤S22进行显影。在此曝光之时，藉由对准感测器检测对准标记，以半导体层58中应残留的部分精密地跨漏极电极与源极电极之间的方式，将紫外线的照射位置精密地定位。
藉此，于光阻层形成既定图案。其次，在步骤S23，藉由将第2基板P2浸渍于腐蚀液(例如氟化氢等)，将形成有既定图案的光阻层作为掩膜施以蚀刻处理，以加工半导体层58。藉此，如图6D所示，残留至少位于源极电极与漏极电极之间的半导体层58，而能除去除此以外的不需要的半导体层58。其后，在步骤S24，剥离位于半导体层58上的光阻层，进行第2基板P2的洗净。藉由经由此种步骤，于第2基板P2上形成如图6D所示的底接触型TFT。此外，半导体层58亦可是有机半导体或氧化物半导体。此情形下，亦可预先藉由抗蚀剂予以图案化，将半导体的液体材料选择性地涂布于包含源极电极与漏极电极之间(通道部)的区域后，使用剥离法于源极电极与漏极电极之间形成半导体层58。
在以上说明的步骤中，亦可由第1基板P1的供应业者进行至少图3的步骤S1～步骤S4的步骤(图5A及图5B)，在供应业者进行的步骤后的步骤则由电子元件的制造业者进行。例如，可由供应业者进行图3的步骤S1～步骤S4的步骤，制造业者进行图3的步骤S5～图4的步骤S24的步骤(图5C～图6D)。本实施形态中，经由图3的步骤S1～步骤S4的步骤所制造的第1基板P1(积层构造体52的担载基材)，是以作为中间产品而被卷成卷筒状的状态或以既定长度切断成片状的状态供应给电子元件的制造业者。
如上述般，例如，由第1基板P1的供应业者进行图3的步骤S1～步骤S4的步骤(必需使用真空处理装置的步骤)，并由TFT(电子元件)的制造业者进行图3的步骤S5～图4的步骤S24的步骤(不需要真空处理装置的步骤)，藉此能减轻电子元件的制造业者负担，能简单地制造高精度的电子元件。亦即，为了制造高精度的电子元件，虽必需将构成电子元件的至少一部分积层构造体52在真空空间中予以成膜，但由于电子元件的制造业者不需进行在真空空间的成膜，因此可减轻电子元件的制造业者的负担。又，由于电子元件的制造业者只要使用形成有积层构造体52的第1基板P1来形成电子元件即可，因此能任意地决定电子元件的数目及配置来制造电子元件，构成电子元件的薄膜晶体管等的配置或接线、汇流线等的设计的自由度提升。又，即使是未拥有构成电子元件的所有层的成膜所必需的多数真空蒸镀装置或涂布装置、或溅镀装置等的制造业者，亦能容易地制造高性能的电子元件。
(顶接触型TFT的制造方法)
图7及图8是显示顶接触型TFT的制造方法的步骤一例的流程，图9A～图9D及图10A～图10C是显示藉由图7及图8所示步骤制造的TFT的制造经过状态的剖面图。首先，在图7的步骤S31，如图9A所示，于第1基板P1上形成剥离层70。此步骤与图3的步骤S1相同。
接着，如图9B所示，于第1基板P1上形成积层构造体72(第1步骤)。此积层构造体72，是由以既定厚度堆积于第1基板P1上(剥离层70上)的金属系材料(Cu、Al、Mo、Au等的导电性材料)或ITO(导电性材料)的薄膜(第1导电层)72a、以既定厚度堆积于第1导电层72a上的半导体(IGZO、ZnO、硅、稠五苯等显示半导体特性的材料)的薄膜(半导体层)72b1、以既定厚度堆积于半导体层72b1上的绝缘材料(SiO2、Al2O3等的绝缘性材料)的薄膜(绝缘层)72b2、以既定厚度堆积于绝缘层72b2上的金属系材料(Cu、Al、Mo、Au等的导电性材料)或ITO(导电性材料)的薄膜(第2导电层)72c构成。半导体层72b1及绝缘层72b2构成功能层72b。此外，此处亦同样地，第1基板P1的母材，考量到成膜时的加热(100～300℃)，较佳为耐热性佳的聚酰亚胺树脂、极薄片玻璃、或极薄的金属箔片(压延成十数μm～数百μm的厚度的铜箔、不锈钢箔、铝箔)等。又，剥离层70能使用与先前的图3～图6所说明的剥离层50同样地氟系材质、或碱溶解脱膜剂、以无机材料为基底的脱膜剂、硅脱膜剂等。
是以，首先在步骤S32，于第1基板P1(剥离层70)上形成(堆积)第1导电层72a。接着，在步骤S33，于第1导电层72a上形成(堆积)半导体层72b1，在步骤S34，再形成(堆积)绝缘层72b2，藉此形成功能层72b。其后，在步骤S35，于功能层72b上形成(堆积)第2导电层72c。藉此，于第1基板P1上形成积层构造体72。此第1导电层72a、半导体层72b1、绝缘层72b2、及第2导电层72c，是藉由使用上述的成膜装置10而连续形成于第1基板P1上。此外，第1导电层72a是作为源极电极及漏极电极的电极层与源极电极及漏极电极所附带的配线的配线层而发挥功能。又，第2导电层72c，是作为栅极电极的电极层与栅极电极所附带的配线的配线层而发挥功能。以上的构成中，在第1基板P1或第1导电层72a使用金属系材料(例如Cu)的场合，于第1导电层72a上形成半导体层72b1时，由于能加热至远高于PET等树脂膜的玻璃转移温度的温度(例如200℃以上)，因此有机半导体材料或氧化物半导体材料等的定向(结晶化)可良好地进行，能使TFT的电气特性(例如移动度)跳跃式地提升。进而，先将至少第1导电层72a与半导体层72b1的界面及绝缘层72b2与第2导电层72c的界面分别以超微米以下的等级予以平坦化，如此亦有助于TFT的电气特性的提升。
其后，对形成有积层构造体72的第1基板P1，施以利用了光刻法的蚀刻处理，而如图9C所示，于第2导电层72c形成栅极电极及其所附带的配线(第1步骤)。此外，图9C中仅显示栅极电极。
简单说明利用了此光刻法的蚀刻处理，首先在步骤S36，于第2导电层72c上形成光阻层。光阻层，如以图3的步骤S5所说明，藉由干燥膜抗蚀剂的转印或抗蚀剂液的涂布等而形成。接着，在步骤S37，对所形成的光阻层使用紫外线曝光既定图案(栅极电极及其所附带的配线等的图案)，在步骤S38进行显影(使第1基板P1浸于TMAH等的显影液)。藉此于光阻层形成既定图案。其次，在步骤S39，藉由将形成有积层构造体72的第1基板P1浸于腐蚀液(例如氧化二铁)，施以将形成有既定图案的光阻层作为掩膜的蚀刻处理，而于第2导电层72c形成栅极电极等。接着，在步骤S40，剥离位于第2导电层72c上的光阻层，进行第1基板P1的洗净。藉此，制得如图9C所示的积层构造体72。此外，第1基板P1的洗净，亦可使用NaOH等碱洗净液来洗净。
接着，在图8的步骤S41，藉由于形成有积层构造体72的第1基板P1的表面侧(积层构造体72侧)涂布接着剂而形成接着层54。
其次，以第2导电层72c位于第2基板P2侧的方式，使第1基板P1与第2基板P2暂时地接近或紧贴，而将形成于第1基板P1上的积层构造体72转印至第2基板P2(第2步骤)。此转印，是藉由如上述的积层装置30来转印。亦即，将从第1基板P1表面侧依照剥离层70、积层构造体72、及接着层74的顺序积层的第1基板P1以卷成卷筒状的状态设置于积层装置30的供应卷筒32。藉由积层装置30，能将形成于第1基板P1的积层构造体72转印至第2基板P2。此时，用以使积层构造体72容易地从第1基板P1剥除的剥离层70不转印至第2基板P2侧而仍残留于第1基板P1侧。
首先如图10A所示，使形成于积层构造体72上的接着层74接着于第2基板P2的表面(步骤S42)，如图10B所示，藉由剥离层70将积层构造体72从第1基板P1剥离(步骤S43)。藉此，第1基板P1上的积层构造体72被转印至第2基板P2。藉由此转印，积层构造体72以反转的状态形成于第2基板P2上。亦即，构成积层构造体72的第2导电层72c、功能层72b、及第1导电层72a从第2基板P2的表面侧依前述顺序积层于第2基板P2上，第1导电层72a露出。藉由积层装置30而转印有积层构造体72的第2基板P2被回收卷筒40卷取。此外，在剥离层70已从第1基板P1被剥除并转印至第2基板P2侧的场合，是除去剥离层70并进行第2基板P2的洗净。剥离层70由于是可溶性，因此可藉由溶媒来从第1导电层72a去除。
接着，将回收卷筒40作为供应辊使用，对从此供应辊搬出的第2基板P2施以利用了光刻法的蚀刻处理，而如图10C所示，于第1导电层72a形成源极电极及漏极电极与源极电极及漏极电极所附带的配线(第4步骤)。此外，图10C中仅表示源极电极及漏极电极。
简单说明通过利用了光刻法的蚀刻处理进行的源极电极等的形成，首先，在步骤S44，于第2基板P2的表面侧(第1导电层72a侧)形成光阻层。光阻层如以图3的步骤S5所说明，是藉由干燥膜抗蚀剂或涂布等而形成。接着，在步骤S45，使用紫外线将既定图案(源极电极及漏极电极与源极电极及漏极电极所附带的配线等的图案)曝光于所形成的光阻层，在步骤S46进行显影。藉此，于光阻层形成既定图案。其次，在步骤S47，藉由将形成有积层构造体72的第2基板P2浸渍于腐蚀液(例如氧化二铁等)，将形成有既定图案的光阻层作为掩膜施以蚀刻处理，以于第1导电层72a形成源极电极及漏极电极等。接着，在步骤S48，剥离位于第1导电层72a上的光阻层，进行第2基板P2的洗净。藉由经由此种步骤，于第2基板P2上形成如图10C所示的顶接触型TFT。此外，第2基板P2的洗净，亦可使用NaOH等碱洗净液来洗净。
在以上说明的步骤中，亦可由第1基板P1的供应业者进行至少图7的步骤S31～步骤S35的步骤(图9A及图9B)，在供应业者进行的步骤后的步骤则由电子元件的制造业者进行。例如，可由供应业者进行图7的步骤S31～步骤S35的步骤，制造业者进行图7的步骤S36～图8的步骤S48的步骤(图9C～图10C)。
如上述般，例如，由第1基板P1的供应业者进行图7的步骤S31～步骤S35的步骤，并由TFT(电子元件)的制造业者进行图7的步骤S36～图8的步骤S48的步骤，藉此能减轻电子元件的制造业者负担，能简单地制造高精度的电子元件。亦即，为了制造高精度的电子元件，虽必需将构成电子元件的至少一部分积层构造体72在真空空间中予以成膜，但由于电子元件的制造业者不需进行在真空空间的成膜，因此可减轻电子元件的制造业者的负担。又，由于电子元件的制造业者只要使用形成有积层构造体72的第1基板P1来形成电子元件即可，因此能任意地决定电子元件的数目及配置来制造电子元件，构成电子元件的薄膜晶体管等的配置或接线、汇流线等的设计的自由度提升。又，即使是未拥有构成电子元件的所有层的成膜所必需的多数真空蒸镀装置或涂布装置、或溅镀装置等的制造业者，亦能容易地制造高性能的电子元件。本实施形态中亦同样地，经由图7的步骤S31～步骤S35的步骤所制造的第1基板P1(积层构造体72的担载基材)，是以作为中间产品而被卷成卷筒状的状态或以既定长度切断成片状的状态供应给电子元件的制造业者。
[第1实施形态的变形例]
上述第1实施形态亦可为以下的变形例。
(变形例1)
变形例1中，关于顶接触型TFT的制造，是一边施以利用了光刻法的蚀刻处理、一边形成积层构造体。图11及图12是显示本变形例1的顶接触型TFT的制造方法的步骤一例的流程图，图13A～图13F及图14A～图14F是显示藉由图11及图12所示的步骤制造的TFT的制造经过状态的剖面图。首先，在图11的步骤S61，如图13A所示，于第1基板P1上形成剥离层80。此剥离层80的形成步骤是与图3的步骤S1相同。
其次，在步骤S62，如图13B所示，于第1基板P1上(剥离层80之上)形成以既定厚度堆积的绝缘材料(SiO2、Al2O3等)的薄膜(绝缘层)82。此绝缘层82，藉由使用上述的成膜装置10而形成于第1基板P1上。此绝缘层82具有作为钝化(passivation)的功能，亦可兼有作为蚀刻挡止件的功能。
接着，在步骤S63，如图13C所示，于第1基板P1上(绝缘层82之上)形成以既定厚度堆积的金属系材料(Cu、Al、Mo等的导电性材料)的薄膜(第1导电层)84a(第1步骤)。此第1导电层84a，是作为源极电极及漏极电极的电极层与源极电极及漏极电极所附带的配线的配线层而发挥功能。此第1导电层84a，藉由使用上述的成膜装置10而形成于第1基板P1上。
其后，施以利用了光刻法的蚀刻处理，而如图13D所示，于第1导电层84a形成源极电极及漏极电极与源极电极及漏极电极所附带的配线(第1步骤)。此时，藉由亦作为蚀刻挡止件发挥功能的绝缘层82，防止剥离层80的蚀刻。此外，图13D中，仅表示源极电极及漏极电极。
简单说明通过利用了光刻法的蚀刻处理进行的源极电极等的形成，首先，在步骤S64，于第1导电层84a上形成光阻层。光阻层如以图3的步骤S5所说明，是藉由干燥膜抗蚀剂或涂布等而形成。接着，在步骤S65，使用紫外线将既定图案(源极电极及漏极电极与源极电极及漏极电极所附带的配线等的图案)曝光于所形成的光阻层，在步骤S66进行显影。藉此，于光阻层形成既定图案。其次，在步骤S67，藉由将形成有第1导电层84a的第1基板P1浸渍于腐蚀液(例如氧化二铁等)，将形成有既定图案的光阻层作为掩膜施以蚀刻处理，以于第1导电层84a形成源极电极及漏极电极等。接着，在步骤S68，剥离位于第1导电层84a上的光阻层，进行第1基板P1的洗净。
接着，在步骤S69，如图13E所示，于第1基板P1之上(第1导电层84a之上)形成以既定厚度堆积的半导体(IGZO、ZnO等)的薄膜(半导体层)84b1(第1步骤)。此半导体层84b1，藉由使用上述的成膜装置10而形成于第1基板P1上。其次，施以利用了光刻法的蚀刻处理，如图13F所示，加工半导体层84b1(第1步骤)。亦即，在步骤S70，于半导体层84b1上形成光阻层。光阻层如以图3的步骤S5所说明，是藉由干燥膜抗蚀剂或涂布等而形成。接着，在步骤S71，使用紫外线将既定图案曝光于所形成的光阻层，在步骤S72进行显影。藉此，于光阻层形成既定图案。其次，在步骤S73，藉由将第1基板P1浸渍于腐蚀液(例如氟化氢等)，将形成有既定图案的光阻层作为掩膜施以蚀刻处理，以加工半导体层84b1。藉此，如图13F所示，残留至少位于源极电极与漏极电极之间的半导体层84b1，而能除去除此以外的不需要的半导体层84b1。接着，在步骤S74，剥离光阻层，进行第1基板P1的洗净。
其后，在图12的步骤S75，如图14A所示，于第1基板P1的表面侧(半导体层84b1侧)形成以既定厚度堆积的绝缘材料(SiO2、Al2O3等)的薄膜(绝缘层)84b2(第1步骤)。此绝缘层84b2是藉由使用上述的成膜装置10而形成于第1基板P1上。此半导体层84b1及绝缘层84b2构成功能层84b。
接着，在步骤S76，如图14B所示，于第1基板P1上(绝缘层84b2之上)形成以既定厚度堆积的金属系材料(Cu、Al、Mo等的导电性材料)的薄膜(第2导电层)84c。此第2导电层84c是藉由使用上述的成膜装置10而形成于第1基板P1上。第2导电层84c是作为栅极电极的电极层与栅极电极所附带的配线的配线层而发挥功能。以此第1导电层84a、功能层84b、及第2导电层84c构成积层构造体84。
其次，施以利用了光刻法的蚀刻处理，如图14C所示，于第2导电层84c形成栅极电极与其所附带的配线(第1步骤)。此外，在图14C中仅表示栅极电极。在图14C所示的步骤，是对形成有第2导电层84c的第1基板P1施以用以形成栅极电极与其所附带的配线的利用了光刻法的蚀刻处理。藉此，于第1基板P1上形成TFT。
简单说明通过利用了光刻法的蚀刻处理进行的栅极电极等的形成，首先，在步骤S77，于第2导电层84c上形成光阻层。光阻层如以图3的步骤S5所说明，是藉由干燥膜抗蚀剂或涂布等而形成。接着，在步骤S78，使用紫外线将既定图案(栅极电极及其所附带的配线等的图案)曝光于所形成的光阻层，在步骤S79进行显影。藉此，于光阻层形成既定图案。其次，在步骤S80，藉由将第1基板P1浸渍于腐蚀液(例如氧化二铁等)，施以将形成有既定图案的光阻层作为掩膜的蚀刻处理，以于第2导电层84c形成栅极电极及其所附带的配线等。接着，在步骤S81，剥离位于第2导电层84c上的光阻层，进行第1基板P1的洗净。藉由经由图11的步骤S63～图12的步骤S81的步骤，于第1基板P1上形成积层构造体84。
接着，在步骤S82，如图14D所示，藉由在形成有积层构造体84的第1基板P1上、亦即第2导电层84c上涂布接着剂而形成接着层86。此接着层86是用以使形成于第1基板P1上的积层构造体84容易地转印(接着)于第2基板P2者。作为此接着剂可使用例如UV硬化树脂。此情形下，是在形成接着层86后将紫外线照射于接着层86。
其次，在步骤S83，以第2导电层84c位于第2基板P2侧的方式，使第1基板P1与第2基板P2暂时地接近或紧贴，而如图14E所示将形成于第1基板P1上的积层构造体84转印至第2基板P2(第2步骤)。此转印，是藉由上述的积层装置30来转印。亦即，将从第1基板P1表面侧依照剥离层80、绝缘层82、积层构造体84、及接着层86的顺序积层的第1基板P1卷成卷筒状者作为积层装置30的供应卷筒32来使用，藉此能将形成于第1基板P1的积层构造体84转印至第2基板P2。藉此，积层构造体84以反转的状态形成于第2基板P2上。亦即，构成积层构造体84的第2导电层84c、功能层84b、第1导电层84a从第2基板P2的表面侧依前述顺序积层于第2基板P2上。此时，剥离层80不转印至第2基板P2侧而仍残留于第1基板P1侧。藉由积层装置30而转印有积层构造体84的第2基板P2，是被回收卷筒40卷取。藉由经由此种步骤，而于第2基板P2上形成如图14E所示的顶接触型TFT。
此外，亦可在于第2基板P2上转印积层构造体84、亦即TFT后，藉由施以利用了光刻法的蚀刻处理，而如图14F所示加工绝缘层82(第4步骤)。藉由此图14F所示的步骤，而残留至少位于源极电极与漏极电极之间的绝缘层82，并除去除此以外的不需要绝缘层82。
在以上说明的步骤中，亦可由第1基板P1的供应业者进行至少图11的步骤S61～图12的步骤S81的步骤(图13A～图14C)，在供应业者进行的步骤后的步骤则由电子元件的制造业者进行。例如，亦可供应业者进行图11的步骤S61～图12的步骤S82的步骤，制造业者进行图12的步骤S83的步骤(图14E)。
如上述般，例如，由第1基板P1的供应业者进行图11的步骤S61～图12的步骤S82的步骤，并由电子元件的制造业者进行至少图12的步骤S83的步骤，藉此能减轻电子元件的制造业者负担，能制造高精度的电子元件。
(变形例2)
在上述变形例1中，虽于剥离层80与第1导电层84a之间形成绝缘层82，但在变形例2中并不形成绝缘层82。亦即，在本变形例2中，不进行图11的步骤S62的步骤。是以，在经由图11的步骤S61的步骤后即进行步骤S63的步骤。例如，亦可不设置钝化层，在无剥离层80被蚀刻之虞的场合，亦可不将绝缘层82设于剥离层80与第1导电层84a之间。此外，此情形下，由于原本即不形成绝缘层82，因此亦无如图14F所示对绝缘层82施以利用了光刻法的蚀刻处理以加工绝缘层82的必要。
(变形例3)
又，第1基板P1的供应业者亦可将形成有对准标记Ks的第1基板P1提供给制造业者。此对准标记Ks，是用以将曝光于基板上的曝光区域W的既定图案与基板相对地对齐(对准)的基准标记。藉由以附有显微镜的摄影装置以光学方式检测出此对准标记Ks，而能检测出基板的位置(基板的长边方向的位置、短边方向的位置、倾斜状态)或在基板的面内的畸变状态。此对准标记Ks，例如于基板的宽度方向両端侧沿着基板长边方向(长条方向)以一定间隔形成。
例如，第1基板P1的供应业者，亦可在如图5B或图9B所示于第1基板P1上形成积层构造体52(72)后，即如图15所示施以利用了光刻法的蚀刻处理，于第2导电层52c(72c)形成对准标记Ks(第3步骤)。接着，亦可使用形成有对准标记Ks的第1基板P1，来进行图5C(图9C)以后的步骤。此情形下，由于藉由转印而第1导电层52a(72a)成为第2基板P2的表面侧，第2导电层52c(72c)成为第2基板P2的深部侧，因此所形成的对准标记Ks会因第1导电层52a(72a)而隐藏。是以，亦可在转印后(例如形成源极电极及漏极电极时)，藉由利用了光刻法的蚀刻处理，而如图16所示，藉由除去与对准标记Ks对向的区域的第1导电层52a(72a)以设置窗部90。又，亦可藉由不于与对准标记Ks对向的区域形成第1导电层52a(72a)以设置窗部90。藉此，可省去除去与对准标记Ks对向的区域的第1导电层52a(72a)的步骤。此外，功能层52b(72b)，由于是以具有透射性的材料构成，因此虽能以显微镜等的光学方式对准是拍摄对准标记Ks，但在功能层52b(72b)是以非透射性材料构成时，较佳为于功能层52b(72b)亦设置窗部90。此外，所谓窗部90，是为了拍摄对准标记Ks而形成的开口部。又，亦可将对准标记Ks形成于第1导电层52a(72a)，将窗部90形成于第2导电层52c(72c)。
又，在已形成第1导电层52a(72a)时，是使用利用了光刻法的蚀刻处理，于第1导电层52a(72a)形成对准标记Ks或窗部90，在已形成第2导电层52c(72c)时，是使用利用了光刻法的蚀刻处理，于第2导电层52c(72c)形成窗部90或对准标记Ks。特别是，在上述变形例1及2中，由于是一边施以利用了光刻法的蚀刻处理、一边逐渐形成积层构造体84，因此亦可在积层构造体84的形成中亦一起形成对准标记Ks及窗部90。
又，在第1基板P1的供应业者已预先掌握电子元件用电路基板上元件区域内的配线图案(例如，接地汇流线、电源汇流线等较大图案的形状、配置、尺寸等的手工作业)的场合，亦可藉由利用了光刻法的蚀刻处理，在于第1导电层52a(72a)或第2导电层52c(72c)形成对准标记Ks或窗部90的同时，形成该等的配线图案。进而，在第1基板P1的供应业者已预先掌握形成配线图案与半导体元件(TFT)的区域(或完全不形成TFT的区域)的场合，亦可于形成TFT的区域选择性地堆积作为功能层52b(72b)的半导体层，并于完全不形成TFT的区域选择性地堆积作为功能层52b(72b)的绝缘层。此情形下，为了使功能层52b(72b)整体的厚度尽可能地均一，半导体层与绝缘层亦可调整成大致相同厚度。
(变形例4)
图17，是显示变形例4中的积层装置30a的构成的图。此外，在变形例4中，针对与上述第1实施形态相同的构成，是赋予相同符号而省略其说明。在变形例4中，是取代导引辊GR6，而设有半径较导引辊GR6大的导引辊GR6a。于积层装置30a，设有对卷绕于导引辊GR6a的第2基板P2涂布会因热而硬化的热硬化接着剂的模涂布头(die coater head)DCH。亦即，在变形例4中，并非对第1基板P1侧而是对第2基板P2侧涂布接着剂，藉此形成接着层54(74)。是以，于第1基板P1未设有接着层54(74)。藉由模涂布头DCH而涂布有热硬化接着剂的第2基板P2上的区域，是被导引辊GR6a的圆周面支撑。此模涂布头DCH，是将热硬化接着剂对第2基板P2范围宽广且同样地涂布。藉此，能藉由压接加热辊36将形成于第1基板P1上的积层构造体52(72)转印至第2基板P2。
详言之，压接加热辊36，是以积层构造体52(72)位于第2基板P2侧且与涂布于第2基板P2上的热硬化接着剂接触的方式，从两侧夹住第1基板P1与第2基板P2并使之紧贴同时进行加热。由于藉由此加热，热硬化接着剂即硬化，因此形成接着层54(或74)，积层构造体52(72)与第2基板P2被牢固地接着，形成于第1基板P1上的积层构造体52(72)被转印至第2基板P2。此外，通过压接加热辊36的第1基板P1与第2基板P2彼此分离。
(变形例5)
图18是显示变形例5中的积层装置30b的构成的图。此外，变形例5中，对与上述第1实施形态相同的构成赋予相同符号，省略其说明。变形例5中，是取代压接加热辊36，而设置不进行加热仅进行压接的压接辊36b，并取代导引辊GR6而设置半径较导引辊GR6大的导引辊GR6b。此压接辊36b具有辊R与半径较辊R大的圆筒DRS。是以，被辊R与圆筒DRS夹持而紧贴的第1基板P1与第2基板P2，是以彼此叠合的状态沿着圆筒DRS的圆周面被搬送，其后，藉由导引辊GR7、GR8而彼此分离。第1基板P1，是藉由导引辊GR7而被回收卷筒38导引，第2基板P2，是藉由导引辊GR8而被回收卷筒40导引。
于积层装置30b，设有对卷绕于导引辊GR6b的第2基板P2涂布会因UV光而硬化的UV硬化接着剂的模涂布头DCH1。亦即，在变形例5中，并非对第1基板P1侧而是对第2基板P2侧涂布接着剂，藉此形成接着层54(74)。是以，于第1基板P1未设有接着层54(74)。藉由模涂布头DCH1而涂布有UV硬化接着剂的第2基板P2上的区域，是被导引辊GR6b的圆周面支撑。此模涂布头DCH1，是将UV硬化接着剂对第2基板P2范围宽广且同样地涂布。又，于积层装置30b设有照射装置UVS，该照射装置UVS具有多个在被压接辊36b压接的第1基板P1与第2基板P2分离前对UV硬化接着剂照射UV(紫外线)光的紫外线照射源94。藉此，能藉由压接辊36b将形成于第1基板P1上的积层构造体52(72)转印至第2基板P2。
详言之，压接辊36b的辊R与圆筒DRS，是以积层构造体52(72)位于第2基板P2侧且与涂布于第2基板P2上的UV硬化接着剂接触的方式，从两侧夹住第1基板P1与第2基板P2并使之紧贴。其后，照射装置UVS，对以彼此叠合的状态卷绕于圆筒DRS而被搬送的第1基板P1及第2基板P2照射UV光。藉由此UV光的照射使位于第1基板P1与第2基板P2之间的UV硬化接着剂硬化，因此形成接着层54(或74)，积层构造体52(72)与第2基板P2被牢固地接着。在此UV的照射后，第1基板P1与第2基板P2藉由导引辊GR7、GR8而彼此分离。藉此，形成于第1基板P1上的积层构造体52(72)被转印至第2基板P2。
[第2实施形态]
第2实施形态中，说明有机EL显示器的像素电路的具体制造方法。图19是显示主动矩阵方式的有机EL显示器的一个发光像素的像素电路一例的图，图20是显示图19所示的像素电路的具体构造的图。像素电路具有TFT、电容器C、及有机发光二极管(OLED：OrganicLight Emitting Diode)。TFT的源极电极S及漏极电极D与其所附带的配线L1、电容器C的一方的电极C1、以及连接于OLED的阴极的像素电极E，形成于积层构造体100的第1导电层102。TFT的栅极电极G与其所附带的配线L2及电容器C的另一方的电极C2，形成于积层构造体100的第2导电层104。此电容器C的电极C2连接于接地GND(地线)。又，在必须连结形成于第1导电层102的配线L1与形成于第2导电层104的配线L2的位置设有无电镀接触件M。此外，图20中，为了区别第1导电层102与第2导电层104，而为了说明方便是以斜线表示第1导电层102。
在本第2实施形态说明具有顶接触型TFT的像素电路的制造方法。图21及图22是显示像素电路的制造方法的步骤一例的流程图。
首先，经过步骤S101～步骤S105的步骤，如图23所示，从第1基板P1的表面侧依序将剥离层106、第1导电层102、半导体层108、绝缘层110、及第2导电层104形成于第1基板P1上。此步骤S101～步骤S105的步骤，与图7的步骤S31～步骤S35的步骤相同。半导体层108及绝缘层110构成功能层112，第1导电层102、功能层112(半导体层108及绝缘层110)、第2导电层104构成积层构造体100。本第2实施形态中，第1导电层102及第2导电层104是以Cu(铜)形成，半导体层108是以氧化物半导体的一种亦即ZnO形成，绝缘层110是以SiO2形成。
接着，藉由利用了光刻法的蚀刻处理，如图24及图25所示，于第2导电层104形成既定图案(上述的栅极电极G、配线L2、及电容器C的电极C2的图案)。此外，图24中，于第2导电层104仅图示栅极电极G及配线L2。又，图25中，为了区别第1导电层102与第2导电层104，是以斜线显示第1导电层102。
简单说明通过利用了光刻法的蚀刻处理进行的栅极电极等的形成，首先，在步骤S106，于第2导电层104上形成光阻层。接着，在步骤S107，使用紫外线将既定图案(栅极电极G、配线L1、及电极C2的图案)曝光于所涂布的光阻层，在步骤S108进行显影。藉此，于光阻层形成既定图案。其次，在步骤S109，藉由将第1基板P1浸渍于氧化二铁的腐蚀液，施以将形成有既定图案的光阻层作为掩膜的蚀刻处理，而于第2导电层104形成栅极电极G等。接着，在步骤S110，剥离光阻层，进行第1基板P1的洗净。此步骤S106～步骤S110的步骤是与图7的步骤S36～步骤S40相同。藉由此蚀刻处理而除去第2导电层104后的区域中，功能层112露出。
其后，在步骤S111，藉由将第1基板P1浸渍于氟化氢的腐蚀液，而如图24所示亦蚀刻(加工)功能层112。由于藉由步骤S109的蚀刻处理而被除去第2导电层104后的区域中功能层112露出，因此被除去第2导电层104后的区域的功能层112是藉由步骤S111的蚀刻处理而除去。
其后，在步骤S112，藉由于形成有积层构造体100的第1基板P1的表面侧(第2导电层104侧)涂布接着剂而形成接着层114。接着，在步骤S113，以第2导电层104位于第2基板P2侧的方式使第1基板P1与第2基板P2暂时地接近或紧贴，而如图26所示，将形成于第1基板P1的积层构造体100转印至第2基板P2。此转印是藉由积层装置30转印。此步骤S112及步骤S113的步骤，是与图8的步骤S41～步骤S43相同。
接着，藉由利用了光刻法的蚀刻处理，如图27及图28所示于第1导电层102形成既定图案(上述的源极电极S及漏极电极D、配线L1、电容器C的电极C1、及像素电极E的图案)。此外，图27中，于第1导电层102仅图示源极电极S、漏极电极D、及配线L1。又，图28中，为了区别第1导电层102与第2导电层104，而以斜线显示第1导电层102。
简单说明通过利用了光刻法的蚀刻处理进行的源极电极等的形成，在图22的步骤S114，于第2基板P2的表面侧(第1导电层102侧)形成光阻层。接着，在步骤S115，使用紫外线将既定图案(源极电极S、漏极电极D、配线L1、电极C1、及像素电极E的图案)曝光于所形成的光阻层，在步骤S116进行显影。藉此，于光阻层形成既定图案。其次，在步骤S117，藉由将第2基板P2浸渍于氧化二铁的腐蚀液，将形成有既定图案的光阻层作为掩膜施以蚀刻处理，以于第1导电层102形成源极电极S及漏极电极D等。此时，用以形成无电镀接触件M的接触孔H的开口部分亦形成于第1导电层102。接着，在步骤S118，剥离位于第1导电层102上的光阻层，进行第2基板P2的洗净。此步骤S114～步骤S118的步骤，除了形成接触孔H这点以外，其余均与图8的步骤S44～步骤S48相同。
接着，藉由利用了光刻法的蚀刻处理，如图29所示，蚀刻接触孔H部分的功能层112(半导体层108及绝缘层110)。亦即，在步骤S119，于第2基板P2的表面侧(第1导电层102侧)形成光阻层。接着，在步骤S120，使用紫外线将既定图案曝光于所形成的光阻层，在步骤S121进行显影。藉此，于光阻层形成既定图案。其次，在步骤S122，藉由将第2基板P2浸渍于氟化氢的腐蚀液，而将形成有既定图案的光阻层作为掩膜施以蚀刻处理，而亦蚀刻接触孔H部分的功能层112。藉此，完成接触孔H。
其后，在步骤S123，对接触孔H部分进行无电镀处理，如图30所示，形成以例如Cu、Cr、NiP等构成的无电镀接触件M，将第1导电层102(配线L1)与第2导电层104(配线L2)电性连接。接着，在步骤S124，剥离位于第2基板P2上的光阻层，进行第2基板P2的洗净。经过如以上的步骤，即能制造如图20所示的像素电路。
此外，在上述第1实施形态(亦包含变形例)及上述第2实施形态，虽是使用利用了光刻法的蚀刻处理来加工薄膜，但只要是利用了光图案化法的加工处理，则任何方法均可。作为利用了光图案化法的加工处理，除了利用了光刻法的蚀刻处理以外，例如有在使形成有积层构造体52的第1基板P1浸渍于特殊液体中的状态下照射紫外线的图案光以蚀刻被覆于第2导电层52c上的抗蚀剂层的手法，或藉由以高NA聚光的激光光束的点照射紫外线的图案光以直接除去(蚀刻)第2导电层52c的剥蚀手法等。
又，在上述第1实施形态(亦包含变形例)及上述第2实施形态中，虽是以底栅极构造的TFT为例进行了说明，但亦可是顶栅极构造的TFT。又，形成于第1基板P1(担载基材)上的积层构造体52、72等不限于薄膜晶体管(TFT)，对包含薄膜二极管(TFD)的电子元件的制造亦为有用。再者，在积层构造体52、72等的构成中，被夹于上下的第1导电层与第2导电层之间的功能层52b(72b)亦可为2层以上的薄膜。例如，在功能层52b(72b)是以第1功能性膜与第2功能性膜的积层构成的场合，亦可第1功能性膜在第1基板P1上于与元件区域整体对应的区域同样地成膜，第2功能性膜选择性地成膜于第1功能性膜上的一部分的区域。
此外，在上述第1实施形态(亦包含变形例)及上述第2实施形态等中，在将第1基板P1(金属箔等的担载基材)表面中积层有积层构造体的绝缘层或半导体层的表面的粗度以使用JIS规格定义的算术平均粗度Ra值(nm)表示的场合，其粗度Ra值被定为不超过所积层的绝缘层(或半导体层)的厚度的范围。然而，为了保证作为TFT的长期稳定动作，第1基板P1的表面的粗度Ra值较佳为设在200nm以下(超微米以下)，更佳为设在1nm～数十nm的范围。将粗度Ra值设得越小，作为TFT的电气特性的电子移动度、ON/OFF比、泄漏电流的各特性越提升。虽亦能将粗度Ra值设为1nm未满，但作为实用的粗度Ra值，只要是数nm左右即可。此种粗度Ra值能以目前的表面处理(研磨)技术来容易地制得。又，在于第1基板P1的表面上成膜出积层构造体的第1导电层(52a、72a、84a、102)时，亦可取代以研磨处理等将第1基板P1的表面平坦化的方式，而是于第1基板P1的表面形成平坦化膜后，于该平坦化膜上依序形成剥离层(50、70、80、106)、第1导电层(52a、72a、84a、102)。平坦化膜是以填埋第1基板P1表面的凹部以和缓凹凸且具有强蚀刻耐性、在转印(积层)时或后退火(post annealing)时的加热处理亦不会变性的材料例如氧化硅(SiO2)系的湿式材料构成。作为此种平坦化膜的材料，能使用住友大阪水泥股份有限公司制的sumisefine(注册商标)、日本曹达股份有限公司制的BISUTOREITA(注册商标)、COLCOAT股份有限公司制的COLCOAT(注册商标)、汉威联合公司或日立化成股份有限公司等所贩卖的平坦化材料SOG(Spin On Glass)等。
[上述各实施形态的变形例]
上述各实施形态(亦包含各变形例)进一步亦能有如下变形。
[变形例1]
图31是与先前图1的成膜装置10同样地显示于第1基板P1上连续地形成电子元件用的积层构造体的成膜装置10A的概略构成。图31的成膜装置10A具备处理室16、真空泵18、成膜用旋转圆筒22、配置于成膜用旋转圆筒22周围而用以连续地堆积多个成膜原料(薄膜原料)的多个基材20A,20B,20C、及导引辊GR1～GR3。如在先前各实施形态或变形例所说明，于第1基板P1上形成导电层(金属膜、ITO膜等)、绝缘层(电介质膜)的2层构造体、或于该2层构造上成膜有半导体层的3层构造体。因此，配置于成膜用旋转圆筒22周围的基材20A，是藉由蒸镀、溅镀、或CVD等来成膜出导电层，基材20B，是藉由蒸镀、溅镀、或CVD等来于导电层上成膜出绝缘层，基材20C，是藉由蒸镀、溅镀、或CVD等来于绝缘层上成膜出半导体层。此外，在于第1基板P1上形成导电层与绝缘层的2层构造体的场合，只要不进行基材20C的成膜即可。再者，依据待作成的TFT的构造的不同，亦可替换基材20B与基材20C的配置，而以导电层、半导体层、绝缘层的顺序进行成膜。
如上述，藉由将多个薄膜材料的基材20A,20B,20C的各成膜部依序配置于成膜用旋转圆筒22周围，由于在以回收卷筒14卷起的第1基板P1的表面一次形成所欲的积层构造体，因此不需将回收卷筒14改设在别的成膜装置，生产性提升。此情形下，较佳为先在基材20A的成膜部、基材20B的成膜部、基材20C的成膜部，均设定成相同温度。又，作为成膜装置10A，可为利用了例如国际公开第2013/176222号说明书所揭示的雾化沉积法(雾化CVD法)的装置。此情形下，成膜材料的基材是在喷雾于第1基板P1表面的雾中以离子状态或纳米粒子状态被含有。再者，若使用高压脉冲电源于雾的喷雾嘴与第1基板P1表面之间的空间中使非平衡状态的大气压电浆产生，则即使第1基板P1的温度为200℃左右，亦能进行雾化CVD法的良好成膜，成膜率亦提升。
[变形例2]
图32是显示先前图9、图10的转印法的变形例的概略图，对与图9、图10中的符号相同的构件(层、膜、材料等)赋予相同相同的符号。在先前图9的例中，是如图9B所示，于第1基板P1上依序积层剥离层70、第1导电层72a、半导体层72b1、绝缘层72b2、第2导电层72c后，即如图9C所示，蚀刻第2导电层72c而形成栅极电极。虽于图32所示的第1基板P1亦同样地，积层剥离层70、第1导电层72a、半导体层72b1、绝缘层72b2、第2导电层72c，但在本变形例中，并非将半导体层72b1同样地形成于第1导电层72a上，而是于TFT的相当于通道部(源极电极与漏极电极之间隙部分)的局部区域选择性地形成半导体层72b1。此情形下，只要于第1导电层72a上形成光阻层，藉由光刻法于待形成半导体层72b1的区域形成抗蚀剂层的开口部，于其开口部内藉由蒸镀、溅镀、CVD等堆积半导体材料即可。
其后，在图32的变形例中，以将第1导电层72a与选择性地形成的半导体层72b1同样地覆盖的方式成膜出绝缘层72b2，进一步于绝缘层72b2上成膜出第2导电层72c，第2导电层72c是与先前图9C同样地，藉由利用了光刻法的蚀刻处理而被加工成栅极电极(及与其连接的配线)。在本变形例中，由于能将半导体层72b1限制于TFT的形成区域而选择性地成膜，因此能抑制半导体材料的使用量。如上述，在将形成于第1基板P1上的积层构造体72转印至第2基板P2时，于先前图9D中虽是于第1基板P1的积层构造体72表面涂布接着层74，但在本变形例中，是如图32所示于第2基板P2侧形成接着层74。本变形例中的第2基板P2，是于PET或PEN等的片状基板P2a的表面积层聚乙烯(PE)等的缓冲层P2b的构成，于缓冲层P2b的表面通过密封层(Silicon Sealant等)P2c而形成接着层74。
如图32所示，在第1基板P1侧的积层构造体72以选择性的半导体层72b1或栅极电极形成时，由于会于积层构造体72的与第2基板P2对向的面产生凹凸，因此亦会有转印时与第2基板P2的紧贴不均一的情形。因此，为了吸收此种凹凸而设有缓冲层P2b。作为缓冲层P2b，较佳为具有稳定性与可塑性者，在转印时进行热压接的场合较佳为聚乙烯(PE)等具有热可塑性的材料。再者，在本变形例中，形成于缓冲层P2b上的接着层74，为以乙酸乙烯树脂、乙烯-乙酸乙烯共聚物树脂作为主体的合成树脂乳化型接着剂EVA(Ethylene VinylAcetate)。藉由采取此种构成，具有凹凸的第1基板P1侧的积层构造体72，不会受到裂痕等的损伤，可精密地转印至第2基板P2侧。
[变形例3]
如上述的图32所示，在使用接着层74(EVA)的场合虽能良好地转印，但若第1基板P1侧的积层构造体72的凹凸较大，则有可能因接着层74(EVA)硬化时产生的内部应力使硬化后的接着层74(EVA)中特别是积层构造体72的第2导电层72c上部或附近产生微细裂痕。因此，是如图32所示于第1基板P1上形成积层构造体72(第1导电层72a、半导体层72b1、绝缘层72b2、第2导电层72c)后，如图33所示，以覆盖积层构造体72上整体的方式形成平坦化膜FP。此平坦化膜FP是以填埋积层构造体72的凹部以和缓凹凸且具有强蚀刻耐性、在转印(积层)时或后退火时的加热处理亦不会变性的材料，例如氧化硅(SiO2)系的湿式材料构成。作为此种平坦化膜FP的材料，能使用住友大阪水泥股份有限公司制的sumisefine(注册商标)、日本曹达股份有限公司制的BISUTOREITA(注册商标)、COLCOAT股份有限公司制的COLCOAT(注册商标)、汉威联合公司或日立化成股份有限公司等所贩卖的平坦化材料SOG(Spin On Glass)等。接着在平坦化膜FP的材料完全干燥后或在干燥途中，于第2基板P2上的接着层74(EVA)压接转印具有平坦化膜FP的积层构造体72。
平坦化膜FP，是一无机绝缘膜(或有机绝缘膜)，具有藉由与被积层的接着层74(EVA)直接接合而使接着层74(EVA)硬化时的内部应力所导致的裂痕减低的作用。此外，在图33中，虽在于第1基板P1上形成积层构造体72后，于其上涂布平坦化膜FP的湿式材料，但亦可如图32所示，于第2基板P2上形成接着层74(EVA)后，于其接着层74(EVA)上形成平坦化膜FP，在该平坦化膜FP干燥前，将第1基板P1上的积层构造体72一边加热一边转印至平坦化膜FP。又，在图32、图33中，虽说明形成于第1基板P1上的积层构造体72中，第1基板P1侧的第1导电层72a成为TFT的源极电极/漏极电极及与其连接的配线，第2基板P2侧的第2导电层72c成为TFT的栅极电极及与其连接的配线，但亦可为相反。亦即，亦可将第1导电层72a作为TFT的栅极电极及与其连接的配线，将第2导电层72c作为TFT的源极电极/漏极电极及与其连接的配线。
[第3实施形态]
图34～图36，是显示将先前图23～图30的实施形态的制造方法一部分改良后的电子元件(TFT)的制造步骤的图。是以，对图34～图36所示的各构件(材料)中与图23～图30中的各构件(材料)相同者，赋予与图23～图30中的符号相同的符号。本实施形态中，如图34A所示，第1基板P1为厚度数十μm～数百μm程度的铜(Cu)的片状箔板，于其表面隔着剥离层106而于全面积层有铜(Cu)的第1导电层102。此第1导电层102，是将厚度被压延成数十μm以下的铜箔积层于剥离层106上而形成。积层后的第1导电层102，是以一边减少其厚度、一边使表面的算术平均粗度Ra值成为数nm～十数nm左右的方式研磨。
其次，如图34B所示，于第1基板P1的第1导电层102上，形成作为TFT的栅极绝缘膜而发挥功能的绝缘层110。此绝缘层110为典型硅氧化膜(SiO2)，可藉由于第1导电层102的全面成膜后通过蚀刻等除去TFT的形成区域以外的硅氧化膜的方法、或通过选择性地成膜从最初即仅对TFT的形成区域蒸镀硅氧化膜的方法等来形成。由于第1基板P1与第1导电层102均为耐热性高的铜(Cu)，因此能在真空内高温成膜，能使硅氧化膜的平坦性(粗度Ra)良好。
其次，如图34C所示，于绝缘层110(SiO2)上形成半导体层108。此处，半导体层108为由铟(Indium)、镓(Gallium)、锌(Zinc)、及氧(Oxide)构成的IGZO(氧化物半导体)。IGZO的半导体层108，是以铟、镓、锌及氧作为构成元素，藉由将相对于铟与镓的总量的铟的原子数比与相对于铟与镓与锌的总量的锌的原子数比设为既定比的氧化物烧结体作为溅镀靶的溅镀装置予以成膜。在溅镀步骤之前，是于形成于第1基板P1上的全面的抗蚀剂层，实施通过光刻步骤(图案的曝光与抗蚀剂的显影)形成与半导体层108的形成区域对应的窗的处理，藉由溅镀装置溅镀IGZO半导体后，亦实施剥离抗蚀剂层的步骤。藉此如图34C所示，于绝缘层110上选择性地形成IGZO的半导体层108。
其次，如图34D所示，作为第2导电层104的源极电极104(S)与漏极电极104(D)，以在半导体层108上成为通道部(Channel)的方式以一定间隙对向配置而形成。此处亦同样地，使用光刻步骤，于形成源极电极104(S)与漏极电极104(D)的区域形成抗蚀剂层的窗部，于其窗部内藉由蒸镀等堆积金属性的源极电极104(S)与漏极电极104(D)。源极电极104(S)与漏极电极104(D)，由于会与半导体层108接合，因此较佳为工作系数大的金(Au)，但亦可为其他金属材料(铝、铜)或包含银纳米粒子或金属性碳纳米管的导电性油墨材料。此处，源极电极104(S)与漏极电极104(D)，如图34D所示形成为从通道部扩展至绝缘层110的区域外侧的第1导电层102，源极电极104(S)与漏极电极104(D)成为与第1导电层102电气导通的状态(欧姆接触)。藉由以上步骤，于第1基板P1上形成积层构造体100(第1导电层102、绝缘层110、半导体层108、第2导电层104)。
图35是显示形成于第1基板P1上的积层构造体100的平面配置构成的图。作为TFT的电气特性，被期望电子移动度与ON/OFF比皆高且泄漏电流充分地小。在本实施形态中，是使作为TFT的基底的第1导电层102的表面成为算术平均粗度Ra值充分地小的平滑面。因此，形成于其上的绝缘层110、半导体层108亦形成为均一厚度的平坦膜，半导体层108与第2导电层104(源极电极与漏极电极)的接触界面的平坦性亦被良好地维持。藉此，电子移动度、ON/OFF比、泄漏电流均取得良好的特性。又，由于能将通道部的源极电极104(S)与漏极电极104(D)之间隙设为数μm左右的小间隙，因此能得到发挥IGZO半导体特性的高性能TFT。此外，如图35所示，在绝缘层110、半导体层108、第2导电层104(源极电极与漏极电极)的积层时，必须以微米等级进行相对叠合。是以，在光刻步骤中必须进行对准动作，即以曝光装置内的对准感测器检测出第1基板P1(特别是第1导电层102)上的特定位置所形成的对准标记的位置，以调整图案曝光位置。
图36是显示将图34、图35所示的积层构造体100转印至第2基板P2并进一步施以加工处理的情形的图。图36A是显示藉由转印(积层)步骤而第1基板P1上的积层构造体100被转印至第2基板P2后一刻的情形。本实施形态亦同样地，于转印前如以先前图33所说明般，将覆盖第1基板P1的积层构造体100全面的平坦化膜FP形成于第1基板P1上，并如以先前图32所说明般，准备于PET的片状基板P2a表面将聚乙烯树脂的缓冲层P2b形成为既定厚度的第2基板P2，进一步于第2基板P2上将醋酸乙烯树脂的接着层(EVA)114形成为既定厚度。在转印时，是一边使第1基板P1上的平坦化膜FP与第2基板P2上的接着层(EVA)114以既定压力压接，一边藉由加热使接着层(EVA)114硬化，从第1基板P1剥离积层构造体100。藉此，如图36A所示，于第2基板P2上，积层构造体100以第1导电层(Cu)102露出于最上面的状态被贴合。
在图36A所示的转印后一刻的状态下，有时会有剥离层106的残渣附着于第1导电层102表面的情形。在此情形下，可对第1导电层102的表面进行洗净或研磨。特别是，在第1导电层102的厚度为数十μm左右的场合，由于有时会花费时间进行此后的第1导电层102的加工处理(特别是蚀刻处理)，因此可先置入研磨步骤，先将第1导电层102的厚度作成数μm左右。本实施形态中，由于设有缓冲层P2b、EVA的接着层114、平坦化膜FP，因此藉由第1导电层102表面的研磨时的外力，可抑制内部的TFT破损(裂痕、断线)。又，当于第1基板P1上制造TFT的积层构造体100时的光刻步骤中所使用的对准标记中、形成于第1导电层102的多个位置的各位置的对准标记为微细的贯通孔(例如20μm径的圆形、20μm角的矩形等)时，由于如图36A所示第1导电层102为最上面，因此能容易地以曝光装置的对准感测器检测出其对准标记。是以，在光刻步骤加工处理第1导电层102时，能以对准标记的位置作为基准正确地特定出第1导电层102下层的TFT的位置、特别是源极电极104(S)与漏极电极104(D)的各位置。
于图36A的第1导电层102的表面涂布抗蚀剂层，藉由曝光装置，将与TFT的栅极电极、源极电极、漏极电极、以及与该等电极相连的配线的形状对应的图案光曝光于抗蚀剂层。此时，图案光的投射位置，是藉由以曝光装置的对准感测器检测出形成于第1导电层102的对准标记来精密地设定。藉由曝光后的抗蚀剂层的显影处理、第1导电层102(Cu)的蚀刻处理，如图36B所示般形成第1导电层102的栅极电极102G、源极电极102S、漏极电极102D(及与该等电极连接的配线)。此时，实施对准与图案化，以成为蚀刻后的源极电极102S和与半导体层108直接结合的源极电极104(S)接合、漏极电极102D和与半导体层108直接结合的漏极电极104(D)接合的状态。进而，蚀刻后的栅极电极102G，被图案化成覆盖图35所示的通道部(源极电极104(S)与漏极电极104(D)之间隙部)。
图37是显示图36B的TFT的平面配置构成一例的图，图37中的36B－36B’箭视剖面为图36B。虽藉由蚀刻处理除去第1导电层102的不需要的部分，但在被除去的部分，绝缘性的平坦化膜FP露出。为了制造电子元件，在将更多功能元件(电阻、电容器、发光元件、受光元件、IC等)形成于第2基板P2上时，能于以第1导电层102形成的配线部分等焊接该等功能元件。又，在第1导电层102为铜(Cu)的场合，亦可将防止氧化所导致的腐蚀的绝缘性、耐热性的膜选择性地或整体地形成。
以上，在本实施形态中，为了使形成于第1基板P1上的积层构造体100的第1导电层102的算术平均粗度Ra值充分地小且能使用真空制造工艺或高温制造工艺而采用金属箔(铜箔)作为第1基板P1，而能形成高性能的TFT。是以，最终可使柔性第2基板P2上所制造的电子元件(显示面板、触控面板、片体感测器等)的性能跳跃式地提升。此外，本实施形态中，虽将形成于第1基板P1上的积层构造体100中的第2导电层104加工处理成TFT的源极电极、漏极电极，但亦可将第2导电层104加工处理成栅极电极。此情形下，只要在图34所示的TFT(积层构造体100)的制造步骤中使积层于第1导电层102上的绝缘层110与半导体层108的顺序(上下关系)为相反即可。亦即，最初于第1导电层102上的既定区域形成半导体层108，并于其上以完全覆盖半导体层108的大小形成绝缘层110，并于其绝缘层110上，将第2导电层104的栅极电极形成为与第1导电层102局部结合即可。
又，在以上的本实施形态中，虽第1基板P1为铜(Cu)的片状箔板，于其表面隔着剥离层106而形成积层构造体100的第1导电层102，但亦可将第1基板P1的铜(Cu)的片状箔板本身作成积层构造体100的第1导电层102。此情形下，第1基板P1，可为压延成其表面的算术平均粗度Ra值充分地小的金属箔(铜箔)，并进一步依照需要将表面研磨。
又，在第1导电层102为第1基板P1时，由于第1基板P1本身成为第1导电层102(电极、配线)转印至第2基板P2侧，因此较佳为例如在转印步骤后一刻进行使第1基板P1(第1导电层102)的厚度减少的研磨处理。如此，在第1基板P1本身为第1导电层102时，是将包含第1基板P1而构成的积层构造体(导电层、绝缘层、半导体层)整体转印至第2基板P2侧，其结果则是第1基板P1亦转印至第2基板P2侧。
又，以上的本实施形态中，虽是将以第1导电层102(或第1基板P1本身)与第2导电层104夹着绝缘层110与半导体层108的2层的构成作成积层构造体，但亦可如先前图5所示，将以第1导电层102(或第1基板P1本身)与第2导电层104仅夹着绝缘层(或仅半导体层)的构成作成积层构造体。
如此，在将第1基板P1本身构成为积层构造体的一部分时，用以将形成有构成电子元件的至少一部分积层构造体的第1基板转印至第2基板上的元件制造方法，是实施第1步骤与第2步骤，该第1步骤是准备第1基板作为导电性材料所构成的第1导电层，于该第1导电层上形成绝缘性及半导体的至少一方的材料所构成的功能层，于该功能层上形成导电性材料所构成的第2导电层，藉此形成积层构造体，该第2步骤是以第2导电层位于第2基板侧的方式使第1基板与第2基板暂时地接近或紧贴，以将包含第1基板的积层构造体转印至第2基板。
又，在将第1基板P1本身构成为积层构造体的一部分时，用以于被转印基板转印构成电子元件的至少一部分积层构造体的转印基板，具备藉由导电性材料而发挥第1导电层功能的导电箔(例如金属箔)、藉由绝缘性及半导体的至少一方的材料而形成于第1导电层上的功能层、以及藉由导电性材料形成于功能层上的第2导电层。此情形下，将转印基板整体转印(贴合)至被转印基板。
再者，上述的图34的实施形态中，虽于第1基板P1上隔着剥离层106积层铜箔以作为第1导电层102，但除此之外，亦可积层铝(Al)、锌(Zn)、钼(Mo)、镍(N i)、钽(Ta)、锡(Sn)、不锈钢(SUS)等的箔或该等合金所构成的箔或于该等箔镀敷金(Au)等而成的箔来作为第1导电层102。此等金属箔，虽生成为压延箔、电解箔(电镀箔)，但为了提高积层时的紧贴性，与第1基板P1对向的背面必须有一定程度的粗度(例如就算术平均粗度Ra值而言为200nm左右)。另一方面，金属箔的形成功能层(绝缘层或半导体层等)的表面，必须为粗度Ra值为数nm～数十nm左右的平滑面。是以，在第1导电层102为金属箔的场合，可意图地使金属箔的表面与背面的粗度Ra值不同，将粗度Ra值大的面作为第1基板P1侧，将粗度Ra值小的面作为形成积层构造体的面。

Claims (21)

1.一种元件制造方法，将构成电子元件的至少一部分积层构造体形成于第1基板上后，将前述积层构造体转印至第2基板上，其特征在于，具备：
第1步骤，藉由于前述第1基板上形成导电性材料所形成的第1导电层，于前述第1导电层上形成绝缘性及半导体的至少一材料所形成的功能层，于前述功能层上形成导电性材料所形成的第2导电层，以形成前述积层构造体；以及
第2步骤，以前述第2导电层位于前述第2基板侧的方式使前述第1基板与前述第2基板暂时接近或紧贴，以将前述积层构造体转印至前述第2基板。
2.如权利要求1所述的元件制造方法，其中，于前述第1步骤与前述第2步骤之间或前述第2步骤之后，具备对前述第2导电层或前述第1导电层施以利用光图案化法的加工处理以形成用以检测前述第2基板位置的对准标记的第3步骤。
3.如权利要求1或2所述的元件制造方法，其具备第4步骤，该第4步骤是从成为转印至前述第2基板的前述积层构造体的表面的前述第1导电层侧，对前述积层构造体施以追加处理。
4.如权利要求3所述的元件制造方法，其中，前述电子元件是薄膜晶体管；
前述第1步骤包含对前述第2导电层施以利用光图案化法的加工处理以形成栅极电极的步骤；
前述第4步骤包含对前述积层构造体的前述第1导电层施以利用光图案化法的加工处理以形成源极电极及漏极电极的步骤。
5.如权利要求4所述的元件制造方法，其中，将前述功能层以绝缘层或半导体层与绝缘层的积层来构成。
6.如权利要求4所述的元件制造方法，其中，前述电子元件是底接触型的薄膜晶体管；
前述功能层藉由绝缘性材料构成；
前述第4步骤包含在前述源极电极及前述漏极电极之间形成半导体层的步骤。
7.如权利要求4所述的元件制造方法，其中，前述电子元件是顶接触型的薄膜晶体管；
前述功能层是以使用半导体材料堆积于前述第1导电层上的半导体层、与使用绝缘性材料堆积于前述半导体层上的绝缘层构成。
8.如权利要求1或2所述的元件制造方法，其中，前述电子元件是顶接触型的薄膜晶体管；
前述第1步骤，是在形成前述功能层前，对前述第1导电层施以利用光图案化法的加工处理以形成源极电极及漏极电极后，于前述源极电极及前述漏极电极之间形成半导体层；
在形成前述第2导电层后，对前述第2导电层施以利用光图案化法的加工处理以形成栅极电极。
9.一种转印基板，是用以在被转印基板转印构成电子元件的至少一部分积层构造体，其特征在于：
于前述转印基板的表面形成有前述积层构造体，前述积层构造体是以使用导电性材料形成于前述转印基板上的第1导电层、使用绝缘性及半导体的至少一材料形成于前述第1导电层上的功能层、以及使用导电性材料形成于前述功能层上的第2导电层所构成。
10.如权利要求9所述的转印基板，其中，于前述第2导电层或前述第1导电层，以利用光图案化法的加工处理形成有用以检测前述被转印基板的位置的对准标记。
11.如权利要求9或10所述的转印基板，其中，前述功能层是以绝缘层、或半导体层与绝缘层的两方构成。
12.如权利要求9至11中任一项所述的转印基板，其中，于前述转印基板的表面连续积层有前述第1导电层、前述功能层、以及前述第2导电层。
13.如权利要求9至12中任一项所述的转印基板，其中，前述第1导电层、前述功能层、以及前述第2导电层的任一者或全部，是以蒸镀、溅镀、以及CVD中的任一者形成。
14.如权利要求9至13中任一项所述的转印基板，其中，前述转印基板是柔性基板；
前述第1导电层、前述功能层、以及前述第2导电层，是对藉由卷对卷方式搬送的前述转印基板形成。
15.如权利要求9至14中任一项所述的转印基板，其中，于前述转印基板与前述第1导电层之间设有以可溶性材料构成的剥离层；
前述剥离层是于转印后藉由溶煤而从前述第1导电层除去。
16.如权利要求15所述的转印基板，其中，前述可溶性材料是对碱为可溶的材料。
17.如权利要求9至16中任一项所述的转印基板，其中，前述第1导电层是于前述转印基板上的形成前述电子元件的元件区域同样地或于该元件区域内选择性地堆积，前述功能层是于前述第1导电层上同样地或选择性地堆积，前述第2导电层是于前述功能层上同样地或选择性地堆积。
18.一种转印基板，是为了于形成包含半导体元件的电子元件的产品基板上转印构成前述电子元件的至少一部分积层构造体而担载前述积层构造体，其特征在于：
前述积层构造体，是从前述转印基板的表面侧以使用导电性材料同样地或选择性地形成的第1导电层、使用绝缘性材料或显示半导体特性的材料同样地或选择性地形成的功能层、以及使用导电性材料同样地或选择性地形成的第2导电层的顺序积层。
19.如权利要求18所述的转印基板，其中，前述导电性材料是金属材料或ITO，前述功能层是前述绝缘性材料与前述显示半导体特性的材料的任一者所形成的层、或前述绝缘性材料与前述显示半导体特性的材料的积层。
20.一种元件制造方法，将形成有构成电子元件的至少一部分积层构造体的第1基板转印至第2基板上，其特征在于，具备：
第1步骤，准备前述第1基板作为以导电性材料形成的第1导电层，于前述第1导电层上形成以绝缘性及半导体的至少一材料形成的功能层，于前述功能层上形成以导电性材料形成的第2导电层，以形成前述积层构造体；以及
第2步骤，以前述第2导电层位于前述第2基板侧的方式使前述第1基板与前述第2基板暂时接近或紧贴，以将包含前述第1基板的前述积层构造体转印至前述第2基板。
21.一种转印基板，是用以在被转印基板转印构成电子元件的至少一部分积层构造体，其特征在于，具备：
导电箔，使用导电性材料而发挥第1导电层的功能；
功能层，使用绝缘性及半导体的至少一材料形成于前述第1导电层上；以及
第2导电层，使用导电性材料形成于前述功能层上。
CN201580045821.XA 2014-08-26 2015-08-24 元件制造方法及转印基板 Active CN106605294B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201911389514.XA CN111128707B (zh) 2014-08-26 2015-08-24 元件制造方法及转印基板
CN201910554294.5A CN110379715A (zh) 2014-08-26 2015-08-24 转印基板

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-171246 2014-08-26
JP2014171246 2014-08-26
PCT/JP2015/073700 WO2016031762A1 (ja) 2014-08-26 2015-08-24 デバイス製造方法および転写基板

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CN201910554294.5A Division CN110379715A (zh) 2014-08-26 2015-08-24 转印基板
CN201911389514.XA Division CN111128707B (zh) 2014-08-26 2015-08-24 元件制造方法及转印基板

Publications (2)

Publication Number Publication Date
CN106605294A true CN106605294A (zh) 2017-04-26
CN106605294B CN106605294B (zh) 2020-01-21

Family

ID=55399652

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201911389514.XA Active CN111128707B (zh) 2014-08-26 2015-08-24 元件制造方法及转印基板
CN201910554294.5A Pending CN110379715A (zh) 2014-08-26 2015-08-24 转印基板
CN201580045821.XA Active CN106605294B (zh) 2014-08-26 2015-08-24 元件制造方法及转印基板

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201911389514.XA Active CN111128707B (zh) 2014-08-26 2015-08-24 元件制造方法及转印基板
CN201910554294.5A Pending CN110379715A (zh) 2014-08-26 2015-08-24 转印基板

Country Status (5)

Country Link
JP (2) JP6593336B2 (zh)
KR (1) KR102454094B1 (zh)
CN (3) CN111128707B (zh)
TW (3) TWI760683B (zh)
WO (1) WO2016031762A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962975A (zh) * 2018-06-26 2018-12-07 武汉华星光电技术有限公司 一种低温多晶硅薄膜晶体管及其制作方法、显示装置
WO2022134162A1 (zh) * 2020-12-25 2022-06-30 光华临港工程应用技术研发(上海)有限公司 可转移的柔性互联结构的制备方法以及结构

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586817B2 (en) * 2016-03-24 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and separation apparatus
EP3975240A4 (en) * 2019-05-20 2022-09-07 Mitsui Mining & Smelting Co., Ltd. METALLIC SHEET WITH A SUPPORT AND METHOD OF USE AND MANUFACTURE
WO2021044705A1 (ja) * 2019-09-03 2021-03-11 国立大学法人東京大学 有機半導体デバイスのソース／ドレイン用電極、それを用いた有機半導体デバイス、及びそれらの製造方法
TWI715447B (zh) * 2020-02-21 2021-01-01 友達光電股份有限公司 背板的製造方法
US11178774B1 (en) 2021-03-23 2021-11-16 Chung W. Ho Method for manufacturing circuit board
CN114281215A (zh) * 2021-12-28 2022-04-05 安徽辅朗光学材料有限公司 一种触控板、触控模组及制备工艺

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08240814A (ja) * 1995-03-03 1996-09-17 Dainippon Printing Co Ltd 薄膜トランジスタとその製造方法およびアクティブマトリックス基板とその製造方法
JPH1124106A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 液晶パネル用基板及び液晶パネル並びにそれらの製造方法
CN1492481A (zh) * 2002-09-25 2004-04-28 ������������ʽ���� 单晶硅及soi基板、半导体装置及其制造方法、显示装置
JP2005079556A (ja) * 2003-09-03 2005-03-24 Seiko Epson Corp 転写装置
US20070120117A1 (en) * 2005-11-29 2007-05-31 Kabushiki Kaisha Toshiba Semiconductor element and method of manufacturing the same
US20070196999A1 (en) * 2004-07-30 2007-08-23 Semiconductor Energy Laboratory Co., Ltd. Method For Manufacturing Semiconductor Device
TW201116504A (en) * 2009-09-25 2011-05-16 Idemitsu Kosan Co Organic thin-film transistor

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW487958B (en) * 2001-06-07 2002-05-21 Ind Tech Res Inst Manufacturing method of thin film transistor panel
JP4837240B2 (ja) * 2002-09-25 2011-12-14 シャープ株式会社 半導体装置
JP3918708B2 (ja) * 2002-10-08 2007-05-23 セイコーエプソン株式会社 回路基板及びその製造方法、転写チップ、転写元基板、電気光学装置、電子機器
JP4651924B2 (ja) * 2003-09-18 2011-03-16 シャープ株式会社 薄膜半導体装置および薄膜半導体装置の製造方法
JP2005150686A (ja) * 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
KR101746412B1 (ko) * 2004-06-04 2017-06-14 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 인쇄가능한 반도체소자들의 제조 및 조립방법과 장치
JP5041686B2 (ja) 2004-07-30 2012-10-03 株式会社半導体エネルギー研究所 薄膜集積回路の剥離方法および半導体装置の作製方法
CN101506985A (zh) * 2006-09-22 2009-08-12 国产大学法人东北大学 半导体装置和半导体装置的制造方法
JPWO2010001537A1 (ja) * 2008-06-30 2011-12-15 株式会社ニコン 表示素子の製造方法及び製造装置、薄膜トランジスタの製造方法及び製造装置、及び回路形成装置
JP2010238873A (ja) * 2009-03-31 2010-10-21 Panasonic Corp フレキシブル半導体装置およびその製造方法
WO2012043971A2 (ko) * 2010-09-29 2012-04-05 포항공과대학교 산학협력단 롤 형상의 모기판을 이용한 플렉서블 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 기판
JP6006975B2 (ja) * 2011-05-19 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW201417191A (zh) * 2012-08-01 2014-05-01 Tokyo Electron Ltd 電子元件用圖案形成方法、電子元件及圖案形成裝置
JP6222218B2 (ja) * 2013-02-15 2017-11-01 株式会社ニコン 薄膜の転写方法、薄膜トランジスタの製造方法、液晶表示装置の画素電極形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08240814A (ja) * 1995-03-03 1996-09-17 Dainippon Printing Co Ltd 薄膜トランジスタとその製造方法およびアクティブマトリックス基板とその製造方法
JPH1124106A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 液晶パネル用基板及び液晶パネル並びにそれらの製造方法
CN1492481A (zh) * 2002-09-25 2004-04-28 ������������ʽ���� 单晶硅及soi基板、半导体装置及其制造方法、显示装置
JP2005079556A (ja) * 2003-09-03 2005-03-24 Seiko Epson Corp 転写装置
US20070196999A1 (en) * 2004-07-30 2007-08-23 Semiconductor Energy Laboratory Co., Ltd. Method For Manufacturing Semiconductor Device
US20070120117A1 (en) * 2005-11-29 2007-05-31 Kabushiki Kaisha Toshiba Semiconductor element and method of manufacturing the same
TW201116504A (en) * 2009-09-25 2011-05-16 Idemitsu Kosan Co Organic thin-film transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962975A (zh) * 2018-06-26 2018-12-07 武汉华星光电技术有限公司 一种低温多晶硅薄膜晶体管及其制作方法、显示装置
WO2022134162A1 (zh) * 2020-12-25 2022-06-30 光华临港工程应用技术研发(上海)有限公司 可转移的柔性互联结构的制备方法以及结构

Also Published As

Publication number Publication date
CN111128707B (zh) 2023-06-16
JP2020074364A (ja) 2020-05-14
JP6593336B2 (ja) 2019-10-23
TW201621978A (zh) 2016-06-16
KR20170048353A (ko) 2017-05-08
TWI662587B (zh) 2019-06-11
WO2016031762A1 (ja) 2016-03-03
CN110379715A (zh) 2019-10-25
TW202018789A (zh) 2020-05-16
JP6897734B2 (ja) 2021-07-07
TWI777064B (zh) 2022-09-11
TW201933449A (zh) 2019-08-16
CN106605294B (zh) 2020-01-21
CN111128707A (zh) 2020-05-08
JPWO2016031762A1 (ja) 2017-06-08
KR102454094B1 (ko) 2022-10-14
TWI760683B (zh) 2022-04-11

Similar Documents

Publication Publication Date Title
CN106605294A (zh) 元件制造方法及转印基板
US8785939B2 (en) Transparent and conductive nanostructure-film pixel electrode and method of making the same
JP4668613B2 (ja) 電界効果トランジスタ
JP6950767B2 (ja) デバイス製造方法
JP4855536B1 (ja) 防錆性に優れたタッチ入力シートの製造方法
KR20120048518A (ko) 플렉서블 모기판을 이용한 플렉서블 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 기판
US9227220B1 (en) Method for patterning materials on a substrate
US20050272212A1 (en) Method of high precision printing for manufacturing organic thin film transistor
WO2015043315A1 (zh) 阵列基板及其制造方法、显示装置
WO2012161051A1 (ja) パターン構造体の製造方法
KR20140047133A (ko) 탑 게이트 트랜지스터 형성 방법
JP2018073860A (ja) 薄膜トランジスタアレイ基板、薄膜トランジスタアレイ基板の製造方法及び画像表示装置
KR20130026007A (ko) 내부식성 모기판을 이용한 플렉서블 금속 기판과 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 금속 기판
JP4808824B1 (ja) パターン構造体の製造方法
JP5261384B2 (ja) 透明導電ナノ構造膜画素電極およびその製造方法
JP6620556B2 (ja) 機能材料の積層方法及び機能材料積層体
CN117426145A (zh) 用于制造用于电子应用的具有双面结构化导电层的片材的方法
JP2021045854A (ja) パターン形成方法
JP2010132969A (ja) 構造体の製造方法
KR20070019454A (ko) 박막 트랜지스터 기판의 제조 방법
JP2017212326A (ja) 薄膜トランジスタアレイ基板、そのパターン形成方法及び画像表示装置
JP2013089772A (ja) パターン構造体の製造方法
JP2016207312A (ja) 電極付き基板およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1231252

Country of ref document: HK

GR01 Patent grant
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1231252

Country of ref document: HK