KR20140047133A - 탑 게이트 트랜지스터 형성 방법 - Google Patents

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KR20140047133A
KR20140047133A KR1020147004115A KR20147004115A KR20140047133A KR 20140047133 A KR20140047133 A KR 20140047133A KR 1020147004115 A KR1020147004115 A KR 1020147004115A KR 20147004115 A KR20147004115 A KR 20147004115A KR 20140047133 A KR20140047133 A KR 20140047133A
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Abstract

기판 위에 탑-게이트 트랜지스터를 형성하는 방법은, 소스 및 드레인 전극을 형성하는 단계; 유기 반도체 층과 상기 유기 반도체 층 위의 유기 유전체 층을 포함하는 유기질 스택을 소스 및 드레인 전극 위에 형성하는 단계; 제 1 재료의 제 1 층 및 다른 제 2 재료의 제 2 층을 포함하는 게이트 2층 전극을 형성하는 단계; 상기 게이트 2층 전극 위에 마스크 재료의 영역을 선택적으로 증착하는 단계; 마스크 재료를 마스크로 사용하여 제 1 게이트 층의 부분을 제거하기 위해 제 1 플라즈마 에칭 단계를 수행하는 단계; 및 제 1 게이트 층을 마스크로 사용하여 제 2 게이트 층과 유기질 스택의 부분을 제거하기 위해 제 2 플라즈마 에칭 단계를 수행함으로써 게이트 2층 전극과 유기질 스택을 패터닝하는 단계를 포함한다.

Description

탑 게이트 트랜지스터 형성 방법{METHOD OF FORMING A TOP GATE TRANSISTOR}
본 발명은 유리 또는 플라스틱과 같은 기판 위에 탑-게이트 트랜지스터를 형성하는 방법, 대응 탑-게이트 트랜지스터, 및 상기 탑-게이트 트랜지스터를 포함하는 디스플레이 백플레인(backplane), 바이오센서 및 RFID(무선 주파수 식별) 태그에 관한 것이다.
박막 트랜지스터(TFT)는, 반도체 자체가 디바이스의 기판을 형성하는 보다 전통적인 트랜지스터와 대조적으로, 유리 또는 플라스틱과 같은 별도의 기판 위에 반도체의 활성층을 증착함으로써 형성되는 디바이스이다. 또한, 현대의 TFT는 실리콘, Ⅱ-Ⅵ 반도체(예를 들면, CdSe) 또는 금속 산화물(예를 들면, ZnO)과 같은 보다 전통적인 무기 반도체 재료보다는 유기 반도체(organic semiconductor: OSC)를 사용하여 형성될 수 있다. 이것은 유기 박막 트랜지스터(organic thin-film transistor: OTFT)로 지칭되며, 보다 전통적인 TFT에 비해서 특별한 장점을 갖는다. 예를 들어, 이것은 특히 OSC가 용액으로 처리될 때 크게 감소된 제조 비용 및 대면적으로의 확장성에 대한 잠재력을 갖는다. 또한, OSC는 기계적으로 유연하며, 무기 반도체보다 비교적 낮은 온도에서 처리될 수 있고, 따라서 플라스틱 포일과 같은 유연하지만 열에 민감한 기판이 사용될 수 있으며, 그로인해 유연한 전자 회로의 제조가 가능하다. OTFT가 사용되는 용도에는 RFID 태그, 바이오센서, 및 전기영동 디스플레이용 백플레인이 포함된다. 또한, OTFT는 상기 장점 때문에 예를 들어 유기 발광 다이오드(OLED) 디스플레이용 백플레인과 같은 평판 디스플레이용 백플레인에서의 사용을 위해서 특히 관심을 끌고 있다. 이 경우에, OTFT는 비정질 실리콘 또는 다결정 실리콘에 기초한 현재 표준 백플레인 기술의 한계를 극복할 잠재력을 갖는다.
종래의 OTFT 장치의 일 예가 도 1에 개략 도시되어 있다. 이 장치를 생산하는 통상적인 방법은 유리 기판(10) 위에 소스 전극(12) 및 드레인 전극(14)을 형성함으로써 시작된다. 이후 상기 기판(10)과 소스 및 드레인 전극(12, 14) 위에는 하나 이상의 유기질 층을 갖는 유기질 스택(20)이 형성된다. 도시된 예에서는, 기판(10)과 소스 및 드레인 전극(12, 14) 위에 유기질 반도체 층(20a)이 형성되고; 다음으로 유기질 반도체 층(20a) 위에 유전체 층(20b)이 형성된다. 이후 유전체 층(20b) 위에 게이트 전극(30)이 형성된다. 이 트랜지스터 구조는 탑-게이트 트랜지스터로 지칭될 수 있다.
작동 시에, 전하 캐리어는 게이트 전극(30)에 가해지는 신호에 응답하여 소스 전극(12)과 드레인 전극(14) 사이의 채널 영역을 통해서 유동한다.
종래의 탑-게이트 트랜지스터 구조에서, 유기질 스택(20)은 전체 기판(10) 위에 또는 적어도 소스 및 드레인 전극(12, 14)의 한계를 족히 넘어서 연장되는 기판의 상당한 영역 위에 증착되고, 이후 탑-게이트 전극은 섀도 마스크를 통한 게이트 금속 또는 금속 합금의 기화증착(evaporation)에 의해 형성된다. 그러나, 이러한 종래 구조에서, 게이트 전극은 섀도 마스크에 의해서 단지 대략적으로 패터닝되고 통상 수 밀리미터 정도의 측방향 치수를 갖지만, 소스 및 드레인 전극 사이의 간격(즉, 소스 및 드레인 전극 사이의 활성 영역 또는 소위 트랜지스터 채널의 길이)은 수 마이크로미터 정도이다. 따라서, 게이트 전극은 유기질 스택을 채널 영역 위에서 뿐만 아니라 소스 및 드레인 전극 위에서 커버한다. 게이트 전극과 소스/드레인 전극 사이의 중첩은 바람직하지 않은 기생 용량으로 이어진다. 또한, 이 중첩은 일체의 게이트 누설, 즉 소스 및/드레인 전극으로부터 유기질 스택을 통해서 게이트 전극으로 이동하는 원치않는 누설 전류를 심화시킨다. 이들 효과는 OTFT의 성능을 악화시킨다. 또한, 이러한 치수의 게이트 전극은 전자 회로에의 OTFT 통합에 해로우며, 따라서 예를 들어 디스플레이의 픽셀 크기가 OTFT 디바이스의 최대 크기를 심하게 제약하는 디스플레이 백플레인에서의 OTFT 사용을 저해한다.
최근에는, 유기질 스택(20)을 패터닝하는 아이디어에 있어서, 이웃하는 OTFT 디바이스의 기생 커플링을 방지하고 게이트 누설을 감소시키기 위해, 트랜지스터 채널 영역 내에 있지 않고 도전성 게이트 전극과 소스 및/또는 드레인 전극 사이에 샌드위치되지 않는 반도체 재료를 제거하는 것도 관심을 끌고 있다. 유기질 스택의 이러한 패터닝은, 예를 들어 게이트 전극을 건식-에칭 공정에서 에칭 마스크로 사용함으로써 달성될 수 있다. 그러나, 종래의 OTFT 탑-게이트 구조에서의 게이트 전극의 비교적 큰 치수는 이러한 방법의 유익한 효과를 제한하는데, 그 이유는 패터닝 이후의 유기질 스택의 측방향 치수가 여전히 활성 채널 영역보다 훨씬 크기 때문이다.
게이트가 채널 영역만 커버하고 소스 및 드레인 전극과 전혀 중첩되지 않거나 정확히-형성되고 정확히-제어되는 중첩을 갖도록 게이트 전극을 패터닝하는 것도 유익할 것이다. 이 중첩은, 종래의 OTFT 구조와 대조적으로, 수 밀리미터 정도가 아니라 채널 영역의 치수 정도 또는 그 이하이다. 또한, 유기 반도체 재료가 게이트 전극과 채널 영역 사이에만 존재하도록 유기질 스택을 연속적으로 패터닝하는 것이 유익할 것이다.
그러나, 탑-게이트 전극을 패터닝하는 것은 아래에 놓인 민감한 유기질 스택을 손상시키기 않도록 주의해야 하기 때문에 문제가 있다. 이 문제는 본 발명에 의해 해결되는 것들에 포함된다.
탑-게이트 전극 및/또는 유기질 층을 패터닝하기 위한 주지된 방법으로는 고해상도 섀도-마스킹, 포토리소그래피, 습식 에칭 및 건식 에칭이 포함된다.
마이크로미터 범위의 탑-게이트 패터닝을 위해서 고해상도 섀도 마스크를 통한 기화증착이 사용될 수 있지만, 양호한 섀도 마스크 정렬 및 높은 게이트 전극 특징 해상도를 유지하면서 수 평방 인치의 기판을 넘어서 확장시키기는 어렵다.
포토리소그래피에 의한 패터닝은 감광성 포토레지스트 재료의 층을 포토마스크를 통해서 광에 노출시키는 단계를 포함한다. 빛은 포토마스크를 통해서 노출되는 포토레지스트의 화학 구조를 변경시키며, 따라서 이후 솔벤트가 도포될 때 포토레지스트가 현상되는 바, 즉 포토레지스트의 일부(포지티브 포토레지스트가 사용되었는지 네거티브 포토레지스트가 사용되었는지에 따라 노출 부분 또는 비노출 부분)만 제거된다. 포토리소그래피에 의해 OTFT의 유기질 층을 패터닝하기 위한 기술이 미국 특허 제7,344,928호에 개시되어 있다.
포토리소그래피에 의한 패터닝은 리프트-오프 현상 공정에 의한 금속제 탑-게이트 전극의 패터닝을 위해서도 사용될 수 있다. 이 경우, 유기질 스택의 상부에 포토레지스트 재료가 도포되며, 게이트 전극이 요구되는 영역으로부터 포토레지스트를 제거함으로써 포토레지스트 패턴이 생성된다. 게이트 전극 재료의 블랭킷 증착 이후, 포토레지스트 및 그 위에 증착된 일체의 게이트 전극 재료가 적절한 솔벤트 현상액으로 리프트 오프되며, 따라서 게이트 전극 재료는 필요한 영역에만 남을 것이다. OTFT 내의 유기 재료는 솔벤트 현상 공정에 매우 민감한 경향이 있으며, 매우 조심스럽게 제어되지 않으면 상기 공정이 유기질 스택을 손상시키고 포토레지스트만이 아니라 전체 유기질 스택을 간단히 리프트 오프시킬 가능성이 있다. 또한, 포토리소그래피는 고가의 패터닝 방법이다.
습식 에칭에 의한 패터닝 방법은 먼저 유기질 스택 상에 탑-게이트 전극 재료를 블랭킷 증착하는 단계를 포함한다. 이어서, 상기 방법은 습식 에칭 중에 보호될 게이트 전극 재료의 영역, 즉 실제 게이트 전극을 형성하기 위한 영역을 커버할 패터닝된 마스크를 형성하는 단계를 포함한다. 패터닝된 마스크의 형성은 예를 들어 포토리소그래피에 의해 이루어질 수 있으며, 이 경우 포토레지스트는 패터닝되고 이후 습식 에칭 중에 노출될 게이트 전극 재료의 영역 위에서 제거되도록 현상된다. 이 습식-에칭 방법은 상기 리프트-오프 공정의 사용을 없애지만, 상기 관련 단점을 갖는 현상 단계를 여전히 포함한다. 패터닝된 마스크에 의해 노출된 상태로 남아있는 게이트 전극 재료는 산과 같은 액체 에칭제를 사용하여 에칭되며, 보통은 기판을 에칭제의 배쓰에 침지시킴으로써 에칭된다. 그러나, OTFT 내의 유기 재료는 이 종류의 액상 에칭제에 대해 매우 민감한 경향이 있으며, 매우 조심스럽게 제어되지 않으면 습식 에칭 방법은 게이트 전극 재료의 필요한(노출된) 영역만이 아니라 전체 유기질 스택을 손상시키거나 간단히 리프트 오프시킬 가능성이 있다.
한편 건식-에칭에 의한 패터닝은 플라즈마 에칭제를 사용하며, 포토리소그래피에 의한 패터닝 및 습식-에칭에 의한 패터닝의 상기 결점을 갖지 않는다. 그러나, 건식-에칭 또한 먼저 보호성 에칭 마스크의 형성을 요구한다. 이 에칭 마스크가 예를 들어 포토리소그래피에 의해 제조되면, 전술한 제한이 적용된다. 건식 에칭에 의해 OTFT의 유기질 층을 패터닝하기 위한 한 가지 기술이 미국 특허 출원 공개 US 2009/0272969호(및 그 모출원 US 2006/216852호)에 개시되어 있다.
그럼에도 불구하고, 이 기존의 건식-에칭 패터닝 기술은 유기 재료의 패터닝이 추가적인 왁스 또는 그리스 마스킹 단계와 이어서 이 마스크를 제거하기 위한 후속 세정 단계를 요구하므로 한계가 남아있다. 즉, 이는 유기 재료를 패터닝하고 이후 게이트 전극을 패터닝하기 위한 두 개의 개별 마스킹 단계에 더하여 세정 단계를 요구한다. 이들 추가 단계는 제조 공정에 바람직하지 않은 추가 복잡성을 더한다.
따라서, 건식-에칭 공정에 기초하고 포토리소그래피의 사용을 없애는, 탑-게이트 전극을(바람직하게는 탑-게이트 전극 아래에 놓이는 유기질 스택과 함께) 패터닝하기 위한 대체 방법을 찾아내는 것이 유리할 것이다.
본 발명의 제 1 태양에 따르면, 기판 위에 탑-게이트 트랜지스터를 형성하는 방법으로서,
기판 위에 소스 및 드레인 전극을 형성하는 단계;
상기 기판과 소스 및 드레인 전극 위에 유기질 스택을 형성하는 단계로서, 상기 유기질 스택은 기판과 소스 및 드레인 전극 위의 유기 반도체 층과 상기 유기 반도체 층 위의 유기 유전체 층을 포함하는 단계;
제 1 재료의 제 1 층 및 다른 제 2 재료의 제 2 층을 포함하는 게이트 2층(bi-layer) 전극을 형성하는 단계로서, 제 1 게이트 층은 제 2 게이트 층 위에 형성되고 제 2 게이트 층은 유기질 스택 위에 형성되는 단계;
상기 게이트 2층 전극 위에 마스크 재료의 영역을 선택적으로 증착하는 단계;
마스크 재료를 마스크로 사용하여 제 1 게이트 층의 부분을 제거하기 위해 제 1 플라즈마 에칭 단계를 수행하는 단계; 및
제 1 게이트 층을 마스크로 사용하여 제 2 게이트 층과 유기질 스택의 부분을 제거하기 위해 제 2 플라즈마 에칭 단계를 수행함으로써 게이트 2층 전극과 유기질 스택을 패터닝하는 단계를 포함하는 방법이 제공된다.
제 1 플라즈마 에칭 단계에서는 제 2 게이트 층이 아닌 제 1 게이트 층만 에칭 제거되며, 제 2 게이트 층은 거의 그대로 남는다. 또한, 선택적으로 증착된 마스크 재료는 게이트 영역에 제 1 및 제 2 게이트 층이 남도록 제 1 플라즈마 에칭 단계에 대해 마스킹한다. 이 제 1 플라즈마 에칭 단계의 선택성은 예를 들어 에칭의 시간 및/또는 강도를 특정 깊이까지만 에칭하도록 제어함으로써 달성될 수 있다.
제 1 게이트 층은 제 2 게이트 층보다 제 2 플라즈마 에칭에 대한 내성이 강한 재료로 형성된다. 따라서, 제 2 플라즈마 에칭 단계가 수행될 때, 기존의 제 1 게이트 층 자체는 제 2 게이트 층 및 아래에 놓인 유기질 스택의 패터닝(뿐만 아니라 게이트 2층 자체의 저항 에칭)을 위한 마스크로서 작용한다. 따라서, 게이트 2층은 유리하게 습식-에칭 또는 고가의 포토리소그래피에 대한 필요성을 없애고 US 2009/0272969호에서와 같이 유기 재료 및 게이트 전극을 패터닝하기 위한 두 개의 개별 마스킹 단계에 대한 필요성을 없애는 한편으로 게이트 전극 및 유기질 스택의 패터닝을 가능하게 한다.
특히 바람직한 실시예에서, 제 2 플라즈마 에칭 단계는 마스크 재료를 제거하는 단계를 추가로 포함한다. 제 2 플라즈마 에칭은 게이트 전극 및 유기질 스택의 패터닝과 동일한 단계에서 잔여 마스크 재료를 제거하는데 사용될 수 있기 때문에, 이는 유리하게 US 2009/0272969호에서와 같은 별도의 세정 단계에 대한 필요성을 없애버린다.
추가 실시예에서, 제 2 게이트 층은 제 1 게이트 층보다 실질적으로 두껍다.
다른 추가 실시예에서, 제 1 게이트 층의 재료는 알루미늄, 크롬, 니켈 및 그 합금 중 하나이다.
또 다른 추가 실시예에서, 제 1 게이트 층의 재료는 Al2O3, MgO, Sc2O3 중 하나이다.
다른 추가 실시예에서, 제 2 게이트 층의 재료는 티탄, 텅스텐, 몰리브덴, 탄탈, 니오브 및 그 합금 중 하나이다.
추가 실시예에서, 상기 방법은 아르곤 플라즈마 스퍼터 에칭에 의해 제 1 플라즈마 에칭 단계를 수행하는 것을 포함한다.
추가 실시예에서, 상기 방법은 염소 플라즈마 에칭에 의해 제 1 플라즈마 에칭 단계를 수행하는 것을 포함한다.
추가 실시예에서, 상기 방법은 산소-불소 플라즈마 에칭에 의해 제 2 플라즈마 에칭 단계를 수행하는 것을 포함한다.
추가 실시예에서, 마스크 재료는 유기 마스크 재료를 포함한다.
본 발명의 제 2 태양에 따르면, 기판 위에 형성되는 탑-게이트 트랜지스터로서,
기판 위에 형성되는 소스 및 드레인 전극;
상기 기판과 소스 및 드레인 전극 위에 형성되는 유기질 스택으로서, 기판과 소스 및 드레인 전극 위의 유기 반도체 층과 상기 유기 반도체 층 위의 유기 유전체 층을 포함하는 유기질 스택; 및
상기 유기질 스택 위에 형성되고 제 1 재료의 제 1 층 및 다른 제 2 재료의 제 2 층을 포함하는 게이트 2층 전극으로서, 제 1 게이트 층은 제 2 게이트 층 위에 형성되고 제 2 게이트 층은 유기질 스택 위에 형성되는 게이트 2층 전극을 포함하는 탑-게이트 트랜지스터가 제공된다.
본 발명의 제 3 태양에 따르면, 제 2 태양의 탑-게이트 트랜지스터를 포함하는 OLED 디스플레이용 백플레인이 제공된다.
본 발명의 제 4 태양에 따르면, 제 2 태양의 탑-게이트 트랜지스터를 포함하는 평판 디스플레이용 백플레인이 제공된다.
본 발명의 제 5 태양에 따르면, 제 2 태양의 탑-게이트 트랜지스터를 포함하는 전기영동 디스플레이용 백플레인이 제공된다.
본 발명의 제 6 태양에 따르면, 제 2 태양의 탑-게이트 트랜지스터를 포함하는 바이오센서가 제공된다.
본 발명의 제 7 태양에 따르면, 제 2 태양의 탑-게이트 트랜지스터를 포함하는 RFID 태그가 제공된다.
본 발명의 보다 양호한 이해를 위해서 또한 본 발명이 어떻게 실시되는지를 보여주기 위해서, 예시적으로 첨부도면을 참조할 것이다.
도 1은 유기 박막 트랜지스터의 층의 개략 측단면도이며,
도 2a 내지 도 2f는 본 발명의 제 1 태양에 따른 유기 박막 트랜지스터를 형성하기 위한 공정 단계의 개략도이다.
이하의 예는, 민감한 유기질 층 스택의 상부에 금속 게이트 접점을 패터닝하기 위해 플라즈마 건식-에칭 단계만을 사용하는 2단계 금속-2층 에칭 공정에서 잉크젯 프린팅된 마스크 재료를 채용한다. 따라서, 이는 금속 잉크의 포토리소그래피, 습식-에칭 및 잉크젯 프린팅을 필요없게 만든다.
본 발명은 민감한 유기질 층 스택의 상부에서 OTFT에 탑-게이트 금속 접점을 패터닝할 수 있다. 이는 건식-에칭만 채용하고 습식-에칭 단계는 채용하지 않기 때문에 유기질 층의 완전성을 유지하며, 따라서 산이나 염기와 같은 에칭액에 OTFT를 침지시킬 필요가 없다. 이는 마스크 재료 패터닝을 위해 잉크젯 프린팅을 사용하며, 따라서 고가의 포토리소그래피를 없애고, 대형 기판 크기로 확장될 수 있게 한다. 이는 잉크젯 프린팅 단계에서 다수의 잉크분사하기 쉬운 잉크를 채용할 수 있으며, 따라서 금속 잉크를 프린팅하는 어려운 과제를 불필요하게 만들고 관련 어닐링 단계를 없애버린다.
다시 도 1을 참조하면, 종래의 탑-게이트 OTFT에서는, 트랜지스터 구조물의 다른 층이 모두 증착된 후에 게이트 전극(30)이 게이트 유전체(20b) 상에 증착된다. OTFT에서는 금속 탑-게이트(30)가 유기질 층 스택(20)을 손상시키지 않으면서 제조되어야 하기 때문에 금속 탑-게이트(30)의 제조가 어렵다. 본 발명은 전술한 기존 기술의 단점을 회피하면서 탑-게이트 금속 전극(30')을 제조할 수 있게 한다.
이제 예시적 공정을 도 2a 내지 도 2f를 참조하여 설명할 것이다. 도 2a는 탑-게이트 금속 증착 이전의 부분 완성된 OTFT 디바이스를 도시한다. 기판과 소스 및 드레인 금속 전극을 커버하는 유기질 스택(20)은 유기 반도체 층 및 상기 유기 반도체 층 위의 유기 유전체 층[도 1에서의 층(20a, 20b)과 유사하지만 이후 패터닝됨]을 포함한다. 당업자에게 익숙하듯이, 보다 복잡한 구조에서 유기질 스택은 추가 층을 더 포함할 수 있다.
유기질 스택(20)에 사용되는 반도체는 임의의 적절한 유기 반도체일 수 있으며, 그 예는 당업자에게 익숙할 것이다. 유기 반도체는 예를 들면 기화증착에 의해 처리되는 소분자일 수 있으며, 이는 용액으로부터 처리되는 가용성 소분자 또는 폴리머를 포함한다. 소분자의 예는 테트라센, 펜타센, 및 그 가용성 유도체 TIPS 펜타센 (6,13-비스(트리이소프로필실릴에티닐) 펜타센)이다. 폴리머 유기 반도체의 예로는 P3HT (폴리 3-헥실티오펜) 및 폴리플루오렌이 포함된다.
유기질 스택(20) 내의 유전체는 임의의 유기 유전체일 수 있으며, 그 예는 당업자에게 익숙할 것이다. 유기 유전체는 과불화 폴리머, PMMA(폴리(메틸-메타크릴레이트)) 및 폴리스티렌일 수 있다.
유기질 스택(20)은 스핀 코팅, 분사 코팅, 침지 코팅, 슬롯-다이 코팅, 블레이드 코팅, 드롭 코팅, 잉크젯 프린팅, 그라비아 프린팅, 레이저 전사 프린팅, 노즐 프린팅 또는 기화증착과 같은 임의의 적절한 기술에 의해 도포될 수 있다.
소스 및 드레인 전극(12, 14)은, 제 2 플라즈마 단계(P2)(이하 참조)에 의해 쉽게 건식-에칭되지 않고, 예를 들어 산소-불소 플라즈마에 내성을 갖는 크롬(Cr)과 같은 금속 또는 금속 합금을 포함한다. 산소-불소 플라즈마는 공급 가스로서 산소(O2)와 불소화 탄화수소(예를 들어 CF4 또는 CHF3)를 사용하는 플라즈마를 지칭한다. 소스 및 드레인 전극(12, 14)은 포토리소그래피 또는 섀도 마스크 기화증착과 같은 임의의 적절한 기술에 의해 형성될 수 있다.
효과적인 OTFT 디바이스를 위해서, 게이트 전극(30')은 유전체 층(20a) 상에 패터닝 방식으로 형성될 것이다. 디스플레이 백플레인, RFID 태그 및 바이오센서와 같은 유기 전자 회로에서의 증가된 OTFT 성능 및 통합을 위해서는 50㎛ 이하와 같은 작은 특징부 크기가 바람직하다.
도 2b에 도시하듯이, 유기질 스택(20) 상에는 금속 2층이 예를 들어 물리 기상 증착 기술에 의해서 또는 금속 잉크로부터 블랭킷-증착된다. 바람직한 실시예에서, 금속 2층(30')은 금속 잉크에 대한 필요성을 없애기 위해 열증착 또는 스퍼터 증착과 같은 기화증착에 의해 증착된다. 유기질 스택(20) 위에[유전체(20a) 위에] 제 2 금속층(M2)이 증착되며, 이후 제 2 금속층(M2) 위에 제 1 금속층(M1)이 증착된다[즉 제 1 금속층(M1)이 하부 제 2 금속층(M2)에 대해 상부 금속층이다].
제 2 금속(M2)은 제 2 플라즈마 단계(P2)에서 쉽게 플라즈마 건식-에칭될 수 있는 금속, 예를 들면 티탄(Ti)이며, 이는 산소-불소 플라즈마에 의해 건식-에칭될 수 있다. 대조적으로, 제 1 금속(M1)은 제 2 플라즈마 에칭 단계(P2)에서 쉽게 건식-에칭되지 않는[M1이 플라즈마 에칭 단계(P2)를 견뎌냄] 금속, 예를 들면 알루미늄(Al)이며, 이는 산소-불소 플라즈마에 내성을 갖는다.
제 1 금속층(M1)은 제 2 금속층(M2)보다 얇은 것이 바람직하며, 제 2 플라즈마 에칭 단계(P2)에 대한 저항을 여전히 유지하면서 가능한 한 얇은 것이 이상적이다. 예를 들어, M1의 두께는 2nm 내지 200nm일 수 있으며, 바람직하게 5nm 내지 100nm, 보다 바람직하게 10nm 내지 30nm일 수 있다. 예를 들어, M2의 두께는 20nm 내지 500nm일 수 있으며, 바람직하게 50nm 내지 250nm, 보다 바람직하게 75nm 내지 150nm일 수 있다.
도 2c를 참조하면, 다음으로 금속 2층(30') 상에 마스크 패턴(40)을 형성하기 위해 잉크젯 프린터(50)를 사용하여 마스크 재료를 선택적으로 증착한다. 잉크젯 프린팅된 마스크(40)의 최종 층 두께가 제 1 플라즈마 에칭 단계(P1)(이하 참조)를 견디기에 충분한 한, 마스크 재료는 UV-경화성 상-변화(핫-멜트) 재료 또는 솔벤트계(solvent based) 재료인 유기 잉크일 수 있다. 잉크젯 프린팅된 마스크(40)는 도 2d에 도시되어 있다. 잉크젯 프린팅된 마스크의 특징부 크기를 감소시키고 해상도를 증가시키기 위해 다양한 기술이 사용될 수 있다. 예를 들어 제 1 금속층(M1)의 표면 상의 습윤성에 있어서 패터닝된 콘트라스트가 제공될 수 있는 바, 이는 예를 들어 포토패터닝 가능한 습윤 특성을 갖는 감광성 자기조직화 단분자층(self-assembled monolayer: SAM)을 채용함으로써 제공될 수 있다.
도 2e에 도시하듯이, 잉크젯 프린팅된 마스크(40)의 패턴은 제 1 플라즈마 에칭 단계(P1)에 의해 제 1 금속층(M1) 내에 전사된다. 제 1 플라즈마 에칭 단계(P1)의 결과는 도 2e에 도시하듯이 선택적으로 제거된(즉, 패터닝된) 제 1 금속층(M1)이다. 제 1 플라즈마 에칭 단계(P1)는 프린팅된 마스크(40)에 의해 보호되지 않는 제 1 금속층(M1)을 에칭할 수 있는 플라즈마 건식-에칭 단계이고 아르곤 플라즈마 스퍼터 에칭 또는 염소 플라즈마 에칭(여기에서 플라즈마는 Cl2/BCl3 공급 가스에 기초함)에 의해 수행될 수 있으며, 이는 예를 들어 알루미늄(Al) 제 1 금속층(M1)을 에칭할 수 있다.
전술했듯이, 제 1 금속층(M1)은 얇은 층인 것이 바람직하며, 따라서 제 1 플라즈마 에칭 단계(P1)에서의 에칭 시간을 최소화한다. 잉크젯 프린팅된 마스크(40)의 최소 두께는, 마스크(40)에 의해 커버되지 않는 영역에서 제 1 금속층(M1)을 에칭 제거하는데 걸리는 시간 동안 이 마스크가 제 1 플라즈마 에칭(P1)을 견딜 필요성에 의해 주어진다. 아르곤 플라즈마 스퍼터 에칭을 사용하는 것이 이 목적에 유익한데, 이것이 Cl2/BCl3 플라즈마와 같은 반응성 플라즈마보다 Al과 같은 금속과 마스크 재료와 같은 유기 재료 사이에서 덜 선택적이기 때문이다.
도 2e 및 도 2f를 참조하면, 패터닝된 제 1 금속층(M1)은 제 2 금속층(M2) 및 유기질 스택(20)의 커버되지 않는 영역이 모두 플라즈마-에칭되는 후속 플라즈마 에칭 단계(P2)에서 에칭 마스크로서 작용한다. 동시에, 패터닝된 제 1 금속층(M1)의 상부에 남아있는 유기 마스크 재료는 제 2 플라즈마 에칭(P2)에 의해 제거되는데 이는 유기 마스크 재료가 산소 또는 산소-불소 플라즈마에 의해 쉽게 건식-에칭되기 때문이다. 도 2f는 최종 패터닝된 탑-게이트 OTFT를 도시한다.
상기 실시예는 단지 예로서 기술되었음을 알 것이다.
예를 들어, 제 1 게이트 층의 대체 재료는 산소-불소 플라즈마를 견뎌낼 수 있는 알루미늄(Al), 크롬(Cr), 니켈(Ni) 및 그 금속 합금을 포함한다. 또한, 제 1 게이트 층은 예를 들어 Al2O3, MgO, Sc2O3(이들은 모두 산소-불소 플라즈마를 견뎌냄)과 같은 산화물을 포함하는 비금속일 수 있다. 이 경우에, 제 1 게이트 층은 비도전성일 것이며 제 2 게이트 층만 실제 도전성 게이트 전극 재료로서 작용할 것이다.
또한, 제 2 게이트 층의 재료에 대한 대안으로는 티탄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 니오브(Nb) 또는 그 합금이 포함되며, 이들은 모두 산소-불소 플라즈마에서 건식-에칭될 수 있다.
소스 및 드레인 전극은 금(Au), 백금(Pt), 팔라듐(Pd) 및 그 금속 합금으로 형성될 수 있다.
또한, 잉크젯 프린팅된 마스크의 주요 기능이 플라즈마 에칭에 대한 배리어를 형성하는 것이기 때문에, 제 1 게이트 층을 (예를 들어 스프터 에칭에 의해) 에칭하는데 걸리는 시간 동안 마스크의 최종 두께가 제 1 플라즈마 에칭 단계(P1)를 견뎌내기에 충분하다면 거의 모든 종류의 유기 잉크가 마스크 재료로 사용될 수 있다. 따라서, 일상의 그래픽 프린팅에 보통 사용되는 잉크조차도 적합할 수 있다. 잉크젯 프린팅된 마스크로 사용될 재료에 대한 일부 예는 다음과 같다.
잉크는 UV-경화성 잉크일 수 있으며, 예를 들면 SunChemical에 의한 SunJet Crystal® 레인지, FUJIFILM Sericol에 의한 Uvijet 레인지, Collins Ink Corporation에 의한 C-Jet로부터의 잉크, Microchem으로부터의 포토레지스트 SU-8일 수 있다. 이 후자의 재료를 잉크젯 프린팅하기 위한 일 예가 논문 Reactive & Functional Polymers 68 (2008) 1052에 제시되어 있다. 잉크는 또한 핫멜트 또는 왁스형 잉크일 수 있으며, 예를 들면 Dimatix Fujifilm으로부터의 Spectra® Sabre Hot Melt, 또는 예를 들어 Sigma-Aldrich로부터 입수 가능한 Erucamide일 수 있다. 잉크는 또한 솔벤트계 잉크일 수 있으며, 예를 들면 FUJIFILM Sericol에 의한 Color+ 레인지로부터의 솔벤트계 잉크이거나, 물 및 기타 극성 솔벤트에서 용해될 수 있고 예를 들어 Sigma-Aldrich로부터 입수 가능한 Polyvinylpyrrolidone, 또는 알콜, 에테르, 케톤 및 에스테르에서 용해될 수 있고 예를 들어 Sigma-Aldrich로부터 입수 가능한 Poly-4-vinylphenol일 수 있다.
또한, 다른 관련 회로, 보호층 및 표면 수정층과 같은 특정 특징부는 명료함을 위해 도면에서 생략되었음을 알 것이다. 이러한 특징부는 당업자에게 공지될 것이다.
본 명세서에 기초하여 다른 변형예가 당업자에게 자명할 수 있다. 본 발명의 범위는 상기 실시예에 의해서가 아니라 하기 청구범위에 의해서만 제한된다.

Claims (29)

  1. 기판 위에 탑-게이트 트랜지스터를 형성하는 방법에 있어서,
    기판 위에 소스 및 드레인 전극을 형성하는 단계;
    상기 기판과 소스 및 드레인 전극 위에 유기질 스택을 형성하는 단계로서, 상기 유기질 스택은 기판과 소스 및 드레인 전극 위의 유기 반도체 층과 상기 유기 반도체 층 위의 유기 유전체 층을 포함하는 단계;
    제 1 재료의 제 1 층 및 다른 제 2 재료의 제 2 층을 포함하는 게이트 2층 전극을 형성하는 단계로서, 제 1 게이트 층은 제 2 게이트 층 위에 형성되고 제 2 게이트 층은 유기질 스택 위에 형성되는 단계;
    상기 게이트 2층 전극 위에 마스크 재료의 영역을 선택적으로 증착하는 단계;
    마스크 재료를 마스크로 사용하여 제 1 게이트 층의 부분을 제거하기 위해 제 1 플라즈마 에칭 단계를 수행하는 단계; 및
    제 1 게이트 층을 마스크로 사용하여 제 2 게이트 층과 유기질 스택의 부분을 제거하기 위해 제 2 플라즈마 에칭 단계를 수행함으로써 게이트 2층 전극과 유기질 스택을 패터닝하는 단계를 포함하는 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 플라즈마 에칭 단계는 마스크 재료를 제거하는 단계를 추가로 포함하는 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 게이트 층은 상기 제 1 게이트 층보다 실질적으로 두꺼운 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 게이트 층은 2nm 내지 200nm의 두께를 갖는 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 게이트 층은 20nm 내지 500nm의 두께를 갖는 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 층의 재료는 알루미늄, 크롬, 니켈 및 그 합금 중 하나인 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 층의 재료는 Al2O3, MgO, Sc2O3 중 하나인 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  8. 제 6 항에 있어서,
    상기 제 1 게이트 층의 재료는 알루미늄인 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 게이트 층의 재료는 티탄, 텅스텐, 몰리브덴, 탄탈, 니오브 및 그 합금 중 하나인 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  10. 제 9 항에 있어서,
    상기 제 2 게이트 층의 재료는 티탄인 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    아르곤 플라즈마 스퍼터 에칭에 의해 제 1 플라즈마 에칭 단계를 수행하는 것을 포함하는 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    염소 플라즈마 에칭에 의해 제 1 플라즈마 에칭 단계를 수행하는 것을 포함하는 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    산소-불소 플라즈마 에칭에 의해 제 2 플라즈마 에칭 단계를 수행하는 것을 포함하는 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 마스크 재료는 유기 마스크 재료를 포함하는 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    잉크젯 프린팅에 의해 마스크 재료의 영역을 선택적으로 증착하는 단계를 포함하는 것을 특징으로 하는
    탑-게이트 트랜지스터 형성 방법.
  16. 기판 위에 형성되는 탑-게이트 트랜지스터에 있어서,
    기판 위에 형성되는 소스 및 드레인 전극;
    상기 기판과 소스 및 드레인 전극 위에 형성되는 유기질 스택으로서, 기판과 소스 및 드레인 전극 위의 유기 반도체 층과 상기 유기 반도체 층 위의 유기 유전체 층을 포함하는 유기질 스택; 및
    상기 유기질 스택 위에 형성되고 제 1 재료의 제 1 층 및 다른 제 2 재료의 제 2 층을 포함하는 게이트 2층 전극으로서, 제 1 게이트 층은 제 2 게이트 층 위에 형성되고 제 2 게이트 층은 유기질 스택 위에 형성되는 게이트 2층 전극을 포함하는 것을 특징으로 하는
    탑-게이트 트랜지스터.
  17. 제 16 항에 있어서,
    상기 제 2 게이트 층은 상기 제 1 게이트 층보다 실질적으로 두꺼운 것을 특징으로 하는
    탑-게이트 트랜지스터.
  18. 제 16 항에 있어서,
    상기 제 1 게이트 층은 2nm 내지 200nm의 두께를 갖는 것을 특징으로 하는
    탑-게이트 트랜지스터.
  19. 제 16 항에 있어서,
    상기 제 2 게이트 층은 20nm 내지 500nm의 두께를 갖는 것을 특징으로 하는
    탑-게이트 트랜지스터.
  20. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 층의 재료는 알루미늄, 크롬, 니켈 및 그 합금 중 하나인 것을 특징으로 하는
    탑-게이트 트랜지스터.
  21. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 층의 재료는 Al2O3, MgO, Sc2O3 중 하나인 것을 특징으로 하는
    탑-게이트 트랜지스터.
  22. 제 20 항에 있어서,
    상기 제 1 게이트 층의 재료는 알루미늄인 것을 특징으로 하는
    탑-게이트 트랜지스터.
  23. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 2 게이트 층의 재료는 티탄, 텅스텐, 몰리브덴, 탄탈, 니오브 및 그 합금 중 하나인 것을 특징으로 하는
    탑-게이트 트랜지스터.
  24. 제 23 항에 있어서,
    상기 제 2 게이트 층의 재료는 티탄인 것을 특징으로 하는
    탑-게이트 트랜지스터.
  25. 제 16 항 내지 제 24 항 중 어느 한 항에 따른 탑-게이트 트랜지스터를 포함하는 OLED 디스플레이용 백플레인.
  26. 제 16 항 내지 제 24 항 중 어느 한 항에 따른 탑-게이트 트랜지스터를 포함하는 평판 디스플레이용 백플레인.
  27. 제 16 항 내지 제 24 항 중 어느 한 항에 따른 탑-게이트 트랜지스터를 포함하는 전기영동 디스플레이용 백플레인.
  28. 제 16 항 내지 제 24 항 중 어느 한 항에 따른 탑-게이트 트랜지스터를 포함하는 바이오센서.
  29. 제 16 항 내지 제 24 항 중 어느 한 항에 따른 탑-게이트 트랜지스터를 포함하는 RFID 태그.
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