JP5375058B2 - 薄膜トランジスタアレイ及びその製造方法 - Google Patents

Description

本発明は、薄膜トランジスタアレイ及びその製造方法に関し、特に、画素表示装置等に用いる薄膜トランジスタアレイ及びその製造方法に関する。

近年、電子機器の小型化・軽量化及び低消費電力化が進む中で、ディスプレイの分野においては、有機半導体や酸化物半導体が登場し、２００℃以下の低温で薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を作製できることが示され、プラスチック基板を用いたフレキシブルなディスプレイへの期待も高まっている。それに伴い、有機ＥＬやフィルム液晶、電子ペーパなどの明るくて見やすい表示媒体を実現するため、フレキシブルディスプレイの各画素に、フレキシブルな薄膜トランジスタを備えたアクティブ駆動回路を埋め込む試みが始まっている。更に、これらの技術は情報ネットワークを介したユビキタス社会に適応する新しい次世代情報端末機器としての利用も期待されており、軽量、壊れにくい、薄型化などの付加価値も望まれている。

一般の半導体装置及び液晶表示装置等の精密機器には、微細な配線パターンが設けられている。配線パターンの形成方法としては、配線材料を全面に形成した後に、レジストパターンを形成し、このレジストパターンのない部分をエッチング除去することが多い。しかし、先にレジストパターンを形成し、配線材料を全面に形成した後に、レジストパターン及びその上の膜を除去するリフトオフ法を用いることもできる。

薄膜トランジスタとして、例えば、非特許文献１で記載されているように、アモルファスＩＧＺＯに代表される酸化物半導体は、低温で樹脂フィルム上に成膜することが可能であることから、近年、注目されている。酸化物半導体を用いた薄膜トランジスタでは、通常、１：ゲート電極（キャパシタ電極）、２：ゲート絶縁膜、３：半導体層、４：ソース電極、ソース配線、ドレイン電極及び画素電極、５：封止層、６：層間絶縁膜、７：上部画素電極の７枚のフォトマスクを用いる。ここで、ゲート絶縁膜をベタ膜(非パターニング)にすること、上部画素電極を省略することにより、それぞれ１枚ずつ削減可能だが、それでも最低５枚のマスクが必要となる。
Ｋ．Ｎｏｍｕｒａ ｅｔ ａｌ.， Ｎａｔｕｒｅ， Ｖｏｌ．４３２， ２５, Ｎｏｖ. ２００４， ４８８−４９２.

本発明は、マスク数やフォトリソグラフィ法の回数を減らし、プロセスの簡略化及びコストの低減ができ、封止性能が向上した薄膜トランジスタアレイ及びその製造方法を提供することである。

本発明の請求項１に係る発明は、基板上に形成されたゲート電極と、ゲート電極に接続されたゲート配線と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたソース電極と、ソース電極に接続されたソース配線と、ソース電極に離間して形成されたドレイン電極と、ドレイン電極に接続された画素電極と、ソース電極及びドレイン電極間に形成された半導体層と、半導体層及びゲート絶縁膜上にソース電極、ソース配線、ドレイン電極及び画素電極のパターンと逆のパターンに形成された封止層と、からなる要素をアレイ状に形成したことを特徴とする薄膜トランジスタアレイとしたものである。

本発明の請求項２に係る発明は、封止層が、半導体層上にソース電極、ソース配線、ドレイン電極及び画素電極と一定幅の重なりを有して形成されたことを特徴とする請求項１に記載の薄膜トランジスタアレイとしたものである。

本発明の請求項３に係る発明は、請求項１又は２に記載の薄膜トランジスタアレイを備えたことを特徴とする画像表示装置としたものである。

本発明の請求項４に係る発明は、請求項３に記載の画像表示装置は、電子ペーパ、液晶表示装置または有機ＥＬ表示装置のいずれかであることを特徴とする画像表示装置としたものである。

本発明の請求項５に係る発明は、基板上にゲート電極及びゲート配線を形成し、ゲート電極及びゲート配線上にゲート絶縁膜を形成し、ゲート絶縁膜上に半導体層を形成し、半導体層及びゲート絶縁膜上に導電膜を形成し、導電膜上にレジストを形成し、導電膜をフォトリソグラフィ及びエッチングを行いソース電極、ソース配線、ドレイン電極及び画素電極を形成し、ソース電極、ソース配線、ドレイン電極及び画素電極を含む全面に封止層を形成し、レジストを剥離することにより封止層をパターニングし、少なくともソース電極、ソース配線を覆い、かつ画素電極上に開口を有する層間絶縁膜を形成することを特徴とする薄膜トランジスタアレイの製造方法としたものである。

本発明の請求項６に係る発明は、基板上にゲート電極及びゲート配線を形成し、ゲート電極及びゲート配線上にゲート絶縁膜を形成し、ゲート絶縁膜上に半導体層を形成し、半導体層及びゲート絶縁膜上に導電膜を形成し、導電膜上にレジストを形成し、導電膜をフォトリソグラフィ及びエッチングを行いソース電極、ソース配線、ドレイン電極及び画素電極を形成し、レジストにサイドエッチングを行い、ソース電極、ソース配線、ドレイン電極及び画素電極を含む全面に封止層を形成し、レジストを剥離することにより封止層をパターニングし、少なくともソース電極、ソース配線を覆い、かつ画素電極上に開口を有する層間絶縁膜を形成することを特徴とする薄膜トランジスタアレイの製造方法としたものである。

本発明の請求項７に係る発明は、基板上にゲート電極及びゲート配線を形成し、ゲート電極及びゲート配線上にゲート絶縁膜を形成し、ゲート絶縁膜上に半導体層を形成し、半導体層及びゲート絶縁膜上に封止層を形成し、封止層上にレジストを形成し、封止層をパターニングし、封止層を含むゲート絶縁膜上に導電膜を形成し、レジストを剥離し、導電膜をパターニングすることによってソース電極、ソース配線、ドレイン電極及び画素電極を形成し、少なくともソース電極、ソース配線を覆い、かつ画素電極上に開口を有する層間絶縁膜を形成することを特徴とする薄膜トランジスタアレイの製造方法としたものである。

本発明の請求項８に係る発明は、基板上にゲート電極及びゲート配線を形成し、ゲート電極及びゲート配線上にゲート絶縁膜を形成し、ゲート絶縁膜上に半導体層を形成し、半導体層及びゲート絶縁膜上に封止層を形成し、封止層上にレジストを形成し、封止層をパターニングし、レジストをサイドエッチングし、封止層を含むゲート絶縁膜上に導電膜を形成し、レジストを剥離し、導電膜をパターニングすることによってソース電極、ソース配線、ドレイン電極及び画素電極を形成し、少なくともソース電極、ソース配線を覆い、かつ画素電極上に開口を有する層間絶縁膜を形成することを特徴とする薄膜トランジスタアレイの製造方法としたものである。

本発明によれば、マスク数やフォトリソグラフィ法の回数を減らし、プロセスの簡略化及びコストの低減ができ、封止性能が向上した薄膜トランジスタアレイ及びその製造方法を提供することができる。

以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。

図１（ａ）は、本発明の実施の形態に係る薄膜トランジスタアレイ内の１画素を示す概略平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ線を示す概略断面図である。同様に図２（ａ）は、本発明の実施の形態に係る薄膜トランジスタアレイ内の１画素を示す概略平面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ線を示す概略断面図である。また、図３（ａ）は、本発明の実施の形態に係る薄膜トランジスタアレイ内の１画素を示す概略平面図であり、図３（ｂ）は、図３（ａ）のＡ−Ａ線を示す概略断面図である。なお、これらの図面においては、説明を分かり易くするために縮尺は実際のものとは異なっている。また、図２（ａ）、図２（ｂ）、図３（ａ）及び（ｂ）は、図１（ａ）及び（ｂ）と重複する説明は省略することにする。

図１（ａ）及び（ｂ）に示すように、本発明の実施の形態に係る薄膜トランジスタアレイでは、基板１１上にゲート電極１２、ゲート電極１２に接続されたゲート配線１３、ゲート電極１２と同一層に隔離して形成されたキャパシタ電極１４、キャパシタ電極１４に接続されたキャパシタ配線１５が設けられ、ゲート絶縁膜１６及び半導体層２１を有し、さらにソース電極１７、ソース電極１７に接続されたソース配線１８、ドレイン電極１９、ドレイン電極１９に接続された画素電極２０が設けられている。ただし、キャパシタ電極１４及びキャパシタ配線１５は任意で形成することができる。そして、封止層２２は、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０以外の部分を覆っており、従って、半導体層２１上の電極で覆われていない部分は、封止層２２で完全に覆われている。さらに、少なくともソース電極１７とソース配線１８を覆う層間絶縁膜２３を設ける。層間絶縁膜２３は、さらに、ドレイン電極１９やゲート電極１２、ゲート配線１３上を覆ってもよく、画素電極２０上に開口部２４を有すればよい。

図１（ａ）及び（ｂ）では、封止層２２とソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０とは逆パターンであり重なりはない。しかし、図２（ａ）、図２（ｂ）、図３（ａ）及び図３（ｂ）に示すように、封止層２２とソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０とが一定幅の重なりを有してもよい。図２（ａ）及び（ｂ）では、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０の縁の上に封止層２２が重なっている。また、図３（ａ）及び（ｂ）では、封止層２２の縁の上にソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０が重なっている。

本発明の実施の形態に係る薄膜トランジスタアレイは、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０と封止層２２とが逆パターン（ネガ、ポジの関係）であるため、一方のパターンを利用してもう一方のパターンを形成することによって、一つのフォトマスクで、各電極及び配線パターンと、封止層２２のパターンを形成することが可能となる。このためコストを低減できる。また、１回のフォトリソグラフィ工程を用いてソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０と、封止層２２との両方を形成することができるため、工程を簡略化できる。さらに、各電極及び配線と封止層２２とを重ねることにより、封止層２２と各電極及び配線で確実に基板前面を覆うことができるため、封止特性を向上させることができる。

なお、図１〜３には、ゲート電極１２にゲート配線１３とは独立したキャパシタ電極１４及びキャパシタ配線１５を示しているが、キャパシタ電極１４は隣の行のゲート配線１５に接続しても良いし、表示媒体の静電容量が大きい場合にはキャパシタ電極１４を省略することもできる。

以下、本発明の実施の形態に係る薄膜トランジスタアレイに用いられる材料、形成方法について説明する。基板１１は特に限定されるものではないが、各種ガラス基板や、プラスチックフィルムもしくはシートより耐熱性や可撓性などの観点から適宜選択して用いることができる。具体的には、ソーダガラス、石英、シリコンウエハや、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリプロピレン（ＰＰ）、シクロオレフィンポリマー、ポリアミド（ＰＡ）、ポリエーテルスルホン（ＰＥＳ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリカーボネート（ＰＣ）、ポリアリルレート、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ナイロン（Ｎｙ）などを使用することができるが、これらに限定されるものではない。

導電膜２７であるゲート電極１２、ゲート配線１３、キャパシタ電極１４及びキャパシタ配線１５としては、Ｍｏ、Ｃｒ、Ｗ、Ｎｉ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｔｉなどの金属や、ＩＴＯ等の透明導電膜、Ａｇ、Ｃｕ、Ａｕなどのナノ粒子や有機Ａｇ化合物などの導電材原料を含有する各種導電性ペーストまたは導電性インキなどの材料を用いることができる。金属や透明導電膜を用いる場合、真空蒸着法、スパッタリング法、化学気相蒸着法（ＣＶＤ）などの乾式法を用いて成膜した導電膜２７を、フォトリソグラフィ及びエッチングすることにより上述した電極をパターンニングすることができる。また、導電性インキを用いる場合、スクリーン印刷法や凸版印刷法、グラビア印刷法、反転オフセット印刷法、インクジェット法などでゲート電極１２を作製する。

ゲート絶縁膜１６の材料は特に限定されるものではないが、具体的には、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、Ａｌ_２Ｏ_３などの無機系材料や、フッ素樹脂、ポリエステル／メラミン樹脂系、ポリビニルフェノール（ＰＶＰ）、ポリビニルアルコール（ＰＶＡ）などの有機系材料などを用いることができる。ゲート絶縁膜１６の形成方法として、例えば、スピンコート法、凸版印刷法、インクジェット法、真空蒸着法、スパッタリング法、ＣＶＤ法などを用いることができるが、これらに限定されるものではない。

半導体層８としては、酸化物半導体を用いるのが望ましい。具体的には、ＩｎＧａＺｎＯ系、ＩｎＺｎＯ系、ＩｎＯ系、ＧａＯ系、ＳｎＯ系、あるいはそれらの混合物の酸化物半導体を用いることができる。あるいは、シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）等の無機半導体や、ポリチオフェンやポリアリルアミン及びそれらの誘導体のような高分子有機半導体や、ペンタセンやテトラセンおよびそれらの誘導体のような低分子有機半導体を用いることができる。半導体層８の形成方法として、酸化物半導体では、スパッタリング法、真空蒸着法、レーザアブレーション法等を用いることができ、有機半導体では、インクジェット法や凸版印刷法等の印刷法を用いることができる。

［電極を先に形成する場合］
ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０の材料としては、Ｍｏ、Ｃｒ、Ｗ、Ｎｉ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｔｉなどの金属や、ＩＴＯ等の透明導電膜、Ａｇ、Ｃｕ、Ａｕなどのナノ粒子や有機Ａｇ化合物などの導電材料を含有する各種導電性ペーストまたは導電性インキなどの材料を用いることができる。ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０の形成方法は、スピンコート法、真空蒸着法、スパッタリング法等の方法を用いることができ、成膜した金属をフォトリソグラフィ及びエッチングによりパターニングする方法を用いることができる。また、エッチングにはウエットエッチングもしくはドライエッチングのいずれも適用可能である。

エッチング用のレジスト２６のパターンを残したままほぼ全面に封止層２２を成膜し、レジスト２６を剥離することによって、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０以外の部分に封止層２２をパターニングできる。封止層２２の材料としては特に限定されるものではないが、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、Ａｌ_２Ｏ_３などの無機系材料や、フッ素樹脂、ポリエステル／メラミン樹脂系、ポリビニルフェノール（ＰＶＰ）、ポリビニルアルコール（ＰＶＡ）などの有機系材料などを用いることができる。封止層２２の形成方法としては、スピンコート法、真空蒸着法、スパッタリング法等などを用いることができるが、これらに限定されるものではない。

また、上述したソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０を形成後、レジスト２６のパターンにサイドエッチングを行ってから、全面に封止層２２を形成し、レジスト２６を剥離することにより、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０と封止層２２とに重なりを設けることができる。サイドエッチングする方法としては、ポジ型のレジスト２６の追加現像やプラズマエッチング等が挙げられる。また、重なりを設ける他の方法としては、電極のエッチングに反応性エッチングのような異方性のドライエッチングを用いることでレジスト２６の形状を逆テーパ状にして、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０のパターンの縁を残し、次にスパッタや回転蒸着のように回り込みの大きい成膜法で全面に封止層２２を形成し、レジスト２６を剥離することにより、各電極及び配線と封止層２２との重なりを設けることもできる。

［封止層を先に形成する場合］
ゲート絶縁膜１６上の全面に封止層２２を形成し、フォトリソグフラフィ及びエッチングによって封止層２２をパターニングする。そして、エッチング用のレジスト２６を残したままほぼ全面に導電膜２７を形成し、レジスト２６を剥離することによって、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０をパターニングできる。封止層２２に用いる材料やソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０に用いる材料は、上述した材料と同様である。また、レジスト２６にサイドエッチングを行うことや逆テーパ状のレジスト２６を用いることにより、重なりを設けることができることも、上述した方法と同様である。

本発明の実施の形態に係る薄膜トランジスタアレイでは、封止層２２とソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０は、重なりを有することが望ましく、封止層２２とソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０の界面から侵入する水分等の経路が長くなることにより、封止性能が向上できる。

層間絶縁膜２３としては、エポキシやアクリル等の有機絶縁膜が望ましい。印刷法の一つとして、スクリーン印刷法で開口部２４を有する層間絶縁膜２３を直接形成する方法や、フォトリソグフラフィによって、開口部２４を有する感光性樹脂パターンを形成する方法を用いることができるが、これらの方法に限定されるものではない。

上部画素電極２５としては、Ｍｏ、Ｃｒ、Ｗ、Ｎｉ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｔｉなどの金属や、ＩＴＯ等の透明導電膜、Ａｇ、Ｃｕ、Ａｕなどのナノ粒子や有機Ａｇ化合物などの導電材原料を含有する各種導電性ペーストまたは導電性インキなどの材料を用いることができる。また、この上部画素電極２５が画像表示物に電圧を印加する作用をする。上部画素電極２５の形成方法としては、フォトリソグラフィ及びエッチングにより上部画素電極２５をパターンニングしてもよいし、また印刷法、特にスクリーン印刷を用いると、簡単な工程で成膜とパターニングを同時に行うことができるが、これらの方法に限定されるものではない。また、上部画素電極２５の工程は省略することも可能である。上部画素電極２５を省略した場合、層間絶縁膜２３の開口部２４内にある画素電極２０が画像表示物に電圧を印加する作用をする。

次に、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法について、説明する。図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）は、電極を形成するためのレジスト２６による封止層２２のリフトオフ法を含む製造方法を示し、図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）は、電極と封止層２２との重なりなしの場合、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）は、電極と封止層２２との重なりありの場合を示す概略平面図及び概略断面図である。さらに、図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）、図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）は、封止層２２を形成するレジスト２６による電極のリフトオフを含む製造方法を示しており、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）は、電極と封止層２２との重なりなしの場合、図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）は、電極と封止層２２との重なりありの場合を示す概略平面図及び概略断面図を示している。ここで、電極とは、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０のことをいう。

まず、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法について、図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）を用いて説明する。図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）は、本発明の実施の形態に係る薄膜トランジスタアレイにおいて、金属電極上のレジスト１２の除去により封止層２２をパターニングする方法を示している。具体的には、図４（ａ）に示すように、基板１１上にゲート電極１２、ゲート配線１３、キャパシタ電極１４及びキャパシタ配線１５を形成した後、ゲート絶縁膜１６を形成する。次に、半導体層２１を形成した後、導電膜２７を全面に形成する。次に、図４（ｂ）に示すように、導電膜２７上にエッチング用のレジスト２６をフォトリソグラフィによりパターニングする。次に、図４（ｃ）に示すように、レジスト２６のパターニングした以外の部分をエッチングすることで、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０を形成する。次に、図４（ｄ）に示すように、封止層２２を全面に塗布する。次に、図５（ａ）に示すように、レジスト２６を除去することにより封止層２２をパターニングする。次に、図５（ｂ）に示すように、層間絶縁膜２３を形成する。層間絶縁膜２３は、ソース電極１７、ソース配線１８を覆い、画素電極上２０上に開口部２４を有する。層間絶縁膜２３は、ゲート電極１２及びゲート配線１３を覆う方が望ましいが、覆わなくてもよい。最後に、図５（ｃ）に示すように、上部画素電極２５を形成する。上部画素電極２５は形成しなくてもよい。

図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）に示すように、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法は、図８（ｃ）の工程の後に、図８（ｄ）に示すように、レジスト２６をサイドエッチングする工程が追加されている。これにより、図９（ａ）に示す工程、図９（ｂ）に示す工程で形成される封止層２２がソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０と重なりを持つ。さらに、図８（ｄ）に示す工程、図９（ａ）に示す工程及び図９（ｂ）に示す工程以外は上述した図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）に示す工程と同様であるため説明を省略する。

次に、本発明の実施の形態に係る他の薄膜トランジスタアレイの製造方法について、図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）、図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）を参照して説明する。図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）は、本発明の実施の形態に係る薄膜トランジスタアレイにおいて、レジスト２６の除去によるソース電極１７、ソース配線１８、ドレイン電極１９、画素電極２０のパターニング法を示している。具体的には、図６（ａ）に示すように、基板１１上にゲート電極１２、ゲート配線１３、キャパシタ電極１４及びキャパシタ配線１５を形成し、その上にゲート絶縁膜１６を形成し、ゲート絶縁膜１６上に半導体層２１を形成し、半導体層２１上に封止層２２を全面に形成する。次に、図６（ｂ）に示すように、封止層２２上にエッチング用のレジスト２６をフォトリソグラフィによりパターニングする。次に、図６（ｃ）に示すように、パターニングしたレジスト２６以外の部分をエッチングすることで封止層２２をパターニングする。次に、図６（ｄ）に示すように、導電膜２７を全面に形成する。次に、図７（ａ）に示すように、レジスト２６の除去によりソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０を形成する。次に、図７（ｂ）に示すように、層間絶縁膜２３を形成する。層間絶縁膜２３は、ソース電極１７、ソース配線１８を覆い、画素電極上２０上に層間絶縁膜２３の開口部２４を有する。層間絶縁膜２３は、さらに、ゲート電極１２及びゲート配線１３を覆う方が望ましいが、覆わなくてもよい。最後に、図７（ｃ）に示すように、上部画素電極２５を形成する。上部画素電極２５は形成しなくてもよい。

図１０（ａ）〜（ｄ）及び図１１（ａ）〜（ｄ）に示す工程では、図１０（ｃ）に示す工程の後に、図１０（ｄ）に示すように、レジスト２６をサイドエッチングする工程が追加されている。また、図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）に示す工程では、レジスト２６の形状が逆テーパ状になっている。なおレジスト２６の形状は反応性エッチングのような異方性のドライエッチングを用いることで形成することができ、図１２（ａ）に示される封止層２２の成膜はスパッタや回転蒸着のように回り込みの大きい成膜法で形成することができる。これらにより、図１１（ａ）及び（ｂ）に示す工程、図１２（ｄ）及び図１３（ａ）に示す工程で形成されるソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０が封止層２２と重なりを持つ。上述した図１０（ｄ）に示す工程及び図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）に示すレジスト２６の形状以外の工程は、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）に示す工程と同様であるため説明は省略することにする。

本発明の実施の形態に係る薄膜トランジスタアレイの製造方法は、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０を形成する工程と、封止層２２を形成する工程において、フォトリソグラフィ、エッチング及びレジスト２６の剥離と同時にパターニングすることにより、製造プロセス工程数の低減を実現できる。また、レジスト２６にサイドエッチング工程を行うことまたはレジスト２６を逆テーパ状の形成することにより、封止層２２と、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０に重なりを形成することができ、重なりを有することにより、封止層２２とソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０の界面から侵入する水分等の経路を長くすることができ、封止性能の向上が実現する。

なお、前述したように、キャパシタ電極１４やキャパシタ配線１５は省略可能である。

次に、薄膜トランジスタアレイを用いた画像表示装置について説明する。図１４（ａ）及び（ｂ）は、本発明の実施の形態に係る薄膜トランジスタアレイを用いた電子ペーパを示す概略断面図である。図１４（ａ）及び（ｂ）は、画像表示媒体にマイクロカプセル３１を用いた電子ペーパ３０の例である。図１４（ａ）に示すように、画素電極２０上のみに開口部２４を設けた場合の表示領域１７は層間絶縁膜２３の開口部２４のみである。あるいは、図１４（ｂ）に示すように、その上に上部画素電極２５を設けてもよい。上部画素電極２５は層間絶縁膜開口部２４を介して画素電極２０と電気的に接続されている。また、層間絶縁膜２３は、ゲート配線１３、キャパシタ電極１４、ソース電極１７、ソース配線１８及びドレイン電極１９の大部分を覆っていることが望ましい。この場合、表示領域は上部画素電極２５の部分で行われる。

本発明の実施の形態においては、薄膜トランジスタアレイが形成された基板上に画像表示媒体としてマイクロカプセル３１を配置しているが、画像表示媒体としてマイクロカプセル３１に限定されるわけではなく、例えば、他の電気泳動方式や液晶方式または有機ＥＬを用いてもよい。

以下、本発明の実施例１乃至実施例５について説明する。なお、本発明は以下の実施例に限定されるものではない。

本発明の実施例１としては、図１に示す薄膜トランジスタアレイを作製する方法を、図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）を用いて説明する。図４（ａ）に示すように、まず、基板１１にはガラスを用いた。次に、基板１１上の全面にスパッタリング法を用いてＡｌを膜厚３０ｎｍに形成し、フォトリソグラフィ及びウエットエッチングによってゲート電極１２、ゲート配線１３、キャパシタ電極１４及びキャパシタ配線１５をパターニングした。次に、パターニングした各電極及び配線のゲート電極１２及びキャパシタ電極１４の全面を覆うようにゲート絶縁膜１６を形成した。ゲート絶縁膜１６には、ＳｉＯＮをスパッタリング法により膜厚５００ｎｍで形成した。次に、ゲート絶縁膜１６上に酸化物半導体２１を形成した。酸化物半導体２１には、ＩｎＧａＺｎＯを用いて膜厚２００ｎｍにスパッタリング法により形成し、フォトリソグラフィ及びウエットエッチングによって酸化物半導体２１をパターニングした。次に、酸化物半導体２１の全面を覆うように、導電膜２７を形成した。導電膜２７には、Ｔｉを用いて膜厚５０ｎｍにスパッタリング法により形成した。

次に、図４（ｂ）に示すように、導電膜２７上にレジスト２６を形成した。レジスト２６にはポジ型を用いて、露光・現像によりレジスト２６をパターニングした。

次に、図４（ｃ）に示すように、導電膜２７を過酸化水素水によりウエットエッチングし、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０として形成した。

次に、図４（ｄ）に示すように、レジスト２６を残したまま、全面に封止層２２を形成した。封止層２２には、ＳｉＯＮをスパッタリング法により膜厚２００ｎｍで形成した。

次に、図５（ａ）に示すように、レジスト２６を剥離することにより、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０以外の部分に封止層２２をパターニングした。

次に、図５（ｂ）に示すように、ソース電極１７、ソース配線１８、ドレイン電極１９を覆い、画素電極２０上に開口部３４を有する層間絶縁膜３３を形成した。開口部３４を有する層間絶縁膜３３には、フッ素樹脂を用いて膜厚２μｍにスクリーン印刷により印刷した。

次に、図５（ｃ）に示すように、開口部３４を有する層間絶縁膜３３上に上部画素電極２５を形成した。上部画素電極２５にはＡｇペーストを用いて、スクリーン印刷し、１００℃で焼成することにより、図１に示す薄膜トランジスタアレイを作製した。ここで、上部画素電極２５は画素電極２０と電気的に接続している。

作製した薄膜トランジスタアレイは、良好なトランジスタ特性を得ることができた。次に、図１４（ｂ）に示すように、薄膜トランジスタアレイとマイクロカプセル３１、対向電極３２及び対向基板３３を有する電子ペーパの前面板とを貼り合わせて電子ペーパパネル３０を作製し、正常に表示できることを確認した。

本発明の実施例２としては、図２に示す薄膜トランジスタアレイを作製する方法を、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）を用いて説明する。まず、図８（ａ）〜（ｃ）は、実施例１の図４（ａ）〜（ｃ）に示す工程と同様にソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０を形成した。

次に、図８（ｄ）に示すように、レジスト２６の追加現像により幅３μｍのサイドエッチングを行った。

次に、図９（ａ）に示すように、レジスト２６を含む全面に封止層２２を形成した。封止層２２には、ＳｉＯＮをスパッタリング法により膜厚２００ｎｍで形成した。

次に、図９（ｂ）に示すように、レジスト２６を剥離することにより、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０に幅３μｍが重なった封止層２２を形成した。

次に、図９（ｃ）及び（ｄ）に示すように、実施例１と同様に、層間絶縁膜２３及び上部画素電極２５を形成し、図２の薄膜トランジスタアレイを作製した。ここで、上部画素電極２５は画素電極２０と電気的に接続している。

作製した薄膜トランジスタアレイは、良好なトランジスタ特性を得ることができた。次に、図１４（ｂ）に示すように、薄膜トランジスタアレイとマイクロカプセル３１、対向電極３２及び対向基板３３を有する電子ペーパの前面板とを貼り合わせて電子ペーパパネル３０を作製し、正常に表示できることを確認した。

本発明の実施例３としては、図２に示す薄膜トランジスタアレイを作製する方法であり、実施例２と同様の工程を用いることができるために、実施例２と相違する工程を説明することにする。

導電膜２７には、Ｍｏを膜厚５０ｎｍにスパッタリング法を用いて形成し、ポジ型のレジスト２６をフォトリソグラフィによりパターニングし、ＣＦ_４ガスを用いて反応性イオンエッチングにより、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０を形成した。

次に、レジスト２６を残したまま、Ｏ_２プラズマエッチによりレジスト２６のサイドエッチングを行い、レジスト２６を含む全面に封止層２２をフッ素樹脂を用いて膜厚２００ｎｍにスピンコート法により形成した。

次に、レジスト２６を剥離することによりパターニングし、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０に幅３μｍ重なった封止層２２を形成した以外は、実施例２と同様の工程で薄膜トランジスタアレイを作製した。

作製した薄膜トランジスタアレイは、良好なトランジスタ特性を得ることができた。次に、図１４（ｂ）に示すように、薄膜トランジスタアレイとマイクロカプセル３１、対向電極３２及び対向基板３３を有する電子ペーパの前面板とを貼り合わせて電子ペーパパネル３０を作製し、正常に表示できることを確認した。

本発明の実施例４としては、図１に示す薄膜トランジスタアレイを作製する方法を、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）を用いて説明する。まず、図６（ａ）に示すように、基板１１にはガラスを用いた。次に、基板１１上の全面にスパッタリング法を用いてＡｌを膜厚３０ｎｍに形成し、フォトリソグラフィ及びウエットエッチングによってゲート電極１２、ゲート配線１３、キャパシタ電極１４及びキャパシタ配線１５を作製した。次に、作製した各電極及び配線の全面を覆うように、ゲート絶縁膜１６を形成した。ゲート絶縁膜１６には、ＳｉＯＮを用いて膜厚５００ｎｍにスパッタリング法により形成した。次に、ゲート絶縁膜１６上に酸化物半導体２１を形成した。酸化物半導体２１には、ＩｎＧａＺｎＯを用いて膜厚２００ｎｍにスパッタリング法により形成し、フォトリソグラフィ及びウエットエッチングによって酸化物半導体２１をパターニングした。次に、酸化物半導体２１の全面を覆うように封止層２２を形成した。封止層２２には、ＳｉＯＮを用いて膜厚２００ｎｍにスパッタリング法により形成した。

次に、図６（ｂ）に示すように、封止層２２上にレジスト２６を形成した。レジスト２６には、ポジ型を用いて、露光・現像によりレジスト２６のパターニングを行った。

次に、図６（ｃ）に示すように、ＣＦ_４ガスを用いた反応性イオンエッチングにより、封止層２２をパターニングした。

次に、図６（ｄ）に示すように、レジスト２６を残したまま、導電膜２７には、Ｍｏを用いて、全面に膜厚５０ｎｍにスパッタリング法により形成した。

次に、図７（ａ）に示すように、レジスト２６を剥離することにより、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０を形成した。

次に、図７（ｂ）に示すように、ソース電極１７、ソース配線１８、ドレイン電極１９を覆い、画素電極２０上に開口部２４を有する層間絶縁膜２３を形成した。開口部２４を有する層間絶縁膜２３には、フッ素樹脂を用いて膜厚２μｍにスクリーン印刷により印刷した。

次に、図７（ｃ）に示すように、開口部２４を有する層間絶縁膜２３上に上部画素電極２０を形成した。上部画素電極２５には、Ａｇペーストを用いてスクリーン印刷し、１００℃で焼成することにより形成し、図１に示す薄膜トランジスタアレイを作製した。

作製した薄膜トランジスタアレイは、良好なトランジスタ特性を得ることができた。次に、図１４（ｂ）に示すように、薄膜トランジスタアレイとマイクロカプセル３１、対向電極３２及び対向基板３３を有する電子ペーパの前面板とを貼り合わせて電子ペーパパネル３０を作製し、正常に表示できることを確認した。

本発明の実施例５としては、図３に示す薄膜トランジスタアレイを作製する方法を、図１０（ａ）〜（ｄ）及び図１１（ａ）〜（ｄ）を用いて説明する。まず、図１０（ａ）に示すように、基板１１にはガラスを用いた。次に、基板１１上の全面にＡｌをスパッタリング法により膜厚３０ｎｍに形成し、フォトリソグラフィ及びウエットエッチングによってゲート電極１２及びキャパシタ電極１４を形成した。次に、ゲート電極１２及びキャパシタ電極１４の全面を覆うようにゲート絶縁膜１６を形成した。ゲート絶縁膜１６には、ＳｉＯＮをスパッタリング法により膜厚５００ｎｍで形成した。次に、ゲート絶縁膜１６上に酸化物半導体２１を形成した。酸化物半導体２１には、ＩｎＧａＺｎＯを用いて膜厚２００ｎｍにスパッタリング法により形成し、フォトリソグラフィ及びウエットエッチングによって酸化物半導体２１をパターニングした。次に、酸化物半導体２１の全面を覆うように封止層２２を形成した。封止層２２には、ＳｉＯＮをスパッタリング法により膜厚２００ｎｍで形成した。

次に、図１０（ｂ）に示すように、封止層２２上にレジスト２６を形成した。レジスト２６には、ポジ型を用い、露光・現像によりパターニングを行った。

次に、図１０（ｃ）に示すように、ＣＦ_４ガスを用いた反応性イオンエッチングにより、封止層２２をパターニングした。

次に、図１０（ｄ）に示すように、レジスト２６を残したまま、Ｏ_２プラズマエッチによりレジスト２６にサイドエッチングを行った。

次に、図１１（ａ）に示すように、ゲート絶縁膜１６及びレジスト２６上の全面に導電膜２７を形成した。導電膜２７は、Ｍｏをスパッタリング法により膜厚５０ｎｍで形成した。

次に、図１１（ｂ）に示すように、レジスト２６を剥離することにより、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０を形成した。

次に、図１１（ｃ）に示すように、ソース電極１７、ソース配線１８、ドレイン電極１９を覆い、画素電極２０上に開口部２４を有する層間絶縁膜２３を形成した。開口部２４を有する層間絶縁膜２３には、フッ素樹脂を用いて膜厚２μｍにスクリーン印刷により印刷した。

次に、図１１（ｄ）に示すように、開口部２４を有する層間絶縁膜２３上に上部画素電極２５を形成した。上部画素電極２５には、Ａｇペーストを用いてスクリーン印刷し、１００℃で焼成することにより形成し、図１に示す薄膜トランジスタアレイを作製した。

作製した薄膜トランジスタアレイは、良好なトランジスタ特性を得ることができた。次に、図１４（ｂ）に示すように、薄膜トランジスタアレイとマイクロカプセル３１、対向電極３２及び対向基板３３を有する電子ペーパの前面板とを貼り合わせて電子ペーパパネル３０を作製し、正常に表示できることを確認した。

本発明の実施例６としては、図３に示す薄膜トランジスタアレイを作製する方法を、図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）用いて説明する。まず、図１２（ａ）に示すように、基板１１にはガラスを用いた。次に、基板１１上の全面にＡｌをスパッタリング法により膜厚３０ｎｍに形成し、フォトリソグラフィ及びウエットエッチングによってゲート電極１２、ゲート配線１３、キャパシタ電極１４及びキャパシタ配線１５をパターニングした。次に、パターニングした各電極及び配線の全面を覆うようにゲート絶縁膜１６を形成した。ゲート絶縁膜１６には、ＳｉＯＮをスパッタリング法により膜厚５００ｎｍで形成した。次に、ゲート絶縁膜１６上に酸化物半導体２１を形成した。酸化物半導体２１には、ＩｎＧａＺｎＯを用いて膜厚２００ｎｍにスパッタリング法により形成し、フォトリソグラフィ及びウエットエッチングによって酸化物半導体２１をパターニングした。次に、酸化物半導体２１の全面を覆うように封止層２２を形成した。封止層２２には、ＳｉＯＮをスパッタリング法により膜厚２００ｎｍで形成した。

次に、図１２（ｂ）に示すように、封止層２２上にレジスト２６を形成した。レジスト２６には、ネガ型を用いて、露光・現像により逆テーパ状にパターニングした。

次に、図１２（ｃ）に示すように、ＣＦ_４ガスを用いて反応性エッチングにより封止層２２をパターニングした。その際、ネガ型のレジスト２６を用いた場合、レジスト２６の形状を逆テーパにすることが容易であり、ひさしの陰の封止層２２はエッチングされずに残る。

次に、図１２（ｄ）に示すように、レジスト２６を残しまま、導電膜２７は、Ｍｏをスパッタリング法により膜厚５０ｎｍで形成し、リフトオフによりパターニングし、ソース電極１７、ソース配線１８、ドレイン電極１９及び画素電極２０を形成した。その際、回り込みの大きい条件で成膜することにより、レジスト２６のひさしの陰の封止層２２上に導電膜２７を重ねることができる。

図１３（ａ）〜（ｃ）の工程は、実施例４と同様の工程を用いて、薄膜トランジスタアレイを作製した。

作製した薄膜トランジスタアレイは、良好なトランジスタ特性を得ることができた。次に、図１４（ｂ）に示すように、薄膜トランジスタアレイとマイクロカプセル３１、対向電極３２及び対向基板３３を有する電子ペーパの前面板とを貼り合わせて電子ペーパパネル３０を作製し、正常に表示できることを確認した。

（ａ）は、本発明の実施の形態に係る薄膜トランジスタアレイを示す概略平面図であり、（ｂ）は、本発明の実施の形態に係る薄膜トランジスタアレイのＡ−Ａ線を示す概略断面図である。 （ａ）は、本発明の実施の形態に係る薄膜トランジスタアレイを示す概略平面図であり、（ｂ）は、本発明の実施の形態に係る薄膜トランジスタアレイのＡ−Ａ線を示す概略断面図である。 （ａ）は、本発明の実施の形態に係る薄膜トランジスタアレイを示す概略平面図であり、（ｂ）は、本発明の実施の形態に係る薄膜トランジスタアレイのＡ−Ａ線を示す概略断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）〜（ｃ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）〜（ｃ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）〜（ｄ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）〜（ｃ）は、本発明の実施の形態に係る薄膜トランジスタアレイの製造方法を示す概略平面図及び概略断面図である。 （ａ）は、本発明の実施の形態に係る薄膜トランジスタアレイを用いた上部画素電極なしの電子ペーパを示す概略断面図であり、（ｂ）は、本発明の実施の形態に係る薄膜トランジスタアレイを用いた上部画素電極ありの電子ペーパを示す概略断面図である。

符号の説明

１０…薄膜トランジスタアレイ、１１…基板、１２…ゲート電極、１３…ゲート配線、１４…キャパシタ電極、１５…キャパシタ配線、１６…ゲート絶縁膜、１７…ソース電極、１８…ソース配線、１９…ドレイン電極、２０…画素電極、２１…半導体層、２２…封止層、２３…層間絶縁膜、２４…開口部、２５…上部画素電極、２６…レジスト、２７…導電膜、３０…電子ペーパパネル、３１…マイクロカプセル、３２…対向電極、３３…対向基板、３４…表示領域

Claims (8)

1. 基板上に形成されたゲート電極と、
   前記ゲート電極に接続されたゲート配線と、
   前記ゲート電極上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたソース電極と、
   前記ソース電極に接続されたソース配線と、
   前記ソース電極に離間して形成されたドレイン電極と、
   前記ドレイン電極に接続された画素電極と、
   前記ソース電極及び前記ドレイン電極間に形成された半導体層と、
   前記半導体層及び前記ゲート絶縁膜上に前記ソース電極、前記ソース配線、前記ドレイン電極及び前記画素電極のパターンと逆のパターンに形成された封止層と、からなる要素をアレイ状に形成したことを特徴とする薄膜トランジスタアレイ。
2. 前記封止層は、前記半導体層上に前記ソース電極、前記ソース配線、前記ドレイン電極及び前記画素電極と一定幅の重なりを有して形成されたことを特徴とする請求項１に記載の薄膜トランジスタアレイ。
3. 請求項１又は２に記載の薄膜トランジスタアレイを備えたことを特徴とする画像表示装置。
4. 請求項３に記載の画像表示装置は、電子ペーパ、液晶表示装置または有機ＥＬ表示装置のいずれかであることを特徴とする画像表示装置。
5. 基板上にゲート電極及びゲート配線を形成し、
   前記ゲート電極及び前記ゲート配線上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に半導体層を形成し、
   前記半導体層及び前記ゲート絶縁膜上に導電膜を形成し、
   前記導電膜上にレジストを形成し、
   前記導電膜をフォトリソグラフィ及びエッチングを行いソース電極、ソース配線、ドレイン電極及び画素電極を形成し、
   前記ソース電極、前記ソース配線、前記ドレイン電極及び前記画素電極を含む全面に封止層を形成し、
   前記レジストを剥離することにより前記封止層をパターニングし、
   少なくとも前記ソース電極、前記ソース配線を覆い、かつ前記画素電極上に開口を有する層間絶縁膜を形成することを特徴とする薄膜トランジスタアレイの製造方法。
6. 基板上にゲート電極及びゲート配線を形成し、
   前記ゲート電極及び前記ゲート配線上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に半導体層を形成し、
   前記半導体層及び前記ゲート絶縁膜上に導電膜を形成し、
   前記導電膜上にレジストを形成し、
   前記導電膜をフォトリソグラフィ及びエッチングを行いソース電極、ソース配線、ドレイン電極及び画素電極を形成し、
   前記レジストにサイドエッチングを行い、前記ソース電極、前記ソース配線、前記ドレイン電極及び前記画素電極を含む全面に封止層を形成し、
   前記レジストを剥離することにより前記封止層をパターニングし、
   少なくとも前記ソース電極、前記ソース配線を覆い、かつ前記画素電極上に開口を有する層間絶縁膜を形成することを特徴とする薄膜トランジスタアレイの製造方法。
7. 基板上にゲート電極及びゲート配線を形成し、
   前記ゲート電極及び前記ゲート配線上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に半導体層を形成し、
   前記半導体層及び前記ゲート絶縁膜上に封止層を形成し、
   前記封止層上にレジストを形成し、
   前記封止層をパターニングし、
   前記封止層を含む前記ゲート絶縁膜上に導電膜を形成し、
   前記レジストを剥離し、前記導電膜をパターニングすることによってソース電極、ソース配線、ドレイン電極及び画素電極を形成し、
   少なくとも前記ソース電極、前記ソース配線を覆い、かつ前記画素電極上に開口を有する層間絶縁膜を形成することを特徴とする薄膜トランジスタアレイの製造方法。
8. 基板上にゲート電極及びゲート配線を形成し、
   前記ゲート電極及び前記ゲート配線上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に半導体層を形成し、
   前記半導体層及び前記ゲート絶縁膜上に封止層を形成し、
   前記封止層上にレジストを形成し、
   前記封止層をパターニングし、
   前記レジストをサイドエッチングし、
   前記封止層を含む前記ゲート絶縁膜上に導電膜を形成し、
   前記レジストを剥離し、前記導電膜をパターニングすることによってソース電極、ソース配線、ドレイン電極及び画素電極を形成し、
   少なくとも前記ソース電極、前記ソース配線を覆い、かつ前記画素電極上に開口を有する層間絶縁膜を形成することを特徴とする薄膜トランジスタアレイの製造方法。