KR101746412B1 - 인쇄가능한 반도체소자들의 제조 및 조립방법과 장치 - Google Patents

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존 에이. 로저스
에티엔 메나드
이건재
강달영
위강 쑨
매튜 메이틀
정타오 주
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/8085—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/80855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/80862—Heat curing
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
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Abstract

본 발명은 인쇄가능한 반도체 소자를 제조하고 기판 표면 상으로 인쇄가능한 반도체 소자를 조립하기 위한 방법 및 장치를 제공한다. 본 발명의 방법, 장치 및 장치 부품은 넓은 범위의 유연한 전자 및 광전자 장치 그리고 중합 재료를 포함하는 기판 상의 장치의 배열 생성이 가능하다. 본 발명은 또한 잡아 늘이거나 압축가능한 반도체 구조물 및 잡아 늘이거나 압축가능한 형태에서 우수한 효율을 보이는 잡아 늘이거나 압축가능한 전자 장치를 제공한다.

Description

인쇄가능한 반도체소자들의 제조 및 조립방법과 장치{METHODS AND DEVICES FOR FABRICATING AND ASSEMBLING PRINTABLE SEMICONDUCTOR ELEMENTS}
본 출원은 2004년 6월 4일, 2004년 8월 11일, 2005년 2월 4일, 2005년 5월 4일에 각각 기록된 미국 임시 특허 출원 제60/577,077, 60/601,061, 60/650,305, 60/663,391 그리고 60/677,617호 상세한 설명에 일치하는 범위 전부를 참조함으로써 결합된 이익을 청구한다.
1994년에 모든 중합체 트랜지스터에 대해 논문에서 처음 증명된 이래로, 플라스틱 기판상에서 유연한 집적 전자 장치를 포함하는 전자 시스템의 잠재적인 새로운 부류에 대단한 관심이 유도되어왔다[Garnier, F., Hajlaoui, R., Yassar, A. and Srivastava, P., Science, Vol.265, 1684-1686]. 최근 유연한 플라스틱 전자 장치를 위한 전도체, 유전체 및 반도체 소자용으로 세로운 용액 처리가 가능한 재료의 개발에 상당한 연구가 진행되고 있다. 그러나, 유연한 전자 제품의 분야에서의 진행은 세로운 용액처리가 가능한 재료의 개발에 있을 뿐만 아니라 세로운 장치 부품의 기하구조, 효율적인 장치 및 장치 부품 처리 방법 및 플라스틱 기판에 적용가능한 고해상도 패턴 기술에 의해 유도된다. 이 같은 재료, 장치 구성 및 제조 방법은 급속히 출현하는 신흥 부류의 유연한 집적 전자 장치, 시스템 및 회로에 있어서 필수적인 역할을 할 것으로 기대된다.
유연한 전자 분야에서의 관심은 대체로 이 기술에 의해 제공된 일부 중요한 이점에 의해 생긴다. 첫째로, 플라스틱 기판 물질의 기계적인 견뢰성은 기계적인 응력에 의해 야기된 손상 및/또는 전자 효율 저하에 영향을 덜 받는 전자 장치를 제공한다. 둘째로, 이러한 기판 물질의 고유한 유연성은 내구성이 약한 종래의 실리콘 계 전자 장치로는 불가능했던 복수의 유용한 장치 형태를을 제공하기 위한 여러 형상으로 집적할 수 있게 한다. 예컨대, 구부릴 수 있는 유연한 전자 장치는 기존의 실리콘 계 기술로 쉽게 얻을 수 없는 전자 종이, 착용가능한 컴퓨터 및 광범위한 고해상 디스플레이와 같은 세로운 장치의 제조를 용이하게 함을 예상할 수 있다. 결과적으로, 공정가능한 부품 물질과 플라스틱 기판 용액의 결합은 큰 기판 영역에 걸쳐 저렴하게 전자 장치를 생성시킬 수 있는 지속적인, 고속의, 인쇄 기술에 의한 제조를 용이하게 한다.
그러나, 우수한 전기적 성능을 나타내는 유연한 전자 장치들의 설계 및 제조에는 여러가지 많은 문제점들이 있다. 첫째로, 종래의 잘 개발된 실리콘계 전자 장치의 제조 방법은 대부분의 플라스틱 재료들과 호환성이 없다. 예컨대, 단결정 실리콘 또는 게르마늄 반도체와 같은 전통적인 고품질의 무기질 반도체 부품들은 대부분의 플라스틱 기판들의 녹는점 또는 분해 온도를 상당히 초과하는 온도(>1000 ℃)에서 박막을 성장시킴으로써 처리된다. 또한, 대부분의 무기질 반도체들은 처리 및 운반을 기초로 한 용액에 허용되는 편의 용매(convenient solution)에는 본질적으로 용해되지 않는다. 둘째로, 많은 비정질의 실리콘, 유기질 또는 혼성 유기질-무기질 반도체들이 플라스틱 기판들 내 혼합으로 융화되며 상대적으로 낮은 온도에서 처리될 수 있다 하더라도, 이들 재료들은 전기적 성능이 좋은 집적 전자 장치들을 제공하는 것이 가능한 전기적 성질을 갖지 않는다. 예컨대, 이들 재료들로 제조된 반도체 소자들을 갖는 박막 트랜지스터는 전계 효과 이동성이 상보적인 단결정 실리콘계 장치들보다 약 3차수 정도 작음을 나타낸다. 이들 한계의 결과에 따라, 유연한 전자 장치는 현재 비발산형 픽셀(non-emissive pixel)로 구성된 능동형 매트릭스의 평판 디스플레이 패널(active matrix flat panel display)을 위한 스위칭 소자 및 발광 다이오드에 사용하는 것과 같은 높은 성능을 요하지 않는 특별한 제품에 한정된다.
최근 전자제품의 적용 범위를 넓게 확장하기 위하여 플라스틱 기판상에서 집적 전자 장치의 전자 성능 확대가 진행되고 있다. 예컨대, 몇몇 세로운 박막 트랜지스터(TFT) 설계들은 플라스틱 기판 재료를 처리하는 공정과 호환성을 나타내며, 비정질 실리콘, 유기질 또는 혼성 유기질-무기질 반도체 소자들을 갖는 박막 트랜지스터보다 상당히 더 높은 장치 성능을 나타낸다. 초고성능 유연한 전자 장치의 하나의 분류로는 비정질 실리콘 박막의 펄스 레이저 어닐링에 의해 제조된 다결정질 실리콘 박막 트랜지스터 소자들을 기초로 한다. 이 유연한 전자 장치의 부류는 장치의 전자 성능 특성을 증대시키나, 펄스 레이저 어닐링의 사용은 이런 장치의 제조의 용이함 및 유연성을 제한함으로써 비용을 상당히 증가시킨다. 고성능의 유연한 전자 장치의 또다른 유망한 세로운 부류는 다수의 매크로 전자장치 및 마이크로 전자장치에 있어서 능동형의 기능성 부품으로서의 나노와이어, 나노리본, 나노입자 및 탄소 나노튜브와 같은 용액처리가 가능한 나노규모의 재료들을 이용한 장치들이다.
개별적 단결정 나노와이어 또는 나노리본의 용도는 향상된 장치 성능 특성을 나타내는 플라스틱 기판상의 인쇄가능한 전자 장치들을 제공할 수 있는 가능한 수단으로 평가되어왔다. 두안(Duan) 등은 반도체 채널로서 복수의 선택적으로 배향된 단결정 실리콘 나노와이어 또는 CdS 나노리본을 갖는 박막 트랜지스터 설계를 제안하였다[Duan, X., Niu, C., Sahl, V., Chen, J., Parce, J., Empedocles, S. and Goldman, J., Nature, Vol.425, pgs, 274-278]. 상기 저자들은 박막 트랜지스터에서의 반도체 소자를 제조하기 위하여, 방향성 정렬 방법(flow-directed alignment method)를 이용하여 두께가 150 nm 이하인 단결정 실리콘 나노와이어 또는 CdS 나노리본이 용액 내에서 분산되며 기판의 표면상에서 혼합되는 이른바 플라스틱 기판상에서 용액 공정과 함께 호환가능한 제조방법을 발표하였다. 상기 저자들에 의해 제공된 광학 현미경 사진은 상기에 나타낸 제조 공정은 실질적으로 평행한 배향 및 500 ~ 1000 nm 떨어진 곳에서 나노와이어 또는 나노리본을 제조함을 제안한다. 비록 상기 저자들이 개별적으로 나노와이어 또는 나노리본에 대한 상대적인 고진성의 전계 효과성 이동도를 발표하였지만(≒ 119 cm2V-1s-1), 총 장치 전계 효과성 이동도는 최근 두안 연구진에 의해 발표된 상기 진성의 전계 효과성 이동도 수치보다 "근사적으로 2차수 정도 작게" 결정되고 있다[Mitzi, D.B, Kosbar, L.L., Murray, C.E., Copel, M. Afzali, A., Nature, Vol.428, 299-303]. 이 장치 전계 효과성 이동도는 종래의 단결정 무기질 박막 트랜지스터의 장치 전계 효과성 이동도보다 몇 차수의 크기가 더 작아, 두안 연구진에서 발표한 방법 및 장치 형태를 사용하여 개별 나노와이어 또는 나노리본을 정렬, 밀집 포장 및 전기적인 접촉을 함에 있어서 실질적인 도전이 될 수 있다.
다결정 무기질 반도체 박막의 선구자로서 나노결정 용액의 사용은 더 높은 장치 성능 특성을 나타내는 플라스틱 기판상에 인쇄가능한 전자 장치를 제공하는 바람직한 방법으로써 또한 발표되고 있다. 리들리 연구진(Ridley et al.)은 전계효과용 트랜지스터를 위한 반도체 소자를 제공하기 위하여 2 nm의 크기를 갖는 용액 카드뮴 셀레나이드 나노결정들을 플라스틱이 호환할 수 있는 온도에서 처리되는 용액처리 제조방법을 발표하였다. 상기 저자들은 카드뮴 셀레나이드의 나노결정 용액에서의 낮은 온도 입자 성장은 수많은 나노결정을 포함하는 단결정 영역을 제공한다. 비록 리들리 연구진이 유기질 반도체 소자를 갖는 유사한 장치와 관련된 향상된 전자적 성질을 발표하였으나, 이 기술에 의해 성취된 상기 장치 이동도(≒ 1 cm2V-1s-1)는 종래의 단결정 무기질 박막 트랜지스터의 장치 전계 효과성 이동도보다 몇 차수의 크기가 더 작다. 상기 장치 형태 및 리들리 연구진의 제조방법에 의해 성취된 상기 전계 효과성 이동도의 한계는 개별적인 나노입자들 간에 생성되는 전기적 접촉으로부터 일어날 수 있다. 특히, 나노결정 용액을 안정화하며 응집작용을 막기 위한 유기질 말단기의 사용은 우수한 장치 전계 효과성 이동도를 제공하는데 필수적인 인접한 나노입자들 간의 전기적 접촉을 적절히 생성시키는 것을 방해할 수 있다.
두안 연구진 및 리들리 연구진이 플라스틱 기판상에 박막 트랜지스터를 제조하는 방법을 제공하였으나, 상기 제안된 장치 형태들은 전극, 반도체 및/또는 유전체와 같은 기계적으로 딱딱한 장치 부품들을 포함하는 트랜지스터였다. 좋은 기계적 성질을 가진 플라스틱 기판의 선택은 구부러지거나 뒤틀린 배향에서 수행할 수 있는 전자 장치를 제공할 수 있으나, 이런 변형은 개별적인 딱딱한 트랜지스터 장치 부품들에 기계적인 변형을 생성시킬 수 있다. 이 기계적 변형은 예를 들면, 분해함으로써 개별적인 부품들에 손상을 유발시킬 수 있으며, 또한 장치 부품들 사이의 전기적 접촉을 줄이거나 중단시킬 수 있다.
전술한 것으로부터 플라스틱 기판상에 집적 전자 반도체를 포함하는 장치를 제조하기 위한 최신기술의 방법 및 장치 형태가 현재 필요하다고 판단될 것이다. 우수한 전기적 특성을 가지는 인쇄가능한 반도체 소자는 플라스틱 중합체 기판 상의 조립과 호환되는 온도에서 효과적인 장치 제조를 할 수 있도록 하기 위해 필요하다. 게다가, 플라스틱 기판의 대면적 상으로 반도체 재료를 인쇄하는 방법은 넓은 기판 영역에 걸쳐 복합 집적 전자 회로의 지속적인, 고속의 인쇄를 할 수 있도록 하기 위해 필요로 한다. 결과적으로, 굴곡 또는 변형된 장치 배향 내에서 우수한 전자의 실행이 가능한 충분히 유연한 전자 장치는 유연한 넓은 범위의 세로운 전자 장치를 용이하도록 하기 위해 필요로 한다.
본 발명은 플라스틱 기판과 같은 기판 표면 상에, 반도체를 포함하는 전자 장치와 같은 구조물 및/또는 장치를 제조하기 위한 방법, 장치 및 장치 부품을 제공한다. 특히, 본 발명은 유연한, 저렴한 인쇄 방법에 의해 전자 장치, 광전자 장치 및 다른 기능적인 전자 조립 제조를 위한 인쇄가능한 반도체 소자를 제공한다. 본 발명의 목적은, 인쇄 기술의 범위를 통해 기판 표면 상에 고정밀 조립을 할 수 있는, 대략 수나노미터의 10s ~ 대략 수센티미터의 10s의 선택된 물리적 범위를 가지는 단일의 단결정 무기질 반도체와 같은 반도체 소자를 제조하기 위한 방법 및 장치를 제공하는 것이다. 본 발명의 다른 목적은, 큰 기판 영역에 걸쳐 우수한 배치 정밀도 및 패턴 정확도를 제공하는 건식 전사 접촉 인쇄 및/또는 용액 인쇄 기술을 사용한 인쇄가능한 반도체 소자들을 조립 및/또는 패턴하기 위한 방법을 제공하는 것이다. 본 발명의 또 다른 목적은, 전계 효과성 이동도, 역치 전압 및 on-off 비와 같은 우수한 전자 효율 특성을 보이는 인쇄가능한 반도체 소자가 구비된 플라스틱 기판, 특히 충분히 유연한 박막 트랜지스터로 지지되는 하나 이상의 인쇄가능한 반도체 소자를 포함하는 우수한 전자 효율 집적 전자 및/또는 광전자 장치를 제공하는 것이다.
본 발명의 한가지 양상은, 인쇄가능한 반도체 소자와 같은 하나 이상의 인쇄가능한 부품을 가지는 고효율 전자 및/또는 광전자 장치 또는 장치 부품 제조의 방법을 제공하는 것이다. 본 발명의 방법에 의해 제조될 수 있는 전자 및 광전자 장치는, 트랜지스터, 다이오드, 발광 다이오드(LEDs), 레이저, 유기질질 발광 다이오드(OLEDs), 마이크로일렉트로메케니컬 시스템(MEMS) 및 나노일렉트로메케니컬 시스템(NEMS)를 포함하며 이로 제한된다. 특히, 본 발명은 종래의 고온 공정 방법에 의해 제조된 단결정 반도체 기반 장치에 필적하는 효율특성을 보이는 전자 및/또는 광전자 장치 또는 장치 부품 내로 인쇄 기술을 통해 반도체 소자 및/또는 다른 장치 부품을 조립하는 방법을 제공한다.
플라스틱 기판 및 반도체 기판과 같은 저 용해 또는 분해 온도를 가지는 기판 상에서의 장치 제조에 유용한 본 발명의 하나의 실시형태에서, 본 발명의 방법은 (1) 하나 이상의 개별적 고품질 반도체 소자들을 형성하는 단계 및 (2) 기판 표면 상에 이들 반도체 소자들 및 다른 장치 부품을 조립 및/또는 패턴하는 단계의 개별적인 실행 제조 단계:를 포함한다. 예를 들면, 본 발명은 개별적인, 고품질 인쇄가능한 무기질 반도체가 고온 (> 섭씨 1000도) 막 성장, 도핑 및 다른 공정 기술과 같은 종래의 고온 공정 방법에 의하여 제조된 벌크 단결정 무기질 반도체 재료의 마스킹 및 에칭에 의해 생성되는 방법을 포함한다. 제조 이후, 그러한 인쇄가능한 무기질 반도체는 상대적으로 저온(< 대략 섭씨 400도)에서 실행될 수 있는 인쇄 기술에 의해 하나 이상의 기판 표면 상으로 조립된다. 개별적으로 실행가능한 표본 및 패턴/조립 단계를 가지는 것의 이점은, 각 단계가 개별적으로 실행가능한 각 제조 단계의 효율, 유연성 및 유용성을 최적화하는 온도 및 주변 오염 레벨(즉, 만약 무균실 조건이 필요하다면)과 같은 주변 조건에서 실행될 수 있다는 점이다. 예를 들면, 반도체 재료가 고온에서 제조되도록 하는 본 발명은 고품질 단결정 반도체를 생성시키는데 필요하다. 그러나 반도체 소자 패턴 및/또는 조립은 플라스틱 기판과 같은 낮은 용해 또는 분해 온도를 가지는 기판 상에서의 장치 제조에 긍정적인 실질적으로 더 낮은 온도에서 그 후에 실시될 수 있다. 이런 식으로, 고효율 장치는 기판 표면의 상당한 용해, 변형 또는 손상 없이 기판 표면의 넓은 범위 상에서 제조될 수 있다. 반도체/장치 조립으로부터 반도체 제조를 분리시키는 것의 다른 이점은, 반도체 소자들을 기판의 대면적 상에서 무균실 조건을 필요로 하지 않고 지속적인, 고속의 장치 제조와 호환되는 건식 전사 및 용액 인쇄 기술과 같은 저비용의 넓은 범위와 유연한 조립 방법에 의해 얻어질 수 있는 고효율 장치 및 장치 부품 내로 집적한다는 점이다. 본 발명의 이러한 양상의 맥락에서, 본 방법은 반도체 웨이퍼, 예컨대, 실리콘 웨이퍼 또는 GaAs 웨이퍼와 같은 플라스틱 기판 및 비-플라스틱 기판을 포함하는 사실상 모든 재료를 포함하는 기판 상에서의 인쇄와 호환된다.
다른 양상에서, 본 발명은 집적을 위해 고효율 전기 및 광전자 장치와 장치 부품 내로 인쇄가능한 반도체 소자를 제공한다. 본 발명의 맥락에서, 용어 "인쇄가능한"은 기판을 고온에(즉, 섭씨 400도 이하의 온도에서) 노출시키지 않고 기판 상으로 또는 내로 전사되고, 조립되고, 패턴되고, 조직화되고/되거나 집적될 수 있는 재료, 구조물, 장치 부품 및/또는 집적된 기능의 장치에 관한 것이다. 본 발명의 인쇄가능한 반도체는 건식 전사 접촉 인쇄 및/또는 용액 인쇄 방법에 의해 기판 표면 상으로 조립되고/되거나 집적될 수 있는 반도체 구조물을 포함할 수 있다. 본 발명의 실례가 되는 반도체 소자들은 단결정 실리콘 웨이퍼, SOI(Silicon On Insulator) 웨이퍼, 다결정 실리콘 웨이퍼 및 GaAs 웨이퍼를 포함하지만 그로 한정되지는 않는 무기질 반도체 재료의 범위의 "하향식(top down)" 공정에 의해 제조될 수 있다. 고품질 반도체 웨이퍼, 예컨대, 종래의 고온 증기 증착 공정 기술을 사용해 생성된 반도체 웨이퍼로부터 파생된 인쇄가능한 반도체 소자는, 나노결정 및 나노와이어를 형성하기 위한 종래의 기술과 같은 "상향식(bottom up)" 공정 기술을 사용하여 마련된 재료보다 더 우수한 결정체의 순도와 범위를 가지는 이들 재료 때문에, 우수한 전자 효율을 필요로 하는 제품에게 유용하다. 본 발명의 "하향식(top-down)" 공정에 의해 제공된 다른 이점은, 일반적으로 나노와이어 및 나노입자 제조를 위해 사용된 "상향식(bottom-up)" 공정 방법과 달리, 바람직하게 정의된 배향과 패턴으로 제조될 수 있는 인쇄가능한 반도체 소자들 및 인쇄가능한 반도체 소자들의 배향이다. 예컨대, 반도체 소자는 트랜지스터 배향이나 다이오드 배향과 같은, 기능적인 장치나 기능적인 장치의 배향에서 이들의 소자의 최종적인 위치 및 공간의 배향에 직접적으로 상응하는 위치나 공간의 배향을 가지는 배향에서 제조될 수 있다.
인쇄가능한 반도체 소자는 리본(또는 띠), 디스크, 작은 판, 블럭, 기둥, 원통 또는 이들 형상의 모든 조합과 같 넓은 범위의 형상을 가지는 단일의, 단결정 무기질 반도체 구조물을 포함할 수 있다. 본 발명의 인쇄가능한 반도체 소자들은, 예컨대, 두께가 대략 10 나노미터 ~ 100 마이크론, 폭이 대략 50 나노미터 ~ 1 밀리미터 그리고 길이가 대략 1 마이크론 ~ 1 밀리미터인 넓은 범위의 물리적 치수를 가질 수 있다. 두께가 대략 10 나노미터보다 크고 폭이 대략 500 나노미터보다 큰 반도체 소자들의 사용은, 이들 치수가 대략 100 cm2 V-1 s-1 보다 크고, 바람직하게는 대략 300 cm2 V-1 s-1 보다 크거나 같은, 더 바람직하게는 대략 800 cm2 V-1 s-1 보다 크거나 같은인 장치 전계 효과성 이동도를 가지는 박막 트랜지스터와 같은 우수한 전자 효율을 보이는 전자 장치를 제공할 수 있으므로 일부 제품에게 바람직하다. 게다가, 대략 10 나노미터 보다 크거나 같은 폭을 가지는 반도체 소자는 우수한 배치 정밀도와 패턴 정확도와 함께 인쇄 기술의 범위에 의해 기판 상에서 조립될 수 있다.
본 발명의 인쇄가능한 반도체 소자는 또한 인쇄가능한 반도체 소자를 반도체 웨이퍼와 같은 모체 기판으로 기계적으로 결합시키는 정렬 유지 소자와 함께 제공될 수 있다. 정렬 유지 소자는 전사, 조립 및/또는 집적 공정 단계 중에 선택된 배향 및/또는 인쇄가능한 반도체 소자의 위치를 유지하는데 유용하다. 정렬 유지 소자는 또한 전사, 조립 및/또는 집적 공정 단계 중에 반도체 소자의 선택된 패턴을 정의하는 복수의 반도체 소자의 상대적인 위치 및 배향을 유지하는데 유용하다. 본 발명의 방법에서, 정렬 유지 소자는 유사한 전사 장치의 표면 접촉과 함께 인쇄가능한 반도체 소자의 접촉(및 접착) 중에 선택된 위치 및 배향을 지속시킨다. 본 발명의 이러한 양상에 따라 유용한 정렬 유지 소자는, 유사한 전사 장치의 이동 중에 인쇄가능한 반도체 소자의 선택된 위치 및 배향의 상당한 변화없이도 인쇄가능한 반도체 소자들로부터 이탈시킬 수 있다. 이탈은 일반적으로 전사 장치의 이동 중에 정렬 유지 소자의 분열 또는 해체에 의해 얻어질 수 있다.
본 발명의 한 실시형태에서, 인쇄가능한 반도체 소자는 넓은 말단과 좁은 중심 영역으로 특징 지어지는 땅콩 형상을 가진다. 본 실시형태에서, 정렬 유지 소자는 넓은 말단 아래쪽 불완전 등방성 에칭과 중심 영역 아래쪽 완전 등방성 에칭에 의해 제공된다. 이 공정은 모체 기판에 연결된 반도체 소자를 반도체 소자의 각 말단에 상응하는 두 지점으로 이끈다. 다른 실시형태에서, 인쇄가능한 반도체 소자는 중심 세로축을 따라 뻗어있는 리본 형상을 가진다. 본 실시형태에서 정렬 유지 소자는 모체 기판 쪽으로 세로축을 따라 리본의 양 말단에 연결된다. 각 실시형태에서, 두 개의 정렬 유지 소자들의 분열 및 모체 기판으로부터의 인쇄가능한 반도체 소자의 해체의 결과, 리본 형상 또는 땅콩 형상을 한 반도체 소자를 전사 장치의 이동 및 의 전사 장치의 접촉 표면 쪽으로 바인딩(binding)한다.
본 발명의 인쇄가능한 반도체 소자는 고도의 정밀도와 함께 선택되는 폭, 높이, 두께, 표면 거칠기, 및 편평도와 같은 개별적으로 선택적인 물리적 치수를 가진다. 실례가 되는 실시형태에서, 인쇄가능한 반도체 소자의 물리적 치수는 대략 5% 이내로 선택될 수 있다. 고도로 획일하게 선택된 물리적 치수를 가지는 많은 수의 인쇄가능한 반도체 소자는 본 발명의 방법을 사용하여 제조될 수 있다. 실례가 되는 한 실시형태에서, 많은 수의 인쇄가능한 반도체 소자는 대략 1% 이내로 변경된 물리적 치수를 가지는 것으로 제조될 수 있다. 그러므로 본 발명은, 나노와이어 생성의 종래 방법에 비해 상당한 크기 및 형상의 구분없이 인쇄가능한 반도체 소자를 제공한다. 본 접근법의 상당한 이점은, 본 발명의 인쇄가능한 반도체 소자 집적 구조물 및 장치가 반도체 소자의 크기 및 형상에서의 확산을 허용하도록 형성될 필요가 없다는 점이다. 일부 실시형태에서, 본 발명의 인쇄가능한 반도체 소자는, 매우 낮은 표면 거칠기, 예컨대, 대략 0.5 나노미터 제곱 평균 이하의 표면 거칠기를 갖는다. 본 발명의 인쇄가능한 반도체 소자는 하나 이상의 편평한 표면을 가질 수 있다. 편평한 표면은 도체, 반도체 및/또는 유전체 부품와 같은 다른 장치 부품와 함께 경계면을 확립하는데 유용하기 때문에 본 구성은 일부 장치 제조 제품에 유용하다.
나아가, 내용의 본 방법 및 조성은 고품질 반도체 재료를 포함하는 인쇄가능한 반도체 소자를 제공한다. 고효율 전기 장치 제조에 유용한 일부 실시형태에서, 인쇄가능한 반도체 소자는 고온 공정 기술을 통해 제조되는 종래의 반도체 웨이퍼 재료의 대략 1000 또는 미만의 계수와 함께 순도를 가진다. 예를 들면, 본 발명은 5 ~ 25 ppma(parts per million atoms) 미만의 산소 순도, 100만 원자 당 대략 1 ~ 5 ppma 미만의 탄소 순도를 가지며, 대략 1 ppma 이하의 중금속 순도, 바람직하게는 일부 제품을 위해 대략 100 ppba(parts per billion atoms) 이하, 더 바람직하게는 일부 제품을 위해 대략 1 ppba 이하의 순도를 가진다. 반도체 재료 내 중금속의 존재가 그들의 전기적 특성을 극심하게 저하시킬 수 있으므로, 낮은 레벨(예컨대, 대략 1 ppma 미만)의 중금속 순도를 가지는 인쇄가능한 반도체 소자는 우수한 전자 효율을 필요로 하는 제품 및 장치를 위해 유용하다.
게다가, 본 발명의 일부 양상의 인쇄가능한 반도체 소자는, 예컨대, 그들의 영역에 걸쳐 대략 변화율 5% ~ 10% 이하의 매우 낮은 저항 변화율을 가진다. 본 발명의 이러한 양상은 나노와이어 및 나노결정 재료와 같은 "상향식" 공정 기술로부터 파생된 종래의 반도체 재료에 관해 강화된 도핑 획일성을 제공한다. 더욱이, 본 발명의 인쇄가능한 반도체 소자는, 예컨대, 500 전위(轉位)/cm2 미만인 매우 적은 전위를 보이는 반도체 재료를 포함할 수 있다. 고품질 반도체 재료를 포함하는 반도체 소자의 사용은 우수한 전자 효율을 필요로 하는 장치 제조 제품에 유용하다.
게다가, 내용의 본 발명 및 조성은 고도로 획일적인 조성을 가지는 인쇄가능한 반도체 소자를 제공한다. 본 맥락에서, 획일한 조성은 순도, 불순물 농도, 불순물 공간의 분배 및 결정체의 범위에 대하여 각각에 대한(piece-to-piece) 획일성에 관한 것이다. 본 발명의 인쇄가능한 반도체 소자들의 조성에 관한 고순도 및 우수한 획일성은, 나노와이어 및 나노결정 재료와 같은 "상향식" 공정 기술로부터 파생된 종래의 반도체 재료에서 제조된 장치에 관해 강화된 신뢰성을 보이는 기능적인 장치를 제공한다.
본 발명의 인쇄가능한 반도체 소자는, 바람직하게는 마이크로리본의 상측 또는 하측의 표면과 같은 적어도 하나의 매끄러운 표면을 가지고, 바람직하게는 10 나노미터 미만의 평균 표면 위치에서 편차를 보이며, 더 바람직하게는 일부 제품을 위해 1 Augstrom 미만의 평균 표면 위치에서 편차를 보인다. 본 발명의 인쇄가능한 반도체 소자의 매끄러운 표면은 집적된 전자 장치 또는 광전자 장치 내에서 다른 장치 부품와 함께 확립될 수 있는 효과적인 전기 접촉 및/또는 물리적 집적을 허용한다.
선택적으로, 본 발명의 인쇄가능한 반도체 소자는, 유전체 구조물, 도체 구조물(예컨대, 전극), 부가적인 반도체 구조물 또는 이들의 모든 결합과 같은 하나 이상의 부가적인 구조물와 작동가능하게 연결된 반도체 구조물이 구비된 복합 반도체 소자를 포함할 수 있다. 인쇄가능한 복합 반도체 소자는 복합 전자 또는 광전자 장치로 용이하고 효율적으로 집적될 수 있는 재료 및 장치 부품을 제공한다. 게다가, 본 발명의 조립 방법은, 근접한 소자가 서로 가까운, 예컨대, 100 나노미터 ~ 1 마이크론으로 서로 가까운 배향 조합에서 제공될 수 있는 인쇄가능한 반도체 소자를 제공한다.
본 발명의 실시형태는, 반도체 및 유전체 부품이 단일 인쇄 단계 내에서 조립될 수 있고, 인슐레이터 형태가 게이트 전극에서부터 반도체 소자 또는 소스 및 드레인 전극까지의 매우 낮은 전기 전류의 누설을 보임으로 인해 단일 구조물의 사용이 반도체 및 유전체 부품 모두를 포함하므로, 고효율 박막 트랜지스터의 조립에 있어 특히 유용하다. 다른 실시형태에서, 본 발명의 인쇄가능한 반도체 소자는 기판 표면 상으로 용이하게 합병될 수 있는 다이오드, LED, 트랜지스터 및 OLED와 같은 집적된 기능적인 장치를 포함할 수 있다.
본 발명의 방법 및 조성은, 나노와이어 및 나노결정과 같은 "상향식" 공정 기술에 의해 생성된 반도체 재료 기반 장치에 관한 강화된 신뢰성을 보이는 기능적인 장치의 제조를 용이하게 하는 공정 플랫폼을 제공한다. 본 맥락에서, 신뢰성은 확장된 작동 기간에 걸쳐 우수한 전자 특성을 보이기 위한 기능적인 장치의 성능을 나타내고, 본 발명의 방법 및 조성을 사용하여 제조된 장치의 총체의 전기적 특성에 관한 각각에 대한(piece-to-piece) 획일성을 나타낸다. 예를 들면, 본 발명의 장치는 매우 획일한 역치 전압(예컨대, 0.08V 미만의 표준 편차) 및 매우 획일한 장치 이동도(예컨대, 대략 13% 미만의 표준 편차)을 보인다. 이는 나노와이어 기반 장치에 걸쳐 역치 전압의 획일성 및 장치 이동도에 있어 각각 대략 40의 계수 및 대략 8의 계수의 개선을 나타낸다. 본 발명의 기능적인 장치의 예외적인 신뢰성은, 본 발명의 인쇄가능한 반도체 소자를 사용하여 이루기 쉬운 조성의 고도의 획일성 및 물리적 치수에 의해, 적어도 일부분 제공될 수 있다.
다른 양상에서, 본 발명은 제1 전극, 제2 전극 및 상기 제1 및 제2 전극과 전기적인 접촉을 하여 위치한 인쇄가능한 반도체 소자를 포함한 전기 장치를 제공한다. 우수한 전기 장치 효율을 필요로 하는 제품에 유용한 한 실시형태에서, 인쇄가능한 반도체 소자는 상기 제1 및 제2 전극 사이에서 대략 20% 보다 크거나 같은, 바람직하게는 일부 제품을 위해 바람직하게는 50% 보다 크거나 같은, 더 바람직하게는 일부 제품을 위해 80% 보다 크거나 같은 충진율을 제공하는 물리적 치수와 형상을 가지는 단일의 무기질 반도체 구조물을 포함한다. 선택적으로, 본 발명의 전기 장치는, 예컨대, 실질적으로 세로로 배향되고, 선택적으로 서로 물리적인 접촉이 없는 부가적인 인쇄가능한 반도체 소자를 더 포함할 수 있다. 중요하게는, 본 발명의 복수의 인쇄가능한 반도체 소자들은, 빽빽하게 패킹된 나노와이어 배향을 포함하는 시스템에 비해 큰 충진율(예컨대, 20%, 50% 또는 80% 보다 크거나 같은) 및 우수한 전자 효율을 제공하는 방법으로 장치 또는 장치 배향에 구성될 수 있다. 한 실시형태에서, 인쇄가능한 반도체 소자는 대략 500 나노미터 보다 크거나 같은 크기의 횡단면을 적어도 하나 포함한다. 한 실시형태에서, 인쇄가능한 반도체 소자는 대략 10 보다 작거나 같은, 바람직하게는 일부 제품을 위해 1.5 보다 작거나 같은 길이 대 폭의 비를 가진다. 한 실시형태에서, 인쇄가능한 반도체 소자는 대략 0.1 보다 작거나 같은, 바람직하게는 일부 제품을 위해 0.01 보다 작거나 같은 두께 대 폭의 비를 가진다.
본 발명의 이러한 양상은, 트랜지스터, 다이오드, 광전지 장치, LED와 같은, 제1 전극, 제2 전극과 상기 제1 및 제2 전극과 전기적인 접촉을 하여 위치한 복수의 인쇄가능한 반도체 소자들을 포함하는 전기 장치의 배향을 더 포함한다. 한 실시형태에서, 전기 장치의 배향은 20개 보다 크거나 같은 인쇄가능한 반도체 소자, 바람직하게는 일부 제품을 위해 50개 보다 크거나 같은 인쇄가능한 반도체 소자, 더 바람직하게는 일부 제품을 위해 100개 보다 크거나 같은 인쇄가능한 반도체 소자를 포함한다. 우수한 전기 장치 효율을 필요로 하는 제품에 유용한 한 실시형태에서, 인쇄가능한 반도체 소자는 상기 제1 및 제2 전극 사이에서 대략 20% 보다 크거나 같은, 바람직하게는 일부 제품을 위해 바람직하게는 50% 보다 크거나 같은, 더 바람직하게는 일부 제품을 위해 80% 보다 크거나 같은 충진율을 제공한다. 인쇄가능한 반도체 소자는, 상기 제1 및 제2 전기적 접촉의 가장 가까운 지점과 연결된 축을 따라 뻗어있는 선택된 정렬 축과 같은, 선택된 정렬 축에 관해 실질적으로 세로로 배향될 수 있다. 한 실시형태에서, 인쇄가능한 반도체 소자의 상대적인 위치 및 배향은 대략 5 마이크론 이내로 선택된다. 반도체 소자의 말단부터 말단까지 우수한 인쇄 정합(整合)을 제공하는 한 실시형태에서, 상기 인쇄가능한 반도체 소자 각각은 길이를 확장시키고 제1 및 제2 말단으로 종결된다. 본 실시형태에서, 상기 인쇄가능한 반도체 소자의 제1 말단은 제1 전극의 5 마이크론 이내에 위치하고, 상기 인쇄가능한 반도체 소자의 제2 말단은 상기 제2 전극의 5 마이크론 이내에 위치한다. 한 실시형태에서, 복수의 인쇄가능한 반도체를 포함하는 본 발명의 전기 장치의 배향은 실질적으로 세로로 배향되었지만 서로 물리적으로 접촉하지 않고(즉, 오버랩되지 않는), 제1 및 제2 전극과 전기적으로 접촉하는 구성으로 제공된다. 한 실시형태에서, 전기 장치의 배향 내에서 인쇄가능한 반도체 소자의 평균 길이, 평균 폭 및/또는 평균 두께 같은 적어도 한 개의 물리적 치수는 대략 10% 미만, 바람직하게는 일부 제품을 위해 대략 5% 미만으로 변경시킨다. 본 실시형태에서, 배향 내의 인쇄가능한 반도체 소자는 서로가 크게 변경되지 않는(즉, 대략 1% 미만) 평균 길이, 평균 폭 및/또는 평균 두께와 같은 선택된 물리적 치수를 가진다.
다른 양상에서, 본 발명은 인쇄가능한 반도체 소자를 제공한다. 한 실시형태에서, 본 발명의 트랜지스터는 소스 전극, 인쇄가능한 반도체 소자, 게인 전극 및 게이트 전극을 포함한다. 본 구성에서, 소스 전극 및 게인 전극은 둘 다 인쇄가능한 반도체 소자와 전기적으로 접촉하고 그에 의해 분리되며, 게이트 전극은 유전체에 의해 인쇄가능한 반도체 소자로부터 분리된다. 인쇄가능한 반도체 소자는 대략 50 나노미터 보다 크거나 같은, 바람직하게는 일부 제품을 위해 100 나노미터 보다 크거나 같은, 더 바람직하게는 일부 제품을 위해 200 나노미터 보다 크거나 같은 두께를 갖는 단일 결정질의 무기질 반도체 구조물을 포함할 수 있다. 본 발명은 또한 소스 및 드레인 전극과 접촉하는 복수의 인쇄가능한 반도체 소자를 포함한다. 단일 트랜지스터 내 복수의 인쇄가능한 반도체 소자의 사용은, 전계 효과 트랜지스터 내의 소스, 드레인 및 게이트 전극 그리고 유전체와 같은 다양한 장치 부품을 위해 모든 위치의 정밀도 허용오차를 감소시킬 수 있으므로 일부 제품에서 유용할 수 있다. 본 발명은 또한 인쇄가능한 반도체 소자가 잡아 늘이거나 압축가능한 반도체 소자인 실시형태를 포함한다. 본 발명의 트랜지스터에서 하나 이상의 잡아 늘이거나 압축가능한 반도체 소자의 사용은 우수한 장치 효율 및 굴곡시킨, 인장된 또는 변형시킨 장치 배향에서 기계적인 견뢰성을 제공하기 때문에 유용하다.
다른 실시형태에서, 본 발명은 폴리미드, 폴리카보네이트 또는 마일라(Mylar) 기판과 같은 플라스틱 기판과의 물리적 접촉에서 및/또는 접촉으로 지지되는 고효율 트랜지스터를 제공한다. 본 발명의 본 실시형태의 트랜지스터는 실리콘 또는 게르마늄과 같은 단결정 무기질 반도체 구조물을 포함하는 인쇄가능한 반도체 소자를 포함할 수 있다. 그러한 장치 구성은 전계 효과성 이동도, 역치 전압, 스위칭 주파수 및 on-off 비와 같은 우수한 장치 효율 특성을 보인다. 실례과 되는 실시형태에서 플라스틱 기판 상의 박막 트랜지스터는 종래의 고온 공정 방법에 의해 제조된 결정질 반도체를 포함하는 반도체 소자를 가지는 트랜지스터의 장치 전계 효과성 이동도, 예컨대, 300 cm2 V-1 s-1 보다 크거나 같은, 더 바람직하게는 800 cm2 V-1 s-1 보다 크거나 같은 장치 전계 효과성 이동도에 필적하는 장치 전계 효과성 이동도를 가진다. 다른 실시형태에서, 본 발명은 대략 최대 280 MHz의 주파수에서의 작동과 같은 고주파수 작동이 가능한 단결정 실리콘의 인쇄가능한 반도체 소자를 포함하는 Si-MOS 트랜지스터를 제공한다.
다른 실시형태에서, 본 발명은 인쇄가능한 반도체 소자를 포함하는 상보적인 금속 산화 반도체 회로를 제공한다. 예를 들면, 두 개의 고도로 P (또는 N) 타입 도핑된 영역 사이에서 가볍게 N (또는 P) 타입 도핑된 영역이 구비된 인쇄가능한 반도체 소자는 CMOS 회로를 형성하기 위해 사용되었다. 이 성능은 NMOS 기술에 대해 훨씬 더 적은 전력 소실을 가지는 CMOS 기술과 같은 저 전력 소비를 필요로 하는 제품에 있어 특히 흥미롭다. 게다가, CMOS 기술은 정적 전력 소실이 없고, 따라서 본 기술은 특히 전지가 작동되는 전자 시스템에 적합하다. 결과적으로, CMOS 기술을 사용한 회로 디자인은 다른 반도체 기술보다 일반적으로 더 작고 쓸모 있으며, 따라서 표면 영역당 더 많은 장치가 집적될 수 있다.
한 실시형태에서, 본 발명의 이러한 양상의 트랜지스터의 유전체 및 반도체 부품은 획일한 복합 인쇄가능한 반도체 소자를 포함할 수 있다. 선택적으로, 본 발명의 이러한 양상의 트랜지스터의 유전체, 게이트 전극 및 반도체 소자는 단일 복합 인쇄가능한 반도체 소자를 포함할 수 있다. 매우 낮은 누출을 보이는 박막 트랜지스터 내에서 매우 고품질의 유전체 - 반도체 경계면을 제공할 수 있으므로 집적된 반도체 및 인슐레이터 구조물이 구비된 복합 인쇄가능한 반도체 소자의 사용은 일부 제품을 위해 바람직하다. 게다가, 집적된 반도체 및 인슐레이터 구조물이 구비된 복합 인쇄가능한 반도체 소자의 사용은 또한 박막 트랜지스터 내에서 유전 층을 집적하기 위한 회전 주조 단계를 필요로 하지 않는 장치 부품의 효율적인 조립을 위해 제공한다.
다른 실시형태에서, 본 발명은 분열 없이 상당한 변형을 견딜 수 있는 잡아 늘이거나 압축가능한 반도체 소자를 제공한다. 본 발명의 잡아 늘이거나 압축가능한 반도체 소자는, 대략 0.5% 보다 크거나 같은, 바람직하게는 1% 보다 크거나 같은, 더 바람직하게는 2% 보다 크거나 같은인 변형과 같은 상당한 변형을 겪는 중에서조차 우수한 전자 효율을 보일 수 있다. 일부 제품에 우수한 본 발명의 잡아 늘이거나 압축가능한 반도체 소자는 또한 유연성이 있으며, 따라서 하나 이상의 축을 따라 상당히 연신시키고, 굴곡시키고, 구부리거나 변형시킬 수 있다. 유연한 잡아 늘이거나 압축가능한 반도체는 또한 굴곡, 확장, 수축, 구부러진 및/또는 변형된 상태에 있을 때 우수한 전자 효율을 보일 수 있다. 본 발명의 잡아 늘이거나 압축할 수 있고 유연한 반도체 소자는 인쇄가능할 수 있고, 작동가능하게 유전체, 전극 및 다른 반도체와 같은 다른 장치 부품에 연결된 반도체 구조물이 구비된 복합 반도체 소자를 포함할 수 있다. 본 발명은 트랜지스터, 다이오드, LED, OLED, 레이저, 마이크로 및 나노 전기기계 장치와 같은 잡아 늘이거나 압축가능할 수 있고/있거나 유연한 반도체 소자를 가지는 넓은 범위의 전자 및/또는 광전자 장치를 포함한다.
본 발명의 잡아 늘이거나 압축가능한 반도체 소자는 지지 표면이 구비된 유연한 기판 및 곡면을 이루는 내표면이 구비된 인쇄가능한 반도체 구조물을 포함한다. 본 실시형태에서, 반도체 구조물의 곡면을 이루는 내표면의 적어도 일부는 유연한 기판의 지지 표면에 접착된다. 본 발명에 유용한 곡면을 이루는 내표면이 구비된 실례가 되는 반도체 구조물은 구부러진 반도체 기판을 포함한다. 본 설명의 맥락에서, "구부러진 반도체 구조물"는 힘의 제품에서 생긴 곡면을 이루는 형태를 가지는 반도체를 나타낸다. 구부러진 반도체 구조물은 하나 이상의 접힌 영역을 가질 수 있다. 구부러진 반도체 구조물은 감긴 형태나 주름진 형태에서 나타날 수 있다. 구부러진 반도체 구조물와 같은 곡면을 이루는 내표면을 갖는 반도체 구조물은, 대략 30% 미만의 변형, 대략 10% 미만의 변형, 또는 1% 미만의 변형과 같은 변형 하에 있는 구성인 유연한 기판에 접착될 수 있다.
본 발명의 잡아 늘이거나 압축가능한 반도체의 곡면을 이루는 내표면은 적어도 하나의 볼록한 영역, 적어도 하나의 오목한 영역 또는 적어도 하나의 볼록한 영역 및 적어도 하나의 오목한 영역의 결합으로 특징 지어지는 외곽선 프로파일을 포함하지만, 그로 한정되지는 않는 신축성이나 유연성을 제공하는 어떠한 외곽선 프로파일도 가질 수 있다. 한 실시형태에서, 잡아 늘이거나 압축가능할 수 있고/있거나 유연한 반도체 소자의 곡면을 이루는 표면은 실질적으로 주기적인 파나 실질적으로 비주기적인 파로 특징 지어지는 외곽선 프로파일을 가진다. 본 설명의 맥락에서, 주기적인 그리고 비주기적인 파는 사인파, 스퀘어파, 아리에스(Aries) 함수, 가우시안(Gaussian)파, 로렌츠형(Lorentzian)파, 또는 이들의 모든 결합을 포함하지만 이들로 한정되지는 않는 2 또는 3차원 파 형태가 될 수 있다. 예를 들면, 본 발명의 잡아 늘이거나 압축가능할 수 있고 유연한 반도체 소자는 리본의 길이를 따라 뻗어있는 실질적으로 주기적인 파동으로 특징 지어지는 외곽선 프로파일과 함께 곡면을 이루는 내표면이 구비된 구부러진 반도체 리본을 포함한다. 본 실시형태의 잡아 늘이거나 압축가능할 수 있고 유연한 반도체 소자는 리본의 길이를 따라 뻗어있는 축을 따라 확장시키거나 수축시킬 수 있고, 하나 이상의 축을 따라 구부리거나 변형시킬 수 있다.
본 발명의 본 실시형태에서 반도체 구조물의 외곽선 프로파일은 기계적인 응력이 가해지거나 반도체 소자로 힘이 가해질 때 변화할 수 있다. 그러므로, 실례가 되는 반도체 구조물의 외곽선 프로파일을 변화시키는 능력은 상당한 기계적 손상, 분열 또는 전기 효율에 있어서 실질적인 감소를 겪지 않고도 확장시키고, 수축시키고, 굴곡시키고, 변형 및/또는 구부리기 위한 그들의 능력을 위해 제공된다. 반도체 구조물의 곡면을 이루는 내표면은 지지 표면으로 지속적으로 접착될 수 있다(즉, 곡면을 이루는 내표면을 따라 실질적으로 모든 지점으로 접착된다). 선택적으로, 반도체 구조물의 곡면을 이루는 내표면은, 곡면을 이루는 내표면을 따라 선택된 지점에서 지지 표면으로 접착 되는, 지지 표면으로 지속적으로 접착될 수 있다.
본 발명은 또한, 전기 접촉, 전극, 전도 층, 유전 층, 및 부가적인 반전도 층(예컨대, 도핑된 층, P-N 접합 등), 유연한 기판의 지지 표면으로 지지되는 곡면을 이루는 내표면이 구비된 모든 것과 같은, 인쇄가능한 반도체 구조물 및 부가적인 집적 장치 부품의 결합을 포함하는 잡아 늘이거나 압축가능한 전자 장치 및/또는 장치 부품을 포함한다. 부가적인 집적 장치 부품의 곡면을 이루는 내표면 부품은 곧, 인장되거나 구부러진 형태 중에 반도체 소자와 함께 전기 전도성 및 절연을 유지하는 것과 같은 상당한 변형을 겪을 때조차 우수한 전자 효율을 보일 수 있다. 본 발명의 이러한 양상에서 부가적인 집적 장치 부품은, 상기한 바와 같이, 감기거나 주름진 형태와 같은 구부러진 형태를 가질 수 있고, 잡아 늘이거나 압축가능한 반도체 소자를 제조하는데 사용된 것과 유사한 기술을 사용하여 제조될 수 있다. 한 실시형태에서, 예컨대, 잡아 늘이거나 압축가능한 반도체 소자를 포함하는 잡아 늘이거나 압축가능한 장치 부품은 개별적으로 제조될 수 있고 곧 상호 연결된다. 선택적으로, 장치를 포함하는 반도체는 편평한 형태로 제조될 수 있고, 그 결과로 생긴 편평한 장치는 그 후에 모든 또는 일부 장치 부품로 곡면을 이루는 내표면을 제공하기 위해 공정된다.
본 발명의 인쇄가능한 반도체 소자는, 장치 환경 및 형태에 유용한 강화된 기계적, 전기적, 자기적 및/또는 광학 특성과 같은 강화된 특성을 보이는 이종 반도체 소자들을 포함할 수 있다. 이종 반도체 소자는 하나 이상의 첨가제와 결합하여 반도체를 포함한다. 본 설명의 이 맥락에서, 첨가제는 상이한 화학적 조성 및/또는 물리적 상태(예컨대, 결정질, 반결정질, 또는 비결정질 상태)를 가지는 첨가제과 같이 결합된 반도체와 다른 소자, 분자 및 복합체, 집합체 및 그들의 입자를 포함한다. 발명의 본 양상에서 유용한 첨가제는 비소, 붕소, 및 안티면, 구조물적인 강화제, 유전체 재료 및 도체 재료와 같은 다른 반도체 재료, N-형 및 P-형 불순물을 포함한다. 본 발명의 이종 반도체 소자는 획일하게 도핑된 반도체 구조물와 같은 공간적으로 동종인 조성을 가진 구조물을 포함하고, 1, 2 또는 3차원에서 공간적으로 변경된(즉, 반도체 소자 내에서 공간적으로 동종인 불순물 분배) 농도와 함께 불순물이 구비된 반도체 구조물와 같은 공간적으로 동종인 조성을 가지는 구조물을 포함한다.
다른 양상에서, 이종 반도체 소자는, 유전 층, 전극, 전기 접촉, 도핑된 접촉 층, P-N 접합, 부가적인 반전도 층, 및 충전 제한을 위한 집적 다층 스택과 같은 부가적인 집적 기능의 장치 부품이 구비된 반도체 구조물을 포함한다. 본 발명의 이 양상의 부가적인 집적 기능의 장치 부품은 반도체 포함 구조물 및 비반도체 포함 구조물 모두를 포함한다. 한 실시형태에서, 이종 반도체 소자는, 트랜지스터, 다이오드 또는 태양전지, 또는 기판 재료 상에 효과적으로 패턴되고, 조립되고/되거나 상호연결될 수 있는 다소자 기능의 장치 부품와 같은 기능적인 장치를 포함한다.
인쇄가능한 이종 반도체 소자의 사용은 본 발명의 제조 방법에서 확실한 이점을 제공한다. 첫 째로, 본 발명의 "하향식" 공정 접근법은, (i) 반도체 소자의 공간의 차원을 정의하고 (ii) 기판 위 그리고 기능적인 장치 안으로 반도체 소자를 조립한 다음의 제조 단계로부터 개별한 제조 단계에서 실시될 공간적으로 제어된 도핑과 같은 반도체 공정의 사실상 어떠한 유형도 허용한다. 본 발명에서 장치 및 장치 부품 조립 및 상호연결로부터 반도체 공정을 분리시킨 것은, 바람직하게 정의된 농도와 공간의 불순물 분배, 및 집적된, 고순도를 보이는 반도체 다층 스택과 함께 도핑된 영역이 구비된 단결정 반도체를 포함하는 재료를 가지는 매우 고품질의 반도체를 생성시키는데 유용한 조건의 범위 아래에서 실시될 반도체 재료의 공정을 허용한다. 예컨대, 반도체 공정 및 장치 부품 조립의 분리는, 고온에서 그리고 순도의 레벨이 고도로 제어된 조건 하에서 반도체 공정을 허용한다. 둘 째로, 복수의 집적 장치 부품 및/또는 기능적인 장치를 포함하는 이종 반도체 소자의 사용은 상업적으로 유용한 벙법에서 기능적인 장치 및 그들의 배향의 효율적인 많은 작업량을 허용한다. 예를 들면, 복수의 상호연결된 장치 부품을 포함하는 이종 반도체 소자를 사용한 본 발명의 장치 제조 방법은 제조 단계의 네트(net) 번호를 감소시키고/시키거나 일부 장치 제조에 포함된 비용을 낮춘다.
다른 양상에서, 본 발명은 건식 전사 접촉 인쇄 또는 용액 인쇄 기술을 포함하는 인쇄 방법의 범위를 통해 기판 상으로 또는 안으로 인쇄가능한 반도체 소자를 조립하고, 위치시키고, 조직화하고, 패턴하고/하거나 집적하는 방법을 제공한다. 본 발명의 인쇄 방법은 하나 이상의 반도체 소자를 실질적으로 그들의 전기적 특성 및/또는 기계적 특징에 영향을 미치지 않는 방법으로 기판 상으로 또는 안으로 집적할 수 있다. 게다가, 본 발명의 인쇄 방법은 기판의 선택된 영역 상으로 또는 안으로 그리고 선택된 공간의 배향에서 반도체 소자를 조립할 수 있다. 더욱이, 본 발명의 인쇄 방법은, 선택된 장치 부품 사이의 우수한 전도성, 선택된 장치 부품 사이의 우수한 절연 및/또는 장치 부품 사이의 우수한 공간의 정렬 및 상대적인 위치 선정의 확립에 의해 고성능 전자 및 광전자 장치를 제공하는 방법으로 반도체 소자 및 다른 장치 부품을 기판 안으로 그리고/또는 상으로 집적할 수 있다.
본 발명의 한 실시형태에서, 반도체 소자는 부드러운 석판 인쇄 마이크로전사 또는 나노전사 방법과 같은 건식 전사 접촉 인쇄 방법에 의해 기판 표면 상으로 조립된다. 한 가지 방법에서, 하나 이상의 인쇄가능한 소자는 하나 이상의 접촉 면적이 구비된 적합한 전사 장치와 접촉한다. 선택적으로, 정각(正角)의 접촉은 바인딩을 용이하게 하거나 이들 소자를 관련시키기 위해 접촉 면적 및 인쇄가능한 반도체 소자 사이에 확립된다. 접촉 표면 상에 배치된 반도체 소자의 적어도 일부는 실질적으로 기판의 수용부 표면과 접촉한다. 선택적으로, 적합한 전사 장치는 또한 그 위에 배치된 반도체 소자 및 수용부 표면의 적어도 일부 사이에 적합한 접촉을 확립시킨다. 적합한 전사 장치 및 반도체 소자의 접촉 표면의 분리는 반도체 소자를 수용부 표면 상으로 전사시키고, 그에 의해 기판의 수용부 표면 상에 반도체 소자를 조립한다. 장치 제조 제품에 우수한 한 실시형태에서, 인쇄가능한 반도체 소자는 선택된 영역 및 선택된 공간의 배향에서 기판 상으로 배치되고/되거나 집적된다. 선택적으로, 전사 공정은 기판의 수용부 표면의 대면적 상으로 패턴을 제공하기 위해 수차례 반복된다. 본 실시형태에서, 인쇄가능한 반도체 소자를 가지는 전사 압인기는 각 성공적인 패턴 단계를 위해 기판을 수신하는 상이한 영역과 접촉한다. 본 발명에서, 수용부 표면의 매우 대면적은 단일 모체 웨이퍼에서 파생된 반도체 소자들과 함께 패턴될 수 있다.
본 발명의 건식 전사 접촉 인쇄 방법의 사용의 이점은 인쇄가능한 반도체 소자의 패턴이 패턴을 정의하는 반도체 소자의 선택된 공간의 배향을 보존하는 방법으로 기판 표면 상으로 전사되고 조립될 수 있다는 점이다. 본 발명의 이러한 양상은, 복수의 인쇄가능한 반도체 소자가 장치 형태의 배향의 선택된 장치 형태와 직접적으로 일치하는 바람직하게 정의된 위치 및 상대적인 공간의 배향 내에서 제조되는 제품에 있어 특히 유용하다. 본 발명의 전사 인쇄 방법은 트랜지스터, 광학 도파관, MEMS, NEMS, 레이저 다이오드, 또는 완전히 형성된 회로를 포함하지만, 이로 한정되지는 않는 기능적인 장치를 포함하는 인쇄가능한 반도체 소자들 및/또는 인쇄가능한 반도체를 전사하고, 배치하고 조립할 수 있다.
다른 실시형태에서, 본 발명은 일부, 그러나 전부는 아닌, 제공된 인쇄가능한 반도체가 기판 위 또는 안으로 전사되고 조립되는 선택적인 전사 및 조립 방법을 제공한다. 본 실시형태에서, 적합한 전사 장치는 제공된 특정한 인쇄가능한 반도체 소자로 선택적으로 바인딩할 수 있다. 예를 들면, 적합한 전사 장치는 오목한 영역과 부각구조 특징부를 가지는 그의 외표면 상에 선택된 3차원 부각구조 패턴을 가질 수 있다. 본 실시형태에서 오목한 영역과 부각구조 특징부는 오로지, 선택된 인쇄가능한 반도체 소자가 부각구조 패턴에 의해 제공된 하나 이상의 접촉 면적에 의해 접촉되고, 실질적으로 기판 표면 상으로 전사되고 조립되도록만 배치될 수 있다. 선택적으로, 적합한 전사 장치는 하나 이상의 점착성 표면 코팅이 구비된 접촉 표면 및/또는 영역에서부터 뻗어있는 하이드록실기를 가지는 화학적으로 수정된 영역과 같은 바인딩 영역의 선택된 패턴이 구비된 접촉 표면이나 복수의 접촉 표면을 가질 수 있다. 본 실시형태에서, 접촉 표면 상에 바인딩 영역과 접촉된 반도체 소자만이 전사 장치와 접착되고, 실질적으로 기판 표면 상으로 전사되고 조립된다. 본 발명의 선택적인 전사 및 조립 방법의 이점은, 제1 패턴과는 상이한 인쇄가능한 반도체 소자의 제2 패턴을 생성시키는데 사용될 수 있으며 선택된 장치 형태나 장치 형태의 배향과 상응하는 위치 및 공간 배향의 제2 세트에 의해 특징 지어지는, 위치 및 공간 배향의 제1 세트에 의해 특징 지어지는 인쇄가능한 반도체 소자의 제1 패턴이다.
본 발명의 실례가 되는 적합한 전사 장치는, 탄성 중합체의 전사 압인기 또는 복합, 다층 패턴 장치와 같은 건식 전사 압인기를 포함한다. 본 발명에 유용한 적합한 전사 장치는 2005년 4월 27일 미국 특허청에 제출된, 이로써 그의 전부가 참조에 의해 편입된 "부드러운 석판인쇄용 복합 패턴 장치"로 명기된 미국 특허출원 제11/115,954호에 설명된 바와 같은 복수의 중합체 층을 포함하는 패턴 장치를 포함한다. 본 발명의 방법에서 유용한 실례가 되는 패턴 장치는 폴리(디메틸실록산)(PDMS)와 같은 낮은 영률(Young's Modulus)을 가지는, 바람직하게는 일부 제품을 위해 대략 1 마이크론 ~ 대략 100 마이크론의 범위로부터 선택된 두께를 가지는 중합체 층을 포함한다. 낮은 율의 중합체 층 사용은 하나 이상의 인쇄가능한 반도체 소자, 특히, 곡면을 이루는, 울퉁불퉁한, 편평한, 매끄러운 및/또는 외곽선의 노출된 표면이 구비된 인쇄가능한 반도체 소자와의 우수한 정각의 접촉을 확립할 수 있고, 곡면을 이루는, 울퉁불퉁한, 편평한, 매끄러운 및/또는 외곽선의 기판 표면과 같이 넓은 범위의 표면 형태를 가지는 기판 표면과의 우수한 정각의 접촉을 확립할 수 있는 전사 장치를 제공할 수 있기 때문에 유용하다.
선택적으로, 본 발명의 전사 장치는 내표면과 마주보는 외표면을 가지며, 높은 율의 중합체 층, 세라믹 층, 유리 층 또는 금속 층과 같은 높은 영률이 구비된 제2 층을 더 포함할 수 있다. 본 실시형태에서, 제1 중합체 층의 내표면 및 제2 높은 율의 제2 층의 내표면은, 높은 율의 제2 층의 외표면으로 가해진 힘이 제1 중합체 층으로 전사된 것과 같이 정렬된다. 존 발명의 전사 장치 내 높은 율의 제2 중합체 층(또는 지지 층)의 사용은 우수한 바인딩, 전사 및 조립 특성을 제공할 수 있을 만큼 충분히 큰 네트의 휘는 강성을 가지는 전사 장치를 제공할 수 있기 때문에 유용하다. 예컨대, 대략 1 x 10-7 Nm ~ 대략 1 x 10-5 Nm의 범위로부터 선택된 네트의 휘는 강성을 가지는 전사 장치의 사용은 기판 표면과 정각의 접촉을 확립한 접촉 표면에 접착된 반도체 소자의 위치 및/또는 기타 구조물의 왜곡을 최소화한다. 또한, 높은 율의, 단단한 지지층의 사용은, 예컨대, 인쇄가능한 반전도 층의 크래킹을 방지함으로써, 전사 중에 인쇄가능한 반도체 소자의 저하를 예방하는데 유용하다. 이 특성은 높은 배치 정밀도 및 우수한 패턴 정확도를 보이는 인쇄가능한 반도체 소자 조립의 방법 및 장치를 제공한다. 본 발명의 전사 장치는 2005년 4월 27일 미국 특허청에 제출된, 이로써 그의 전부가 참조에 의해 편입된 "부드러운 석판인쇄용 복합 패턴 장치"로 명기된 미국 특허출원 제11/115,954호에서 가르친 바와 같이, 모든 접촉 표면으로 전사 장치에 인가된 힘의 획일한 분배를 제공하기 위해 중합체 층을 포함하는 부가적인 층을 포함할 수 있다.
다른 접근법에서, '부드러운 점착'의 원리는 전사를 안내하는데 사용된다. 여기서, 전사 소자 상에 있는 표면 재료의 점탄성 물질의 성질은 박리율에 의존하는 박리력(즉, 표면으로부터 대상물을 리프트오프(lift off)할 수 있는 힘)으로 이끈다. 높은 박리율에서, 이 힘은 전사 소자의 정적 표면 에너지가 기판의 그것보다 낮을 때조차 기판으로부터 대상물을 제거하고 그들을 전사 소자 상으로 전사할 수 있을 만큼 충분히 크다. 낮은 박리율에서, 이 박리력은 낮다. 일부 실시형태에서, 최종 기판과 반대 방향에 대상물의 배향을 지지하고, 곧 소자를 박리시키는 전사 소자와 접촉함으로써, 이들 대상물을 전사 소자로부터 기판으로 전사하도록 천천히 이끈다. 제어된 박리율을 사용한 본 발명의 이런 접근법은 여기에 설명된 다른 전사 접근법과의 결합 내에서 사용될 수 있다.
본 발명의 전사 장치는 단일의 지속적인 접촉 표면이나 복수의 비지속적인 접촉 표면을 가질 수 있다. 본 발명의 전사 장치의 접촉 표면은 오목한 영역이 구비된 선택된 3차원 부각구조 패턴 및 선택된 물리적 차원을 가지는 부각구조 특징부로 정의될 수 있다. 본 발명에 유용한 접촉 표면은 반 데르 발스 힘, 공유결합, 점착층, 그들 표면에 배치된 하이드록실기를 가지는 영역과 같은 화학적으로 수정된 영역, 쌍극자간의 힘 또는 이들의 결합에 의해 인쇄가능한 반도체 소자를 바인딩할 수 있다. 본 발명의 전사 장치는 모든 영역이 구비된 접촉 표면을 가질 수 있다.
다수의 방법은 접촉 표면으로부터 기판 표면 내로 또는 상으로 인쇄가능한 반도체 소자의 전사를 용이하게 하는데 사용될 수 있다. 실례가 되는 실시형태에서, 기판 표면 및 접촉 표면의 표면 에너지 차는 기판 표면으로의 전사를 촉진시킨다. 예컨대, 전사는, 폴리미드, 폴리카보네이트 또는 마일라 기판과 같은 높은 표면 에너지를 가지는 기판 표면에 대해 낮은 표면 에너지를 가지는 PDMS 층으로 이루어진 접촉 표면으로부터 효과적으로 얻어질 수 있다. 게다가, 전사된 인쇄가능한 반도체 소자와의 접촉 이전에 및/또는 중에 가열함으로써 연화되거나 부분적으로 녹을 수 있고, 이에 따라 기판 내에 장착된 반도체 소자들을 생성시킬 수 있다. 반도체 소자로부터 접촉 표면을 분리하기 이전에 기판을 식히거나 강화시키도록 허용함으로써 효과적인 전사를 촉진시킨다. 선택적으로, 기판 표면은 반도체 소자를 위해 기판의 강화된 친화성을 보이는 하나 이상의 화학적인 수정된 영역을 가질 수 있다. 예를 들면, 수정된 영역은 하나 이상의 점착성 층으로 피복될 수 있거나 효과적인 전사 및 조립을 촉진하기 위해 반도체 소자와 함께 효과적인 공유결합, 능동 반 데르 발스 힘, 쌍극자간 힘 또는 이들의 결합을 견딜 수 있도록 수정될 수 있다. 선택적으로, 부분적으로 중합된 중합체 전구체는 반도체 소자 또는 다른 장치 부품와 접촉될 수 있고, 거기에 장착된 반도체 소자를 가지는 기판의 형성의 결과로 그 후 중합된다.
실례가 되는 실시형태에서, 인쇄가능한 반도체 소자는 인쇄가능한 반도체 소자의 정의 및 제조 중에 기판 상으로 패턴된 포토마스크로서 사용된 포토리지스트(photoresist)의 층과 같은 얇은 해체 층으로 코팅된 윗 표면이 구비된 것으로 제조된다. 적합한 전사 장치의 접촉 표면은 인쇄가능한 반도체 소자의 코팅된 표면과 정각의 접촉을 일으킨다. 해체 층은 인쇄가능한 반도체 소자와 전사 장치의 접촉 표면과의 접착을 용이하게 한다. 해체 층으로 코팅되지 않은 인쇄가능한 반도체 소자의 표면은 곧 기판의 수용부 표면과 접촉된다. 그 다음, 해체 층은, 예컨대, 아세톤과 같은 적합한 용매에 대한 노출에 의해 제거되고, 이로써 적합한 전사 장치로부터 인쇄가능한 반도체 소자를 분리시킨다. 선택적으로, 수용부 표면은 인쇄가능한 반도체 소자의 전사를 용이하게 하기 위해 하나 이상의 점착성 층으로 코팅될 수 있다.
본 발명의 다른 실시형태에서, 인쇄가능한 반도체 소자는 용액 인쇄에 의해 기판 표면 상으로 조립된다. 본 설명의 맥락에서, 용어 "용액 인쇄"는 인쇄가능한 반도체 소자와 같은 하나 이상의 구조물이 캐리어 유동체나 용매와 같은 캐리어 매개물로 확산되고, 합의된 방법으로 기판 표면의 선택된 영역으로 전달되는 공정과 관련된 것을 뜻한다. 실례가 되는 용액 인쇄 방법에서, 기판 표면의 선택된 용액에 대한 구조물의 전달은 패턴을 견디는 기판 표면의 형태 및/또는 물리적인 특성과 개별적인 방법에 의해 얻어진다. 다른 실시형태에서, 인쇄가능한 반도체 소자는 용매가 증발되거나, 정전기력, 자기력 또는 음파에 의해 제공된 힘과 같은 적용된 힘이 인쇄가능한 반도체 소자를 용액 밖으로 그리고 기판의 선택된 영역 상으로 끌어당길 때까지 용매에 내에 부유하여 잔존한다. 이 기능성은 시기상조의 침적작용을 막는데 필요한 인쇄가능한 반도체 소자의 적합한 물리적 차원 및 질량의 선택에 의해 제공될 수 있다. 이 방법에서, 본 발명의 용액 인쇄 방법은 캐리어 매개물에서 부유하는 소자가 중력으로 인해 용액으로부터 빠져나오고 기판의 오목한 영역으로 정적으로 흘러들어간 일부 유동체 자가 조립 방법과 다르다.
본 발명의 기판의 수용부 표면 상에 인쇄가능한 반도체 소자를 조립하는 방법은 캐리어 매개물 내에 인쇄가능한 반도체 소자를 확산시키는 단계를 포함하고, 이로써 캐리어 매개물 내에 반도체 소자를 포함하는 부유물을 생성시킨다. 반도체 소자는 수용부 표면 상으로 부유물을 용액 인쇄함으로써 기판으로 전달되고, 이로써 상기 수용부 표면 상으로 반도체 소자를 조립한다. 본 실시형태에서, 용액 인쇄는, 잉크젯 인쇄, 열 전사 인쇄 및 스크린 프린팅을 포함하지만, 이로 한정되지는 않는 많은 종래 기술로서 제공될 수 있다. 본 발명의 용액 인쇄 방법은 또한 자가 정렬 기술을 사용할 수 있다. 예를 들면, 한 실시형태에서, 패턴된 소수성(疏水性) 및 친수성(親水性) 기를 가지는 인쇄가능한 반도체 소자의 정렬, 배치 및 인쇄정합은 (카르복실 산 종단 표면 기와 같은) 우대의 패턴된 소수성 영역 및 (카르복실 산 종단 표면 기와 같은) 친수성 영역이 구비된 수용부 표면 상에 정렬된다. 본 발명의 용액 인쇄 방법은 또한 정렬, 배치 및 인쇄정합을 얻기 위해 확산된 인쇄가능한 반도체 소자를 포함하는 방울의 모세관 현상을 이용할 수 있다.
선택적으로, 배향, 정렬 및 반도체 소자 및/또는 기판 표면 상의 다른 장치 부품의 선택적 증착을 제어하기 위해 다수의 방법이 본 발명에서 사용될 수 있다. 이들 방법은 정확하게 명기된 상대적인 위치 및 공간의 배향을 가지는 다수의 상호연결된 장치 부품을 포함하는 복합 집적 전자 및 광전자 장치의 제조를 용이하게 한다. 예컨대, 정전기력, 음파 및/또는 정자기력은 기판 표면 상에서 특정한 위치 및 선택된 공간의 배향에서 반도체 소자와 다른 장치 부품의 배치를 용이하게 하는데 사용될 수 있다. 선택적으로, 기판 표면 그 자체의 특성 및/또는 조성은 반도체 소자 및 다른 장치 부품의 정확한 배치를 얻기 위해 선택된 영역 내에서 수정될 수 있다. 예컨대, 기판 표면의 선택된 영역은 그들이 반도체 소자들을 위해 선택된 친화성을 보일 수 있도록 화학적으로 수정될 수 있다. 게다가, 기판 표면의 전기적 특성은 인쇄가능한 반도체 소자 및 다른 장치 부품의 선택적 집적, 배향 및 정렬을 용이하게 하기 위해, 예컨대, 특정한 표면 영역에서 잠재적인 홀의 형성에 의해 수정될 수 있다.
본 발명의 인쇄 방법은 고효율 전자 및/또는 광전자 장치의 제조에 중요한 다수의 이점을 가진다. 첫 째로, 본 발명의 인쇄 방법은, 크래킹으로부터의 손상과 같이 상당한 손상 또는 저하를 유발시키기에 충분히 큰 기계적 변형으로 이들 구조물을 노출하지 않고도 무기질의 단결정 반도체 구조물을 전사하고 조립할 수 있다. 둘 째로, 본 발명의 인쇄 방법은, 우수한 배치 정밀도 (즉, 수용부 표면의 선택된 영역에 관한 우수한 공간의 인쇄 정합), 특히, 5 마이크론보다 작거나 같은 기판 상의 완벽하게 정확한 배향 및 위치로부터의 공간 편차와 함께, 선택된 배향에서 기판 표면의 선택된 영역 상에 하나 이상의 반도체 소자를 배치할 수 있다. 셋 째로, 본 발명의 인쇄 방법은, 다수의 반도체 소자, 다른 장치 소자, 집적된 기능적인 장치 또는 기능적인 장치 또는 장치의 배향에 상응하는 공간의 형태와 같이 선택된 공간의 형태에 관한 우수한 정확도를 가지는 이들의 결합 모두를 포함하는 패턴을 생성시킬 수 있다. 넷 째로, 본 발명의 인쇄 방법은 상대적으로 낮은 온도(즉, 섭씨 400도 미만의 온도)에서 이뤄질 수 있고, 따라서 넓은 범위의 기판, 특히, 플라스틱 기판과 호환될 수 있다. 결과적으로, 본 발명의 인쇄 방법은 저렴한 고효율 전자 및/또는 광전자 장치 제조의 수단을 제공하며, 무균실 조건을 필요로 하지 않는다.
본 조성 및 기판 상으로 또는 안으로 인쇄가능한 반도체 소자를 조립, 배치, 조직화, 전사, 패턴 및/또는 집적에 관련된 방법은 하나 이상의 반도체 소자를 포함하는 사실상 모든 구조물을 제조하는데 사용될 수 있다. 이들 방법은 복합 집적 전자 또는 광전자 장치 또는 다이오드의 배향, LED, 태양 전지, 트랜지스터(FET 및 바이폴라), 및 박막 트랜지스터와 같은 장치 배향 제조에 특히 유용하다. 본 조성 및 관련된 방법은 또한, 인쇄가능한 반도체 소자가 잘 정의된 공간의 배향에 있는 기판 상으로 인쇄되고 우수한 회로 디자인을 형성하기 위해 상호연결된, 상보적인 논리 회로와 같은 시스템 레벨 집적 전자 회로의 제조에 유용하다.본 발명의 이러한 양상의 한 실시형태에서, 선택된 불순물 농도 및 불순물 공간의 분배와 함께 인쇄가능한 N-형 및 P-형 이종 반도체 소자는 복합 집적 회로를 제조하기 위해 조립되고 상호연결된다. 다른 실시형태에서, 상이한 반도체 재료를 포함하는 다수의 인쇄가능한 반도체 소자는 동일한 기판 상으로 인쇄되고 복합 집적 회로를 제조하기 위해 상호연결된다.
그러나 본 발명의 조립 방법은 반도체 소자로 한정되지 않는다. 오히려 이들 방법은 반도체 소자가 아닌 넓은 범위의 재료와 폭넓게 호환된다. 본 발명의 방법에 의해 전사되고/되거나 조립된 재료는 SiO2와 같은 절연 재료, 도체와 같은 연결 재료, 능동 광학 재료, 수동 광학 재료 및 제품 및 자기 재료를 센싱하기 위한 광섬유 소자, 재료와 같은 광학 소자를 포함하지만 이로 한정되지는 않는다. 따라서, 본 방법, 장치 및 자치 부품은 마이크로유동성의 장치 및 구조물, NEMS 장치 및 NEMS 장치의 배향 및 MEMS 장치 및 MEMS 장치의 배향과 같이 넓은 범위의 마이크로사이즈 및/또는 나노사이즈 구조물 및 구조물의 배향을 제조하는데 사용된다. 특히, 본 발명의 전사 및 조립 방법은 다수의 인쇄 레벨의 순차적인 오버레이(overlay)에 의해 집적 회로와 같은 복합 3차원 구조물을 생성시키는데 사용될 수 있다.
본 조성, 그리고 관련된 제조, 조립 및 상호연결 방법은 장치 제조, 특히 넓은 범위의 기판의 대면적 상의 반도체 기반 장치에 유용하다. 본 방법의 이익은, 가열 가소성 재료, 열경화성 재료, 강화된 중합체 재료 및 복합 중합체 재료와 같은 중합체 재료를 포함하는 가장 유연한 기판과 호환되는 온도에서 장치 조립과 호환된다는 것이다. 그러나, 본 발명은 세라믹 재료, 유리, 유전체 재료, 도체, 금속 및 반도체 재료를 포함하는 단단하고/하거나 내구성 약한 기판 상에 장치 제조를 동등하게 적용할 수 있다. 내구성 약한 재료 상에서의 장치 제조에 대한 이들 방법의 적용가능성은 본 발명의 인쇄 방법을 사용한 기판에 부여된 매우 낮은 힘에서 생성한다. 본 조성 및 제조 방법은 또한, 종이, 나무 및 고무, 그리고 곡면을 이루는 기판, 곡면을 이루는 단단한 기판, 오목한 기판 및 볼록한 기판을 포함하는 외곽선 기판과 같이 더 독특한 기판 재료 상에서의 장치 제조와 호환된다. 예컨대, 본 방법은, 대략 10 마이크론 ~ 대략 10 미터 범위인 만곡의 반경을 가지는 단단하고 유연한 기판을 포함하는 기판 상에서 인쇄가능한 반도체 소자 및 다른 장치 부품(예컨대, 전극, 유전 층, P-N 접합 등)를 조립하고 집적할 수 있다.
다른 양상에서, 본 제조 방법은 인쇄가능한 반도체 소자를 기능적인 기판안으로 이종 집적할 수 있다. 예를 들면, 본 발명의 인쇄 방법은 인쇄가능한 반도체 소자를 잘 정의된 반도체 영역, 전도성 영역 및/또는 절연 영역 안으로 증착하고 집적할 수 있다. 본 제조 방법의 이점은, 특히, 본 발명의 건식 전사 접촉 인쇄 방법의 맥락에서, 인쇄가능한 반도체 소자가 높은 배치 정밀도와 함께, 선택된 배향 및 위치 내에서 집적 회로 또는 집적 회로의 부품와 같은 기능적인 기판 상으로 인쇄될 수 있다는 점이다.
본 발명의 인쇄가능한 반도체 소자는 넓은 범위의 재료로부터 제조될 수 있다. 인쇄가능한 반도체 소자 제조에 유용한 전구체 재료는, 단결정 실리콘 웨이퍼, 다결정 실리콘 웨이퍼, 게르마늄 웨이퍼와 같은 벌크 반도체 웨이퍼; 초박막 실리콘 웨이퍼와 같은 초 박막 반도체 웨이퍼; P-형 또는 N-형의 도핑된 웨이퍼 및 불순물, SOI(예컨대, Si-SIO2, SiGe)와 같은 SOI 웨이퍼의 선택된 공간의 분배를 갖는 웨이퍼와 같은 도핑된 반도체 웨이퍼; 및 기판 웨이퍼 상의 실리콘 및 SOI와 같은 기판 웨이퍼 상의 반도체를 포함하는 반도체 웨이퍼 소스를 포함한다. 더욱이, 본 발명의 인쇄가능한 반도체 소자는 긁은 자국 또는 사용되지 않은 고품질 또는 종래의 방법을 사용한 반도체 장치 공정에서 남은 재생 제조된 반도체 재료로부터 제조될 수 있다. 게다가, 본 발명의 인쇄가능한 반도체 소자는 희생층 또는 기판(예컨대, SiN or SiO2) 상에 증착되고 그 뒤에 어닐링되는 비결정질, 다결정 및 단결정 반도체 재료(예컨대, 다결정 실리콘, 비결정질 실리콘, 다결정 GaAs 및 비결정질 GaAs)와 같은 다양한 비웨이퍼 소스로부터 제조될 수 있다.
본 발명은 또한 인쇄가능한 반도체 소자 및 유연한 반도체 소자 제조의 방법을 포함할 수 있다. 이들 방법은 SOI 실리콘 웨이퍼, 다결정 결정질 실리콘의 박막, 초박막 실리콘 웨이퍼 및 게르마늄 웨이퍼와 같이 넓은 범위의 전구체 재료로부터 인쇄가능한 반도체 소자 및 유연한 반도체 소자의 제조를 용이하게 한다. 게다가, 게다가, 이들 방법은 넓은 범위의 형상 및 물리적 차원을 갖는 인쇄가능한 반도체 소자의 생성을 용이하게 한다. 더욱이, 본 방법은 잘 정의된, 상대적인 공간의 배향에서 인쇄가능한 반도체 소자의 큰 배향/패턴의 저렴한 제조를 용이하게 한다.
다른 양상에서, 본 발명은 (1) 단일의 무기질 반도체 구조물을 포함하는 인쇄가능한 반도체 소자를 제공하는 단계; (2) 인쇄가능한 반도체 소자와 접촉 표면을 가지는 적합한 전사 장치의 접촉 단계로서, 접촉 표면 및 인쇄가능한 반도체 소자 사이의 접촉이 인쇄가능한 반도체 소자를 접촉 표면으로 바인딩하거나 결합시킴으로써 그 위에 증착된 인쇄가능한 반도체 소자를 가지는 접촉 표면을 형성하는 단계; (3) 접촉 표면 상에 증착된 인쇄가능한 반도체 소자와 기판의 수용부 표면의 접촉 단계; 및 (4) 적합한 전사 장치의 접촉 표면 및 인쇄가능한 반도체 소자를 분리시키는 단계로서, 인쇄가능한 반도체 소자가 수용부 표면 상으로 전사됨으로써 인쇄가능한 반도체 소자를 기판의 수용부 표면 상으로 조립하는 단계:를 포함하는 기판의 수용부 표면 상에서 인쇄가능한 반도체 소자 조립을 위한 방법을 제공한다. 한 실시형태에서, 본 발명의 이러한 방법은 (1) 부가적인 인쇄가능한 반도체 소자를 제공하는 단계로서, 그 각각은 단일의 무기질 반도체 구조물을 포함하는 단계; (2) 인쇄가능한 반도체 소자와 접촉 표면을 구비하는 적합한 전사 장치의 접촉 단계로서, 접촉 표면 및 인쇄가능한 반도체 소자 사이의 접촉이 인쇄가능한 반도체 소자를 접촉 표면으로 바인딩하거나 결합시키고 인쇄가능한 반도체 소자의 선택된 패턴을 포함하는 상대적인 배향에서 그 위에 증착된 인쇄가능한 반도체 소자를 가지는 접촉 표면을 생성시키는 단계; (3) 접촉 표면 상에 증착된 인쇄가능한 반도체 소자와 기판의 수용부 표면의 접촉 단계; 및 (4) 적합한 전사 장치의 접촉 표면 및 인쇄가능한 반도체 소자를 분리시키는 단계로서, 인쇄가능한 반도체 소자가 선택된 패턴을 포함하는 상대적인 배향에서 수용부 표면 상으로 전사되는 단계:를 더 포함한다.
다른 양상에서, 본 발명은 (1) 단일의 무기질 반도체 구조물을 포함하는 인쇄가능한 반도체 소자를 제공하는 단계로서, 인쇄가능한 반도체 소자가 대략 500 나노미터보다 크거나 같은 크기의 횡단면을 적어도 하나 갖는 단계; (2) 용매 내에서 반도체 소자를 확산시킴으로써 용매 내에 반도체 소자를 포함하는 부유물을 생성시키는 단계; 및 (3) 부유물을 수용부 표면 상으로 용액 인쇄함에 따라 반도체 소자를 기판으로 전달함으로써 반도체 소자를 수용부 표면 상으로 조립하는 단계:를 포함하는 기판의 수용부 표면 상에서 인쇄가능한 반도체 소자 조립을 위한 방법을 제공한다. 한 실시형태에서, 본 발명의 이러한 방법은 (1) 부가적인 인쇄가능한 반도체 소자를 제공하는 단계로서, 상기 부가적인 인쇄가능한 반도체 소자는 대략 500 나노미터보다 크거나 같은 크기의 횡단면을 적어도 하나 갖는 단계; (2) 용매 내에서 반도체 소자를 확산시킴으로써 용매 내에 반도체 소자를 포함하는 부유물을 생성시키는 단계; 및 (3) 부유물을 수용부 표면 상으로 용액 인쇄함에 따라 반도체 소자를 기판으로 전달함으로써 반도체 소자를 수용부 표면 상으로 조립하는 단계:를 더 포함한다.
다른 양상에서, 본 발명은 (1) 외표면이 구비된 웨이퍼를 제공하는 단계로서, 웨이퍼는 반도체 소자를 포함하는 단계; (2) 마스크 적용에 의해 외표면의 선택된 영역을 마스킹 하는 단계; (3) 웨이퍼의 외표면을 에칭(선택적으로 이방성으로 에칭)함으로써 웨이퍼 상에 부각구조 및 적어도 하나의 웨이퍼의 노출된 표면을 생성시키는 단계로서, 부각구조는 마스킹 된 측면 및 마스킹 되지 않은 하나 이상의 측면이 구비된 단계; (4) 부각구조의 마스킹 되지 않은 측면의 적어도 일부로 마스크를 적용하는 단계; 및 (5) 웨이퍼의 노출된 영역을 적어도 부분적으로 에칭함으로써 부각구조의 일부를 웨이퍼로부터 해체시키고 인쇄가능한 반도체 소자를 제조하는 단계:를 포함하는 인쇄가능한 반도체 소자 제조의 방법을 제공한다. 본 실시형태에서, 스퍼터링(sputtering) 또는 증기 증착과 같은 앵글드(angled) 증착 방법에 의해, 또는 외표면 상에서 마스크의 일부를 마스킹 되지 않은 측면으로 유입시킴으로 인해 마스크는 부각구조의 마스킹 되지 않은 측면으로 적용될 수 있다.
다른 양상에서, 본 발명은 (1) 외표면이 구비된 웨이퍼를 제공하는 단계로서, 웨이퍼는 반도체 소자를 포함하는 단계; (2) 제1 마스크 적용에 의해 외표면의 선택된 영역을 마스킹 하는 단계; (3) 웨이퍼의 외표면을 에칭(선택적으로 이방성으로 에칭)함으로써 다수의 부각구조을 생성시키는 단계; (4) 웨이퍼를 어닐링함으로써 어닐링된 외표면을 생성시키는 단계; (5) 제2 마스크 적용에 의해 어닐링된 외표면의 선택된 영역을 마스킹 하는 단계; (6) 어닐링된 외표면을 에칭(선택적으로 이방성으로 에칭)함으로써 반도체 소자를 생성시키는 단계:를 포함하는 인쇄가능한 반도체 소자 제조의 방법을 제공한다.
다른 양상에서, 본 발명은 (1) 외표면이 구비된 초박막 웨이퍼를 제공하는 단계로서, 상기 웨이퍼는 외표면에 직각인 축을 따라서 반도체를 포함하고 선택된 두께를 가지는 단계; (2) 마스크 적용에 의해 외표면의 선택된 영역을 마스킹 하는 단계 (3) 웨이퍼의 외표면을 에칭(선택적으로 이방성으로 에칭)하는 단계로서, 상기 웨이퍼는 외표면에 직각인 축을 따라서 두께를 통해 에칭됨으로써 인쇄가능한 반도체 소자를 생성시키는 단계:를 포함하는 인쇄가능한 반도체 소자 제조의 방법을 제공한다.
다른 실시형태에서, 본 발명은 (1) 내표면이 구비된 인쇄가능한 반도체 소자를 제공하는 단계; (2) 예비 변형된 탄성체 기판을 확장 상태로 제공하는 단계로서, 상기 탄성체 기판은 외표면이 구비된 단계; 및 (3) 인쇄가능한 반도체 구조물의 내표면을 확장 상태로 예비 변형된 탄성체 기판의 외표면으로 접착하고; 적어도 부분적으로 이완된 상태로 탄성체 기판을 이완시키는 단계로서, 탄성체 기판의 이완이 인쇄가능한 반도체 소자의 내표면을 구부림으로써 곡면을 이루는 내표면이 구비된 반도체 소자를 생성시키는 단계:를 포함하는 유연한 반도체 소자 제조를 위한 방법을 제공한다. 실례가 되는 실시형태에서, 예비 변형된 탄성체 기판은 제1 축, 제1 축 또는 둘 모두에 직각인 제2 축을 따라 확장된다. 선택적으로, 본 발명의 이러한 양상의 방법은 곡면을 이루는 내표면을 갖는 반도체 소자를 유연한 수용부 표면으로 전사하는 단계를 더 포함할 수 있다.
다른 실시형태에서 본 발명은 (1) 외표면이 구비된 모체 웨이퍼를 제공하는 단계로서, 상기 웨이퍼는 무기질 반도체 재료를 포함하는 단계; (2) 마스크 적용에 의해 외표면의 선택된 영역을 마스킹 하는 단계; (3) 웨이퍼의 외표면을 에칭함으로써 부각구조 및 적어도 하나의 웨이퍼의 노출된 표면을 생성시키는 단계로서, 부각구조는 마스킹 된 측면 및 마스킹 되지 않은 하나 이상의 측면이 구비된 단계; (4) 웨이퍼의 노출된 표면을 에칭하는 단계; 및 (5) 노출된 구조물의 에칭을 정지시켜 부각구조의 완전한 해제가 방지됨으로써 하나 이상의 정렬 유지 소자를 통해 모체 웨이퍼에 연결된 인쇄가능한 반도체 소자를 제조하는 단계:를 포함하는 하나 이상의 정렬 유지 소자를 통해 모체 웨이퍼에 연결된 인쇄가능한 반도체 소자 제조를 위한 방법을 제공한다. 본 발명의 한 실시형태에서 인쇄가능한 반도체 소자는 제1 및 제2 말단과 함께 땅콩 형상을 가지는데, 상기 정렬 유지 소자는 인쇄가능한 반도체 소자의 제1 및 제2 말단을 모체 웨이퍼로 연결한다. 본 방법의 다른 실시형태에서 인쇄가능한 반도체 소자는 제1 말단 및 제2 말단과 함께 리본 형상을 가지는데, 상기 정렬 유지 소자는 인쇄가능한 반도체 소자의 제1 및 제2 말단을 모체 웨이퍼로 연결한다.
본 발명은 플라스틱 기판과 같은 기판 표면 상에, 반도체를 포함하는 전자 장치와 같은 구조물 및/또는 장치를 제조하기 위한 방법, 장치 및 장치 부품을 제공한다. 특히, 본 발명은 유연한, 저렴한 인쇄 방법에 의해 전자 장치, 광전자 장치 및 다른 기능적인 전자 조립 제조를 위한 인쇄가능한 반도체 소자를 제공한다. 본 발명은 또한 큰 기판 영역에 걸쳐 우수한 배치 정밀도 및 패턴 정확도를 제공하는 건식 전사 접촉 인쇄 및/또는 용액 인쇄 기술을 사용한 인쇄가능한 반도체 소자들을 조립 및/또는 패턴하기 위한 방법을 제공하는 것으로 전계 효과성 이동도, 역치 전압 및 on-off 비와 같은 우수한 전자 효율 특성을 보이는 인쇄가능한 반도체 소자가 구비된 플라스틱 기판, 특히 충분히 유연한 박막 트랜지스터로 지지되는 하나 이상의 인쇄가능한 반도체 소자를 포함하는 우수한 전자 효율 집적 전자 및/또는 광전자 장치를 제공한다.
도1은 단결정 실리콘의 리본을 포함하는 인쇄가능한 반도체 소자의 제조 및 조립을 위한 본 발명의 실례가 되는 방법을 도식적으로 설명한다.
도2는 기판의 수용부 표면 상으로 인쇄가능한 반도체 소자를 조립하기 위한 선택적 건식 전사 접촉 인쇄 방법을 도시하는 약도를 제공한다.
도3A-C는 본 발명의 선택적 건식 전사 접촉 인쇄 방법에 유용한 장치, 장치 구성 및 장치 부품을 나타내는 약도이다. 도3D는 폴리카보네이트 렌즈(FL 100mm)의 구형의 표면 상으로 인쇄된 광다이오드의 배향의 사진을 제공한다. 도3E는 구형 유리 렌즈(FL 1000mm)의 곡면을 이루는 표면 상으로 인쇄된 광다이오드의 배향의 주사 전자 현미경 사진을 제공한다. 도3E에 제공된 이미지에서의 대비는 p 도핑된 영역을 보여주기 위해 약간 강화되어 있다. 도3F는 도3E에 설명된 광다이오드의 광응답을 도시하는 전기 전류(mA) 대 잠재적인 비아(bia) (volt)의 도표를 제공한다.
도4A 및 도A2는 건식 전사 접촉 인쇄를 사용한 본 발명의 조립 방법을 위한 인쇄가능한 반도체 소자의 우수한 형상을 나타낸다. 도4A는 투시도를 제공하며 도4B는 평면도를 제공한다. 도4C 및 도4D는 건식 전사 접촉 인쇄를 사용한 본 발명의 조립 방법을 위한 인쇄가능한 반도체 소자의 우수한 형상을 나타낸다. 도4C는 투시도를 제공하며 도4D는 평면도를 제공한다.
도5A-C 선택된 물리적 차원을 가지는 단결정 실리콘의 마이크로스트립(microstrip)을 포함하는 인쇄가능한 반도체 소자의 범위의 광학 및 주사 전자 현미경 사진을 나타낸다.
도6은 PDMS 코팅된 폴리미드 시트 상에 단결정 실리콘 마이크로스트립을 포함하는 전사된 인쇄가능한 반도체 소자의 이미지를 나타낸다.
도7은 인쇄가능한 반도체 소자를 가지는 박막 트랜지스터의 광학 현미경 사진 이미지를 나타낸다.
도8은 이전에 산화된 Si 웨이퍼 상에 형성된 장치의 전류-전압(IV) 특성을 보이는 도표를 제공한다.
도9는 ITO 게이트 및 중합체 유전체로 코팅된 마일라 시트 상에 형성된 장치의 VDS=0.1 V에서 측정된 전사 특성을 보이는 도표를 제공한다.
도10A-H는 복합 인쇄가능한 반도체 소자를 가지는 박막 트랜지스터 상에 배향을 제조하기 위한 본 발명의 방법을 도시하는 약도를 제공한다.
도11A-D는 집적된 게이트 전극, 게이트 유전체, 반도체, 소스 전극 및 드레인 전극을 포함하는 인쇄가능한 장치를 제조하기 위한 본 발명의 방법을 도시한 도면을 제공한다.
도12는 본 발명의 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자를 나타내는 원자력 현미경 사진을 제공한다.
도13은 곡면을 이루는 내표면이 구비된 구부러진 반도체 구조물의 확대된 뷰를 제공하는 원자력 현미경 사진을 나타낸다.
도14는 본 발명의 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자의 배향의 원자력 현미경 사진을 나타낸다. 도14에서 원자력 현미경 사진의 분석은 구부러진 반도체 구조물을 대략 0.27%로 압축시켰음을 제안한다.
도15는 본 발명의 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자의 광학 현미경 사진을 나타낸다.
도16은 그 지지 표면 상에 3차원 부각구조 패턴을 갖는 유연한 기판과 접착된 구부러진 반도체 소자를 갖는 본 발명에 따른 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자의 원자력 현미경 사진을 나타낸다.
도17은 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자의 제조방법의 실례가 되는 흐름도이다.
도18A는 Si-Ge epi 기판으로부터 인쇄가능한 반도체 소자를 제조하기 위한 실례가 되는 방법을 나타낸다.
도18B는 벌크 실리콘 기판, 바람직하게는 단결정 실리콘 기판으로부터 인쇄가능한 반도체 소자를 제조하기 위한 실례가 되는 방법을 나타낸다.
도18C는 벌크 실리콘 기판, 바람직하게는 단결정 실리콘 기판으로부터 인쇄가능한 반도체 소자를 제조하는 실례가 되는 또다른 방법을 나타낸다.
도18D는 여전히 벌크 실리콘 기판, 바람직하게는 단결정 실리콘 기판으로부터 인쇄가능한 반도체 소자를 제조하는 실례가 되는 다른 방법을 나타낸다.
도18E는 초박막 실리콘 기판으로부터 인쇄가능한 반도체 소자를 제조하는 실례가 되는 방법을 나타낸다.
도18F는 다결정 실리콘의 박막으로부터 인쇄가능한 반도체 소자를 제조하기 위한 실례가 되는 방법을 나타낸다.
도18G는 다결정 실리콘의 박막으로부터 인쇄가능한 반도체 소자를 제조하기 위한 실례가 되는 방법을 나타낸다.
도18H 및 도18I는 본 발명의 인쇄가능한 반도체 소자를 사용하여 단결정 반도체 필름을 제조하는 방법을 도시한다.
도18J는 GaAs 기판으로부터 마이크로와이어를 포함하는 인쇄가능한 반도체 소자를 제조하는 실례가 되는 방법을 나타낸다.
도18K는 단결정 실리콘 리본을 포함하는 인쇄가능한 반도체 소자 제조를 위한 대체 방법을 나타낸다.
도18L은 단결정 실리콘 리본을 포함하는 인쇄가능한 반도체 소자 제조를 위한 대체 방법을 나타낸다.
도19는 GaAs의 나노와이어 배열을 생성하고 경화된 폴리우레탄(PU)의 얇은 층으로 코팅한 폴리(에틸렌테레프탈레이트)(PET)를 포함하는 플라스틱 기판과 같은 기판으로 전사하는 실례가 되는 방법의 단계를 도시한 약도를 제공한다.
도20A는 절연된 SiO2 라인과 함께 패턴된 GaAs 웨이퍼로부터 얻은 독립된 GaAs 와이어의 주사 전자 현미경 사진을 제공한다. 도20B-E는 2 ㎛ 폭의 SiO2 라인과 함께 패턴된 GaAs 웨이퍼를 에칭함으로써 얻은 각 와이어의 주사 현미경 사진을 나타낸다. 도20F는 본 발명에 의해 에칭 시간에 제조된 와이어의 상측 표면의 평균 폭(
Figure 112015062079363-pat00001
)의 상관관계를 나타내는 도표를 제공한다.
도21A-G는 PDMS 및 PU/PET 기판 상에 인쇄된 매우 다양한 GaAs 와이어 배열의 이미지를 나타낸다.
도22A-C는 PDMS 및 PU/PET 기판 상의 INP 와이어 배열의 주사 전사 현미경 사진을 나타낸다.
도23A는 GaAs 와이어 배열을 포함하는 실례가 되는 두 개의 말단 다이오드 장치의 약도 및 이미지를 제공한다. 도23B는 상이한 곡률 반경에서 기록된 전류-전압(I-V) 커브를 나타낸다는데, 이는 GaAs 와이어를 포함하는 두 개의 종결 다이오드 장치가 예상된 다이오드 특성을 보인다. 도23C는 상이한 곡률 반경에서 구부림 이후에 이완 이후의 두 개의 말단 다이오드 장치를 측정한 전류-전압(I-V) 커브를 나타낸다.
도24는 자기 태그를 포함하는 핸들 소자를 구비하는 인쇄가능한 반도체 소자를 용액 인쇄하기 위한 본 발명의 실례가 되는 방법을 도시한 약도를 제공한다.
도25는 니켈 층을 포함하는 핸들 소자를 구비하는 인쇄가능한 반도체 소자를 포함하는 마이크로구조물의 우수한 차수 배열을 생성하기 위한 본 발명의 용액 인쇄 방법의 사용을 설명하는 몇몇의 광학 이미지를 제공한다.
도26A는 본 발명의 실례가 되는 구부릴 수 있는 박막 트랜지스터 장치를 제조하는데 사용된 단계를 설명한다. 도26B는 장치 배열 일부의 고 및 저 배율과 함께 박막 트랜지스터의 하단 게이트 장치 형태의 약도를 나타낸다.
도27A는 접촉의 효과를 무시하는 표준 전계 효과성 트랜지스터의 제품에 의해 평가되는 것 같이 포화 형에서 140 cm2/Vs 및 선 형에서 260 cm2/Vs의 효과성 장치 이동도를 보이는 본 발명의 구부릴 수 있는 박막 트랜지스터의 전류 전압 특성을 나타낸다. 도27B는 선형 (왼쪽 축) 및 대수 (오른쪽 축) 눈금 상에 표시된 몇몇의 장치의 전사 특성을 나타낸다. 도27C는 본 발명에 의해 제조된 몇몇의 구부릴 수 있는 박막 트랜지스터의 선형 효과성 이동도의 분배를 나타낸다.
도28A는 인쇄가능한 단결정 실리콘 반도체 소자의 주목할 만한 신축성을 도시하는 용액 주조(왼쪽 내삽도)의 고해상 주사 전자 현미경 사진을 나타낸다. 도28A의 오른쪽 내삽도는 본 연구에서 평가된 구부릴 수 있는 박막 트랜지스터를 구부리는데 사용된 실험적인 기구의 사진을 나타낸다. 도28B는 신장 및 압축 변형을 겪을 때 에폭시 유전체 캐패시턴스의 작은 (~<1%) 선형 변화율을 나타낸다(상측 내삽도를 보라). 도29B에서 하측의 내삽도는 둘 다 4V의 게이트 및 드레인 바이어스 전압을 위해 측정된 장치의 포화 전류의 변화율을 나타낸다.
도29A는 PET 기판 상에 인쇄가능한 이종 반도체 소자를 포함하는 트랜지스터를 생성하기 위한 제조 공정의 약도를 나타낸다. 도29B는 본 기술을 사용하여 제조된 이종의 인쇄가능한 반도체 소자를 구비하는 몇몇의 장치의 광학 이미지를 나타낸다.
도30A는 접촉 저항을 특징짓는데 사용되는 인쇄가능한 이종 반도체 소자의 배열 및 접촉 패드를 위한 (상측 내삽도를 보라) L의 함수로서 정규화된 저항 RtotalW의 도표를 나타낸다. 도30B는 불순물을 실리콘 내 바람직한 영역으로 배치하는 확산 배리어(도29A를 보라)와 같이 패턴된 SOG의 용도를 보여주는 TOF-SIMS(Time-of-Flight Secondary Ion mass Spectroscopy)를 나타낸다. 도30B에 보인 이미지에서, 밝은 빨강 색은 높은 인 농도를 나타낸다.
도31A-D는 에폭시/ITO/PET 기판 위에 도핑된 실리콘 반도체 소자의 인쇄가능한 접촉을 포함하는 트랜지스터와 상응하는 측정을 보여준다.
도31A는 L = 7㎛, W = 200㎛와 함께 PET 기판 상에 도핑된 접촉과 함께 단결정 실리콘 트랜지스터의 특정한 전류-전압 특성을 제공한다. 하단부터 상단까지 VG는 -2 V 부터 6 V까지 변화한다. 도31B는 상단부터 하단까지 97 마이크론, 72 마이크론, 47 마이크론, 22 마이크론, 7 마이크론, 및 2 마이크론의 채널 길이와 함께 장치의 전사 커브(Vd = 0.1 V)를 제공한다. 도31C는 상이한 게이트 전압에서 L의 함수로서 ON 상태(Ron) 내에 장치의 폭 정규화된 저항을 나타낸다. 고체의 라인은 선형 피트를 대표한다. 스케일링은 채널 길이의 상기 범위를 위한 장치 효율성 상의 무시할 수 있는 영향력을 가지는 것과의 접촉에 일치한다. 도31C에서 선형적 피팅의 기울기의 역수로부터 결정된 것처럼, 도31C의 내삽도는 게이트 전압의 함수와 같이 시트 컨덕턴스[Δ(RonW)/ΔL]-1의 변화율을 나타낸다. 도31C의 내삽도에 보인 바와 같이, 이들 데이터에 대한 선형적 피트는 ~270 cm2/Vs의 진성 장치 이동도 및 ~2V의 진성 역치 전압을 제공한다. 도31D는 도핑되지 않은 (삼각형) 및 도핑된 (사각형) 접촉과 함께 장치를 위한 채널 길이의 함수로서 선형에서 평가된 효과성 이동도를 나타낸다.
도32A는 변형률(또는 곡률 반경)의 함수와 같이, 구부러진 상태에서의 값으로 정규화된 효과성 장치 이동도 μeff의 변화를 나타낸다. 도32B는 장치를 0 및 0.98% 사이로 변경시키는 곳에서 압축 변형을 야기하는 수 백개의 구부림 주기(9.2 mm의 반경까지) 이후의 정규화된 효과성 이동도 μeff/μ0 eff를 나타낸다.
도33은 실리콘 웨이퍼 (1 0 0) 상으로 유도 접착된 갈륨 질화물 마이크로구조를 포함하는 본 발명의 이종 집적 방법을 사용하여 제조된 복합 반도체 구조물의 실시예를 나타낸다.
도34A는 인쇄가능한 P-N 접합을 포함하는 태양 전지를 제조하기 위한 제조 통로 내에서 공정 단계를 도식적으로 나타내는 공정 흐름도를 제공한다. 도34B는 도34A에 도시된 제조 통로에 의해 생성된 태양 전지 장치 형태의 약도를 나타낸다. 도34C는 도34B에 보인 형태를 가지는 태양 전지 장치의 조도 상에 관찰된 광전자 응답을 나타낸다.
도35A는 독립적으로 인쇄가능한 P 및 N 도핑된 반도체 층을 포함하는 태양 전지 제조를 위한 대체 제조 통로 내의 공정 단계를 도식적으로 나타낸 공정 흐름도를 제공한다. 도35B는 도35A에 도시된 제조 통로를 사용하여 생성되는 태양 전지 장치의 약도를 나타낸다. 도35C는 도35B에서 도식적으로 묘사된 태양 전지의 상면도의 SEM 이미지를 나타낸다.도35D는 도35C에 보인 태양 전지의 광다이오드 응답을 나타내는 전류 대 바이어스의 도표를 제공한다. 도35E는 도35C에 보인 태양 전지의 광다이오드 응답을 나타내는 몇몇의 상이한 조도 세기에 상응하는전류 대 바이어스의 도표를 제공한다.
도36A는 잡아 늘이거나 압축가능한 박막 트랜지스터의 배열 제조의 실례가 되는 방법을 도시하는 공정 흐름도를 나타낸다. 도36B는 이완 및 인장된 형태에 있는 잡아 늘이거나 압축가능한 박막 트랜지스터의 배열의 광학 현미경 사진을 제공한다.
도37A는 플라스틱 기판 상으로 μs-Si 소자를 패터닝하기 위한 본 발명(방법 I)의 공정 방법을 보이는 약도를 제공한다. 도37B는 플라스틱 기판 상으로 μs-Si 소자를 패터닝하기 위한 본 발명의 대안의 공정 방법 (방법 II)를 도시하는 약도를 제공한다.
도38A는 본 발명의 방법에 사용된 소위 땅콩 형상의 μs-Si 대상물의 고안을 나타낸다. 도38A에 있는 내삽된 광학 이미지는 채널 하에서 매몰된 산화물이 희생 SiO2 부분이 잔존하는 동안 제거되는 곳에서 최적화된 HF 에칭 조건을 나타낸다. 도38B는 Si 대상물이 HF 용액 내에서 과에칭 될 때 상기 차수 유실의 실시예를 나타낸다. 도38C, 38D, 38E 및 38F는 방법 I을 사용하여 영향을 미치는 것과 같이 μs-Si 전사의 각 단계의 향상을 묘사한 현미경 사진의 시리즈를 나타낸다.
도39A 및 도39B는 3600 PDMS 압인기에 의한 PU/PET 시트 상으로의 μs-Si의 선택적 전사의 광학 이미지를 제공한다. 도39C는 μs-Si가 화학적으로 접착되고 그 이후에 전사된 것에 대한 Sylgard 184 코팅된 PET 기판의 단면의 광학 현미경 사진이다. 상기 방법으로 전사된 μs-Si의 더 높은 배율의 이미지는 도39D에 나타냈다.
도40A는 방법 I을 사용한 전사에 기초를 둔 땅콩 형상의 μs-Si를 사용하여 제조된 장치의 실례가 되는 장치 형상을 설명한다. 도40B는 게이트 전압(Vg= -2.5 V ~ 20 V)의 범위에서 μs-Si TFTs의 I-V 커브를 제공한다. 도40C는 표시된 일정한 소스-드레인 전압(Vsd =1V)에서 측정된, 효과성 이동도가 173cm2/Vs인 전사 특성을 나타낸다. 도40C에 있는 내삽도는 본 발명의 실제 장치의 광학 현미경 사진을 도시한다.
도41은 PET 기판 상에서 μS-GaAs MESFETs 제조하기 위한 공정 내에 포함된 단계를 묘사하는 공정 흐름도를 제공한다. 이방성 화학 에칭은 표준 (100) GaAs 웨이퍼로부터 와이어를 제조한다. 탄성체 압인기를 사용하는 인쇄 기술은 공간의 조직화(정렬된 배열)를 지속시키는 방법으로 상기 와이어를 웨이퍼로부터 플라스틱 장치로 전사한다. PR은 포토리지스트를 나타낸다.
도42A는 플라스틱 기판(PU/PET) 상의 GaAs 와이어 기저 MESFET의 기하구조의 횡단면을 도시하는 약도를 나타낸다. 소스/드레인 전극은 n-GaAs과의 옴의 접촉을 형성한다. 도42B는 각각이 도41의 공정 흐름도에 따라 제조된 10개의 GaAs 와이어의 배열을 사용한 플라스틱 상에서 두 개의 GaAs 와이어 기저 MESFETs의 대표 이미지를 나타낸다. 도42C는 신축성을 명확하게 설명하는 수백 개의 트랜지스터와 함께 2 cm x 2 cm PET의 이미지를 보여준다.
도43A, 43B 및 43C는 도42B에 보인 것과 유사한 50 ㎛의 길이, 15 ㎛의 게이트 길이와 함께 GaAs MESFET로부터의 결과를 나타낸다. 도43A는 0.5 V의 단계와 함께 0.5 ~ -2.0 V 사이의 게이트 전압에서 전류-전압(드레인 및 소스 전극 사이의) 커브를 나타낸다. 도43B는 상이한 V DS에서 측정된 본 발명의 GaAs MESFET의 전사 특성(즉, I DS vs. V GS)를 나타낸다. 도43C는 MESFET를 위해 예상한 바와 같이 선형 관계를 명백하게 나타내는 (I DS)1/2 vs. V GS로 표시한 V DS = 4 V에서 전사 커브를 나타낸다.
도44A 및 44B는 8.4 mm의 곡률 반경을 (A) 구부리기 전; (B) 구부린 이후에 유연한 PET 기판 상의 GaAs 와이어 기저 MESFET의 게이트 조정된 전류-전압 특성을 나타낸다. 도44C는 편평한, 구부러진 상태로 구부러진 기판을 이완한 이후 GaAs 와이어 기저 MESFET의 게이트 조정된 전류-전압 특성을 나타낸다. 도44D는 상기 MESFETs가 그들의 효율의 상당한 변화 없이 (< 20%) 0% 및 1.2% 사이에서 변경하기 위한 장치에서 신장 변형을 일으키는 다수의 구부림 주기에서 존속함을 나타내는 구부림(상이한 표면 변형과 함께)/비구부림에 의해 3 주기 내 V DS = 4 V 및 V GS = 0 V에서 I DS의 변화율을 나타낸다.
도45는 플라스틱 기판 상의 P 형 하측 게이트 박막 트랜지스터를 위한 본 발명의 실례가 되는 장치 형태를 도시하는 약도를 제공한다.
도46은 플라스틱 기판 상의 상보적인 논리 게이트를 위한 본 발명의 실례가 되는 장치 형태를 도시한 약도를 제공한다.
도47은 플라스틱 기판 상의 상측 게이트 박막 트랜지스터를 위한 본 발명의 실례가 되는 장치 형태를 도시한 약도를 제공한다.
도면을 참조하면, 같은 숫자는 같은 소자를 지시하며 한 개 보다 크거나 같은 도면에서 나타나는 동일한 숫자는 동일한 소자를 나타낸다. 게다가, 이하, 하기의 정의가 적용된다:
"인쇄가능한"은 기판이 고온(즉, 대략 섭씨 400도 보다 작거나 같은 온도에서)에 노출되지 않고 기판 상으로 또는 안으로 전사, 조립, 패턴, 조직화 및/또는 집적할 수 있는 재료, 구조물, 장치 부품 및/또는 집적된 기능적인 장치를 나타낸다. 본 발명의 한 실시형태에서, 인쇄가능한 재료, 소자, 장치 부품 및 장치는 용액 인쇄 또는 건식 전사 접촉 앤쇄를 통해 기판 상으로 또는 안으로 전사, 조립, 패턴, 조직화 및/또는 집적할 수 있다.
본 발명의 "인쇄가능한 반도체 소자"는, 예컨대, 건식 전사 접촉 인쇄 및/또는 용액 인쇄 방법을 사용하여 기판 표면 상으로 조립 및/또는 집적될 수 있는 반도체 구조물을 포함한다. 한 실시형태에서, 본 발명의 인쇄가능한 반도체 소자는 단일의 단결정, 다결정 및 마이크로결정의 무기질 반도체 구조물이다. 본 설명의 이러한 맥락에서, 단일의 구조물은 기계적으로 연결된 특징을 가지는 모놀리식 소자이다. 본 발명의 반도체 소자는 도핑되지 않거나 도핑될 수 있고, 불순물의 선택된 공간의 분배를 가질 수 있으며 P 및 N 형 불순물을 포함하는 다수의 상이한 불순물 재료로 도핑될 수 있다. 본 발명은 대략 1 마이크론 보다 크거나 같은 크기의 횡단면을 적어도 하나 가지는 마이크로구조의 인쇄가능한 반도체 소자 및 대략 1 마이크론 보다 크거나 같은 크기의 횡단면을 적어도 하나 가지는 나노구조의 인쇄가능한 반도체 소자를 포함한다. 많은 제품에 유용한 인쇄가능한 반도체 소자는 종래의 고온 공정 기술을 사용해 생성된 고순도 결정질의 반도체 웨이퍼와 같은 고순도 벌크 재료의 "하향식" 공정으로부터 파생된 소자를 포함한다. 한 실시형태에서, 본 발명의 인쇄가능한 반도체 소자는 전도 층, 유전 층, 전극, 부가적인 반도체 구조물 또는 이들의 모든 결합과 같은 적어도 하나 이상의 부가적인 장치 부품 또는 구조물와 연결된 작동가능한 반도체를 가지는 복합 구조물을 포함한다. 한 실시형태에서, 본 발명의 인쇄가능한 반도체 소자는 잡아 늘이거나 압축가능한 반도체 소자 및/또는 이종 반도체 소자를 포함한다.
"횡단면 치수(cross sectional dimension)"는 장치, 장치 부품 또는 재료의 횡단면 치수를 나타낸다. 횡단면 치수는 폭, 두께, 반경 및 직경을 포함한다. 예를 들면, 리본 형상을 가지는 인쇄가능한 반도체 소자는 길이 및 두 개의 크기의 횡단면 치수, 즉 두께 및 폭으로 특징 지어진다. 예를 들면, 원주의 형상을 가지는 인쇄가능한 반도체 소자는 길이 및 크기의 횡단면의 직경(또는 반경)에 의해 특징 지어진다.
"충진율"은 재료, 소자 및/또는 장치 부품로 가득찬 제1 및 제2 전극과 같은 두 개의 소자들 사이의 영역의 백분율을 나타낸다. 본 발명의 한 실시형태에서, 제1 및 제2 전극은, 20% 보다 크거나 같은, 바람직하게는 일부 제품을 위해 50% 보다 크거나 같은, 더 바람직하게는 일부 제품을 위해 80% 보다 크거나 같은 제1 및 제2 전극 사이의 충진율을 제공하는 하나 이상의 인쇄가능한 반도체 소자와의 전기적 접촉으로 제공된다.
"기판으로 지지되는"은 기판 상에 적어도 부분적으로 존재하거나 또는 구조물 및 기판 표면 사이에 배치된 하나 이상의 중간의 구조물에 적어도 부분적으로 존재하는 구조물을 나타낸다. 용어 "기판으로 지지되는"은 또한 기판에 부분적으로 또는 완전히 장착된 구조물을 나타낸다.
"용액 앤쇄"는 인쇄가능한 반도체 소자와 같은 하나 이상의 구조물이 캐리어 매개물로 확산되고, 합의된 방법으로 기판 표면의 선택된 영역으로 전달되는 공정과 관련된 것을 뜻한다. 실례가 되는 용액 인쇄 방법에서, 기판 표면의 선택된 용액에 대한 구조물의 전달은 패턴을 견디는 기판 표면의 형태 및/또는 물리적인 특성과 개별적인 방법에 의해 얻어진다. 본 발명에서 유용한 인쇄 방법은, 잉크젯 인쇄, 열 전사 인쇄 및 스크린 프린팅을 포함하지만, 이로 한정되지는 않는다.
"실질적으로 세로로 배향된"은 인쇄가능한 반도체와 같은 소자의 집단의 세로축이 선택된 정렬 축과 실질적으로 동일한 방향으로 개별적 배향을 나타낸다. 이러한 정의의 맥락에서, 선택된 축과 실질적으로 동일한 방향은 완전히 동일한 배향의 10도 이내의 배향, 더 바람직하게는 완전히 동일한 배향의 5도 이내의 배향을 나타낸다.
"잡아 늘이거나 압축가능한"은 분열을 겪지 않고 변형되어야 할 재료, 구조물, 장치 또는 장치 부품의 능력을 나타낸다. 실례가 되는 실시형태에서, 잡아 늘이거나 압축가능한 재료, 구조물, 장치 또는 장치 부품은 분열 없이 대략 0.5% 보다 큰 변형, 바람직하게는 일부 제품을 위해 분열 없이 대략 1% 보다 큰 변형, 더 바람직하게는 분열 없이 대략 3% 보다 큰 변형을 견딜 수 있다.
용어 "유연한" 및 "구부릴 수 있는"은 본 발명에서 동의어로 사용되었고, 재료, 구조물, 장치 또는 장치 부품의 고장 지점을 특징짓는 변형과 같은 상당한 변형을 전하는 전사를 겪지 않고 곡면을 이루는 형상으로 변형되어질 재료, 구조물, 장치 또는 장치 부품의 능력을 나타낸다. 실례가 되는 실시형태에서, 유연한 재료, 구조물, 장치 또는 장치 부품은 대략 5% 보다 크거나 같은 변형, 바람직하게는 일부 제품을 위해 분열 없이 대략 1% 크거나 같은 변형, 더 바람직하게는 분열 없이 대략 0.5% 보다 크거나 같은 변형을 전하지 않고 곡면을 이루는 형상으로 변형될 수 있다.
"반도체"는 매우 낮은 온도에서는 절연체인, 그러나 대략 300 캘빈의 온도에서는 상당한 전기 전도성을 갖는 어떤 재료를 나타낸다. 본 명세서에서 반도체라는 용어는 마이크로 전자제품 및 전자 장치의 분야에서 사용되는 용어와 일치한다. 본 발명에 유용한 반도체는 실리콘, 게르마늄 및 다이아몬드와 같은 소자 반도체, 및 SiC 및 SiGe 같은 IV족 화합물 반도체, AlSb, AlAs, Aln, AlP, BN, GaSb, GaAs, GaN, GaP, InSb, InAs, InN, 및 InP와 같은 Ⅲ-Ⅴ족 반도체, AlxGa1 - xAs 같은 Ⅲ-Ⅴ족 3원 반도체 합금, CsSe, CdS, CdTe, ZnO, ZnSe, ZnS, 및 ZnTe와 같은 Ⅱ-Ⅵ족 반도체, CuCl과 같은 Ⅰ-Ⅶ족 반도체, PbS, PbTe 및 SnS와 같은 Ⅳ-Ⅵ족 반도체, PbI2, MoS2 및 GaSe와 같은 층 반도체, CuO 및 Cu2O와 같은 산화 반도체와 같은 화합물 반도체를 포함할 수 있다. 용어 "반도체"는 주어진 제품 또는 장치에 유용한 유익한 전기적 특성을 제공하기 위해 p-형 도핑 재료 및 n-형 도핑 재료를 가지는 반도체를 포함하는 하나 이상의 선택된 재료로 도핑되는 진성 반도체 및 불순물 반도체를 포함한다. 용어 "반도체"는 반도체 및/또는 불순물의 혼합물을 포함하는 복합 재료를 포함한다. 본 발명의 일부 제품에 유용한 특정한 반도체 재료는 Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, 및 GaInAsP를 포함하지만, 이로 한정되지는 않는다. 다공성의 실리콘 반도체 재료는 센서 및 발광 다이오드(LED) 및 고체상 레이저와 같은 발광 재료 분야에 본 발명을 적용하는 데 유용하다. 반도체 재료의 불순물은 상기 반도체 재료 그 자체이거나 반도체 재료로 제공되는 불순물이라기 보다는 원자, 원소, 이온 및/또는 분자들일 수 있다. 불순물은 반도체 재료의 전기적 물성에 부정적인 영향을 미칠 수 있는 반도체 재료에 존재하는 바람직하지 않은 재료인 것으로, 산소, 탄소 및 중금속을 포함하는 금속을 포함하지만 그로 한정되지는 않는다. 중금속 순도는 주기율표 상의 구리와 납 사이에 있는 원소 군, 칼슘, 나트륨, 및 모든 이온, 그들의 화합물 및 복합체를 포함하지만, 그로 한정되지는 않는다.
"플라스틱(plastic)"은 일반적으로 가열 및 굳어져 원하는 모양으로 성형 또는 금형할 수 있는 합성하거나 자연적으로 생성되는 재료 또는 재료들의 조합을 의미한다. 본 발명의 장치 및 방법에 있어서 유용한 일실시형태의 플라스틱은 중합체, 수지 및 셀룰로오스 유도체를 포함하며, 이에 제한되지 않는다. 본 명세서에서 플라스틱은 구조적 증강제, 충진제, 섬유, 가소제, 안정제 또는 바람직한 화학적 또는 물리적 성질을 제공할 수 있는 첨가제와 같이 하나 하나 이상의 첨가제와 하나 하나 이상의 플라스틱을 포함하는 복합 플라스틱 재료를 포함한다.
"유전체" 및 "유전체 재료"는 본 발명에서 동의어로 사용되었고 전기 전류의 흐름에 저항성이 높은 기판을 나타낸다. 유용한 유전체 재료는 SiO2, Ta2O5, TiO2, ZrO2, Y2O3, SiN4, STO, BST, PLZT, PMN, 및 PZT를 포함하지만, 이로 한정되지는 않는다.
"중합체"는 의례 단량체라 불리며 복수개로 반복되는 화학 군을 포함하는 분자를 가리킨다. 중합체는 종종 높은 분자 질량으로 특징 지어진다. 본 발명에 유용한 중합체는 유기질질 중합체 또는 무기질 중합체가 될 수 있고, 비결정질, 반비결정질, 결정질 또는 부분적으로 결정질 상태로 있을 수 있다. 중합체는 동일한 화학적 조성을 가지는 모노머 또는 코중합체와 같이 상이한 화학적 조성을 가지는 다수의 모노머를 포함할 수 있다. 결합된 모노머 체인을 가지는 교차결합된 중합체는 본 발명의 일부 제품에 부분적으로 유용하다. 본 발명의 이러한 방법, 장치 및 장치 부품에 유용한 중합체는 플라스틱, 탄성중합체, 가열가소성 탄성체, 엘라스토플라스틱, 서모스탯, 가열가소성 및 아크릴레이트를 포함하지만, 이로 한정되지는 않는다. 실례가 되는 중합체는 아세탈 중합체, 생물분해성 중합체, 셀룰로오스 중합체, 플루로중합체, 나일론, 폴리아크릴로니트릴 중합체, 폴리아미드-이미드 중합체, 폴리미드, 폴리아릴레이트, 폴리벤지미다졸, 폴리부틸렌, 폴리카보네이트, 폴리에스테르, 폴리에테르이미드, 폴리에틸렌, 폴리에틸렌 코중합체 및 수정된 폴리에틸렌, 폴리케톤, 폴리(메틸 메타크릴레이트), 폴리메틸펜텐, 폴리페닐렌 산화물 및 폴리페닐렌 황화물, 폴리프탈아미드, 폴리프로필렌, 폴리우레탄, 스티렌 합성수지, 술폰 계 합성수지, 비닐 계 합성수지 또는 이들의 모든 결합을 포함하지만, 이로 한정되지는 않는다.
"탄성체"는 실질적으로 영구한 변형없이 그의 원 형상으로 되돌아갈 수 있는 중합체 재료를 나타낸다. 탄성체는 일반적으로 탄성 변형을 실질적으로 견딘다. 본 발명에 유용한 실례가 되는 탄성체는 중합체, 코중합체, 복합 재료 또는 중합체 및 코중합체의 혼합물을 포함할 수 있다. 탄성체 층은 적어도 하나의 탄성체는 포함하는 층을 나타낸다. 탄성체 층은 또한 불순물 및 다른 비탄성체 재료를 포함할 수 있다. 본 발명에 유용한 탄성체는 가열가소성 탄성체, 스티렌 재료, 올레펜 재료, 폴리올레핀, 폴리우레탄 가열가소성 탄성체, 폴리아미드, 합성 고무, PDMS, 폴리부타디엔, 폴리이소부틸렌, 폴리(스티렌-보타디엔-스티렌), 폴리우레탄, 폴리크롤로프렌 및 실리콘을 포함할 수 있지만, 이로 한정되지는 않는다.
"전자기 방사"는 전기 및 자기장의 파를 나타낸다. 본 발명의 방법에 유용한 전자기 방사는 감마선, X-선, 자외선, 가시광선, 적외선, 극초단파, 라디오파 또는 이들의 모든 결합을 포함하지만, 이로 한정되지는 않는다.
"우수한 전자 효율" 및 "고효율"은 본 설명에서 동의어로 사용되고 전계 효과성 이동도, 역치 전압 그리고 전자 신호 스위칭 및/또는 증폭과 같이 우수한 기능성을 제공하는 on-off 비와 같은 전자 특성을 가지는 장치 및 장치 부품을 나타낸다. 우수한 전자 효율을 보이는 본 발명의 실례가 되는 인쇄가능한 반도체 소자는 100 cm2 V-1 s-1 보다 크거나 같은, 바람직하게는 일부 제품을 위해 대략 300 cm2 V-1 s-1 보다 크거나 같은 진성 전계 효과성 이동도를 가질 수 있다. 우수한 전자 효율을 보이는 본 발명의 실례가 되는 트랜지스터는 대략 100 cm2 V-1 s-1 보다 크거나 같은, 바람직하게는 일부 제품을 위해 대략 300 cm2 V-1 s-1 보다 크거나 같은, 더 바람직하게는 일부 제품을 위해 대략 800 cm2 V-1 s-1 보다 크거나 같은 장치 전계 효과성 이동도를 가질 수 있다. 우수한 전자 효율을 보이는 본 발명의 실례가 되는 트랜지스터는 대략 5 volt보다 작은 역치 전압 및/또는 대략 1 x 104 보다 큰 on-off 비를 가질 수 있다.
"대면적"은 장치 제조에 사용되는 기판의 수용부 표면 영역과 같은 약 36 inch2 이상인 영역을 나타낸다.
"장치 전계 효과성 이동도"는 전기 장치에 상응하는 출력 전류 데이터를 사용하여 연산된 것과 같이 전자 장치의 전계 효과성 이동도를 나타낸다.
"정각의 접촉"은 표면, 코팅된 표면 및/또는 (인쇄가능한 반도체 소자 같은) 기판 표면 상에서 전사, 조립, 조직화 및 집적 구조물에 유용할 수 있는 것 상에 증착된 재료를 가지는 표면 사이에 확립된 접촉을 나타낸다. 한가지 양상에서, 정각의 접촉은 적합한 전사 장치의 하나 이상의 접촉 표면이 기판 표면의 모든 형상으로 거시적 적응하는 것을 포함한다. 다른 양상에서 정각의 접촉은 적합한 전사 장치의 하나 이상의 접촉 표면이 외부 공간과 긴밀한 접촉으로 이어진 기판 표면으로 거시적 적응하는 것을 포함한다. 용어 "정각의 접촉"은 종래의 부드러운 석판 인쇄에서 이 용어의 사용과 일치하는 것을 뜻한다. 정각의 접촉은 하나 이상의 적합한 전사 장치의 노출된 접촉 표면과 기판 표면 사이에 확립될 수 있다. 선택적으로, 정각의 접촉은 적합한 전사 장치의 하나 이상의 코팅된 접촉 표면, 예컨대, 전사 재료, 인쇄가능한 반도체 소자, 장치 부품, 및/또는 거기에 증착된 장치를 가지는 접촉 표면과 기판 표면 사이에 확립될 수 있다. 선택적으로, 정각의 접촉은 적합한 전사 장치의 하나 이상의 노출되거나 코팅된 접촉 표면과 전사 재료, 고체의 포토리지스트 층, 프리중합체 층, 액체, 박막 또는 유동체와 같은 재료로 코팅된 기판 표면 사이에 확립될 수 있다.
"배치 정밀도"는 인쇄가능한 반도체 소자와 같은 인쇄가능한 소자를 전극과 같은 다른 장치 부품의 상대적인 위치나 수용부 표면의 선택된 표면과 상대적인 위치 중 하나로 전사하기 위한 전사 방법 또는 장치의 능력을 나타낸다. "우수한 배치" 정밀도는 다른 장치 또는 장치 구성 요소와 관련된 또는 50 마이크론 보다 작거나 같은, 더 바람직하게는 일부 제품을 위해 20 마이크론 보다 작거나 같은, 더 바람직하게는 일부 제품을 위해 5 마이크론 보다 작거나 같은 완벽하게 정확한 위치로부터의 공간 편차와 함께 수용부 표면의 선택된 영역과 관련된 선택된 위치로 인쇄가능한 소자를 전사할 수 있는 방법 및 장치를 나타낸다. 본 발명은 우수한 배치 정밀도와 함께 전사된 적어도 하나의 인쇄가능한 소자를 포함하는 장치를 제공한다.
"정확도"는 인쇄가능한 반도체 소자와 같은 소자의 선택된 패턴이 기판의 수용부 표면으로 얼마나 잘 전사되느냐의 측정을 나타낸다. 우수한 정확도는 각 소자의 상대적인 위치 및 배향이 전사 중에 지속되는, 예컨대, 선택된 패턴 내에서 그들의 위치로부터 각 소자의 공간 편차가 500 나노미터 보다 작거나 같은, 더 바람직하게는 100 나노미터보다 작거나 같은 소자의 선택된 패턴의 전사를 나타낸다.
"영률"은 주어진 물질에서 응력과 변형의 비를 나타내는 재료, 장치 또는 층의 기계적인 성질이다. 영률은 하기의 식으로 제공될 수 있다:
Figure 112015062079363-pat00002
(II)
식 중, E는 영률, L0는 평형상태의 길이, ΔL은 적용된 응력 하에서의 길이 변화, F는 적용된 힘 그리고 A는 적용된 힘에 걸친 영역이다. 영률은 또한 하기의 방정식을 통해 라메(Lame) 상수의 용어로 표현될 수 있다:
Figure 112015062079363-pat00003
(III)
식 중, l 및 m는 라메 상수이다. 고영률(또는 "고 계수") 및 저영률(또는 "저 계수")은 주어진 재료, 층 또는 장치에서 영률의 크기의 관련된 기술어(記述語)이다. 본 발명에서, 고 영률은 저 영률 보다 바람직하게는 일부 제품을 위해 대략 10배, 더 바람직하게는 다른 제품을 위해 대략 100배, 더욱 바람직하게는 다른 제품을 위해 대략 1000배 더 크다.
하기의 설명에서, 본 발명의 장치, 장치 부품 및 방법의 많은 특정한 상세한 설명은 발명의 정확한 성질의 철저한 설명을 제공하기 위해 설명된다. 그러나, 당업자는 이러한 특정한 상세한 설명 없이도 발명을 실시할 수 있음이 명백하다.
본 발명은 인쇄가능한 반도체 소자를 제조하기 위한, 그리고 기판 표면 상으로 인쇄가능한 반도체 소자를 조립하기 위한 방법 및 장치를 제공한다. 본 발명은 단결정 무기질 반도체, 작동가능하게 하나 이상의 다른 장치 부품에 연결된 반도체 구조물을 포함하는 복합 반도체 소자, 및 잡아 늘이거나 압축가능한 반도체 소자를 포함하는 매우 다양한 인쇄가능한 반도체 소자를 제공한다. 본 발명의 방법, 장치 및 장치 부품은 고효율 전자 및 광전자 장치, 그리고 유연한 플라스틱 기판 상의 박막 트랜지스터와 같은 장치의 배향을 생성시킬 수 있다.
도1은 단결정 실리콘의 리본을 포함하는 인쇄가능한 반도체 소자의 제조 및 조립을 위한 본 발명의 실례가 되는 방법을 도식적으로 설명한다. 공정은 박막 단결정 실리콘 층(105), 매몰 SiO2 층(107) 및 Si 처리 층(108)이 구비된 SOI 기판(100)을 제공함으로써 시작된다. 선택적으로, 만약 존재한다면, 단결정 실리콘 층(105) 상의 표면 자연 산화 층은, 예컨대, SOI 기판의 표면을 (1%) DHF(dilute HF)로 노출시킴으로써 제거될 수 있다. 자연 산화 층을 적절하게 벗겨내자마자, SOI 기판(100)의 외부 영역의 선택된 영역은 외표면(110) 상에 마스크 소자(120), 마스킹 된 영역(125) 및 노출된 표면 영역(127)의 패턴을 형성함으로써 마스킹 된다. 도1에 도시된 실시형태에서, 외표면(110)은 외표면(110)의 마스킹 된 영역(125)의 에칭을 금할 수 있는 마스크 소자(120)를 제공하는 직사각형의 알루미늄 및 골드 표면 층과 함께 패턴된다. 마스크 소자(120)는 정사각형, 직사각형, 원형, 타원형, 삼각형 형상 또는 이들 형상의 모든 결합을 모두 포함하지만, 이로 한정되지는 않는 크기 및 형상을 가질 수 있다. 실례가 되는 실시형태에서, 우수한 조합을 가지는 마스크 소자를 제공하는 Al/Au 층의 패턴은 마이크로접촉 인쇄, 나노접촉 인쇄 기술, 또는 광식각법, 및 에칭 방법(Au에는 TFA; Al에는 미리 혼합된 Cyantec 에칭액 AL-11)을 사용하여 제조된다. 박막을 포함하는 마스크 소자의 증착은, 예컨대, Al (20 nm; 0.1 nm/s) 그리고 그 다음 Au (100 nm; 1 nm/s)의 지속적인 증착에 의해, Temescal BJD1800와 같은 전자 빔 증발기에 의해 제공될 수 있다.
SOI 기판(100)의 외표면(110)은 아래쪽으로 이방성으로 에칭된다. 도1에 보인 바와 같이, 재료가 노출된 표면 영역(127)으로부터 선택적으로 제거되었을지라도, 마스크 소자(120)는 마스킹 된 영역(125)의 에칭을 방지함으로써, 약간 각진 측벽(141)이 구비된 단결정 실리콘 구조물을 포함하는 다수의 부각구조 특징부40)를 생성시킨다. 실례가 되는 실시형태에서 부각구조 특징부(140)는 대략 100 나노미터의 두께(147)를 가지는 측벽(141)을 가지며, 노출된 표면 영역(127)은 TMAH(tetramethylammonium hydroxide)에 대략 3.5 분 동안 노출된다. 본 실시형태에서, 에칭은 바람직하게는 10 나노미터 보다 작은 평균 표면 위치로부터의 편차와 함께 Al/Au 마스크 소자(120)를 가지는 단결정 실리콘의 부각구조 특징부(140) 상에 부드러운 측벽(141)을 생성시킨다. 부각구조 특징부(140)는, SiO2 기저 층(107)이, 예컨대, (49%) 농축된 HF를 사용하여 부분적으로 또는 완전히 등방성으로 에칭될 때 기판(100)은 리프트오프 될 수 있다. 부각구조 특징부(140)의 리프트오프(lift off)은 마스크 소자에 의해 피복되는 하나의 표면이 구비된 개별적 단결정 실리콘 구조물을 포함하는 인쇄가능한 반도체 소자(150)를 생성시킨다. 본 실시예에서 마스크 소자(120), Al/Au 층은 제거될 수 있거나, 예컨대, 박막 트랜지스터 내 소스 및 드레인 전극과 같이 최종 장치 구조물로 직접 집적될 수 있다. 도1에 보인 바와 같이, 인쇄가능한 반도체 소자(150)는 (화살표(166)로 도식적으로 나타낸) 건식 전사 접촉 인쇄 기술이나 (화살표(165)로 도식적으로 나타낸) 용액 주조 방법 중 하나에 의해 플라스틱 기판과 같은 기판 표면(160)의 수용부 표면 상으로 조립될 수 있다. 두 조립 방법 모두 주변 환경 내 실온에서 일어날 수 있고, 따라서 자렴한, 유연한 플라스틱 기판을 포함하는 넓은 범위의 기판과 호환될 수 있다.
인쇄가능한 반도체 소자 조립을 위한 건식 전사 접촉 인쇄 방법의 사용은 SOI 기판(100)으로부터 인쇄가능한 반도체 소자의 리프트오프 바로 이전에 알려진 그들의 배향 및 위치를 이용하는 이점이 있다. 이 경우, 부드러운 석판인쇄 전사 인쇄 기술과 유사한 전구체는 인쇄가능한 반도체 소자를 (SiO2 에칭 이후, 그러나 실리콘 리프트오프 이전에) SOI에서 장치 기판 상의 우수한 위치로 이동시키는데 사용된다. 보다 구체적으로는, 적합한 탄성체 전사 소자는 대상물을 SOI 표면으로부터 리프트오프되고 우수한 기판으로 전사시킨다. 유사하게, 인쇄가능한 반도체 소자는 대상 기판의 표면 상에 정의된 저장소 패드를 사용한 Au 냉간 용접에 의해 얇은 플라스틱 기판 상으로 바로 전사될 수 있다.
실례가 되는 방법에서, 인쇄가능한 반도체 소자(150)의 적어도 일부가 탄성체 전사 압인기, 중합체 전사 장치 또는 복합 중합체 전사 장치와 같은 적합한 전사 장치(175)의 접촉 표면(170)과 정각의 접촉되게 함으로써, 인쇄가능한 반도체 소자(150)의 적어도 일부를 접촉 표면(170) 상으로 접착한다. 적합한 전사 장치(175)의 접촉 표면(170) 상에 배치된 인쇄가능한 반도체 소자(150)는, 바람직하게는 접촉 표면(170)과 기판의 수용부 표면(160) 사이에 정각의 접촉을 확립시키는 방법으로 기판의 수용부 표면(160)과 접촉을 하게 한다. 접촉 표면(170)은 기판의 수용부 표면(160)과의 접촉으로 인쇄가능한 반도체 소자(150)와 분리됨으로써, 인쇄가능한 반도체 소자를 수용부 표면 상으로 조립한다. 본 발명의 이러한 실시형태는 잘 정의된 위치 및 공간의 배향에서 인쇄가능한 반도체 소자를 포함하는 수용부 표면 상에 패턴을 생성시킬 수 있다. 도1에 보인 실시형태에서, 인쇄가능한 반도체 소자(150)는 기판의 수용부 표면(160) 상에 존재하는 골드 패드(162)로 작동가능하게 연결된다.
도2는 기판의 수용부 표면 상으로 인쇄가능한 반도체 소자를 조립하기 위한 선택적 건식 전사 접촉 인쇄 방법을 도시하는 약도를 제공한다. 다수의 인쇄가능한 반도체 소자(300)는 잘 정의된 위치 및 공간의 배향으로 특징 지어지는 인쇄가능한 반도체 소자(300)의 제1 패턴(310)에서 모체 기판(305) 상에 제조된다. 다수의 개별적 바인딩 영역(325)과 함께 접촉 표면(320)이 구비된 적합한 전사 장치(315)는 모체 기판(305) 상의 인쇄가능한 반도체 소자의 적어도 일부와 정각의 접촉된다. 접촉 표면(320) 상의 바인딩 영역(325)은 인쇄가능한 반도체 소자(310), 및 화학적으로 수정된 영역를 위한 진화성에 의해 특징 지어지고, 그러한 영역은 PDMS 층의 표면으로부터 뻗어있는 하이드록실 기를 가지거나 하나 이상의 점착성 층으로 코팅된다. 정각의 접촉은 접촉 표면(320) 상의 바인딩 영역(325)과 접촉하는 인쇄가능한 반도체 소자(310)의 적어도 일부를 전사시킨다. 접촉 표면(320)으로 전사된 인쇄가능한 반도체 소자(310)는, 플라스틱 기판과 같은 유연한 기판일 수 있는 기판(335)의 수신표면(330)과 접촉된다. 기판(335)의 수용부 표면(330) 상의 반도체 소자의 조립의 결과로 반도체 소자(310) 및 접촉 표면(320)의 이 후의 조립이 생성됨으로써, 인쇄가능한 반도체 소자(340)의 제1 패턴과 상이한 잘 정의된 위치 및 공간의 배향으로 특징 지어지는 인쇄가능한 반도체 소자의 제2 패턴(340)을 생성시킨다. 도2에 보인 바와 같이, 모체 기판(305)에 잔존하는 인쇄가능한 반도체 소자(340)는 인쇄가능한 반도체 소자의 제1 및 제2 패턴과 상이한 인쇄가능한 반도체 소자의 제3 패턴(345)에 의해 특징 지어진다. 제3 패턴(345)을 포함하는 인쇄가능한 반도체 소자(340)는 이후에 전사될 수 있고/있거나 기판(335) 또는 선택적 건식 전사 방법을 포함하는 본 발명의 인쇄 방법을 사용한 다른 기판 상으로 조립될 수 있다.
도3A-C는 본 발명의 선택적 건식 전사 접촉 인쇄 방법에 유용한 장치, 장치 구성 및 장치 부품을 나타내는 약도이다. 도3A는 선택된 인쇄가능한 반도체 소자(300)가 하나 이상의 점착성 코팅(350)이 구비된 모체 기판(305) 상의 다수의 인쇄가능한 반도체 소자(300)를 나타낸다. 도3A에 보인 바와 같이, 점착성 코팅(350)은 잘 정의된 패턴으로 제공된다. 도3B는 잘 정의된 패턴에 제공된 다수의 개별적 바인딩 영역(325)과 함께 접촉 표면(320)이 구비된 적합한 전사 장치를 나타낸다. 도3C는 잘 정의된 패턴에 제공된 부각구조 특징부(360)를 포함하는 3차원 부각구조 패턴(355)이 구비된 적합한 전사 장치(315)를 나타낸다. 도3C에 나타낸 실시형태에서, 부각구조 패턴(355)은 하나 이상의 점착성 층으로 임의로 코팅될 수 있는 다수의 접촉 표면(320)를 제공한다. 점착성 코팅(350), 바인딩 영역(325) 및 부각구조 특징부(360)는 바람직하게는 장치 형태 또는 상대적인 위치 및 박막 트랜지스터 배향 형태와 같은 장치 배향 형태 내의 인쇄가능한 반도체 소자의 공간의 배향에 상응한다.
**건식 전사 인쇄 방법의 사용은 넓은 범위의 조성 및 곡면을 이루는 표면을 포함하는 표면 형태를 가지는 기판 상에 인쇄가능한 반도체 소자를 조립, 조직화 및 집적하기 위한 본 발명에 유용하다. 본 방법 및 조성의 이러한 기능적 성능을 설명하기 위해, 실리콘 광다이오드를 포함하는 반도체 소자는 탄성체 압인기를 사용하는 건식 전사 인쇄 방법을 사용하여 매우 다양한 광학 렌즈의 곡면을 이루는 표면 상으로 직접 (즉, 비 점착성) 인쇄된다. 도3D는 폴리카보네이트 렌즈(FL 100mm)의 구형의 표면 상으로 인쇄된 광다이오드의 배향의 사진을 제공한다. 도3E는 구형 유리 렌즈(FL 1000mm)의 곡면을 이루는 표면 상으로 인쇄된 광다이오드의 배향의 주사 전자 현미경 사진을 제공한다. 도3E에 제공된 이미지에서의 대비는 p 도핑된 영역을 보여주기 위해 약간 강화되어 있다. 도3F는 도3E에 설명된 광다이오드의 광응답을 도시하는 전기 전류(mA) 대 잠재적인 비아(bia) (volt)의 도표를 제공한다.
도4A 및 도A2는 건식 전사 접촉 인쇄를 사용한 본 발명의 조립 방법을 위한 인쇄가능한 반도체 소자의 우수한 형상을 나타낸다. 도4A는 투시도를 제공하며 도4B는 평면도를 제공한다. 인쇄가능한 반도체 소자는 제1 말단(505), 중심 영역(510) 및 제2 말단(515)이 구비된 중심 세로축(502)을 따라 뻗어있는 리본(500)을 포함한다. 도4A에 도시된 바와 같이, 리본(500)의 폭은 그의 길이를 따라 선택적으로 변경시킨다. 특히, 제1 및 제2 말단(505, 515)는 중심 영역(510)보다 넓다. 실례가 되는 방법에서, 리본(500)은 모체 기판(520)을 에칭함으로써 형성된다. 본 실시형태에서, 모체 기판(520)은 리본(500)이 제1 및 제2 말단(505, 515)에 인접한 희생 층(525)를 포함하는 두 개의 정렬 유지 소자에 의해 오로지 모체 기판(520)에만 점착될 때까지 에칭용 용액에 등방성으로 노출된다. 제조 공정 내 이 시점에서, 에칭 공정은 정지되고, 리본(500)은 적합한 전사 장치와 접촉되고/되거나 접착된다. 희생 층(525)은 손상되고 리본(500)은 전사 장치가 모체 기판(520)으로부터 제거된 것과 같이 해체된다. 이 방법은 또한 도4에 보인 바와 같은 형상을 가지는 다수의 인쇄가능한 반도체 소자의 건식 전사 접촉 인쇄로 적용될 수 있다. 본 발명의 이러한 방법의 이점은 모체 기판(520) 상의 다수의 리본(500)의 배향 및 상대적인 위치가 전사, 조립 그리고 집적 단계 중에 확실히 지속될 수 있다는 점이다. 희생 층의 두께를 위한 실례가 되는 범위는 ~2 um 및 100 um 사이의 폭인 리본과 함께 ~1 um이고 ~100nm 까지이다. 흥미롭게도, 일반적으로 리본의 분열은 대상물의 말단에서 일어난다(리본이 모체 기판에 점착되는 지점/가장자리와 매우 근접한). 넓은 리본은 일반적으로 압인기에 접착된 리프트오프(lift off) 공정 중에 왜곡되지 않는다.
도4C 및 도4D는 건식 전사 접촉 인쇄를 사용한 본 발명의 조립 방법을 위한 인쇄가능한 반도체 소자의 우수한 형상을 나타낸다. 도4C는 투시도를 제공하며 도4D는 평면도를 제공한다. 인쇄가능한 반도체 소자는 동일한 방향의 중심 세로 축(528)을 따라 뻗어있는 리본(527)을 포함한다. 리본(527)은 선택된 위치 및 적어도 리본의 말단 상에서 중심 세로 축(528)을 따라 모체 기판(529)까지 연결된 정렬 유지 소자(530)에 의한 배향에 속박된다. 정렬 유지 소자(530)는 리본(527)의 패턴 중에 제조되는데, 이는 그의 중심 세로축을 따라 리본의 하나 또는 두 개의 말단을 정의하는 것에 의해서가 아니다. 정렬 유지 소자(530)는 손상되고 리본(527)은 전사 장치의 접촉 장치와의 접촉 및 모체 기판(520)으로부터 멀리 떨어진 이후의 이동 중에 해체된다.
용액 인쇄에 의한 조립을 얻기 위해, 인쇄가능한 반도체 소자(150)의 적어도 일부는 캐리어 캐개물 안으로 확산됨으로써, 반도체 element ELEMENTS 150 캐리어 매개물을 포함하는 부유물을 생성시킨다. 인쇄가능한 반도체 소자(150)는 기판으로 전달되고 기판(160)의 수신 표녕 상으로 무유물을 인쇄하는 용액에 의해 조립된다. 용액 인쇄는 잉크젯 인쇄, 열 전사 인쇄 및 스크린 인쇄를 포함하지만, 이로 한정되지는 않는 다수의 종래의 기술에 의해 제공될 수 있다. 도1에 나타낸 실시형태에서, 인쇄가능한 반도체 소자(150)는 기판(160)의 수용부 표면 상에 존재하는 골드 패드(162)로 작동가능하게 연결된다.
도5A-C 선택된 물리적 차원을 가지는 단결정 실리콘의 마이크로스트립(microstrip)을 포함하는 인쇄가능한 반도체 소자(150)의 범위의 광학 및 주사 전자 현미경 사진을 나타낸다. 인쇄가능한 반도체 소자는 부유물 내에 그리고 다양한 형의 기판 상으로 주조된 것과 같이 나타난다. 도5A는 실리콘 막대(폭 2 마이크론; 두께 2 마이크론; 길이 ~15 밀리미터)의 각진 매트를 주조시킨 용액의 광학 현미경 사진이다. 내삽 이미지는 에탄올의 용액 내에 확산된 인쇄가능한 실리콘 스트립을 나타낸다(어립잡아서 그의 1000만). 도5B에 있는 저해상 SEM 이미지는 노출된 실리콘 웨이퍼 상으로 주조된 일부 편평한 마이크로스트립(두께 340 나노미터; 폭 5 마이크론; 길이 ~15 밀리미터)의 기계적 유연성 범위를 도시한다. 도5C는 이들 대상물 중 하나의 고해상 SEM 이미지를 나타낸다. 이방성 습식 에칭 절차에 의해 생성된 매우 부드러운 측벽을 주지하라.
와이어, 작은 판 및 디스크의 형성에서 인쇄가능한 반도체 소자 또한 본 발명의 방법을 사용하여 형성될 수 있다. 대면적의 부드러운 석판 인쇄 기술의 사용에 의해, 단일의 저렴한 공정 순서에서, 50 nm 까지인 측면의 치수와 거의 모든 형상과 함께 다수의 (즉, 10억) 인쇄가능한 반도체 소자를 제조할 수 있다. 측면 치수가 20 나노미터만큼 작은 인쇄가능한 반도체 소자는 또한 본 발명의 방법에 따라 제조될 수 있다. 유연한 전자 시스템 내 박막 트랜지스터에서의 사용을 위해, 단결정 실리콘의 길고(~10 마이크론) 좁은(~1 마이크론) 스트립을 포함하는 인쇄가능한 반도체 소자는 특히 유용하다.
도6은 대략 25 마이크론의 두께를 가지는 PDMS 코팅된 폴리미드 시트 상에 단결정 실리콘 마이크로스트립을 포함하는 전사된 인쇄가능한 반도체 소자의 이미지를 나타낸다. 상측의 내삽한 사진은 이 시스템의 진성 유연성을 설명한다. 하측의 내삽도는 얇은 Ti/Au 코팅된 마일라 시트 상에 냉각 용접된 인쇄가능한 실리콘 고밀도 마이크로스트립(폭 25 마이크론, 간격 ~2 마이크론)의 평면도 현미경 사진을 나타낸다. 도6에 보인 바와 같이, 실리콘 마이크로스트립을 포함하는 인쇄가능한 반도체 소자는 제어된 배향과 함께 잘 정렬되고 전사되었다. 조립에 의해 유도된 인쇄가능한 반도체 소자의 크래킹(cracking)은 주사 전자 현미경을 사용한 주의 깊은 실험 중에 관찰되지 않으며, 기판이 상당히 구부러졌을 때도 마찬가지이다. 유사한 결과는 하측의 내삽 현미경 사진에 의해 설명된 것과 같은 Au 코팅된 얇은 마일라 시트를 사용하여 (탄성체 층의 필요 없이) 얻을 수 있다. 100%에 가까운 피복 농도는 이 방법으로 얻을 수 있다.
본 발명은 또한 작동가능하게 유전체 소자, 도체 소자(즉, 전극) 또는 부가적인 반도체 소자들과 같은 다른 장치 부품에 연결되는 반도체 구조물을 포함하는 복합 인쇄가능한 반도체 소자를 제공한다. 특히 박막 트랜지스터 제조에 유용한 본 발명의 실례가 되는 인쇄가능한 반도체 소자는 집적 반도체 및 유전체 소자를 포함한다. 그러한 복합 인쇄가능한 반도체 소자는 고품질, 누설 없는 유전체를 가지는 트랜지스터를 제공하고 박막 트랜지스터 내에서 유전체 소자를 제조하기 위한 회전 주조 단계를 위한 요구를 예방한다.
하기의 참조문헌 (1) Guided molecular self-assembly: a review of recent efforts" Jiyun C Huie Smart Mater. Struct . (2003) 12, 264-271; (2) Large-Scale Hierarchical Organization of Nanowire Arrays for Integrated Nanosystems", Whang, D.; Jin, S.; Wu, Y.; Lieber, C. M. Nano Lett . (2003) 3(9), 1255-1259; (3) "Directed Assembly of One-Dimensional Nanostructures into Functional Networks" Yu Huang, Xiangfeng Duan, Qingqiao Wei, and Charles M. Lieber, Science (2001) 291, 630-633; 및 (4) "Electric-field assisted assembly and alignment(정렬된) of metallic nanowires", Peter A. Smith et al., Appl. Phys. Lett . (2000) 77(9), 1399-1401:은 접촉 인쇄 및/또는 용액 인쇄 기술을 통해 인쇄가능한 반도체 소자를 전사, 조립 및 상호연결 하기 위한 본 발명의 방법에 사용될 수 있다.
본 출원에 인용된 모든 참조문헌은 본 출원 내 상세한 설명과 일치하는 범위까지 참조함으로써 그의 전부가 편입된다. 여기에 제공된 일부 참조문헌은 본 발명의 개시 재료, 부가적인 개시 재료, 부가적인 시약, 합성의 부가적인 방법, 분석의 부가적인 방법 및 부가적인 사용의 소스와 관련된 상세한 설명을 제공하기 위해 참조됨으로써 편입될 수 있다. 본 발명에 특별히 기술된 것보다, 방법, 장치, 장치 소자, 재료, 순서 및 기술은 불필요한 실험에 의지하지 않고 넓게 드러나 있는 본 발명의 실시에 적용될 수 있다. 여기서 기술된 방법, 장치, 장치 소자, 재료, 순서 그리고 특히 기술적으로 동일하게 알려진 모든 기술은 본 발명에 의해 포함되는 경향이 있다.
2004년 6월 4일, 2004년 8월 11일, 2005년 2월 4일, 2005년 3월 18일, 및2005년 5월 4일에 각각 제출된 미국 특허출원 제 60/557,077, 60/601,061, 60/650,305, 60/663,391 및 60/677,617호 참조문헌 전부는 본 출원 내용과 일치하는 범위까지 본 명세서에 그 전체로서 편입된다.
재료, 조성, 부품 또는 화합물의 그룹이 본 명세서에 발표될 때, 그들 그룹의 각 구성원 전부 및 그의 모든 하위 그룹들의 전부는 개별적으로 발표되었음이 이해되어야 한다. 마쿠시 그룹 또는 다른 그룹이 여기에 사용될 때, 상기 그룹의 각 구성원 전부 그리고 그룹의 결합 및 하위 결합 가능성 전부는 상세한 설명에 개별적으로 포함됨을 뜻한다. 본 명세서에서 설명되거나 실례가 된 모든 식 또는 부품의 결합은 다르게 설명되는 것을 제외하고는 발명의 실시에 사용될 수 있다. 주어진 범위에 포함된 각각의 값 모두와 마찬가지로, 본 명세서에 범위, 예컨대, 온도 범위, 시간 범위, 또는 조성 범위, 중간의 범위 및 하위 범위의 전부가 주어질 때마다 상세한 설명에 포함되는 경향이 있다.
본 명세서에 사용된 바와 마찬가지로, "포함하는"은 "포함하는", "함유하는"과 동의어이고, 또는 "~에 의해 특징 지어지는"은 부가적인, 재인용되지 않은 소자 또는 방법의 단계를 포괄하거나 제한하지 않거나 배제하지 않는다. 본 명세서에 사용된 바와 마찬가지로, "~로 이루어진"은 청구범위 소자에 명기되지 않은 어떤 소자, 단계, 또는 성분도 배제한다. 본 명세서에 사용된 바와 마찬가지로, "필수적으로 이루어진"은 청구범위의 기본 및 새로운 특성에 실질적으로 영향을 주지 않는 재료 또는 단계를 배제하지 않는다. 본 명세서의 각 실시예에서 모든 용어 "포함하는", "필수적으로 이루어진" 및 "~로 이루어진"은 다른 두 용어 중 하나로 교체될 수 있다.
실시예 1: 인쇄가능한 반도체 소자를 가지는 박막 트랜지스터
박막 트랜지스터 내에 반도체 채널을 제공하기 위한 본 발명의 인쇄가능한 반도체 소자의 능력은 실험적인 연구로 입증했다. 특히, 본 발명의 목적은 인쇄방법에 의해 유연한 플라스픽 기판 상에 제조할 수 있는 박막 트랜지스터를 제공하는 것이다. 더욱이, 본 발명의 목적은 종래 고온 공정 방법에 의해 제조된 박막 트랜지스터와 유사하거나 초과하는 전계 효과성 이동도, on-off 비 및 역치 전압을 가지는 플라스틱 기판 상에 고효율 박막 트랜지스터를 제공하는 것이다.
도7은 인쇄가능한 반도체 소자를 가지는 박막 트랜지스터의 광학 현미경 사진 이미지를 나타낸다. 도시된 트랜지스터(531)는 소스 전극(532), 드레인 전극(533), 인쇄가능한 반도체 소자(534), 유전체(도7 내 현미경 사진에 미도시) 및 게이트 전극(도7 내 현미경 사진에 미도시)을 포함한다. 박막 트랜지스터는 게이트처럼 ITO(indium tin oxide, 두께 ~100 나노미터)로 코팅된 마일라 시트 및 게이트 유전체(SU8-5; Microchem Corp.)처럼 광경화된 에폭시를 포함하는 기판으로 지지했다. 유전체(2.85nF/cm2)의 캐패시턴스(capacitance)은 장치 근처에 형성된 캐패시터 테스트 구조물을 사용하여 평가했다. 상기 장치는 두께 340 나노미터의 장치 층 및 14-22 ohm cm의 저항과 함께 p 도핑된 SOI 웨이퍼(Soitec)포부터 제조된 길이 ~5 밀리미터, 폭 20 마이크론 및 두께 340 나노미터의 마이크로스트립을 포함하는 용액 주조 인쇄가능한 반도체 소자를 사용한다. 두께 25 나노미터의 SiO2의 층은 수평 석영관 화로에서 건식 산화에 의해 실리콘 상측에 성장했다. Al (20 나노미터) / Au (180 나노미터)의 소스 및 드레인 전극은 리프트오프(lift off) 기술에 의해 정의된다. 반도체 채널 길이는 50 마이크론이고 폭은 20 마이크론이다.
도8 및 도9는 인쇄가능한 반도체 소자를 가지는 본 발명의 박막 트랜지스터로부터 수집된 전기적 측정을 나타낸다. 장치는 상측 접촉 형태와 함께 후면 게이트 SOI 장치와 유사하게 작동한다. 반도체는 길이 50 마이크론 채널에 있는 단결정 실리콘의 폭 20 마이크론 마이크론스트립을 사용한다. 이 경우 인쇄가능한 반도체 소자는 용액 주조 방법에 의해 패턴했다. 소스/드레인 접촉은 광식각법 및 리프트오프에 의해 정의했다.
도8은 이전에 산화된 Si 웨이퍼 상에 형성된 장치의 전류-전압(IV) 특성을 보이는 도표를 제공한다. 도9는 ITO 게이트 및 중합체 유전체로 코팅된 마일라 시트 상에 형성된 장치의 VDS=0.1 V에서 측정된 전사 특성을 보이는 도표를 제공한다. 이 커브의 기울기는 180 cm2/Vs의 전계 장치 이동도(이 경우에 반도체 소자 마이크로스트립의 폭과 동일한 소스 및 드레인 전극의 물리적 폭을 사용)를 정의한다. 인쇄가능한 반도체 소자와 접촉하기 위한 Al/Au 금속화는, p 도핑된 실리콘 상의 Al(4.2eV의 일함수) 금속화에 예상되는 것처럼, 실리콘과의 합리적으로 낮은 저항 쇼트키(Schottky) 접촉을 제공한다. 알루미늄은 실리콘 안으로 빠르게 확산된다고 잘 알려져 있지만, 이후의 금속화 고온 어닐링 단계가 일어나지 않은 것과 같이, 국지적 알루미늄-실리콘 상호작용을 예방하기 위한 특별한 주의가 행해지지 않았다. 도9의 전사 특성의 분석은 유전체 캐패시턴스를 위한 동일한 방향의 편평한 모델을 사용하여 180 cm2/V-1 s-1의 선형적인 전계 효과성 이동도를 보여준다.
완벽한 접촉에도 불구하고, 채널 영역(즉, 나노튜브 또는 나노와이어)에서 매우 높은 종횡비 (즉, 길이 대 폭 비율이 극단적으로 큰) 반도체의 소자를 편입하는 트랜지스터가 종래 장치와는 다른 응답을 가질 것이라는 제안에는 이론적인 논쟁이 있다. 이들 효과를 피하기 위해서, 트랜지스터 채널 길이와 함께 동일한 차수의 크기 상에 폭을 갖는 마이크로스트립을 포함하는 인쇄가능한 반도체 소자를 택했다. 여기서 관찰된 특성(이동도, 정규화된 상호 컨덕턴스, on/off 비)는 Si의 에칭 이후, 그러나 리프트오프 이후에 SOI 기판 상에서 형성된 박막 트랜지스터의 그것에 ~3/4이다. 이러한 측정에서 매몰 SiO2은 게이트 전극처럼 동작하는 기판을 지지하는 유전체 및 실리콘과 같이 동작한다. 이 결과는 인쇄가능한 반도체 소자를 제조하기 위해 그리고 실리콘의 특성을 많이 바꾸지 않는 기판 또는 초기 패턴 및 실리콘 에칭 단계에서 기인한 그의 표면으로 전사하기 위해 사용된 공정을 설명한다. 그것은 또한 SU8 유전체와 함께 반 데르 발스 경계면이 우수한 장치 특성을 지지할 수 있음을 나타낸다.
본 실시예의 제조 방법의 원칙적인 이점은 그것이 결정 성장플라스틱 기판 및 장치의 다른 부품로부터 실리콘의 결정 성장 및 공정을 분리시키는 것이다. 게다가, 본 발명의 인쇄가능한 반도체 소자 공정의 방법은 공정 순서 및 가능한 재료의 선택에서 고도로 유연하다. 예를 들면, SiO2 층을 여기에 설명된 집적된 소스/드레인 금속화를 위한 것과 동일한 방법에서, 집적 유전체를 생산하기 위해 실리콘의 한쪽 면 상에 (예컨대, Si 장치 층과 함께 Si 소자 리프팅 오프 또는 SOI 매몰 산화물 리프팅 이전에 열 산화물을 성장시킴으로써) 형성시킬 수 있다. 이 방법으로 전해진 유전체는 플라스틱 기판 상의 다수의 얇은 유전체 용액 주조에서 누설, 이력(履歷) 현상, 도핑, 트래핑 등을 결합시킬 수 있는 상당한 요구를 예방할 수 있다.
도10A-H는 복합 인쇄가능한 반도체 소자를 가지는 박막 트랜지스터 상에 배향을 제조하기 위한 본 발명의 방법을 도시하는 약도를 제공한다. 도10A에 보인 바와 같이, 게이트 전극(547)을 캡톤(Kapton), 마일라 또는 PET와 같은 유연한 기판의 얇은 시트의 표면(548) 상에 증착시킬 수 있다. 게이트 전극은 광식각법, 전사 인쇄, 나노전사 인쇄, 부드러운 석판 인쇄 또는 이들의 결합을 포함하지만, 이로 한정되지는 않는 종래의 모든 방법에 의해 유연한 기판 상으로 패턴 시킬 수 있었다. 도10B에 보인 바와 같이, 작동가능하게 SiO2 유전체 소자(560)와 연결되는 단결정 실리콘 구조물(555)를 포함하는 다수의 복합 인쇄가능한 반도체 소자(550) 제조의 단계를 더 포함할 수 있다. 도10B에 도시된 바와 같이, 복합 인쇄가능한 반도체 소자(550)는 중심 세로축(551)을 따라 선택된 길이(552)를 확장시키는 리본 형상을 가진다. 복합 인쇄가능한 반도체 소자(550)는 선택된 두께(553) 및 두께의 함수와 같이 변경시킨 폭을 가진다.
도10C에 보인 바와 같이, 상기 방법은 건식 전사 접촉 인쇄 또는 용액 인쇄를 통해 게이트 전극(547) 및 기판(548) 상으로 복합 인쇄가능한 반도체 소자(550) 조립의 단계를 더 포함할 수 있다. SiO2 유전체 소자(560)를 게이트 전극(547)과 접촉시켜 복합 인쇄가능한 반도체 소자(550)를 배향시켰다. 도10D에 보인 바와 같이, 상기 방법은 기판(548)의 패턴된 표면 상에 양포토리지스트(561)의 얇은 층을 회전 코팅하는 단계를 더 포함할 수 있다. 선택적으로, 양포토리지스트(561)의 얇은 층을 롤러를 사용하는 기판(548)의 패턴 표면으로 적용시킬 수 있다. 게이트 전극(547)로 마스킹 되지 않은 포토리지스트(561)의 영역을 기판(548)의 밑면(562)을 통해 전달된 전자기 방사의 빔에 노출시킨다. 광학적으로 전달하는 기판(548)의 사용은 본 발명의 이 방법에 바람직하며, 특히 적어도 자외선 및/또는 전자기 스팩트럼의 가시 영역에서 부분적으로 투명한 기판이 그러하다. 도10E에 보인 바와 같이, 상기 방법은 얇은 포토리지스트 층을 현상시키는 단계를 더 포함한다. 본 도면에 보인 바와 같이, 게이트 전극에 의해 섀도우 마스킹 된 얇은 포토리지스트 층(561)의 영역은 현상시키지 않았다. 도10F에 보인 바와 같이, 상기 방법은 집적된 SiO2 유전체를 건식 또는 습식 에칭 시키는 단계를 더 포함함으로써, 소스 및 드레인 전극을 위한 접촉을 개방한다. 도10F로 도시된 실시형태에서, 이것은 기판(548)의 패턴된 표면을 CF4 플라즈마로 노출시킴으로써 얻을 수 있다. 도10G에 보인 바와 같이, 상기 방법은 섀도우 마스크 증발에 의해 소스 및 드레인 전극을 정의하는 단계를 더 포함한다. 반도체 소자의 정렬, 소스 전극 및 드레인 전극은 아주 명확할 필요는 없는데, 이는 반도체 채널이 다음 제조 단계에서 정의될 것이기 때문이다. 도10H에 보인 바와 같이, 상기 방법은 양성 저항 리프팅 오프에 의해, 예컨대, 아세톤과 같은 용매에 노출시킴으로써 반도체 채널을 정의하는 단계를 더 포함한다.
도11A-D는 집적된 게이트 전극, 게이트 유전체, 반도체, 소스 전극 및 드레인 전극을 포함하는 인쇄가능한 장치를 제조하기 위한 본 발명의 방법을 도시한 도면을 제공한다. 도11A에 보인 바와 같이, 고품질 게이트 유전체는 SOI 웨이퍼의 표면의 열 산화에 의해 성장시켰다. 그 다음, (금속 또는 도핑된 폴리-실리콘과 같은) 게이트 전극 재료를 증착시켰다. 상측 표면의 선택된 영역은, 예컨대, 석판 인쇄 공정을 사용하여 그 이후에 마스킹 시켰다. 한 실시형태에서, 제어된 간격과 동일한 패턴의 배향은 단일 생성 단계에서 정의했다. 인쇄가능한 반도체 소자는 그 다음 이방성으로 습식 및/또는 건식 에칭에 의해 제조했다. 우선적으로, 세 개의 상이한 선택적 에칭 공정은 게이트 전극 재료, 게이트 유전체 및 상측 실리콘 층의 노출된 영역을 에칭하기 위해 지속적으로 수행했다.
도11B에 보인 바와 같이, 석판 인쇄 공정은 트랜지스터의 채널을 정의하는데 사용했다. 본 공정 단계에서, 게이트 전극 재료의 노출된 영역은 에칭시켰다(건식 또는 습식 에칭). 도11C에 보인 바와 같이, 포토리지스트는 그 다음 그의 유리 전이 상에서 가열시킴으로써, 리플로우(reflow) 공정을 개시했다. 포토리지스트의 리플로우 거리는 적합한 포토리지스트 층의 두께, 포토리지스트 층의 유리 전이 온도 또는 리플로우 공정의 온도 및 지속 시간을 신중하게 선택함으로써 선택했다. 게이트 유전체의 노출된 영역은 그 다음 HF 용액을 사용하여 에칭했다.
그 다음, 11D에 보인 바와 같이, 금속화 공정을 수행했고, 인쇄가능한 장치의 제조를 완성시키기 위해 포토리지스트 상으로 증착된 금속의 리프팅 오프가 뒤따랐다. 소스 및 드레인 전극은 게이트와 함께 자가 정렬했고, 소스 및 드레인 전극 사이의 간격은 리플로우 공정의 온도 및 지속 시간과 같은 상이한 변수를 조절함으로써 선택했다.
도11D에 나타낸 인쇄가능한 장치는 본 발명의 건식 전사 또는 용액 인쇄 방법에 의해 플라스틱 기판과 같은 기판 상으로 전사하고 조립했다. 도11A-D에 도시된 자가 정렬 공정은 MOSFET 장치와 같은 인쇄가능한 장치의 실현을 위해 필요한 모든 소자를 집적시키는 간단한 방법을 보여준다. 본 발명의 이러한 제조 방법의 상당한 이점은 플라스틱 기판(예컨대, 대략 섭씨 400도를 초과하는 온도를 요구)과 호환하지 않는 온도를 요구하는 모든 공정 단계는 장치를 기판으로 리프팅 오프하고 전사하기 이전에 SOI 기판 상에서 수행할 수 있다는 것이다. 예를 들면, 소스 및 드레인 접촉 영역의 도핑, 실리사이드 층, 및 장치의 고온 어닐링과 같은 부가적인 공정 단계는 소자를 플라스틱 기판 상으로 전사하기 이전에 실행시킬 수 있었다.
실시예 2: 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자
본 발명은 인장되고, 굴곡되거나 변형될 때 고효율을 제공할 수 있는 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자를 제공한다. 더욱이, 본 발명의 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자는 완전히 유연한 전자 및 광전자 장치를 제공하기 위한 넓은 범위의 장치 및 형태로 적응시킬 수 있었다.
*도12는 본 발명의 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자를 나타내는 원자력 현미경 사진을 제공한다. 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자(700)는 지지 표면(710)이 구비된 유연한 기판(705) 및 곡면을 이루는 내표면(720)이 구비된 구부러진 반도체 구조물(715)를 포함한다. 본 실시형태에서, 구부러진 반도체 구조물(715)의 곡면을 이루는 내표면(720)의 적어도 일부는 유연한 기판(705)의 지지 표면(710)에 접착했다. 곡면을 이루는 내표면(720)은 내표면(720)을 따라 선택된 지점에서 또는 내표면(720)을 따라 실질적으로 모든 지점에서 지지 표면(710)을 접착할 수 있었다. 도12에 도시된 실례가 되는 반도체 소자는 폭이 대략 100 마이크론이고 두께가 대략 100 나노미터인 단결정 실리콘의 구부러진 리본을 포함한다. 도12에 도시된 유연한 기판은 대략 1 밀리미터의 두께를 가지는 PDMS 기판이다. 곡면을 이루는 내부 기판(720)은 리본 길이를 따라 뻗어있는 실질적으로 주기적인 파로 특징 지어지는 외곽선 프로파일을 가진다. 도12에 보인 바와 같이,파의 크기는 대략 500 나노미터이고 피크 간격은 20 마이크론에 가깝다. 도13은 곡면을 이루는 내표면(720)이 구비된 구부러진 반도체 구조물(715)의 확대된 뷰를 제공하는 원자력 현미경 사진을 나타낸다. 도14는 본 발명의 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자의 배향의 원자력 현미경 사진을 나타낸다. 도14에서 원자력 현미경 사진의 분석은 구부러진 반도체 구조물을 대략 0.27%로 압축시켰음을 제안한다. 도15는 본 발명의 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자의 광학 현미경 사진을 나타낸다.
곡선 모양 표면(720)의 외곽선 프로파일은 구부러진 반도체 소자를 물질의 기계적인 변형을 겪지 않고 변형 축(730)을 따라 확장시키거나 수축시키도록 한다. 이 외곽선 프로파일은 또한 상당한 기계적 손상 또는 변형에 의해, 유발된 효율의 손실 없이, 변형 축(730)을 따르는 것을 제외한 방향에서 구부리고, 굴곡시키고 또는 변형시킬 수 있었다. 본 발명의 반도체 구조물의 곡면을 이루는 표면은 연신성, 신축성 및/또는 굽힘성과 같은 우수한 기계적 특성, 및 또는 굴곡되거나, 인장되거나 변형될 때 우수한 전계 효과성 이동도를 보이는 것과 같은 우수한 전자 효율을 제공하는 모든 외곽선 프로파일을 가질 수 있다. 실례가 되는 외곽선 프로파일은 다수의 볼록한 및/또는 오목한 영역으로, 그리고 사인파, 가우시안 파, 아리에스 함수, 사각 파, 로렌츠 파, 주기적인 파, 비주기적인 파 또는 이들의 모든 결합을 포함하는 넓고 매우 다양한 파 형상으로 특징 지어진다. 본 발명에 있어서 사용가능한 파형은 관련된 2 또는 3개의 물리적 치수로 변할 수 있다.
도16은 그 지지 표면(710)상에 3차원 부각구조 패턴을 갖는 유연한 기판(705)과 접착된 구부러진 반도체 소자(715)를 갖는 본 발명에 따른 잡아 늘이거나 압축가능한 인쇄가능한 반도체 소자의 원자력 현미경 사진을 나타낸다. 상기 3차원 부각구조 패턴은 오목 영역(750) 및 부각구조의 특징부(760)를 포함한다. 도16에 나타낸 바와 같이, 구부러진 반도체 소자(715)는 오목 영역(750) 및 부각구조의 특징부(760)에서 지지면(710)과 접착한다.
도17은 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자의 제조방법의 실례가 되는 흐름도이다. 상기 우수한 방법에 있어서, 확장 상태로 예비 변형된 탄성체 기판을 마련했다. 예비 변형은 상기 탄성체 기판을 제한하지 않는 롤 프레싱 및/또는 예비 구부림을 포함한 당업계에 널리 알려진 방법에 의해 성취될 수 있다. 본 발명에 따른 이 방법에 있어서 사용가능한 우수한 탄성체 기판은 1 mm의 두께를 갖는 PDMS 기판이다. 상기 탄성체 기판은 단일 축을 따라 확장하거나 복수개의 축을 따라 확장함에 의해 예비 변형될 수 있다. 도17에 나타낸 바와 같이, 인쇄가능한 반도체 소자의 상기 내표면의 적어도 일부분은 확장 상태로 예비 변형된 탄성체 기판의 외표면과 접착했다. 상기 반도체 소자의 상기 내표면과 상기 예비 변형된 탄성체 기판의 외표면 사이의 접착은 공유 결합에 의해, 반데르발스 힘에 의해 접착을 사용하거나 이들이 조합에 의해 성취될 수 있다. 상기 탄성체 기판이 PDMS인 우수한 실시예에서 상기 PDMS 기판의 지지 표면은 실리콘 반도체 소자로 공유 결합을 용이하게 하기 위해서 그 표면으로부터 확장시키는 복수개의 하이드록실기를 갖는 것처럼 화학적으로 변형했다. 도17의 하부를 참조하면, 상기 예비 변형된 탄성체 기판과 반도체 소자를 접착시킨 후에, 상기 탄성체 기판을 적어도 부분적으로 이완상태로 이완시킨다. 이 실시형태에 있어서, 상기 탄성체 기판의 이완은 상기 반도체 소자의 상기 내표면과 접착함으로써 곡면을 이루는 내표면을 갖는 반도체 소자를 제조한다.
도17에 나타낸 바와 같이, 상기 제조방법은 곡면을 이루는 내표면(720)을 갖는 상기 전사가능한 반도체 소자(715)는 상기 탄성체 기판에서 다른 기판으로, 바람직하게는 중합체 기판과 같은 유연한 기판으로 전사되는 선택적으로 두번째 전사 단계를 포함한다. 이 두번째 전사 단계는 상기 반도체 소자(715)의 노출된 표면과 접착하는 다른 기판의 수용부 표면과 접촉하여 곡면을 이루는 내표면을 갖는 상기 반도체 소자(715)의 노출된 표면을 가져옴으로써, 성취될 수 있다. 다른 기판과 접착하는 것은 공유 결합, 반데르발스 힘, 접착제 사용을 포함하는 방법에 의해 이루어질 수 있다.
본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자는 트랜지스터, 다이오드, 레이저, MEMS, NEMS, LEDS 및 OELDS와 같은 많은 수의 기능성 장치 및 장치 부품을 효과적으로 집적시킬 수 있다. 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자는 종래 딱딱한 무기질 반도체에 비해 확실한 기능적 이점을 가진다. 첫째로, 잡아 늘이거나 압축가능한 반도체 소자는 유연할 수 있으므로, 종래 딱딱한 무기질 반도체보다 구부림, 굽힘 및/또는 변형에 의해 유발된 구조물적 손상이 적게 받아들인다. 둘째로, 구부러진 반도체 소자가 곡면을 이루는 내표면을 제공하기 위해 약간 기계적으로 변형 상태에 있을 수 있을 때, 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자는 종래의 변형되지 않은 무기질 반도체보다 더 높은 고유 전계 효과성 이동도를 나타낼 수 있다. 마지막으로, 잡아 늘이거나 압축가능한 반도체 소자는 장치 온도 사이클링에 대해서 자유롭게 확장 및 접촉할 수 있기 때문에 우수한 열적 성질을 제공할 수 있다.
실시예 3: 인쇄가능한 반도체 소자 제조의 방법
본 발명은 단결정 웨이퍼, 기판 웨이퍼 상의 실리콘, 게르마늄 웨이퍼, 다결정 실리콘의 박막 및 초박막 실리콘 웨이퍼를 포함하는 넓은 범위의 개시 재료로부터 인쇄가능한 반도체 소자를 제조하는 방법을 제공한다. 특히, 본 발명은 선택된 배향 및 상대적인 위치에서 다수의 인쇄가능한 반도체의 저렴한 방법을 제공한다.
도18A는 Si-Ge epi 기판으로부터 인쇄가능한 반도체 소자를 제조하기 위한 실례가 되는 방법을 나타낸다. 본 방법에서, Si epi 층의 선택적 영역은 금속, SiO2 또는 SiN를포함하는 박막과 같은 마스크 재료를 증착함으로써 마스킹 된다. 상기 마스킹 단계는 제조시킬 인쇄가능한 반도체 소자의 형상 및 일부 물리적 치수(예컨대, 리본의 길이 및 폭)를 정의한다. Si-Ge epi 기판의 노출된 Si 표면은 건식 또는 습식 화학적 에칭 방법에 의해 이방성으로 에칭했다. 이는, 바람직하게는, 예컨대, 50℃에서 NH4OH:H2O2:H2O 1:1:4으로 제공되는 선택적 SiGe 습식 에칭을 사용한 리프트오프 기술에 의해 Si-Ge epi 기판으로부터 효과적으로 해제시킬 수 있는 부드러운 측벽이 구비된 실리콘의 부각구조 특징부를 생성시킨다. 선택적으로, 소스 전극, 게인 전극, 게이트 전극, 유전체 소자 또는 이들의 모든 결합은 리프트오프 이전에 반도체 소자 안으로 집적시킬 수 있었다. 본 제조 방법의 이점은 모체 기판을 세척하고 재사용할 수 있다는 것이다.
도18B는 벌크 실리콘 기판, 바람직하게는 단결정 실리콘 기판으로부터 인쇄가능한 반도체 소자를 제조하기 위한 실례가 되는 방법을 나타낸다. 이 방법에서, 실리콘 웨이퍼는 우선, 예컨대, 대략 섭씨 800도 ~ 섭씨 1200도의 범위로부터 선택된 온도에서 석영 튜브 용광로 안에서 건식 산화시켰다. 그 다음, 게이트 재료의 얇은 층은 실리콘 웨이퍼의 산화된 표면 상으로 증착시켰다. 실례가 되는 게이트 재료는 포토리지스트와 함께 선택적으로 패턴했다. 상기 패턴 단계는 제조시킬 인쇄가능한 반도체 소자의 형상 및 일부 물리적 치수(예컨대, 리본의 길이 및 폭)를 정의했다. 게이트 재료의 얇은 층 및 유전 층은 이방성으로 후면 에칭시킴으로써, 강광제 층, 게이트 재료 층, 유전 층 및 실리콘 층 그리고 바람직하게는 부드러운 측벽을 가진 것을 포함하는 부각구조 특징부를 생성시켰다. 그 다음, 예를 들면, 대략 섭씨 100도 ~ 대략 섭씨 130도에서 선택된 온도로 어닐링 함으로써 포토리지스트 층을 리플로우했다. 포토리지스트를 리플로우함으로써 포토리지스트의 일부를 부각구조 특징부의 측벽으로 전사했다. 도18B에 보인 바와 같이, 노출된 Si 표면은 습식 또는 건식 에칭 방법을 사용해 등방성으로 에칭시킴으로써, 부각구조 특징부를 해제시켰고, 바람직하게는 부드러운 표면이 구비된 복합 인쇄가능한 반도체 소자를 생성시켰다. 실리콘의 등방성 에칭은 HNO3:NH4F:H2O 64:3:33 용액을 사용하여 얻을 수 있었다. 상기 제조 방법의 이점은 실리콘 기판 개시 재료가 비교적으로 저렴한 것과 평탄화(ECMP) 이후에 모체 기판을 재사용할 수 있는 능력이다.
도18C는 벌크 실리콘 기판, 바람직하게는 단결정 실리콘 기판으로부터 인쇄가능한 반도체 소자를 제조하는 실례가 되는 또다른 방법을 나타낸다. 본 방법에서, 벌크 실리콘 기판의 외표면은 포토리지스트와 함께 선택적으로 패턴시켰다. 상기 패턴 단계는 제조된 인쇄가능한 반도체 소자의 형상 및 일부 물리적 치수(예컨대, 리본의 길이 및 폭)를 정의한다. 패턴된 기판 표면은, 바람직하게는 능동 이온 에칭 및 유도 결합 플라즈마 에칭과 같은 건식 에칭을 사용하여 이방성으로 에칭시킴으로써, 부각구조 특징부, 바람직하게는 부드러운 측벽이 구비된 부각구조 특징부를 생성시켰다. 부각구조 특징부의 적어도 일부의 측벽은 금속, SiO2 또는 SiN의 얇은 층과 같은 마스킹 재료를 증착시킴으로써 마스킹했다. 한 실시형태에서, 마스킹 재료는 노출된 모든 측벽 증착을 확실하게 하기 위해 샘플 회전으로 결합된 각진 증발 또는 스퍼터링 증착 기술에 의해 부각구조 특징부의 측벽으로 적용시킬 수 있다. 도18C에 보인 바와 같이, 노출된 Si 표면은 습식 또는 건식 에칭 방법을 사용하여 등방성으로 에칭시킴으로써, 부각구조 특징부를 해제시키고, 바람직하게는 부드러운 표면이 구비된 인쇄가능한 반도체 소자를 생성시켰다. 실리콘의 등방성 에칭은 HNO3:NH4F:H2O 64:3:33 용액을 사용하여 얻을 수 있었다. 상기 제조 방법의 이점은 실리콘 기판 개시 재료가 비교적으로 저렴한 것과 평탄화(ECMP) 이후에 모체 기판을 재사용할 수 있는 능력이다.
도18D는 여전히 벌크 실리콘 기판, 바람직하게는 단결정 실리콘 기판으로부터 인쇄가능한 반도체 소자를 제조하는 실례가 되는 다른 방법을 나타낸다. 본 방법에서, 벌크 실리콘 기판의 외표면은 포토리지스트와 함께 선택적으로 패턴시켰다. 패턴된 기판 표면은 이방성으로 에칭시킴으로써, 부각구조 특징부를 생성시켰다. 그 다음, 예컨대 대략 섭씨 1100도의 온도에서 석영 용광로 안에서 그리고 질소 안에서 어닐링 시킴으로써 실리콘 기판이 어닐링 시켰다. 그 다음, 어닐링 된 실리콘 기판의 표면은 포토리지스트와 함께 선택된 영역을 마스킹함으로써 패턴시켰다. 상기 패턴 단계는 제조된 인쇄가능한 반도체 소자의 형상 및 일부 물리적 치수(예컨대, 리본의 길이 및 폭)를 정의한다. 도18D에 보인 바와 같이, 어닐링된 Si 기판의 패턴된 표면은 건식 또는 습식 에칭 방법을 사용해 이방성으로 에칭시킴으로써, 바람직하게는 부드러운 표면이 구비된 인바소를 생성했다. 본 제조 방법의 이점은 실리콘 기판 개시 재료가 비교적으로 저렴한 것과 평탄화(ECMP) 이후에 모체 기판을 재사용할 수 있는 능력 때문이며 어닐링 단계 이후에 소스 전극, 드레인 전극, 게이트 전극 및 유전체 장치 부품을 집적하기 위한 능력 때문이다. 게다가, 습식 에칭은 110 실리콘 웨이퍼와 함께 제1 에칭 단계에서 사용할 수 있었다.
도18E는 초박막 실리콘 기판으로부터 인쇄가능한 반도체 소자를 제조하는 실례가 되는 방법을 나타낸다. 본 방법에서, 초박막 실리콘 기판의 외표면은 포토리지스트와 함께 선택적으로 패턴된다. 상기 패턴 단계는 제조된 인쇄가능한 반도체 소자의 형상 및 일부 물리적 치수(예컨대, 리본의 길이 및 폭)를 정의한다. 패턴된 기판 표면은 초박막 실리콘 기판의 두께를 통해 이방성으로 에칭시킴으로써, 인쇄가능한 반도체 소자가 생겼다. 대략 10 마이크론 ~ 대략 500 마이크론의 범위에서 선택된 두께를 가지는 초박막 실리콘 기판은 상기 제조 방법의 일부 제품을 위해 바람직하다. 상기 제조 방법의 이점은 초박막 기판 개시 재료가 비교적 저렴한 것이다.
도18F 및 도18G는 다결정 실리콘의 박막으로부터 인쇄가능한 반도체 소자를 제조하기 위한 실례가 되는 방법을 나타낸다. 상기 방법에서, 다결정 실리콘의 얇은 층은 SiN 또는 SiO2를 포함하는 코팅과 같은 희생 표면 층이 구비된 유리 또는 실리콘 기판과 같은 지지 표면 상에 증착시켰다. 다결정 박막은 그 후 어닐링되고, 노출된 표면의 선택적 영역은 금속, SiO2 또는 SiN을 포함하는 박막과 같은 마스크 재료를 증착함으로써 선택적으로 마스킹했다. 상기 마스킹 단계는 제조시킬 인쇄가능한 반도체 소자의 형상 및 일부 물리적 치수(예컨대, 리본의 길이 및 폭)를 정의한다. 패턴 표면은 희생 층으로 지지되는 실리콘의 부각구조 특징부, 바람직하게는 부드러운 측벽을 구비한 부각구조 특징부를 생성시키는 건식 또는 습식 화학 에칭 방법 중 하나에 의해 이방성으로 에칭시켰다. 희생 층을 등방성으로 에칭하는 것은 부각구조 특징부를 해제함으로써, 인쇄가능한 반도체 소자를 생성한다. 상기 제조 방법의 이점은 지지 표면을 세척할 수 있고 재사용할 수 있다는 것이다. 선택적으로, 다결정 실리콘의 얇은 층은 SiO2 기판 상에 직접 증착시킬 수 있었다. 도18G에 보인 바와 같이, 유사한 어닐링, 패터닝, 이방성 에칭 및 리프트오프 단계는 인쇄가능한 반도체 소자를 제조하는데 사용할 수 있었다. 선택적으로, 소스 전극, 게인 전극, 게이트 전극, 유전체 소자 또는 이들의 어떤 결합도 이들 방법 중 리프토 오프 이전에 인쇄가능한 반도체 소자 안으로 집적시킬 수 있었다.
도18H 및 도18I는 본 발명의 인쇄가능한 반도체 소자를 사용하여 단결정 반도체 필름을 제조하는 방법을 도시한다. 도18H에 보인 바와 같이, 비결정질 또는 결정질 반도체 박막은 SiO2와 같은 절연 재료를 포함하는 기판의 표면 상에 마련시켰다. 얇은 비결정질 또는 다결정질 반도체 필름은 증기 증착 또는 스퍼터링 증착과 같은 증착 기술을 포함하지만 그로 한정되지는 않는 종래 기술의 어떤 방법에 의해 마련할 수 있었다. 도18H를 또 참조하면, 단결정 반도체 구조물을 포함하는 인쇄가능한 반도체 소자는 얇은 비결정질 또는 다결정질 반도체 필름으로 피복된 기판의 표면 상으로 전사할 수 있었다. 하나의 긴 측면 치수를 가지는 단결정 반도체 구조물의 사용은 상기 방법의 일부 제품에 바람직하다. 본 발명은 또한 단결정 반도체를 포함하는 인쇄가능한 반도체 소자를 비결정질 또는 다결정질 반도체 박막의 증착 이전에 기판 표면 상으로 전사하는 것을 포함했다.
도18I에 보인 바와 같이, 얇은 비결정질 또는 다결정질 반도체 필름은, 예컨대, 섭씨 1000도 이상의 온도와 같은 고온에서 어닐링함으로써 단결정 반도체와 접촉하는 동안 어닐링했다. 본 발명의 상기 실시형태에서, 단결정 반도체 구조물은 박막을 통해 비결정질 또는 다결정 상태에서 잘 조직화된 단결정 상태로의 상(相) 전이를 촉진시키는 원인으로서 동작한다. 도18I에 보인 바와 같이, 상 전이는 웨이퍼의 표면 전부에 걸쳐 이동하는 높은 온도 변화율의 앞부분을 따른다. 상이한 고온 용광로 또는 집중된 광학 시스템은 반도체 박막의 효과적인 상 변환을 얻기 위해 필요한 온도 변화율을 산출하기 위해 사용했다. 상기 공정의 이점은 단결정 실리콘 또는 게르마늄 필름과 가튼 단결정 반도체 박막 제조의 비용을 상당히 감소시키는데 있다.
도18J는 GaAs 기판으로부터 마이크로와이어를 포함하는 인쇄가능한 반도체 소자를 제조하는 실례가 되는 방법을 나타낸다. 본 도면에 보인 바와 같이, GaAs 기판의 노출된 표면은 포토리지스트와 같은 마스크 재료와 함께 패턴되었다. 패턴은 마이크로접촉 또는 나노접촉 인쇄에 의해 또는 도18Ed에 보인 바와 같은 종래의 광식각법을 통해 얻을 수 있었다. 패턴 표면은 습식 에칭 방법을 사용해 이방성으로 에칭시켰다. 도시한 실시 방법에서, 측벽의 재입력 프로파일은 H3PO4-H2O2-H2O 용액을 사용하여 얻을 수 있고, 형성된 부각구조 특징부는 GaAs 기판으로부터 해제될 때까지 에칭시킴으로써, GaAs 나노와이어를 생성시켰다. 보인 바와 같이, 포토리지스트 층은 아세톤을 사용한 세척 및 O2 능동 이온 에칭에 대한 노출에 의해 제거시킬 수 있었다. 상기 기술은 InP 기판으로부터 마이크로와이어를 제조하는데 사용할 수 있었다.
도18K는 단결정 실리콘 리본을 포함하는 인쇄가능한 반도체 소자 제조를 위한 대체 방법을 나타낸다. 상기 방법에서 개시 재료는 Si(110) 웨이퍼이다. 도18K에 도시된 바와 같이, Si(110) 웨이퍼의 외표면은 공정 중에 마스크로서 일하는 SiO2의 박막과 함께 선택된 패턴이다. 상기 마스킹 단계는 제조시킬 인쇄가능한 반도체 소자의 형상 및 일부 물리적 치수(예컨대, 리본의 길이 및 폭)를 정의한다. Si(110) 웨이퍼의 노출된(즉, 마스킹 되지 않은) 표면은 곧 건식 또는 습식 화학 에칭 방법 중 하나에 의해 등방성으로 에칭했다. 상기 공정 단계는, 바람직하게는 선택된 깊이를 가지는 트렌치(trench)의 시리즈에 의해 분리된 부드러운 측벽을 구비하는 실리콘의 부각구조 특징부를 생성했다. 실리콘 부각구조 특징부는 곧 등방성 에칭 및 리프트오프 공정에 의해 Si(110) 웨이퍼로부터 해제됨으로써, 인쇄가능한 반도체 소자를 생성했다. 선택적으로, 소스 전극, 게인 전극, 게이트 전극, 유전체 전극 또는 이들의 어떤 결합도 리프트오프 이전에 반도체 소자 안으로 집적할 수 있었다. 상기 제조 방법의 이점은 모체 기판을 세척하고 재사용할 수 있다는 점이다. 도18K는 또한 공장 방법 중 다양한 시점에서 Si(110)의 SET 현미경사진을 나타낸다.
도18L은 단결정 실리콘 리본을 포함하는 인쇄가능한 반도체 소자 제조를 위한 대체 방법을 나타낸다. 상기 방법에서 개시 재료는 Si(111) 웨이퍼이다. Si(111) 웨이퍼는, 예컨애, 종래의 광식각법 마스킹 및 습식 에칭 방법의 결합을 사용하여 선택적 등방성으로 에칭했다. 상기 공정 단계는 실리콘의 부각구조 특징부를 생성했다. 도18L에 보인 바와 같이, 측벽, 표면 또는 실리콘 부각구조 특징부의 둘 모두 보호막 공정을 사용하여 코팅했다. 인쇄가능한 단결정 실리콘 리본은 등방성 에칭 및 리프트오프 공정에 의해 Si(111) 웨이퍼로부터 해제시켰다. 도18K는 또한 리프트오프 바로 이전에 상기 공정에 의해 발생된 단결정 실리콘 리본의 SET 현미경 사진을 나타낸다.
실시예 4: 반도체 나노와이어 및 마이크로와이어의 제조 방법
본 발명의 목적은 넓고 다양한 장치, 장치 부품 및 장치 설정에 사용할 수 있도록 하는 우수한 기계적 전기적 특성을 가지는 반도체 나노와이어 및 마이크로와이어 제조 방법을 제공하는 것이다. 본 발명의 목적은 나아가 선택된 단층 구조물, 다층 구조물 및 이들 소자를 포함하는 기능적 장치를 제조하기 위한 나노와이어 및 마이크로와이어 조립의 방법을 제공하는 것이다. 본 발명의 방법의 유용성을 평가하기 위해, GaAs 및 InP의 나노와이어 및 마이크로와이어를 제조했고 장치 형태의 범위 내에서 전기적 전도성 및 기계적 신축성에 관해 평가했다. 게다가, 넓은 기판 표면 영역에 상응하는 잘 정의된 위치 및 배향에서 다수의 나노와이어 및 마이크로와이어는 조립하기 위한 본 발명의 능력은 단층 구조물 및 다층 구조물을 포함하는 다수의 복합 나노/마이크로와이어 제조에 의해 평가했다. GaAs 및 InP 나노와이어 및 마이크로와이어 제조 및 조립의 본 발명은 와이어 폭, 길이 및 공간의 배향에 걸친 완벽한 제어를 제공하기 위해 설명했다. 게다가, 제조된 GaAs 및 InP 나노와이어 및 마이크로와이어는 마이크로전자 장치 안으로 집적될 때 우수한 기계적 및 전기적 특성을 보였다.
도19는 GaAs의 나노와이어 배열을 생성하고 경화된 폴리우레탄(PU)의 얇은 층으로 코팅한 폴리(에틸렌테레프탈레이트)(PET)를 포함하는 플라스틱 기판과 같은 기판으로 전사하는 실례가 되는 방법의 단계를 도시한 약도를 제공한다. 도19에 보인 바와 같이, 상기 공정은 (100) 방향을 따라 배향된 표면과 더불어 GaAs 웨이퍼의 조각과 함께 시작된다(American Xtal Technology, Fremont, CA).
Figure 112015062079363-pat00004
방향을 따라 배향된 라인의 형성에서 SiO2의 에치 마스크를 정의함으로써 부피가 H3PO4 (85 wt%) : H2O2 (30 wt%) : H2O = 1 : 13 : 12를 포함하는 H3PO4 및 H2O2의 수용성 용액을 사용한 이방성 에칭을 위한 구조물을 마련한다(도19의 단계 i). 상기 기술에 적용될 때, 상기 에칭 화학은 높은 이방성을 보임으로써, SiO2 마스크 스트립 하에서 날카롭게 정의된 GaAs의 가역적 대지 형상의 프로파일을 생성한다. 충분한 에칭 시간 동안, 각 가역적 대지 교차의 두 개의 측벽은, 그 결과로 삼각형 단면과 함께 와이어를 형성한다. 상기 삼각형 단면은 도19의 패널 A(좌측)의 상측 내삽도에 예시했다.
한 실시형태에서, 패턴된 SiO2 라인의 결과로 모체 기판에 연결된 각 GaAs 와이어의 말단이 생겼다. 상기 연결은 와이어를 한정하며 SiO2의 패턴에 의해 정의된 것과 같이 공간의 배향 및 레이아웃을 지속시킨다. 도20A는 절연된 SiO2 라인과 함께 패턴된 GaAs 웨이퍼로부터 얻은 독립된 GaAs 와이어의 주사 전자 현미경 사진을 제공한다. GaAs의 측면 하부 도려내기는 수직적 에칭과 함께 일어남에 따라, 마이크론의 폭을 가지는 SiO2 라인과 함께일지라도 그 결과로 생긴 GaAs 와이어의 폭을 나노미터의 크기 아래로 감소시키는 능력이 있음은 주목할 만하다.
본 방법에 의해 마련된 GaAs 와이어 배열은 배열 안에 있는 각 와이어의 배향 및 상대적인 위치의 유지와 함께 플라스틱 시트로 전사 인쇄할 수 있었다. 도19에 도시된 실시형태에서, 폴리(디메틸실록산)의 편평한 조각, 또는 PDMS, Sylgard 184, A/B=1:10, (Dow Corning)과 같은 적ㅎ바한 탄성체 전사 소자는 와이어를 들어올리기 위해 GaAs 웨이퍼의 상에 배치된다(도19의 단계 ii에 보인 바와 같이). 본 실시형태에서, PDMS 시트 및 SiO2 마스크 레이어 사이의 비교적 강한 접착은 와이어의 말단에서 기저 기판으로의 결정 연결을 손상시키기 위해 필요로 한다.
약한 산화 플라즈마와 함께 SiO2 마스크를 구비한 PDMS 압인기 및 GaAs 웨이퍼의 세척은 축합 반응에 의해 PDMS 및 SiO2 사이의 공유 실록산 (Si-O-Si) 접착의 형성을 촉진시킨다(도19의 중간 내삽도를 보라). 그러므로 본 발명은, SiO2 마스크를 구비한 반도체 웨이퍼를 탄성체 전사 소자로 효과적인 그리고 기계적으로 강한 전사를 하기 위해 탄성체 전사 소자, SiO2 마스크를 구비한 반도체 웨이퍼 또는 그 두 개 모두를 약한 산소 플라즈마로 노출시킨 방법을 포함한다. 경계면에 걸친 접착의 밀도는 산호 플라즈마의 세기 및 처리 시간과 매우 개별적인 PDMS 표면 상에서 -O n Si(OH) 4-n 의 수에 비례한다. 장 시간의 플라즈마와의 처리는 와이어를 PDMS에서 바람직한 플라스틱 기판으로 해제시키기에 충분히 강한 접착을 유발할 수 있다. 제어시킨 실험은, 각각 최상의 결과를 발생시킨 10mTorr의 압력, 10sccm의 흐름 비율, 그리고 3 및 60s를 위한 10W(Uniaxis 790, Plasma-Therm Reactive Ion Etching System)의 전력 세기에서, 플라즈마에 의해 처리된 PDMS 및 SiO2 코팅된 GaAs 웨이퍼가 O2로부터 생성됨을 나타낸다. 이들 실시형태에서, e-빔 증발된 SiO2 마스크 레이어 및 GaAs 사이의 상호작용은 전사 공정 중의 박리를 예방할만큼 충분히 크다. ~2시간 동안 SiO2 마스크를 구비하는 GaAs 웨이퍼와의 접촉을 떠난 뒤 GaAs 기판으로부터 멀리 떨어진 PDMS 압인기를 박리하는 것은 모든 와이어를 리프트오프 시킨다(도19의 단계 iii에 도시된 바와 같이).
본 방법은 실제로 있음직한 다수의 나노와이어 및/또는 마이크로 와이어의 제조 및 배열을 만든다. 예를 들면, 전사 단계(도19의 단계 iii) 이후 GaAs 웨이퍼는 와이어 제조(도19의 단계 iv)의 또다른 작업을 위한 편평한 표면을 재생성하기 위해 연마시킬 수 있었다. 상기한 바와 같이 와이어 제조와 함께 웨이퍼 연마의 결합은 웨이퍼의 단일 조각으로부터 다수의 GaAs 와이어를 생성시키는 것을 가능하게 만든다. 예컨대, 10 cm의 직경 및 450 ㎛의 두께와 함께 GaAs의 한 조각( 상업적으로 사용가능한 American Xtal Technology사의) 은, 만약 이방성 에칭 및 연마의 한 주기가 두께로 2 mm GaAs를 소비한다면, 1.76 m2의 영역과 함께 플라스틱 기판의 모든 표면을 빽빽히 피복하기에 충분한 와이어(~400 nm의 폭 및 100 mm의 길이를 가지는 ~22억 개의 와이어)를 생성시킬 수 있다. 이들 조건은 본 실시예에 설명된 결과를 대표한다. 따라서, 와이어 제조의 상기 반복되는 제품에 이어 연마 단계는 벌크 웨이퍼의 고비용의 효과적인 사용을 용이하게 한다.
도19의 단계 v 및 단계 vi에 보인 바와 같이, SiO2 마스크 소자를 가진 GaAs 와이어는 외표면에 점착성 층을 가지는 플라스틱 기판과 같은 기판으로 효과적으로 전사시킬 수 있었다. 한 실시형태에서, 접착된 GaAs 와이어와 함계 PDMS 압인기를 하루 동안 주변 환경으로 노출시키거나 PDMS 표면을 천연의, 소수성 상태로 복원하기 위해 에탄올로 헹구었다. 상기한 PDMS 표면의 소수성 성질은 일반적으로 친수성인 점착제와 강하게 상호작용하는 것을 실질적으로 예방한다. 회복된 PDMS 압인기를 플라스틱 기판(예컨대, 두께가 ~175 mm 인 PET, 마일라 필름, Southwall Technologies, Palo Alto, CA) 상으로 회전 코팅된 PU 층(Nolarland products, Cranbury, NJ에서 얻어진)과 같은 점착성 층과 반대 방향에 배치시켰을 때, 오로지 SiO2 마스크 스트립에 점착된 GaAs만이 점착제로 적실 수 있었다. PU 층의 두께는 회전 속도를 제어함으로써 마이크론에서 수십 마이크론으로 변경할 수 있었다. 1시간 동안 자외선 램프(Model B 100 AP, Black-Ray, Upland, CA)로 샘플을 비추는 것은 PU 층을 경화하고 경화된 PU 및 GaAs 와이어 및 SiO2 마스크 스트립 사이 그리고 경화된 PU 및 기저 PET 시트 사이에 강한 접착을 형성시킨다(도19의 단계 v). PDMS 압인기를 박리함으로써 GaAs 와이어 및 SiO2 스트립을 리프트오프 이전 와이어의 차수 및 결정의 배향과 유사한 차수 및 결정의 배향을 유지하면서 경화된 PU의 모형(母型, matrix)에 장착했다(도19의 단계 vi). PDMS 압인기로부터 SiO2를 분리하는 것은 i) PDMS 표면 환원의 공정 중에 더 약화될 수 있는 PDMS 및 SiO2 사이의 경계면에서 성긴 실록산 접착과 결합된 적당한 점착 세기; 및 ii) SiO2 점착성 고장 이후에 PDMS 상에 남아있는 SiO2(수 나노미터의 두께)의 매우 얇은 층:의 두 가지 결과에 의해 용의해졌다. 완충제로 처리된 산화물 에칭액(BOE, NH4F (40 wt%) : HF (49 wt%) = 10 : 1)의 용액에 플리스틱 시트를 15분 동안 담금으로써 외부를 향하는 GaAs 나노와이어의 세척 상측(110) 표면을 떠나는 (도19의 단계 vii) SiO2 마스크 스트립을 제거시킨다.
상기의 GaAs 와이어 배열의 제조 및 건식 인쇄에 대한 간단한 '하향식' 접근법은 많은 이점을 제공한다. 예컨대, 와이어의 조합(즉, 길이, 폭 및 형상) 및 그들의 공간 조직화는 초기 석판인쇄 단계가 바람직한 전자 또는 광전자 완성 제품의 디자인을 만족함으로써 정의할 수 있었다. 전사 인쇄 기술은 석판 인쇄로 정의된 패턴을 유지하면서 100% 만큼 높은 생산량을 발생시킬 수 있었다. 플라스틱 기판 상의 전사된 와이어(즉, 상측(100) 표면)의 잘 배향된 결정 면은 장치 제조에 매우 유용한 극도로 편평한 상측 표면(원시 웨이퍼의 편평도와 유사한 편평도를 가짐)을 제공한다. 게다가, SiO2 마스크 스트립은 GaAs 와이어의 상측 표면이 PDMS, PU 및 공정에 사용된 용매와 같은 유기질에 의해 오염되는 것을 예방했다. 경화된 PU 안에 GaAs 와이어를 장착함으로써 그것들을 고정시켰고, 이로써 측면 또는 수직 방향으로, 특히 플라스틱 기판이 구부러지거나 꼬일 때, 이동하는 것을 예방했다. PU 및 PET는 오로지 본 발명에만 유용한 재료의 실시예임을 주지해야 한다. 따라서, 본 발명의 방법에서 사용될 수 있는 다른 점착제, 예컨대, NEA 155 (Norland®) 및 플라스틱 시트의 다른 형태, 예컨대, Kapton® 또는 폴리미드 필름은 당업자가 이해할 수 있다.
종래 기술의 '상향식' 접근법과는 달리, 본 발명의 '하향식' 공정은 수 마이크론부터 수십 센티미터까지 (즉, 원시 웨이퍼의 직경) 획일한 길이의 GaAs 나노와이어를 생성할 수 있었다. 도20A는 모체 기판 상에 무작위로 조립된 ~400 nm의 폭 및 2 cm의 길이를 가지는 독립된 GaAs 나노와이어의 SEM 이미지를 나타낸다. 긴 나노와이어는 좁은 폭으로 산출된 고도의 신축성을 나타내는 건식 공정 중에 곡면을 이루는 구조물을 형성했다. 도20A의 하측 내삽도에 보인 바와 같이, 선회하는 나노와이어는 폭 ~400 nm의 나노미터가 ~1.3%의 착색제를 견딜 수 있다고 제안하는 ~20 ㎛ 만큼 작은 곡률 반경을 가진다. 도20A는 GaAs의 역 대지 프로파일의 형성 및 이방성 에칭으로부터 하부도려내기를 확실히 보여주는 나노와이어 리프트오프 이전에 횡단면의 주사 현미경 사진을 제공한다.
본 발명의 한가지 양상에서, GaAs 와이어의 폭은 SiO2 마스크 라인의 폭을 선택적으로 조정, 에칭 시간을 선택적으로 조정 또는 그 둘 모두로 제어시켰다. 수백 마이크론 및 수십 나노미터 사이의 폭은 본 발명을 사용하여 얻을 수 있다. 에칭 시간의 제어는 마이크론 폭을 가지는 SiO2 패턴으로부터 나노와이어를 생성하는 쉬운 방법을 제공한다. 도20B-E는 2 ㎛ 폭의 SiO2 라인과 함께 패턴된 GaAs 웨이퍼를 에칭함으로써 얻은 각 와이어의 주사 현미경 사진을 나타낸다. 상기 와이어는 상측 표면의 평균 폭(
Figure 112015062079363-pat00005
로 나타냄)을 명확하게 측정하기 위해 상기에 설명된 절차를 사용하여 PDMS 표면으로 전사했다. 도20F는 본 발명에 의해 에칭 시간에 제조된 와이어의 상측 표면의 평균 폭(
Figure 112015062079363-pat00006
)의 상관관계를 나타내는 도표를 제공한다. 상기 도표는 본 발명의 본 실시형태를 사용하여 얻을 수 있는 50 nm의 폭을 가진 GaAs 와이어를 나타낸다. 폭과 에칭 시간 사이의 선형적인 관계는 H3PO4-H2O2-H2O 용액에 있는 GaAs의 에칭 반응 속도, 즉, H2O2 및 H3PO4 (n H2O2/n H3PO4) 사이의 분자 비율이 2.3 보다 클 때 그리고 H2O (r H2O)의 몰 비율이 0.9 (본 실험에 사용된 에칭액의 n H2O2/n H3PO4 및 r H2O는 각각 7.8 및 0.9) 보다 작거나 같을 때 에칭 시간에 비례하는 에칭 비율의 이전 연구와 일치한다. 통계의 결과는 와이어의 폭의 분배(그들 길이를 따라 평균이 결정된 것처럼)가~16.8 nm의 평균 폭을 제공하기 위해 발표된 '상향식' 나노와이어의 한 형태에서 >14% 변화율보다 좁은 ~50 nm의 폭을 가지는 와이어를 위해 <9%임을 나타낸다.
도20B-D에 도시된 주사 전자 현미경 사진은 또한 독립된 GaAs 와이어에게조차 에칭이 고도로 이방성임을 나타내는 전단 공정 중에 지속되는 와이어의 삼각형의 횡단면을 보여준다. 와이어의 면밀한 관찰은 측벽 상에 약간의 거칠기가 있음을 나타낸다. 상기 거칠기의 대다수는 SiO2 마스크 스트립을 정의하는데 사용된 석판인쇄 절차로부터 직접 발생된 것이고, 즉 몇몇 마스크 라인의 정렬 및 자가 에칭에 의해 유발시켰다. 상기 거칠기는 본 발명의 본 실시형태를 사용하여 얻을 수 있는 가장 작은 지속적인 와이어의 폭을 결정한다. 도20F에 보인 바와 같이, 각 와이어 가까이의 폭 변화율 및 평균 와이어 폭(
Figure 112015062079363-pat00007
) 사이의 비율은 또한 에칭 시간에 대해 매우 개별적일 수 있다. 지속적인 GaAs 나노와이어는 비율이 100% 보다 작을 때 마련할 수 있었다. 본 발명의 도20F에 제공된 커브는 ~40 nm로 감소할 수 있었다. 상이한 평균 폭을 가지는 나노와이어는 각 SiO2 마스크 라인(즉, ~36 nm) 가까이의 폭 변화율과 가까운 각 와이어(즉, ~40 nm) 가까이의 동일한 폭 변화율을 반드시 보인다. 상기 비교는 와이어 측벽의 거칠기가 에칭 시간과 관계없이 SiO2 마스크 스트립의 거친 가장자리에 의해 주로 시작된다는 것을 뒷받침한다. 따라서, 마스크 스트립의 거칠기를 감소시키는 석판인쇄 절차의 사용은 와이어 가장자리 상의 거칠기를 감소시킨다. 본 실시예에 설명된 전사 인쇄 공정은 전기적 연결 및 최종 기판(즉, 도19의 PET) 상의 장치 제조를 위한 와이어의 원시의, 매우 편평한 에칭되지 않은 표면을 드러낸다.
도21A-G는 PDMS 및 PU/PET 기판 상에 인쇄된 매우 다양한 GaAs 와이어 배열의 이미지를 나타낸다. 이번 경우에 상기 와이어는 ~400 nm의 폭 및 ~100 ㎛의 길이를 가진다. 상응하는 SiO2 마스크 라인은 (100) GaAs 웨이퍼 상의
Figure 112015062079363-pat00008
방향을 따라 배향된 2 ㎛의 폭 및 100 ㎛의 길이를 가졌다. 도21A는 와이어의 차수가 지속됨을 나타내는 SiO2 마스크 층을 통해 편평한 PDMS 압인기로 접착된 GaAs 와이어 배열로부터 얻은 주사 전자 현미경 사진이다. 도21A의 내삽도는 말단에서 손상을 확실하게 드러내는 비교적 높은 배율로 세 개의 와이어 말단을 나타낸다. 도21B에 보인 바와 같이, 처리된 PU로부터 PDMS 압인기를 박리함으로써 외부를 향하는 SiO2 마스크 스트립과 함께 부드러운 표면(PDMS 만큼 부드러운)을 남겼다. 도21C에 보인 바와 같이, BOE로 SiO2 층을 에칭함으로써 GaAs 와이어의 원시의 상측 표면을 드러냈다. 도21D는 와이어 배열의 대면적을 도19에 도시된 방법을 사용하여 PU/PET 기판 상으로 기계적으로 인쇄할 수 있음을 나타내는 장착된 GaAs 와이어와 함께 PU/PET 기판으로부터 수집된 광학 이미지를 나타낸다. 다른 패턴(예컨대, 상이한 길이를 가지는 와이어로 이루어진 패치)을 가지는 GaAs 와이어 배열은 또한 PU/PET 기판으로 전사시킬 수 있었다.
상기 전사 공정은 PU의 세로운 층을 회전 코팅함으로써 동일한 PET 기판 상에 GaAs 와이어 배열의 다층을 인쇄하기 위해 반복했다. 상기 방법은 나노와이어 및/또는 마이크로와이어를 포함하는 다층 구조물을 생성하기 위한 중요한 통로를 제공한다. 도21E 및 도21F는 GaAs 와이어 배열의 이중 층을 구비한 다층 구조물의 특정한 이미지를 제공한다. 한 실시형태에서, 상기 다충 구조물은 관련된 제1 층과 상이한 각(E 및 F를 위해 각각 ~90o 및 ~45o)으로 제2 층을 회전시킴으로써 얻을 수 있다. 도21G는 도21E 및 도21F에 도시된 샘플 상의 인쇄 공정을 반복함으로써 얻은 GaAs 와이어 배열의 세 개의 층을 구비하는 PU/PET 기판의 이미지를 제공한다. 회전 속도를 조정함으로써 제어시킬 수 있는 PU 층의 두께는 와이어 배열 사이의 간격을 제어한다. 상기 형태의 다층의 성능은, 당연히, 상이한 레벨로 배열을 절연시키는 에피텍셜 성장 및 PU의 어떠한 형상도 요구하지 않는다. 상기 제조 성능은 다수의 장치 제조 제품에 유용하다.
본 발명의 와이어 제조 및 인쇄 기술은 적합한 이방성 에칭액을 사용하여 플라스틱 기판 상으로 다른 반도체 재료의 와이어 배열을 생성하기 위해 사용할 수 있다. 예를 들면, 삼각형의 횡단면을 가지는 InP 와이어는 Br2의 1% (v/v) 메탄올 용액 안에서
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방향을 따라 SiO2 마스크 라인을 구비한 (100) InP 웨이퍼 에칭에 의해 제조했다. 도22A-C는 PDMS 및 PU/PET 기판 상의 INP 와이어 배열의 주사 전사 현미경 사진을 나타낸다. 상기 와이어는 길이가 50 ㎛ 및 폭이 2 ㎛인 SiO2 라인으로 패턴된 InP 웨이퍼로부터 제조했다. 도시된 와이어는 각각 ~35 ㎛ 및 ~1.7 ㎛의 길이 및 폭을 가진다. Br2의 메탄올 용액 내의 InP의 에칭 습성은 와이어 말단 및 측면 도려내기에 의하여 H3PO4-H2O2의 수용성 용액에 있는 GaAs와 상당히 다르다. 예컨대, 에칭 공정은 GaAs 와이어의 제조에 사용된 것 중 하나와 유사한 에치 마스크와 함께일지라도 모체 웨이퍼로부터 InP 와이어의 말단 전부를 분리시킨다(도21). 게다가, InP 내의 하부 도려내기의 범위는 GaAs에 있는 것보다 작고, 이는 작은 폭(500 nm 보다 작은)을 가지는 InP 와이어를 에칭 시간을 제어하는 것보다 좁은 SiO2 스트립을 사용하는 것으로 인해 더 쉽게 마련할 수 있었다는 것을 나타낸다.
PU/PET 기판 상의 GaAs 와이어 배열(1.1-5.6 ×1017 cm-3의 캐리어 밀도와 함께 Si 도핑된 n-GaAs로부터 제조될 수 있는 도21에 도시된 것과 같은)과 함께 형성된 두 개의 간단한 말단 다이오드 장치의 기계적 신축성은 곡률 반경의 함수와 같이 기계적 특성을 측정함으로써 평가했다. 상기 구조물은 도19의 방법에 따라 정의된 GaAs 와이어 배열과 함께 제조했다. 이 와이어 상에 정의된 광식각법 및 금속 증착에서, 두 개의 쇼트키 접촉은 Ti/Au (5 nm/150 nm)으로 만들어지고 10 ㎛로 분리되었다. 도23A는 GaAs 와이어 배열을 포함하는 실례가 되는 두 개의 말단 다이오드 장치의 약도 및 이미지를 제공한다. 기판을 농축된 HCL 용액에 10분간 도핑함으로써 전극의 증착 바로 이전에 GaAs 와이어의 표면 상의 자연 산화 층을 제거했다.
도23B는 상이한 곡률 반경에서 기록된 전류-전압(I-V) 커브를 나타낸다. 이 커브는 예상된 다이오드 특성을 모두 보이고 있다. 이 커브들 사이의 작은 차이는 기판의 곡률 반경(R)이 0.95 cm 일 때조차 거의 모든 GaAs 나노와이어가 손상되지 않음을 제안한다. 이 경우 PET 기판 상의 변형은 도20A의 내삽도에 나타낸 독립된 GaAs 와이어에 존재하는 것으로 평가된 것보다 작은 ~0.92%이다. 이 결과는 본 '하향식' 제조 방법에 의해 생성된 GaAs 나노와이어가 유연성 있고 구부릴 수 있는 플라스틱 시트와 함께 집적될 수 있다는 것을 뒷받침한다. 상기 데이터는 기판이 제1 구부림 이후에 이완될 때, 전류는 구부림 이전에 원시 장치로부터 기록된 것보다 작은 ~40% 였음을 보여주고 있음을 주지하라. 도23C는 상이한 곡률 반경에서 구부림 이후에 이완 이후의 두 개의 말단 다이오드 장치를 측정한 전류-전압(I-V) 커브를 나타낸다. 비교를 위해, 도23C에 있는 검은색 커브는 구부림 이전의 장치 형태와 상응하는 전류-전압 커브를 나타낸다. 제1 이후의 다수의 구부림/비구부림 주기와 함께 곡률 반경 및 I-V 특성에서의 변화율의 부족은, 한 차례의 전류 감소는 전극 및 와이어 사이 경계면에서의 초기 특성 변화율에 의해 일어날 수 있음을 암시한다.
이 재료의 벌크 고품질 단결정 웨이퍼와 함께 종래의 광식각법 및 이방성 화학 에칭의 결합된 사용은 삼각형 횡단면을 가진 GaAs 및 InP의 마이크로 및 나노와이어를 향한 능동 '하향식' 루트를 형성한다. 상기 와이어의 치수 및 조직화는 석판 인쇄 및 에칭 조건, 예컨대 에칭 시간의 적합한 선택에 의해 선택적으로 조절가능하다. 모체 기판 상에서 얻어진 것 같은 와이어 어레이는 와이어가 장착된 점착제의 얇은 층으로 피복된 플라스틱 기판 상으로 높은 정확도와 함께 효과적으로 전사 인쇄할 수 있었다. 모체 웨이퍼는 단일 웨이퍼로부터 생성될 다수의 와이어를 용이하게 하는 연마 이후에 재사용할 수 있었다. '하향식' 나노와이어/마이크로와이어의 상기 "건식 전사 인쇄는, 와이어의 능동 표면의 순도와 마찬가지로 와이어의 차수의 유지 및 결정의 배향에 의해 '상향식' 나노와이어의 "습식" 조립에 걸쳐 많은 이점을 제공하는 전사 공정의 세로운 부류를 대표한다. 특히, 100 - 200 nm 보다 넓은 와이어가 유용한 마크로전자 제품을 위해, 본 발명의 "하향식" 제조 방법은 다수의 능동 특징을 가진다. 플라스틱 기판 위 와이어의 시스템은 이 부류의 제품에서의 사용을 위한 완벽한 굽힘성 및 상당한 잠재력을 도시한 본 명세서에서 설명하고 있다.
실시예 5: 인쇄가능한 반도체 소자를 위한 용액 인쇄 방법
본 발명은 인쇄가능한 반도체 소자를 전사 및 조립할 수 있는 용액 인쇄 방법을 제공한다. 본 발명의 이러한 양상은 넓은 범위의 반도체 장치 및 장치 부품으로 적용할 수 있는 지속적인, 고속 제조 방법을 제공한다.
본 발명의 이러한 양상의 한 가지 방법에서, 핸들(handle) 소자를 구비하는 인쇄가능한 반도체 소자를 제공한다. 본 설명에서의 맥락에서, 용어 "핸들(handle) 소자"는 기판 표면으로의 용액 상(相) 전달 이후 인쇄가능한 반도체 소자의 위치 및/또는 배향의 제어된 조작을 허용하는 부품을 나타낸다. 한 가지 실시형태에서, 자기장, 전기장 또는 그 둘 모두에 반응하는 재료의 층을 각자 포함하는 하나 이상의 핸들 소자를 구비하는 반도체 소자를 제공한다. 본 발명의 이러한 양상은 정전기력 및/또는 정자기력을 사용한 기판 표면 상에 인쇄가능한 반도체 소자를 정렬, 배치 및/또는 배향하는 방법을 제공하는데 유용하다. 선택적으로, 본 발명은 레이저 유기질 운동량 전사 공정에 반응하는 재료의 층을 각자 포함하는 하나 이상의 핸들 소자를 가지는 반도체 소자를 제공하는 방법을 제공한다. 본 발명의 상기 양상은 하나 이상의 핸들 소자를 구비하는 인쇄가능한 반도체 소자를 레이저 파동 시리즈(series)로 노출(예컨대, 레이저 핀셋 방법)함으로써 기판 표면 상에 인쇄가능한 반도체 소자를 정렬, 배치 및/또는 배향하는 방법을 제공하는데 유용하다. 선택적으로, 본 발명은 반도체 소자가 각자 작은 방울을 포함하는 하나 /이상의 핸들 소자를 구비하는 방법, 즉 모세관 동작에 의해 생성된 힘에 반응하는 방법을 제공한다. 본 발명은 하나 이상의 핸들 소자 또는 하나 이상의 상이한 형태의 핸들 소자, 즉, 상이한 형태의 장(場)에 반응하는 것과 같은 핸들 소자를 구비하는 인쇄가능한 반도체 소자를 사용한 방법 및 장치를 포함한다. 핸들 소자는 마이크로구조, 나노구조, 마이크로와이어, 마이크로리본 및 나노리본을 포함하지만, 이로 한정되지는 않는 본 발명의 많은 형태의 인쇄가능한 반도체 소자를 제공할 수 있다.
본 발명의 이러한 양상에서, 각자가 하나 이상의 핸들 소자를 구비하는 하나 이상의 인쇄가능한 반도체 소자를 용액 또는 캐리어 유동체로 확산시키거나 기판 표면으로 전달시켰다. 인쇄가능한 반도체 소자 및 용액/캐리어 유동체의 혼합물의 전달은 기판 표면에 대해 무작위로 인쇄가능한 반도체 소자를 분배한다. 그 다음, 기판 표면 상에 무작위로 할당된 반도체 소자는 인쇄가능한 반도체 소자의 핸들 소자의 존재로부터 발생한 힘의 적용에 의해 기판 표면 상에 선택된 위치 및 배향 안으로 합의적으로 이동했다. 본 발명의 이러한 양상은 핸들 소자를 구비하는 인쇄가능한 반도체 소자를 우수한 차수 배열 또는 선택된 장치 또는 장치 부품 형태에 상응하는 위치 및 배향 안으로 정렬하는데 유용하다. 예를 들면, 자기 재료의 층을 포함하는 하나 이상의 핸들 소자를 구비하는 인쇄가능한 반도체 소자는 세기 및 방향의 적합한 분배를 가지는 자기장의 적용에 의해 기판 표면 상으로 선택된 위치 및 배향 안으로 이동시킬 수 있었다. 본 실시형태에서, 세기 및 방향의 선택된 분배를 가지는 자기장은 (기판 표면 뒤에, 기판 표면 상에 및/또는 기판의 측면을 따라 배치된 것과 같은) 기판에 인접한 하나 이상의 강자성 소자 또는 전자기 소자에 의해 적용시킬 수 있음으로써, 인쇄가능한 반도체 소자 또는 선택된 장치 또는 장치 부품 형태의 바람직한 조립, 패턴 또는 구조물에 상응하는 세기 및 방향의 선택된 분배를 발생시킬 수 있었다. 본 발명의 이러한 양상에서, 용매, 캐리어 유동체 또는 그 둘 모두는 증발 또는 탈착 방법에 의한 것을 포함하는 종래의 방법에 의해 핸들 소자의 조작을 통해 인쇄가능한 반도체 소자의 선택된 위치 및 배향 전에, 중에 또는 후에 제거할 수 있었다.
도24는 자기 태그를 포함하는 핸들 소자를 구비하는 인쇄가능한 반도체 소자를 용액 인쇄하기 위한 본 발명의 실례가 되는 방법을 도시한 약도를 제공한다. 도24에 보인 바와 같이, 각자가 얇은 니켈 층을 포함하는 다수의 자기 태그를 구비하는 인쇄가능한 반도체 소자를 제공했다. 한 실시형태에서, 얇은 니켈 층은 마이크로크기의 또는 나노크기의 반도체 구조물의 표면 상에 제공했다. 본 실시예에서 핸들 소자를 위한 니켈의 사용은 오로지 예로서 그리고 본 방법에 사용된 Co, Fe, Gd, Dy, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3 및 전이 금속-비금속 합금과 같은 비결정질 강자성 합금을 포함하지만, 이로 한정되지는 않는 어떤 결정질 또는 비결정질의 강자성 재료가 된다.
도24에서 약도의 단계 I에 보인 바와 같이, 각자가 핸들 소자를 구비하는 다수의 인쇄가능한 반도체 소자는 용액 안으로 확산하거나 기판의 표면 상으로 주조했다. 상기 단계는 위치 및 배향의 무작위 분배에서 인쇄가능한 반도체 소자를 기판 표면으로 제공한다. 도24에서 약도의 단계 II에 보인 바와 같이, 자기장은 곧 인쇄가능한 반도체 소자에 적용되고, 바람직하게는 자기장은 세기 및 방향의 선택된 분배를 가진다. 도24에 나타낸 약도에서, 세기 및 방향의 선택된 분배를 가지는 자기장은 그 위에 인쇄가능한 반도체 소자를 가지는 기판 표면의 반대 편 상에 하나 이상의 자석의 자극을 배치함으로써 적용시켰다. 강자성 재료와 같이, 핸들 소자를 구비하는 자기장 및 니켈 층의 상호작용은 인쇄가능한 반도체를 기판 표면 상에 바람직한 위치 및 배향 안으로 이동할 수 있는 힘을 생성한다. 도24에 보인 실시형태에서, 자기장은 인쇄가능한 반도체 소자의 길이가 긴 측의 실질적으로 동일한 방향의 정렬에 의해 특징 지어진 우수한 차수의 배열 안으로 인쇄가능한 반도체 소자를 배향하도록 적용시켰다. 도24에서 약도의 단계 III에 보인 바와 같이, 전기의 연결은 자기장의 적용에 의해 마련된 전기의 연결을 확립하는 방법 및 배향을 유지하는 방법 내 정렬된 배열을 포함하는 인쇄가능한 반도체 소자의 말단 상에 증착할 수 있었다.
도25는 니켈 층을 포함하는 핸들 소자를 구비하는 인쇄가능한 반도체 소자를 포함하는 마이크로구조물의 우수한 차수 배열을 생성하기 위한 본 발명의 용액 인쇄 방법의 사용을 설명하는 몇몇의 광학 이미지를 제공한다. 도25의 좌측 상의 패널에 존재하는 광학 이미지는 자기장의 적용 없이 기판 표면 상으로 확산된 인쇄가능한 반도체 소자를 구비하는 기판 표면과 일치한다. 상기 이미지에 보인 바와 같이, 인쇄가능한 반도체 소자는 기판 표면 상에 무작위로 분배했다. 도25의 우측 상의 패널에 존재하는 광학 이미지는 자기장의 적용 중에 기판 표면 상으로 확산된 인쇄가능한 반도체 소자를 구비하는 기판 표면과 일치한다. 좌측 패널에 존재하는 이미지와는 대조적으로, 자기장이 적용된 조건과 일치하는 광학 이미지는 인쇄가능한 반도체 소자가 잘 정렬된 배열과 일치하는 선택된 배향 및 위치에 제공할 수 있음을 보여준다. 도25의 좌측 패널 및 우측 패널에 존재하는 이미지의 비교는 세기 및 방향의 선택된 분배를 가지는 자기장의 적용이 각 인쇄가능한 반도체 소자를 선택된 위치 및 배향 안으로 이동시키는 힘을 생성할 수 있음을 나타낸다.
당업자가 장치 제조에 대해 이해된 바와 같이, 도25의 우측 패널에 있는 인쇄가능한 반도체 소자의 위치 및 배향은 본 발명의 용액 인쇄 방법을 사용하여 얻을 수 있는 배향 및 위치의 한 예이다. 인쇄가능한 반도체 소자 상의 핸들 소자의 적합한 위치의 선택 및 세기 및 방향의 선택된 분배를 가지는 적합한 자기장의 선택은 사실상 반도체 소자 위치 및 배향의 모든 분배를 생성하는데 사용할 수 있었다.
실시예 6: 유연한 플라스틱 기판 상의 고효율 단결정 실리콘의 제조
본 발명의 목적은 유연한 기판 상에 조립된 인쇄가능한, 고품질 반도체 소자를 포함하는 구부릴 수 있는 마이크로전자, 마이크로전자 및/또는 나노전자 장치 및 장치 부품을 제공하는 것이다. 게다가, 본 발명의 목적은 전계 효과성 이동도, on-off 비 및 종래의 고온 공정 방법에 의해 제조된 박막 트랜지스터의 역치 전압과 유사한 역치 전압을 보이는 구부릴 수 있는 박막 트랜지스터와 같은 구부릴 수 있는 전자 장치를 제공하는 것이다. 마지막으로, 본 발명의 목적은 플라스틱 기판 상에서 실온 공정과 같은 더 낮은 온도에서 유연한 기판의 대면적 상에서 효과적인 높은 작업량 공정과 호환하는 구부릴 수 있는 전자 장치를 제공하는 것이다.
본 방법, 장치 및 조성의 능력은 구부러지고 편평한 형태가 실험적인 연구에 의해 입증된 것으로 특징 지어지는 높은 장치 효율을 보이는 유용한 마이크로전자 및/또는 마이크로 전자 장치 및 장치 부품을 제공하는 것이다. 상기 측정의 결과는 본 발명이 단결정 리본, Ga-As 및 InP 와이어 및 단일 벽 탄소 나노튜브를 포함한 고품질 반도체의 범위를 플라스틱 기판 상으로 증착함으로써 구부릴 수 있는 박막 트랜지스터를 조립할 수 있는 훌륭한 인쇄 정합 성능을 보이는 건식 전사 접촉 인쇄 기술을 제공하고 있음을 설명한다. 예를 들면, 상기 실험적인 연구의 결과는 선형으로 평가된 ~240 cm2/Vs의 평균 장치 효과성 이동도 및 0V 근방의 역치 전압과 같은 높은 장치 효율을 특성을 보이는 건식 전사된 인쇄가능한 단결정 실리콘 소자들의 공간적으로 잘 정의된 배열을 포함하는 구부릴 수 있는 박막 형태의 트랜지스터를 나타낸다. 게다가, 상기 연구는 굽힘성(즉, 고장이 일어나는 곳에서의 변형)을 보이는 본 발명의 박막 트랜지스터가 유기질 반도체, 및 전방 및 후방으로 구부림을 당할 때의 기계적 거칠기와 신축성과 함께 형성된 장치에 필적함을 보인다.
대면적의 유연한 기판 상에 있는 고효율 인쇄된 회로는 센서, 디스플레이, 기계적 장치 및 다른 영역에 있어서 넓은 범위의 제품을 가지는 전자의 세로운 형태를 의미한다. 플라스틱 기판 상에 요구된 트랜지스터를 제조하는 것은 상기 마이크로전자 시스템을 얻기 위한 요구를 의미한다. 최근 몇 년에 걸쳐 탐구된 몇몇의 접근법은 수정된, 유리/석영 기판 상에 종래의 실리콘 계 박막 트랜지스터(TFT)를 제조하기 위해 사용된 공정 단계 형태의 저온 버전에 기초를 둔다. 일방향 응고 공정과 연관된 고온은 상기 접근법을 플라스틱 기판에 적합하지 않도록 만드는 단결정 실리콘 필름(즉, cw 레이저, 초첨을 맞추는 램프, 전자 빔, 또는 흑연 막대 발열체를 사용하는 SiO2 위 Si 필름의 영역 녹임 결정체)을 제조하기 위해 현상시켰다. 레이저를 기초로 하는 접근법은, 획일적일지라도, 실험적인 요구를 상당히 지속하는 저렴한 플라스틱과 함께 몇몇의 한정된 성공의 정도, 작업량 및 사용을 얻을 수 있었다.
플라스틱 기판 상으로 미리 결정된 회로의 풀(full) 웨이퍼를 직접 전사함으로써 몇몇의 유용한 장치를 생산하였지만, 상기 접근법은 대면적을 측정하기 어렵고 저렴한 가격과 대면적의 마이크로전자를 위해 중요할 수 있는 인쇄 형태 제조 순서를 유지하지 않는다. 유기질 반도체 재료는 유연한 전자 제품으로 대체 통로를 제공하되; 유기질 계 전자 재료는 플라스틱 기판의 범위와 함께 실온 증착을 통해 자연적으로 증착할 수 있었다. 그러나, 현재 알려진 유기질 반도체 재료는 오로지 적당한 장치 이동도를 용이하게 한다. 예컨대, 이들 재료의 고품질 단결정일지라도 n-형 장치 및 p-형 장치에 대해 각각 1-2 cm2/Vs 및 ~10-20 cm2/Vs의 범위 내의 이동도를 가진다.
유동성 자가 조립과 같은 다른 제조 기술은 플라스틱 기판 상에 장치를 조립하기 위해 요구되는 저온 공정으로부터 높은 이동성 재료를 제조하기 위한 고온 단계를 분리시킨다. 그러나, 상기 방법은 증착된 대상물의 조직화 및 위치의 효과적인 제어를 허용하지 않는다.
도26A는 본 발명의 실례가 되는 구부릴 수 있는 박막 트랜지스터 장치를 제조하는데 사용된 단계를 설명한다. 첫 째로, 광식각법은 SOI 웨이퍼(100 nm 상측 Si 층 및 145 nm 매몰된 산화물을 가지는 Soitec unibond SOI)의 표면 상에서 포토리지스트의 패턴을 정의했다. 상기 포토리지스트는 SF6 플라즈마(Plasmatherm RIE system, 50 mTor의 챔버 기반 압력과 함께 40 sccm SF6 흐름, 25 초 동안 100 W RF 전력)를 가지는 SOI 웨이퍼의 상측 실리콘 층을 건식 에칭하기 위한 마스크로 사용했다. 농축된 HF 용액은 매몰된 산화물을 에칭했거나 그들 기판으로부터 인쇄가능한 단결정 실리콘 반도체 소자를 자유롭게 했다(그러나 완전히 부유하지는 않았다). 폴리(디메틸실록산)(PDMS)의 편평한 조각은 웨이퍼의 상측 표면과 정각의 접촉을 생기게 했으며 곧 상호연결된 리본의 배열을 수집하기 위해 후면을 조심스럽게 박리했다. 포토리지스트 및 PDMS 사이의 상호작용은 우수한 효율을 가지는 제거를 위해 그 둘을 함께 접착하기에 충분하다.
ITO(Indium-Tin-Oxide; 두께 ~100 nm)는 장치 기판으로 사용된 PET(폴리(에틸렌테레프탈레이트); 두께 ~180 ㎛)를 코팅했다. 그것을 아세톤 & 이소프로포패놀로 세척하고, 탈이온 수로 헹구고 뒤이어 질소 세척된 그의 표면의 스팀으로 건조시켰다. 짧은 산소 플라즈마(Plasmatherm RIE system, 100 mTorr의 챔버 기반 압력과 함께 20 sccm O2 흐름, 10초 동안 50 W RF 전력)로 ITO를 처리하는 것은 그것과 에폭시(SU8-2000 thinner의 66%로 희석된 Microchem SU8-5의 30초 동안 3000 RPM)의 회전 주조 유전 층 사이의 부착을 촉진시킨다. 상기 감광성 에폭시는 ~1분 간 뜨거운 평판 위, 50℃에서 미리 경화했다. 표면 상의 인쇄가능한 단결정 실리콘 반도체 소자와 함께 PDMS를 따뜻한 에폭시 층과 접촉하도록 하고 곧이어 PDMS를 후면 박리해 인쇄가능한 단결정 실리콘 반도체 소자의 전사를 에폭시에 이르게 했다. 상기 결과는 실리콘 및 부드러운 에폭시 층(인쇄가능한 단결정 실리콘 반도체 소자의 가장자리 주변의 에폭시의 흐름으로 인해 그의 일부가 기계적인) 사이의 접착력은 포토리지스트 및 압인기 사이의 그것보다 더 강하다는 것을 제안한다. 에폭시 층은 5 분간 100℃에서 완전히 경화했고, 10 초간 투명한 기판의 후면으로부터 UV 광으로 노출시켰으며 곧이어 교차결합 중합체로 5 분간 115℃에서 이후에 구워진다. (전사 단계 중에 인쇄가능한 단결정 실리콘 반도체 소자의 상측 표면의 오염을 용이하게 예방하는) 포토리지스트 마스크는 아세톤으로 용해시켰고 샘플은 곧 탈이온 수로 상당히 헹구었다.
소스 및 드레인 전극은 인쇄가능한 단결정 실리콘 반도체 소자의 상측 표면 상에 증착된 Ti(~70 nm; Temescal e-빔 증발기)와 함께 형성했다. Ti 상에 패터닝된 포토리지스트 마스크(Shipley S1818) 를 통해 에칭(~2분 간 1:1:10 HF:H2O2:DI)하는 것은 이들 전극의 형상을 정의했다. 제조의 마지막 단계는 장치의 위치에서 실리콘의 고립을 정의하기 위한 포토리지스트 마스크를 통해 검식 에칭(상기에 주어진 RIE 매개 변수를 사용한 SF6)을 포함했다. 도26B는 장치 배열 일부의 고 및 저 배율과 함께 박막 트랜지스터의 하단 게이트 장치 형태의 약도를 나타낸다.
도27A는 접촉의 효과를 무시하는 표준 전계 효과성 트랜지스터의 제품에 의해 평가되는 것 같이 포화 형에서 140 cm2/Vs 및 선 형에서 260 cm2/Vs의 효과성 장치 이동도를 보이는 본 발명의 구부릴 수 있는 박막 트랜지스터의 전류 전압 특성을 나타낸다. 그러나, 이들 상치에서 쇼트키 접촉의 고 저항(~90 Ωcm)은 장치 응답 상에서 상당한 효과를 가진다. 도27B는 선형 (왼쪽 축) 및 대수 (오른쪽 축) 눈금 상에 표시된 몇몇의 장치의 전사 특성을 나타낸다. 내삽도에서 도표는 0 V 근방에서 좁은 분배를 가지는 역치 전압을 나타낸다. 전사 특성에서 작은(±10 V 주기에 대해 전류로 < 4%) 이력 현상은 실리콘(원시 산화물과 함께) 및 에폭시 유전체 사이의 경계면에서 트래핑된 전하의 저밀도를 나타낸다. 정규화된 역치 아래의 기울기의 작은 값(≤13 V.nF/dec.cm2)은 실리콘 및 그의 원시 산화물 사이의 경계면에 의해 주로 제어되는 경계면의 우수한 품질을 뒷받침한다. 도27C는 본 발명에 의해 제조된 몇몇의 구부릴 수 있는 박막 트랜지스터의 선형 효과성 이동도의 분배를 나타낸다. 가우시안 피트(Gaussian fit)는 30 cm2/Vs의 표준 편차와 함께 240 cm2/Vs의 중심 값을 나타낸다. 낮은 값의 일부는 전극 또는 장치의 다른 부품에 있는 가시 결함을 결합시켰다. 에폭시 유전체의 획일성은 동일한 기판 및 트랜지스터 게이트 유전체, 256 (200×200 ㎛) 제곱 캐패시터의 배열을 마련하는데 사용된 방법을 사용하여 조립함에 따라 연구할 수 있었다. 도27C는 측정된 캐패시턴스 값을 나타낸다. 가우시안 피트는 에폭시 층의 훌륭한 전기적 및 물리적 특성 획일성을 뒷받침하는 2% 미만의 표준 편차를 나타낸다. 캐패시턴스 측정은 유전체 상수의 작은 (<3%) 주파수 상관관계를 나타내는 다양한 주파수(1 kHz 및 1 MHz 사이)에서 실행했다.
본 발명의 구부릴 수 있는 박막 트랜지스터의 기계적 신축성 및 견고성은 전방 및 후방으로 구부리는 실험을 수행함으로써 연구했다. 도28A는 인쇄가능한 단결정 실리콘 반도체 소자의 주목할 만한 신축성을 도시하는 용액 주조(왼쪽 내삽도)의 고해상 주사 전자 현미경 사진을 나타낸다. 도28A의 오른쪽 내삽도는 본 연구에서 평가된 구부릴 수 있는 박막 트랜지스터를 구부리는데 사용된 실험적인 기구의 사진을 나타낸다. 플라스틱 시트가 구부러질 때 박막 트랜지스터에 유발된 변형을 최대화하기 위해, 비교적 두꺼운 (~180 ㎛) 플라스틱 기판을 본 연구에서 사용했다. 도28B는 신장 및 압축 변형을 겪을 때 에폭시 유전체 캐패시턴스의 작은 (~<1%) 선형 변화율을 나타낸다(상측 내삽도를 보라). 계산된 곳에서 곡률 반경 및 변형 값은 좌굴(buckling) 시트의 유한 요소 모델을 사용한다. 유한 요소 방법으로 얻어진 프로파일과 좌굴 시트의 곡률 프로파일과의 비교(몇몇의 곡률 반경을 위한)는 모의 실험의 정밀도를 뒷받침한다. 도29B에서 하측의 내삽도는 둘 다 4V의 게이트 및 드레인 바이어스 전압을 위해 측정된 장치의 포화 전류의 변화율을 나타낸다. 작동할 수 있는 구부릴 수 있는 박막 트랜지스터에서 신장 변형률의 최대값은 ITO 게이트 전극(~0.9%의 신장 변형률을 고장 내는)의 고장에 의해 제한받는 것으로 생각된다. 구부릴 수 있는 박막 트랜지스터는 1.4% 만큼 높은 압축 변형률에서조차 잘 작동한다. 굽힘성의 상기 레벨은 펜타신에 기반을 둔 유기질 트랜지스터를 위해 최근에 발표된 것에 필적한다. 현재의 구부릴 수 있는 박막 트랜지스터의 고장은, SOI 웨이퍼의 상부 층에서 에칭된 마이크론 크기의 단결정 실리콘 대상물은 매우 높은 신장 응력(>6%)을 견딜 수 있음이 최근에 설명된 Takahiro 연구진과 같이 매우 높은 변형률에서만 있을 법한 일이다%) [T. Namazu, Y. Isono, 및 T. Tanaka J. MEMS 9, 450 (2000)].
본 장치에서 변형률과 함께인 출력 전류에서의 적당한 변화율의 원인은, 이들 변화의 원인이 되는 변형률과 함께 이동도에서의 알려진 변화율, 그러나 완전히 설명하지는 않는 것처럼 전부가 알려지지는 않았다. 본 실시예에 설명한 형태의 장치는 벌크 웨이퍼가 구부러질 때 쉽게 도달할 수 없는 변형률 값에서 기계적으로 변형된 실리콘 내 전하 수송을 연구하기 위한 새로운 기회를 용이하게 한다.
요약하면, 본 실시예는 본 발명에 따라 제공된 실리콘을 위한 간단하고 효과적인 동일한 방향의 인쇄 공정에 의해 플라스틱 기판 상에서 형성된 구부릴 수 있는 단결정 실리콘 트랜지스터의 높은 장치 효율 및 유익한 기계적 특성을 설명한다. 최상의 학문을 위해, 이들 장치의 효율은 유사한 정도의 기계적 굽힘성을 보이는 최고의 장치(실리콘 계 또는 그 밖의 것)의 효율을 능가한다. 인쇄가능한 반도체 소자의 형상, 물리적 치수 및 조성(예컨대, 도핑되거나 도핑되지 않은)에 걸친 하향식 제어, 및 인쇄 기술은 다른 접근법에 비해 상당한 이점을 제공한다. 게다가, 그 결과로 생긴 장치의 기계적 신축성은 훌륭하다. 더욱이, 이들 동일한 일반적 접근법은 다른 무기질 반도체(예컨대, GaAs, GaN 등)에 적용할 수 있고, 넓은 범위의 유연한 마이크로전자 및 마크로전자 장치 및 태양 전지, 다이오드, 발광 다이오드, 상보 논리 회로, 정보 저장 장치, 바이폴라 접합 트랜지스터 및 FET 트랜지스터와 같은 장치 부품을 제조하는데 사용할 수 있다. 그러므로, 본 발명의 방법 및 장치는 유연한 전자 제품 제조를 위한 막대한 범위의 제조 제품에 유용하다.
실시예 7: 인쇄가능한 이종의 반도체 소자를 포함하는 인쇄가능한 이종 반도체 소자 및 장치
본 발명은 다재료 소자를 포함하는 이종의 인쇄가능한 반도체 소자, 및 관련된 장치와 장치 부품을 제공한다. 본 실시예의 인쇄가능한 이종의 반도체 소자는 선택된 공간의 분배와 함께 불순물을 가지는 반도체 층을 포함하며, 마크로전자, 마이크로전자 및/또는 나노전자 장치의 범위 내에서 강화된 기능성을 제공한다.
유용한 전자 특성을 보이는 이종 인쇄가능한 반도체 소자를 제조하기 위한 본 방법의 능력은 실험적인 연구에 의해 입증했다. 게다가, 인쇄가능한 소자를 기능적인 장치안으로 조립하기 위한 본 방법의 적용가능성은 접촉을 위해 집적된 도핑된 영역을 구비하는 인쇄가능한 단결정 실리콘 반도체 소자를 포함하는 유연한 박막 트랜지스터의 제조에 의해 설명했다.
대면적, 마이크로전자로서 알려진 기계적으로 유연한 전자 시스템은 소비자 전자제품, 센서, 의학 장치 및 다른 영역에 있는 제품의 범위를 위해 능동적이다. 매우 다양한 유기질, 무기질 및 유기질/무기질 하이브리드 재료는 이들 시스템을 위해 반도체로서 조사했다. 단결정 실리콘 마이크로/나노소자(총괄해 인쇄가능한 실리콘 반도체 소자로 나타낸 와이어, 리본, 작은 판 등)을 생성하기 위한 본 "하향식" 기술 접근법의 사용은 유연한 기판 상에서 고효율 박막 트랜지스터를 제조하기 유용한 것으로서 설명된 대체 접근법이다. 상기 제조 접근법은 또한 GaAs, InP, GaN, 및 탄소 나노튜브와 같은 다른 중요한 반도체 재료를 적용할 수 있는 것으로서 설명됐다.
본 접근법의 중요한 특징은 고품질의 접근법의 사용, 그 이후의 장치 배열 단계로부터 개별적으로 성장되거나 제조 공정된 반도체 재료의 웨이퍼 기반 소스이다. 개별적인 반도체 공정 및 조립 단계는 플라스틱 기판과 같은 가장 유연한 장치 기판과 호환되는 비교적 낮은 온도(예컨데, 섭씨 ±30도 실온)에서 장치 조립을 허락한다. 본 발명은 고품질 반도체가 유연한 기판 상에서 인쇄가능한 반도체 소자의 조립을 포함하는 그 이후의 제조 단계와 독립적인 제조 단계에서 성장될 뿐 아니라 다른 방법으로 공정되는 방법을 포함한다. 한 실시형태에서, 본 발명은 불순물이 고온 공정 중에 반도체 안으로 전해지고, 그 결과로 생긴 도핑된 반도체 재료는 매우 다양한 유용한 전자 장치 안으로 조립될 수 있는 인쇄가능한 이종 반도체 소자를 생성할 수 있도록 그 후에 사용하는 방법을 포함한다. 반도체 도핑에 유용한 공정 단계는 고온 공정 및 불순물이 2 또는 3 차원에서 공간의 분배에 걸쳐 제어(즉, 주입 및 주입의 깊이의 영역에 걸친 제어)를 제공하는 방법으로 전해진 공정을 포함한다. 한가지 방법에서, 반도체는 저온 기판에서 개별적으로 실행된 단계 내의 웨이퍼 제조 레벨에서 수행된 도핑 절차 상의 회전에 의해 선택적으로 접촉 도핑했다. 접촉 도핑은 반도체 재료 내 불순물의 공간 분배에 걸쳐 정확한 제어를 제공하고, 따라서, 그 이후의 패터닝 및 에칭 단계는 집적된 도핑된 영역을 가지는 고품질의 인쇄가능한 이종 반도체 소자의 제조를 허용한다. 용액 인쇄 및 건식 전사 접촉 인쇄 방법은 획득할 수 있는 훌륭한 장치 효율 및 훌륭한 굽힙성을 보이는, 박막 트랜지스터와 같은 장치 안으로 이들 인쇄가능한 이종 소자를 조립하기에 이상적으로 적합하다.
도29A는 PET 기판 상에 인쇄가능한 이종 반도체 소자를 포함하는 트랜지스터를 생성하기 위한 제조 공정의 약도를 나타낸다. 본 실시형태에서, 인쇄가능한 이종 반도체 소자는 도핑된 소스(S) 및 드레인(D) 접촉과 함께 결정 실리콘을 포함한다. 도29A에 설명된 접근법은 SOI 웨이퍼(100 nm 상측 Si 층 및 200 nm 매몰된 산화물을 가지는 Soitec unibond)의 상측 실리콘 층의 선택된 영역을 도핑하기 위한 SOD(spin-on dopant) 공정가능한 용액을 사용한다. 그러므로, SOD는 불순물이 실리콘 내로 확산하는 곳에서 제어하기 위한 마스크로서 일을 한다. 상기 도핑된 SOI는 인쇄가능한 이종 반도체 소자의 소스를 제공한다.
인쇄가능한 이종 반도체 소자를 제조하기 위해, 맨 처음, SOG(spin-on glass) 용액(Filmtronic)을 SOI 웨이퍼 상으로 회전 주조했고, 획일한 필름(두께 300 nm)을 형성하기 위해 그것을 4분간 700℃에서 RTA(rapid thermal annealing; 빠른 열적 어닐링)으로 노출시켰다. 포토리지스트(Shipley 1805)의 석판인쇄로 패턴된 층을 통한 에칭(50초간 6:1 완충처리된 산화물 에칭액(BOE; buffered oxide enchant))은 SOG 내에서 소스 및 드레인 창을 개방했다. 리지스트를 벗겨낸 이후, 회전 주조에 의해 SOD(Filmtronic)를 함유하는 인을 획일적으로 증착했다. 950℃에서의 5초간의 RTA는 인이 SOD로부터 SOG 내의 석판인쇄로 정의된 개방을 통해 기저 실리콘 내로 확산하도록 야기시켰다. SOG는 다른 영역에서의 확산을 방해했다. 웨이퍼는 실온으로 빠르게 냉각했고, SOG 및 SOD 둘 모두를 제거하기 위해 90초간 BOE에 담궜으며, 곧 도핑 공정을 완성하기 위해 DI수(水)로 철저하게 세척했다.
인쇄가능한 이종 반도체 소자는 본 방법을 사용한 ITO(100 nm, 게이트 전극) 및 에폭시(SU8; 600 nm, 게이트 유전체)로 코팅된 PET의 플라스틱 기판 상으로 조립했다. 에폭시는 유전체를 제공할 뿐 아니라, 인쇄가능한 이종 반도체 소자의 전사 인쇄를 용이하게 한다. Ti(100 nm)의 소스 및 드레인 전극은 정렬된 광식각법 단계 이후의 후면 에칭에 의해 도핑된 접촉 영역 상에 형성된다. 도29B는 본 기술을 사용하여 제조된 이종의 인쇄가능한 반도체 소자를 구비하는 몇몇의 장치의 광학 이미지를 나타낸다.
우리는 표준 전사 라인 모델(TLM; transfer line model)을 사용한 도핑 레벨 및 접촉 저항을 평가했다. 특히, 우리는 플라스틱 기판 상으로 인쇄된 획일적으로 도핑된 결정 실리콘을 포함하는 인쇄가능한 이종 반도체 소자 상의 5 ~ 100 마이크론 사이의 분리 거리(L) 및 200 마이크론의 폭(W)과 함께 Ti 접촉 패트 사이의 저항을 측정했다. 도30A의 내삽도는 접촉 저항을 특징짓는데 사용되는 인쇄가능한 이종 반도체 소자의 배열 및 접촉 패드의 이미지를 나타낸다. 선형 전류(I) 대 전압 커브(V)(미도시)는 접촉을 옴으로 측정했고 도핑 레벨이 높다는 것을 나타낸다. L 상의 저항의 상관관계는 R total (=V/I) 가 두 접촉 패드 사이의 저항(접촉 저항 R c 및 시트 저항 R s )인 R total = 2 R c + ( R s /W)L로 설명될 수 있다. 도30A는 L의 함수로서 정규화된 저항 RtotalW의 도표를 나타낸다. RtotalW의 선형적 피팅은 Rs = 228 ± 5 Ω/sq, 및 RcW ~ 1.7 ±0.05 Ωㆍcm를 제공한다. 정규화된 접촉 저항 RcW의 값은 유사한 방법으로 공정된 도핑되지 않은 인쇄가능한 단결정 실리콘 반도체 소자를 위해 우리가 관찰한 것보다 작은 크기의 차수보다 더 크다. 단순화를 위해 만약 우리가 도핑이 100 nm 도핑된 인쇄가능한 실리콘 반도체 소자를 통해 획일하다고 가정하면, 상기 저항은 1019/cm3의 도핑 레벨에 상응하는 대략 2.3 × 10-3 Ωㆍcm이다. 도30B는 불순물을 실리콘 내 바람직한 영역으로 배치하는 확산 배리어(도29A를 보라)와 같이 패턴된 SOG의 용도를 보여주는 TOF-SIMS(Time-of-Flight Secondary Ion mass Spectroscopy)를 나타낸다. 도30B에 보인 이미지에서, 밝은 빨강 색은 높은 인 농도를 나타낸다.
도31A-D는 에폭시/ITO/PET 기판 위에 도핑된 실리콘 반도체 소자의 인쇄가능한 접촉을 포함하는 트랜지스터와 상응하는 측정을 보여준다. 도31A는 본 발명의 장치의 전류-전압 특성((L = 7㎛, W=200㎛)을 도시한다. 효과성 장치 이동도(μeff)는 표준 전계 효과성 트랜지스터 모델의 제품에 의해 결정된 것과 같이, 선 형에서 ~240 cm2/Vs 및 포화 형에서 ~230 cm2/Vs 이다. 도31B는 2㎛ 및 97㎛ 사이의 채널 길이 및 200㎛의 채널 폭과 함께 본 발명의 장치의 전사 특징을 나타낸다. 모든 경우에 ON에서 OFF까지 전류의 비는 ~104이다. 역치 전압은 ~2 V에서 ~0 V로, 단조적으로 L=97㎛에서 2㎛로 변경한다. 도31C는 작은 드레인 전압에서 ON 상태(Ron) 내에 측정된, 그리고 상이한 게이트 전압에서 L의 함수로서 W로 곱해진 장치의 저항을 나타낸다. 각 게이트 전압에서 RonW 대 L의 선형적 피트는 진성 장치 이동도 및 접촉 저항 둘 모두에 대한 정보를 제공한다. 상기 간단한 모델에서, (L에 비례하는) 채널 저항의 추가의 시리즈로 이루어진 Ron 및 결합된 접촉 저항으로 이루어진 Rc는 소스 및 드레인 전극과 관련 있다. 도31C는 선형적 피팅의 차단으로부터 결정된 것처럼, Rc는 평가된 채널 길이 전부를 위한 채널 저항과 비교해 무시할 수 있다. 도31C에서 선형적 피팅의 기울기의 역수로부터 결정된 것처럼, 도31C의 내삽도는 게이트 전압과 함께 시트 컨덕턴스의 변화율을 나타낸다. 도31C의 내삽도에 보인 바와 같이, 이들 데이터에 대한 선형적 피트는 ~270 cm2/Vs의 진성 장치 이동도 및 ~2V의 진성 역치 전압을 제공한다.
도31D는 선 형으로 측정된 전이접촉 도핑된 인쇄가능한 단결정 실리콘 반도체 소자를 구비하는 트랜지스터의 효과성 이동도μeff를 비교한다. 도핑되지 않은 장치를 위해, μeff는 채널 길이 L을 100 마이크론에서 5 마이크론으로 감소시킴으로써 200cm2/Vs에서 50cm2/Vs으로 빠르게 감소시킨다. 상기 접촉은 ~50 마이크론 이하의 채널 길이에서 장치 습성을 좌우하기 시작했다. 접촉 도핑된 경우에, 이동도는 도31C의 내삽도에서 결정된 진성 장치 이동도와 일치하는 범위에 걸친 채널 길이의 <20% 변화율과 함께 대략 270cm2/Vs이다. 상기 데이터는 이들 장치가 접촉 저항의 무시할 만한 영향을 보이는 부가적인 증거를 제공한다. 상이한 이동도 뿐 아니라, 도핑된 접촉을 가지는 장치는 그들 특성에 있어서 더 안정적이고 더 획일적이며, 도핑되지 않은 접촉을 가지는 것보다 공정 조건에 덜 민감하다는 것을 주지해야 한다.
기계적 신축성은 상기 형태의 장치의 중요한 특성이다. 우리는 장치를 압축 및 신장의 상태로 놓는 구부림 방향과 함께 접촉 도핑된 μs-Si 트랜지스터 상에서 체계적인 구부림 테스트를 실행했다. 우리는 또한 몇몇의 약화 실험을 수행했다. 실험적 기구의 상세한 설명은 실시예 6에 제공됐다. 도32A는 변형률(또는 곡률 반경)의 함수와 같이, 구부러진 상태에서의 값으로 정규화된 효과성 장치 이동도 μeff의 변화를 나타낸다. 음성 및 양성 변형률은 각각 인장 및 압축에 상응한다. 상기 범위의 변형률(200 마이크론 두께의 기판을 위한 ~1 cm의 곡률 반경에 상응하는)을 위해, μeff/μ0 eff, 역치 전압 및 on/off 비에서 오로지 작은 변화(대부분의 경우 <20%)만을 관찰했다. 기계적 신축성의 상기 레벨은 플라스틱 기판 상의 유기질 및 a-Si 트랜지스터를 위해 보고된 것과 견줄만하다. 도32B는 장치를 0 및 0.98% 사이로 변경시키는 곳에서 압축 변형을 야기하는 수 백개의 구부림 주기(9.2 mm의 반경까지) 이후의 정규화된 효과성 이동도 μeff/μ0 eff를 나타낸다. 장치의 특성에서의 작은 변화는 350 주기, μeff/μ0 eff, 역치 전압 및 20% 미만의 on/off 비의 변화 이후에 관찰했다. 상기 결과는 인쇄가능한 이종 반도체 소자를 포함하는 본 트랜지스터의 우수한 약화 능력을 나타낸다.
본 실시예는 플라스틱 기판 상에 트랜지스터 내의 인쇄가능한 단결정 반도체 소자를 접촉 도핑하기 위한 SOD의 유용성을 설명한다. 스케일링(scaling) 분석은 본 공정이 플라스틱 기판 상에서 고주파 실리콘 장치를 제조하기 위한 본 방법의 적용가능성을 설명하는 접촉이 제한되지 않는 장치를 생산함을 나타낸다. 장치의 매우 우수한 기계적 신축성 및 약화 능력과 결합된 상기 특징은, 상기 접촉 도핑된 인쇄가능한 이종 반도체 접근법을 매우 다양한 유연한 마크로전자, 마이크로전자 및/또는 나노전자 시스템으로 가는 값진 길로 만든다.
본 발명은 또한 장치 및 장치 형태의 범위 내로 인쇄가능한 반도체 소자를 집적하기 위한 이종 집적 방법을 제공한다. 본 발명의 상기 양상은 재료의 이질적인 종류가 동일한 플랫폼 상에 조립되고 상호연결되는 넓은 범위의 장치의 제조를 위한 제조 통로를 제공한다. 본 발명의 이종 집적 방법은 전자, 광학 및/또는 기계의 상호연결성을 확립하는 방법으로 둘 또는 그 이상의 상이한 재료를 결합하기 위한 용액 인쇄 및/또는 건식 전사 접촉 인쇄를 사용한다. 본 발명의 인쇄가능한 반도체 소자는 상이한 반도체 재료 또는 유전체, 도체, 세라믹, 유리, 중합체 재료를 포함하는 다른 종류의 재료로 집적할 수 있었다.
본 개념의 한 실시형태에서, 이종 집적은 인쇄가능한 반도체 소자를 상이한 조성을 가지는 반도체 칩으로 전사 및 상호연결하는 것, 예컨대, SoC(System on Chip) 형태의 장치를 조립하는 것을 포함한다. 다른 실시형태에서, 다수의 독립된 장치 및/또는 장치 부품은 상이한 종류의 반도체 웨이퍼(예컨대, 실리콘 웨이퍼 및 GaN 웨이퍼) 상에 제조했고, 그 이후에 수용부 웨이퍼와 같은 동일한 수용부 기판 위로 함께 집적했다. 이제까지 다른 실시형태에서, 이종 집적은 특정한 배향에 있는 인쇄가능한 소자를 조립하고 집적 회로를 포함하는 다른 부품과 함께 인쇄가능한 소자를 상호연결함으로써 하나 이상의 인쇄가능한 반도체 소자를 실행된 복합 직접 회로 내로 전하는 것을 포함한다. 본 발명의 이종 집적 방법은 웨이퍼 본딩 방법, 점착성 및 중간 접착 층의 사용, 어닐링 단계(고온 및 저온 어닐링), 산화물 외부의 코팅을 벗겨내는 처리, 반도체 도핑 기술, 광식각법 및 성공적인 박막 층 전사를 통한 첨가제 다층 공정을 포함하지만, 이로 한정되지는 않는 종래의 마이크로규모 및/또는 나노규모 인쇄가능한 반도체 소자를 조립 및 상호연결하기 위한 다수의 다른 기술을 사용할 수 있다.
도33은 본 발명의 이종 집적 방법을 사용해 제조된 실리콘 웨이퍼 (1 0 0) 상으로 유도 접착된 갈륨 질화물 마이크로구조를 포함하는 복합 반도체 구조물의 SEM 이미지를 제공한다. 도33에 도시된 복합 반도체 구조물을 제조하기 위해, GaN을 포함하는 인쇄가능한 반도체 소자는 유도적으로 결합된 플라즈마 에칭을 사용한 실리콘 (1 1 1) 웨이퍼 상의 GaN으로부터 미세(마이크로) 기계 제조했고, 뜨거운 수용성 KOH(섭씨 100도)에서 이방성 습식 에칭을 사용한 실리콘으로부터 해체했다. 인쇄가능한 GaN 소자는 모체 칩으로부터 제거했고, PDMS 압인기를 사용한 건식 전사 접촉 인쇄에 의해 수용체 실리콘 칩 위로 인쇄했다. 인쇄가능한 GaN 소자 및 실리콘 칩 사이의 접착은 점착성 층의 사용을 필요로 하지 않는 능동 분자간력에 의해 제공된다. 도33에 제공된 SEM 이미지는 상이한 반도체 재료의 이종 집적을 할 수 있는 본 발명의 인쇄가능한 반도체 소자 및 전사 인쇄 조립 방법을 나타낸다.
실시예 8: 인쇄가능한 반도체 소자를 구비하는 고효율 태양 전지의 제조
본 발명의 목적은 태양 전지, 태양 전지 배열 및 유연한 플라스틱 기판을 포함하는 범위의 조성을 가지는 기판의 대면적 상에 태양 전지를 구비하는 집적 전자 장치 제조의 방법을 제공하는 것이다. 게다가, 본 발명의 목적은 종래의 고온 공정 방법에 의해 제조된 태양 전지에 필적하는 광다이오드 응답을 보이는 태양 전지 내에 P-N 접합을 제공할 수 있는 이종의 인쇄가능한 반도체 소자를 제공하는 것이다.
태양 전지 내 고품질 P-N 층 경계면과 함께 P-N 접합을 포함하는 이종의 인쇄가능한 반도체 소자를 제공하기 위한 본 발명의 인쇄가능한 반도체 소자의 능력은 실험적인 연구에 의해 입증했다. 태양 전지는 P-N 접합을 제조하기 위한 두 개의 상이한 제조 통로를 사용해 제조했고, 이들 통로에 의해 형성된 장치의 광다이오드 응답을 평가했다. 본 실시예에 제공된 실험적인 결과는 인쇄가능한 이종 반도체 소자 및 본 발명의 상대적인 배열 방법은 태양 전지 내에 고품질 P-N 접합을 제공하는데 유용하다는 것을 설명한다.
도34A는 인쇄가능한 P-N 접합을 포함하는 태양 전지를 제조하기 위한 제조 통로 내에서 공정 단계를 도식적으로 나타내는 공정 흐름도를 제공한다. 도34A에 보인 바와 같이, 단결정 실리콘 웨이퍼와 같은 고품질 반도체 재료는 직접적으로 근접한 P 도핑된 반도체 영역에 배치된 N 도핑된 반도체 영역을 생성하는 방법으로 제공했고 제조 공정했다. 우수한 효율을 보이는 태양 전지 제조를 위해 바람직하게는, P 및 N 영역은 물리적인 접촉을 하며 그들 사이에 존재하는 도핑되지 않은 반도체 없이도 가파른 경계면을 구비한다. 공정된 반도체 재료는 그 이후에 패턴되고 인쇄가능한 P-N 접합의 물리적 조를 정의하기 위해 에칭된다. 리프트오프 기술을 통한 그 이후의 공정은 N 도핑된 반도체 층에 직접적으로 근접한 P 도핑된 층을 구비하는 인쇄가능한 P-N 접합을 포함하는 모놀리식 구조물을 생성한다. 인쇄가능한 P-N 접합은 곧 본 발명의 용액 인쇄 또는 건식 전자 접촉 인쇄 방법을 사용하여 기판 위로 조립했다. 도34A에 보인 바와 같이, P 및 N 도핑된 반도체 층 상의 접촉(즉, 전극)은 인쇄가능한 P-N 접합의 리프트오프 공정 이전에 모놀리식 구조물 상으로 증착 또는 기판 위로 조립한 이후에 인쇄가능한 P-N 접합 상으로 증착함으로써 정의할 수 있었다. 한 실시형태에서, 접촉은 하나 이상의 금속의 증기 증착을 사용하여 정의하였다.
도34B는 도34A에 도시된 제조 통로에 의해 생성된 태양 전지 장치 형태의 약도를 나타낸다. 붕소 불순물을 가지는 두께 5 마이크론의 P 도핑된 반도체 층은 인 불순물을 가지는 두 개의 N 도핑된 반도체 층과의 집적 접촉으로 제공했다. 접촉은 P-N 접합을 형성하는 P 도핑된 반도체 층과의 접촉으로 N 도핑된 층 및 2 개의 농축한 P 도핑된 층 상으로 직접적으로 제공했다. 인 및 붕소 도핑된 접촉 영역의 도입은 시스템의 접촉 저항을 극복한다. 도34C는 도34B에 보인 형태를 가지는 태양 전지 장치의 조도 상에 관찰된 광전자 응답을 나타내는 전류 대 바이어스의 도표를 나타낸다. 도34C 보인 바와 같이, 전류는 태양 전지가 양성 바이어스와 함께 비추어지거나 제공될 때 생성된다.
도35A는 독립적으로 인쇄가능한 P 및 N 도핑된 반도체 층을 포함하는 태양 전지 제조를 위한 대체 제조 통로 내의 공정 단계를 도식적으로 나타낸 공정 흐름도를 제공한다. 도35A에 보인 바와 같이, 단결정 실리콘 웨이퍼와 같은 고품질 반도체 재료는 개별적인 N 및 P 도핑된 반도체 영역을 생성하는 방법으로 제공했고 공정했다. 공정된 반도체 재료는 분리된 P 및 N 도핑된 층의 물리적 치수를 정의하기 위해 그 이후에 패터닝하고 에칭했다. 리프트오프 기술을 통한 이후의 공정은 독립적으로 인쇄가능한 P 도핑된 반도체 층 및/또는 독립적으로 인쇄가능한 N 도핑된 반도체 층을 생성한다. 곧이어 P-N 접합은 제1 도핑된 반도체 소자(P 또는 N 도핑된 것 중 하나)를 제1 도핑된 소자와 접촉하는 상이한 조성을 가지는 제2 도핑된 반도체 소자 상으로 인쇄함으로써 조립했다. 한 실시형태에서, P-N 접합은 P 및 N 도핑된 반도체 층을 모두 인쇄함으로써, 예컨대, 제1 도핑된 반도체 층을 기판 상으로 인쇄하고 그 이후에 제2 도핑된 반도체 층을 제1 도핑된 반도체 층 상으로 인쇄함으로써 조립했다. 선택적으로, P-N 접합은 제1 도핑된 반도체 층을 제2 반도체 층을 포함하는 기판 상으로 인쇄함으로써 조립했다. 이들 소자 사이에 우수한 경계면을 제공하는 P 및 N 도핑된 층의 어떤 배향도 제1 도핑된 반도체 소자가 제2 도핑된 반도체 소자의 상측과 접촉하는 배향을 포함하지만, 이로 제한되지는 않는 본 발명에 유용하다.
P 및 N 도핑된 인쇄가능한 반도체 소자를 접합하는 것은 종래의 웨이퍼 접착 기술을 통해 얻을 수 있었다("Materials Science and Engineering R" Jan Haisma 및 G.A.C.M. Spierings, 37 pp 1-60 (2002)를 보라). 선택적으로, P 및 N 도핑된 반도체 층은, 외부 산화물 층과 같은, P 및 N 도핑된 층 사이에 고품질 경계면을 가지는 P-N 접합의 확립을 방해할 수 있는 그들 위에 어떤 외부 절연 층도 벗겨내기 위한 인쇄 이전, 도중 또는 이후에 처리했다. 선택적으로, 일부 실시형태에서 접합되어야 할 도핑된 반도체 표면 상에 존재하는 어떤 물도, 예컨대, P-N 접합에서 경계면의 품질을 강화하기 위해 이들 소자를 접촉하기 이전, 가열에 의해 제거되었다. 제1 및 제2 도핑된 반도체 소자의 조립은 본 발명의 용액 인쇄 또는 건식 전사 접촉 인쇄 방법을 사용해 성취될 수 있었다. 선택적으로, 본 발명의 상기 양상의 제조 통로는 P 및 N 도핑된 반도체 층 사이에 우수한 경계면을 확립하기 위한 P-N 접합을 어닐링하는 단계를 더 포함할 수 있다. 어닐링은 바람직하게는 P-N 접합을 지지하는 기판을 상당히 손상하지 않도록 충분히 낮은 온도, 예컨대, 플라스틱 기판 상에 P-N 접합을 조립하기 위한 대략 섭씨 200도 미만의 온도에서 수행했다. 선택적으로, P-N 접합은 기파능로부터 분리시킨 공정 단계에서 어닐링할 수 있었다. 본 실시형태에서, 어닐링된 P-N 접합은 냉각시키도록 허용했고 그 다음 용액 인쇄 또는 건식 전사 접촉 인쇄 방법을 통해 기판 사으로 조립했다. 도35A에 보인 바와 같이, P 및 N 도핑된 반도체 층 상의 접촉(즉, 전극)은 리프트오프 공정 이전에 개별적인 도핑된 반도체 층 상으로 증착함으로써 또는 기판 상에 조립된 이후 인쇄가능한 P-N 접합 상으로 증착함으로써 정의할 수 있었다. 한 실시형태에서, 접촉은 하나 이상의 금속의 증기 증착을 사용하여 정의했다.
도35B는 실리콘 웨이퍼의 P 도핑된 반도체 층의 상측 위로 N 도핑된 반도체 층을 인쇄함으로써 생성되는 태양 전지 장치의 약도를 나타낸다. 복합 구조물은 N 및 P 도핑된 반도체 층 사이에 고품질 경계면을 가지는 P-N 접합을 생성하기 위한 대략 섭씨 1000도의 온도로 어닐링했다. 전기적 접촉은 알루미늄 층의 증기 증착을 통해 각 도핑된 반도체 층의 상측 상으로 직접 제공했다. 도35C는 도35B에서 도식적으로 묘사된 태양 전지의 상면도의 SEM 이미지를 나타낸다. SEM 이미지는 P 도핑된 반도체 층의 상측 위에 배치된 N 도핑된 반도체 층을 나타내며 또한 각 도핑된 반도체 층의 상측 위와 접촉하는 알루미늄을 나타낸다. 도35D는 도31C에 보인 태양 전지의 광다이오드 응답을 나타내는 전류 대 바이어스의 도표를 제공한다. 도35D에 보인 바와 같이 전류는 태양 전지가 비춰질 때 생성되고 양성 바이어스와 함께 제공된다. 도35E는 상이한 빛의 세기와 함께 도35C에 보인 태양 전지의 조도 상에 관찰된 시간의 함수로서 전류의 도표를 제공한다.
인쇄가능한 도핑된 반도체 소자 및 인쇄가능한 P-N 접합과 같은 인쇄가능한 이종 반도체 소자의 물리적 치수는 다수의 변수에 의존하는 본 발명의 태양 전지에 유용하다. 첫 째로, 두께는 단위 면적당 입사 광자의 상당한 비율이 P-N 접합으로 흡수되기에 충분할 만큼 커야 한다. 그러므로, 두께나 P 및 N 도핑된 층은 적어도 일부가 흡수 계수와 같은 기저 반도체 재료의 광학 특성에 의존할 것이다. 일부의 유용한 제품을 위해, 인쇄가능한 실리콘 소자의 두께는 대략 20 마이크론 ~ 대략 100 마이크론의 범위를 가지며 갈륨 비화물 소자는 대략 1 마이크론 ~ 대략 100 마이크론의 범위를 가진다. 둘 째로, 일부의 장치 제품에서 인쇄가능한 소자의 두께는 그들이 특정한 장치 제품에 대해 유용한 유연한 정도를 보이기에 충분할 만큼 작다. 얇은 (< 100 마이크론) 소자의 사용은 단결정 반도체와 같은 내구성 약한 재료에 대해서 조차 신축성을 제공하며, 또한 원시 재료를 덜 요구하면서 제조의 비용을 낮출 수 있다. 셋 째로, 인쇄가능한 소자의 표면 영역은 입사 광자의 상당 수를 붙잡기에 충분할 만큼 커야 한다.
불순물은 SOD를 사용한 방법을 포함한(예컨대, 실시예 8을 보라) 고품질 도핑된 반도체 재료의 잘 정의된 공간의 분배를 제공할 수 있는 모든 공정에 의해 반도체 재료 내로 전해질 수 있었다. 반도체 재료 안으로 불순물을 전하는 실례가 되는 방법은 1, 2 또는 3 차원(즉, 이식의 깊이 및 불순물과 함께 이식된 반도체 층의 영역)으로 불순물의 공간 분배 내의 제어를 입증한다. 도34A 및 35A에 보인 제조 통로의 상당한 이점은 불순물 이식 및 동작이 무균실 조건 하에서 그리고 고온에서 독립하여 성취할 수 있다는 것이다. 그러나, 인쇄가능한 도핑된 반도체 소자 및/또는 P-N 접합의 이후의 제조 및 조립은 저온에서 그리고 무균실 조건 하에서 성취될 수 있음으로써, 매우 다양한 기판 재료 상에서 태양 전지의 높은 작업량의 제조를 허용했다.
실시예 9: 잡아 늘이거나 압축가능한 회로 및 전자 장치의 제조
본 발명은 인장, 굴곡 또는 변형될 때 우수한 효율을 보일 수 있는 잡아 늘이거나 압축가능한 전자 회로, 장치 및 장치 배열을 제공한다. 실시예 2에 설명된 잡아 늘이거나 압축가능한 반도체 소자들과 유사하게, 본 발명은 장치, 장치 배열 또는 파형 구조를 보이는 곡면을 이루는 내표면과 같은 곡면을 이루는 내표면을 가진 회로와 접촉하는 지지 표면을 구비하는 유연한 기판을 포함하는 잡아 늘이거나 압축가능한 회로 및 전자 장치를 제공한다. 본 구조적인 배열에서, 장치, 장치 배열 또는 회로 구조물의 곡면을 이루는 내표면의 적어도 일부는 유연한 기판의 지지 표면으로 접착했다. 그러나, 실시예 2에 있는 잡아 늘이거나 압축가능한 반도체와는 대조적으로, 본 발명의 상기 양상의 장치, 장치 배열 또는 회로는 반도체, 유전체, 전극, 도핑된 반도체 및 도체와 같은 다수의 집적된 장치 부품을 포함하는 다부품 소자이다. 실례가 되는 실시형태에서, 대략 10 마이크론 미만의 네트 두께를 가지는 유연한 회로, 장치 및 장치 배열은 적어도 일부가 주기적인 파의 곡면을 이루는 구조물을 구비하는 다수의 직접된 장치 부품을 포함한다.
본 발명의 유용한 실시형태에서, 독립된 전기 회로 또는 다수의 상호연결된 부품을 포함하는 장치를 제공했다. 전기 회로 또는 장치의 내표면은 확장된 상태로 예비 변형된 탄성체 기판에 접촉했고 적어도 일부분은 접착했다. 예비 변형은 탄성체 기판을 롤 프레싱 및/또는 예비 구부림을 포함하지만, 이로 한정되지는 않는 당업계에 널리 알려진 방법에 의해 성취될 수 있고, 탄성체 기판은 단일 축을 따라 확장하거나 복수개의 축을 따라 확장함에 의해 예비 변형할 수 있다. 전기 회로 또는 장치내표면의 적어도 일부 및 예비 변형된 탄성체 기판 사이의 공유 결합 또는 반데르 발스 힘에 의해, 또는 점착성 또는 중간의 접착 층을사용함에 의해 접착은 직접적으로 성취될 수 있다. 예비 변형된 탄성체 기판과 전기 회로 또는 장치를 접착시킨 후에, 탄성체 기판을 인쇄가능한 반도체 구조물의 내표면을 구부리는 이완상태로 적어도 부분적으로 이완시킨다. 전기 회로 또는 장치의 내표면의 구부림은 일부의 실시형태가 주기적인 또는 비주기적인 파의 형태를 가지는 곡면을 이루는 내표면을 생성한다. 본 발명은 부품 전부가 주기적인 또는 비주기적인 파의 형태에 존재하는 전기 장치 또는 회로를 포함하는 실시형태를 포함한다.
잡아 늘이거나 압축가능한 전기 회로, 장치 및장치 배열의 주기적인 또는 비주기적인 파의 형태는 회로 또는 장치의 개별 부품 상에 큰 변형을 발생시킴 없이 그들이 잡아 늘인 형태나 구부러진 형태에 들어맞도록 허용한다. 본 발명의 이러한 양상은 구부러진, 인장된 또는 변형된 상태에 존재할 때 잡아 늘이거나 압축가능한 전기 회로, 장치 및 장치 배열의 유용한 전기적 습성을 제공한다. 본 방법에 의해 형성된 주기적인 파 형태의 주기는 (i) 회로 또는 장치를 포함하는 집적된 부품의 콜렉션의 네트 두께 및 (ii) 집적된 장치 부품을 포함하는 재료의 영률 및 휘는 강성과 같은 기계적인 특성:과 함께 변경할 수 있다.
도36A는 잡아 늘이거나 압축가능한 박막 트랜지스터의 배열 제조의 실례가 되는 방법을 도시하는 공정 흐름도를 나타낸다. 도36A에 보인 바와 같이, 독립된 인쇄가능한 박막 트랜지스터의 배열은 본 발명의 기술을 사용하여 제공했다. 박막 트랜지스터의 배열은 트랜지스터의 내표면을 노출하는 방법으로 건식 전사 접촉 인쇄 방법을 통해 PDMS 기판으로 전사했다. 노출된 내표면은 확장된 상태로 존재하는 실온 경화된 예비 변형된 PDMS 층과 그 다음 접촉했다. 이후의 예비 변형된 PDMS 층의 완전 경화는 트랜지스터의 내표면을 예비 변형된PDMS 층으로 접착시켰다. 예비 변형된 PDMS 층은 냉각시키고 적어도 일부가 이완 상태에 있다고 가정하도록 허용했다. PDMS 층의 이완은 주기적인 파 구조물을 배열 내 트랜지스터로 전함으로써, 그들을 잡아 늘이거나 압축가능하도록 만들었다. 도36A에 있는 내삽도는 본 발명에 의해 형성된 잡아 늘이거나 압축가능한 박막 트랜지스터의 배열의 원가간력 현미경 사진을 제공한다. 상기 원자간력 현미경 사진은 인장되거나 변형된 상태로 우수한 전기적 효율을 제공하는 주기적인 파 구조물을 나타낸다.
도36B는 이완 및 인장된 형태에 있는 잡아 늘이거나 압축가능한 박막 트랜지스터의 배열의 광학 현미경 사진을 제공한다. 배열 상에서 대략 20%의 네트 변형을 발생시키는 방법으로 배열을 잡아늘이는 것은 박막 트랜지스터를 분열 또는 손상시키지 않았다. 이완 형태로부터 변형 상태로의 전이는 가역적 공정에서 관찰되었다. 도36B는 도한 이완 및 인장된 형태에서 우수한 효율을 보이는 잡아 늘이거나 압축가능한 박막 트랜지스터를 나타내는 게이트 전극에 적용된 몇몇의 잠재력을 위한 드레인 전류 대 드레인 전압의 도표를 제공한다.
실시예 10: 대면적, 인쇄가능한 마이크로구조 실리콘(μs- Si )의 선택적 전사: 유연한 기판 상에 지지된 고효율 박막 트랜지스터에 대한 인쇄 기반 접근법
본 발명의 방법, 장치 및 장치 부품은 고효율 집적 마이크로전자 장치 및 장치 배열 형성을 위한 새로운 인쇄 기반 제조 플랫폼을 제공한다. 종래의 공정 방법에 걸친 마크로전자 및 마이크로전자 기술에 대한 본 접근법의 이점은 넓은 범위의 기판 재료, 물리적 치수 및 표면 형태와의 호환성을 포함한다. 게다가, 본 인쇄 기반 접근법은 미리 존재하는 고 작업량의 인쇄 기계의 사용 및 기술과 호환되는 기판의 대 면적 상의 집적 마이크로전자 장치 및 장치 배열 제조를 위한 저비용, 고효율 제조 통로를 가능하게 한다.
현대 사회의 구조물을 형성짓는 향상된 정보 기술은 집적화의 더 높은 밀도를 증가시키는 것조차 포함하는 마이크로전자 장치의 사용에 결정적으로 의존한다. 4개 미만의 트랜지스터가 편입된 1950년대 후반의 초기 회로(ICs; Initial Circuits)로부터, 현재 상태의 ICs 기술은 현재 필수적으로 동일한 사이즈의 패키지에 수백만 개의 트랜지스터를 집적한다. 하지만, 새로운 장치 형성 계수의 개발에 대한 관심이 증가했는데, 반도체 장치의 성능은 대면적 및/또는 높은 장치 효율 레벨을 유지하는 동안 비용을 감소하려는 시도에 사용된 제조 방법을 사용하여 지지하는 유연한 재료 중 하나를 포함하는 구조물에 포함된다. 상기 장치 기술은 RF ID(identification) 태그의 능동 구동방식 평판 디스플레이 드라이버 및 부품과 같이 광범위한 제품을 찾을 수 있었다. 최근의 연구자료는 특히 반도체 나노와이어(NWs) 또는 네트워크된 나노튜브에 기반을 둔 상기 회로의 모델을 조립하기 위한 용액 공정 방법의 용도를 상세하게 설명한다. 상기 방법으로 마련된 기능적 장치가 가망성 있다 하더라도, 그들은 일반적으로 종래의 고온 반도체 공정 접근법과 비교해 장치 효율의 상당히 낮은 레벨에 의해 특징 지어진다. 예를 들면, 범위가 ~2 cm2/Vs 및 ~40 cm2/Vs 부터인 전계 효과성 이동도는 용액 공정 방법을 사용하여 마련된 박막 트랜지스터(TFTs)를 위해 보고했다.
한가지 양상에서, 본 발명은 초고효율 TFTs에서 사용하기 위한 SOI 웨이퍼로부터 얻은 마이크로구조의 단결정 실리콘 (μs-Si) 리본을 사용한 "하향식" 제조 방법을 제공한다. 제조 기술은 유용한 반도체 재료의 범위에 관해 호환성 있고, GaN, InP 및 GaAs을 포함하는 산업에 관련하여 유용한 다른 반도체 재료로 성공적으로 적응시켰다.
본 실시예에서 선택적 전사 및 넓은 기판 영역에 걸친 실리콘 리본의 정확한 인쇄정합, 및 단단한 (즉, 유리) 그리고 유연한 플라스틱 기판 모두에 적용할 수 있는 다목적 인쇄 절차를 허용하는 제조 방법을 포함하는 상기 기술의 수행에 유용한 다수의 중요한 공정 단계를 설명한다. 특히 본 명세서에서 SOI 웨이퍼로부터 μs-Si를 선택적으로 제거하고 이후에는 플라스틱 기판 상으로 패턴된 형상으로 그들을 전사하는데 사용될 수 있는 두 가지 방법을 보고했다. 편의를 위해 예컨대 방법 I (도37A) 및 방법 II (도37B)을 가지는 것으로 나타낸 공정은 μs-Si의 인쇄 기판 패턴 전사에 영향을 주기 위해 점착성 접착의 상이한 메커니즘을 사용한다. 방법 I은 Sylgard 3600 폴리(디메틸실록산) (PDMS) 압인기 (Dow Corning Corp.에 의해 제공된 새로운 실험적인, 고율 PDMS 제품) 및 μs-Si 대상물 사이의 물리적 접착을 이용한다. 방법 II는 PDMS 코팅된 기판으로 μs-Si를 화학적으로 접착하기 위한 최근에 현상시킨 주인 없는 부드러운 석판 인쇄 기술을 사용한다.
도37A는 플라스틱 기판 상으로 μs-Si 소자를 패터닝하기 위한 본 발명(방법 I)의 공정 방법을 보이는 약도를 제공한다. 본 실시예에서, 플라스틱 기판은 폴리(에틸렌테레프탈레이트) (PET) 시트를 포함한다. 땅콩 형상의 포로리지스트 패턴은 표준 광식각법 기술을 하용하여 SOI 기판의 상측 상으로 현상시켰다. 리지스트 벗겨내기가 뒤따르는 플라즈마 에칭은 매몰 산화물 층의 상측 상에 지지된 μs-Si "땅콩 형상"을 생산한다. 샘플은 곧 μs-Si의 아령 형상 말단에 존재하는 잔존하는 산화물 층에 의해 오로지 붙잡혀지는 땅콩 형상 하부 도려내기를 제공하기 위해 HF를 사용하여 불완전하게 에칭했다. SOI 웨이퍼는 곧이어 바람직한 패턴 전사의 보이지 않는 이미지와 상응하는 특징부와 함께 몰딩된 딱딱한 3600 PDMS 압인기로 얇게 갈라진다. 압인기의 부조 특징부는 μs-Si가 PDMS에 대한 강한 부착으로 인한 SOI 표면으로부터 선택적으로 제거된 곳인 영역에 상응한다. SOI 웨이퍼로부터 퍼뜨린 후, 압인기는 UV 램프를 사용하여 부분적으로 경화된 PU로 코팅된 PET 시트와 접촉하여 위치한다. 바(bar) 코팅 기술은 플라스틱 기판의 대면적(600 cm2)에 걸쳐 확일한 고킹 두께를 확실시하기 위해 PU 점착 레벨을 증착하는데 사용했다. 압인기 상의 μs-Si는 곧 플라스틱 시트의 PU 코팅된 측면과 접촉해 위치하고, 제2 UV/오존 노출은 곧이어 PU 완전 경화 및 μs-Si로의 본딩을 강화시키기 위한 샌드위치의 PET 측면으로부터 실행된다. 플라스틱 기판으로부터 압인기를 퍼뜨리는 것은 결과적으로 PDMS로부터 마이크로구조의 실리콘을 분리시켰고, 따라서 PU 코팅된 기판으로의 전사를 완성했다.
도37B는 플라스틱 기판 상으로 μs-Si 소자를 패터닝하기 위한 본 발명의 대안의 공정 방법 (방법 II)를 도시하는 약도를 제공한다. 본 실시예에서, 플라스틱 기판은 PET 시트를 포함했다. 상기 최근에 발표된 Decal 전사 석판인쇄(DTL; Decal Transfer Lithography) 기술은 점착제의 공간적으로 조정된 길이를 제공하기 위해 광화학적으로 처리된 편평한, 몰딩되지 않은 PDMS 판상물을 사용한 패턴 전사에 영향을 미친다. UV/오존(UVO) 처리는 높은 공간의 해상도와 함께 UVO 수정을 패턴하기 위해 마이크로반응기 포토마스크를 사용한 종래의 Sylgard 184 PDMS의 판상물의 표면에 걸쳐 패턴했다. 노출 이후, 광화학적으로 수정된 PDMS 코팅된 PET는 SOI 웨이퍼에 존재하는 땅콩 형상과 접촉하여 위치하고 30분 간 70℃로 가열했다. SOI 웨이퍼 상의 땅콩 형상의 제조는 HF 에칭 단계 이후에 표면 상으로 SiO2 (5 nm)의 박막 증발의 추가와 함께 방법 I의 동일한 절차를 따른다(도37A를 보라). 상기 층은 PDMS로의 강한 화학적 접착을 촉진한다. 가열 이후, PDMS의 UVO 수정된 영역으로 μs-Si의 패턴된 전사를 제공하는 SOI에서부터 퍼뜨린다.
도38A는 본 발명의 방법에 사용된 소위 땅콩 형상의 μs-Si 대상물의 고안을 나타낸다. 도38A에 있는 내삽된 광학 이미지는 채널 하에서 매몰된 산화물이 희생 SiO2 부분이 잔존하는 동안 제거되는 곳에서 최적화된 HF 에칭 조건을 나타낸다. 땅콩 형상은 그의 말단이 구조물의 몸체보다 약간 넓기 때문에 부분적으로 유용하다. HF 용액 내에서 기저 산화물 층의 에칭 중에, SiO2의 희생적인 부분이 말단부 중 하나(도38A의 내삽도에 나타낸 알영 형상 영역)에 여전히 잔존하는 동안 중심 아래에서의 산화물 층이 완전히 제거될 수 있도록 타이밍을 최적화할 수 있다. 상기 잔존하는 SiO2 층은 원시 위치에서 μs-Si를 잡고 있다. 상기 산화물 브릿지 층 없이, μs-Si의 차수는 유실될 우려가 있는 광식각법에 의해 SOI 웨이퍼 상에 생성했다. 도38B는 Si 대상물이 HF 용액 내에서 과에칭 될 때 상기 차수 유실의 실시예를 나타낸다. 도38B에 보인 바와 같이, 샘플이 HF 용액 내에서 과에칭 될 때 Si 대상물이 HF 용액 내에서 부유하기 시작한다. 방법 I 또는 II 중 하나에 의해 μs-Si가 SOI 웨이퍼로부터 제거될 때, 희생 영역의 가장자리에서 분열이 일어난다.
도38C, 38D, 38E 및 38F는 방법 I을 사용하여 영향을 미치는 것과 같이 μs-Si 전사의 각 단계의 향상을 묘사한 현미경 사진의 시리즈를 나타낸다. 도38C는 하부 도려내기 HF 에칭을 최적화한 이후 SOI 웨이퍼 상의 μs-Si를 나타낸다. 도38D는 PDMS 압인기가 μs-Si의 일부를 제거한 이후 SOI 웨이퍼를 나타낸다. 도38D에 보인 바와 같이, PDMS 압인기는 μs-Si의 일부를 제거함으로써, SOI 상에서 손상되지 않은 근접한 영역을 떠날 수 있다. SOI 기판 상의 사용하지 않은 마이크로구조의 실리콘 대상물이 그들의 원시 위치를 유지하기 때문에, 그들은 압인기에 의해 들어 올려지고 그 이후의 인쇄 단계에서 전사했다(하기에 논의될 바와 같이). 도38E는 PDMS 압인기 상으로 전사된 μs-Si 구조물을 나타낸다. μs-Si 리본의 각 말단의 유실된 중심은 SOI에서 PDMS 압인기로 마이크로구조의 실리콘의 전사를 하는 동안 일어난 분열의 패턴을 드러낸다. 도38F는 μs-Si가 플라스틱 상의 PU 지지로 부착된 μs-Si의 제2 전사(이 경우, PDMS 압인기에서 PU 코팅된 플라스틱 기판)를 위한 대표적인 결과를 나타낸다.
작은 PDMS 압인기에서 더 큰 플라스틱 표면으로 복합 전사하는 것은 가능하다. 도39A 및 도39B는 3600 PDMS 압인기에 의한 PU/PET 시트 상으로의 μs-Si의 선택적 전사의 광학 이미지를 제공한다. 도39A에 보인 바와 같이, 복합 전사에 의해 μs-Si가 플라스틱 기판 상으로 성글게 전사되는 곳에서 대면적(15x15 cm) 전사는 8x8 cm 압인기를 사용한다. 이미지에서 각 픽셀은 도38F에 보인 바와 동일한 형태이며 도38C - 38E에 설명된 동일한 프로토콜을 따른다. 도39B의 내삽도는 더 복합적인 몰딩된 형상, 도38C - 38E에 하이라이트한 것보다 크기가 더 작은 땅콩 형상의 μs-Si 대상물로 이루어진 써넣은 글자 "DARPA macroE"를 나타낸다. 전사의 높은 패턴 정확도는 39B에 보인 바와 같이 글자 "A"(내삽도의 선회)를 정의하는 대상물의 품질에 의해 설명된다. 상기 데이터들은 오로지 압인기에 의해 직접적으로 접촉된 영역만이 플라스틱 기판으로 최후로 전사한다는 것을 설명한다. 상기 전사는 종래의 Sylgard 184 PDMS를 사용한 것보다 두 가지 이유에서 더 어렵다. 첫 째로, Sylgard 184는 특징부 사이의 분리 거리가 특징부 높이의 20배를 초과할 때 휜다. 여기에 도시된 실시예는 상기 고안 규칙을 받아들이고 따라서 더 낮은 율의 중합체를 사용하여 높은 정확도의 전사를 방해한다. 둘 째로, Sylgard 184는 때때로 SOI 웨이퍼 및 상기 중합체를 위해 마련된 압인기를 사용한 일부의 제품에서 관찰된 결함으로부터 모든 μs-Si 땅콩 형상을 집어올리기에 충분한 점착력을 가지지 않는다. Dow Corningdp 의한 3600 PDMS는 1:200의 종횡비에서 조차 인지할 수 있을만큼 휘지 않고, 아마도 더 중요하게는, μs-Si 대상물로의 부착은 184 PDMS의 그것보다 강하다.
μs-Si 전사의 실시예는 도39C 및 39D에 보인 방법 II를 사용하여 성취했다. 도39C는 μs-Si가 화학적으로 접착되고 그 이후에 전사된 것에 대한 Sylgard 184 코팅된 PET 기판의 단면의 광학 현미경 사진이다. 상기 방법으로 전사된 μs-Si의 더 높은 배율의 이미지는 도39D에 나타냈다. 상기 증명에서 사용된 땅콩 형상의 치수는 25 ㎛의 리본 폭보다 비교적 작다는 것을 주지해야 한다. 흥미롭게도, 상기의 더 작은 특징부는 SOI 웨이퍼로부터 제거될 때 상이한 분열 시점을 가진다는 것을 알 수 있었다. 도39D의 확대에서, PDMS 표면은 더이상 편평하지 않다는 것을 또한 주지해야 한다. 상기의 원인은 PDMS의 단면이 사실상 패턴된 UVO 처리에 의해 구동된 영역, PDMS가 휘고 상기 땅콩 형상 사이의 웨이퍼 표면을 접촉하는 영역의 접촉으로 벌크의 밖으로 파열된 SOI로 상호적으로 전사된다는 사실 때문이다.
도40A는 방법 I을 사용한 전사에 기초를 둔 땅콩 형상의 μs-Si를 사용하여 제조된 장치의 실례가 되는 장치 형상을 설명한다. 상기 장치를 조립하기 위해 ITO(Indium-Tin-Oxide) 코팅된 PET 시트는 기판으로서 사용했다. ITO는 게이트 전극으로 사용했고, 게이트 유전체로서 SU-8 5(측정된 캐패시턴스 = 5.77 nF/cm2)를 희석시켰다. 도40B는 게이트 전압(Vg= -2.5 V ~ 20 V)의 범위에서 μs-Si TFTs의 I-V 커브를 제공한다. 도40B에 보인 바와 같이, 상기의 플라스틱 지지된, 땅콩 형상의 μs-Si TFTs는 퇴적 양식의 n-채널 트랜지스터 습성을 나타낸다. 도40C의 내삽도에 보인 바와 같이, 장치의 채널 길이는 100 ㎛이고, 장치의 폭은 400 ㎛이다. 도40C는 표시된 일정한 소스-드레인 전압(Vsd =1V)에서 측정된, 효과성 이동도가 173cm2/Vs인 전사 특성을 나타낸다. 도40C에 있는 내삽도는 본 발명의 실제 장치의 광학 현미경 사진을 도시한다. 역치 전압(Vth)을 나타내는 전사 특징은 173cm2/Vs인 효과성 이동도와 함께 -2.5V이다. 상기 값들은 상기 형태의 두께 100 nm의 하측 게이트 구조물을 위해 예상된 효율 특성과 일치한다.
본 실시예에 설명된 선택적 전사 방법은 SOI 웨이퍼로부터 유연한, 마크로 전자 시스템으로 마이크로구조의 실리콘을 전사하기 위한 효율적인 루트를 제공한다. 상기 기술의 사용, 및 종래의 용액 주조 방법과는 대조적으로, 마이크로구조의 실리콘 대상물은 정확한 인쇄 정합과 함께 SOI 모체 기판으로부터 전사하고 낭비를 최소화하는 방법으로 이용할 수 있다. 상기 연구에서 연구된 새로운 3600 PDMS의 기계적 특성은 상업적인 Sylgard 184 PDMS 합성수지, 그의 치수의 능력 및 더 높은 표면 부착 특성과 비교해 다수의 중요한 이점을 가진다는 점을 설명하며, 인쇄 기술은 또한 고효율 μs-Si 박막 트랜지스터를 편입하는 마크로전자 시스템의 조립과 호환되어 제공할 수 있었다.
실험용의
방법 I
μs-Si 대상물의 제조는 상업적인 SOI 웨이퍼(SOITEC, p-형, 상측 Si 두께=100 nm, 저항=13.5-22.5 ohm-cm, 145 nm 매몰된 산화물 층)를 사용하여 성취했다. 광식각법(Shipley 1805 리지스트)은 SOI 웨이퍼를 바람직한 땅콩 형상의 기하구조(중간 횡단면 길이: 200 ㎛, 폭: 25 ㎛, 땅콩 형상의 직경: 50 ㎛) 내로 패턴했다. 건식 에칭(Plasmatherm RIE system, SF6 흐름, 40 sccm, 50 mTorr, RF ㅈ전력 100 W, 45 초)은 노출된 실리콘을 감소시키는데 사용했다. 기저 SiO2는 곧 HF 용액(49%)에서 80초간 에칭했다. 방법 I의 3600 PDMS 압인기를 위해, 신형 PDMS (Dow Corning, 3600, 탄성율 = 8 MPa) 및 Sylgard 184 (Dow corning, 탄성율 = 1.8 MPa)는 1:1 비율로 혼합하고 표준 부드러운 석판인쇄 패터닝 방법을 사용하여 경화된 AUV 소스(오존 구동 수은 램프, 173 μW/cm2)는 PU 박막 점착 층(Norland 광 점착제, 제73번)를 경화하는데 사용했다. 상기의 후자의 필름은 바 코팅 절차(Meyer 바, RD 신형)를 사용하여 PET 기판(두께 180 ㎛, 마일라 필름, Southwall technologies) 상으로 코팅했다.
방법 II
방법 II를 위해, 사용된 땅콩 형상의 크기는 방법 I에 사용된 것보다 작다(중간 횡단면 길이: 10 ㎛, 폭: 2 ㎛, 땅콩 형상의 직경: 5 ㎛). 유사한 제조 프로토콜은 RIE 에칭 시간이 25초로 감소되고(측벽 에칭을 최소화하기 위해) 매몰된 산화물 층은 농축된 (49%) HF 용액에서 30분간 에칭된 예외와 함께 상기 구조물을 제공하는데 사용했다. 후자의 에칭 단계 이후, 샘플은 중탕 냄비에서 헹구었고 오븐 안에서 5분간 70℃에서 건조시켰다. 50 Å SiO2 층은 곧 샘플(Temescal FC-1800 전자 빔 증발기)의 상측 위에서 증발시켰다. PDMS의 얇은 층을 PET 기판 상으로 바인딩하기 위해, PU의 층은 맨 처음 30초간 1000 rpm에서 PET 상으로 회전함으로써 주조했고 4분간 UVO(173 W/cm2)로 노출시켰다.
선택적 영역의 부드러운 석판인쇄 패터닝 절차는 UVO 포토마스크의 패턴된 측과 접촉하는 코팅된 PET 기판의 패턴되지 않은 PDMS 배치로 이루어진다. 절차를 따르는 상기 마이크로반응기 마스크의 제조는 Childs 연구진이 설명했다. 상기 패턴은 두 개의 맞물린 직사각형 배열(1.2x0.6 mm)로 이루어졌다. PDMS는 곧 수은 전구(UVOCS T10x10/OES)로부터 ~3 cm의 거리에서 3분간 UVO 포토마스크를 통해 빛을 비추했다. 노출 이후, PDMS 압인기는 UVO 포토마스크로부터 퍼뜨렸고, 노출된 PDMS 표면은 땅콩 형상 베어링 SOI 웨이퍼와의 접촉 안으로 위치했다. 30분간 70℃에서 가열한 이후, 핀셋은 PDMS를 천천히 퍼뜨리고, 방사의 영역과 함께 레지스트리 안에서 μs-Si의 세그먼트를 제거하는데 사용했다.
장치 제조
66% (v) SU-8 희석제와 함께 SU-8은 30초간 3000 rpm에서 코팅된 PET 샘플의 ITO 상으로 회전시켰다. SU-8 에폭시는 곧 ~1분간 뜨거운 평판 상에서 60℃에서 경화시켰다. μs-Si 표면 상에서 μs-Si와 함께 PDMS 압인기(방법 I)는 곧 30초간 에폭시 층과 접촉하게 했고 에폭시로 μs-Si를 전사하기 위해 후면을 박리했다. 상기 SU-8 유전체는 곧 2분간 115℃에서 완전히 경화했고, 10초간 UV에 노출시켰으며, 이후에 2분간 115℃에서 구웠다. 티타늄 접촉(40nm)을 위한 금속은 1% HF 용액을 사용한 에칭과 함께 결합 내에서 표준 석판인쇄 방법을 사용한 소스-드레인 영역 패턴된 것과 함께 e-빔 증발에 의해 추가했다.
실시예 11: 플라스틱 기판 상에서 인쇄된 GaAs 와이어 배열과 함께 형성된 구부릴 수 있는 GaAs 금속-반도체 전계 효과성 트랜지스터
본 발명의 제조 방법은 유용한 기능적 장치 및 장치 부품 내로 조립하고 집적할 수 있는 재료에 관한 용도가 많다. 특히, 본 방법은 비실리콘 재료를 포함하는 고품질 반도체 재료의 범위를 사용한 마이크로전자 및 마크로전자에 기반을 둔 반도체의 제조에 적용할 수 있다. 본 방법의 상기 성능을 설명하기 위해, GaAs 마이크로와이어를 구비하는 구부릴 수 있는 MESFETs(metal-SEMICONDUCTOR field-effect-transistors)는 본 방법에 의해 제조했고 그들의 전기적 및 기계적 특성에 관해 평가했다.
고품질로 형성된 전계 효과성 트랜지스터, 대면적 상의 단결정 반도체 나노 및 마이크로 구조, 기계적으로 유연한 플라스틱 기판은 디스플레이, 센서, 의료 장치 및 다른 시스템의 광범위한 범위의 제품에 대해 높은 관심을 불러일으킨다. 다수의 접근법은 고품질 반도체 재료(예컨대, Si 나노와이어, 마이크로리본, 작은 판 등)를 기계적으로 유연한 MOSFETs(metal-oxide-SEMICONDUCTOR field-effect-transistors)를 위한 플라스틱 기판 상으로 전사하기 위해 설명했다. 본 발명의 방법은 집적된 옴의 소스/드레인 접촉을 가지는 GaAs 마이크로와이어(마이크로구조의 GaAs로 나타낸 재료의 부류 또는 μs-GaAs)를 사용한 플라스틱 기판 상으로 구부릴 수 있는 MESFETs 제조하는데 유용하다. 상기 방법들에서, 고품질 벌크 GaAs 웨이퍼는 마이크로/나노와이어를 형성하기 위한 '하향식' 제조 절차를 위해 개시 재료를 제공했다. 게다가, 탄성체 압인기를 사용한 전사 인쇄 기술은 플라스틱 기판과 함께 상기 와이어의 잘 정렬된 배열을 집적했다. 상기 방법으로 형성된 MESFETs의 전기적 및 기계적 측정은 본 방법을 사용해 얻을 수 있는 우수한 효율 및 훌륭한 굽힘성을 설명한다.
도41은 유연한 플라스틱 기판 (PET), 에피택셜 n-형 채널 층과 함께 단결정 GaAs 와이어의 배열을 사용한 MESFETs, 및 AuGe/Ni/Au의 집적된 옴의 접촉 상에서 제조하기 위한 주된 단계의 약도를 제공한다. 에피택셜 Si 도핑된 n-형 GaAs 층(4.0 x 1017/cm3의 농도, IQE Inc., Bethlehem, PA)과 함께 A (100) SI-GaAs(semi-insulating GaAs) 웨이퍼는 마이크로와이어를 생성하기 위한 소스 재료를 제공한다. 전자-빔 (및/또는 열적) 증발을 통한 광식각법 및 금속화는 종래의 다층 스택, 즉, 옴의 접촉을 위한 AuGe (120 nm)/Ni (20 nm)/Au (120 nm)을 포함하는 좁은 금속 스트립(2 ㎛의 폭 및 13 ㎛의 간격과 함께)의 배열을 생성한다. 흐르는 N2와 함께 석영 튜브 안에서 고온(즉, 1분간 450℃)에서 웨이퍼를 어닐링하는 것은 n-GaAs로의 옴의 접촉을 형성한다.
GaAs의
Figure 112015062079363-pat00010
결정의 배향을 따라 금속 스트립을 정의하는 것은 하향식 제조 접근법을 사용하여 생성될 마이크로와이어를 용이하게 한다(집적된 옴의 접촉과 함께). 도41 내 공정 단계 i에 보인 바와 같이, 포토리지스트의 패턴은 금속 스트립(폭 3 ㎛)의 상측 상에 정의했고; 상기 라인 사이의 개방은 근접한 금속 스트립 사이에 놓여있다. 상기 개방은 이방성으로 GaAs를 에칭하기 위한 GaAs 표면으로 확산하기 위한 에칭용 시약(체적으로 H3PO4 (85 wt%) : H2O2 (30 wt%) : H2O = 1 : 13 : 12 ) 허용한다. 상기 포토리지스트는 옴의 스트립 및 노출로부터의 GaAs 사이의 경계면을 보호한다. 이방성 에칭은 GaAs의 표면을 따라 가역적 대지 및 하부 도려내기를 생성하고, 그 결과로 삼각형 단면 및 모체 기판으로부터 해체된 좁은 폭의 GaAs 와이어를 형성한다. 하부 도려내기는 리지스트의 기하구조 및 에칭 시간의 제어에 의해 마이크로미터까지의 폭 및/또는 나노미터 길이 범위와 함께 GaAs 와이어를 생산한다. 각 와이어는 그 결과로 생긴 MESFET의 채널 길이를 정의하는 갭에 의해 분리된 두 개의 옴의 스트립을 구비한다. 도41 내 공정 ii에 보인 바와 같이, PDMS의 편평한, 탄성체 압인기는 PDMS의 소수성 표면 및 포토리지스트 사이의 반데르발스 접착을 형성하는 포토리지스트 코팅된 GaAs 와이어와 접촉한다. 도41 내 공정 iii에 보인 바와 같이, 상기 상호작용은 압인기가 모체 기판으로부터 후면 박피될 때 웨이퍼에서 PDMS의 표면으로 GaAs 와이어 전부를 제거하는 것을 용이하게 한다. 상기 전사 공정은 석판인쇄적으로 정의하는 와이어의 공간의 조직화(즉, 정렬된 배열)를 지속시킨다. GaAs 와이어와 함께 PDMS 압인기는 곧 액체 폴리우레탄(PU, NEA 121, Norland Products Inc., Cranbury, NJ)의 얇은 층으로 피복된 PET 시트, 광경화가능한 중합체의 종류와 반대 방향에 빛을 비춘다.
도41 내 공정 iv에 보인 바와 같이, PU를 경화하고, PDMS 압인기를 박리하며 O2 능동 이온 에칭(RIE, Uniaxis 790, Plasma-Therm Reaction Ion Etching System)에 의해 포토리지스트를 제거함으로써 PU/PET 기판의 표면 상에 장착된 옴의 스트립을 드러내는 것과 함께 정렬된 GaAs 와이어를 벗어난다. 전사 인쇄 공정에서, 포토리지스트는 오염되는 것으로부터 GaAs 와이어의 표면 및 옴의 접촉을 예방하기 위해 점착성 층 뿐만 아니라 보호성 필름으로서의 역할을 한다. 도41 내 공정 v에 보인 바와 같이, 더 나아가 PU/PET 기판 상의 석판인쇄 공정은 소스 및 드레인을 형성하기 위해, 그리고 게이트 전극(Ti (150 nm)/Au (150 nm))을 위해 옴의 스트립을 연결하는 전극(250 nm Au)을 정의한다. MSSFETs의 그 결과로 생긴 배열은 PU/PET 시트(~200 ㎛의 두께) 및 GaAs 와이어(5 ㎛ 미만의 폭 및 두께)의 굽힘성으로 인해 기게계으로 유연하다.
도42A는 플라스틱 기판(PU/PET) 상의 GaAs 와이어 기저 MESFET의 기하구조의 횡단면을 도시하는 약도를 나타낸다. 소스/드레인 전극은 n-GaAs과의 옴의 접촉을 형성한다. 게이트 전극은 상기 레이어와의 쇼트키 접촉을 형성한다. 경화된 PU 및 GaAs 와이어의 측벽 사이의 강한 상호작용은 와이어를 PU/PET 기판으로 접착한다. 상기 기하구조 및 상기에 설명된 공정 접근법과 함께, 능동 n-GaAs 층(즉, 트랜지스터 채널)은 포토리지스트 이외의 어떤 중합체 재료와도 접촉하지 않는다. Ti/Au 게이트 전극은 n-GaAs 표면과 함께 쇼트키 접촉을 형성하고; 배리어는 종래의 MESFET 내에서와 같이 소스 및 드레인 전극 사이의 전류의 흐름을 조절하기 위해 비교적 음 전압(즉, < 0.5 V)을 적용하는 것을 허용한다. 도42B는 각각이 도41의 공정 흐름도에 따라 제조된 10개의 GaAs 와이어의 배열을 사용한 플라스틱 상에서 두 개의 GaAs 와이어 기저 MESFETs의 대표 이미지를 나타낸다. 와이어는 잘 정렬된 배향 및 ~1.8㎛의 획일한 폭을 가진다. 150 ㎛의 폭 및 250 ㎛의 길이와 함께 Au 패드는 각각의 개별 MESFET를 위해 소스 및 드레인 전극을 형성하기 위해 10 개의 GaAs 와이어 상에서 옴의 스트립을 연결한다. 15 ㎛의 폭을 가지며 소스 및 드레인 전극 사이의 50 ㎛ 간격(트랜지스터 채널)에서 증착된 Ti/Au 스트립은 게이트 전극을 제공한다. 상기 스트립은 탐침을 위한 더 넓은 금속 기판으로 연결했다. 와이어 상의 금속 및 플라스틱 상의 금속 사이의 대비 차는 포토리지스터트의 RIE 에칭 중에 생성된 PU 상에서 표면 거칠기에 기인할 법하다. 도42C는 신축성을 명확하게 설명하는 수백 개의 트랜지스터와 함께 2 cm x 2 cm PET의 이미지를 보여준다. 다수의 인쇄 단계 및/또는 와이어 제조 작업는 플라스틱 기판 상의 대면적에 걸쳐 패턴된 다수의 와이어를 생성하기 위해 사용할 수 있었다. GaAs 와이어의 폭, 소스/드레인 전극의 폭, 채널 및 게이트 길이와 같은 다양한 변수는 바람직한 출력 틀성의 범위와 함께 MESFETs를 생산하기 쉽게 조정했다.
트랜지스터의 DC 효율은 그들의 전기적 및 기계적 특성을 평가하기 위해 특징지어졌다. 도43A, 43B 및 43C는 도42B에 보인 것과 유사한 50 ㎛의 길이, 15 ㎛의 게이트 길이와 함께 GaAs MESFET로부터의 결과를 나타낸다. 도43A는 0.5 V의 단계와 함께 0.5 ~ -2.0 V 사이의 게이트 전압에서 전류-전압(드레인 및 소스 전극 사이의) 커브를 나타낸다. I DS - V DS 특성은 n-형 GaAs 층 및 표준 기술, 즉, 게이트 전압의 감소와 함께 감소한 높은 V DS 및 I DS의 영역 내에서 포화한 I DS 와 함께 조립된 종래의 웨이퍼 기반 MESFETs에 필적한다. 선형 영역에서, V GS = 0 V 에서의 채널 저항은 R channel = 6.4 kΩ이다. 도43B는 상이한 V DS에서 측정된 본 발명의 GaAs MESFET의 전사 특성(즉, I DS vs. V GS)를 나타낸다. 모든 커브는 동일한 게이트 전압, 즉, -2.65 V에서 최고값을 가진다. 높은 양성 전극 전압에서 I DS 의 하락은 상기 형에서 쇼트키 접촉을 통해 현상시킨 게이트에서 소스까지의 누설 전류에서 기인한다. 도43C는 MESFET를 위해 예상한 바와 같이 선형 관계를 명백하게 나타내는 (I DS)1/2 vs. V GS로 표시한 V DS = 4 V에서 전사 커브를 나타낸다. I DS = 0.19 mA 및 V DS = 4 V에서, 핀치-오프(pinch-off) 전압 및 상호 컨덕턴스는 각각 V p = 2.65 V 및 g m0 = 168 μS이다. 상기 특성은 PET 기판 상에서 제조된 트랜지스터가 종래의 접근법에 의해 웨이퍼 상에 가공된 전형적인 GaAs MESFETs의 습성과 유사함을 나타낸다.
기계적 신축성은 고려된 다수의 대상 제품을 위해 플라스틱 기판 상의 장치의 중요한 변수를 의미한다. 우리는 지지하는 PET 시트를 구부림으로써 테스트했다. 도44A 및 44B는 8.4 mm의 곡률 반경을 (A) 구부리기 전; (B) 구부린 이후에 유연한 PET 기판 상의 GaAs 와이어 기저 MESFET의 게이트 조정된 전류-전압 특성을 나타낸다. 상기 도면은 기판이 8.4 mm의 곡률 반경으로 구부러지기 전 및 이후에 트랜지스터의 효율, 즉, 두께 200 ㎛의 기판을 위해 1.2%(이 경우에는 장력)의 상응하는 표면 착색제를 비교한다. 상기 결과는 트랜지스터가 고장 없이 상기의 높은 변형률을 견딜 수 있다는 것을 나타낸다. 사실, V GS = 0 V에서 포화된 전류는 이 경우 ~20%로 증가한다. 도44C는 편평한, 구부러진 상태로 구부러진 기판을 이완한 이후 GaAs 와이어 기저 MESFET의 게이트 조정된 전류-전압 특성을 나타낸다. 도44C 및 도44A의 비교는 변형 해체 이후, 즉, 기판이 다시 편평해지기 위해, 트랜지스터는 그의 원시 상태의 효율을 회복했다. 도44D는 상기 MESFETs가 그들의 효율의 상당한 변화 없이 (< 20%) 0% 및 1.2% 사이에서 변경하기 위한 장치에서 신장 변형을 일으키는 다수의 구부림 주기에서 존속함을 나타내는 구부림(상이한 표면 변형과 함께)/비구부림에 의해 3 주기 내 V DS = 4 V 및 V GS = 0 V에서 I DS의 변화율을 나타낸다. 변형과 함께 관찰된 시스템의 변화는 기계적 변형이 GaAs 와이어의 결정 격자의 배치 및 에너지 레벨의 분배를 일으킨다는 사실과 관련될 수 있다.
상기 실시예는 (i) GaAs 웨이퍼 상의 고온 어닐링에 의한 옴의 접촉의 생성, (ii) 이방성 화학 에칭에 의한 상기 집적된 옴의 접촉과 함께 GaAs 마이크로와이어의 제작, (iii) 탄성체 압인기와 함께 플라스틱 기판 상으로 상기 와이어의 건식 전사 인쇄 및 (iv) 플라스틱 기판 상에 유연한 GaAs MESFETs를 생산하기 위해 플라스틱 상의 상기 와이어의 저온 공정에 의한 고품질 MESFETs의 제조를 포함하는 접근법을 설명한다. GaAs의 진성 특성 (예컨대, 고 이동성), 짧은 게이트 길이와 함께 MESFETs를 형성하기 위한 능력 및 상기 장치를 복합 회로 내로 (다른 반도체와 함께 유사한 접근법을 사용하여 조립한 다른 트랜지스터와 잠재적으로) 집적하기 위한 직선의 경로는 진전된 소통, 공간 및 다른 시스템을 위한 고 주파수 응답을 얻기 위한 용도를 나타낸다.
요약하면, 집적된 옴의 접촉과 함께 마이크로/나노와이어는 금속 증착 및 패터닝, 고온 어닐링 및 이방성 화학 에칭에 의해 벌크 웨이퍼로부터 마련했다. 상기 와이어는 플라스틱 또는 종이와 같은 예외적인 장치 기판의 광범위한 범위 상으로 직접적으로 조립될 수 있는 고효율 장치를 위한 재료의 고유 형태를 제공한다. 특히, 플라스틱 기판 상으로 저온에서 상기 와이어의 배열이 편성된 전사 인쇄는 고품질의, 구부릴 수 있는 MESFETs를 생산했다. 폴리(에틸렌테레프탈레이트) 상에서 장치의 전기적 및 기계적 특성은 획득할 수 있는 레벨 효율을 설명한다. 상기 결과는 소비자 및 군전자 시스템에서 제품을 나타내기 위한 고속의 유연한 회로에 대한 상기 접근법을 위한 징후를 나타낸다.
실시예 12: 인쇄가능한 반도체 소자를 사용한 장치 형태
도45는 플라스틱 기판 상의 P 형 하측 게이트 박막 트랜지스터를 위한 본 발명의 실례가 되는 장치 형태를 도시하는 약도를 제공한다. 도45에 보인 바와 같이, P 형 하측 게이트 박막 트랜지스터는 도핑된 접촉 영역, ITO 하측 게이트 전극, 에폭시 유전 층 및 소스 및 드레인 전극과 함께 실리콘 인쇄가능한 반도체 소자를 포함한다. 플라스틱 기판은 PET 시트이다. 또한 도45에 제공된 것은 게이트 전압의 범위를 위한 상기 장치의 대표적인 전류-전압 특성이다.
도46은 플라스틱 기판 상의 상보적인 논리 게이트를 위한 본 발명의 실례가 되는 장치 형태를 도시한 약도를 제공한다. 도46에 보인 바와 같이, 상보적인 논리 게이트는 각각이 인쇄가능한 반도체 소자를 구비하고 PET 시트로 제공된 P 형 박막 트랜지스터 및 N 형 박막 트랜지스터를 포함한다.
도47은 플라스틱 기판 상의 상측 게이트 박막 트랜지스터를 위한 본 발명의 실례가 되는 장치 형태를 도시한 약도를 제공한다. 도45에 보인 바와 같이 상측 게이트 박막 트랜지스터는 도핑된 접촉 영역, SiO2 유전 층 및 소스 및 드레인 전극과 함께 실리콘 인쇄가능한 반도체 소자를 포함한다. 플라스틱 기판은 전사 및 박막 트랜지스터 및 그의 부품의 조립을 촉진하기 위한 얇은 에폭시 층을 구비하는 PET 시트이다. 도47에 제공된 것은 또한 게이트 전압의 범위를 위해 상기 장치의 대표적인 전류-전압 특성이다.

Claims (42)

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  2. 신축성 전기 장치로,
    제1 전극;
    제2 전극; 및
    적어도 하나의 오목 영역과 적어도 하나의 볼록 영역을 구비하는 굴곡된 내부 표면을 포함하는 신축성 반도체 구조를 포함하는 신축성 반도체 소자를 구비하고,
    상기 굴곡된 내부 표면 중 적어도 하나의 상기 오목 영역 또는 상기 볼록 영역은 탄성 기판(elastic substrate)의 지지하는 표면에 접착되고, 상기 신축성 반도체구조는 상기 제1 및 제2 전극과 전기적 접촉하는 위치에 배치되며, 상기 신축성 반도체 구조는 단결정 반도체 물질(single crystalline semiconductor material)인 것을 특징으로 하는 신축성 전기 장치.
  3. 청구항 2에 있어서,
    상기 반도체 구조는 굴곡 형태인 것을 특징으로 하는 신축성 전기 장치.
  4. 청구항 2에 있어서,
    상기 반도체 구조는 상기 굴곡된 내부 표면의 반대인 굴곡된 외부 표면을 포함하는 것을 특징으로 하는 신축성 전기 장치.
  5. 청구항 2에 있어서,
    상기 굴곡된 내부 표면을 구비한 상기 반도체 구조는 변형되는 것을 특징으로 하는 신축성 전기 장치.
  6. 삭제
  7. 삭제
  8. 청구항 2에 있어서,
    상기 굴곡된 내부 표면은 주기적인 물결을 특징으로 하는 윤곽 프로파일(contour profile)을 포함하는 것을 특징으로 하는 신축성 전기 장치.
  9. 청구항 2에 있어서,
    상기 굴곡된 내부 표면은 비주기적인 물결을 특징으로 하는 윤곽 프로파일을 포함하는 것을 특징으로 하는 신축성 전기 장치.
  10. 청구항 2에 있어서,
    상기 반도체 구조는 굴곡 형태인 리본을 포함하고, 상기 리본은 상기 리본의 길이를 따라 뻗어있는 주기적인 물결을 특징으로 하는 외곽선 프로파일을 포함하는 것을 특징으로 하는 신축성 전기 장치.
  11. 삭제
  12. 청구항 2에 있어서,
    상기 굴곡된 내부 표면은 상기 굴곡된 내부 표면을 따라 모든 포인트에서 상기 지지하는 표면과 접착되는 것을 특징으로 하는 신축성 전기 장치.
  13. 청구항 2에 있어서,
    상기 굴곡된 내부 표면은 상기 굴곡된 내부 표면을 따라 선택된 포인트에서 상기 지지하는 표면과 접착되는 것을 특징으로 하는 신축성 전기 장치.
  14. 청구항 2에 있어서,
    상기 기판은 폴리(디메틸실록산)(poly(dimethylsiloxane))을 포함하는 것을 특징으로 하는 신축성 전기 장치.
  15. 청구항 2에 있어서,
    상기 기판은 1㎜와 동일한 두께를 포함하는 것을 특징으로 하는 신축성 전기 장치.
  16. 청구항 2에 있어서,
    상기 반도체 구조는 무기 반도체 물질(inorganic semiconductor material)인 것을 특징으로 하는 신축성 전기 장치.
  17. 청구항 2에 있어서,
    상기 반도체 구조는 단결정 무기 반도체 물질(single crystalline inorganic semiconductor material)인 것을 특징으로 하는 신축성 전기 장치.
  18. 청구항 2에 있어서,
    상기 반도체 구조는 단결정 실리콘을 포함하는 것을 특징으로 하는 신축성 전기 장치.
  19. 청구항 2에 있어서,
    상기 기판은 탄성 기판인 것을 특징으로 하는 신축성 전기 장치.
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  42. 청구항 2에 있어서,
    상기 기판은 탄성중합체를 포함하는 것을 특징으로 하는 신축성 전기 장치.
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