CN108962975A - 一种低温多晶硅薄膜晶体管及其制作方法、显示装置 - Google Patents
一种低温多晶硅薄膜晶体管及其制作方法、显示装置 Download PDFInfo
- Publication number
- CN108962975A CN108962975A CN201810667705.7A CN201810667705A CN108962975A CN 108962975 A CN108962975 A CN 108962975A CN 201810667705 A CN201810667705 A CN 201810667705A CN 108962975 A CN108962975 A CN 108962975A
- Authority
- CN
- China
- Prior art keywords
- layer
- low
- polycrystalline silicon
- temperature
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 110
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 46
- 238000002360 preparation method Methods 0.000 title abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 claims abstract description 45
- 230000005540 biological transmission Effects 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 32
- 239000013078 crystal Substances 0.000 claims description 16
- 238000000576 coating method Methods 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 52
- 239000010409 thin film Substances 0.000 abstract description 17
- 229910052751 metal Inorganic materials 0.000 abstract description 14
- 239000002184 metal Substances 0.000 abstract description 14
- 230000007547 defect Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 239
- 239000000463 material Substances 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910004205 SiNX Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005286 illumination Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- KKCBUQHMOMHUOY-UHFFFAOYSA-N Na2O Inorganic materials [O-2].[Na+].[Na+] KKCBUQHMOMHUOY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052911 sodium silicate Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910052882 wollastonite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种低温多晶硅薄膜晶体管及其制作方法、显示装置；所述低温多晶硅薄膜晶体管包括第一基板、形成于所述第一基板上的介电层、形成于所述介电层上的栅电极层、形成于所述栅电极层上的栅电极绝缘层、形成于所述栅电极绝缘层上的低温多晶硅层和掺杂层、以及形成于所述低温多晶硅层上的缓冲层。所述制作方法用于制作所述低温多晶硅薄膜晶体管，所述显示装置包括所述低温多晶硅薄膜晶体管。本发明克服了制作传统低温多晶硅薄膜晶体管时，其沟道遮光层金属薄膜图形化需要单独设计光罩而增加制作成本的缺陷。
Description
技术领域
本发明涉及显示装置制作技术领域，具体涉及一种低温多晶硅薄膜晶体管及其制作方法、显示装置。
背景技术
低温多晶硅薄膜晶体管（Low Temperature Poly-Si Thin Film Transistor，LTPS-TFT）具有载流子迁移率高，尺寸小等突出优点，是发展低功耗、高集成度显示面板的关键技术。为抑制LTPS-TFT在光照条件下产生光生电流，避免薄膜晶体管（Thin FilmTransistor, TFT）非故意开启，现有技术在制作低温多晶硅薄膜晶体管之前一层金属薄膜，通过曝光、显影、蚀刻等工艺将金属薄膜图形化，形成低温多晶硅薄膜晶体管的沟道遮光层（LS，Light Shielding）。
在实现本发明过程中，发明人发现现有技术中至少存在如下问题：
例如图1所示传统的低温多晶硅薄膜晶体管的基板A上具有沟道遮光层B，在制作传统低温多晶硅薄膜晶体管时，低温多晶硅薄膜晶体管的沟道遮光层B金属薄膜图形化需要单独设计光罩，因此增加了低温多晶硅薄膜晶体管的制作成本。
发明内容
本发明所要解决的技术问题在于，提供一种低温多晶硅薄膜晶体管及其制作方法、显示装置，以克服传统低温多晶硅薄膜晶体管时，其沟道遮光层金属薄膜图形化制作需要单独设计光罩而增加制作成本的缺陷。
为了解决上述技术问题，本发明实施例提供一种低温多晶硅薄膜晶体管的制作方法，所述方法包括如下步骤：
提供第一基板和第二基板；
在第一基板上制作第一透光粘附层，在第二基板上制作第二透光粘附层；
在所述第二透光粘附层上制作缓冲层；
在所述缓冲层上制作低温多晶硅层和掺杂层；
在所述低温多晶硅层、掺杂层和缓冲层上制作栅电极绝缘层；
在所述栅电极绝缘层上制作栅电极层；
在所述栅电极层上制作介电层；
将所述第一基板与所述第二基板邦定，使所述第一透光粘附层粘接于所述介电层上；
将所述第二透光粘附层从所述缓冲层上剥离。
其中，所述在所述缓冲层上制作低温多晶硅层和掺杂层包括：
在所述缓冲层上制作低温多晶硅层；
在所述缓冲层上制作掺杂层，使得所述低温多晶硅层和所述掺杂层位于同一层。
其中，所述在所述缓冲层上制作低温多晶硅层包括：通过涂布光阻、曝光、显影及蚀刻工艺将低温多晶硅图形化形成低温多晶硅层。
其中，所述第一基板与所述第二基板通过高温烘烤工艺邦定。
其中，所述在所述缓冲层上制作掺杂层包括：
在所述低温多晶硅层一侧制作用于连接源极的源极接触区；
在所述低温多晶硅层另一侧制作用于连接漏极的漏极接触区。
其中，所述在所述栅电极绝缘层上制作栅电极层包括：通过涂布光阻、曝光、显影、蚀刻工艺将栅电极图形化形成栅电极层。
本发明实施例还提供一种低温多晶硅薄膜晶体管，包括：
第一基板；
形成于所述第一基板上的介电层；
形成于所述介电层上的栅电极层；
形成于所述栅电极层上的栅电极绝缘层；
形成于所述栅电极绝缘层上的低温多晶硅层和掺杂层；
形成于所述低温多晶硅层上的缓冲层。
其中，所述掺杂层包括形成于所述低温多晶硅层两侧的源极接触区和漏极接触区，所述源极接触区与源极连接，所述漏极接触区与漏极连接。
其中，所述第一基板和介电层之间形成有第一粘附层。
本发明实施例还提供一种显示装置，其包括所述低温多晶硅薄膜晶体管。
本发明实施例的有益效果在于：
1）本发明实施例提出了一种LTPS薄膜晶体的制作方法，该方法分别在第一基板和第二基板上制作第一透光粘附层和第二透光粘附层，在所述第二透光粘附层上制作缓冲层、低温多晶硅层、掺杂层、栅电极绝缘层、栅电极层、介电层；最后将所述第一透光粘附层粘接于所述介电层上，并将所述第二透光粘附层从所述缓冲层上剥离得到LTPS薄膜晶体。相对于传统LTPS薄膜晶体的制作方法而言，本发明实施例利用薄膜转移技术使得栅电极层具有传统沟道遮光层的遮光功能，制作过程无需制作沟道遮光层，简化了生产工艺，因此可以克服传统LTPS薄膜晶体的沟道遮光层金属薄膜图形化需要单独设计光罩而增加制作成本的缺陷，从而大大降低生产成本。
2）本发明实施例还提出了一种低温多晶硅薄膜晶体管，其包括第一基板，以及依次设置于所述第一基板上的介电层、栅电极层、栅电极绝缘层、形低温多晶硅层、掺杂层和缓冲层。相对于传统LTPS薄膜晶体而言，本发明实施例没有设置沟道遮光层，由于栅电极层布置于低温多晶硅的下方，使得栅电极层具有传统沟道遮光层的遮光功能，避免了低温多晶硅薄膜晶体管在光照条件下产生光生电流，因此可以避免单独设计遮光层光罩，因此可以克服传统LTPS薄膜晶体因设置沟道遮光层，沟道遮光层金属薄膜图形化需要单独设计光罩而增加制作成本的缺陷，从而大大降低生产成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为背景技术中传统低温多晶硅薄膜晶体管结构示意图。
图2为本发明实施例一中一种低温多晶硅薄膜晶体管的制作方法流程示意图。
图3为本发明实施例一中所述在第一基板上制作第一透光粘附层形成的结构的示意图。
图4为本发明实施例一中所述执行步骤S100- S700后所形成的结构的示意图。
图5为本发明实施例一中所述第一透光粘附层粘接于介电层上的结构示意图；
图6为本发明实施例二中一种低温多晶硅薄膜晶体管结构示意图。
附图标记：
第一基板1，第二基板2，第一透光粘附层3，第二透光粘附层4，缓冲层5，低温多晶硅层6，掺杂层7，栅电极绝缘层8，栅电极层9，介电层10。
具体实施方式
以下各实施例的说明是参考附图，用以示例本发明可以用以实施的特定实施例。
如图2所示为本发明实施例提供一种低温多晶硅薄膜晶体管的制作方法，所述方法包括如下步骤：
S100提供第一基板1和第二基板2；
本实施例中，所述第一基板1和第二基板2为具有相同厚度、长度和宽度的两块基板，两者的材质均为玻璃，而玻璃的成分可以根据实际情况进行改变，例如，玻璃的材质为Na2SiO3、CaSiO3、SiO2；又例如，玻璃的材质为Na2O·CaO·6SiO2；又例如，玻璃中还可以掺杂聚甲基丙烯酸甲酯，得到具有较强化学特性的有机玻璃，借此使得玻璃材质的第一基板1和第二基板2可以使得光线直接透射而不存在损失。
S200在所述第一基板1上制作第一透光粘附层3，在所述第二基板2上制作第二透光粘附层4；
本实施例中，分别在所述第一基板1和所述第二基板2上制作透光粘附层是为了实现本实施例后续步骤中将制得的薄膜半导体在第一基板1和第二基板2之间进行转移的目的。并选用透光材料制作粘附层，可以使得光线直接透射而不存在损失。那么，本实施例完成在第一基板1上制作第一透光粘附层3后可以得到如图3所示的结构；需要指出的是，在第二基板2上制作第二透光粘附层4与在第一基板1上制作第一透光粘附层3制作方法相同，得到的结构相同。
S300在所述第二透光粘附层4上制作缓冲层5（buffer layer）；
本实施例中，可以采用通过镀膜工艺如等离子体增强化学的气相沉积法(PECVD)在基板1上沉积形成一层覆盖整个基板的缓冲层5，所述缓冲层5的材质为SiNx（氮化硅）和SiOx（氧化硅）中的至少一种。本实施例的缓冲层5具有较强的绝缘功能，能阻止其他层级中的金属原子渗透至所述第二基板2内；需要说明的是，在所述第一基板1和第二基板2上设置的所述缓冲层5便于后续其他层级的形成，避免了其他层级直接形成于所述基板上。
进一步地，作为一种可选方案，缓冲层5的材料可以为单层的SiOX膜层或SiNX膜层，或者为SiNX和SiOX的叠层。作为另一种可选方案，缓冲层5的材料优选为SiOX。
S400在所述缓冲层5上制作低温多晶硅层（Low Temperature Poly-Si , LTPS）和掺杂层7（Lightly-Doped Drain, LDD）；
本实施例中，可以通过镀膜工艺如PECVD在所述缓冲层5上沉积低温多晶硅层；所述缓冲层5将所述低温多晶硅层与所述第二基板2分隔，阻挡所述低温多晶硅层中的硅原子进入所述第二基板2中；通过掺杂离子的植入形成掺杂层7。
S500在所述低温多晶硅层、掺杂层7和缓冲层5上制作栅电极绝缘层8(GateInsulator，GI)；
本实施例中，可以通过镀膜工艺在所述低温多晶硅层、掺杂层7和缓冲层5上沉积栅电极绝缘层8，所述栅极绝缘层的材质包括SiNX和SiOX，其中，为了便于所述栅极绝缘层与所述有源层之间的连接，可以根据技术要求对两者的占比进行调整；例如，SiNX : SiOX的占比为1:(1～5)；又例如，SiNX : SiOX的占比为1:(1.5～3)；又例如，SiNX: SiOX的占比为1:2，所述栅电极绝缘层8将所述低温多晶硅层和后续的形成的层级分离，保护了所述低温多晶硅层的结构和功能不受影响。
S600在所述栅电极绝缘层8上制作栅电极层9（Gate Electrode, GE）；
本实施例中，可以通过物理气相沉积(PVD)工艺在所述栅电极绝缘层8上沉积形成栅电极层9，其中，栅电极层9的材质可以为金属或合金，所述金属或合金层可以由金属钼(Mo)、金属铝(Al)、金属铜(Cu)、金属钨(W)或者金属钼(Mo)、金属铝(Al)、金属铜(Cu)、金属钨(W)中至少两种合金形成；优选为钼（Mo）；
需要特别说明的是，本实施例的栅电极层9具有薄膜半导体（Thin Film Transistor,TFT）沟道形成开关的功能，同时还具有遮光功能。
S700在所述栅电极层9上制作介电层10（Inter Layer Dielectric, ILD）；
本实施例中，可以采用通过镀膜工艺如等离子体增强化学的气相沉积法(PECVD)在所述栅电极层9上沉积形成所述介电层10，所述介电层10的材料包括氮化硅和氧化硅中的至少一种，又例如，所述介电层10的材料可为单层的SiNx或者单层的SiOX，或者为SiOX和SiNX的叠层。进一步地，作为另一种可选方案，缓冲层5的材料优选为SiOX。
具体而言，在执行以上步骤S100- S700后所形成的结构可以参见图4。
S800将所述第一基板与所述第二基板邦定（bonding），使所述第一透光粘附层3粘接于所述介电层10上；
具体而言，所述邦定可以采用高温烘烤（Bake）工艺或其他工艺进行邦定，将所述第一透光粘附层3粘接于所述介电层10上，得到如图5所示的结构；
S900将所述第二透光粘附层4从所述缓冲层5上剥离；
本实施例中，可以采用高温烘烤（bake）工艺或其他工艺解绑（debonding）将所述第二基板2和第二透光粘附层4从所述缓冲层5上剥离，那么，在依次执行上述步骤S100至S900后可以得到低温多晶硅薄膜晶体管；
基于以上描述，结合图4-5可以看出，使用本实施例方法制得的低温多晶硅薄膜晶体管的栅电极层9位于低温多晶硅层的下方，因此本实施例低温多晶硅薄膜晶体管的栅电极层9可以起到遮光的作用，避免了低温多晶硅薄膜晶体管在光照条件下产生光生电流，因此在制作低温多晶硅薄膜晶体管过程中，可以避免单独设计遮光层光罩，从而降低制作成本，简化工艺，节省时间，提供生产效率。
其中，在一些实施例中，所述步骤S400在所述缓冲层5上制作低温多晶硅层和掺杂层7具体包括：
S401在所述缓冲层5上制作低温多晶硅层；
S402在所述缓冲层5上制作掺杂层7，使得所述低温多晶硅层和所述掺杂层7位于同一层；
其中，所述步骤S401在所述缓冲层5上制作低温多晶硅层具体包括：可以通过涂布光阻、曝光、显影及蚀刻工艺将低温多晶硅图形化形成低温多晶硅层。
其中，所述步骤S401在所述缓冲层5上制作掺杂层7具体包括：
在所述低温多晶硅层一侧制作用于连接源极的源极接触区；
在所述低温多晶硅层另一侧制作用于连接漏极的漏极接触区。
具体而言，在所述低温多晶硅层的两侧部植入掺杂离子，所述掺杂离子具体为金属离子，以形成源极接触区和漏极接触区，并使得所述低温多晶硅层和所述掺杂层7同层设置；作为一种示例，所述金属离子包括Cu2+、Al3+、Mg2+、Zn2+和Ni2+中的至少一种。
其中，在一实施例中，所述方法还包括如下步骤：
在所述缓冲层5开设有用于设置源极的第一过孔和用于设置漏极的第二过孔。
本实施例中，所述源极和所述漏极分别穿过所述缓冲层5的第一过孔和第二过孔，并与所述掺杂层4的源极接触区和漏极接触区连接。具体而言，本实施例的开设第一过孔和第二过孔的步骤，可以是在执行步骤S300后且执行步骤S400之前执行，也可以是在执行步骤S900后执行。
其中，在一些实施例中，所述步骤S600在所述栅电极绝缘层8上制作栅电极层9包括：通过涂布光阻、曝光、显影、蚀刻工艺将栅电极图形化形成栅电极层9。
本发明实施例还提供一种低温多晶硅薄膜晶体管，其结构如图6所示，包括：
第一基板1；
形成于所述第一基板1上的介电层10；
形成于所述介电层10上的栅电极层9；
形成于所述栅电极层9上的栅电极绝缘层8；
形成于所述栅电极绝缘层8上的低温多晶硅层和掺杂层7；
形成于所述低温多晶硅层上的缓冲层5。
其中，所述缓冲层5开设有第一过孔过孔和第二过孔，所述第一过孔用于设置源极，所述第二过孔用于设置漏极。
其中，在一些实施例中，所述掺杂层7包括形成于所述低温多晶硅层两侧的源极接触区和漏极接触区，所述源极接触区与源极连接，所述漏极接触区与漏极连接。
其中，在一些实施例中，所述第一基板1和介电层10之间形成有第一粘附层。
需要说明的是，对于低温多晶硅薄膜晶体管实施例而言，由于其对应于上述方法实施例，所以相关之处参见方法实施例的部分说明即可。
本发明实施例还提供一种显示装置，包括前面实施例所述低温多晶硅薄膜晶体管。
通过以上实施例的描述可知，本发明实施例的低温多晶硅薄膜晶体管及其制作方法和显示装置具有如下优点：
1）本发明实施例提出的LTPS薄膜晶体的制作方法，该方法分别在第一基板1和第二基板2上制作第一透光粘附层3和第二透光粘附层4，在所述第二透光粘附层4上制作缓冲层5、低温多晶硅层、掺杂层7、栅电极绝缘层8、栅电极层9、介电层10；最后将所述第一透光粘附层3粘接于所述介电层10上，并将所述第二透光粘附层4从所述缓冲层5上剥离得到LTPS薄膜晶体。相对于传统LTPS薄膜晶体的制作方法而言，本发明实施例利用薄膜转移技术使得栅电极层9具有传统沟道遮光层的遮光功能，制作过程无需制作沟道遮光层，简化了生产工艺，因此可以克服传统LTPS薄膜晶体的沟道遮光层金属薄膜图形化需要单独设计光罩而增加制作成本的缺陷，从而大大降低生产成本。
2）本发明实施例提出的低温多晶硅薄膜晶体管，其包括第一基板1，以及依次设置于所述第一基板1上的介电层10、栅电极层9、栅电极绝缘层8、形低温多晶硅层、掺杂层7和缓冲层5。相对于图1所示的传统LTPS薄膜晶体而言，本发明实施例没有设置沟道遮光层B，由于本实施例的栅电极层9布置于低温多晶硅薄膜晶体管的下方，使得栅电极层9具有传统沟道遮光层的遮光功能，避免了低温多晶硅薄膜晶体管在光照条件下产生光生电流，因此可以避免单独设计遮光层光罩，因此可以克服传统LTPS薄膜晶体因设置沟道遮光层，沟道遮光层金属薄膜图形化需要单独设计光罩而增加制作成本的缺陷，从而大大降低生产成本。
3）本发明实施例提出的显示装置具有包括所述LTPS薄膜晶体，因此其也可以克服传统LTPS薄膜晶体因设置沟道遮光层，沟道遮光层金属薄膜图形化需要单独设计光罩而增加制作成本的缺陷，从而大大降低生产成本。
本发明实施例中未展开的部分，可参考以上实施例的对应部分，在此不再详细展开。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。
Claims (10)
1.一种低温多晶硅薄膜晶体管的制作方法，其特征在于，所述方法包括如下步骤：
提供第一基板和第二基板；
在第一基板上制作第一透光粘附层，在第二基板上制作第二透光粘附层；
在所述第二透光粘附层上制作缓冲层；
在所述缓冲层上制作低温多晶硅层和掺杂层；
在所述低温多晶硅层、掺杂层和缓冲层上制作栅电极绝缘层；
在所述栅电极绝缘层上制作栅电极层；
在所述栅电极层上制作介电层；
将所述第一基板与所述第二基板邦定，使所述第一透光粘附层粘接于所述介电层上；
将所述第二透光粘附层从所述缓冲层上剥离。
2.根据权利要求1所述的低温多晶硅低温多晶硅薄膜晶体管的制作方法，其特征在于，所述在所述缓冲层上制作低温多晶硅层和掺杂层包括：
在所述缓冲层上制作低温多晶硅层；
在所述缓冲层上制作掺杂层，使得所述低温多晶硅层和所述掺杂层位于同一层。
3.根据权利要求1所述的低温多晶硅低温多晶硅薄膜晶体管的制作方法，其特征在于，所述在所述缓冲层上制作低温多晶硅层包括：通过涂布光阻、曝光、显影及蚀刻工艺将低温多晶硅图形化形成低温多晶硅层。
4.根据权利要求3所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，所述第一基板与所述第二基板通过高温烘烤工艺邦定。
5.根据权利要求3所述的低温多晶硅低温多晶硅薄膜晶体管的制作方法，其特征在于，所述在所述缓冲层上制作掺杂层包括：
在所述低温多晶硅层一侧制作用于连接源极的源极接触区；
在所述低温多晶硅层另一侧制作用于连接漏极的漏极接触区。
6.根据权利要求1所述的低温多晶硅低温多晶硅薄膜晶体管的制作方法，其特征在于，所述在所述栅电极绝缘层上制作栅电极层包括：通过涂布光阻、曝光、显影、蚀刻工艺将栅电极图形化形成栅电极层。
7.一种低温多晶硅低温多晶硅薄膜晶体管，其特征在于，包括：
第一基板；
形成于所述第一基板上的介电层；
形成于所述介电层上的栅电极层；
形成于所述栅电极层上的栅电极绝缘层；
形成于所述栅电极绝缘层上的低温多晶硅层和掺杂层；
形成于所述低温多晶硅层上的缓冲层。
8.根据权利要求7所述的低温多晶硅低温多晶硅薄膜晶体管，其特征在于，所述掺杂层包括形成于所述低温多晶硅层两侧的源极接触区和漏极接触区，所述源极接触区与源极连接，所述漏极接触区与漏极连接。
9.根据权利要求7所述的低温多晶硅低温多晶硅薄膜晶体管，其特征在于，所述第一基板和介电层之间形成有第一粘附层。
10.一种显示装置，其特征在于，包括权利要求7-9任一项所述的低温多晶硅薄膜晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810667705.7A CN108962975A (zh) | 2018-06-26 | 2018-06-26 | 一种低温多晶硅薄膜晶体管及其制作方法、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810667705.7A CN108962975A (zh) | 2018-06-26 | 2018-06-26 | 一种低温多晶硅薄膜晶体管及其制作方法、显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108962975A true CN108962975A (zh) | 2018-12-07 |
Family
ID=64486484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810667705.7A Pending CN108962975A (zh) | 2018-06-26 | 2018-06-26 | 一种低温多晶硅薄膜晶体管及其制作方法、显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108962975A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111129032A (zh) * | 2019-12-19 | 2020-05-08 | 武汉华星光电技术有限公司 | 一种阵列基板及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072372A (ja) * | 2005-09-02 | 2006-03-16 | Seiko Epson Corp | 液晶パネル用基板及び液晶パネル |
| JP2010205848A (ja) * | 2009-03-02 | 2010-09-16 | Osaka Univ | 平坦な導電性膜の製造方法及び半導体装置の製造方法並びに半導体装置 |
| CN106605294A (zh) * | 2014-08-26 | 2017-04-26 | 株式会社尼康 | 元件制造方法及转印基板 |
| CN107507836A (zh) * | 2017-08-02 | 2017-12-22 | 武汉华星光电技术有限公司 | 一种低温多晶硅阵列基板的制程方法以及低温多晶硅薄膜晶体管的制程方法 |
-
2018
- 2018-06-26 CN CN201810667705.7A patent/CN108962975A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072372A (ja) * | 2005-09-02 | 2006-03-16 | Seiko Epson Corp | 液晶パネル用基板及び液晶パネル |
| JP2010205848A (ja) * | 2009-03-02 | 2010-09-16 | Osaka Univ | 平坦な導電性膜の製造方法及び半導体装置の製造方法並びに半導体装置 |
| CN106605294A (zh) * | 2014-08-26 | 2017-04-26 | 株式会社尼康 | 元件制造方法及转印基板 |
| CN107507836A (zh) * | 2017-08-02 | 2017-12-22 | 武汉华星光电技术有限公司 | 一种低温多晶硅阵列基板的制程方法以及低温多晶硅薄膜晶体管的制程方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111129032A (zh) * | 2019-12-19 | 2020-05-08 | 武汉华星光电技术有限公司 | 一种阵列基板及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2017166431A1 (zh) | Tft阵列基板及其制造方法、显示装置 | |
| CN105390451B (zh) | 低温多晶硅tft基板的制作方法 | |
| CN108288637A (zh) | 柔性显示面板的制作方法及柔性显示面板 | |
| CN106910748A (zh) | 一种阵列基板、显示装置及其制作方法 | |
| WO2013013599A1 (zh) | 阵列基板及其制作方法、液晶面板、显示装置 | |
| CN106531692A (zh) | 阵列基板的制备方法、阵列基板及显示装置 | |
| CN103489827B (zh) | 一种薄膜晶体管驱动背板及其制作方法、显示面板 | |
| CN102651337A (zh) | 一种多晶硅tft阵列基板的制造方法 | |
| WO2015090016A1 (zh) | 薄膜晶体管和阵列基板及其各自制备方法、以及显示装置 | |
| CN105390443B (zh) | Tft基板的制作方法 | |
| WO2018214647A1 (zh) | 阵列基板及其制备方法、显示面板以及显示装置 | |
| CN105185792B (zh) | 液晶显示面板、阵列基板及其制造方法 | |
| CN107195583B (zh) | 一种oled显示面板及其制备方法 | |
| CN109742158A (zh) | 低温多晶硅薄膜晶体管、阵列基板及制备方法、显示装置 | |
| WO2019148579A1 (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| CN109166802A (zh) | Ltps阵列基板及其制造方法、显示面板 | |
| WO2013113232A1 (zh) | 阵列基板及其制造方法 | |
| CN108962975A (zh) | 一种低温多晶硅薄膜晶体管及其制作方法、显示装置 | |
| CN107369784B (zh) | Oled-tft基板及其制造方法、显示面板 | |
| CN107706243A (zh) | 低温多晶硅薄膜晶体管及其制备方法和阵列基板 | |
| WO2021035931A1 (zh) | 阵列基板、阵列基板的制备方法和显示面板 | |
| CN108538861A (zh) | 阵列基板及其制造方法、显示面板 | |
| CN105185838B (zh) | 薄膜晶体管及其制造方法 | |
| WO2020113595A1 (zh) | 主动开关及其制作方法、显示装置 | |
| CN107464849B (zh) | 薄膜晶体管及制备方法、显示基板、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20181207 |