KR102454094B1 - 디바이스 제조 방법 및 전사 기판 - Google Patents

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Abstract

전자 디바이스의 제조업자의 부담을 경감시킴과 아울러, 정밀도가 높은 전자 디바이스의 제조를 가능하게 한다. 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를 전사 기판인 제1 기판상에 형성한 후, 적층 구조체(52)를 제2 기판(P2)상에 전사하는 디바이스 제조 방법은, 제1 기판(P1)상에 제1 도전층(52a)을 형성하고, 제1 도전층(52a)의 위에 기능층(52b)을 형성하고, 기능층(52b)의 위에 제2 도전층(52c)을 형성함으로써, 적층 구조체(52)를 형성하는 제1 공정과, 제2 도전층(52c)이 제2 기판(P2)측에 위치하도록, 제1 기판(P1)과 제2 기판(P2)을 일시적으로 밀착시켜, 적층 구조체(52)를 제2 기판(P2)에 전사하는 제2 공정을 구비한다.

Description

디바이스 제조 방법 및 전사 기판{DEVICE MANUFACTURING METHOD AND TRANSFER SUBSTRATE}
본 발명은 전자 디바이스의 적어도 일부를 구성하는 적층 구조체가 형성된 전사(轉寫) 기판과, 그 전사 기판상에 형성된 적층 구조체를 피전사 기판에 전사함으로써 전자 디바이스를 제조하는 디바이스 제조 방법에 관한 것이다.
일본 특개 2006－302814호 공보에는, 유기 일렉트로루미네선스(electroluminescence)층의 형성 방법이 개시되어 있다. 간단하게 설명하면, 먼저, 제1 엔드레스(endless) 벨트에 정공 수송층을 도포법(잉크젯 방식 등)에 의해 형성하고, 제2 엔드레스 벨트에 발광층을 도포법(잉크젯 방식 등)에 의해 형성하고, 제3 엔드레스 벨트에 전자 수송층을 도포법(잉크젯 방식 등)에 의해 형성한다. 그리고 공급 롤로부터 공급되는 시트 모양의 기판에, 제1 엔드레스 벨트에 형성된 정공 수송층을 전사하고, 그 후, 제2 엔드레스 벨트에 형성된 발광층을 정공 수송층의 위에 전사하고, 그리고 제3 엔드레스 벨트에 형성된 전자 수송층을 발광층의 위에 전사함으로써, 유기 일렉트로루미네선스층을 형성한다는 것이다.
그렇지만, 예를 들면, 박막 트랜지스터 등의 반도체 소자를 포함하는 전자 디바이스를 제조하는 경우는, 반도체 소자의 성능이나 수율의 향상이나 특성의 안정화를 위해서, 막두께 등의 제어를 하기 쉬운 진공 공간에서 성막(成膜)을 행하는 것이 바람직하며, 일본 특개 2006－302814호 공보에 기재된 기술과 같은 전사 방식으로는 정밀도가 높은 전자 디바이스를 제조하는 것은 어렵다.
한편으로, 유리 기판상에 전자 디바이스를 제조하고, 완성한 전자 디바이스를 유리 기판으로부터 다른 최종 기판(예를 들면, 플렉서블한 수지 필름이나 플라스틱판 등)에 전사하는 수법이 넓리 일반적으로 행해지고 있지만, 이 경우, 전자 디바이스의 제조업자는, 진공 공간에 있어서 성막을 행하여 전자 디바이스를 구성하는 층을 유리 기판에 형성하거나 포토리소그래피를 이용한 현상 처리, 에칭 처리, CVD 처리, 스퍼터(sputter) 처리 등을 전자 디바이스의 적층 구조에 따라 반복해서 행하여 전자 디바이스를 작성하고 나서, 최종 기판에 완성한 전자 디바이스를 전사하고 있다. 그 때문에, 전자 디바이스의 제조업자는, 유리 기판상에 전자 디바이스의 층 구조를 형성하는 다수의 성막 공정을 실시하는 설비를 사용하여 유리 기판상에 완성한 전자 디바이스를 작성하기 위한 제조 코스트에 더하여, 유리 기판상의 전자 디바이스를 최종 기판상에 전사(전착(轉着))하기 위한 제조 코스트(설비)도 필요하다. 그 때문에, 최종적인 전자 디바이스(LCD 방식이나 유기 EL 방식의 표시 패널, 터치 패널 등)의 제품 가격을 억제하는 것이 어려워, 전자 디바이스의 제조업자의 부담이 크다.
본 발명의 제1 양태는, 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를 제1 기판상에 형성한 후, 상기 적층 구조체를 제2 기판상에 전사하는 디바이스 제조 방법으로서, 상기 제1 기판상에 도전성의 재료에 의한 제1 도전층을 형성하고, 상기 제1 도전층의 위에 절연성 및 반도체의 적어도 일방의 재료에 의한 기능층을 형성하고, 상기 기능층의 위에 도전성의 재료에 의한 제2 도전층을 형성함으로써, 상기 적층 구조체를 형성하는 제1 공정과, 상기 제2 도전층이 상기 제2 기판측에 위치하도록, 상기 제1 기판과 상기 제2 기판을 일시적으로 근접 또는 밀착시켜, 상기 적층 구조체를 상기 제2 기판에 전사하는 제2 공정을 구비한다.
본 발명의 제2 양태는, 피전사 기판에 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를 전사하기 위한 전사 기판으로서, 상기 전사 기판의 표면에는, 도전성의 재료에 의해서 상기 전사 기판상에 형성된 제1 도전층과, 절연성 및 반도체의 적어도 일방의 재료에 의해서 상기 제1 도전층의 위에 형성된 기능층과, 도전성의 재료에 의해서 상기 기능층의 위에 형성된 제2 도전층으로 구성되는 상기 적층 구조체가 형성되어 있다.
본 발명의 제3 양태는, 반도체 소자를 포함하는 전자 디바이스가 형성되는 제품 기판상에, 상기 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를 전사 하기 위해서, 상기 적층 구조체를 담지(擔持)하는 전사 기판으로서, 상기 적층 구조체는 상기 전사 기판의 표면측으로부터, 도전성 재료에 의해서 균등하게, 혹은 선택적으로 형성된 제1 도전층, 절연성의 재료 또는 반도체 특성을 나타내는 재료에 의해서 균등하게, 혹은 선택적으로 형성된 기능층, 및 도전성 재료에 의해서 균등하게, 혹은 선택적으로 형성된 제2 도전층의 순서로 적층된다.
본 발명의 제4 양태는, 전자 디바이스를 구성하는 적어도 일부의 적층 구조체가 형성된 제1 기판을 제2 기판상에 전사하는 디바이스 제조 방법으로서, 상기 제1 기판을 도전성의 재료에 의한 제1 도전층으로서 준비하고, 상기 제1 도전층의 위에 절연성 및 반도체의 적어도 일방의 재료에 의한 기능층을 형성하고, 상기 기능층의 위에 도전성의 재료에 의한 제2 도전층을 형성하여 상기 적층 구조체를 형성하는 제1 공정과, 상기 제2 도전층이 상기 제2 기판측에 위치하도록, 상기 제1 기판과 상기 제2 기판을 일시적으로 근접 또는 밀착시켜, 상기 제1 기판을 포함하는 상기 적층 구조체를 상기 제2 기판에 전사하는 제2 공정을 포함한다.
본 발명의 제5 양태는, 피전사 기판에 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를 전사하기 위한 전사 기판으로서, 도전성의 재료에 의해서 제1 도전층으로서 기능하는 도전박과, 절연성 및 반도체의 적어도 일방의 재료에 의해서 상기 제1 도전층의 위에 형성되는 기능층과, 도전성의 재료에 의해서 상기 기능층의 위에 형성되는 제2 도전층을 구비한다.
도 1은 제1 실시 형태의 기판에 박막을 형성하는 성막 장치의 구성을 도시하는 도면이다.
도 2는 제1 실시 형태의 제1 기판에 형성된 적층 구조체를 제2 기판에 전사하기 위한 라미네이터(laminater) 장치의 구성을 도시하는 도면이다.
도 3은 보텀 콘택트(bottom contact)형의 TFT의 제조 방법의 공정의 일례를 도시하는 순서도이다.
도 4는 보텀 콘택트형의 TFT의 제조 방법의 공정의 일례를 도시하는 순서도이다.
도 5A~도 5F는 도 3 및 도 4에 도시하는 공정에 의해서 제조되는 TFT의 제조 경과 상태를 도시하는 단면도이다.
도 6A~도 6D는 도 3 및 도 4에 도시하는 공정에 의해서 제조되는 TFT의 제조 경과 상태를 도시하는 단면도이다.
도 7은 톱 콘택트(top contact)형의 TFT의 제조 방법의 공정의 일례를 도시하는 순서도이다.
도 8은 톱 콘택트형의 TFT의 제조 방법의 공정의 일례를 도시하는 순서도이다.
도 9A~도 9D는, 도 7 및 도 8에 도시하는 공정에 의해서 제조되는 TFT의 제조 경과 상태를 도시하는 단면도이다.
도 10A~도 10C는, 도 7 및 도 8에 도시하는 공정에 의해서 제조되는 TFT의 제조 경과 상태를 도시하는 단면도이다.
도 11은 제1 실시 형태의 변형예 1에 있어서의 톱 콘택트형의 TFT의 제조 방법의 공정의 일례를 도시하는 순서도이다.
도 12는 제1 실시 형태의 변형예 1에 있어서의 톱 콘택트형의 TFT의 제조 방법의 공정의 일례를 도시하는 순서도이다.
도 13A~도 13F는, 도 11 및 도 12에 도시하는 공정에 의해서 제조되는 TFT의 제조 경과 상태를 도시하는 단면도이다.
도 14A~도 14F는, 도 11 및 도 12에 도시하는 공정에 의해서 제조되는 TFT의 제조 경과 상태를 도시하는 단면도이다.
도 15는 제1 실시 형태의 변형예 3에 있어서, 제2 도전층에 얼라이먼트 마크를 형성했을 때의 단면도이다.
도 16은 제1 실시 형태의 변형예 3에 있어서, 제1 도전층에 창부(窓部)를 형성했을 때의 단면도이다.
도 17은 제1 실시 형태의 변형예 4에 있어서의 라미네이터 장치의 구성을 도시하는 도면이다.
도 18은 제1 실시 형태의 변형예 5에 있어서의 라미네이터 장치의 구성을 도시하는 도면이다.
도 19는 제2 실시 형태에 있어서의 유기 EL 디스플레이의 화소 회로의 일례를 도시하는 도면이다.
도 20은 도 19에 도시하는 화소 회로의 구체적인 구조를 도시하는 도면이다.
도 21은 도 20에 도시하는 화소 회로의 제조 방법의 공정의 일례를 도시하는 순서도이다.
도 22는 도 20에 도시하는 화소 회로의 제조 방법의 공정의 일례를 도시하는 순서도이다.
도 23은 도 21의 스텝 S101~스텝 S105의 공정에 의해서 제1 기판상에 형성된 적층 구조체의 단면도이다.
도 24는 도 21의 스텝 S106~스텝 S111의 공정에 의해서 제2 도전층이 가공된 적층 구조체의 단면도이다.
도 25는 도 24에 도시하는 적층 구조체의 평면도이다.
도 26은 도 21의 스텝 S113에 의해서 제1 기판에 형성되어 있는 적층 구조체가 제2 기판에 전사되었을 때의 단면도이다.
도 27은 도 22의 스텝 S114~스텝 S118의 공정에 의해서 제1 도전층이 가공된 적층 구조체의 단면도이다.
도 28은 도 27에 도시하는 적층 구조체의 평면도이다.
도 29는 도 22의 스텝 S119~스텝 S122의 공정에 의해서, 도 27에 도시하는 콘택트 홀 부분의 기능층을 에칭했을 때의 단면도이다.
도 30은 도 22의 스텝 S123의 공정에 의해서 도 29에 도시하는 콘택트 홀에 무전해(無電解) 도금 콘택터를 형성했을 때의 단면도이다.
도 31은 도 1에 도시하는 성막 장치의 변형예를 나타내는 도면이다.
도 32는 톱 콘택트형의 TFT의 적층 구조체의 다른 구성예, 및 그 적층 구조체의 전사예를 도시하는 도면이다.
도 33은 도 32에 도시하는 전사 시에, 평탄화막을 이용한 상태를 도시하는 도면이다.
도 34A~도 34D는, 도 23~도 30에 도시하는 전자 디바이스의 적층 구조체를 개량했을 때의, 적층 구조체의 제조 공정을 도시하는 도면이다.
도 35는 제1 기판상에 형성된 도 34D에 도시하는 적층 구조체의 평면적인 배치 구성을 도시하는 도면이다.
도 36A는 전사 공정에 의해서, 제1 기판상에 형성된 도 34D에 도시하는 적층 구조체가 제2 기판에 전사된 직후의 모습을 도시하는 도면, 도 36B는 도 36A에 도시하는 제1 도전층에 게이트 전극 및 소스 전극 등을 형성한 모습을 도시하는 도면이다.
도 37은 도 36B의 TFT의 평면적인 배치 구성의 일례를 도시하는 도면이다.
본 발명의 양태에 따른 디바이스 제조 방법 및 전사 기판에 대해서, 바람직한 실시 형태를 게재하고, 첨부 도면을 참조하면서 이하, 상세하게 설명한다. 또한, 본 발명의 양태는, 이들 실시 형태로 한정되는 것이 아니고, 다양한 변경 또는 개량을 더한 것도 포함된다.
［제1 실시 형태］
도 1은 기판(이하, 제1 기판)(P1)에 박막을 형성하는 성막 장치(10)의 구성을 도시하는 도면이다. 제1 기판(P1)은 플렉서블(가요성(可撓性))의 시트 모양의 기판(시트 기판)이고, 성막 장치(10)는 제1 기판(전사 기판, 담지 기재(基材))(P1)을 롤 모양으로 감은 공급 롤(12)로부터 공급된 제1 기판(P1)이 송출되고, 송출된 제1 기판(P1)에 대해서 성막 처리를 실시한 후, 회수 롤(14)이 권취(卷取)하는, 이른바, 롤·투·롤 방식의 구조를 가진다. 이 제1 기판(P1)은 제1 기판(P1)의 이동 방향이 긴 길이 방향(장척(長尺))이 되고, 폭 방향이 짧은 길이 방향(단척(短尺))이 되는 띠모양의 형상을 가진다. 성막 장치(10)는 챔버(16), 챔버(16) 내의 공기를 흡인하여 챔버(16) 내를 진공으로 하는 진공 펌프(18), 성막 원료(박막 원료)가 되는 기재(20), 가이드 롤러(GR1~GR3) 및 성막용 회전 드럼(22)을 추가로 구비한다.
공급 롤(12) 및 회수 롤(14)에는, 도시하지 않은 모터가 마련되고, 그 모터가 회전함으로써, 공급 롤(12)로부터 제1 기판(P1)이 반출(搬出)되고, 회수 롤(14)에 의해서 송출된 제1 기판(P1)이 권취된다. 또, 성막용 회전 드럼(22)은 회전하면서 제1 기판(P1)을 반송(搬送)함과 아울러, 성막이 행해지는 부분을 원주면(圓周面)으로 지지한다. 이것에 의해, 제1 기판(P1)은 성막용 회전 드럼(22)의 외주면(外周面)(원주면)을 따라 회수 롤(14)을 향해 반송된다. 가이드 롤러(GR1~GR3)는 반송되는 제1 기판(P1)의 경로를 가이드하는 것이다. 또한, 성막용 회전 드럼(22)에는, 도시하지 않은 모터가 마련되고, 그 모터가 회전함으로써, 성막용 회전 드럼(22)은 회전한다.
성막 장치(10)는 증착 혹은 스퍼터링에 의해 제1 기판(P1)상에 박막(층)을 형성한다. 증착에 의해 성막을 행하는 경우는, 기재(20)를 저항 가열, 전자빔, 고주파 유도 또는 레이저 등의 방법으로 가열시켜, 기화 혹은 승화된 성막 원료를 제1 기판(P1)에 부착시켜 박막을 형성한다. 또, 스퍼터링에 의해 성막을 행하는 경우는, 기재(20)에 이온화시킨 아르곤 가스를 충돌시켜 기재(20)의 분자를 유리(遊離)시키고, 이 유리 분자를 제1 기판(P1)에 부착시켜 박막을 형성한다. 따라서 회수 롤(14)은 그 표면에 박막(층)이 형성된 제1 기판(P1)을 권취하게 된다. 또한, 성막 장치(10)는 CVD(Chemical Vapor Deposition)에 의해 박막을 형성해도 된다. 또, 성막 장치(10)로서, 예를 들면 국제 공개 제2013/176222호 팜플렛에 개시되어 있는 미스트 디포지션법(미스트 CVD법)을 이용한 것이라도 된다.
이러한 성막 장치(10)를 이용하여, 제1 기판(P1)에 몇층이나 박막을 연속하여 적층할 수 있다. 즉, 제1 층이 표면에 형성된 제1 기판(P1)을 권취한 회수 롤(14)을, 다른 성막 장치(10)의 공급 롤(12)로서 이용함으로써, 상기 다른 성막 장치(10)에 의해서 새로운 층(제2 층)이 제1 층의 위에 적층된다. 또, 적층할 때, 성막 원료가 되는 기재(20)를 바꿈으로써, 상이한 재질의 박막을 적층할 수도 있다. 이 박막을 적층함으로써, 박막 트랜지스터(TFT；Thin Film Transistor) 등의 반도체 소자를 포함하는 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를, 담지 기재로서의 제1 기판(P1)상에 형성할 수 있다.
예를 들면, 보텀 콘택트형의 TFT(박막 트랜지스터)를 형성하는 경우는, 성막 장치(10)에 의해서, 제1 기판(P1)의 표면에, 금속계의 재료(Cu, Al, Mo 등)나 ITO의 박막(제1 도전층), 절연 재료(SiO2, Al2O3 등)의 박막(절연층), 금속계의 재료(Cu, Al, Mo 등)의 박막(제2 도전층)을 차례로 적층함으로써, TFT를 구성하는 적어도 일부의 적층 구조체를 제1 기판(P1)상에 형성한다. 또, 톱 콘택트형의 TFT를 형성하는 경우는, 성막 장치(10)에 의해서, 금속계의 재료(Cu, Al, Mo 등)의 박막(제1 도전층), 산화물 반도체(IGZO, ZnO 등), 실리콘(α-Si), 또는 유기 반도체(펜타센) 등의 박막(반도체층), 절연 재료(SiO2, Al2O3 등)의 박막(절연층), 금속계의 재료(Cu, Al, Mo 등)나 ITO의 박막(제2 도전층)을 차례로 적층함으로써, TFT를 구성하는 적층 구조체를 제1 기판(P1)상에 형성할 수 있다.
이와 같이 하여 적층 구조체가 형성된 제1 기판(P1)은, 후에 상술하는 포토리소그래피(광 패터닝), 에칭 등의 비진공계의 처리 장치에 의해서 처리되고, 반도체 소자용의 전극층, 절연층, 배선층 혹은 반도체층 등의 패턴 형상을 가지도록 가공된다. 그러한 패턴 형상으로 가공된 제1 기판(P1)의 적층 구조체는, 기판(이하, 제2 기판)(P2)에 전사된다. 도 2는 제1 기판(P1)에 형성(담지)된 적층 구조체를 제2 기판(P2)(제품 기판)에 전사하기 위한 라미네이터 장치(30)의 구성을 도시하는 도면이다. 이 라미네이터 장치(30)는 예를 들면, 100도 이하의 저온에서, 제1 기판(P1)에 형성된 적층 구조체를 제2 기판(P2)에 전사하는 저온열 전사 방식의 장치이다. 라미네이터 장치(30)는 공급 롤(32, 34), 압착 가열 롤러(36), 회수 롤(38, 40) 및 가이드 롤러(GR5, GR6)를 구비한다.
공급 롤(32)은 표면에 적층 구조체가 형성된 제1 기판(P1)을 롤 모양으로 감은 것으로, 제1 기판(P1)을 회수 롤(38)을 향해서 반출한다. 공급 롤(34)은 적층 구조체가 전사되는 제2 기판(P2)을 롤 모양으로 감은 것으로, 제2 기판(P2)을 회수 롤(40)을 향해서 반출한다. 또한, 제2 기판(P2)도 제1 기판(P1)과 마찬가지로, 플렉서블한 시트 모양의 기판(시트 기판, 피전사 기판)이며, 제2 기판(P2)의 이동 방향이 긴 길이 방향(장척)이 되고, 폭 방향이 짧은 길이 방향(단척)이 되는 띠모양의 형상을 가진다.
압착 가열 롤러(36)는 공급 롤(32)로부터 공급된 제1 기판(P1)과, 공급 롤(34)로부터 공급된 제2 기판(P2)을 양측 사이에 끼워, 일시적으로 밀착시켜 압착을 행함과 아울러 가열도 행한다. 이것에 의해, 제1 기판(P1)상에 형성된 적층 구조체를 제2 기판(P2)에 전사할 수 있다. 즉, 압착 가열 롤러(36)에 의한 가열(예를 들면, 100도 이하의 저온)에 의해서 제1 기판(P1)상에 형성된 적층 구조체가 연화(軟化)됨과 아울러, 압착 가열 롤러(36)에 의한 압착에 의해서 연화된 제1 기판(P1)상의 적층 구조체가 제2 기판(P2)에 전사된다. 이 압착 가열 롤러(36)의 표면은 탄성체가 이용되고, 전사 재료에 따라 압착 가열 롤러(36)의 온도와 압착력(가압력)을 임의로 설정하는 것이 바람직하다.
회수 롤(38)은 압착 가열 롤러(36)를 통과한 제1 기판(P1), 즉, 적층 구조체가 벗겨진 제1 기판(P1)을 권취함으로써 회수한다. 회수 롤(40)은 압착 가열 롤러(36)를 통과한 제2 기판(P2), 즉, 적층 구조체가 전사된 제2 기판(P2)(적층 구조체가 표면에 형성된 제2 기판(P2))을 권취함으로써 회수한다. 가이드 롤러(GR5)는 공급 롤(32)로부터 공급된 제1 기판(P1)을 압착 가열 롤러(36)로 안내하는 것이고, 가이드 롤러(GR6)는 공급 롤(34)로부터 공급된 제2 기판(P2)을 압착 가열 롤러(36)로 안내하는 것이다.
여기서, 제1 기판(P1) 및 제2 기판(P2)은, 예를 들면, 수지 필름, 스텐레스강 등의 금속 또는 합금으로 이루어지는 박(포일(foil)) 등이 이용된다. 수지 필름의 재질로서는, 예를 들면, 폴리에틸렌 수지, 폴리프로필렌 수지, 폴리에스테르 수지, 에틸렌 비닐 공중합체 수지, 폴리염화비닐 수지, 셀룰로오스 수지, 폴리아미드 수지, 폴리이미드 수지, 폴리카보네이트 수지, 폴리스티렌 수지 및 초산비닐수지 중, 적어도 1개 이상을 포함하는 것을 이용해도 된다. 또, 제1 기판(P1) 및 제2 기판(P2)의 두께나 강성(剛性)(영률(Young's modulus))은, 반송될 때, 제1 기판(P1) 및 제2 기판(P2)에 좌굴(座屈)에 의한 접힌 곳이나 비가역적인 주름이 생기지 않는 범위이면 된다. 제1 기판(P1) 및 제2 기판(P2)의 모재(母材)로서, 두께가 25㎛~200㎛ 정도의 PET(폴리에틸렌 테레프탈레이트)나 PEN(폴리에틸렌 나프탈레이트) 등의 필름은, 바람직한 시트 기판의 전형이다.
제1 기판(P1) 및 제2 기판(P2)은, 제1 기판(P1) 및 제2 기판(P2)에 대해서 실시되는 처리에 있어서 열을 받는 경우가 있기 때문에, 열팽창 계수가 현저하게 크지 않은 재질의 기판을 선정하는 것이 바람직하다. 예를 들면, 무기 필러를 수지 필름에 혼합함으로써 열팽창 계수를 억제할 수 있다. 무기 필러는, 예를 들면, 산화 티탄, 산화 아연, 알루미나, 또는 산화 규소 등이라도 된다. 또, 제1 기판(P1) 및 제2 기판(P2)은, 플로트법 등으로 제조된 두께 100㎛ 정도의 극박(極薄) 유리의 단층체여도 되고, 이 극박 유리에 상기의 수지 필름, 박 등을 접합한 적층체여도 된다.
또한, 도 1과 같은 성막 장치(10)에서는, 성막시에 제1 기판(P1)을, 예를 들면 100℃~300℃ 정도로 가열하는 경우가 있기 때문에, 제1 기판(P1)의 모재는 특히 내열성이 좋은 폴리이미드 수지, 극박 시트 유리, 혹은 극박의 금속박 시트(십수㎛~수백㎛의 두께로 압연(壓延)한 동박, 스텐레스박, 알루미늄 박) 등이 바람직하다. 추가로, 제1 기판(P1)은 반드시 롤 모양으로 권취되는 장척의 시트 기판일 필요는 없고, 제조해야 할 전자 디바이스(혹은 그 회로 기판)의 크기에 맞춘 사이즈로 절단된 인쇄 용지 모양의 시트 기판이나 유리 기판, 금속판이어도 된다.
다음에, TFT의 제조 방법에 대해 설명한다. TFT의 구조는, 보텀 게이트형 구조와 톱 게이트형 구조로 대별되지만, 본 제1 실시 형태에서는, 보텀 게이트형 구조의 TFT의 제조 공정에 대해 설명하며, 톱 게이트형 구조의 TFT의 제조 공정의 설명을 생략한다. 또, 보텀 게이트형 구조의 TFT는, 보텀 콘택트형과 톱 콘택트형으로 분류되므로, 먼저, 보텀 콘택트형의 TFT의 제조 방법을 설명한 후, 톱 콘택트형의 TFT의 제조 방법을 설명한다.
(보텀 콘택트형의 TFT의 제조 방법에 대해)
도 3 및 도 4는, 보텀 콘택트형의 TFT의 제조 방법의 공정의 일례를 도시하는 순서도이고, 도 5A~도 5F 및 도 6A~도 6D는, 도 3 및 도 4에 도시하는 공정에 의해서 제조되는 TFT의 제조 경과 상태를 도시하는 단면도이다. 먼저, 도 3의 스텝 S1에서, 도 5A에 도시하는 것처럼, 제1 기판(P1)상에 박리층(50)을 형성한다. 예를 들면, 불소계의 재질 혹은 알칼리 용해 이형제(離形劑)(알칼리에 대해서 가용한 재료)를 제1 기판(P1)의 표면에 도포함으로써 박리층(50)을 형성해도 되고, 감광성 알칼리 용해막이 형성된 드라이 필름 레지스트(DFR)를 제1 기판(P1)에 라미네이트함으로써 박리층(50)을 형성해도 된다. 알칼리 용해 이형제로서는, 바인더 수지와 카르복실기의 혼합물 등을 들 수 있다. 이 박리층(50)은 적층 구조체가 제1 기판(P1)으로부터 박리하기 쉽게 하기 위한 것이다.
그리고 도 5B에 도시하는 것처럼, 제1 기판(P1)상에, 적층 구조체(52)를 형성한다(제1 공정). 이 적층 구조체(52)는 제1 기판(P1)상(박리층(50)상)에 소정의 두께로 퇴적된 금속계의 재료(Cu, Al, Mo, Au 등의 도전성의 재료)나 ITO(도전성의 재료)의 박막(제1 도전층)(52a)과, 제1 도전층(52a)의 위에 소정의 두께로 퇴적된 절연 재료(SiO2, Al2O3 등의 절연성의 재료)의 박막(기능층)(52b)과, 기능층(52b)의 위에 소정의 두께로 퇴적된 금속계의 재료(Cu, Al, Mo, Au 등의 도전성의 재료)나 ITO(도전성의 재료)의 박막(제2 도전층)(52c)으로 구성된다. 또한, 적층 구조체(52)를 구성하는 제1 도전층(52a)과 제2 도전층(52c)의 재료를 동(Cu)으로 하는 경우, 제1 기판(P1)의 재료도 동(Cu)으로 하여, 열팽창율을 같게 하는 것이 좋다.
따라서 먼저, 스텝 S2에서, 제1 기판(P1)(박리층(50))의 위에 제1 도전층(52a)을 형성(퇴적)한다. 그리고 스텝 S3에서, 제1 도전층(52a)의 위에 절연층인 기능층(52b)을 형성(퇴적)하고, 스텝 S4에서, 추가로 제2 도전층(52c)을 형성(퇴적)한다. 이것에 의해, 제1 기판(P1)상에 적층 구조체(52)가 형성된다. 이 제1 도전층(52a), 기능층(52b) 및 제2 도전층(52c)은, 상술한 도 1과 같은 성막 장치(10)를 이용함으로써 제1 기판(P1)상에 연속하여 형성된다. 또한, 제1 도전층(52a)은 소스 전극 및 드레인 전극의 전극층과, 소스 전극 및 드레인 전극에 부수하는 배선의 배선층으로서 기능하는 것이다. 또, 제2 도전층(52c)은 게이트 전극의 전극층과 게이트 전극에 부수하는 배선의 배선층으로서 기능하는 것이다. 여기서, TFT로서의 전기 특성(이동도(移動度), 온오프비, 리크 전류 등)을 양호한 것으로 하기 위해, 제1 도전층(52a)과 기능층(52b)의 계면(界面), 혹은 기능층(52b)과 제2 도전층(52c)의 계면은, 서브 미크론 이하의 오더로 평탄화되어 있는 것이 바람직하다. 그러기 위해서는, 제1 기판(P1)의 박리층(50)측의 표면도, 서브 미크론 이하의 오더로 평탄화되어 있는 것이 바람직하다.
그 후, 적층 구조체(52)가 형성된 제1 기판(P1)에 대해서, 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 도 5C에 도시하는 것처럼, 제2 도전층(52c)에 게이트 전극 및 그것에 부수하는 배선을 형성한다(제1 공정). 또한, 도 5C에서는, 게이트 전극만을 나타내고 있다.
이 포토리소그래픽법을 이용한 에칭 처리는 주지 기술이므로 간단하게 설명하면, 스텝 S5에서, 제2 도전층(52c)상에 포토레지스트층을 형성한다. 포토레지스트층의 형성은, 액체 레지스트를 롤러 인쇄 방식, 다이코트(die coat) 방식, 스프레이 방식 등으로 행하거나, 드라이 필름 레지스트(DFR)의 포토레지스트층을 제2 도전층(52c)상에 라미네이트하거나 함으로써 간단하게 실시할 수 있다. 그리고 스텝 S6에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴(게이트 전극 및 그것에 부수하는 배선 등의 패턴)을 노광하고, 스텝 S7에서, 현상을 행함(TMAH 등의 현상액에 제1 기판(P1)을 담금)으로써 자외선이 노광된 부분의 포토레지스트층을 제거한다. 이것에 의해, 포토레지스트층에 소정의 패턴(레지스트 이미지)이 형성된다. 그 다음에, 제1 기판(P1)의 세정, 건조 후의 스텝 S8에서, 적층 구조체(52)가 형성된 제1 기판(P1)을 부식액(예를 들면, 산화 제이철)에 침지(浸漬)함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 한 에칭 처리가 실시되어, 제2 도전층(52c)에 게이트 전극 및 그것에 부수하는 배선 등이 형성된다. 그리고 스텝 S9에서, 제2 도전층(52c)상에 있는 포토레지스트층을 박리하고, 제1 기판(P1)의 세정을 행한다. 이것에 의해, 도 5C에 도시하는 것 같은 적층 구조체(52)가 얻어진다. 또한, 제1 기판(P1)의 세정은 NaOH 등의 알칼리 세정액을 이용하여 세정해도 된다.
그리고 스텝 S10에서, 도 5D에 도시하는 것처럼, 적층 구조체(52)가 형성된 제1 기판(P1)의 표면측(적층 구조체(52)측)에 접착제를 도포함으로써, 접착층(54)을 형성한다. 이 접착층(54)은 제1 기판(P1)상에 형성된 적층 구조체(52)를 제2 기판(P2)에 전사(접착)시키기 쉽게 하기 위한 것이다. 이 접착제로서, 예를 들면, 드라이 라미네이트용 접착제, 자외선의 광 에너지에 반응하여 액체에서 고체로 변화하는 UV(자외선) 경화(硬化) 접착제, 또는 열경화 접착제를 이용해도 된다. 제1 실시 형태에서는, 드라이 라미네이트용 접착제를 이용하는 것으로 한다.
그리고 드라이 라미네이트용 접착제의 경우는, 제2 도전층(52c)이 제2 기판(P2)측에 위치하도록, 제1 기판(P1)과 제2 기판(P2)을 일시적으로 근접 또는 밀착시켜, 제1 기판(P1)상에 형성된 적층 구조체(52)를 제2 기판(P2)에 전사한다(제2 공정). 이 전사는, 상술한 도 2와 같은 라미네이터 장치(30)에 의해서 전사된다. 즉, 박리층(50), 적층 구조체(52) 및 접착층(54)이, 제1 기판(P1)의 표면측으로부터 상기의 순으로 적층된 제1 기판(P1)이 롤 모양으로 감겨진 것을, 라미네이터 장치(30)의 공급 롤(32)로서 이용함으로써, 제1 기판(P1)에 형성된 적층 구조체(52)를 제2 기판(P2)에 전사할 수 있다. 이때, 박리층(50)은 제2 기판(P2)측에는 전사되지 않고 제1 기판(P1)측에 남겨진 채로 된다.
자세하게 설명하면, 먼저, 도 5E에 도시하는 것처럼, 적층 구조체(52)상에 형성된 접착층(54)을 제2 기판(P2)의 표면에 접착시키고(스텝 S11), 도 5F에 도시하는 것처럼, 박리층(50)에 의해서 적층 구조체(52)를 제1 기판(P1)으로부터 박리시킨다(스텝 S12). 이것에 의해, 제1 기판(P1)상의 적층 구조체(52)가 제2 기판(P2)에 전사된다. 이 전사에 의해서, 적층 구조체(52)가 반전(反轉)된 상태로 제2 기판(P2)상에 형성된다. 즉, 적층 구조체(52)를 구성하는 제2 도전층(52c), 기능층(52b) 및 제1 도전층(52a)이, 제2 기판(P2)의 표면측으로부터 상기의 순으로 제2 기판(P2)상에 적층되게 되어, 제1 도전층(52a)이 드러난다. 라미네이터 장치(30)에 의해서 적층 구조체(52)가 전사된 제2 기판(P2)은, 회수 롤(40)에 의해서 권취된다. 또한, 박리층(50)이 제1 기판(P1)으로부터 벗겨져 제2 기판(P2)측에 전사되었을 경우는, 박리층(50)을 제거하고 제2 기판(P2)의 세정을 행한다. 제2 기판(P2)의 세정은, NaOH 등의 알칼리 세정액을 이용하여 세정해도 된다. 박리층(50)은 가용성이므로, 용매에 의해서 제1 도전층(52a)으로부터 제거된다.
그리고 회수 롤(40)을 공급 롤러로서 이용하여, 이 공급 롤러로부터 반출된 제2 기판(P2)에 대해서, 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 도 6A에 도시하는 것처럼, 제1 도전층(52a)에 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극에 부수하는 배선을 형성한다(제4 공정). 또한, 도 6A에서는, 소스 전극 및 드레인 전극만을 나타내고 있다.
포토리소그래픽법을 이용한 에칭 처리에 의한 소스 전극 등의 형성에 대해 간단하게 설명하면, 먼저, 도 4의 스텝 S13에서, 제2 기판(P2)의 표면측(제1 도전층(52a)측)에 포토레지스트층을 형성한다. 포토레지스트층은 스텝 S5에서 설명한 것처럼, 드라이 필름 레지스트(DFR)의 전사나 액체 레지스트의 도포 등에 의해서 형성된다. 그리고 스텝 S14에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴(소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극에 부수하는 배선 등의 패턴)을 노광하고, 스텝 S15에서, 현상을 행한다. 이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S16에서, 적층 구조체(52)가 형성된 제2 기판(P2)을 부식액(예를 들면, 산화 제이철 등)에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 하여 에칭 처리가 실시되어, 제1 도전층(52a)에 소스 전극 및 드레인 전극 등이 형성된다. 그리고 스텝 S17에서, 제1 도전층(52a)상에 있는 포토레지스트층을 박리하고, 제2 기판(P2)의 세정을 행한다. 이것에 의해, 도 6A에 도시하는 것 같은 적층 구조체(52)가 얻어진다.
소스 전극과 드레인 전극은, 그 바로 아래의 기능층(절연층)(52b)의 추가로 아래의 게이트 전극(제2 도전층(52c))에 대해서, 정밀하게 위치 맞춤(중첩)되어 있을 필요가 있다. 따라서 스텝 S14에서의 노광 공정에서 사용되는 노광 장치(묘화 장치)는, 도 3 중의 스텝 S5~S9의 게이트 전극 등 형성 공정에서, 게이트 전극과 함께 제1 기판(P1)상의 제2 도전층(52c)에 의해서 형성되는 얼라이먼트 마크를, 기능층(절연층)(52b)을 통해서, 혹은 직접적으로 광학 검출하는 얼라이먼트 센서와, 그 마크의 검출 위치에 기초하여, 스텝 S14에서 노광해야 할 소정 패턴(소스 전극, 드레인 전극, 및 부수하는 배선 등의 패턴)에 대응한 자외선과 제2 기판(P2)의 상대 위치 관계를 정밀하게 조정하는 기능을 구비하고 있다.
그리고 스텝 S18에서, 도 6B에 도시하는 것처럼, 제1 도전층(52a)의 소스 전극 및 드레인 전극에 Au 치환 도금 처리를 행한다(제4 공정). 이 치환 도금 처리에 의해 도포된 Au(금)(56)는, 소스 전극 및 드레인 전극과, 후술하는 반도체층의 접촉 계면의 저항을 낮추기(전자 이동도를 높이기)의 위한 것이다.
그 후, 스텝 S19에서, 도 6C에 도시하는 것처럼, 제2 기판(P2)의 위(제1 도전층(52a)의 위)에, 반도체(IGZO, ZnO 등)의 박막(반도체층)(58)을 형성한다(제4 공정). 그리고 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 도 6D에 도시하는 것처럼, 반도체층(58)을 가공한다(제4 공정). 즉, 스텝 S20에서, 반도체층(58)상에 포토레지스트층을 형성하고, 스텝 S21에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴을 노광하고, 스텝 S22에서 현상을 행한다. 이 노광 시에도, 얼라이먼트 센서에 의해서 얼라이먼트 마크를 검출하여, 반도체층(58) 중의 남겨야 할 부분이 드레인 전극과 소스 전극의 사이를 정밀하게 걸치도록, 자외선의 조사 위치가 정밀하게 위치 결정된다.
이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S23에서, 제2 기판(P2)을 부식액(예를 들면, 플루오르화(fluoride) 수소 등)에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 하여 에칭 처리가 실시되어, 반도체층(58)이 가공된다. 이것에 의해, 도 6D에 도시하는 것처럼, 적어도 소스 전극과 드레인 전극의 사이에 있는 반도체층(58)을 남기고, 그 이외의 불필요한 반도체층(58)을 제거할 수 있다. 그 후, 스텝 S24에서, 반도체층(58)상에 있는 포토레지스트층을 박리하고, 제2 기판(P2)의 세정을 행한다. 이러한 공정을 거침으로써, 제2 기판(P2)상에, 도 6D에 도시하는 것 같은 보텀 콘택트형의 TFT가 형성된다. 또한, 반도체층(58)은 유기 반도체나 산화물 반도체여도 된다. 이 경우는, 미리 레지스트에 의해 패터닝하여, 반도체의 액체 재료를 소스 전극과 드레인 전극의 사이(채널부)를 포함하는 영역에 선택적으로 도포한 후, 리프트 오프법을 이용하여, 소스 전극과 드레인 전극의 사이에 반도체층(58)을 형성해도 된다.
이상 설명한 공정 중, 적어도 도 3의 스텝 S1~스텝 S4의 공정(도 5A 및 도 5B)을 제1 기판(P1)의 공급 업자가 행하도록 하고, 공급 업자가 행한 공정보다 후의 공정을 전자 디바이스의 제조업자가 행하도록 해도 된다. 예를 들면, 공급 업자는, 도 3의 스텝 S1~스텝 S4의 공정을 행하고, 제조업자는 도 3의 스텝 S5~도 4의 스텝 S24의 공정(도 5C~도 6D)을 행해도 된다. 본 실시 형태에서는, 도 3의 스텝 S1~스텝 S4의 공정을 거쳐 제조된 제1 기판(P1)(적층 구조체(52)의 담지 기재)이, 중간 제품으로서 롤 모양으로 감겨진 상태, 또는 소정의 길이로 인쇄 용지 모양으로 절단된 상태로, 전자 디바이스의 제조업자에게 공급된다.
이와 같이, 예를 들면, 도 3의 스텝 S1~스텝 S4의 공정(진공 처리 장치를 필요로 하는 공정)을 제1 기판(P1)의 공급 업자가 행하고, 도 3의 스텝 S5~도 4의 스텝 S24의 공정(진공 처리 장치가 불필요한 공정)을 TFT(전자 디바이스)의 제조업자가 행함으로써, 전자 디바이스의 제조업자의 부담을 경감시킬 수 있어, 정밀도가 높은 전자 디바이스를 간단하게 제조할 수 있다. 즉, 정밀도가 높은 전자 디바이스를 제조하기 위해서는, 전자 디바이스를 구성하는 적어도 일부의 적층 구조체(52)를 진공 공간에서 성막할 필요가 있지만, 전자 디바이스의 제조업자는 진공 공간에서의 성막을 행하지 않아도 되므로, 전자 디바이스의 제조업자의 부담이 경감된다. 또, 전자 디바이스의 제조업자는, 적층 구조체(52)가 형성된 제1 기판(P1)을 이용하여, 전자 디바이스를 형성해 나가면 되기 때문에, 전자 디바이스의 수 및 배치를 임의로 결정하여 전자 디바이스를 제조할 수 있어, 전자 디바이스를 구성하는 박막 트랜지스터 등의 배치나 결선, 버스 라인 등의 설계의 자유도가 향상된다. 또, 전자 디바이스를 구성하는 모든 층의 성막에 필요한 다수의 진공 증착 장치나 도공(塗工) 장치, 혹은 스퍼터 장치 등을 가지지 않은 제조업자라도, 용이하게 고성능인 전자 디바이스를 제조할 수 있다.
(톱 콘택트형의 TFT의 제조 방법에 대해)
도 7 및 도 8은 톱 콘택트형의 TFT의 제조 방법의 공정의 일례를 도시하는 순서도이고, 도 9A~도 9D 및 도 10A~도 10C는, 도 7 및 도 8에 도시하는 공정에 의해서 제조되는 TFT의 제조 경과 상태를 도시하는 단면도이다. 먼저, 도 7의 스텝 S31에서, 도 9A에 도시하는 것처럼, 제1 기판(P1)상에 박리층(70)을 형성한다. 이 공정은, 도 3의 스텝 S1과 마찬가지이다.
그리고 도 9B에 도시하는 것처럼, 제1 기판(P1)상에, 적층 구조체(72)를 형성한다(제1 공정). 이 적층 구조체(72)는 제1 기판(P1)상(박리층(70)상)에 소정의 두께로 퇴적된 금속계의 재료(Cu, Al, Mo, Au 등의 도전성의 재료)나 ITO(도전성의 재료)의 박막(제1 도전층)(72a)과, 제1 도전층(72a)의 위에 소정의 두께로 퇴적된 반도체(IGZO, ZnO, 실리콘, 펜타센(pentacene) 등의 반도체 특성을 나타내는 재료)의 박막(반도체층)(72b1)과, 반도체층(72b1)의 위에 소정의 두께로 퇴적된 절연 재료(SiO2, Al2O3 등의 절연성의 재료)의 박막(절연층)(72b2)과, 절연층(72b2)의 위에 소정의 두께로 퇴적된 금속계의 재료(Cu, Al, Mo, Au 등의 도전성의 재료)나 ITO(도전성의 재료)의 박막(제2 도전층)(72c)으로 구성된다. 반도체층(72b1) 및 절연층(72b2)은, 기능층(72b)을 구성한다. 또한, 여기에서도, 제1 기판(P1)의 모재는, 성막시의 가열(100~300℃)을 고려하여, 내열성이 좋은 폴리이미드 수지, 극박 시트 유리, 혹은 극박의 금속박 시트(십수㎛~수백㎛의 두께로 압연한 동박, 스텐레스박, 알루미늄 박) 등으로 하면 된다. 또, 박리층(70)도, 앞의 도 3~도 6에서 설명한 박리층(50)과 마찬가지로, 불소계의 재질, 혹은 알칼리 용해 이형제, 무기 재료를 베이스로 한 이형제, 실리콘 이형제 등이 사용된다.
따라서 먼저, 스텝 S32에서, 제1 기판(P1)(박리층(70))의 위에 제1 도전층(72a)을 형성(퇴적)한다. 그리고 스텝 S33에서, 제1 도전층(72a)의 위에 반도체층(72b1)을 형성(퇴적)하고, 스텝 S34에서, 추가로 절연층(72b2)을 형성(퇴적)함으로써 기능층(72b)을 형성한다. 그 후, 스텝 S35에서, 기능층(72b)의 위에 제2 도전층(72c)을 형성(퇴적)한다. 이것에 의해, 제1 기판(P1)상에 적층 구조체(72)가 형성된다. 이 제1 도전층(72a), 반도체층(72b1), 절연층(72b2) 및 제2 도전층(72c)은, 상술한 성막 장치(10)를 이용함으로써 제1 기판(P1)상에 연속하여 형성된다. 또한, 제1 도전층(72a)은 소스 전극 및 드레인 전극의 전극층과, 소스 전극 및 드레인 전극에 부수하는 배선의 배선층으로서 기능하는 것이다. 또, 제2 도전층(72c)은 게이트 전극의 전극층과, 게이트 전극에 부수하는 배선의 배선층으로서 기능하는 것이다. 이상의 구성에 있어서, 제1 기판(P1)이나 제1 도전층(72a)을 금속계의 재료(예를 들면 Cu)로 했을 경우, 제1 도전층(72a)상에 반도체층(72b1)을 형성할 때, PET 등의 수지 필름의 유리 전이 온도보다도 훨씬 더 높은 온도(예를 들면 200℃ 이상)로 가열하는 것이 가능해서, 유기 반도체 재료나 산화물 반도체 재료 등의 배향(配向)(결정화)이 양호하게 행해져서, TFT의 전기 특성(예를 들면 이동도)을 비약적으로 향상시킬 수 있다. 아울러, 적어도 제1 도전층(72a)과 반도체층(72b1)의 계면 및 절연층(72b2)과 제2 도전층(72c)의 계면의 각각을, 서브 미크론 이하의 오더로 평탄화해 두는 것도, TFT의 전기 특성의 향상에 기여한다.
그 후, 적층 구조체(72)가 형성된 제1 기판(P1)에 대해서, 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 도 9C에 도시하는 것처럼, 제2 도전층(72c)에 게이트 전극 및 그것에 부수하는 배선을 형성한다(제1 공정). 또한, 도 9C에서는, 게이트 전극만을 나타내고 있다.
포토리소그래픽법을 이용한 에칭 처리에 의한 게이트 전극 등의 형성에 대해 간단하게 설명하면, 먼저, 스텝 S36에서, 제2 도전층(72c)상에 포토레지스트층을 형성한다. 포토레지스트층은, 도 3의 스텝 S5에서 설명한 것처럼, 드라이 필름 레지스트의 전사나 레지스트액의 도포 등에 의해서 형성된다. 그리고 스텝 S37에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴(게이트 전극 및 그것에 부수하는 배선 등의 패턴)을 노광하고, 스텝 S38에서, 현상을 행한다(TMAH 등의 현상액에 제1 기판(P1)을 담금). 이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S39에서, 적층 구조체(72)가 형성된 제1 기판(P1)을 부식액(예를 들면, 산화 제이철 등)에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 한 에칭 처리가 실시되어, 제2 도전층(72c)에 게이트 전극 등이 형성된다. 그리고 스텝 S40에서, 제2 도전층(72c)상에 있는 포토레지스트층을 박리하고, 제1 기판(P1)의 세정을 행한다. 이것에 의해, 도 9C에 도시하는 것 같은 적층 구조체(72)가 얻어진다. 또한, 제1 기판(P1)의 세정은, NaOH 등의 알칼리 세정액을 이용하여 세정해도 된다.
그리고 도 8의 스텝 S41에서, 도 9D에 도시하는 것처럼, 적층 구조체(72)가 형성된 제1 기판(P1)의 표면측(적층 구조체(72)측)에 접착제를 도포함으로써, 접착층(74)을 형성한다.
그 다음에, 제2 도전층(72c)이 제2 기판(P2)측에 위치하도록, 제1 기판(P1)과 제2 기판(P2)을 일시적으로 근접 또는 밀착시켜서, 제1 기판(P1)상에 형성된 적층 구조체(72)를 제2 기판(P2)에 전사한다(제2 공정). 이 전사는 상술한 라미네이터 장치(30)에 의해서 전사된다. 즉, 박리층(70), 적층 구조체(72) 및 접착층(74)을, 제1 기판(P1)의 표면측으로부터 상기의 순으로 적층한 제1 기판(P1)이, 라미네이터 장치(30)의 공급 롤(32)에 롤 모양으로 감겨진 상태로 세트된다. 라미네이터 장치(30)에 의해서, 제1 기판(P1)에 형성된 적층 구조체(72)를 제2 기판(P2)에 전사할 수 있다. 이때, 적층 구조체(72)를 제1 기판(P1)으로부터 벗겨지기 쉽게 하기 위한 박리층(70)은, 제2 기판(P2)측에는 전사되지 않고 제1 기판(P1)측에 남겨진 채로 된다.
먼저, 도 10A에 도시하는 것처럼, 적층 구조체(72)상에 형성된 접착층(74)을 제2 기판(P2)의 표면에 접착시키고(스텝 S42), 도 10B에 도시하는 것처럼, 박리층(70)에 의해서 적층 구조체(72)를 제1 기판(P1)으로부터 박리시킨다(스텝 S43). 이것에 의해, 제1 기판(P1)상의 적층 구조체(72)가 제2 기판(P2)에 전사된다. 이 전사에 의해서, 적층 구조체(72)가 반전된 상태로 제2 기판(P2)상에 형성된다. 즉, 적층 구조체(72)를 구성하는 제2 도전층(72c), 기능층(72b) 및 제1 도전층(72a)이, 제2 기판(P2)의 표면측으로부터 상기의 순으로 제2 기판(P2)상에 적층되게 되어, 제1 도전층(72a)이 드러난다. 라미네이터 장치(30)에 의해서 적층 구조체(72)가 전사된 제2 기판(P2)은, 회수 롤(40)에 의해서 권취된다. 또한, 박리층(70)이 제1 기판(P1)으로부터 벗겨져 제2 기판(P2)측에 전사되었을 경우는, 박리층(70)을 제거하고 제2 기판(P2)의 세정을 행한다. 박리층(70)은 가용성이므로, 용매에 의해서 제1 도전층(72a)으로부터 제거된다.
그리고 회수 롤(40)을 공급 롤러로서 이용하여, 이 공급 롤러로부터 반출된 제2 기판(P2)에 대해서, 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 도 10C에 도시하는 것처럼, 제1 도전층(72a)에 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극에 부수하는 배선을 형성한다(제4 공정). 또한, 도 10C에서는, 소스 전극 및 드레인 전극만을 나타내고 있다.
포토리소그래픽법을 이용한 에칭 처리에 의한 소스 전극 등의 형성에 대해 간단하게 설명하면, 먼저, 스텝 S44에서, 제2 기판(P2)의 표면측(제1 도전층(72a)측)에 포토레지스트층을 형성한다. 포토레지스트층은, 도 3의 스텝 S5에서 설명한 것처럼, 드라이 필름 레지스트나 도포 등에 의해서 형성된다. 그리고 스텝 S45에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴(소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극에 부수하는 배선 등의 패턴)을 노광하고, 스텝 S46에서, 현상을 행한다. 이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S47에서, 적층 구조체(72)가 형성된 제2 기판(P2)을 부식액(예를 들면, 산화 제이철 등)에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 하여 에칭 처리가 실시되어, 제1 도전층(72a)에 소스 전극 및 드레인 전극 등이 형성된다. 그리고 스텝 S48에서, 제1 도전층(72a)상에 있는 포토레지스트층을 박리하고, 제2 기판(P2)의 세정을 행한다. 이러한 공정을 거침으로써, 제2 기판(P2)상에, 도 10C에 도시하는 것 같은 톱 콘택트형의 TFT가 형성된다. 또한, 제2 기판(P2)의 세정은, NaOH 등의 알칼리 세정액을 이용하여 세정해도 된다.
이상 설명한 공정 중, 적어도 도 7의 스텝 S31~스텝 S35의 공정(도 9A 및 도 9B)을 제1 기판(P1)의 공급 업자가 행하도록 하고, 공급 업자가 행한 공정보다 후의 공정을 전자 디바이스의 제조업자가 행하도록 해도 된다. 예를 들면, 공급 업자는, 도 7의 스텝 S31~스텝 S35의 공정을 행하고, 제조업자는, 도 7의 스텝 S36~도 8의 스텝 S48의 공정(도 9C~도 10C)을 행해도 된다.
이와 같이, 예를 들면, 도 7의 스텝 S31~스텝 S35의 공정을 제1 기판(P1)의 공급 업자가 행하고, 도 7의 스텝 S36~도 8의 스텝 S48의 공정을 TFT(전자 디바이스)의 제조업자가 행함으로써, 전자 디바이스의 제조업자의 부담을 경감시킬 수 있어, 정밀도가 높은 전자 디바이스를 간단하게 제조할 수 있다. 즉, 정밀도가 높은 전자 디바이스를 제조하기 위해서는, 전자 디바이스를 구성하는 적어도 일부의 적층 구조체(72)를 진공 공간에서 성막할 필요가 있지만, 전자 디바이스의 제조업자는 진공 공간에서의 성막을 행하지 않아도 되므로, 전자 디바이스의 제조업자의 부담이 경감된다. 또, 전자 디바이스의 제조업자는, 적층 구조체(72)가 형성된 제1 기판(P1)을 이용하여, 전자 디바이스를 형성해 나가면 되므로, 전자 디바이스의 수 및 배치를 임의로 결정하여 전자 디바이스를 제조할 수 있어, 전자 디바이스를 구성하는 박막 트랜지스터 등의 배치나 결선, 버스 라인 등의 설계의 자유도가 향상된다. 또, 전자 디바이스를 구성하는 모든 층의 성막에 필요한 다수의 진공 증착 장치나 도공 장치, 혹은 스퍼터 장치 등을 가지지 않은 제조업자라도, 용이하게 고성능인 전자 디바이스를 제조할 수 있다. 본 실시 형태에서도, 도 7의 스텝 S31~스텝 S35의 공정을 거쳐 제조된 제1 기판(P1)(적층 구조체(72)의 담지 기재)은, 중간 제품으로서 롤 모양으로 감겨진 상태, 또는 소정의 길이로 인쇄 용지 모양으로 절단된 상태로, 전자 디바이스의 제조업자에게 공급된다.
［제1 실시 형태의 변형예］
상기 제1 실시 형태는, 이하의 변형예도 가능하다.
(변형예 1) 변형예 1에서는, 톱 콘택트형의 TFT의 제조에 대해서, 포토리소그래픽법을 이용한 에칭 처리를 실시하면서 적층 구조체를 형성한다고 하는 것이다. 도 11 및 도 12는, 본 변형예 1에 있어서의 톱 콘택트형의 TFT의 제조 방법의 공정의 일례를 도시하는 순서도이고, 도 13A~도 13F 및 도 14A~도 14F는, 도 11 및 도 12에 도시하는 공정에 의해서 제조되는 TFT의 제조 경과 상태를 도시하는 단면도이다. 먼저, 도 11의 스텝 S61에서, 도 13A에 도시하는 것처럼, 제1 기판(P1)상에 박리층(80)을 형성한다. 이 박리층(80)의 형성 공정은, 도 3의 스텝 S1과 마찬가지이다.
그 다음에, 스텝 S62에서, 도 13B에 도시하는 것처럼, 제1 기판(P1)상(박리층(80)의 위)에 소정의 두께로 퇴적된 절연 재료(SiO2, Al2O3 등)의 박막(절연층)(82)을 형성한다. 이 절연층(82)은 상술한 성막 장치(10)를 이용함으로써 제1 기판(P1)상에 형성된다. 이 절연층(82)은 패시베이션으로서의 기능을 가지고, 에칭 스톱퍼로서의 기능도 겸해도 된다.
그리고 스텝 S63에서, 도 13C에 도시하는 것처럼, 제1 기판(P1)상(절연층(82)의 위)에 소정의 두께로 퇴적된 금속계의 재료(Cu, Al, Mo 등의 도전성의 재료)의 박막(제1 도전층)(84A)을 형성한다(제1 공정). 이 제1 도전층(84a)은 소스 전극 및 드레인 전극의 전극층과, 소스 전극 및 드레인 전극에 부수하는 배선의 배선층으로서 기능하는 것이다. 이 제1 도전층(84a)은 상술한 성막 장치(10)를 이용함으로써 제1 기판(P1)상에 형성된다.
그 후, 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 도 13D에 도시하는 것처럼, 제1 도전층(84a)에 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극에 부수하는 배선을 형성한다(제1 공정). 이때, 에칭 스톱퍼로서도 기능하는 절연층(82)에 의해서, 박리층(80)의 에칭이 방지된다. 또한, 도 13D에서는, 소스 전극 및 드레인 전극만을 나타내고 있다.
포토리소그래픽법을 이용한 에칭 처리에 의한 소스 전극 등의 형성에 대해 간단하게 설명하면, 먼저, 스텝 S64에서, 제1 도전층(84a)상에 포토레지스트층을 형성한다. 포토레지스트층은, 도 3의 스텝 S5에서 설명한 것처럼, 드라이 필름 레지스트나 도포 등에 의해서 형성된다. 그리고 스텝 S65에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴(소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극에 부수하는 배선 등의 패턴)을 노광하고, 스텝 S66에서, 현상을 행한다. 이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S67에서, 제1 도전층(84a)이 형성된 제1 기판(P1)을 부식액(예를 들면, 산화 제이철 등)에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 하여 에칭 처리가 실시되어, 제1 도전층(84a)에 소스 전극 및 드레인 전극 등이 형성된다. 그리고 스텝 S68에서, 제1 도전층(84a)상에 있는 포토레지스트층을 박리하고, 제1 기판(P1)의 세정을 행한다.
그리고 스텝 S69에서, 도 13E에 도시하는 것처럼, 제1 기판(P1)의 위(제1 도전층(84a)의 위)에, 소정의 두께로 퇴적된 반도체(IGZO, ZnO 등)의 박막(반도체층)(84b1)을 형성한다(제1 공정). 이 반도체층(84b1)은 상술한 성막 장치(10)를 이용함으로써 제1 기판(P1)상에 형성된다. 그 다음에, 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 도 13F에 도시하는 것처럼, 반도체층(84b1)을 가공한다(제1 공정). 즉, 스텝 S70에서, 반도체층(84b1)상에 포토레지스트층을 형성한다. 포토레지스트층은, 도 3의 스텝 S5에서 설명한 것처럼, 드라이 필름 레지스트나 도포 등에 의해서 형성된다. 그리고 스텝 S71에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴을 노광하고, 스텝 S72에서, 현상을 행한다. 이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S73에서, 제1 기판(P1)을 부식액(예를 들면, 플루오르화 수소 등)에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 하여 에칭 처리가 실시되어, 반도체층(84b1)이 가공된다. 이것에 의해, 도 13F에 도시하는 것처럼, 적어도 소스 전극과 드레인 전극의 사이에 있는 반도체층(84b1)을 남기고, 그 이외의 불필요한 반도체층(84b1)을 제거할 수 있다. 그리고 스텝 S74에서, 포토레지스트층을 박리하고, 제1 기판(P1)의 세정을 행한다.
그 후, 도 12의 스텝 S75에서, 도 14A에 도시하는 것처럼, 제1 기판(P1)의 표면측(반도체층(84b1)측)에, 소정의 두께로 퇴적된 절연 재료(SiO2, Al2O3 등)의 박막(절연층)(84b2)을 형성한다(제1 공정). 이 절연층(84b2)은 상술한 성막 장치(10)를 이용함으로써 제1 기판(P1)상에 형성된다. 이 반도체층(84b1) 및 절연층(84b2)은, 기능층(84b)을 구성한다.
그리고 스텝 S76에서, 도 14B에 도시하는 것처럼, 제1 기판(P1)의 위(절연층(84b2)의 위)에, 소정의 두께로 퇴적된 금속계의 재료(Cu, Al, Mo 등의 도전성의 재료)의 박막(제2 도전층)(84c)을 형성한다. 이 제2 도전층(84c)은 상술한 성막 장치(10)를 이용함으로써 제1 기판(P1)상에 형성된다. 제2 도전층(84c)은 게이트 전극의 전극층과, 게이트 전극에 부수하는 배선의 배선층으로서 기능하는 것이다. 이 제1 도전층(84a), 기능층(84b) 및 제2 도전층(84c)으로, 적층 구조체(84)가 구성된다.
그 다음에, 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 도 14C에 도시하는 것처럼, 제2 도전층(84c)에 게이트 전극과 그것에 부수하는 배선을 형성한다(제1 공정). 또한, 도 14C에서는, 게이트 전극만을 나타내고 있다. 도 14C에 도시하는 공정에서는, 제2 도전층(84c)이 형성된 제1 기판(P1)에 대해서, 게이트 전극과 그것에 부수하는 배선을 형성하기 위한 포토리소그래픽법을 이용한 에칭 처리를 실시한다. 이것에 의해, 제1 기판(P1)상에 TFT가 형성된다.
포토리소그래픽법을 이용한 에칭 처리에 의한 게이트 전극 등의 형성에 대해 간단하게 설명하면, 먼저, 스텝 S77에서, 제2 도전층(84c)상에 포토레지스트층을 형성한다. 포토레지스트층은, 도 3의 스텝 S5에서 설명한 것처럼, 드라이 필름 레지스트나 도포 등에 의해서 형성된다. 그리고 스텝 S78에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴(게이트 전극 및 그것에 부수하는 배선 등의 패턴)을 노광하고, 스텝 S79에서, 현상을 행한다. 이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S80에서, 제1 기판(P1)을 부식액(예를 들면, 산화 제이철 등)에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 한 에칭 처리가 실시되어, 제2 도전층(84c)에 게이트 전극 및 그것에 부수하는 배선 등이 형성된다. 그리고 스텝 S81에서, 제2 도전층(84c)상에 있는 포토레지스트층을 박리하고, 제1 기판(P1)의 세정을 행한다. 도 11의 스텝 S63~도 12의 스텝 S81의 공정을 거침으로써 제1 기판(P1)상에 적층 구조체(84)가 형성된다.
그리고 스텝 S82에서, 도 14D에 도시하는 것처럼, 적층 구조체(84)가 형성된 제1 기판(P1)상, 즉, 제2 도전층(84c)상에 접착제를 도포함으로써, 접착층(86)을 형성한다. 이 접착층(86)은 제1 기판(P1)상에 형성된 적층 구조체(84)를 제2 기판(P2)에 전사(접착)시키기 쉽게 하기 위한 것이다. 이 접착제로서, 예를 들면, UV 경화 수지를 이용해도 된다. 이 경우는, 접착층(86)을 형성한 후에 자외선을 접착층(86)에 조사한다.
그 다음에, 스텝 S83에서, 제2 도전층(84c)이 제2 기판(P2)측에 위치하도록, 제1 기판(P1)과 제2 기판(P2)을 일시적으로 근접 또는 밀착시켜, 도 14E에 도시하는 것처럼, 제1 기판(P1)상에 형성된 적층 구조체(84)를 제2 기판(P2)에 전사한다(제2 공정). 이 전사는 상술한 라미네이터 장치(30)에 의해서 전사된다. 즉, 박리층(80), 절연층(82), 적층 구조체(84) 및 접착층(86)이, 제1 기판(P1)의 표면측으로부터 상기의 순으로 적층된 제1 기판(P1)이 롤 모양으로 감겨진 것을, 라미네이터 장치(30)의 공급 롤(32)로서 이용함으로써, 제1 기판(P1)에 형성된 적층 구조체(84)를 제2 기판(P2)에 전사할 수 있다. 이것에 의해, 적층 구조체(84)가 반전된 상태로 제2 기판(P2)상에 형성된다. 즉, 적층 구조체(84)를 구성하는 제2 도전층(84c), 기능층(84b), 제1 도전층(84a)이, 제2 기판(P2)의 표면측으로부터 상기의 순으로 제2 기판(P2)상에 적층되게 된다. 이때, 박리층(80)은 제2 기판(P2)측에는 전사되지 않고 제1 기판(P1)측에 남겨진 채로 된다. 라미네이터 장치(30)에 의해서 적층 구조체(84)가 전사된 제2 기판(P2)은, 회수 롤(40)에 의해서 권취된다. 이러한 공정을 거침으로써, 제2 기판(P2)상에, 도 14E에 도시하는 것 같은 톱 콘택트형의 TFT가 형성된다.
또한, 제2 기판(P2)상에 적층 구조체(84), 즉, TFT를 전사한 후에, 포토리소그래픽법을 이용한 에칭 처리를 실시함으로써, 도 14F에 도시하는 것처럼, 절연층(82)을 가공해도 된다(제4 공정). 이 도 14F에 도시하는 공정에 의해, 적어도 소스 전극과 드레인 전극의 사이에 있는 절연층(82)이 남고, 그 이외의 불필요한 절연층(82)이 제거된다.
이상 설명한 공정 중, 적어도 도 11의 스텝 S61~도 12의 스텝 S81의 공정(도 13A~도 14C)에 도시하는 공정을 제1 기판(P1)의 공급 업자가 행하도록 하고, 공급 업자가 행한 공정보다 후의 공정을 전자 디바이스의 제조업자가 행하도록 해도 된다. 예를 들면, 공급 업자는, 도 11의 스텝 S61~도 12의 스텝 S82의 공정을 행하고, 제조업자는 도 12의 스텝 S83의 공정(도 14E)을 실시해도 된다.
이와 같이, 예를 들면, 도 11의 스텝 S61~도 12의 스텝 S82의 공정을 제1 기판(P1)의 공급 업자가 행하고, 적어도 도 12의 스텝 S83의 공정을 전자 디바이스의 제조업자가 행함으로써, 전자 디바이스의 제조업자의 부담을 경감시킬 수 있어, 정밀도가 높은 전자 디바이스를 제조할 수 있다.
(변형예 2) 상기 변형예 1에 있어서는, 박리층(80)과 제1 도전층(84a)의 사이에, 절연층(82)을 형성하도록 했지만, 변형예 2에 있어서는, 절연층(82)을 형성하지 않는다. 즉, 본 변형예 2에서는, 도 11의 스텝 S62의 공정을 행하지 않는다. 따라서 도 11의 스텝 S61의 공정을 거치면 스텝 S63의 공정을 행한다. 예를 들면, 패시베이션층을 마련하지 않아도 되고, 박리층(80)이 에칭될 우려가 없는 경우는, 절연층(82)을 박리층(80)과 제1 도전층(84a)의 사이에 마련하지 않아도 된다. 또한, 이 경우는 절연층(82)을 원래 형성하지 않기 때문에, 도 14F와 같이 절연층(82)에, 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 절연층(82)을 가공할 필요도 없다.
(변형예 3) 또, 제1 기판(P1)의 공급 업자는, 얼라이먼트 마크 Ks가 형성된 제1 기판(P1)을, 제조업자에게 제공해도 된다. 이 얼라이먼트 마크 Ks란, 기판상의 노광 영역 W에 노광되는 소정의 패턴과 기판을 상대적으로 위치 맞춤(얼라이먼트)하기 위한 기준 마크이다. 이 얼라이먼트 마크 Ks를 현미경이 부착된 촬상 장치에 의해서 광학적으로 검출함으로써, 기판의 위치(기판의 긴 길이 방향의 위치, 짧은 길이 방향의 위치, 기울기 상태), 혹은 기판의 면 내에서의 왜곡 상태를 검출할 수 있다. 이 얼라이먼트 마크 Ks는, 예를 들면, 기판의 폭 방향의 양단(兩端)측에, 기판의 긴 길이 방향(긴방향)을 따라서 일정 간격으로 형성되어 있다.
예를 들면, 제1 기판(P1)의 공급 업자는, 도 5B 혹은 도 9B에 도시하는 것처럼, 제1 기판(P1)상에 적층 구조체(52)(72)를 형성하면, 도 15에 도시하는 것처럼, 포토리소그래픽법을 이용한 에칭 처리를 실시하여, 제2 도전층(52c)(72c)에 얼라이먼트 마크 Ks를 형성하도록 해도 된다(제3 공정). 그리고 얼라이먼트 마크 Ks가 형성된 제1 기판(P1)을 이용하여, 도 5C(도 9C) 이후의 공정을 행하도록 해도 된다. 이 경우는, 전사에 의해 제1 도전층(52a)(72a)이 제2 기판(P2)의 표면측이 되고, 제2 도전층(52c)(72c)이 제2 기판(P2)의 심부(深部)측이 되므로, 형성한 얼라이먼트 마크 Ks가 제1 도전층(52a)(72a)에 의해서 숨어 버린다. 따라서 전사 후(예를 들면, 소스 전극 및 드레인 전극을 형성할 때), 포토리소그래픽법을 이용한 에칭 처리에 의해서, 도 16에 도시하는 것처럼, 얼라이먼트 마크 Ks와 대향하는 영역의 제1 도전층(52a)(72a)을 제거함으로써 창부(90)를 마련하도록 해도 된다. 또, 얼라이먼트 마크 Ks와 대향하는 영역에는 제1 도전층(52a)(72a)을 형성하지 않도록 함으로써 창부(90)를 마련해도 된다. 이것에 의해, 얼라이먼트 마크 Ks와 대향하는 영역의 제1 도전층(52a)(72a)을 제거하는 수고를 줄일 수 있다. 또한, 기능층(52b)(72b)은 투과성이 있는 재료로 구성되어 있으므로, 얼라이먼트 마크 Ks를 현미경 등의 광학적인 얼라이먼트계로 촬상할 수 있지만, 기능층(52b)(72b)이 비투과성의 재료로 구성되어 있는 경우는, 기능층(52b)(72b)에도 창부(90)를 마련하는 것이 좋다. 또한, 창부(90)란, 얼라이먼트 마크 Ks를 촬상하기 위해서 형성된 개구부이다. 또, 얼라이먼트 마크 Ks를 제1 도전층(52a)(72a)에 형성하고, 창부(90)를 제2 도전층(52c)(72c)에 형성해도 된다.
또, 제1 도전층(52a)(72a)을 형성했을 때, 포토리소그래픽법을 이용한 에칭 처리를 이용하여, 제1 도전층(52a)(72a)에 얼라이먼트 마크 Ks 또는 창부(90)를 형성하고, 제2 도전층(52c)(72c)을 형성했을 때, 포토리소그래픽법을 이용한 에칭 처리를 이용하여, 제2 도전층(52c)(72c)에 창부(90) 또는 얼라이먼트 마크 Ks를 형성해도 된다. 특히, 상기 변형예 1 및 2에서는, 포토리소그래픽법을 이용한 에칭 처리를 실시하면서 적층 구조체(84)를 형성해 가므로, 적층 구조체(84)의 형성중에, 얼라이먼트 마크 Ks 및 창부(90)도 함께 형성해도 된다.
또, 제1 기판(P1)의 공급 업자가, 전자 디바이스용의 회로 기판상에 있어서의 디바이스 영역 내의 배선 패턴(예를 들면, 어스 버스 라인, 전원 버스 라인 등의 큰 패턴의 형상, 배치, 치수 등의 아트워크(artwork))을 미리 파악하고 있는 경우는, 포토리소그래픽법을 이용한 에칭 처리에 의해서, 제1 도전층(52a)(72a) 또는 제2 도전층(52c)(72c)에 얼라이먼트 마크 Ks나 창부(90)를 형성함과 동시에, 그러한 배선 패턴을 형성해도 된다. 추가로, 제1 기판(P1)의 공급 업자가, 배선 패턴과 함께 반도체 소자(TFT)가 형성되는 영역(혹은 TFT가 전혀 형성되지 않는 영역)을 미리 파악하고 있는 경우는, TFT가 형성되는 영역에 기능층(52b)(72b)으로서의 반도체층을 선택적으로 퇴적하고, TFT가 전혀 형성되지 않는 영역에는 기능층(52b)(72b)으로서의 절연층을 선택적으로 퇴적시켜도 된다. 이 경우, 기능층(52b)(72b)의 전체의 두께를 가능한 한 균일하게 하기 위해서, 반도체층과 절연층은 거의 같은 두께가 되도록 조정해도 된다.
(변형예 4) 도 17은 변형예 4에 있어서의 라미네이터 장치(30A)의 구성을 도시하는 도면이다. 또한, 변형예 4에 있어서는, 상기 제1 실시 형태와 마찬가지의 구성에 대해서는, 동일한 부호를 부여하고, 그 설명을 생략한다. 변형예 4에 있어서는, 가이드 롤러(GR6) 대신에, 가이드 롤러(GR6)보다 반경이 큰 가이드 롤러(GR6a)를 마련하고 있다. 라미네이터 장치(30A)에는, 가이드 롤러(GR6a)에 감긴 제2 기판(P2)에 대해서 열에 의해서 경화하는 열경화 접착제를 도포하는 다이코터 헤드(DCH, Die coater head)가 마련되어 있다. 즉, 변형예 4에서는 제1 기판(P1)측이 아니라, 제2 기판(P2)측에 접착제를 도포함으로써 접착층(54)(74)을 형성한다. 따라서 제1 기판(P1)에는, 접착층(54)(74)이 마련되어 있지 않다. 다이코터 헤드(DCH)에 의해서 열경화 접착제가 도포되는 제2 기판(P2)상의 영역은, 가이드 롤러(GR6a)의 원주면으로 지지되고 있다. 이 다이코터 헤드(DCH)는 열경화 접착제를 제2 기판(P2)에 대해서 폭넓게 균등하게 도포한다. 이것에 의해, 압착 가열 롤러(36)에 의해서, 제1 기판(P1)상에 형성된 적층 구조체(52)(72)를, 제2 기판(P2)에 전사할 수 있다.
자세한 것은, 압착 가열 롤러(36)는 적층 구조체(52)(72)가, 제2 기판(P2)측에 위치하고, 또한 제2 기판(P2)상에 도포된 열경화 접착제와 접하도록, 제1 기판(P1)과 제2 기판(P2)을 양측 사이에 끼워 밀착시킴과 아울러 가열을 행한다. 이 가열에 의해서 열경화 접착제가 경화되므로, 접착층(54)(또는 74)이 형성되어, 적층 구조체(52)(72)와 제2 기판(P2)이 강고하게 접착되고, 제1 기판(P1)상에 형성된 적층 구조체(52)(72)가 제2 기판(P2)에 전사된다. 또한, 압착 가열 롤러(36)를 통과한 제1 기판(P1)과 제2 기판(P2)은 서로 떨어진다.
(변형예 5) 도 18은 변형예 5에 있어서의 라미네이터 장치(30b)의 구성을 도시하는 도면이다. 또한, 변형예 5에 있어서는, 상기 제1 실시 형태와 마찬가지의 구성에 대해서는, 동일한 부호를 부여하고, 그 설명을 생략한다. 변형예 5에 있어서는, 압착 가열 롤러(36) 대신에, 가열을 행하지 않고, 압착만을 행하는 압착 롤러(36b)를 마련하고, 가이드 롤러(GR6) 대신에, 가이드 롤러(GR6)보다 반경이 큰 가이드 롤러(GR6b)를 마련하고 있다. 이 압착 롤러(36b)는 롤러(R)와, 롤러(R)에 비해 반경이 큰 드럼(DRS)을 가진다. 따라서 롤러(R)와 드럼(DRS)에 의해서 사이에 껴 밀착된 제1 기판(P1)과 제2 기판(P2)은, 서로 포개진 상태로 드럼(DRS)의 원주면을 따라서 반송되고, 그 후, 가이드 롤러(GR7, GR8)에 의해서 서로 떨어진다. 제1 기판(P1)은 가이드 롤러(GR7)에 의해서 회수 롤(38)로 안내되고, 제2 기판(P2)은 가이드 롤러(GR8)에 의해서 회수 롤(40)로 안내된다.
라미네이터 장치(30b)에는, 가이드 롤러(GR6b)에 감긴 제2 기판(P2)에 대해서 UV광에 의해서 경화하는 UV 경화 접착제를 도포하는 다이코터 헤드(DCH1)가 마련되어 있다. 즉, 변형예 5에서는, 제1 기판(P1)측이 아니라, 제2 기판(P2)측에 접착제를 도포함으로써 접착층(54)(74)을 형성한다. 따라서 제1 기판(P1)에는, 접착층(54)(74)이 마련되어 있지 않다. 다이코터 헤드(DCH1)에 의해서 UV 경화 접착제가 도포되는 제2 기판(P2)상의 영역은, 가이드 롤러(GR6b)의 원주면으로 지지되고 있다. 이 다이코터 헤드(DCH1)는 UV 경화 접착제를 제2 기판(P2)에 대해서 폭넓게 균등하게 도포한다. 또, 라미네이터 장치(30b)에는, 압착 롤러(36b)에 의해서 압착된 제1 기판(P1)과 제2 기판(P2)이 떨어지기 전에, UV 경화 접착제에 대해서 UV(자외선)광을 조사하는 자외선 조사원(94)을 복수 개 가지는 조사 장치(UVS)가 마련되어 있다. 이것에 의해, 압착 롤러(36b)에 의해서, 제1 기판(P1)상에 형성된 적층 구조체(52)(72)를, 제2 기판(P2)에 전사할 수 있다.
자세한 것은, 압착 롤러(36b)의 롤러(R)와 드럼(DRS)은, 적층 구조체(52)(72)가, 제2 기판(P2)측에 위치하고, 또한 제2 기판(P2)상에 도포된 UV 경화 접착제와 접하도록, 제1 기판(P1)과 제2 기판(P2)을 양측 사이에 끼워 밀착시킨다. 그 후, 조사 장치(UVS)는 서로 포개진 상태로 드럼(DRS)에 감겨 반송되고 있는 제1 기판(P1) 및 제2 기판(P2)에 대해서 UV광을 조사한다. 이 UV광의 조사에 의해서 제1 기판(P1)과 제2 기판(P2)의 사이에 있는 UV 경화 접착제가 경화되므로, 접착층(54)(74)이 형성되어, 적층 구조체(52)(72)와 제2 기판(P2)이 강고하게 접착된다. 이 UV의 조사 후에, 제1 기판(P1)과 제2 기판(P2)이, 가이드 롤러(GR7, GR8)에 의해서 서로 떨어진다. 이것에 의해, 제1 기판(P1)상에 형성된 적층 구조체(52)(72)가 제2 기판(P2)에 전사된다.
［제2 실시 형태］
제2 실시 형태에 있어서는, 유기 EL 디스플레이의 화소 회로의 구체적인 제조 방법에 대해 설명한다. 도 19는 액티브 매트릭스 방식의 유기 EL 디스플레이의 1개의 발광 화소의 화소 회로의 일례를 도시하는 도면이고, 도 20은 도 19에 도시하는 화소 회로의 구체적인 구조를 도시하는 도면이다. 화소 회로는 TFT, 콘덴서(C) 및 유기 발광 다이오드(OLED：Organic Light Emitting Diode)를 가진다. TFT의 소스 전극(S) 및 드레인 전극(D)과 그것에 부수하는 배선(L1), 콘덴서(C)의 일방의 전극(C1) 및 OLED의 캐소드에 접속되는 화소 전극(E)은, 적층 구조체(100)의 제1 도전층(102)에 형성되어 있다. TFT의 게이트 전극(G)과 그것에 부수하는 배선(L2) 및 콘덴서(C)의 타방의 전극(C2)은, 적층 구조체(100)의 제2 도전층(104)에 형성되어 있다. 이 콘덴서(C)의 전극(C2)은, 그라운드(GND)(어스 라인)에 접속되어 있다. 또, 제1 도전층(102)에 형성된 배선(L1)과 제2 도전층(104)에 형성된 배선(L2)을 연결할 필요가 있는 지점에는, 무전해 도금 콘택터(M)가 마련되어 있다. 또한, 도 20에 있어서는, 제1 도전층(102)과, 제2 도전층(104)을 구별하기 위해, 편의상 제1 도전층(102)을 사선으로 도시하고 있다.
본 제2 실시 형태에서는, 톱 콘택트형의 TFT를 가지는 화소 회로의 제조 방법에 대해 설명한다. 도 21 및 도 22는, 화소 회로의 제조 방법의 공정의 일례를 도시하는 순서도이다.
먼저, 스텝 S101~스텝 S105의 공정을 거쳐서, 도 23에 도시하는 것처럼, 제1 기판(P1)의 표면측으로부터 차례로, 박리층(106), 제1 도전층(102), 반도체층(108), 절연층(110) 및 제2 도전층(104)을 제1 기판(P1)상에 형성한다. 이 스텝 S101~스텝 S105의 공정은, 도 7의 스텝 S31~스텝 S35의 공정과 동일하다. 말할 필요도 없지만, 반도체층(108) 및 절연층(110)은, 기능층(112)를 구성하고, 제1 도전층(102)과, 기능층(112)(반도체층(108) 및 절연층(110))과, 제2 도전층(104)은, 적층 구조체(100)를 구성한다. 본 제2 실시 형태에 있어서는, 제1 도전층(102) 및 제2 도전층(104)은 Cu(동)로 형성되고, 반도체층(108)은 산화물 반도체의 일종인 ZnO로 형성되고, 절연층(110)은 SiO2로 형성되어 있다.
그리고 포토리소그래픽법을 이용한 에칭 처리에 의해서, 도 24 및 도 25에 도시하는 것처럼, 제2 도전층(104)에 소정의 패턴(상술한 게이트 전극(G), 배선(L2) 및 콘덴서(C)의 전극(C2)의 패턴)을 형성한다. 또한, 도 24에 있어서는, 제2 도전층(104)에는, 게이트 전극(G) 및 배선(L2)만을 도시하고 있다. 또, 도 25에 있어서는, 제1 도전층(102)과 제2 도전층(104)을 구별하기 위해, 제1 도전층(102)을 사선으로 도시하고 있다.
포토리소그래픽법을 이용한 에칭 처리에 의한 게이트 전극 등의 형성에 대해 간단하게 설명하면, 먼저, 스텝 S106에서, 제2 도전층(104)상에 포토레지스트층을 형성한다. 그리고 스텝 S107에서, 도포된 포토레지스트층에 자외선을 이용하여 소정의 패턴(게이트 전극(G), 배선(L1) 및 전극(C2)의 패턴)을 노광하고, 스텝 S108에서, 현상을 행한다. 이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S109에서, 제1 기판(P1)을 산화 제이철의 부식액에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 한 에칭 처리가 실시되어, 제2 도전층(104)에 게이트 전극(G) 등이 형성된다. 그리고 스텝 S110에서, 포토레지스트층을 박리하고, 제1 기판(P1)의 세정을 행한다. 이 스텝 S106~스텝 S110의 공정은, 도 7의 스텝 S36~스텝 S40과 마찬가지이다. 이 에칭 처리에 의해서 제2 도전층(104)이 제거된 영역은, 기능층(112)이 노출되게 된다.
그 후, 스텝 S111에서, 제1 기판(P1)을 플루오르화 수소의 부식액에 침지함으로써, 도 24에 도시하는 것처럼 기능층(112)도 에칭(가공)하고 있다. 스텝 S109의 에칭 처리에 의해서 제2 도전층(104)이 제거된 영역은, 기능층(112)이 노출되게 되므로, 제2 도전층(104)이 제거된 영역의 기능층(112)이, 스텝 S111의 에칭 처리에 의해서 제거된다.
그 후, 스텝 S112에서, 적층 구조체(100)가 형성된 제1 기판(P1)의 표면측(제2 도전층(104)측)에 접착제를 도포함으로써 접착층(114)을 형성한다. 그리고 스텝 S113에서, 제2 도전층(104)이 제2 기판(P2)측에 위치하도록, 제1 기판(P1)과 제2 기판(P2)을 일시적으로 근접 또는 밀착시켜, 도 26에 도시하는 것처럼, 제1 기판(P1)에 형성된 적층 구조체(100)를 제2 기판(P2)에 전사한다. 이 전사는 라미네이터 장치(30)에 의해서 전사된다. 이 스텝 S112 및 스텝 S113의 공정은, 도 8의 스텝 S41~스텝 S43과 마찬가지이다.
그리고 포토리소그래픽법을 이용한 에칭 처리에 의해서, 도 27 및 도 28에 도시하는 것처럼, 제1 도전층(102)에 소정의 패턴(상술한 소스 전극(S) 및 드레인 전극(D), 배선(L1), 콘덴서(C)의 전극(C1) 및 화소 전극(E)의 패턴)을 형성한다. 또한, 도 27에 있어서는, 제1 도전층(102)에는, 소스 전극(S), 드레인 전극(D) 및 배선(L1)만을 도시하고 있다. 또, 도 28에 있어서는, 제1 도전층(102)과, 제2 도전층(104)을 구별하기 위해, 제1 도전층(102)을 사선으로 도시하고 있다.
포토리소그래픽법을 이용한 에칭 처리에 의한 소스 전극 등의 형성에 대해 간단하게 설명하면, 도 22의 스텝 S114에서, 제2 기판(P2)의 표면측(제1 도전층(102)측)에 포토레지스트층을 형성한다. 그리고 스텝 S115에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴(소스 전극(S), 드레인 전극(D), 배선(L1), 전극(C1) 및 화소 전극(E)의 패턴)을 노광하고, 스텝 S116에서, 현상을 행한다. 이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S117에서, 제2 기판(P2)을 산화 제이철의 부식액에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 하여 에칭 처리가 실시되어, 제1 도전층(102)에 소스 전극(S) 및 드레인 전극(D) 등이 형성된다. 이때, 무전해 도금 콘택터(M)를 형성하기 위한 콘택트 홀(H)의 개구 부분도 제1 도전층(102)에 형성된다. 그리고 스텝 S118에서, 제1 도전층(102)상에 있는 포토레지스트층을 박리하고, 제2 기판(P2)의 세정을 행한다. 이 스텝 S114~스텝 S118의 공정은, 콘택트 홀(H)을 형성하는 점 이외에는, 도 8의 스텝 S44~스텝 S48과 마찬가지이다.
그리고 포토리소그래픽법을 이용한 에칭 처리에 의해서, 도 29에 도시하는 것처럼, 콘택트 홀(H) 부분의 기능층(112)(반도체층(108) 및 절연층(110))을 에칭 한다. 즉, 스텝 S119에서, 제2 기판(P2)의 표면측(제1 도전층(102)측)에 포토레지스트층을 형성한다. 그리고 스텝 S120에서, 형성된 포토레지스트층에 자외선을 이용하여 소정의 패턴을 노광하고, 스텝 S121에서 현상을 행한다. 이것에 의해, 포토레지스트층에 소정의 패턴이 형성된다. 그 다음에, 스텝 S122에서, 제2 기판(P2)을 플루오르화 수소의 부식액에 침지함으로써, 소정의 패턴이 형성된 포토레지스트층을 마스크로 하여 에칭 처리가 실시되어, 콘택트 홀(H) 부분의 기능층(112)도 에칭한다. 이것에 의해, 콘택트 홀(H)이 완성된다.
그 후, 스텝 S123에서, 콘택트 홀(H) 부분에 무전해 도금 처리를 행하여, 도 30에 도시하는 것처럼, 예를 들면, Cu, Cr, NiP 등으로 구성된 무전해 도금 콘택터(M)를 형성하고, 제1 도전층(102)(배선(L1))과 제2 도전층(104)(배선(L2))을 전기적으로 접속한다. 그리고 스텝 S124에서, 제2 기판(P2)상에 있는 포토레지스트층을 박리하고, 제2 기판(P2)의 세정을 행한다. 이상과 같은 공정을 거쳐서, 도 20에 도시하는 것 같은 화소 회로를 제조할 수 있다.
또한, 상기 제1 실시 형태(변형예도 포함함) 및 상기 제2 실시 형태에서는, 포토리소그래픽법을 이용한 에칭 처리를 이용하여 박막을 가공하도록 했지만, 광 패터닝법을 이용한 가공 처리이면 뭐든지 된다. 광 패터닝법을 이용한 가공 처리로서는, 포토리소그래픽법을 이용한 에칭 처리 외에, 예를 들면, 적층 구조체(52)가 형성된 제1 기판(P1)을 특수한 액체 중에 침지시킨 상태에서, 자외선의 패턴광을 조사함으로써 제2 도전층(52c)의 위에 피복된 레지스트층을 에칭하는 수법이나, 고NA로 집광하는 레이저 빔의 스팟에 의해서 자외선의 패턴광을 조사함으로써 제2 도전층(52c)을 직접 제거(에칭)하는 애블레이션(ablation) 수법 등이 있다.
또, 상기 제1 실시 형태(변형예도 포함함) 및 상기 제2 실시 형태에서는, 보텀 게이트형 구조의 TFT를 예를 들어 설명했지만, 톱 게이트형 구조의 TFT여도 된다. 또, 제1 기판(P1)(담지 기재) 상에 형성되는 적층 구조체(52, 72) 등은, 박막 트랜지스터(TFT)로 한정되지 않고, 박막 다이오드(TFD)를 포함하는 전자 디바이스의 제조에도 유용하다. 추가로, 적층 구조체(52, 72) 등의 구성에 있어서, 상하의 제1 도전층과 제2 도전층의 사이에 끼워지는 기능층(52b)(72b)은 2층 이상의 박막이어도 된다. 예를 들면, 기능층(52b)(72b)이 제1 기능성막과 제2 기능성막의 적층으로 구성되는 경우, 제1 기능성막은 제1 기판(P1)상에서 디바이스 영역의 전체에 대응한 영역에 균등하게 성막하고, 제2 기능성막은 제1 기능성막상의 일부분의 영역에 선택적으로 성막해도 된다.
그런데, 상기 제1 실시 형태(변형예도 포함함) 및 상기 제2 실시 형태 등에 있어서, 제1 기판(P1)(금속박 등의 담지 기재)의 표면 중, 적층 구조체의 절연층 또는 반도체층이 적층되는 표면의 거칠기를, JIS 규격으로 정의되는 산술 평균 거칠기 Ra값(nm)으로 나타냈을 경우, 그 거칠기 Ra값은 적층되는 절연층(또는 반도체층)의 두께를 넘지 않는 범위로 정해진다. 그렇지만, TFT로서의 장기 안정 동작을 보증하기 위해서는, 제1 기판(P1)의 표면의 거칠기 Ra값은 200nm 이하(서브 미크론 이하), 추가로는 1nm~수십nm의 범위로 하는 것이 바람직하다. 거칠기 Ra값을 작게 할수록, TFT의 전기 특성인 전자 이동도, 온오프비, 리크 전류의 각 특성이 향상된다. 거칠기 Ra값을 1nm 미만으로 하는 것도 가능하지만, 실용적인 거칠기 Ra값으로서, 수nm 정도이면 된다. 그러한 거칠기 Ra값은 현재의 표면 처리(연마) 기술로 용이하게 얻어진다. 또, 제1 기판(P1)의 표면상에, 적층 구조체의 제1 도전층(52a, 72a, 84a, 102)을 성막하는 경우는, 제1 기판(P1)의 표면을 연마 처리 등으로 평탄화하는 대신에, 제1 기판(P1)의 표면에 평탄화막을 형성한 후, 그 평탄화막의 위에 박리층(50, 70, 80, 106), 제1 도전층(52a, 72a, 84a, 102)의 순으로 성막해도 된다. 평탄화막은 제1 기판(P1)의 표면의 오목부를 매립하여 요철을 완화시킴과 아울러, 강한 에칭 내성을 가져, 전사(라미네이트)시나 포스트 어닐시의 가열 처리에 있어서도 변성하지 않는 재료, 예를 들면, 산화 실리콘(SiO2)계의 습식 재료로 구성된다. 그러한 평탄화막의 재료로서, 스미토모 오사카 시멘트(주)제의 스미세파인(등록상표), 일본조달(주)제의 비스트레이터(등록상표), 고루코트(주)제의 고루코트(등록상표), 허니웰사나 히타치 화학(주) 등으로부터 판매되고 있는 평탄화 재료 SOG(Spin On Glass) 등이 사용된다.
［상기 각 실시 형태의 변형예］
상기 각 실시 형태(각 변형예도 포함함)는, 추가로, 이하와 같이 변형하는 것도 가능하다.
［변형예 1］
도 31은 앞의 도 1의 성막 장치(10)와 마찬가지로, 제1 기판(P1)상에 전자 디바이스용의 적층 구조체를 연속적으로 성막하는 성막 장치(10A)의 개략 구성을 나타낸다. 도 31의 성막 장치(10A)는 챔버(16), 진공 펌프(18), 성막용 회전 드럼(22), 성막용 회전 드럼(22)의 주위에 배치되고, 복수의 성막 원료(박막 원료)를 연속하여 퇴적하기 위한 복수의 기재(20A, 20B, 20C) 및 가이드 롤러(GR1~GR3)를 구비한다. 앞의 각 실시 형태나 변형예에서 설명한 것처럼, 제1 기판(P1)상에는, 도전층(금속막, ITO막 등), 절연층(유전체막)의 2층 구조체, 또는 그 2층 구조의 위에 반도체층을 성막한 3층 구조체가 형성된다. 이에, 성막용 회전 드럼(22)의 주위에 배치되는 기재(20A)는, 증착, 스퍼터링, 혹은 CVD 등에 의해 도전층을 성막하는 것으로 하고, 기재(20B)는 증착, 스퍼터링, 혹은 CVD 등에 의해 도전층의 위에 절연층을 성막하는 것으로 하고, 기재(20C)는 증착, 스퍼터링, 혹은 CVD 등에 의해 절연층의 위에 반도체층을 성막하는 것으로 한다. 또한, 제1 기판(P1)상에 도전층과 절연층의 2층 구조체를 형성하는 경우는, 기재(20C)에 의한 성막을 행하지 않게 하면 된다. 추가로, 작성해야 할 TFT의 구조에 따라서는, 기재(20B)와 기재(20C)의 배치를 바꿔 넣고, 도전층, 반도체층, 절연층의 순서로 성막을 행해도 된다.
이와 같이, 복수의 박막 재료의 기재(20A, 20B, 20C)에 의한 각 성막부를, 성막용 회전 드럼(22)의 주위에 차례로 배치함으로써, 회수 롤(14)로 감아 올려지는 제1 기판(P1)의 표면에는 원하는 적층 구조체가 한 번에 형성되기 때문에, 회수 롤(14)을 다른 성막 장치에 옮겨 걸 필요가 없어져, 생산성이 향상된다. 이 경우, 기재(20A)에 의한 성막부, 기재(20B)에 의한 성막부, 기재(20C)에 의한 성막부에서는, 같은 온도로 설정해 두는 것이 바람직하다. 또, 성막 장치(10A)로서, 예를 들면 국제 공개 제2013/176222호 팜플렛에 개시되어 있는 미스트 디포지션법(미스트 CVD법)을 편입시킨 것이라도 된다. 그 경우, 성막 재료의 기재는, 제1 기판(P1)의 표면에 분무되는 미스트 중에, 이온 상태, 또는 나노 입자 상태로 되어 함유된다. 추가로, 미스트의 분무 노즐과 제1 기판(P1)의 표면의 사이의 공간 중에, 고압 펄스 전원을 사용하여 비평형 상태의 대기압 플라스마를 발생시키면, 제1 기판(P1)의 온도가 200℃ 정도에서도, 미스트 CVD법에 의한 양호한 성막이 가능해져, 성막 레이트도 향상된다.
［변형예 2］
도 32는 앞의 도 9, 도 10에 의한 전사법의 변형예를 도시하는 개략도이며, 도 9, 도 10 중의 부호와 같은 부재(층, 막, 재료 등)에는 같은 부호를 부여하고 있다. 앞의 도 9의 예에서는, 도 9B에 도시하는 것처럼, 제1 기판(P1)상에, 박리층(70), 제1 도전층(72a), 반도체층(72b1), 절연층(72b2), 제2 도전층(72c)을 차례로 적층한 후에, 도 9C에 도시하는 것처럼, 제2 도전층(72c)을 에칭하여 게이트 전극을 형성했다. 도 32에 도시하는 제1 기판(P1)에도, 마찬가지로 박리층(70), 제1 도전층(72a), 반도체층(72b1), 절연층(72b2), 제2 도전층(72c)이 적층되지만, 본 변형예에서는, 반도체층(72b1)을 제1 도전층(72a)상에 균등하게 형성하는 것이 아니라, TFT의 채널부(소스 전극과 드레인 전극의 갭 부분)에 상당하는 국소적인 영역에 선택적으로 반도체층(72b1)을 형성한다. 이 경우, 제1 도전층(72a)상에 포토레지스트층을 형성하고, 포토리소그래픽법에 따라 반도체층(72b1)을 성막해야 할 영역에 레지스트층의 개구부를 형성하고, 그 개구부 내에 증착, 스퍼터링, CVD 등에 의해, 반도체 재료를 퇴적시키면 된다.
그 후, 도 32의 변형예에서는, 제1 도전층(72a)과 선택적으로 형성된 반도체층(72b1)을 균등하게 덮도록 절연층(72b2)이 성막되고, 추가로 절연층(72b2)의 위에 제2 도전층(72c)이 성막되고, 제2 도전층(72c)은 앞의 도 9C와 마찬가지로, 포토리소그래픽법을 이용한 에칭 처리에 의해서 게이트 전극(및 그것과 접속되는 배선)이 되도록 가공된다. 본 변형예에서는, 반도체층(72b1)을 TFT의 형성 영역으로 제한하여 선택적으로 성막할 수 있으므로, 반도체 재료의 사용량이 억제된다. 이와 같이 제1 기판(P1)상에 형성된 적층 구조체(72)를 제2 기판(P2)에 전사하는 경우, 앞의 도 9D에서는 제1 기판(P1)의 적층 구조체(72)의 표면에 접착층(74)을 도포했지만, 본 변형예에서는, 도 32에 도시하는 것처럼 제2 기판(P2)측에 접착층(74)을 형성한다. 본 변형예에 있어서의 제2 기판(P2)은, PET나 PEN 등의 시트 기판(P2a)의 표면에 폴리에틸렌(PE) 등에 의한 완충층(P2b)을 적층한 구성으로 하고, 완충층(P2b)의 표면에 실런트층(Silicon Sealant 등)(P2c)을 통해서 접착층(74)을 형성한다.
도 32에 도시하는 것처럼, 제1 기판(P1)측의 적층 구조체(72)가 선택적인 반도체층(72b1)이나 게이트 전극으로 형성되는 경우, 적층 구조체(72)의 제2 기판(P2)과 대향하는 면에는 요철이 생기기 때문에, 전사 시에 제2 기판(P2)과의 밀착이 불균일하게 되는 경우도 있다. 이에, 그러한 요철을 흡수하기 위해서, 완충층(P2b)이 마련된다. 완충층(P2b)으로서는, 안정성과 가소성을 가지는 것이 바람직하고, 전사 시에 열압착하는 경우에는 폴리에틸렌(PE) 등의 열가소성이 있는 재료가 좋다. 추가로, 본 변형예에서는, 완충층(P2b)상에 형성되는 접착층(74)은, 초산비닐수지, 에틸렌 초산비닐 공중합 수지를 주체로 한 합성 수지 에멀젼 타입의 접착제 EVA(Ethylene Vinyl Acetate)로 한다. 이러한 구성으로 함으로써, 요철이 있는 제1 기판(P1)측의 적층 구조체(72)는, 균열 등의 데미지를 받는 일 없이, 제2 기판(P2)측에 정밀하게 전사된다.
［변형예 3］
상기의 도 32와 같이, 접착층(74)(EVA)을 사용했을 경우, 양호한 전사가 가능해지지만, 제1 기판(P1)측의 적층 구조체(72)의 요철이 비교적 크면, 접착층(74)(EVA)의 경화 시에 생기는 내부 응력에 의해서, 경화 후의 접착층(74)(EVA) 중, 특히 적층 구조체(72)의 제2 도전층(72c)의 상부나 근방에 미세한 크랙이 생길 가능성이 있다. 이에, 도 32와 같이 제1 기판(P1)상에 적층 구조체(72)(제1 도전층(72a), 반도체층(72b1), 절연층(72b2), 제2 도전층(72c))를 형성한 후, 도 33에 도시하는 것처럼, 적층 구조체(72)의 위를 전체적으로 덮도록 평탄화막(FP)을 형성한다. 이 평탄화막(FP)은 적층 구조체(72)의 오목부를 매립하여 요철을 완화시킴과 아울러, 강한 에칭 내성을 가져, 전사(라미네이트) 시나 포스트어닐 시의 가열 처리에 있어서도 변성하지 않는 재료, 예를 들면, 산화 실리콘(SiO2)계의 습식 재료로 구성된다. 그러한 평탄화막(FP)의 재료로서, 스미토모 오사카 시멘트(주)제의 스미세파인(등록상표), 일본조달(주)제의 비스트레이터(등록상표), 고루코트(주)제의 고루코트(등록상표), 허니웰사나 히타치 화학(주) 등으로부터 판매되고 있는 평탄화 재료 SOG(Spin On Glass) 등이 사용된다. 그리고 평탄화막(FP)의 재료가 완전하게 건조된 후, 혹은 건조되는 도중에, 제2 기판(P2)상의 접착층(74)(EVA)에 평탄화막(FP)이 부착된 적층 구조체(72)를 압착 전사한다.
평탄화막(FP)은 무기 절연막(혹은 유기 절연막)이고, 라미네이트되는 접착층(74)(EVA)과 직접 접합함으로써, 접착층(74)(EVA)의 경화 시의 내부 응력에 기인한 크랙 발생을 저감시키는 작용을 가진다. 또한, 도 33에서는, 제1 기판(P1)상에 적층 구조체(72)를 형성한 후에, 그 위에 평탄화막(FP)의 습식 재료를 도공하는 것으로 했지만, 도 32와 같이, 제2 기판(P2)상에 접착층(74)(EVA)을 형성한 후, 그 접착층(74)(EVA)의 위에 평탄화막(FP)을 형성하고, 그 평탄화막(FP)이 건조되기 전에, 제1 기판(P1)상의 적층 구조체(72)를 평탄화막(FP)에 가열하면서 전사해도 된다. 또, 도 32, 도 33에 있어서, 제1 기판(P1)상에 형성되는 적층 구조체(72)는, 제1 기판(P1)측의 제1 도전층(72a)이 TFT의 소스 전극/드레인 전극 및 그것과 접속되는 배선이 되고, 제2 기판(P2)측의 제2 도전층(72c)이 TFT의 게이트 전극 및 그것과 접속되는 배선이 된다고 하여 설명했지만, 반대여도 된다. 즉, 제1 도전층(72a)을 TFT의 게이트 전극 및 그것과 접속되는 배선으로 하고, 제2 도전층(72c)을 TFT의 소스 전극/드레인 전극 및 그것과 접속되는 배선으로 해도 된다.
［제3 실시 형태］
도 34~도 36은, 앞의 도 23~도 30의 실시 형태에 의한 제조 방법의 일부를 개량한 전자 디바이스(TFT)의 제조 공정을 도시하는 도면이다. 따라서 도 34~도 36에 도시하는 각 부재(재료)에서 도 23~도 30 중의 각 부재(재료)와 같은 것에는, 도 23~도 30 중의 부호와 같은 부호를 부여하고 있다. 본 실시 형태에서는, 도 34A에 도시하는 것처럼, 제1 기판(P1)을 두께 수십㎛~수백㎛ 정도의 동(Cu)의 시트박판으로 하고, 그 표면에 박리층(106)을 사이에 두고 동(Cu)의 제1 도전층(102)을 전면(全面)에 적층한다. 이 제1 도전층(102)은 두께가 수십㎛ 이하로 압연된 동박을 박리층(106)상에 라미네이트하여 형성된다. 라미네이트 후의 제1 도전층(102)은, 그 두께를 감소시키면서, 표면의 산술 평균 거칠기 Ra값이 수nm~십수nm 정도가 되도록 랩핑된다.
다음에, 도 34B에 도시하는 것처럼, 제1 기판(P1)의 제1 도전층(102)의 위에, TFT의 게이트 절연막으로서 기능하는 절연층(110)을 형성한다. 이 절연층(110)은 전형적인 실리콘 산화막(SiO2)으로 하고, 제1 도전층(102)의 전면에 성막한 후, 에칭 등에 의해 TFT의 형성 영역 이외의 실리콘 산화막을 제거하는 방법, 또는 선택적인 성막에 의해서 처음부터 TFT의 형성 영역에만 실리콘 산화막을 증착하는 방법 등에 의해서 형성된다. 제1 기판(P1)도 제1 도전층(102)도, 내열성이 높은 동(Cu)이기 때문에, 진공 내에서 고온 성막할 수 있어, 실리콘 산화막의 평탄성(거칠기 Ra)을 양호하게 할 수 있다.
다음에, 도 34C에 도시하는 것처럼, 절연층(110)(SiO2)의 위에, 반도체층(108)을 형성한다. 여기서, 반도체층(108)은 인듐(Indium), 갈륨(Gallium), 아연(Zinc) 및 산소(Oxide)로 구성되는 IGZO(산화물 반도체)로 한다. IGZO에 의한 반도체층(108)은, 인듐, 갈륨, 아연 및 산소를 구성 원소로 하고, 인듐과 갈륨의 합량에 대한 인듐의 원자수비와, 인듐과 갈륨과 아연의 합량에 대한 아연의 원자수비를 소정의 비로 한 산화물 소결체를 스퍼터링 타겟으로 하는 스퍼터 장치에 의해서 성막된다. 스퍼터 공정의 전에, 제1 기판(P1)상의 전면에 형성된 레지스트층에, 포토리소그래피 공정(패턴의 노광과 레지스트의 현상)에 의해서 반도체층(108)의 형성 영역에 대응한 창을 여는 처리가 실시되고, 스퍼터 장치에 의해서 IGZO 반도체가 스퍼터된 후에는, 레지스트층을 박리하는 공정도 실시된다. 이것에 의해서 도 34C와 같이, 절연층(110)상에 선택적으로 IGZO의 반도체층(108)이 형성된다.
다음에, 도 34D에 도시하는 것처럼, 제2 도전층(104)으로서의 소스 전극(104(S))과 드레인 전극(104(D))이 반도체층(108)의 위에서 채널부(Channel)가 되도록 일정한 갭으로 대향 배치하여 형성된다. 여기에서도, 포토리소그래피 공정을 이용하여, 소스 전극(104(S))과 드레인 전극(104(D))이 형성되는 영역에 레지스트층의 창부를 형성하고, 그 창부 내에 금속성의 소스 전극(104(S))과 드레인 전극(104(D))을 증착 등에 의해서 퇴적한다. 소스 전극(104(S))과 드레인 전극(104(D))은, 반도체층(108)과 접합하기 위해, 일 함수(work function)가 큰 금(Au)으로 하는 것이 바람직하지만, 다른 금속재료(알루미늄, 동), 혹은 은나노 입자나 금속성 카본 나노 튜브를 포함하는 도전성 잉크 재료여도 된다. 여기서, 소스 전극(104(S))과 드레인 전극(104(D))은, 도 34D에 도시하는 것처럼, 채널부로부터 절연층(110)의 영역의 외측의 제1 도전층(102)까지 확장되도록 형성되고, 소스 전극(104(S))과 드레인 전극(104(D))은 제1 도전층(102)과 전기적으로 도통한 상태(오믹(ohmic) 결합)로 되어 있다. 이상의 공정에 의해서, 제1 기판(P1)상에 적층 구조체(100)(제1 도전층(102), 절연층(110), 반도체층(108), 제2 도전층(104))이 형성된다.
도 35는 제1 기판(P1)상에 형성된 적층 구조체(100)의 평면적인 배치 구성을 도시하는 도면이다. TFT의 전기 특성으로서, 전자 이동도와 온오프비가 모두 높고, 리크 전류가 충분히 작은 것이 바람직한다. 본 실시 형태에서는, TFT의 베이스가 되는 제1 도전층(102)의 표면을, 산술 평균 거칠기 Ra값이 충분히 작은 평활면으로 했다. 그 때문에, 그 위에 형성되는 절연층(110), 반도체층(108)도 균일한 두께의 평탄한 막으로서 형성되어, 반도체층(108)과 제2 도전층(104)(소스 전극과 드레인 전극)의 접촉 계면의 평탄성도 양호하게 유지된다. 이것에 의해, 전자 이동도, 온오프비, 리크 전류도 양호한 특성이 얻어진다. 또, 채널부의 소스 전극(104(S))과 드레인 전극(104(D))의 갭을 수㎛ 정도로 작게 할 수 있으므로, IGZO 반도체의 특성을 살린 고성능인 TFT가 얻어진다. 또한, 도 35와 같이, 절연층(110), 반도체층(108), 제2 도전층(104)(소스 전극과 드레인 전극)을 적층할 때는, 미크론 오더로의 상대적인 겹침이 필요하게 된다. 따라서 포토리소그래피 공정에 있어서, 제1 기판(P1)(특히 제1 도전층(102))상의 특정 위치에 형성한 얼라이먼트 마크의 위치를, 노광 장치 내의 얼라이먼트 센서로 검출하여, 패턴 노광 위치를 조정하는 얼라이먼트 동작이 필요하다.
도 36은, 도 34, 도 35에서 도시한 적층 구조체(100)를, 제2 기판(P2)에 전사하고, 새로운 가공 처리를 실시하는 모습을 도시하는 도면이다. 도 36A는 전사(라미네이트) 공정에 의해서, 제1 기판(P1)상의 적층 구조체(100)가 제2 기판(P2)에 전사된 직후의 모습을 도시한다. 본 실시 형태에서도, 전사의 전에, 앞의 도 33에서 설명한 것처럼, 제1 기판(P1)의 적층 구조체(100)의 전면을 덮는 평탄화막(FP)을 제1 기판(P1)상에 형성하고, 앞의 도 32에서 설명한 것처럼, PET에 의한 시트 기판(P2a)의 표면에 폴리에틸렌 수지에 의한 완충층(P2b)을 소정 두께로 형성한 제2 기판(P2)을 준비하고, 추가로 제2 기판(P2)의 위에 초산비닐수지에 의한 접착층(EVA)(114)을 소정의 두께로 형성한다. 전사 시는, 제1 기판(P1)상의 평탄화막(FP)과 제2 기판(P2)상의 접착층(EVA)(114)을 소정 압력으로 압착시키면서, 접착층(EVA)(114)을 가열에 의해 경화시켜, 제1 기판(P1)으로부터 적층 구조체(100)를 박리한다. 이것에 의해, 도 36A에 도시하는 것처럼, 제2 기판(P2)상에는, 적층 구조체(100)가 제1 도전층(Cu)(102)을 최상면(最上面)에 노출한 상태로 접합된다.
도 36A에 도시하는 전사 직후의 상태에서는, 제1 도전층(102)의 표면에 박리층(106)의 찌꺼기가 부착되어 있는 경우가 있다. 그 경우는, 제1 도전층(102)의 표면을 세정, 또는 연마하면 좋다. 특히, 제1 도전층(102)의 두께가 수십㎛ 정도인 경우, 이 후의 제1 도전층(102)의 가공 처리(특히 에칭 처리)에 시간이 걸리는 경우가 있으므로, 연마 공정을 넣어, 제1 도전층(102)의 두께를 수㎛ 정도로 해 두면 좋다. 본 실시 형태에서는, 완충층(P2b), EVA에 의한 접착층(114), 평탄화막(FP)을 마련했으므로, 제1 도전층(102)의 표면의 연마 시의 외력에 의해서, 내부의 TFT가 파손되는 것(균열, 단선)이 억제된다. 또, 제1 기판(P1)상에 TFT의 적층 구조체(100)를 제조할 때의 포토리소그래피 공정에서 사용한 얼라이먼트 마크 중, 제1 도전층(102)의 복수 위치의 각각에 형성한 얼라이먼트 마크를 미세한 관통공(예를 들면, 20㎛ 지름의 원형, 20㎛각의 사각형 등)으로 했을 경우는, 도 36A와 같이 제1 도전층(102)이 최상면이 되기 때문에, 그 얼라이먼트 마크를 노광 장치의 얼라이먼트 센서로 용이하게 검출할 수 있다. 그 때문에, 제1 도전층(102)을 포토리소그래피 공정에서 가공 처리할 때, 제1 도전층(102)의 하층의 TFT의 위치, 특히 소스 전극(104(S))과 드레인 전극(104(D))의 각 위치를, 얼라이먼트 마크의 위치를 기준으로 하여 정확하게 특정할 수 있다.
이에, 도 36A의 제1 도전층(102)의 표면에 레지스트층을 도포하고, 노광 장치에 의해서, TFT의 게이트 전극, 소스 전극, 드레인 전극, 및 이러한 전극과 이어지는 배선의 형상에 대응한 패턴광을 레지스트층에 노광한다. 그때, 패턴광의 투사 위치는, 제1 도전층(102)에 형성된 얼라이먼트 마크를, 노광 장치의 얼라이먼트 센서가 검출함으로써 정밀하게 설정된다. 노광 후의 레지스트층의 현상 처리, 제1 도전층(102)(Cu)의 에칭 처리에 의해서, 도 36B에 도시하는 것처럼, 제1 도전층(102)에 의한 게이트 전극(102G), 소스 전극(102S), 드레인 전극(102D)(및 이들 전극과 접속되는 배선)이 형성된다. 그때, 에칭 후의 소스 전극(102S)이 반도체층(108)과 직접 결합하고 있는 소스 전극(104(S))과 접합하고, 드레인 전극(102D)이 반도체층(108)과 직접 결합하고 있는 드레인 전극(104(D))과 접합한 상태가 되도록, 얼라이먼트와 패터닝이 실시된다. 추가로, 에칭 후의 게이트 전극(102G)은, 도 35에 도시한 채널부(소스 전극(104(S))과 드레인 전극(104(D))의 캡부)를 덮도록 패터닝된다.
도 37은 도 36B의 TFT의 평면적인 배치 구성의 일례를 도시하는 도면이고, 도 37 중의 36B－36B＇화살표 방향에서 본 단면이 도 36B으로 되어 있다. 에칭 처리에 의해, 제1 도전층(102)의 불필요한 부분이 제거되지만, 제거된 부분에서는, 절연성의 평탄화막(FP)이 노출되어 있다. 전자 디바이스의 제조를 위해서, 추가적인 기능 소자(저항, 콘덴서, 발광소자, 수광 소자, IC 등)를 제2 기판(P2)상에 형성하는 경우는, 제1 도전층(102)에서 형성된 배선 부분 등에, 그러한 기능 소자를 납땜할 수 있다. 또, 제1 도전층(102)이 동(Cu)인 경우는, 산화에 의한 부식을 방지하는 절연성, 내열성의 막을, 선택적 또는 전체에 형성해도 된다.
이상, 본 실시 형태에서는, 제1 기판(P1)상에 형성되는 적층 구조체(100)의 제1 도전층(102)의 산술 평균 거칠기 Ra값을 충분히 작게 함과 아울러, 진공 프로세스나 고온 프로세스를 사용할 수 있도록, 제1 기판(P1)을 금속박(동박)으로 했으므로, 고성능인 TFT를 형성할 수 있다. 따라서 최종적으로 유연한 제2 기판(P2)상에 제조되는 전자 디바이스(표시 패널, 터치 패널, 시트 센서 등)의 성능이 비약적으로 향상된다. 또한, 본 실시 형태에서는, 제1 기판(P1)상에 형성되는 적층 구조체(100) 중 제2 도전층(104)을, TFT의 소스 전극, 드레인 전극으로 하도록 가공 처리했지만, 제2 도전층(104)을 게이트 전극으로 하도록 가공 처리해도 된다. 그 경우는, 도 34에 도시한 TFT(적층 구조체(100))의 제조 공정에 있어서, 제1 도전층(102)상에 적층하는 절연층(110)과 반도체층(108)의 순서(상하 관계)를 반대로 하면 된다. 즉, 최초로 제1 도전층(102)상의 소정 영역에 반도체층(108)을 형성하고, 그 위에 반도체층(108)을 완전하게 덮는 크기로 절연층(110)을 형성하고, 그 절연층(110)의 위에, 제2 도전층(104)에 의한 게이트 전극을 제1 도전층(102)과 부분적으로 결합하도록 형성하면 된다.
또, 이상의 본 실시 형태에서는, 제1 기판(P1)을 동(Cu)의 시트박판으로 하고, 그 표면에 박리층(106)을 통해서 적층 구조체(100)의 제1 도전층(102)을 형성하도록 했지만, 제1 기판(P1)의 동(Cu)의 시트박판 자체를, 적층 구조체(100)의 제1 도전층(102)으로 할 수도 있다. 그 경우, 제1 기판(P1)은 그 표면의 산술 평균 거칠기 Ra값이 충분히 작아지는 압연에 의한 금속박(동박)으로 하고, 추가로 필요에 따라서, 표면을 랩핑하면 된다.
또, 제1 도전층(102)을 제1 기판(P1)으로 하는 경우는, 제1 기판(P1) 자체가 제1 도전층(102)(전극, 배선)이 되고, 제2 기판(P2)측에 전사되므로, 예를 들면 전사 공정의 직후에, 제1 기판(P1)(제1 도전층(102))의 두께를 감소시키는 연마 처리를 행하는 것이 바람직하다. 이와 같이, 제1 기판(P1) 자체를 제1 도전층(102)으로 하는 경우는, 제1 기판(P1)을 포함하여 구성되는 적층 구조체(도전층, 절연층, 반도체층)의 전체를, 제2 기판(P2)측에 전사하게 되어, 결과적으로 제1 기판(P1)도 제2 기판(P2)측에 전사된다.
또, 이상의 본 실시 형태에서는, 절연층(110)과 반도체층(108)의 2층을 제1 도전층(102)(또는 제1 기판(P1) 자체)과 제2 도전층(104)의 사이에 두는 구성을 적층 구조체로 했지만, 앞의 도 5에 도시한 것처럼, 절연층만(또는 반도체층만)을 제1 도전층(102)(또는 제1 기판(P1) 자체)과 제2 도전층(104)의 사이에 두는 구성의 적층 구조체로 해도 된다.
이와 같이, 제1 기판(P1) 자체를 적층 구조체의 일부로서 구성하는 경우, 전자 디바이스를 구성하는 적어도 일부의 적층 구조체가 형성된 제1 기판을 제2 기판상에 전사하기 위한 디바이스 제조 방법에서는, 제1 기판을 도전성의 재료에 의한 제1 도전층으로서 준비하고, 그 제1 도전층의 위에 절연성 및 반도체의 적어도 일방의 재료에 의한 기능층을 형성하고, 그 기능층의 위에 도전성의 재료에 의한 제2 도전층을 형성함으로써, 적층 구조체를 형성하는 제1 공정과, 제2 도전층이 제2 기판측에 위치하도록, 제1 기판과 제2 기판을 일시적으로 근접 또는 밀착시켜, 제1 기판을 포함하는 적층 구조체를 제2 기판에 전사하는 제2 공정이 실시되게 된다.
또, 제1 기판(P1) 자체를 적층 구조체의 일부로서 구성하는 경우, 피전사 기판에 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를 전사하기 위한 전사 기판은, 도전성의 재료에 의해서 제1 도전층으로서 기능하는 도전박(예를 들면 금속박)과, 절연성 및 반도체의 적어도 일방의 재료에 의해서 제1 도전층의 위에 형성되는 기능층과, 도전성의 재료에 의해서 기능층의 위에 형성되는 제2 도전층을 구비하게 된다. 이 경우, 전사 기판의 전체를 피전사 기판에 전사(접합)하게 된다.
추가로, 상기의 도 34의 실시 형태에서는, 제1 기판(P1)상에 박리층(106)을 통해서 제1 도전층(102)으로서 동박을 라미네이트했지만, 그 외, 알루미늄(Al), 아연(Zn), 몰리브덴(Mo), 니켈(Ni), 탄탈(Ta), 주석(Sn), 스텐레스(SUS) 등의 박, 또는 그들의 합금에 의한 박, 혹은 그들의 박에 금(Au) 등을 도금한 박을 제1 도전층(102)으로서 라미네이트해도 된다. 이들 금속박은, 압연박, 전해박(전기 도금박)으로서 생성되지만, 라미네이트시의 밀착성을 높이기 위해서, 제1 기판(P1)과 대향하는 이면(裏面)에는 어느 정도의 거칠기(예를 들면, 산술 평균 거칠기 Ra값으로 200nm 정도)가 필요하다. 한편, 금속박의 기능층(절연층이나 반도체층 등)이 형성되는 표면은, 거칠기 Ra값이 수nm~수십nm 정도의 평활면일 필요가 있다. 따라서 제1 도전층(102)을 금속박으로 하는 경우, 금속박의 표면과 이면에서 거칠기 Ra값을 의도적으로 상이하게 하여, 거칠기 Ra값이 큰 면을 제1 기판(P1)측으로 하고, 거칠기 Ra값이 작은 면을 적층 구조체가 형성되는 면으로 하면 된다.

Claims (21)

  1. 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를 제1 기판상에 형성한 후, 상기 적층 구조체를 제2 기판상에 전사하는 디바이스 제조 방법으로서,
    상기 제1 기판상에 도전성의 재료에 의한 제1 도전층을 형성하고, 상기 제1 도전층의 위에 절연성 및 반도체의 적어도 일방의 재료에 의한 기능층을 형성하고, 상기 기능층의 위에 도전성의 재료에 의한 제2 도전층을 형성함으로써, 상기 적층 구조체를 형성하는 제1 공정과,
    상기 제2 도전층이 상기 제2 기판측에 위치하도록, 상기 제1 기판과 상기 제2 기판을 일시적으로 근접 또는 밀착시켜, 상기 적층 구조체를 상기 제2 기판에 전사하는 제2 공정과,
    상기 제1 공정과 상기 제2 공정의 사이에, 또는 상기 제2 공정의 후에, 상기 제1 도전층 또는 제2 도전층에 대해서, 광 패터닝법을 이용한 가공 처리를 실시하여, 상기 제2 기판의 위치를 검출하기 위한 얼라이먼트 마크를 형성하는 제3 공정을 구비하는 디바이스 제조 방법.
  2. 청구항 1에 있어서,
    상기 제2 공정은, 상기 제1 기판과 상기 제2 기판을 한 쌍의 롤러 사이를 통과시킴으로써, 상기 적층 구조체를 상기 제2 기판에 전사하는 디바이스 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제2 기판에 전사된 상기 적층 구조체의 표면이 된 상기 제1 도전층측으로부터, 상기 적층 구조체에 대해서 추가 처리를 실시하는 제4 공정을 구비하는 디바이스 제조 방법.
  4. 청구항 3에 있어서,
    상기 전자 디바이스는 박막 트랜지스터이고,
    상기 제1 공정은 상기 제2 도전층에 대해서, 광 패터닝법을 이용한 가공 처리를 실시하여 게이트 전극을 형성하는 공정을 포함하고,
    상기 제4 공정은 상기 적층 구조체의 제1 도전층에 대해서, 광 패터닝법을 이용한 가공 처리를 실시하여 소스 전극 및 드레인 전극을 형성하는 공정을 포함하는 디바이스 제조 방법.
  5. 청구항 4에 있어서,
    상기 기능층을 절연층, 혹은 반도체층과 절연층의 적층으로 구성하는 디바이스 제조 방법.
  6. 청구항 4에 있어서,
    상기 전자 디바이스는 보텀 콘택트형의 박막 트랜지스터이고,
    상기 기능층은 절연성의 재료에 의해서 구성되고,
    상기 제4 공정은 상기 소스 전극 및 상기 드레인 전극의 사이에 반도체층을 형성하는 공정을 포함하는 디바이스 제조 방법.
  7. 청구항 4에 있어서,
    상기 전자 디바이스는 톱 콘택트형의 박막 트랜지스터이고,
    상기 기능층은 반도체의 재료에 의해서 상기 제1 도전층의 위에 퇴적된 반도체층과, 절연성의 재료에 의해서 상기 반도체층의 위에 퇴적된 절연층으로 구성되어 있는 디바이스 제조 방법.
  8. 청구항 1 또는 청구항 2에 있어서,
    상기 전자 디바이스는 톱 콘택트형의 박막 트랜지스터이고,
    상기 제1 공정은,
    상기 기능층을 형성하기 전에, 상기 제1 도전층에 대해서, 광 패터닝법을 이용한 가공 처리를 실시하여 소스 전극 및 드레인 전극을 형성한 후, 상기 소스 전극 및 상기 드레인 전극의 사이에 반도체층을 형성하고,
    상기 제2 도전층을 형성한 후에, 상기 제2 도전층에 대해서, 광 패터닝법을 이용한 가공 처리를 실시하여 게이트 전극을 형성하는 디바이스 제조 방법.
  9. 피전사 기판에 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를 전사하기 위한 전사 기판으로서,
    상기 전사 기판의 표면에는, 도전성의 재료에 의해서 상기 전사 기판상에 형성된 제1 도전층과, 절연성의 재료 및 반도체 특성을 나타내는 재료의 적어도 일방의 재료에 의해서 상기 제1 도전층의 위에 형성된 기능층과, 도전성의 재료에 의해서 상기 기능층의 위에 형성된 제2 도전층으로 구성되는 상기 적층 구조체가 형성되어 있고,
    상기 제2 도전층 또는 상기 제1 도전층에는, 상기 피전사 기판의 위치를 검출하기 위한 얼라이먼트 마크가 형성되어 있는 전사 기판.
  10. 청구항 9에 있어서,
    상기 적층 구조체는, 한 쌍의 롤러를 통과함으로써 상기 전사 기판으로부터 분리 가능하게 형성되어 있는 전사 기판.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 기능층은 절연층, 또는 반도체층과 절연층의 양방으로 구성되어 있는 전사 기판.
  12. 청구항 9 또는 청구항 10에 있어서,
    상기 전사 기판의 표면에는, 상기 제1 도전층, 상기 기능층 및 상기 제2 도전층이 연속하여 적층되어 있는 전사 기판.
  13. 청구항 9 또는 청구항 10에 있어서,
    상기 제1 도전층, 상기 기능층 및 상기 제2 도전층 중 어느 것, 또는 모두가, 증착, 스퍼터링 및 CVD 중 어떤 것으로 형성된 전사 기판.
  14. 청구항 9 또는 청구항 10에 있어서,
    상기 전사 기판은 가요성(可撓性)의 기판이고,
    상기 제1 도전층, 상기 기능층 및 상기 제2 도전층은, 롤·투·롤 방식에 의해서 반송(搬送)되고 있는 상기 전사 기판에 대해서 형성된 전사 기판.
  15. 청구항 9 또는 청구항 10에 있어서,
    상기 전사 기판과 상기 제1 도전층의 사이에는, 가용성의 재료로 구성된 박리층이 마련되어 있고,
    상기 박리층은 전사 후에 용매에 의해 상기 제1 도전층으로부터 제거되는 전사 기판.
  16. 청구항 15에 있어서,
    상기 가용성의 재료는, 알칼리에 대해서 가용(可溶)한 재료인 전사 기판.
  17. 청구항 9 또는 청구항 10에 있어서,
    상기 제1 도전층은 상기 전사 기판상의 상기 전자 디바이스를 형성하는 디바이스 영역에 균등하게, 혹은 그 디바이스 영역 내에 선택적으로 퇴적되고,
    상기 기능층은 상기 제1 도전층의 위에 균등하게, 혹은 선택적으로 퇴적되고,
    상기 제2 도전층은 상기 기능층의 위에 균등하게, 혹은 선택적으로 퇴적되는 전사 기판.
  18. 전자 디바이스를 구성하는 적어도 일부의 적층 구조체가 형성된 제1 기판을 제2 기판상에 전사하는 디바이스 제조 방법으로서,
    상기 제1 기판을 도전성의 재료에 의한 제1 도전층으로서 준비하고, 상기 제1 도전층의 위에 절연성 및 반도체의 적어도 일방의 재료에 의한 기능층을 형성하고, 상기 기능층의 위에 도전성의 재료에 의한 제2 도전층을 형성하여 상기 적층 구조체를 형성하는 제1 공정과,
    상기 제2 도전층이 상기 제2 기판측에 위치하도록, 상기 제1 기판과 상기 제2 기판을 일시적으로 근접 또는 밀착시켜, 상기 제1 기판을 포함하는 상기 적층 구조체를 상기 제2 기판에 전사하는 제2 공정을 포함하는 디바이스 제조 방법.
  19. 피전사 기판에 전자 디바이스를 구성하는 적어도 일부의 적층 구조체를 전사하기 위한 전사 기판으로서,
    도전성의 재료에 의해서 제1 도전층으로서 기능하는 도전박과,
    절연성 및 반도체의 적어도 일방의 재료에 의해서 상기 제1 도전층의 위에 형성되는 기능층과,
    도전성의 재료에 의해서 상기 기능층의 위에 형성되는 제2 도전층으로 이루어지는 전사 기판.
  20. 삭제
  21. 삭제
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