KR101203090B1 - 반도체장치의 제조방법 - Google Patents

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요시타카 도젠
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기판 위에 박리층을 형성하고, 그 박리층 위에 적어도 하나의 박막집적회로를 형성하고, 그 적어도 하나의 박막집적회로 위에 각각 막을 형성하고, 에칭제를 사용하여 박리층을 제거한다. 따라서, 적어도 하나의 박막집적회로는 기판으로부터 박리된다. 반도체장치는 박리된 박막집적회로를 적층 등에 의해 밀봉함으로써 형성된다.
박리, 박막집적회로, 반도체, 에칭

Description

반도체장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 다량의 정보를 저장할 수 있는 박막집적회로의 박리방법, 및 그 박리방법을 이용한 반도체장치의 제조방법에 관한 것이다.
최근, 유리기판 위에 형성된 박막집적회로를 사용한 IC칩(IC태그, ID태그, RF(Radio Frequency)태그, 무선 태그, 전자 태그라고도 불린다)의 기술 개발이 진행되고 있다. 이러한 기술에서는, 유리기판 위에 형성된 박막집적회로를 완성 후에 지지 기판인 유리기판으로부터 분리할 필요가 있다. 이에 따라, 지지 기판 위에 설치된 박막집적회로를 분리하는 방법으로서, 지금까지 다양한 기술이 개발되고 있다.
예를 들면 기판을 연삭, 연마함으로써 박막화하여 박막집적회로를 추출하는 방법이나, 지지 기판을 화학반응 등에 의해 제거하는 방법 또는 지지 기판으로부터 박막집적회로를 박리하는 방법 등이 있다.
구체적으로 지지 기판 위에 설치된 박막집적회로를 박리하는 방법으로는, 아모포스 실리콘(또는 폴리실리콘)으로 이루어진 분리층을 설치하고, 기판을 통과하여 레이저광을 조사해서 아모포스 실리콘에 포함된 수소를 방출시킴으로써, 공극을 발생시켜 지지 기판을 분리시키는 기술이 있다(특허문헌 1: 일본국 공개특허공보 특개 평10-125929호 참조). 또한 그 밖에도 박막집적회로와 지지 기판 사이에 규소를 포함한 박리층을 설치하고, 그 박리층을 불화 할로겐을 포함한 기체를 사용해서 제거함으로써, 박막집적회로를 지지 기판으로부터 분리하는 기술이 있다(특허문헌 2: 일본국 공개특허공보 특개 평8-254686호 참조). 이렇게, 지지 기판 위에 설치된 박막회로를 분리하는 방법은 다수 있다.
그러나, 지지 기판을 연삭, 연마 또는 용해에 의해 제거하는 방법에서는, 한번 사용한 기판을 다시 이용하기가 매우 곤란하여, 비용이 상승한다.
박막집적회로와 지지 기판 사이에 설치된 박리층을 제거함으로써, 지지 기판 위에 설치된 박막집적회로를 분리하는 방법의 경우, 박리층의 제거가 중요해진다. 즉, 박리층에 사용하는 재료와 에칭제의 선택에 따라, 박리층의 제거에 요구되는 시간이나 제거 후의 박막집적회로의 상태 등이 좌우된다. 따라서, 지지 기판으로부터 박막집적회로를 박리하는 공정은 생산 효율이나 총 비용에 크게 영향을 미친다. 또한 그 박리층을 사용한 박리공정에 있어서, 지지 기판 위에 설치된 박막집적회로를 분리할 때, 응력 등에 의해 박막집적회로에 변형이 생겨, 원래의 형상의 유지가 곤란해지는 문제가 있다.
본 발명은 상기 문제를 감안하여, 저비용으로 생산 효율 좋게 박막집적회로를 박리하는 방법 및 그 박리방법을 이용한 반도체장치를 제조하는 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 기판 위에 금속을 포함한 막으로 된 박리층을 형성하는 단계와, 상기 박리층 위에 복수의 박막집적회로를 형성하는 단계와, 각각의 복수의 박막집적회로 위에 수지막을 형성하는 단계와, 박리층에 불화 할로겐을 포함한 기체 또는 액체를 도입해서 박리층을 제거하는 단계와, 상기 기판으로부터 박막집적회로를 박리하는 단계를 포함하는 것을 특징으로 한다. 상기 금속을 포함한 막은 금속을 포함한다면 어떠한 막으로 해도 상관없는데, 예를 들면 텅스텐(W), 몰리브덴(Mo), 니오브(Nb), 티탄(Ti)과 같은 금속을 포함한 막을 사용할 수 있다. 또한, 금속막의 표면에 금속산화물막을 형성해도 된다. 구체적으로는, W 위에 WOx를 포함한 막, Mo 위에 MOx를 포함한 막, Nb 위에 Nbx를 포함한 막, Ti 위에 TiOx를 포함한 막(x = 2 내지 3) 등을 형성할 수 있다.
본 발명의 또 다른 형태는, 기판 위에 금속을 포함한 층으로 된 박리층을 형성하는 단계와, 상기 박리층 위에 복수의 박막집적회로를 형성하는 단계와, 각각의 복수의 박막집적회로 위에 수지막을 형성하는 단계와, 상기 박막집적회로의 아래에 위치한 박리층의 적어도 일부를 남기면서 박리층에 불화 할로겐을 포함한 기체 또는 액체를 도입해서 박리층을 제거하는 단계와, 상기 박리층의 일부에 의해 서로 접착된 기판과 복수의 박막집적회로를 물리적 수단(물리적 힘, 또는 물리적 동력)에 의해 박리하는 단계를 포함하는 것을 특징으로 한다. 여기에서 물리적 수단이란, 화학이 아닌, 물리학에 의해 인식되는 수단인데, 구체적으로는 역학의 법칙에 따라 이용할 수 있는 과정을 가지는 역학적 수단 또는 기계적 수단으로서, 어떠한 역학적 에너지(기계적 에너지)를 변화시키는 수단을 가리킨다. 즉, "물리적 수단을 이용해서 박리한다"는 것은, 예를 들면 인간의 손, 노즐로부터 내뿜어지는 가스의 풍압, 초음파 또는 쐐기형 부재를 사용한 부하 등을 이용해서 외부에서 충격(스트레스)을 줌으로써 박리하는 것을 말한다.
본 발명의 또 다른 형태는, 기판 위에 금속을 포함한 층으로 된 박리층을 형성하는 단계와, 상기 박리층의 일부를 선택적으로 제거함으로써 박리층에 복수의 개구부를 형성하는 단계와, 상기 개구부에 있어서 상기 박리층 위에 박막집적회로를 형성하는 단계와, 상기 박막집적회로 위에 수지막을 형성하는 단계와, 상기 박리층에 불화 할로겐을 포함한 기체 또는 액체를 도입해서 박리층을 제거하는 단계와, 상기 개구부에서 서로 접착된 상기 기판과 상기 박막집적회로를 물리적 수단으로 박리하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 형태는, 기판 위에 금속을 포함한 층으로 된 박리층을 형성하는 단계와, 상기 박리층 위에 박막집적회로를 형성하는 단계와, 상기 박막집적회로 위에 적어도 표면의 일부에 볼록부를 가지는 수지막을 형성하는 단계와, 박리층에 불화 할로겐을 포함한 기체 또는 액체를 도입하여 상기 박막집적회로의 볼록부 아래에 위치하는 박리층의 적어도 일부를 남기면서 상기 박리층을 제거하는 단계와, 일부의 박리층에 의해 접착된 기판과 박막집적회로를 물리적 수단을 이용해서 박리하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 전술한 불화 할로겐을 포함한 기체 또는 액체는 박리층을 제거하는 에칭제로서 바람직하지만, 배타적으로 사용되는 것은 아니다. 박리층과 반응하는 재료라면 어떤 재료를 사용해도 상관없다. 에칭제로서 CF4, SF6, NF3, F2, TMAH 등도 사용할 수 있다.
수지막은 박막집적회로의 윗면 전체를 덮는 것이 바람직한데, 박막집적회로의 적어도 일부를 덮어도 된다. 또한, 수지막은 윗면뿐만 아니라 옆면도 덮어도 된다.
이때 본 발명의 박막집적회로는 어떤 구조로 해도 상관없다. LSI(large scale integrated circuit), CPU(central processing unit), 메모리, 마이크로프로세서 등의 모든 종류의 박막집적회로가 그 범위에 속한다. 본 발명의 박리방법을 이용해서 형성할 수 있는 박막집적회로의 대표적 예는 IC칩이다. IC칩은 무선으로 데이터를 송수신할 수 있는 반도체장치로서, 다양한 분야에서 실용화가 진행되고 있다. IC칩은 무선 태그, RFID(radio frequency identification)태그, IC태그, ID태그라고 불리기도 한다.
본 발명의 박리방법을 이용하여 형성된 반도체장치는 박막 트랜지스터를 사용한 집적회로를 가진다. 본 발명의 제조방법을 이용한 반도체장치는 집적회로뿐만 아니라 안테나도 구비한 구조로 해도 된다. 집적회로는 안테나에서 발생한 교류 전압으로 구동하고, 안테나에 인가하는 교류 전압을 변조함으로써 리더/라이터로의 신호의 송신을 행할 수 있다. 이때, 안테나는 집적회로와 함께 형성해도 되고, 집적회로와는 별도로 형성하고, 후에 전기적으로 접속해도 된다.
도 1a 내지 도 1e는 본 발명의 박리방법을 도시한 도면이다.
도 2a 내지 도 2d는 본 발명의 박리방법을 도시한 도면이다.
도 3a 및 도 3b는 본 발명의 박리방법을 도시한 도면이다.
도 4a 내지 도 4e는 본 발명의 박리방법을 도시한 도면이다.
도 5a 내지 도 5c는 본 발명의 박리방법을 도시한 도면이다.
도 6a 및 도 6b는 본 발명의 박리방법을 도시한 도면이다.
도 7a 내지 도 7e는 본 발명의 박리방법을 도시한 도면이다.
도 8a 및 도 8b는 본 발명의 박리방법을 도시한 도면이다.
도 9는 본 발명의 박리방법을 도시한 도면이다.
도 10a 내지 도 10d는 본 발명의 박리방법을 도시한 도면이다.
도 11a 및 도 11b는 본 발명의 박리방법을 도시한 도면이다.
도 12a 내지 도 12c는 본 발명의 박리방법을 도시한 도면이다.
도 13a 내지 도 13c는 본 발명의 박리방법을 도시한 도면이다.
도 14a 내지 도 14d는 본 발명의 박리방법을 도시한 도면이다.
도 15a 내지 도 15c는 본 발명의 박리방법을 도시한 도면이다.
도 16a 내지 도 16c는 본 발명의 박리방법을 도시한 도면이다.
도 17a 내지 도 17c는 본 발명의 박리방법을 도시한 도면이다.
도 18a 및 도 18b는 본 발명의 반도체장치의 제조과정을 나타낸 도면이다.
도 19a 및 도 19b는 본 발명의 박막집적회로의 단면도다.
도 20a 및 도 20b는 본 발명의 박막집적회로의 단면도다.
도 21은 본 발명의 반도체장치의 제조 장치를 나타낸 도면이다.
도 22a 내지 도 22c는 본 발명의 박막집적회로를 나타낸 도면이다.
도 23a 내지 도 23c는 본 발명의 박막집적회로를 나타낸 도면이다.
도 24는 본 발명의 박막집적회로를 나타낸 단면도다.
도 25a 및 도 25b는 본 발명의 반도체장치를 나타낸 단면도다.
도 26a 및 도 26b는 본 발명의 반도체장치를 나타낸 단면도다.
도 27a 및 도 27b는 본 발명의 반도체장치의 일례를 나타낸 도면이다.
도 28은 본 발명의 반도체장치의 제조 장치를 나타낸 도면이다.
도 29a 내지 도 29e는 본 발명의 반도체장치의 사용 패턴의 예를 나타낸 도면이다.
도 30a 및 도 30b는 본 발명의 반도체장치의 사용 패턴의 예를 나타낸 도면이다.
도 31a 및 도 31b는 본 발명의 반도체장치의 사진이다.
본 발명의 실시의 형태 및 실시예에 대해서, 도면을 참조해서 이하에 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 그 범위에서 일탈하는 않는 한 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시의 형 태 및 실시예의 기재 내용에 한정해서 해석되지 않는다. 이때, 이하에 설명하는 본 발명의 구성에 있어서, 동일한 구성을 가리키는 부호는 다른 도면 사이에서 공통으로 사용한다.
본 발명은 기판 위에 형성된 박막집적회로를 박리하는 방법에 관한 것으로서, 그 박리된 박막집적회로는 무선으로 데이터를 송수신할 수 있는 반도체장치 등에 사용할 수 있다.
본 발명에서는, 기판 위에 박막집적회로를 제조한 후에, 박막집적회로를 기판으로부터 박리하는 방법으로서, 기판과 박막집적회로 사이의 경계에 박리층을 형성하고, 박막집적회로를 기판 위에 형성한 후 기판으로부터 박리하기 위해 박리 수단을 그 부분에 사용한다. 따라서 박막집적회로는 일단 박리층을 사이에 두고 기판 위에 제조된 후, 그 박막집적회로는 기판으로부터 박리된다. 이에 따라, 기판으로부터 박막집적회로를 박리한 후에 그 기판은 재사용할 수 있으므로, 박막집적회로를 낮은 비용으로 제조하고 박리할 수 있다. 예를 들면, 유리기판보다 고가인 석영기판을 사용하는 경우에도 재사용함으로써 비용 절감을 실현할 수 있다.
본 발명에 있어서 박리공정은 중요해진다. 즉, 박리층을 단시간에 제거할 수 있음에 따라, 처리 시간을 더욱 단축할 수 있어 생산 효율이 더 증가한다. 따라서, 기판과 박막집적회로 사이에 형성하는 박리층과 그 박리층을 제거하기 위한 에칭별의 조합을 충분히 고려해서 선택할 필요가 있다.
박막집적회로를 기판으로부터 박리한 후, 그 박막집적회로는 응력 등으로 인해 뒤틀릴 수 있다. 따라서 본 발명에서는, 박리된 박막집적회로의 형태를 유지하 기 위해, 박막집적회로를 박리하기 전에 그것에 보호막을 미리 설치할 수 있다. 박막집적회로를 보강하기 위해 보호막을 형성함으로써, 박막집적회로는 물리적으로 박리되더라도 응력 등에 의한 손상이나 파괴로부터 보호받을 수 있다.
본 발명에서는, 기판으로부터 그 기판 위에 설치된 박막집적회로를 박리하기 위해서, 최적의 박리층의 재료 및 최적의 에칭제를 실시자가 적절히 선택할 수 있다. 박막집적회로에는, 예를 들면 LSI(large integrated circuit), CPU(central processing unit), 메모리 등이 있고, 박리 후에 물품에 설치해서 사용할 수도 있다.
이하에, 기판으로부터 그 기판 위에 형성된 박막집적회로를 박리하는 방법 및 반도체장치의 제조방법에 관해서 도면을 참조하여 구체적으로 설명한다.
(실시의 형태 1)
본 실시의 형태에서는, 기판 위에 설치된 박막집적회로를 기판으로부터 분리하는 방법에 관하여 설명한다. 여기에서는, 기판 위에 집적회로를 복수 개 설치하고, 그 후 기판으로부터 복수 개의 집적회로를 분리하는 경우에 관해 도면을 참조하여 설명한다.
우선, 도 1a에 나타낸 바와 같이 기판(100)을 준비하고, 그 기판(100) 위에 박리층(101)을 설치한다. 구체적으로 기판(100)으로는, 예를 들면 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리기판, 석영기판, 세라믹 기판 등을 사용할 수 있다. 또한 스테인레스 스틸을 포함한 금속기판 또는 반도체기 판의 표면에 절연막을 형성한 것을 사용해도 된다. 플라스틱 등의 유연성 합성수지로 이루어진 기판은 일반적으로 상기 기판과 비교해서 내열온도가 낮은 경향이 있지만, 제조 공정에 있어서의 제조 온도를 견딜 수 있는 것이라면 사용할 수 있다. 기판(100)의 표면은 CMP법 등의 연마에 의해 평탄화해도 된다.
박리층(101)은 텅스텐(W), 몰리브덴(Mo), 니오브(Nb), 또는 티탄(Ti) 등의 금속, 또는 실리콘(Si) 등을 함유한 막으로 형성한다. 실리콘을 함유한 막의 결정구조는 아모포스 상태, 미결정 상태, 다결정 상태 중 어느 하나로 할 수 있다. 본 실시의 형태에서는, 박리층(101)으로서 W을 함유한 금속막을 사용한다. 이때, W의 형성 방법에는 CVD법, 스퍼터링법, 전자빔법 등이 있는데, 여기에서는 스퍼터링법을 이용해서 형성한다. 이후의 공정에서 박막집적회로를 기판으로부터 물리적으로 박리할 경우에는, 금속막(예를 들면 W) 또는 실리콘을 함유한 막 위에 산화물(예를 들면 WOx)막을 형성해도 된다. W 외에도, 금속막 및 산화금속막의 조합으로서, Mo과 MoOx, Nb와 NbOx, Ti과 TiOx 등을 사용할 수 있다.
이때, 도 1a에 있어서는, 기판(100) 위에 직접 박리층(101)을 형성하지만, 기판(100)과 박리층(101) 사이에 하지막을 형성해도 된다. 하지막은 산화규소(SiOx)막, 질화규소(SiNx)막, 산화질화규소(SiOxNy)(x>y)막, 또는 질화산화규소(SiNxOy)(x>y)막 등의 산소 또는 질소를 함유하는 절연막의 단층구조 또는 이것들의 적층구조로 할 수 있다. 특히, 기판으로부터의 오염이 염려되는 경우에는, 기판(100)과 박리층(101) 사이에 하지막을 형성하는 것이 바람직하다.
다음으로 박막 트랜지스터(TFT)(102)(이후, TFT층(102)이라고도 한다)로 형 성된 집적회로를 포함하는 층을 박리층(101) 위에 형성한다(도 1b). TFT층(102)은 어느 구조로 해도 상관없다. 예를 들면, LSI, CPU, 메모리 등을 설치할 수 있다.
이때, TFT층(102)에 포함된 반도체막의 두께는 0.2μm 이하, 대표적으로는 40nm ~ 170nm, 바람직하게는 50nm ~ 150nm로 한다. 이렇게 상당히 얇은 반도체막을 사용하므로, 실리콘 웨이퍼로부터 형성되는 칩과 비교하여, 집적회로를 더욱 박형으로 할 수 있다.
다음으로 TFT층(102) 위에 보호막(103)을 형성한다(도 1c). 기판(100)으로부터 TFT층(102)을 분리하면, 응력 등에 의해 TFT층(102)이 뒤틀려 TFT에 포함된 박막 트랜지스터가 파괴될 우려가 있다. TFT층(102)을 박형으로 할수록, TFT층(102)이 뒤틀릴 우려는 현저해진다. 따라서, 기판(100)으로부터 TFT층(102)을 박리하기 전에 보강을 위해 TFT층(102)에 미리 보호막을 설치함으로써, 박리된 TFT층(102)의 뒤틀림을 방지할 수 있다. 이때 도 1c에 있어서의 평면도를 도 3a에 개략적으로 나타낸다. 도 3a는 기판(100) 위에 12개의 박막집적회로를 형성하는 경우를 나타내고, A-B에 따른 단면도가 도 1c에 해당한다.
보호막(103)으로는, 에폭시수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 우레탄수지, 실리콘수지 등의 수지재료를 사용할 수 있다. 또는 보호막(103)은 벤조시클로부텐, 파릴렌, 플레어, 또는 폴리이미드 등의 유기재료, 실록산(실리콘(Si)과 산소(O)의 결합으로 형성된 골격구조를 포함하고, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기 또는 방향성 탄화수소) 또는 플루오르기를 치환기로 사용하거나, 적어도 수소와 플루오르기를 포함하는 유기기를 치환기로 사용한다) 등의 중합에 의해 형성된 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 함유한 조성물재료 등을 사용해서 형성해도 된다. 보호막(103)은 스크린 인쇄법이나 액적토출법으로 형성할 수 있다. 액적토출법은 도전막, 절연막 등의 재료를 포함하는 조성물의 액적(도트라고도 한다)을 선택적으로 토출(분출)하여 임의의 위치에 막을 형성하는 방법이다. 액적토출법에는 잉크젯법이 포함된다. 에칭제에 내성이 있는 경우에는, 수지재료에 한정되지 않고 무기재료를 사용해도 된다.
도 1은 보호막(103)을 TFT층(102)의 윗면에 형성한 경우를 나타내지만, 윗면뿐만 아니라 TFT층(102)의 옆면도 덮도록 형성해도 된다. 이 경우, 기판(100)으로부터 TFT층(102)을 박리할 때 TFT층(102)이 손상되거나 파괴되는 것으로부터 효과적으로 보호할 수 있다. 다만, 이 경우, 보호막(103)이 에칭제를 도입하기 위한 개구부(104)를 완전히 덮지 않도록 주의할 필요가 있다.
그리고, 개구부(104)에 에칭제를 도입하여 박리층(101)을 제거한다(도 1d, 도 3b). 본 실시의 형태에서는, 박리층과 에칭제를 화학적으로 반응시켜서, 박리층을 제거한다. 에칭제로는, 박리층과 반응하기 쉬운 불화할로겐(할로겐간 화합물)을 포함한 기체 또는 액체를 사용할 수 있다. 본 실시의 형태에서는, 박리층(102)에 사용하는 W와 쉽게 반응하는 삼불화염소(ClF3) 가스를 사용한다. 또는, CF4, SF6, NF3, F2 등도 사용할 수 있는데, 이는 실시자가 적절히 선택하면 된다.
박리층(101)을 제거한 후, 기판(100)을 분리한다. 본 실시의 형태에서는 박리층(101)을 완전히 제거하므로, 물리적 수단을 이용하지 않고 기판(100)으로부터 TFT층(102)을 분리한다(도 1e).
기판(100)으로부터 박리되는 TFT층(102)에는 보강용 보호막(103)을 설치하므로, 그것은 그대로 물품에 설치해도 되고, TFT층이 전사되는 별도의 전사층과 함께 설치해도 된다. 전사기판으로는 유연성 기판을 사용하는 것이 바람직하다. 유연성 기판으로는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어진 기판을 사용할 수 있다.
박리된 TFT층(102)을 유연성 기판에 접착하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시수지계 접착제, 수지 첨가제, 또는 양면 테이프 등을 사용할 수 있다.
박리 후에 박리된 TFT층(102)을 유연성 기판으로 전사하면, 박막집적회로의 파괴강도를 높일 수 있다. 절연 기판 위에 형성된 박막집적회로에 비해, 박막집적회로는 경량화 및 박막화가 용이하고 그 유연성을 향상시킬 수 있다. 또한, TFT층(102)은 유연성 기판을 사용해서 적층 공정에 의해 밀봉될 수 있다.
박리된 기판(100)은 재이용할 수 있다. 이에 따라, 기판을 사용한 박막집적회로의 제조에 있어서 비용을 절감할 수 있다. 따라서, 유기기판보다 고가인 석영기판을 사용하는 경우에도 비용 절감을 실현할 수 있다. 단 기판을 재사용하는 경우에는, 기판이 손상되지 않도록 박리공정을 제어하는 것이 바람직하다. 그러나 기판이 손상되더라도, 유기나 무기 수지막을 도포법 또는 액적토출법에 의해 형성하거나, 연삭 또는 연마를 행함으로써 평탄화공정을 진행하면 된다.
이와 같이, 절연 표면을 가지는 기판에 박막집적회로를 형성할 경우, 원형의 실리콘 웨이퍼로부터 칩을 추출하는 실리콘 웨이퍼로 제조된 칩과 비교하여, 모체기판의 형상에 제약이 거의 없다. 따라서 박막집적회로의 생산성이 향상되고, 대량생산이 가능해진다. 또한, 절연 기판을 재이용할 수 있으므로, 비용을 절감할 수 있다.
(실시의 형태 2)
본 실시의 형태에서는, 기판 위에 설치된 박막집적회로를 기판으로부터 분리하는 방법에 대해서, 실시의 형태 1과는 다른 형태에 관하여 도 2a 내지 도 2d를 참조하여 설명한다.
본 실시의 형태에서는, 도 1c까지 나타낸 공정을 실시의 형태 1과 동일한 방식으로 실행할 수 있다. 따라서, 실시의 형태 1에서 서술한 재료 및 구조는 도 2a까지 나타낸 공정에서 사용된다.
이후, 본 실시의 형태에서는 에칭제를 개구부(104)에 도입하고(도 2a), 박리층(101)을 완전히 제거하지 않고 TFT층(102) 아래에 배치된 박리층의 적어도 일부를 남긴다(도 2b). 박리층을 얼마나 남길지는 박리층과 에칭제의 반응을 고려하여 에칭제의 유량과 반응시간을 설정함으로써 조절할 수 있다. 박리층으로는 실시의 형태 1에 나타낸 모든 재료를 사용할 수 있다. 이때 본 실시의 형태에서는 박리층으로는 W을 함유한 금속막을 사용하고 에칭제로는 ClF3를 사용한 경우에 대해서도 서술한다.
이어서, 기판(100)으로부터 TFT층(102)을 박리한다. 본 실시의 형태에서 TFT층(102)은 물리적 수단을 이용하여 기판(100)으로부터 박리한다. 여기에서는, TFT층(102)의 보강을 위해 형성한 보호막(103)의 윗면에 박리를 행하기 위한 보조기판(105)을 설치한다(도 2c). 보호막(103)과 보조기판(105)의 접착에 사용하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시수지계 접착제, 수지 첨가제, 또는 양면 테이프 등을 사용할 수 있다. 보조기판(105)으로는 유연성 기판을 사용할 수 있다. 예를 들면, 폴리에스테르 등의 유연성을 가지는 필름 위에 점착제를 설치한 시트재를 사용할 수 있다.
본 실시의 형태에 있어서, 기판(100)과 TFT층(102)은 물리적인 수단을 이용해서 박리한다. 그러므로 박리층(101)과 TFT층(102) 사이의 계면의 밀착도가 약할수록, 박리가 용이해져 TFT층이 덜 손상된다. 따라서, 기판(100)과 TFT층(102) 사이에 박리하기 쉬운 층(여기에서는 박리층(101))을 미리 형성해 두는 것이 바람직하다. 또한 상기 실시의 형태 1에 나타낸 바와 같이, 박리층으로 사용하는 금속막 위에 금속산화물을 형성해도 된다. 예를 들면 W나 Mo 등을 박리층으로 사용한 경우에는, W나 Mo 위에 하지막의 기능을 하는 SiOx를 형성한 후에, 열처리 등에 의해 W나 Mo의 표면에 WOx나 MoOx를 형성한다. 이렇게, W나 Mo으로 된 금속막 위에 각각 WOx나 MoOx으로 된 금속산화막을 형성함으로써, 박리층와 SiOx 사이의 밀착성을 약화시켜, 박리층을 쉽게 박리할 수 있게 된다. 박리층을 완전히 제거하지 않고도 기판으로부터 박막집적회로를 용이하게 박리할 수 있다.
계속해서, 보조기판(105)을 사용하여, 기판(100)으로부터 TFT층(102)을 물리 적으로 박리한다(도 2d). 보조기판(105)으로서 어떠한 강체를 사용해도 상관없지만, 유연성 기판을 사용하는 것이 바람직하다. 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어진 기판을 사용할 수 있다. 보호막(103)과 보조기판(105)의 접착에 사용하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시수지계, 수지 첨가제, 또는 양면 테이프 등을 사용할 수 있다. 또한 보조기판(105)으로서 미리 한쪽 면에 접착면을 가지는 유연성 필름이나 테이프를 사용해서 보호막(103)에 접착할 수 있다.
이상의 공정에 의해, 기판(100)으로부터 TFT층(102)을 박리할 수 있다. 본 실시의 형태에 나타낸 방법을 이용함으로써, 박리 후의 TFT층(102)을 박리 전과 마찬가지로 규칙적으로 배열된 상태로 얻을 수 있다. 즉, 박리층(101)을 완전히 제거하지 않고 박리하므로, 보조기판(105)에 접착된 TFT층의 일부를 박리 전과 동일한 배열 상태로 얻을 수 있다.
기판(100)으로부터 TFT층(102)을 박리한 후에, 보조기판(105)을 다이싱, 스크라이빙 또는 레이저 커트법에 의해 선택적으로 절단하여, 각 TFT층(102)을 추출할 수 있다. 각 TFT층은 예를 들면 CO2 레이저와 같이 유리기판에 흡수되는 레이저를 사용해서 절단할 수 있다.
TFT층의 강도가 충분하지 않을 경우에는, 별도의 전사용 기판에 TFT층(102)을 전사해도 된다. 전사용 기판으로는 유연성 기판을 사용하는 것이 바람직하다. 유연성 기판으로는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어진 기판을 사용할 수 있다. TFT(102)에 있어서 강도의 문제가 있는 경우에는 적층 공정을 진행하는 것이 바람직하다.
박리된 기판(100)은 재이용할 수 있다. 그 결과, 기판을 사용한 박막집적회로의 제조에 있어서, 저비용화를 달성할 수 있다. 따라서 유리기판보다 고가인 석영기판을 사용한 경우에도 저비용화를 달성할 수 있다. 단 기판을 재사용하는 경우에는, 기판이 손상되지 않도록 박리공정을 제어하는 것이 바람직하다. 그러나 기판이 손상되더라도, 유기나 무기 수지막을 도포법 또는 액적토출법에 의해 형성하거나, 연삭 또는 연마를 행함으로써 평탄화공정을 진행하면 된다.
이와 같이, 절연 표면을 가지는 기판에 박막집적회로를 형성할 경우, 원형의 실리콘 웨이퍼로부터 칩을 추출하는 실리콘 웨이퍼로 제조된 칩과 비교하여, 모체기판의 형상에 제약이 거의 없다. 따라서 박막집적회로의 생산성이 향상되고, 대량생산이 가능해진다. 또한, 절연 기판을 재이용할 수 있으므로, 비용을 절감할 수 있다.
한편, 본 실시의 형태는 상기 실시의 형태와 자유롭게 조합할 수 있다.
(실시의 형태 3)
본 실시의 형태에서는, 기판 위에 설치된 박막집적회로를 기판으로부터 분리하는 방법으로서, 상기 실시의 형태와 다른 점에 관하여 도면을 참조해서 설명한다. 구체적으로는, 개구부를 가지는 박리층을 사이에 두고 기판 위에 박막집적회로 를 설치하고, 박리층을 제거함으로써, 개구부를 통해 서로 접착되어 있는 기판과 박막집적회로를 물리적 수단으로 박리하는 경우에 관하여 설명한다.
우선, 이전에 도 1a에 나타낸 바와 같이 기판(100) 위에 박리층(101)을 형성한다(도 4a).
다음으로, 포토리소그래피법으로 박리층(101)을 에칭하여 복수 개의 개구부(106)를 가지는 패턴을 형성한다(도 4b). 또는, 액적토출법으로 레지스트를 형성하고 그것을 에칭함으로써 패턴을 형성해도 된다. 액적토출법은 도전막, 절연막 등의 재료를 포함하는 조성물의 액적(도트라고도 한다)을 선택적으로 토출(분출)하여 임의의 위치에 막을 형성하는 방법이며, 그 형태에 따라 잉크젯법이라고도 한다. 이때 개구부(106)는 트랜지스터가 설치되는 영역을 제외하고, 이후에 형성되는 TFT층의 일부에 설치되는 것이 바람직하다.
이어서, 박막 트랜지스터(TFT)(102)(이후, TFT층(102)이라고도 한다)와 함께 형성된 박막회로를 포함하는 층을 선택적으로 형성하여 박리층(101)과 개구부(106)를 덮는다. TFT는 어느 구조로 해도 상관없는데, 예를 들면 LSI(large scale integrated circuit), CPU(central processing unit), 메모리 등을 설치할 수 있다.
이때, TFT층(202)에 있어서의 반도체막은, 막 두께가 0.2μm 이하, 대표적으로는 40nm ~ 170nm, 바람직하게는 50nm ~ 150nm이 되도록 한다. 이렇게 상당히 얇은 반도체막을 사용하므로, 실리콘 웨이퍼로부터 형성되는 칩과 비교하여, 더욱 집적회로의 박막화를 달성할 수 있다.
다음으로 TFT층(102) 위에 보호막(103)을 형성한다(도 4d). 기판(100)으로부터 TFT층(102)을 분리했을 때에, 응력에 의해 TFT층(102)이 뒤틀려 TFT층이 파괴될 우려가 있다. TFT층(102)을 얇게 형성할수록 TFT층(102)이 뒤틀릴 우려가 두드러진다. 따라서 박리 전에 미리 TFT층(102)에 보호막을 형성해서 보강해 둠으로써, 박리 후의 TFT층(102)의 뒤틀림을 방지할 수 있다. 여기에서 이때의 평면도를 도 6a에 나타낸다. 도 6a는 기판(100) 위에 12개의 박막집적회로를 형성한 경우를 나타내고, A-B에 따른 단면도는 도 4d에 해당한다.
도 4에서는 각 TFT층의 윗면 위에 보호막을 형성했지만, 윗면뿐만 아니라 옆면도 덮도록 보호막을 형성해도 된다. 이 경우, 박막회로를 박리할 때 보호막은 더욱 효과적으로 기능한다. 다만, 이 경우, 보호막(103)이 에칭제를 도입하기 위한 개구부(104)를 완전히 덮지 않도록 주의할 필요가 있다.
계속해서, 개구부(104)에 에칭제를 도입하여(도 4e), 박리층(101)을 제거한다(도 5a, 도 6b). 본 실시의 형태에서는, 박리층과 에칭제를 화학적으로 반응시켜서, 박리층(101)의 제거를 행한다. 에칭제로는, 박리층과 반응하기 쉬운 불화할로겐(할로겐간 화합물)을 포함한 기체 또는 액체를 사용할 수 있다. 본 실시의 형태에서는, 박리층(102)에 사용하는 W와 쉽게 반응하는 삼불화염소(ClF3) 가스를 사용한다. 또는, CF4, SF6, NF3, F2 등의 불소를 포함한 기체를 플라즈마화해서 사용해도 되고, 테트라메틸암모늄 히드록사이드(TMAH)와 같은 강알칼리 용액을 사용해도 된다.
박리층(101)을 제거한 후, 기판(100)을 박리한다. 본 실시의 형태에서, 개구부(106)에 형성된 반도체층(102)은 박리층이 완전히 제거된 후에도 기판(100)에 부분적으로 접속된다(도 5a). 따라서 TFT층(102)은 물리적 수단을 이용해서 기판(100)으로부터 분리된다. 여기에서는, TFT층(102)을 강화하기 위해 형성한 보호막(103) 위에 박리를 위한 보조기판(105)을 형성한다(도 5b).
보조기판(105)으로서 어떠한 강체를 사용해도 상관없지만, 유연성 기판을 사용하는 것이 바람직하다. 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어진 기판을 사용할 수 있다. 보호막(103)과 보조기판(105)의 접착에 사용하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시수지계, 수지 첨가제, 또는 양면 테이프 등을 사용할 수 있다. 또한 보조기판(105)으로서 미리 한쪽 면에 접착면을 가지는 유연성 필름이나 테이프를 사용해서 보호막(103)에 접착할 수 있다.
계속해서, 보조기판(105)을 사용해서 TFT층(102)을 기판(100)으로부터 물리적으로 박리한다(도 5c). 이상의 공정을 통해, TFT층(102)을 기판(100)으로부터 박리할 수 있다. 본 실시의 형태에 기재된 방법을 이용함으로써, 분리되는 일 없이, 박리 후에도 TFT층(102)을 박리 전과 마찬가지로 규칙적으로 배열된 상태로 얻을 수 있다.
기판(100)으로부터 박리되는 TFT층(102)에는 보강용 보호막(103)을 설치하므로, 그것은 그대로 물품에 설치해도 되고, TFT층이 전사되는 별도의 전사층과 함께 설치해도 된다. 전사기판으로는 유연성 기판을 사용하는 것이 바람직하다. 유연성 기판으로는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어진 기판을 사용할 수 있다.
유연성 기판을 접착하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시수지계 접착제, 수지 첨가제, 또는 양면 테이프 등을 사용할 수 있다.
박막집적회로를 유연성 기판으로 전사하면, 박막집적회로의 파괴강도를 높일 수 있다. 절연 기판 위에 형성된 박막집적회로에 비해, 박막집적회로는 경량화 및 박막화가 용이하고 그 유연성을 향상시킬 수 있다.
박리된 기판은 재이용할 수 있다. 이에 따라, 박막집적회로의 제조에 있어서 비용을 절감할 수 있다. 기판을 재사용하는 경우에는, 기판이 손상되지 않도록 박리공정을 제어하는 것이 바람직하다. 그러나 기판이 손상되더라도, 유기나 무기 수지막을 도포법 또는 액적토출법에 의해 형성함으로써 평탄화공정을 진행하면 된다.
이와 같이, 절연 표면을 가지는 기판 위에 박막집적회로를 형성할 경우, 원형의 실리콘 웨이퍼로부터 칩을 추출하는 실리콘 웨이퍼로 제조된 칩과 비교하여, 모체기판의 형상에 제약이 거의 없다. 따라서 박막집적회로의 생산성이 향상되고, 대량생산이 가능해진다. 또한, 절연 기판을 재이용할 수 있으므로, 비용을 절감할 수 있다.
한편, 본 실시의 형태는 상기 실시의 형태와 자유롭게 조합할 수 있다.
(실시의 형태 4)
본 실시의 형태에서는, 기판 위에 설치된 박막집적회로를 기판으로부터 분리하는 방법에 대해서, 상기 실시의 형태들과는 다른 형태에 관하여 도면을 참조하여 설명한다.
우선, 도 7a에 나타낸 바와 같이, 기판(2000)을 준비하고, 그 위에 박리층(2010)을 형성한다. 구체적으로, 실시의 형태 1에 기재된 모든 기판 재료를 사용할 수 있다. 기판(2000)의 표면은 CMP법 등의 연마에 의해 미리 평탄화해도 된다.
박리층(2010)은 텅스텐(W), 티탄(Ti), 니오브(Nb), 또는 몰리브덴(Mo) 등의 금속, 또는 실리콘(Si) 등을 함유한 막을 사용하여 형성한다. 실리콘을 함유한 막의 결정구조는 아모포스 상태, 미결정 상태, 다결정 상태 중 어느 하나로 할 수 있다. 본 실시의 형태에서는, 박리층(2010)으로서 W을 함유한 금속막을 사용한다. 이때, W의 형성 방법에는 CVD법, 스퍼터링법, 전자빔법 등이 있는데, 여기에서는 스퍼터링법을 이용해서 형성한다. 이후의 공정에서 기판을 물리적으로 박리할 경우에는, 막(예를 들면 W) 위에 산화물(예를 들면 WOx)막을 형성해도 된다. 또는, 막과 산화막의 조합으로서, Mo과 MoOx, Nb와 NbOx, Ti과 TiOx 등을 사용할 수 있다. 또한, 불순물 확산으로 인한 오염을 방지하기 위해 기판(2000)과 박리층(2010) 사이에 하지막을 형성해도 된다.
다음으로, 박막 트랜지스터(TFT)(2020)(이후, TFT층(2020)이라고도 한다)와 함께 형성된 집적회로를 포함하는 층을 박리층(2010) 위에 선택적으로 형성한다(도 7b). TFT층은 어느 구조로 해도 상관없다. 예를 들면, LSI(large scale integrated circuit), CPU(central processing unit), 메모리 등을 설치할 수 있다.
이때, TFT층(2020)에 포함된 반도체막의 두께는 0.2μm 이하, 대표적으로는 40nm ~ 170nm, 바람직하게는 50nm ~ 150nm로 한다. 이렇게 상당히 얇은 반도체막을 사용하므로, 실리콘 웨이퍼로부터 형성되는 칩과 비교하여, 집적회로를 더욱 박형으로 할 수 있다.
다음으로 TFT층(2020) 위에 보호막(2030)을 형성한다(도 7c). 기판(2000)으로부터 TFT층(2020)을 분리하면, 응력 등에 의해 TFT층(2020)이 뒤틀려 TFT가 파괴될 우려가 있다. TFT층(2020)을 박형으로 할수록, TFT층(2020)이 뒤틀릴 우려는 현저해진다. 따라서, 박리하기 전에 TFT층(2020)에 강화용 보호막을 미리 설치함으로써, 박리된 TFT층(2020)의 뒤틀림을 방지할 수 있다.
본 실시의 형태에서는, 보호막(2030)의 윗면의 적어도 일부에 두꺼운 부분(볼록영역(2040))을 선택적으로 형성한다. 볼록영역(2040)은 트랜지스터가 설치된 영역을 제외하고, 이전에 형성된 TFT층의 일부에 형성하는 것이 바람직하다. 이때 볼록영역(2040)은 보호막(2030)의 네 모퉁이에 형성했지만, 위치와 수는 그것에 한정되지 않는다. 이때의 평면도를 도 9a에 나타낸다. 도 9a는 기판(2000) 위에 12개의 박막집적회로를 형성한 경우를 나타내고, E-F에 따른 단면도를 도 7c에 나타낸다.
보호막(2030)으로는, 에폭시수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 우레탄수지, 또는 실리콘수지 등의 수지재료를 사용할 수 있다. 또는 보호막(2030)은 벤조시클로부텐, 파릴렌, 플레어, 또는 폴리이미드 등의 유기재료, 실록산 등의 중합에 의해 형성된 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중 합체를 함유한 조성물재료 등을 사용해서 형성해도 된다. 보호막(2030)은 스크린 인쇄법이나 액적토출법으로 형성할 수 있다.
도 7c는 보호막(2030)을 TFT층(2020)의 윗면에 형성한 경우를 나타내지만, 보호막(2030)을 윗면뿐만 아니라 옆면도 덮도록 형성해도 된다. 이 경우, 집적회로를 박리할 때 보호막은 더욱 효과적으로 기능한다. 다만, 이 경우, 보호막(2030)이 이후에 박리층을 제거하는 데에 사용되는 에칭제를 도입하기 위한 개구부(2050)를 완전히 덮지 않도록 주의할 필요가 있다.
그리고, 개구부(2050)에 에칭제를 도입하여(도 7d) 박리층(2010)을 제거한다(도 7e, 도 9b). 본 실시의 형태에서는, 박리층(2010)과 에칭제를 화학적으로 반응시켜서, 박리층(2010)을 제거한다. 에칭제로는, 박리층과 반응하기 쉬운 불화할로겐(할로겐간 화합물)을 포함한 기체 또는 액체를 사용할 수 있다. 본 실시의 형태에서는, 박리층(2020)에 사용하는 W와 쉽게 반응하는 삼불화염소(ClF3) 가스를 사용한다. 또는, CF4, SF6, NF3, F2 등의 불소를 포함한 기체를 플라즈마화해서 사용해도 되고, 테트라메틸암모늄 히드록사이드(TMAH)와 같은 강알칼리 용액을 사용해도 된다.
이때, 볼록영역(2040) 아래에 위치한 박리층(2010)의 에칭은 박리층의 다른 부분에 비해 느리게 진행된다. 본 발명의 구조에 있어서, 박리층의 에칭이 진행되는 속도는 박리층 위에 형성된 보호막의 두께에 반비례한다. 즉, 보호막이 두꺼울수록, 에칭 속도는 느려진다.
따라서, 보호막(2030) 위에 두꺼운 부분(볼록영역(2040))을 설치하고 에칭 시간을 조절함으로써 볼록부분 아래의 박리층을 남긴다(도 7e). 즉, TFT층(2020)은 박리층의 잔류 부분(2060)에 의해 기판(2000)에 부착된다.
그리고, TFT층(2020)을 물리적 수단을 이용해서 기판(2000)으로부터 분리한다. 여기에서는, TFT층(2020)을 강화하기 위해 형성한 보호막(2030) 위에 박리를 위한 보조기판(2070)을 형성한다(도 8a). 보조기판(2070)으로서 어떠한 강체를 사용해도 상관없지만, 유연성 기판을 사용하는 것이 바람직하다. 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어진 기판을 사용할 수 있다. 보호막(2030)과 보조기판(2070)의 접착에 사용하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시수지계, 수지 첨가제, 또는 양면 테이프 등을 사용할 수 있다. 또한 보조기판(2070)으로서 미리 한쪽 면에 접착면을 가지는 유연성 필름이나 테이프를 사용해서 보호막(2030)에 접착할 수 있다.
본 실시의 형태에 있어서, 기판(2000)과 TFT층(2020)은 물리적인 수단을 이용해서 박리한다. 그러므로 박리층(2010)과 TFT층(2020) 사이의 계면의 밀착도가 약할수록, 박리가 용이해져 TFT층이 덜 손상된다. 또한, 금속막 위에 금속산화막을 형성해도 된다. 예를 들면, W나 Mo 등을 박리층으로 사용한 경우에는, W나 Mo 위에 SiOx를 형성한 후에, 열처리 등에 의해 W나 Mo 위에 WOx나 MoOx를 형성한다. 이렇게, W나 Mo으로 된 금속막 위에 각각 WOx나 MoOx으로 된 금속산화막을 형성함으로써, 박리층와 SiOx 사이의 밀착성을 약화시켜, 박리층을 쉽게 박리할 수 있게 된 다. 박리층을 완전히 제거하지 않고도 기판으로부터 박막집적회로를 용이하게 박리할 수 있다.
이어서 보조기판(2070)을 사용해서 물리적 수단에 의해 기판(2000)으로부터 TFT층(2020)을 박리한다(도 8b). 박리 후에 박리층이 TFT층(2020)에 부착된 경우에는, 다시 에칭제를 사용해서 제거하는 것이 바람직하다.
상기 공정을 통해, 기판(2000) 위에 형성된 TFT층(2020)을 박리할 수 있다. 본 실시의 형태에 기재된 방법을 이용함으로써, 분리되는 일 없이, 박리 후에도 TFT층(2020)을 박리 전과 마찬가지로 규칙적으로 배열된 상태로 얻을 수 있다.
기판(2000)으로부터 박리되는 TFT층(2020)에는 보강용 보호막(2030)을 설치하므로, 그것은 그대로 물품에 설치해도 되고, TFT층이 전사되는 별도의 전사층과 함께 설치해도 된다. 전사기판으로는 유연성 기판을 사용하는 것이 바람직하다. 유연성 기판으로는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어진 기판을 사용할 수 있다.
유연성 기판을 접착하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시수지계 접착제, 수지 첨가제, 양면 테이프 등을 사용할 수 있다.
박막집적회로를 유연성 기판으로 전사하면, 박막집적회로의 파괴강도를 높일 수 있다. 절연 기판 위에 형성된 박막집적회로에 비해, 박막집적회로는 경량화 및 박막화가 용이하고 그 유연성을 향상시킬 수 있다.
박리된 기판은 재이용할 수 있다. 이에 따라, 박막집적회로의 제조에 있어서 비용을 절감할 수 있다. 기판을 재사용하는 경우에는, 기판이 손상되지 않도록 박리공정을 제어하는 것이 바람직하다. 그러나 기판이 손상되더라도, 유기나 무기 수지막을 도포법 또는 액적토출법에 의해 형성함으로써 평탄화공정을 진행하면 된다.
이와 같이, 절연 표면을 가지는 기판 위에 박막집적회로를 형성할 경우, 원형의 실리콘 웨이퍼로부터 칩을 추출하는 실리콘 웨이퍼로 제조된 칩과 비교하여, 모체기판의 형상에 제약이 거의 없다. 따라서 박막집적회로의 생산성이 향상되고, 대량생산이 가능해진다. 또한, 절연 기판을 재이용할 수 있으므로, 비용을 절감할 수 있다.
한편, 본 실시의 형태는 상기 실시의 형태와 자유롭게 조합할 수 있다.
[실시예 1]
본 실시예에서는, 상기 실시의 형태 1 및 실시의 형태 2에 서술한 박리방법에 대해 보다 구체적으로 도면을 참조하여 설명한다.
우선, 도 10a에 나타낸 바와 같이 기판(200) 위에 박리층(201)을 형성한다. 구체적으로 기판(200)으로는, 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리기판, 석영기판, 세라믹 기판 등을 사용할 수 있다. 또는 스테인레스 스틸 등의 금속기판 또는 반도체기판의 표면에 절연막을 형성한 것을 사용해도 된다. 플라스틱 등의 유연성을 가지는 합성 수지로 이루어진 기판은, 일반적으로 상기 기판에 비해 내열온도가 낮은 편이지만, 제조 공정에 있어서의 처리 온도를 견딜 수 있는 것이라면 기판(200)으로서 사용할 수 있다. 기판(200)의 표면을, CMP법 등의 연마에 의해 평탄화해도 된다. 이때, 본 실시예에서는 기판(200)으로서 석영기판을 사용한다.
박리층(201)으로는, 스퍼터링법에 의해 30nm ~ 1μm, 바람직하게는 30nm ~ 50nm의 두께로 형성되는 W막을 사용한다. 또는, 스퍼터링법뿐만 아니라 CVD법에 의해 W막을 형성해도 된다. 본 실시예에서는 박리층(201)으로서 W를 함유한 금속막을 사용하지만, 상기 실시의 형태에서 언급한 다른 물질을 사용해도 된다.
박막집적회로가 설치되는 영역에 있어서 박리층(201) 위에 절연막을 선택적으로 형성한다(도 10b). 절연막은 단층구조로 형성해도 되고 적층구조로 형성해도 된다. 본 실시예에서는, 제1 절연막(202)과 제2 절연막(203)의 적층구조를 가지도록 형성한다. 예를 들면, 산화규소막과 산화질화규소막을 각각 제1 절연막과 제2 절연막으로 사용한다. 또는, 상기 절연막은 제1 절연막으로서 산화규소막, 제2 절연막으로서 질화산화규소막, 제3 절연막으로서 산화질화규소막을 사용한, 3층으로 된 적층구조로 해도 된다. 다음 공정에서 물리적 수단을 이용하여 박리를 행하는 경우, 박리층(201)과 집적 접하는 제1 절연막(202)으로서 산화규소막을 사용하는 것이 바람직하다.
이어서, 절연막(203) 위에 박막 트랜지스터를 형성한다(도 10c). 박막 트랜지스터에는 적어도 원하는 형상으로 패터닝된 반도체막(211, 212)과, 게이트 절연막으로서 기능하는 절연막(게이트 절연막)(213)을 사이에 두고 형성된 게이트 전극(214, 215)이 포함된다.
반도체막(211, 212)은 아모포스 반도체, 아모포스 상태와 결정 상태가 혼재 하는 SAS(Semi Amorphous Semiconductor), 아모포스 반도체 내에서 0.5nm ~ 20nm의 결정립을 관찰할 수 있는 미결정 반도체, 결정성 반도체 중 어느 상태로 해도 상관없다.
성막 처리 온도를 견딜 수 있는 기판, 예를 들면 석영기판을 사용하면, 그 기판 위에 CVD법 등에 의해 결정성 반도체막을 형성해도 된다.
본 실시예에서는, 아모포스 반도체막을 형성하고, 가열처리에 의해 결정화된 결정성 반도체막을 형성한다. 가열처리에는, 가열로, 레이저 조사, 혹은 레이저광 대신에 램프로부터 발광하는 빛의 조사(램프 어닐), 또는 그것들을 조합한 것을 이용할 수 있다.
레이저 조사를 이용할 경우, 연속 발진형 레이저(CW레이저)나 펄스 발진형 레이저(펄스 레이저)를 사용할 수 있다. 레이저로는, Ar 레이저, Kr 레이저, 엑시머 레이저, YAG 레이저, Y203 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이드 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 중 일종 또는 복수 종을 사용할 수 있다. 이러한 레이저의 기본파, 및 그 기본파의 제2 고조파로부터 제4 고조파 레이저를 조사함으로써 대입경의 결정을 얻을 수 있다. 예를 들면, Nd:YVO4 레이저(기본파: 1064nm)의 제2 고조파(532nm)나 제3 고조파(355nm)를 사용할 수 있다. 이때 레이저의 에너지밀도는 0.01 ~ 100MW/cm2 정도(바람직하게는 0.1 ~ 10MW/cm2)로 할 필요가 있다. 그리고, 주사 속도를 10 ~ 2000cm/sec 정도로 해서 조사한다.
이때 예를 들면 도 18a에 나타낸 바와 같은 광학계를 사용하여, CW 레이저를 사용해서 결정화를 행한다. 우선, 레이저 발진기(290)로부터 방출되는 CW레이저빔은 광학계(291)에 의해 연장되고, 선상으로 가공된다. 구체적으로, 광학계(291)가 가지는 실린드리컬 렌즈나 볼록 렌즈를, 레이저 빔이 통과하면 선상으로 가공할 수 있다. 이때 스폿의 장축의 길이는 200 ~ 350μm가 되도록 가공하는 것이 바람직하다.
그 후에 선상으로 가공된 레이저빔은, 갈바노미러(293)와, fθ렌즈(294)를 통해 반도체막(124)에 입사한다. 이때 선상 레이저는 반도체막 위에 소정의 크기를 가지는 레이저 스폿(282)을 형성하도록 조정된다. 또한 fθ렌즈(294)는 갈바노미러의 각도에 의존하지 않고, 피조사물의 표면에서 레이저 스폿(282)의 형상을 일정하게 할 수 있다.
이때 갈바노미러의 진동을 제어하는 장치(제어장치)(296)에 의해 갈바노미러가 진동하는데, 환언하면 미러의 각도가 변화된다. 레이저 스폿(282)은 한 방향(예를 들면 도면의 X축 방향)으로 이동한다. 예를 들면, 갈바노미러가 반 주기 진동하면, 레이저빔은 반도체막 위의 X축 방향으로 일정 폭 이동하게 된다.
그리고, 반도체막은 XY스테이지(295)에 의해 Y축 방향으로 이동한다. 동일한 방식으로 갈바노미러에 의해 레이저 스폿은 반도체막 위의 X축 방향으로 이동한다(되돌아오는 방향). 이러한 레이저빔의 왕복운동을 이용하여, 레이저 스폿은 경로(283)를 따라 이동하여 반도체막 전체에 레이저 어닐을 실시한다.
도 18b에 나타낸 바와 같이, 박막 트랜지스터에는, 캐리어의 이동방향(284) 과, 레이저 빔의 장축으로의 이동 방향(주사 방향)(283)이 같도록 레이저 어닐을 행한다. 예를 들면, 도 18b에 나타낸 것과 같은 형상을 가지는 반도체막(230)의 경우, 레이저 빔의 장축으로의 이동 방향(주사 방향)과 평행이 되도록, 반도체막에 형성되는 소스 영역(230(s)), 채널 형성 영역(230(c)), 드레인 영역(230(d))을 배치한다. 그 결과, 캐리어가 가로지르는 입자 경계를 적게 하거나 제거할 수 있으므로, 박막 트랜지스터의 이동도를 향상시킬 수 있다.
또한, 레이저의 입사각을 반도체막에 대해 θ（0°＜θ＜90°)로 할 수 있다. 그 결과, 레이저의 간섭을 방지할 수 있다.
반도체막에 연속발진의 기본파의 레이저광과 연속발진의 고조파의 레이저광을 조사해도 되고, 연속발진의 기본파의 레이저광과 펄스 진폭의 고조파의 레이저광을 조사해도 된다. 복수의 레이저광을 조사함으로써 에너지를 보충할 수 있다.
펄스 발진형 레이저로서, 반도체막이 레이저광에 의해 용융된 후 고화될 때까지, 다음 펄스의 레이저광을 조사할 수 있는 발진주파수로 레이저광을 발진시킴으로써, 주사방향을 향해 연속적으로 성장한 결정립을 얻을 수 있다. 즉, 펄스발진의 주기가 반도체막이 용융된 후 완전히 고화될 때까지의 시간보다 짧아지도록 발진의 주파수의 하한을 정한 펄스 빔을 사용할 수 있다.
실제로 사용할 수 있는 펄스 빔의 발진 주파수는 10MHz 이상으로, 통상 사용되고 있는 수십 Hz 내지 수백 Hz의 주파수대보다 현저히 높은 주파수대를 사용한다.
희가스나 질소 등의 불활성 가스 분위기에서 레이저광을 조사해도 된다. 이 에 따라 레이저광 조사에 의해 반도체 표면이 거칠어지는 것을 억제할 수 있고, 계면준위밀도의 편차에 의해 생기는 역치의 편차를 억제할 수 있다.
SiH4와 F2, 또는 SiH4와 H2를 사용해서 미결정 반도체막을 형성하고, 그 후 상기와 같은 레이저 조사를 행해서 결정화해도 된다.
기타 가열처리로서, 가열로를 사용할 경우, 아모포스 반도체막을 500 ~ 550℃에서 2 ~ 20시간 동안 가열한다. 이때, 서서히 고온이 되도록 온도를 500 ~ 550℃의 범위에서 다단계로 설정하는 것이 좋다. 이는 최초의 저온이열공정에 의해 아모포스 반도체막의 수소 등이 방출되므로, 결정화시의 막이 거칠어지는 것을 저감하는 이른바 탈수소화를 행할 수 있기 때문이다. 또한, 결정화를 촉진시키는 금속원소, 예를 들면 Ni을 아모포스 반도체막 위에 형성하면, 가열온도를 저감할 수 있어 바람직하다. 이러한 금속원소를 사용한 결정화인 경우에도, 600 ~ 950℃로 가열해도 상관없다.
단, 금속 원소를 형성할 경우, 반도체소자의 전기 특성에 악영향을 끼칠 염려가 있으므로, 상기 금속원소를 저감 또는 제거하기 위한 게터링 공정을 실행할 필요가 있다. 예를 들면, 아모포스 반도체막을 게터링 싱크로 사용해서 금속원소를 포획하는 공정을 실행하면 된다.
또는, 직접 피형성면에 결정성 반도체막을 형성해도 된다. 이 경우 GeF4, 또는 F2 등의 불소계 가스와, SiH4, 또는 Si2H6 등의 실란계 가스를 사용하고, 열 또는 플라즈마를 이용해서 직접 피형성면에 결정성 반도체막을 형성할 수 있다. 이렇게 집적 결정성 반도체막을 형성하는 경우로서, 고온처리가 필요해지는 경우에는, 내열성이 높은 석영기판을 사용하는 것이 바람직하다.
이렇게 반도체막의 가열 처리에 의해, 박리층에 가열의 영향이 있을 것으로 생각된다. 예를 들면, 노를 사용한 가열처리를 행하는 경우나, 532nm의 파장을 사용해서 레이저 조사를 행하는 경우, 박리층까지 에너지가 도달하는 경우가 있다.
한편, 효율적으로 반도체막을 결정화하기 위해, 박리층에 레이저에 의한 에너지를 도달시키지 않도록, 하지막을 형성할 수도 있다. 예를 들면, 하지막의 재료, 막 두께, 적층 순서를 선택한다.
이상에 나타낸 어느 하나의 수단에 의해 형성되는 반도체막은, 실리콘 웨이퍼로부터 형성되는 칩과 비교해서 많은 수소를 가진다. 구체적으로는, 수소를 1×1019 ~ 1×1022/cm3, 바람직하게는 1×1019 ~ 5×1020/cm3 함유하도록 형성할 수 있다. 이 수소에 의해, 반도체막 내의 결함을 완화하는 소위 결함의 터미네이트 효과를 달성할 수 있다. 또한 수소에 의해 박막집적회로의 유연성을 높일 수 있다.
또한, 패터닝된 반도체막이 박막집적회로에서 차지하는 면적의 비율을, 1 내지 30%로 함으로써, 휨 응력에 의한 박막 트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
또한, 게이트 절연막(213)은 반도체막(211, 212)을 덮도록 형성되어 있다. 게이트 절연막(213)은 예를 들면 산화규소, 질화규소 또는 질화산화규소 등을 사용한 단층으로 하거나 그 막을 복수 개 적층시켜서 형성할 수 있다. 게이트 절연 막(213)의 성막방법으로는 플라즈마 CVD법, 스퍼터링법 등을 이용할 수 있다. 여기에서는 스퍼터링법을 이용해서, 게이트 절연막(213)을 막 두께가 30nm 내지 200nm인 규소를 함유하는 절연막으로 형성한다.
게이트 전극(214, 215)은 게이트 절연막(213) 위에 제1 도전층, 그 위에 제2 도전층을 형성하고, 제1 도전층과 제2 도전층을 패터닝하여 형성할 수 있다. 본 실시예에서는, 제1 도전층으로서 질화탄탈(TaN)을 사용하고, 제2 도전층으로서 텅스텐(W)을 사용해서 형성한다. TaN막, W막은 모두 스퍼터링법으로 형성하면 되는데, TaN막은 탄탈의 타겟을 사용해서 질소분위기에서, W막은 텅스텐의 타겟을 사용해서 성막한다.
본 실시예에서는 제1 도전층을 TaN, 제2 도전층을 W으로 했지만, 이것에 한정되지 않고, 제1 도전층과 제2 도전층은 모두 Ta, W, Ti, Mo, Al, Cu, Cr, Nd로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 형성해도 된다. 또한 인 등의 불순물원소를 도핑한 다결정 규소막으로 대표되는 반도체막을 사용해도 된다. 또는 AgPdCu합금을 사용해도 된다. 그 조합은 적절히 선택하면 된다. 막 두께는 제1 도전층이 20 ~ 100nm, 제2 도전층이 100 ~ 400nm의 범위가 되도록 형성하면 된다. 또한, 본 실시예에서는 2층 적층구조로 했지만, 1층으로 해도 되고, 3층 이상의 적층구조로 해도 된다.
다음으로, 게이트 전극 또는 레지스트를 형성하고 패터닝한 것을 마스크로 사용하여, 반도체막(211, 212)에 n형 또는 p형 도전성을 부여하는 불순물을 선택적으로 첨가한다. 반도체막(211, 212)은 각각 채널형성영역 및 불순물영역(소스영역, 드레인영역, GOLD영역, LDD영역을 포함한다)을 가지고, 첨가되는 불순물원소의 도전형에 따라 n채널형 TFT(204), 또는 p채널형 TFT(205)로 구분할 수 있다.
도 10c에 있어서, n채널형 TFT(204)는 게이트 전극(214)의 측벽에 사이드월을 가지고, 반도체막(211)에 n형 도전성을 부여하는 불순물이 선택적으로 첨가된 소스영역, 드레인영역 및 LDD영역이 형성되어 있다. p채널형 TFT(205)의 반도체막(212)에 p형 도전성을 부여하는 불순물이 선택적으로 첨가된 소스 영역 및 드레인 영역이 형성되어 있다. 여기에서는, 게이트 전극(214, 215)의 측벽에 사이드월을 형성하고, n채널형 TFT(204)에 선택적으로 LDD영역을 형성한 구조를 나타냈지만, 이 구조에 한정되지 않는다. p채널형 TFT(205)에도 LDD영역을 형성할 수 있다. 그리고/또는 p채널형 TFT(205)에 사이드월을 설치하지 않아도 된다.
또는, n채널형 TFT(204)와 p채널형 TFT(205)를 보완적으로 조합한 CMOS 구조로 형성해도 된다. 이때 게이트 전극 아래에 배치된 반도체막의 채널영역에 불순물 원소(붕소 또는 인 등)를 도핑 등에 의해 미리 첨가해 두어도 된다. 반도체막의 채널영역에 불순물 원소를 첨가해 둠으로써 역치 편차 등을 억제할 수 있고 좋은 특성의 박막 트랜지스터를 얻을 수 있다.
다음으로 층간 절연막(206)을 형성한다(도 10d). 층간 절연막(206)에는 무기절연막이나 유기절연막을 사용할 수 있다. 무기절연막에는 CVD법에 의해 형성된 산화규소막이나 산화질화규소막, 또는 SOG(Spin On Glass)법에 의해 도포된 산화규소막 등을 사용할 수 있고, 유기절연막에는 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴 또는 포지티브형 감광성 유기수지, 네거티브형 감광성 유기수지막 등의 막을 사용할 수 있다. 또한, 아크릴막과 산화질화규소막의 적층구조를 이용해도 된다.
층간 절연막에 실록산 수지를 사용해도 된다. 실록산 수지는 Si-O-Si 결합을 포함한 수지에 해당한다. 실록산의 골격구조는 실리콘(Si)과 산소(0)의 결합으로 구성된다. 치환기로서, 적어도 수소를 함유한 유기기(예를 들면, 알킬기, 방향족 탄화수소)를 사용할 수 있다. 치환기로서 플루오르기를 사용해도 된다. 또는, 적어도 수소를 함유한 유기기와 플루오르기를 모두 사용해도 된다.
실록산계 폴리머는, 그 구조에 따라, 실리카 유리, 알킬 실록산 폴리머, 알킬 실세스퀴옥산 폴리머, 하이드로실세스퀴옥산 폴리머, 하이드로알킬 실세스퀴옥산 폴리머 등으로 분류할 수 있다. 또는, 층간 절연층은 Si-N 결합을 가지는 폴리머(폴리실라잔)를 포함한 재료로 형성해도 된다.
상기 재료를 사용함으로써 막 두께를 얇게 해도 충분한 절연성 및 평탄성을 지닌 층간 절연막을 얻을 수 있다. 또한 상기 재료는 내열성이 높으므로, 다층 배선에 있어서 리플로 처리에도 견딜 수 있는 층간 절연막을 얻을 수 있다. 또한 흡습성이 낮으므로, 탈수량이 적은 층간 절연막을 형성할 수 있다.
본 실시예에서는, 실록산 수지를 사용하여 층간 절연막(206)을 형성한다. 층간 절연막(206)을 사용하여 TFT로 인한 기판의 요철을 감소시키고 평탄화할 수 있다. 층간 절연막(206)은 특히 평탄화하는 기능을 하므로, 절연막은 쉽게 평탄화될 수 있는 재료로 형성하는 것이 바람직하다.
또한, 층간 절연막(206)을 형성하기 전에, 제1 패시베이션막을 형성해도 된 다. 패시베이션막으로는 실리콘을 함유하는 절연막을 100 ~ 200nm의 두께로 형성한다. 성막법으로는 플라즈마 CVD법이나, 스퍼터링법을 이용하면 된다. 그 외에 패시베이션막으로 SiH4, N2O, H2로 제작되는 산화질화수소화규소막을 적용해도 된다. 물론, 패시베이션막은 단층구조로 해도 되고 적층구조로 해도 된다.
또한, 층간 절연막(206)을 형성한 후, 질화산화규소막 등으로 된 제2 패시베이션막을 형성해도 된다. 막 두께는 10 ~200nm 정도로 형성하면 되는데, 이로써 제2 패시베이션막에 의해 층간 절연막(206)에 수분이 출입하는 것을 억제할 수 있다. 제2 패시베이션막으로서 그 외에도 질화규소막, 질화알루미늄막, 산화질화알루미늄막, 다이아몬드 카본 라이크(DLC)막, 카본 나리트라이드(CN)막도 마찬가지로 사용할 수 있다.
다음으로, 층간 절연막(206)을 에칭하여, 소스영역 및 드레인영역에 도달하는 콘택홀을 형성한다. 이어서, 소스영역과 드레인영역에 각각 전기적으로 접속되는 배선(207a 내지 207c)을 형성한다. 배선(207a 내지 207c)은 Al, Ni, C, W, Mo, Ti, Pt, Cu, Ta, Au, Mn으로부터 선택된 일종의 원소 또는 상기 원소를 복수 포함한 합금으로 이루어진 단층 또는 적층구조로 할 수 있다. 여기에서, 배선(207a 내지 207c)은 Al을 포함한 금속막으로 형성하는 것이 바람직하다. 본 실시예에서는, Ti막과 Al과 Ti를 포함한 합금막의 적층막을 패터닝해서 배선(207a 내지 207c)을 형성한다. 물론 배선의 구조는 2층 구조에 한정되지 않고, 단층 구조로 하거나 3층 이상의 적층 구조로 해도 된다. 또한, 배선의 재료는 Al와 Ti의 적층막에 한정되지 않는다. 예를 들면, TaN막 위에 Al막이나 Cu막을 형성하고, 그 위에 Ti막을 더 형성한 적층막을 패터닝해서 배선(207a 내지 207c)을 형성해도 된다.
그리고, 배선(207a 내지 207c)을 덮도록 절연막(208)을 형성한다. 절연막(208)으로는, 산화규소(SiOx)막, 질화규소(SiNx)막, 산화질화규소(SiOxNy)(x>y)막, 질화산화규소(SiNxOy)(x>y)(x, y=1, 2 ...)막 등의 산소, 또는 질소를 가지는 절연막을 사용할 수 있다. 대표적으로, 질화산화규소(SiNxOy)막을 사용하는 것이 바람직하다. 또는 수지막을 사용해도 된다.
다음으로, 도 11a에 나타낸 바와 같이 절연막(208) 위에 보호막(209)을 형성한다. 보호막(209)의 재료로서, 에폭시수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 우레탄수지, 실리콘 수지 등의 수지재료를 사용할 수 있다. 또한, 보호막(209)은 벤조시클로부텐, 파릴렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모폴리머와 수용성 공중합체를 포함한 조성물 재료 등을 사용하여 형성해도 된다. 보호막(209)은 스크린 인쇄법이나 액적토출법에 의해 형성할 수 있다. 본 실시예에서는 보호막(209)으로서 스크린 인쇄법으로 형성한 에폭시수지를 사용한다.
보호막(209)을 설치함으로써, 기판(200)으로부터 TFT층(102)을 분리할 때에 TFT층(102)이 휘는 것을 방지할 수 있다.
그 후, 박리층(201)을 완전히 제거한다. 본 실시예에서는, 박리층과 에칭제를 화학적으로 반응시켜서, 박리층의 제거를 행한다. 도 11a 및 11b에 나타낸 바와 같이, 에칭제로서 할로겐화불소를 포함한 기체 또는 액체를 도입함으로써 박리층을 제거한다. 여기에서는, 도 21에 나타낸 바와 같은 감압 수단, 가압수단, 온도제어수단을 구비한 장치를 사용하고, 에칭제로서 ClF3(삼불화염소)를 사용하고, 온도: 실온 내지 150℃, 유량: 50sccm, 기압: 9Torr(약 1200Pa)의 조건 하에서 박리층을 제거한다. 그러나, 이 조건에 한정되지 않는다. 도 21에 나타내는 장치는, 복수의 기판(200)을 처리할 수 있는 벨 자(bell jar)(89)를 가진다. 그리고, 가스 도입관을 통해 ClF3 가스(115)가 도입되고, 배기관(92)을 통해 불필요한 가스가 배기된다. 또한 그 장치의 옆면에는 가열수단, 예를 들면 히터(91)를 형성해도 된다.
도 11a에 나타낸 바와 같이, 할로겐화 불소를 포함한 기체 또는 액체를 개구부(104)에 도입한다. 이때, 가열수단에 의해 가열온도를 100℃ ~ 300℃로 하면 반응속도를 높일 수 있다. 그 결과, ClF3 가스의 사용량을 줄일 수 있고, 처리시간도 단축할 수 있다.
이때, TFT층(102)의 각 층이 에칭되지 않도록 에칭제, 가스 유량, 온도 등을 설정한다. 본 실시예에서 사용하는 ClF3은, W를 선택적으로 에칭하는 특성이 있으므로, 박리층인 W를 선택적으로 제거한다. 따라서 박리층에는 W를 함유한 금속막으로 된 층을 사용하고, 하지막에는 산소, 또는 질소를 가지는 절연막을 사용한다. 이것들의 반응 속도의 차이, 즉 선택비가 높으므로, TFT층(102)을 보호하면서, 박리층을 용이하게 제거할 수 있다. 본 실시예에서는, TFT층의 상하에 설치된 절연막, 옆면에 노출된 층간 절연막, 게이트 절연막, 배선 등의 단부에 의해, TFT층(102)은 ClF3에 의해 에칭되지 않는다.
이때, ClF3은, 염소를 200℃ 이상에서 불소와 반응시킴으로써, C12(g) + 3F2(g) → 2ClF3(g)의 과정을 거쳐 생성할 수 있다. ClF3(끓는점: 11.75℃)은 반응 공간의 온도에 따라서는 액체인 경우도 있다. 그 경우에는 웨트 에칭을 채용할 수도 있다.
그 외의 할로겐화불소를 포함한 기체로서, ClF3 등에 질소를 혼합한 가스를 사용해도 된다.
박리층을 에칭하고, 하지막을 에칭하지 않는 에칭제이기만 하면, ClF3에 한정되지 않고, 할로겐화불소에 한정되는 것도 아니다. 예를 들면, CF4, SF6, NF3, F2 등의 불소를 포함한 기체를 플라즈마화해서 사용할 수도 있다. 그 밖의 에칭제로서, 테트라메틸암모늄하이드로옥사이드(TMAH)와 같은 강알칼리 용액을 사용해도 된다.
ClF3 등의 할로겐화불소를 포함한 기체에 의해 화학적으로 제거할 경우, 선택적으로 에칭되는 재료를 박리층으로서 사용하고, 에칭되지 않는 재료를 하지막으로서 사용하는 조건을 따른다면, 박리층 및 하지막의 조합은, 상기 재료에 한정되지 않는다.
다음으로 박리층(201)을 제거한 후, 기판(200)을 박리한다. 박리층(201)을 완전히 제거하는 경우, 물리적 수단을 이용하지 않고 기판(200)을 TFT층(102)으로 부터 분리할 수 있다(도 11b).
한편, 박리층을 완전히 제거하지 않고 기판(200)으로부터 TFT층(102)을 분리하는 방법을 도 12a 내지 12c, 및 도 13a 내지 13c에 나타낸다.
도 12a에서는, 도 11a에 나타낸 공정까지의 유사한 형성 후, 개구부(104)에 에칭제를 도입하고 박리층(221)의 일부는 완전히 제거하지 않고 남긴다. 박리층(221)을 얼마나 남길 것인가는 에칭제의 유량과 반응시간을 조절함으로써 제어할 수 있다.
그 후, 보호막(209) 위에 보조기판(222)을 설치한다(도 12b). 보조기판(222)으로서, 석영기판이나 유연성 기판이 사용된다. 유연성 기판을 사용하는 경우, 그것은 한쪽 면에 접착면을 가지는 유연성 필름을 사용해서 보호막(209)에 접착할 수 있다. 이 경우, 보조기판(222)을 보호막(209)에 접착하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시 또는 아크릴 수지, 수지 첨가제, 또는 테이프 등을 사용할 수 있다.
그리고, 보조기판(222)을 사용하여 TFT층(102)을 기판(200)으로부터 물리적으로 박리한다(도 12c). 이상의 공정들을 통해, TFT층(102)을 기판(200)으로부터 박리할 수 있다. 이 방법을 이용함으로써, 박리층을 완전히 제거하지 않고, TFT층을 기판으로부터 박리할 수 있으므로, 박리공정의 진행시간을 단축할 수 있다. 박리된 TFT층(102)은 박리 전과 마찬가지로 규칙적으로 배열된 상태로 얻을 수 있다. 즉, 박리층(221)을 완전히 제거하지 않고 박리를 진행할 수 있으므로, 보조기판(222)에 부착된 TFT층을 박리 전과 동일하게 배열된 상태로 얻을 수 있다. 따라 서, 다음 공정에서도 진행시간을 단축할 수 있다.
기판(200)으로부터 박리된 TFT층(102)에 강화용 보호막(209)을 설치하므로, 그것은 그대로 물품에 설치해도 되고, TFT층이 전사되는 별도의 전사층과 함께 설치해도 된다. TFT층(102)을 별도의 전사기판에 전사하는 경우를 도 13a 내지 도 13c에 나타낸다.
도 13a에 나타낸 바와 같이, 박리된 TFT층(102)을 전사기판(223)에 접착한다. 전사기판(223)으로는 유연성 기판을 사용하는 것이 바람직하다. 유연성 기판으로는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어진 기판을 사용할 수 있다. TFT층(102)에 강도의 문제가 있으면, 적층 공정을 진행하는 것이 바람직하다.
이후, 보조기판(222)을 박리하고 전사기판(223)을 다이싱, 스크라이빙 또는 레이저 커트법에 의해 선택적으로 절단함으로써(도 13b), 박막집적회로를 서로로부터 분리한다(도 13c). 여기에서, 박막집적회로는 CO2 레이저와 같이 유리기판에 흡수되는 레이저를 사용해서 절단된다. TFT층(102)에는 강화를 위해 옆면 등에 에폭시수지와 같은 유기수지를 설치할 수 있다. 그 결과, TFT층(102)을 외부로부터 보호할 수 있고, 기계적인 힘을 더욱 향상시킬 수 있다.
박리된 기판(200)을 재사용할 수 있다. 따라서, 기판을 사용한 박막집적회로에 있어서 비용 절감을 실현할 수 있다. 예를 들면, 석영기판은 평탄성이 좋고, 내 열성이 높다는 이점이 있지만, 고가인 것이 문제가 된다. 그러나 기판을 재사용함으로써, 유리기판보다 고가인 석영기판을 사용하더라도 비용 절감을 실현할 수 있다.
도 31a 및 31b는 본 실시예에서 서술한 박막집적회로의 사진이다. 도 31a는 기판으로부터 박리된 후 밀봉된 박막집적회로의 사진이다. 박막집적회로는 박리층을 완전히 제거함으로써 박리되었다. 즉, 여기에 나타낸 박막집적회로는 실시의 형태 1에서 설명한 방법을 이용하여 제조한 것이다. 박막집적회로에는 상기 실시의 형태에서 서술한 반도체층과 보호막이 설치되므로, 도 31b에 나타낸 바와 같이 구부러진 형태를 취할 수 있다.
한편 본 실시예는 상기 실시의 형태와 자유롭게 조합할 수 있다.
[실시예 2]
본 실시예에서는 실시의 형태 3 및 4에서 서술한 박리방법에 대해 도면을 참조하여 더욱 상세히 설명한다.
실시의 형태 3에서 서술한 구조 및 박리방법을 도 14a 내지 14d 및 도 15a 내지 15c에 더욱 상세히 나타낸다.
우선, 도 14a에 나타낸 바와 같이, 기판(300) 위에 박리층(301)을 형성한다. 구체적으로, 기판(300)으로는 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 유리기판, 석영기판, 세라믹기판 등을 사용할 수 있다.
또는, 스테인레스 스틸 등의 금속기판 또는 반도체기판의 표면에 절연막을 형성한 것을 사용해도 된다. 플라스틱 등의 유연성을 가지는 합성 수지로 이루어진 기판은, 일반적으로 상기 기판에 비해 내열온도가 낮은 편이지만, 제조 공정에 있어서의 처리 온도를 견딜 수 있는 것이라면 기판(300)으로서 사용할 수 있다. 기판(300)의 표면을, CMP법 등의 연마에 의해 평탄화해도 된다. 이때, 본 실시예에서는 기판(300)으로서 유리기판을 사용한다.
박리층(301)으로는, 스퍼터링법에 의해 30nm ~ 1μm, 바람직하게는 30nm ~ 50nm의 두께로 형성되는 W막을 사용한다. 또는, 스퍼터링법뿐만 아니라 CVD법에 의해 W막을 형성해도 된다. 본 실시예에서는 박리층(301)으로서 W를 함유한 금속막을 사용하지만, 상기 실시의 형태에서 언급한 다른 물질을 사용해도 된다.
이어서, 박리층(301)을 선택적으로 에칭하여 패턴을 형성한다(도 14b). 패턴은 포토리소그래피, 액적토출법 등에 의해 형성할 수 있다. 본 실시예에서 박리층(301)은 포토리소그래피에 의해 에칭하여 복수의 개구부(306)를 포함하는 패턴을 형성한다(도 14b). 또는, 액적토출법에 의해 패턴을 형성해도 된다. 그 경우, 집적 레지스트를 형성할 수 있고 마스크는 불필요해진다. 이때 개구부(306)는 트랜지스터가 설치된 영역을 제외하고, 후에 형성되는 TFT층의 일부에 설치하는 것이 바람직하다.
그리고, 박리층(301) 위에 반도체층을 형성한다(도 14c). 반도체층에는 적어도 절연막, 반도체막, 게이트 절연막, 게이트 전극, 층간 절연막, 배선이 포함된다. 구체적인 박리방법에 대해 이하에 설명한다.
우선, 박막집적회로가 설치되는 영역의 박리층(301) 위에 절연막을 선택적으로 형성한다. 절연막은 단층구조 또는 적층구조로 형성할 수 있다. 본 실시예에서 는, 제1 절연막(302)과 제2 절연막(303)의 적층구조로 형성했다. 예를 들면, 산화규소막과 산화질화규소막을 각각 제1 절연막 및 제2 절연막으로 사용했다. 또는, 절연막은 제1 절연막으로 산화규소막, 제2 절연막으로 질화산화규소막, 제3 절연막으로 산화질화규소막을 사용한 3층의 적층구조로 해도 된다. 다음 단계에서 물리적 수단을 이용하여 박리를 행하는 경우, 박리층(301)과 집적 접하는 제1 절연막으로서 산화규소막을 사용하는 것이 바람직하다. 이때 개구부(306)에서는 제1 절연막(302)이 기판(300)과 집적 접해 있다.
이어서, 절연막(303) 위에 박막 트랜지스터를 형성한다. 박막 트랜지스터에는 적어도 원하는 형상으로 패터닝된 반도체막(311, 312)과, 게이트 절연막으로서 기능하는 절연막(게이트 절연막)(313)을 사이에 두고 형성된 게이트 전극(314, 315)이 포함된다.
반도체막(311, 312)은 아모포스 반도체, 아모포스 상태와 결정 상태가 혼재하는 SAS(Semi Amorphous Semiconductor), 아모포스 반도체 내에서 0.5nm ~ 20nm의 결정립을 관찰할 수 있는 미결정 반도체, 결정성 반도체 중 어느 상태로 해도 상관없다.
성막 처리 온도를 견딜 수 있는 기판, 예를 들면 석영기판을 사용하면, 그 기판 위에 CVD법 등에 의해 결정성 반도체막을 형성해도 된다.
본 실시예에서는, 아모포스 반도체막을 형성하고, 가열처리에 의해 결정화된 결정성 반도체막을 형성한다. 가열처리에는, 가열로, 레이저 조사, 혹은 레이저광 대신에 램프로부터 발광하는 빛의 조사(램프 어닐), 또는 그것들을 조합한 것을 이 용할 수 있다.
레이저 조사를 이용할 경우, 연속 발진형 레이저(CW레이저)나 펄스 발진형 레이저(펄스 레이저)를 사용할 수 있다. 레이저로는, Ar 레이저, Kr 레이저, 엑시머 레이저, YAG 레이저, Y203 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이드 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 중 일종 또는 복수 종을 사용할 수 있다. 이러한 레이저의 기본파, 및 그 기본파의 제2 고조파로부터 제4 고조파 레이저를 조사함으로써 대입경의 결정을 얻을 수 있다. 예를 들면, Nd:YVO4 레이저(기본파: 1064nm)의 제2 고조파(532nm)나 제3 고조파(355nm)를 사용할 수 있다. 이때 레이저의 에너지밀도는 0.01 ~ 100MW/cm2 정도(바람직하게는 0.1 ~ 10MW/cm2)로 할 필요가 있다. 그리고, 주사 속도를 10 ~ 2000cm/sec 정도로 해서 조사한다.
이때, 결정화는 예를 들면, 도 18a에 나타낸 광학계를 사용하여 CW레이저로 행할 수 있다.
다른 가열처리로서, 가열로를 사용할 경우, 아모포스 반도체막을 500 ~ 550℃에서 2 ~ 20시간 동안 가열한다. 이때, 서서히 고온이 되도록 온도를 500 ~ 550℃의 범위에서 다단계로 설정하는 것이 좋다. 이는 최초의 저온이열공정에 의해 아모포스 반도체막의 수소 등이 방출되므로, 결정화시의 막이 거칠어지는 것을 저감하는 이른바 탈수소화를 행할 수 있기 때문이다. 결정화를 촉진시키는 금속원소, 예를 들면 Ni을 아모포스 반도체막 위에 형성하면, 가열온도를 저감할 수 있어 바 람직하다. 이러한 금속원소를 사용한 결정화인 경우에도, 600 ~ 950℃로 가열해도 상관없다.
단, 금속 원소를 형성할 경우, 반도체소자의 전기 특성에 악영향을 끼칠 염려가 있다. 따라서 상기 금속원소를 저감 또는 제거하기 위한 게터링 공정을 실행할 필요가 있다. 예를 들면, 아모포스 반도체막을 게터링 싱크로 사용해서 금속원소를 포획하는 공정을 실행하면 된다.
또는, 직접 피형성면에 결정성 반도체막을 형성해도 된다. 이 경우 GeF4, 또는 F2 등의 불소계 가스와, SiH4, 또는 Si2H6 등의 실란계 가스를 사용하고, 열 또는 플라즈마를 이용해서 직접 피형성면에 결정성 반도체막을 형성할 수 있다. 이렇게 집적 결정성 반도체막을 형성하는 경우로서, 고온처리가 필요해지는 경우에는, 내열성이 높은 석영기판을 사용하는 것이 바람직하다.
이렇게 반도체막의 가열 처리에 의해, 박리층에 영향이 있을 것으로 생각된다. 예를 들면, 노를 사용한 가열처리를 행하는 경우나, 532nm의 파장을 사용해서 레이저 조사를 행하는 경우, 박리층까지 에너지가 도달하는 경우가 있다.
한편, 효율적으로 반도체막을 결정화하기 위해, 박리층에 레이저에 의한 에너지를 도달시키지 않도록, 하지막을 형성할 수도 있다. 예를 들면, 하지막의 재료, 막 두께, 적층 순서를 선택한다.
이상에 나타낸 어느 하나의 수단에 의해 형성되는 반도체막은, 실리콘 웨이퍼로부터 형성되는 칩과 비교해서 많은 수소를 가진다. 구체적으로는, 수소를 1× 1019 ~ 1×1022/cm3, 바람직하게는 1×1019 ~ 5×1020/cm3 함유하도록 반도체막을 형성할 수 있다. 이 수소에 의해, 반도체막 내의 결함을 완화하는 소위 결함의 터미네이트 효과를 달성할 수 있다. 또한 수소에 의해 박막집적회로의 유연성을 높일 수 있다.
또한, 패터닝된 반도체막이 박막집적회로에서 차지하는 면적의 비율을, 1 내지 30%로 함으로써, 휨 응력에 의한 박막 트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
또한, 게이트 절연막(313)은 반도체막(311, 312)을 덮도록 형성되어 있다. 게이트 절연막(313)은 산화규소, 질화규소 또는 질화산화규소 등을 사용한 단층으로 하거나 그 막을 복수 개 적층시켜서 형성할 수 있다. 게이트 절연막(313)의 성막방법으로는 플라즈마 CVD법, 스퍼터링법 등을 이용할 수 있다. 여기에서는 스퍼터링법을 이용해서, 게이트 절연막(313)을 막 두께가 30nm 내지 200nm인 규소를 함유하는 절연막으로 형성한다.
게이트 전극(314, 315)은 게이트 절연막(313) 위에 제1 도전층, 그 위에 제2 도전층을 형성하고, 제1 도전층과 제2 도전층을 패터닝하여 형성할 수 있다. 본 실시예에서는, 제1 도전층으로서 질화탄탈(TaN)을 사용하고, 제2 도전층으로서 텅스텐(W)을 사용해서 형성한다. TaN막, W막은 모두 스퍼터링법으로 형성하면 되는데, TaN막은 탄탈의 타겟을 사용해서 질소분위기에서, W막은 텅스텐의 타겟을 사용해서 성막한다.
본 실시예에서는 제1 도전층을 TaN, 제2 도전층을 W으로 했다. 그러나, 이것에 한정되지 않고, 제1 도전층과 제2 도전층은 모두 Ta, W, Ti, Mo, Al, Cu, Cr, Nd로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 형성해도 된다. 또한 인 등의 불순물원소를 도핑한 다결정 규소막으로 대표되는 반도체막을 사용해도 된다. 또는 AgPdCu합금을 사용해도 된다. 그 조합은 적절히 선택하면 된다. 막 두께는 제1 도전층이 20 ~ 100nm, 제2 도전층이 100 ~ 400nm의 범위가 되도록 형성하면 된다. 본 실시예에서는 게이트 전극을 2층 적층구조로 했지만, 1층으로 해도 되고, 3층 이상의 적층구조로 해도 된다.
다음으로, 게이트 전극 또는 레지스트를 형성하고 패터닝한 것을 마스크로 사용하여, 반도체막(311, 312)에 n형 또는 p형 도전성을 부여하는 불순물을 선택적으로 첨가한다. 반도체막(311, 312)은 각각 채널형성영역 및 불순물영역(소스영역, 드레인영역, GOLD영역, LDD영역을 포함한다)을 가지고, 첨가되는 불순물원소의 도전형에 따라 n채널형 TFT(304), 또는 p채널형 TFT(305)로 구분할 수 있다.
도 14c에 있어서, n채널형 TFT(304)는 게이트 전극(314)의 측벽에 사이드월을 가지고, 반도체막(311)에 n형 도전성을 부여하는 불순물이 선택적으로 첨가된 소스영역, 드레인영역 및 LDD영역이 형성되어 있다. p채널형 TFT(305)의 반도체막(312)에 p형 도전성을 부여하는 불순물이 선택적으로 첨가된 소스 영역 및 드레인 영역이 형성되어 있다. 여기에서는, 게이트 전극(314, 315)의 측벽에 사이드월을 형성하고, n채널형 TFT(304)에 선택적으로 LDD영역을 형성한 구조를 나타냈지만, 이 구조에 한정되지 않는다. p채널형 TFT(305)에도 LDD영역을 형성할 수 있다. 그리고/또는 p채널형 TFT(305)에 사이드월을 설치하지 않아도 된다.
또는, n채널형 TFT(304)와 p채널형 TFT(305)를 보완적으로 조합한 CMOS 구조로 형성해도 된다. 이때 반도체막의 채널영역에 불순물 원소를 도핑 등에 의해 미리 첨가해 두어도 된다. 반도체막의 채널영역에 불순물 원소를 첨가해 둠으로써 역치 편차 등을 억제할 수 있고 좋은 특성의 박막 트랜지스터를 얻을 수 있다.
다음으로 층간 절연막(307)을 형성한다. 층간 절연막(307)에는 무기절연막이나 유기절연막을 사용할 수 있다. 무기절연막에는 CVD법에 의해 형성된 산화규소막이나 산화질화규소막, 또는 SOG(Spin On Glass)법에 의해 도포된 산화규소막 등을 사용할 수 있다. 유기절연막에는 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴, 포지티브형 감광성 유기수지, 네거티브형 감광성 유기수지막 등의 막을 사용할 수 있다. 또한, 아크릴막과 산화질화규소막의 적층구조를 이용해도 된다.
층간 절연막에 실록산수지를 사용할 수도 있다.
실록산수지는, 그 구조에 따라, 실리카 유리, 알킬 실록산 폴리머, 알킬 실세스퀴옥산 폴리머, 하이드로실세스퀴옥산 폴리머, 하이드로알킬 실세스퀴옥산 폴리머 등으로 분류할 수 있다. 또는, 층간 절연층은 Si-N 결합을 가지는 폴리머(폴리실라잔)를 포함한 재료로 형성해도 된다.
상기 재료를 사용함으로써 막 두께를 얇게 해도 충분한 절연성 및 평탄성을 지닌 층간 절연막을 얻을 수 있다. 또한 상기 재료는 내열성이 높으므로, 다층 배선에 있어서 리플로 처리에도 견딜 수 있는 층간 절연막을 얻을 수 있다. 또한 흡습성이 낮으므로, 탈수량이 적은 층간 절연막을 형성할 수 있다.
본 실시예에서는, 실록산 수지를 사용하여 층간 절연막(307)을 형성한다. 층간 절연막(307)을 사용하여 TFT로 인한 기판의 요철을 감소시키고 평탄화할 수 있다. 층간 절연막(307)은 특히 평탄화하는 기능을 하므로, 절연막은 쉽게 평탄화될 수 있는 재료로 형성하는 것이 바람직하다.
또한, 층간 절연막(307)을 형성하기 전에, 제1 패시베이션막을 형성해도 된다. 패시베이션막으로는 실리콘을 함유하는 절연막을 100 ~ 200nm의 두께로 형성한다. 플라즈마 CVD법이나, 스퍼터링법을 이용하여 패시베이션막을 형성한다. 그 외에 패시베이션막으로 SiH4, N2O, H2로 제작되는 산화질화수소화규소막을 적용해도 된다. 물론, 패시베이션막은 단층구조로 해도 되고 적층구조로 해도 된다.
또한, 층간 절연막(307)을 형성한 후, 질화산화규소막 등으로 된 제2 패시베이션막을 형성해도 된다. 막 두께는 10 ~200nm 정도로 형성하면 되는데, 이로써 제2 패시베이션막에 의해 층간 절연막(307)에 수분이 출입하는 것을 억제할 수 있다. 제2 패시베이션막으로서 그 외에도 질화규소막, 질화알루미늄막, 산화질화알루미늄막, 다이아몬드 카본 라이크(DLC)막, 카본 나리트라이드(CN)막도 마찬가지로 사용할 수 있다.
다음으로, 층간 절연막(307)을 에칭하여, 소스영역 및 드레인영역에 도달하는 콘택홀을 형성한다(도 14d). 이어서, 소스영역과 드레인영역에 각각 전기적으로 접속되는 배선(308a 내지 308c)을 형성한다. 배선(308a 내지 308c)은 Al, Ni, C, W, Mo, Ti, Pt, Cu, Ta, Au, Mn으로부터 선택된 일종의 원소 또는 상기 원소를 복 수 포함한 합금으로 이루어진 단층 또는 적층구조로 할 수 있다. 여기에서, 배선(308a 내지 308c)은 Al을 포함한 금속막으로 형성하는 것이 바람직하다. 본 실시예에서는, Ti막과 Al과 Ti를 포함한 합금막의 적층막을 패터닝해서 배선(308a 내지 308c)을 형성한다. 물론 배선의 구조는 2층 구조에 한정되지 않고, 단층 구조로 하거나 3층 이상의 적층 구조로 해도 된다. 또한, 배선의 재료는 Al와 Ti의 적층막에 한정되지 않는다. 예를 들면, TaN막 위에 Al막이나 Cu막을 형성하고, 그 위에 Ti막을 더 형성한 적층막을 패터닝해서 배선(308a 내지 308c)을 형성해도 된다.
그리고, 배선(308a 내지 308c)을 덮도록 절연막(309)을 형성한다. 절연막(309)으로는, 산화규소(SiOx)막, 질화규소(SiNx)막, 산화질화규소(SiOxNy)(x>y)막, 질화산화규소(SiNxOy)(x>y)막 등의 산소, 또는 질소를 가지는 절연막을 사용할 수 있다. 대표적으로, 질화산화규소(SiNxOy)막을 사용하는 것이 바람직하다.
다음으로, 절연막(309) 위에 보호막(310)을 형성한다. 보호막(310)으로서, 에폭시수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 우레탄수지, 실리콘 수지 등의 수지재료를 사용할 수 있다. 또한, 보호막(310)은 벤조시클로부텐, 파릴렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모폴리머와 수용성 공중합체를 포함한 조성물 재료 등을 사용하여 형성해도 된다. 보호막(310)은 스크린 인쇄법이나 액적토출법에 의해 형성할 수 있다. 본 실시예에서 보호막(310)은 에폭시수지를 사용하여 스크린 인쇄법으로 형성한다.
보호막(310)을 설치함으로써, 기판(300)으로부터 TFT층(102)을 분리할 때에 TFT층(102)이 휘는 것을 방지할 수 있다.
그 후, 박리층(301)을 완전히 제거한다. 본 실시예에서는, 박리층과 에칭제를 화학적으로 반응시켜서, 박리층의 제거를 행한다.
도 14d에 나타낸 바와 같이, 할로겐화 불소를 포함한 기체 또는 액체를 개구부(322)에 도입한다. 이때, 가열수단에 의해 가열온도를 100℃ ~ 300℃로 하면 반응속도를 높일 수 있다. 그 결과, ClF3 가스의 사용량을 줄일 수 있고, 처리시간도 단축할 수 있다.
TFT층(102)의 각 층이 에칭되지 않도록 에칭제, 가스 유량, 온도 등을 설정한다. 본 실시예에서 사용하는 ClF3은, W를 선택적으로 에칭하는 특성이 있으므로, 박리층인 W를 선택적으로 제거한다. 따라서 박리층에는 W를 함유한 금속막으로 된 층을 사용하고, 하지막에는 산소, 또는 질소를 가지는 절연막을 사용한다. 박리층과 하지막의 반응 속도의 차이, 즉 선택비가 높으므로, TFT층(102)을 보호하면서, 박리층을 용이하게 제거할 수 있다. 본 실시예에서는, TFT층의 상하에 설치된 절연막, 옆면에 노출된 층간 절연막, 게이트 절연막, 배선 등의 단부에 의해, TFT층(102)은 ClF3에 의해 에칭되지 않는다.
이때, ClF3은, 염소를 200℃ 이상에서 불소와 반응시킴으로써, C12(g) + 3F2(g) → 2ClF3(g)의 과정을 거쳐 생성할 수 있다. ClF3(끓는점: 11.75℃)은 반응 공간의 온도에 따라서는 액체인 경우도 있다. 그 경우에는 웨트 에칭을 채용할 수 도 있다.
그 외의 할로겐화불소를 포함한 기체로서, ClF3 등에 질소를 혼합한 가스를 사용해도 된다.
박리층을 에칭하고, 하지막을 에칭하지 않는 에칭제이기만 하면, ClF3에 한정되지 않고, 할로겐화불소에 한정되는 것도 아니다. 예를 들면, CF4, SF6, NF3, F2 등의 불소를 포함한 기체를 플라즈마화해서 사용할 수도 있다. 그 밖의 에칭제로서, 테트라메틸암모늄하이드로옥사이드(TMAH)와 같은 강알칼리 용액을 사용해도 된다.
ClF3 등의 할로겐화불소를 포함한 기체에 의해 화학적으로 제거할 경우, 선택적으로 에칭되는 재료를 박리층으로서 사용하고, 에칭되지 않는 재료를 하지막으로서 사용하는 조건을 따른다면, 박리층 및 하지막의 조합은, 상기 재료에 한정되지 않는다.
다음으로 박리층(301)을 제거한 후, 기판(300)을 박리한다. 본 실시예에서, TFT층(102)에 포함된 절연막은 박리층(301)을 완전히 제거한 후에도 개구부(306)에서 기판(300)에 접착된다(도 15a). 따라서, 물리적 수단을 이용해서 TFT층(102)을 기판(300)으로부터 박리한다. 그 구체적인 방법을 이하에 서술한다.
도 15b에 나타낸 바와 같이, 보호막(310) 위에 보조기판(316)을 설치한다. 보조기판(316)으로서, 석영기판이나 유연성 기판이 사용된다. 유연성 기판을 사용하는 경우, 그것은 한쪽 면에 접착면을 가지는 유연성 필름을 사용해서 보호 막(310)에 접착할 수 있다. 이 경우, 보조기판(316)을 보호막(310)에 접착하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시 또는 아크릴 수지, 수지 첨가제, 또는 테이프 등을 사용할 수 있다.
그리고, 보조기판(316)을 사용해서 TFT층(102)을 기판(300)으로부터 물리적으로 박리한다(도 15c). 상기 공정을 통해, TFT층(102)을 기판(300)으로부터 박리할 수 있다.
다음으로, 실시의 형태 4에서 서술한 박리방법에 대해 도 16a 내지 16c, 및 도 17a 내지 17c를 참조하여 설명한다.
우선, 도 16a에 나타낸 바와 같이, 기판(400)을 준비하고, 기판(400) 위에 박리층(401)을 형성한다.
이어서, 박리층(401)을 패터닝하지 않고 박리층(401) 위에 TFT층(2020)을 형성한다(도 16b).
TFT층(2020) 위에 보호막(410)을 형성한다. 본 실시예에서는, 다른 부분보다 두꺼운 부분(볼록영역(411))을 보호막(410)의 단부에 형성한다. 볼록영역(411)은 보호막(410)의 다른 부분보다 두껍게 형성한다. 볼록영역(411)은 보호막(410)과 동일한 재료로 형성해도 되고, 볼록영역(411)만 다른 물질로 별도로 형성해도 된다. 볼록영역(411)은 액적토출법을 이용하여 용이하게 형성할 수 있다. 본 실시예에서는, 볼록영역(411)을 보호막(410)의 단부에 형성한 예를 서술한다. 그러나 그 위치나 개수는 그것에 제한되지 않고, 하부에 박막 트랜지스터가 없는 보호막(410)의 일부에 볼록영역을 형성하는 것이 바람직하다.
이어서, 개구부(422)에 에칭제를 도입해서(도 16c) 박리층(401)을 제거한다(도 17a). 이때, 볼록영역(411)의 하부 이외에 위치한 박리층은 에칭제 유량과 반응시간을 조절함으로써 제거한다. 보호영역(411) 하부에서는 에칭이 느리게 진행되므로, 그곳에 위치한 박리층(401)은 선택적으로 남길 수 있다.
그리고, 도 17b에 나타낸 바와 같이 보호막(410) 위에 보조기판(416)을 설치한다. 그 후, 그 보조기판(416)을 사용하여 TFT층(2020)을 기판(400)으로부터 물리적으로 박리한다(도 17c). 상기 공정을 거쳐, TFT층(2020)을 기판(400)으로부터 박리할 수 있다.
본 실시예에서 서술한 방법을 이용함으로써, 박리 후의 TFT층(2020)은 분리되지 않고, 박리 전과 마찬가지로 규칙적으로 배열된 상태로 얻을 수 있다.
본 실시예에서는, 보조기판(416)을 따로 부착함으로써 TFT층(2020)을 기판(400)으로부터 박리한다. 그러나, 다른 방법을 이용하여 박리할 수도 있다.
그 후, 기판(400)으로부터 박리한 TFT층(2020)은 그대로 물품에 설치해도 되고, TFT층이 전사되는 별도의 전사층과 함께 설치해도 된다. 전사기판으로는 유연성 기판을 사용하는 것이 바람직하다. 유연성 기판으로는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어진 기판을 사용할 수 있다.
유연성 기판을 접착하는 접착제로는, 열경화성수지, 자외선경화수지, 에폭시 또는 아크릴 수지, 수지 첨가제, 또는 양면 테이프 등을 사용할 수 있다.
박막집적회로를 유연성 기판으로 전사하면, 박막집적회로의 파괴강도를 높일 수 있다. 절연 기판 위에 형성된 박막집적회로에 비해, 박막집적회로는 경량화 및 박막화가 용이하고 그 유연성을 향상시킬 수 있다.
박리된 기판은 재이용할 수 있다. 따라서, 박막집적회로를 제조하는 데에 있어 유기기판 등을 사용하는 경우에도 비용 절감을 실현할 수 있다. 기판을 재사용하는 경우에는, 기판이 손상되지 않도록 박리공정을 제어하는 것이 바람직하다. 그러나 기판이 손상되더라도, 유기나 무기 수지막을 도포법 또는 액적토출법에 의해 형성함으로써 평탄화공정을 진행하면 된다.
이와 같이, 절연 표면을 가지는 기판에 박막집적회로를 형성하는 경우, 원형의 실리콘 웨이퍼로부터 칩을 추출하는 경우와 비교하여, 모체기판의 형상에 제약이 거의 없다. 따라서 박막집적회로의 생산성이 향상되고, 대량생산이 가능해진다. 또한, 절연 기판을 재이용할 수 있으므로, 비용을 절감할 수 있다.
이때 본 실시예는 상기 실시의 형태와 자유롭게 조합할 수 있다.
[실시예 3]
본 실시예에서는, 상기 실시의 형태나 실시예와 다른 형태에 관하여 도 22a 내지 22c, 및 도 23a 내지 23c를 참조하여 설명한다.
도 22a에 나타낸 바와 같이, 기판(200), 박리층(201), TFT층(102), 보호막(209)을 연속으로 형성한다. 이때 22a는 평면도이고, E-F에 따른 단면도는 도 22b에 해당하고, G-H에 따른 단면도는 도 22c에 해당한다.
본 실시예에서는, 모두 TFT층(102)에 포함되는 절연막 및 도전막을 박막집적회로가 설치되는 영역(109)의 기판(200) 위에 별도로 설치한다. 동시에, 절연막이 나 도전막을 개구부(104)의 일부에도 선택적으로 형성한다. 이때 개구부(104)에 있어서 절연막이나 도전막이 선택적으로 형성된 영역을 접속영역(108)이라고도 부른다.
이때 접속영역(108)은 TFT층(102)을 제조하는 공정에서 동시에 형성하고, 적어도 TFT(102)층을 연결하여 통합하는 기능을 한다. 접속영역(108)은 단층구조나 적층구조로 하고, 절연막이나 도전막과 함께 형성한다. 본 실시의 형태에서 접속영역(108)은 제1 및 제2 절연막(202, 203), 게이트 절연막(213), 층간 절연막(206), 절연막(208)의 적층구조로 한다(도 22c).
이어서, 개구부(104)에 에칭제를 도입하여 박리층(201)을 완전히 제거한다(도 23a 내지 23c). 에칭제로는, 상기 실시의 형태에서 서술한 바와 같이 불화할로겐을 포함하는 기체나 액체를 사용할 수 있다.
이때, 접속영역(108) 아래에 위치한 박리층을 제거하기 위해 반응시간과 도입량을 조절한다. 따라서, 박리층을 완전히 제거하는 경우 TFT층(102)은 기판(100)으로부터 분리된다. 그러나 TFT층(102)들은 접속영역(108)에 의해 서로 연결된다. 따라서 그것들은 서로 떨어지지 않으면서 박리 전과 마찬가지로 같은 배열을 유지한다.
이어서, 각 TFT층(102)을 다이싱, 스크라이빙 또는 레이저 커트법으로 절단한다. 각 TFT층(102)은 예를 들면 CO2 레이저와 같이 유리기판에 흡수되는 레이저를 사용해서 절단할 수 있다. 그 후, 기판(200)으로부터 분리된 TFT층(102)은 그대로 물품에 설치해도 되고, 실시의 형태 1과 같이 TFT층이 전사되는 별도의 전사층과 함께 설치해도 된다. 또한, 박리된 기판(200)은 재사용할 수 있다.
이때 본 실시예는 상기 실시의 형태나 실시예와 자유롭게 조합할 수 있다.
[실시예 4]
본 실시예에서는, 상기 실시예에서 서술한 TFT층에 게이트 전극을 제조하는 방법에 관해서 도 19a 및 19b, 및 도 20a 및 20b를 참조하여 설명한다.
우선, 기판(200) 위에 박리층(201)을 형성하고, 상기 실시예에서 서술한 바와 같이, 절연막(202, 203)을 사이에 두고 박리층(201) 위에 반도체막(211, 212)을 설치한다. 이어서, 반도체막(211, 212) 위에 게이트 절연막(213)을 형성한다. 그 후, 게이트 절연막(213) 위에 제1 도전층(901)과 제2 도전층(902)을 적층한다. 본 실시예에서는, 제1 도전층으로서 질화탄탈(TaN)을 사용하고, 제2 도전층으로서 텅스텐(W)을 사용해서 형성한다. TaN막, W막은 모두 스퍼터링법으로 형성하면 되는데, TaN막은 탄탈의 타겟을 사용해서 질소분위기에서, W막은 텅스텐의 타겟을 사용해서 성막한다.
본 실시예에서는 제1 도전층(901)을 TaN, 제2 도전층(902)을 W으로 했다. 그러나, 이것에 한정되지 않고, 제1 도전층(901)과 제2 도전층(902)은 모두 Ta, W, Ti, Mo, Al, Cu, Cr, Nd로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 형성해도 된다. 또한 인 등의 불순물원소를 도핑한 다결정 규소막으로 대표되는 반도체막을 사용해도 된다. 대신에 AgPdCu합금을 사용해도 된다. 그 조합은 적절히 선택하면 된다. 막 두께는 제1 도전층(901)이 20 ~ 100nm, 제2 도전층(902)이 100 ~ 400nm의 범위가 되도록 형성하면 된다. 본 실시예에서는 2층 적층구조를 채용했다. 그 대신, 1층으로 해도 되고, 3층 이상의 적층구조로 해도 된다.
그리고, 포토리소그래피나 액적토출법으로 제2 도전층(902) 위에 레지스트(903)를 선택적으로 형성한다(도 19a). 그 후, 레지스트(903)의 사이즈를 줄이기 위해 O2(산소) 플라즈마 처리와 같은 공지의 에칭처리로 레지스트(903)를 에칭한다(도 19b). 이렇게 줄어든 레지스트(904)를 마스크로 사용해서 제1 도전층(901)과 제2 도전층(902)을 에칭함으로써 더 좁은 폭을 가진 게이트 전극을 형성할 수 있다. 즉, 통상의 패터닝으로 얻어지는 레지스트(903)를 사용하여 형성되는 것보다 더 좁은 게이트 전극을 형성할 수 있다. 이런 식으로, 게이트 전극 구조의 사이즈를 감소시킴으로써 채널형성영역의 폭은 줄어든다. 따라서, 고속 동작이 가능해진다.
도 19a 및 19b에 나타낸 것과 다른 게이트 전극을 제조하는 방법에 관하여 도 20a 및 20b를 참조하여 설명한다.
앞서 도 19a에 나타낸 바와 같이, 박리층(201), 절연막(202, 203), 반도체막(211, 212), 게이트 절연막(213), 제1 도전층(901), 제2 도전층(902)을 기판(200) 위에 적층한다. 그리고, 레지스트(903)를 선택적으로 형성한다. 그 레지스트(903)를 마스크로 사용해서 제1 도전층(901)과 제2 도전층(902)을 에칭한다(도 20a). 상기 공정을 거쳐, 제1 도전층(901) 및, 제2 도전층(902)과 함께 형성되는 게이트 전극(906)이 형성된다. 그 후, 공지의 에칭 방법에 의해 게이트 전극(906)을 에칭한다. 게이트 전극(906) 위에 레지스트(903)가 설치되므로, 게이트 전극(906)의 각 측면이 에칭된다. 따라서, 도 20b에 나타낸 바와 같이 게이트 전극(906)보다 좁은 게이트 전극(907)을 형성할 수 있다.
본 실시예에서 서술한 제조방법에 따라, 포토리소그래피법에 의한 패터닝에 의해 형성된 것 중 가장 미세한 것보다 더 미세한 극소 게이트 전극을 제조할 수 있다. 또한, 게이트 전극의 사이즈를 줄임으로써 더 미세한 소자구조를 제공할 수 있다. 따라서 특정 영역에 더 많은 소자를 형성할 수 있고, 고성능 회로를 형성할 수 있다. 박막집적회로를 이전과 같은 수의 소자로 형성하는 경우 소형화된 박막집적회로(IC칩 등)를 얻을 수 있다. 도 19a 및 19b에 나타낸 방법과 도 20a 및 20b에 나타낸 방법을 조합할 수 있고, 이에 따라 더 미세한 게이트 전극을 형성할 수 있다.
한편 본 실시예는 전술한 실시의 형태 및 실시예와 자유롭게 조합할 수 있다.
[실시예 5]
본 실시예에서는, 상기 실시예에서 서술한 것과 다른 TFT층의 구조에 관하여 도 24를 참조하여 설명한다.
도 24는 도 13c, 도 22b 등에 나타낸 TFT층(102)에 하부전극을 설치한 하부 전극을 설치한 구조를 나타낸다. 즉, 도 24에 나타낸 바와 같이, 반도체층(211)의 채널 영역은 절연막을 사이에 두고 하부전극(513)과 게이트 전극(214) 사이에 개재 된다.
하부전극(513)은 금속이나 일도전형 불순물을 첨가한 다결정 반도체로 형성할 수 있다. 금속을 사용하는 경우에는, W, Mo, Ti, Ta, Al 등을 사용할 수 있다. 또한, 하지 절연막의 기능을 하는 질화규소막(514), 산화질화규소막(515)을 형성한다. 단, 하지 절연막은 상기 재료나 적층 순서에 한정되지 않는다.
전술한 바와 같이, 하부전극을 가지는 TFT를 TFT층(102)의 구조로 할 수 있다. 일반적으로, TFT 사이즈가 작아지고, 회로를 동작시키는 클록 주파수가 향상되면, 집적회로의 소비 전력이 증가한다. 따라서, 소비 전력의 증가를 억지하는 데 있어서 하부전극에 바이어스 전압을 인가하는 방법이 효과적이다. 이 바이어스 전압을 변화시킴으로써, TFT의 역치전압을 변화시킬 수 있다.
역치전압을 인가함으로써 채널에 전류를 쉽게 흐르게 하여 TFT는 보다 저전압으로, 혹은 보다 고속으로 동작할 수 있다. 또한, p채널형 TFT의 하부전극에 대한 양의 바이어스 전압의 인가는, 역치전압을 높여 리크를 감소시킨다. 반면, 음의 바이어스 전압의 인가는, 역치전압을 낮추어, 채널에 전류가 흐르기 쉬워져, TFT는 보다 고속화, 혹은 저전압으로 동작한다. 이에 따라 하부전극에 인가하는 바이어스 전압을 제어함으로써 집적회로의 특성을 크게 향상시킬 수 있다.
그 바이어스 전압을 이용하여, n채널형 TFT와 p채널형 TFT의 역치전압을 밸런스시킴으로써 집적회로의 특성을 개선할 수 있다. 이때, 소비 전력을 저감하기 위해, 전원전압과 하부전극에 인가하는 바이어스 전압 모두를 제어해도 된다. 회로가 스탠바이 모드일 때에는, 하부전압에 큰 역방향 바이어스 전압을 인가한다. 동 작 모드일 때에 있어서, 작은 부하일 때에는 하부전극에 작은 역방향 바이어스 전압을 인가하고, 큰 부하일 때에는 작은 순방향 바이어스 전압을 인가한다. 제어회로를 설치하여 회로의 동작상태나 부하상태에 따라 바이어스 전압의 인가를 전환 가능하게 할 수 있다. 이러한 방식으로 소비전력이나 TFT의 성능을 조절함으로써, 회로의 성능을 극대화할 수 있다.
한편 본 실시예는 전술한 실시의 형태 및 실시예와 자유롭게 조합할 수 있다.
[실시예 6]
본 실시예에서는, 상기 실시의 형태 또는 실시예에서 서술한 박막집적회로를 무선으로 데이터 송수신이 가능한 IC칩(무선태그, RFID(radio frequency identification)태그, IC태그, 또는 ID칩 등의 반도체장치)으로 사용하는 경우에 관하여 설명한다.
IC칩은 안테나가 장착된 비접촉형 IC칩(무선 태그라고도 한다), 안테나를 장착하지 않고 외부 전원과 접속하는 단자가 설치된 접촉형 IC칩, 비접촉형과 접촉형을 혼합한 하이브리드형 IC칩의 세 형태로 크게 나눌 수 있다.
상기 실시의 형태 또는 실시예에서 서술한 박막집적회로를 접촉형 IC칩으로 사용할 경우, 박리한 박막집적회로를 그대로 물품에 장착하여 사용할 수 있다.
한편, 박막집적회로를 비접촉형 IC칩 또는 하이브리드형 IC칩으로 사용할 경우, 집적회로에는 안테나를 장착하여 사용하는 것이 바람직하다. 안테나를 장착한 경우 IC칩의 단면도의 예를 도 25a 및 25b에 나타낸다. 이때 도 25a 및 25b에 나타 낸 단면도는 IC칩을 기판으로부터 박리하기 전의 상태를 나타낸다.
도 25a는 TFT층(102) 위에 안테나(232)를 직접 형성한 경우의 단면도를 나타낸다. 상기 실시예에서 서술한 바와 같이, 배선(207a ~ 207c)까지 형성한 후, 배선(207a ~ 207c)을 덮어서 제2 층간 절연막(231)을 형성한다. 제2 층간 절연막(231)은 상기 실시예에서 서술한 층간 절연막(206)의 재료로 형성할 수 있다. 여기에서, 제2 층간 절연막(231)은 실록산수지를 사용하여 형성한다.
이어서, 배선(207a ~ 207c)에 도달하도록 제2 층간 절연막(231)에 콘택홀을 형성한다. 그리고, 배선(207a ~ 207c)에 전기적으로 접속하도록 각 안테나(232)를 형성한다. 안테나(232)의 재료로는, Ag, Al, Au, Cu, 또는 Pt 등의 도전성 재료를 사용할 수 있다. 상대적으로 높은 저항성을 지닌 Al 또는 Au를 사용하는 경우, 배선 저항이 염려된다. 그러나 안테나를 두껍게 하거나 넓게 함으로써 배선 저항을 줄일 수 있다. 또는, 낮은 저항을 지닌 재료로 안테나를 적층하거나 덮어도 된다. 확산하는 Cu와 같은 도전성 재료를 사용하는 경우, 절연막은 안테나가 설치되는 표면이나 Cu의 주변을 덮도록 형성하는 것이 바람직하다.
그리고, 안테나(232)를 덮도록 보호막(233)을 형성한다. 보호막(233)은 상기 실시예에서 서술한 재료를 사용하여 형성할 수도 있다.
이어서, 상기 실시의 형태나 실시예에서 서술한 바와 같이, 박리층을 제거하여, IC칩을 기판으로부터 박리해서 추출할 수 있다. 박리층을 완전히 제거함으로써 박리해도 되고, 일부를 남기고 박리층을 제거한 후 물리적으로 박리해도 되는데, 이는 실시자가 적절히 선택하면 된다. 그 후, 박리된 IC칩은 물품 등에 장착함으로 써 사용할 수 있다.
도 25b는 안테나(234)가 미리 설치된 안테나용 기판(235)을 접착제 등으로 TFT층(102)에 접착하는 경우를 나타내는 단면도다.
분산된 도전체(237)를 포함하는 이방성 도전체(236)를 접착 수단으로 사용할 수 있다. 이방성 도전체(236)는 IC칩의 접속단자(238) 및 안테나(234)의 접속단자가 설치된 영역(239)에서는 각 접속단자의 두께로 인한 압력에 의해 서로 압착되므로 도통상태로 할 수 있다. 접속단자는 다른 영역에서는 도전체들 사이에서 충분한 거리가 유지되므로 서로 전기적으로 통하지 않는다. 이방성 도전체를 사용하는 대신에, 안테나용 기판은 초음파 접착제, 자외선 경화 수지, 양면 테이프 등으로 TFT층에 접착해도 된다.
도 25a 및 25b와 다른 구조를 도 26a 및 26b에 나타낸다.
도 26a는 안테나(232)를 TFT층(102) 위에 집적 형성한 IC칩의 단면도다. 상기 실시예에서 서술한 바와 같이, 배선(207a ~ 207c)까지 유사하게 형성한 후, 제2 층간 절연막(231)을 형성하여 배선(207a ~ 207c)을 덮는다.
제2 층간 절연막(231)은 층간 절연막(206)의 재료로서 상기 실시예에서 서술한 것과 유사한 재료로 형성할 수 있다. 여기에서, 제2 층간 절연막(231)은 실록산수지를 사용하여 형성한다.
이어서, 배선(207a ~ 207c)에 도달하도록 제2 층간 절연막(231)에 콘택홀을 형성한다. 그리고, 배선(207a ~ 207c)에 전기적으로 접속하도록 각 안테나(232)를 형성한다. 안테나(232)의 재료로는, Ag, Al, Au, Cu, 또는 Pt 등의 도전성 재료를 사용할 수 있다. 상대적으로 높은 저항성을 지닌 Al 또는 Au를 사용하는 경우, 배선 저항이 염려된다. 그러나 안테나를 두껍게 하거나 넓게 함으로써 배선 저항을 줄일 수 있다. 또는, 낮은 저항을 지닌 재료로 안테나를 적층하거나 덮어도 된다. 확산하는 Cu와 같은 도전성 재료를 사용하는 경우, 절연막은 안테나가 설치되는 표면이나 Cu의 주변을 덮도록 형성하는 것이 바람직하다.
그리고, 안테나(232)를 덮도록 보호막(233)을 형성한다. 보호막(233)은 상기 실시예에서 서술한 재료를 사용하여 형성할 수도 있다.
이어서, 상기 실시의 형태나 실시예에서 서술한 바와 같이, 박리층을 제거하여, IC칩을 기판으로부터 박리해서 추출할 수 있다. 박리층을 완전히 제거함으로써 박리해도 되고, 일부를 남기고 박리층을 제거한 후 물리적으로 박리해도 되는데, 이는 실시자가 적절히 선택하면 된다. 그 후, 박리된 IC칩은 물품 등에 장착함으로써 사용할 수 있다.
도 26b는 안테나(234)가 미리 설치된 안테나용 기판(235)을 접착제 등으로 TFT층(102)에 접착하는 경우를 나타내는 단면도다.
분산된 도전체(237)를 포함하는 이방성 도전체(236)를 접착 수단으로 사용할 수 있다. 이방성 도전체(236)는 IC칩의 접속단자(238) 및 안테나(234)의 접속단자가 설치된 영역(239)에서는 각 접속단자의 두께로 인한 압력에 의해 서로 압착되므로 도통상태로 할 수 있다. 접속단자는 다른 영역에서는 도전체들 사이에서 충분한 거리가 유지되므로 서로 전기적으로 통하지 않는다. 이방성 도전체를 사용하는 대신에, 안테나용 기판은 초음파 접착제, 자외선 경화 수지, 양면 테이프 등으로 TFT 층에 접착해도 된다.
이때, IC칩이 기판으로부터 박리될 때 뒤틀리는 경우, 안테나용 기판(235) 위에 보호막을 형성하는 것이 바람직하다. 그 후, 기판으로부터 분리된 IC칩은 그대로 물품에 설치해도 되고, TFT층이 전사되는 별도의 전사층과 함께 설치해도 된다.
본 실시예에서 나타낸 IC칩에는, 실리콘 기판 위가 아닌 절연 기판 위에서 형성된 박막집적회로를 사용한다. 그러므로, 원형의 실리콘 기판으로부터 형성된 칩에 비해, 모체기판 형상에 제약이 거의 없다. 따라서 IC칩의 비용을 절감할 수 있다. 본 실시예의 IC칩은, 실리콘 기판으로 된 칩과 달리, 0.2μm 이하, 대표적으로는 40nm ~ 170nm, 바람직하게는 50nm ~ 150nm의 막 두께의 반도체막을 능동영역으로서 사용하므로 상당히 초박형이 된다. 그 결과, 물품에 장착되더라도 박막집적회로의 존재가 인식되기 어려워, 위조 등의 개찬 방지로 이어진다.
또한, 본 실시예에서 나타낸 IC칩은 실리콘 기판으로 형성된 칩에 비해 전파흡수의 염려가 없고, 고감도 신호 수신이 가능하다. 실리콘기판을 사용하지 않는 경우, 박막집적회로는 투광성을 가진다. 그 결과, 본 실시예의 IC칩은 여러 가지 물품에 적용할 수 있는데, 예를 들면 디자인성을 떨어뜨리지 않으면서 물품의 인쇄 면에 장착할 수 있다.
한편, 본 실시예는 전술한 실시의 형태 및 실시예와 자유롭게 조합할 수 있다.
[실시예 7]
본 실시예에서는, 본 발명의 박리방법을 이용해서 제조되는 IC칩의 구성에 관하여 설명한다.
도 27a에, IC칩의 일례를 사시도로 나타낸다. 920은 집적회로, 921은 안테나에 해당한다. 안테나(921)는 집적회로(920)에 전기적으로 접속되어 있다. 922는 기판, 923은 보호막에 해당한다. 집적회로(920) 및 안테나(921)는, 기판(922)과 보호막(923) 사이에 개재되어 있다.
도 27b는 도 27a에 나타낸 IC칩의 기능적인 구성의 일례를 나타낸 블록도다.
도 27b에 있어서, 900은 안테나, 901은 집적회로에 해당한다. 또한 903은 안테나(900)의 양 단자 사이에 형성되는 용량에 해당한다. 집적회로(901)는, 복조 회로(909), 변조 회로(904), 정류회로(905), 마이크로프로세서(906), 메모리(907), 부하 변조를 안테나(900)에 전달하기 위한 스위치(908)를 가지고 있다. 또한 메모리(907)는 한 개로 한정되지 않고, 복수 개로 해도 되고, SRAM, 플래시 메모리, ROM 또는 FeRAM 등을 사용할 수 있다.
리더/라이터로부터 전파로서 보내 온 신호는, 안테나(900)에서 전자유도에 의해 AC 전기신호로 변환된다. 복조 회로(909)에서는 상기 AC 전기신호를 복조하여 후단의 마이크로프로세서(906)에 송신한다. 정류회로(905)에서는, AC 전기신호를 사용해서 전원전압을 생성하고, 후단의 마이크로프로세서(906)에 공급한다. 마이크로프로세서(906)에서는, 입력된 신호에 따라 각종 연산 처리를 실행한다. 메모리(907)에는 마이크로프로세서(906)에서 사용되는 프로그램, 데이터 등이 기억되어 있는 것 이외에, 연산 처리시의 작업 에어리어로도 사용할 수 있다.
마이크로프로세서(906)로부터 변조 회로(904)에 데이터가 보내지면, 변조 회로(904)는 스위치(908)를 제어하여, 상기 데이터에 따라 안테나(900)에 부하 변조를 인가할 수 있다. 리더/라이터는, 안테나(900)에 인가된 부하 변조를 수신함으로써, 마이크로프로세서(906)로부터의 데이터를 판독할 수 있다.
이때 IC칩은 반드시 마이크로프로세서(906)를 가지지 않아도 된다. 신호의 전송 방식은, 도 27b에 나타낸 바와 같은 전자기결합방식에 한정되지 않고, 전자기유도방식, 마이크로파 방식이나 그 외의 전송 방식을 이용해도 된다.
안테나를 가지는 IC칩은, 외부 장치(리더/라이터)와의 정보 교환이 가능하므로, IC칩은 무선 메모리나 무선 프로세서로 이용할 수 있다.
본 실시예는 전술한 실시의 형태 및 실시예와 자유롭게 조합할 수 있다.
[실시예 8]
본 실시예에서는, 기판에 설치한 박막집적회로를 래미네이트 장치를 사용해서 박리 및 밀봉하는 경우에 관해서, 도면을 참조해서 구체적으로 설명한다.
도 28에 나타낸 바와 같이, 본 실시예에서 서술하는 래미네이트 장치는, 박막집적회로(13)가 복수 개 설치된 기판(12)을 반송하는 반송 수단(11)과, 제1 시트재(18)가 감긴 제1 공급용 롤러(14)와, 기판(12)으로부터 박막집적회로(13)를 제1 시트재(18)에 접착시켜서 박리하는 롤러(16)를 구비한 제1 박리수단(51)과, 제2 시트재(19)가 감긴 제2 공급용 롤러(15)와, 제1 시트재(18)로부터 박막집적회로(13)를 제2 시트재(19)에 접착시켜서 박리하는 롤러(24, 28)를 구비한 제2 박리수단(52)과, 제1 시트재(18)를 회수하는 회수용 롤러(21)와, 제3 시트재(23)를 공급 하는 제3 공급용 롤러(22)와, 박막집적회로(13)를 제2 시트재(19)와 제3 시트재(23) 사이에 밀봉하는 래미네이트 수단(17)과, 밀봉된 박막집적회로(13)가 감기는 회수용 롤러(20)를 가진다.
도 28에 나타내는 장치에서는, 우선 제1 공급용 롤러(14)로부터 공급된 제1 시트재(18)가 롤러(16)를 구비한 제1 박리수단(51)에 의해, 반송 수단(11)에 의해 반송되는 기판(12) 위의 박막집적회로(13)에 접착하여, 기판(12)으로부터 박막집적회로(13)를 박리한다. 그 후에 박리된 박막집적회로(13)는, 제1 시트재(18)에 접착되어서 롤러(28)를 향해 이동한다. 제2 공급용 롤러(15)로부터 공급되는 제2 시트재(19)는 롤러(24)를 향해 이동한다.
제2 시트재(19)는 롤러(24, 28)를 구비한 제2 박리수단(52)에 의해, 제1 시트재(18)에 접착되어서 반송된 박막집적회로(13)의 다른 쪽 면에 접착하고, 제1 시트재(18)로부터 박막집적회로(13)를 박리한다. 제1 시트재(18)에 접착된 박막집적회로를 제2 시트재(19)에 접착할 때에, 가압처리와 가열처리 중 하나 또는 그들 모두를 행한다. 그 후에 박리된 박막집적회로(13)는, 제2 시트재(19)에 접착되고 래미네이트 수단(17)을 향해 이동한다. 또한, 제3 공급용 롤러(22)로부터 공급되는 제3 시트재(23)는 래미네이트 수단(17)을 향해 이동한다.
래미네이트 수단(17)은 제3 시트재(23)를 제2 시트재(19)에 접착되어서 반송된 박막집적회로(13)의 다른 쪽 면(제2 시트재(19)가 접착한 면과 반대쪽의 면)에 접착시킨다. 동시에, 가압처리와 가열처리 중 하나 또는 그들 모두를 행한다. 그 후에, 밀봉된 박막집적회로(13)는, 회수용 롤러(20)를 향해 이동하여, 회수용 롤 러(20)에 감긴다.
도 28에 나타낸 래미네이트 장치는, 상기한 바와 같이, 제1 시트재(18)는 제1 공급용 롤러로부터 공급되어, 제1 박리수단에 포함된 롤러(16), 롤러(28)를 거쳐, 회수용 롤러(21)에 회수된다. 제1 공급용 롤러(14)와 롤러(16)와 롤러(28)는 같은 방향으로 회전한다. 제2 시트재(19)는 제2 공급용 롤러(15)로부터 공급되어, 제2 박리수단에 포함된 롤러(24), 래미네이트 수단(17)에 포함된 롤러(25)를 거쳐, 회수용 롤러(20)에 회수된다. 제2 공급용 롤러(15)와 롤러(24)와 롤러(25)는 같은 방향으로 회전한다. 제3 시트재(23)는 제3 공급용 롤러(22)로부터 공급되어, 래미네이트 수단(17)에 포함된 롤러(26)를 거친 후, 회수용 롤러(20)에 회수된다. 제3 공급용 롤러(22)와 롤러(26)는 같은 방향으로 회전한다.
반송수단(11)은, 박막집적회로(13)가 복수 개 설치된 기판(12)을 반송하는 것이다. 도 28에서, 반송수단(11)은 롤러(27)를 구비한다. 롤러(27)가 회전함으로써 기판(12)이 반송된다. 반송 수단(11)은 기판(12)을 반송할 수 있다면 어떠한 구조로 해도 상관없다. 예를 들면, 벨트 컨베이어, 복수의 롤러, 로봇 암 등을 반송 수단(11)으로 사용해도 된다. 로봇 암은, 기판(12)을 그대로 반송하거나, 기판(12)이 설치된 스테이지를 반송한다. 또한 반송수단(11)은, 제1 시트재(18)가 이동하는 속도에 맞추어, 소정의 속도로 기판(12)을 반송한다.
제1 공급용 롤러(14), 제2 공급용 롤러(15), 제3 공급용 롤러(22)에는 각각, 제1 시트재(18), 제2 시트재(19), 제3 시트재(23)가 감겨 있다. 제1 공급용 롤러(14)를 소정의 속도로 회전함으로써, 제2 박리수단에 포함된 롤러(28)를 향해서 제1 시트재(18)를 소정의 속도로 이동시킨다. 제2 공급용 롤러(15) 및 제3 공급용 롤러(22)를 각각 소정의 속도로 회전함으로써, 래미네이트 수단(17)을 향해서 제2 시트재(19), 제3 시트재(23)를 각각 소정의 속도로 이동시킨다. 제1 공급용 롤러(14), 제2 공급용 롤러(15), 제3 공급용 롤러(22)는, 원기둥 모양이며, 수지재료, 금속재료 또는 고무재료 등으로 이루어진다.
제1 시트재(18)는, 유연성 필름으로 이루어져 있고, 적어도 한쪽의 면에 점착제를 갖는 면이 설치되어 있다. 구체적으로는, 폴리에스테르 등의 기본재료로서 사용하는 베이스 필름 위에 점착제를 설치함으로써 접착 면을 준비한다. 점착제로는, 아크릴수지 등을 포함한 수지재료 또는 합성 고무재료로 이루어지는 재료를 사용할 수 있다. 또한 제1 시트재(18)에는 접착력(바람직하게는 0.01N ~ 0.5N, 더 바람직하게는 0.05N ~ 0.35N)이 약한 필름을 사용하는 것이 바람직한데, 이는 기반 위에 설치된 박막집적회로를 제1 시트재에 접착한 후에, 재차, 제2 시트재에 박막집적회로를 접착시키기 위해서다. 접착제의 두께는, 1μm ~ 100μm, 바람직하게는 1μm ~ 30μm로 할 수 있다. 베이스 필름으로는, 폴리에스테르 등의 필름을 사용해서 10μm ~ 1mm로 형성하면 가공시에 취급하기 쉬워 바람직하다.
점착층의 표면이 세퍼레이터로 보호되어 있는 경우에는, 사용시에 도 13/28에 나타낸 바와 같이 세퍼레이터 회수용 롤(30)을 설치하여, 사용시에 세퍼레이터(29)를 제거하면 된다. 또한 베이스 재료로 사용한 베이스 필름에 대전방지처리가 이루어진 것을 세퍼레이터로 사용할 수도 있다. 세퍼레이터는 폴리에스테르 등의 필름이나 종이 등으로 형성된다. 폴리에틸렌테레프탈레이트 등의 필름으로 형성 되어 있는 경우에는, 가공시에 종이 분말 등이 생기지 않으므로 바람직하다.
제2 시트재(19)와 제3 시트재(23)는 유연성 필름으로 이루어져 있는데, 예를 들면 래미네이트 필름이나 섬유질 재료로 된 종이가 이에 해당한다. 래미네이트 필름은 래미네이트 처리에 이용할 수 있는 필름 전반을 가리키고, 폴리프로필렌, 폴리스틸렌, 폴리에스테르, 비닐, 폴리불화비닐, 염화비닐, 메타크릴산 메틸, 나이론, 폴리카보네이트 등의 재료로 이루어지고, 그 표면에 엠보싱 가공 등의 가공 처리가 실시되어도 된다.
본 실시예에서는, 핫 멜트 접착제를 사용해서 박막집적회로를 밀봉하는 것이 바람직하다. 핫 멜트 접착제는, 물이나 용제를 포함하지 않고, 실온에서는 고체인 비휘발성 열가소성 재료로 이루어지고, 용융 상태로 도포해 냉각함으로써 물체와 물체를 접착하는 화학물질이다. 핫 멜트 접착제에는, 접착 시간이 짧고, 무공해이고, 안전하고, 위생적이고, 에너지를 절약하고, 저비용이라는 이점이 있다.
핫 멜트 접착제는 상온에서 고체이므로, 미리 필름이나 섬유 형상으로 가공한 것, 또는 폴리에스테르 등의 베이스 필름 위에 미리 접착층를 형성해서 필름 형상으로 한 것을 사용할 수 있다. 여기에서는, 폴리에틸렌 테레프탈레이트로 된 베이스 필름 위에 핫 멜트 필름을 형성한 시트재를 사용한다. 핫 멜트 필름은 베이스 필름보다 연화점이 낮은 수지로 이루어져 있어, 가열하면 핫 멜트 필름만이 용융되어 고무 상태로 되어 접착되고, 냉각하면 경화된다. 핫 멜트 필름으로서, 예를 들면 에틸렌-아세트산 비닐 혼성중합체(EVA)계, 폴리에스테르계, 폴리아미드계, 열가소성 엘라스토머계, 폴리올레핀계 등을 주성분으로 한 필름을 사용할 수 있다.
제2 시트재(19)와 제3 시트재(23) 중 하나 또는 그들 모두는, 한쪽 면에 접착면을 가져도 된다. 접착면은, 열경화성 수지, 자외선 경화 수지, 에폭시 수지, 광경화형 접착제, 습기 경화형 접착제, 수지 첨가제 등의 접착제를 도포한 것을 사용할 수 있다.
제2 시트재(19)와 제3 시트재(23) 중 하나 또는 그들 모두는, 투광성을 가져도 된다. 제2 시트재(19)와 제3 시트재(23) 중 하나 또는 그들 모두에, 밀봉하는 박막집적회로(13)를 보호하기 위해서, 정전기를 차지함으로써 그 표면을 도전성 재료로 코팅해도 된다. 제2 시트재(19)와 제3 시트재(23) 중 하나 또는 그들 모두에, 보호막으로서 탄소를 주성분으로 하는 박막(다이아몬드 라이크 카본 막)이나, 인듐주석산화물(ITO) 등의 도전성 재료로 코팅해도 된다.
제1 박리수단(51)은, 적어도 롤러(16)를 구비하고, 박막집적회로(13)의 한쪽 면을, 제1 시트재(18)의 한쪽 면에 접착시켜, 기판(12)으로부터 박막집적회로(13)를 박리한다. 롤러(16)가 회전함으로써, 박막집적회로(13)는 제1 시트재(18)에 접착하고, 기판(12)으로부터 박리된다. 따라서, 롤러(16)는 박막집적회로(13)가 설치된 쪽의 기판(12)과 대향하도록 설치된다. 또한 롤러(16)는 원기둥 모양이며, 수지재료, 금속재료 또는 고무재료 등으로 이루어지고, 바람직하게는 연한 재료로 이루어진다.
제2 박리수단(52)은, 적어도 대향하는 롤러(24, 28)를 구비하고, 제1 시트재(18)에 접착한 박막집적회로(13)를, 제2 시트재(19)의 한쪽의 면에 접착시켜서, 제1 시트재(18)로부터 박막집적회로(13)를 박리한다. 이때, 제2 공급용 롤러(15)로 부터 롤러(24)를 향해 이동하는 제2 시트재(19)에, 박막집적회로(13)를 접착시킴과 동시에, 박막집적회로(13)가 롤러(24)와 롤러(28) 사이를 통과할 때에, 롤러(24)와 롤러(28) 중 하나 또는 그들 모두를 사용하여, 가압처리와 가열처리 중 하나 또는 그들 모두를 행한다.
이 처리를 행함으로써, 제1 시트재(18)에 접착된 박막집적회로(13)는 제2 시트재(19)에 접착한다. 가열처리 방법으로는, 열에너지를 가할 수 있으면 어느 방법으로 해도 상관없다. 예를 들면, 오븐, 전열선을 갖춘 히터, 오일 등의 온매, 핫 스탬프, 써멀 헤드, 레이저광, 적외선 플래시, 열 펜 등을 적절히 선택해서 사용할 수 있다. 또한 롤러(24)와 롤러(28)는 원기둥 모양이며, 수지재료, 금속재료 또는 고무재료 등으로 이루어지고, 바람직하게는 연한 재료로 이루어진다.
래미네이트 수단(17)은, 한쪽 면이 제2 시트재(19)에 접착된 박막집적회로(13)가 이동해 오면, 그 박막집적회로(13)의 다른 쪽 면에 제3 시트재(23)를 접착시킴과 동시에, 박막집적회로(13)를 제2 시트재(19)와 제3 시트재(23)로 밀봉한다. 래미네이트 수단(17)은, 서로 대향해서 설치된 롤러(25)와 롤러(26)를 가진다. 제3 공급 롤러(22)로부터 롤러(26)를 향해 이동하는 제3 시트재(23)에, 박막집적회로(13)의 다른 쪽 면을 접착시킴과 동시에, 박막집적회로(13)가 롤러(25)와 롤러(26) 사이를 통과할 때에, 롤러(25)와 롤러(26)를 사용하여, 가압처리와 가열처리 중 하나 또는 그들 모두를 행한다. 이 처리를 행함으로써, 박막집적회로(13)는, 제2 시트재(19)와 제3 시트재(23)에 의해 밀봉된다.
래미네이트 수단(17)을 구성하는 롤러(25, 26) 중 하나 또는 그들 모두는, 가열수단을 가진다. 가열수단으로는, 예를 들면 오븐, 전열선을 갖춘 히터, 오일 등의 온매, 핫 스탬프, 써멀 헤드, 레이저광, 적외선 플래쉬, 열 펜 등을 사용할 수 있다. 롤러(25)와 롤러(26)는, 롤러(24)와 제2 공급용 롤러(15)와 제3 공급용 롤러(22)가 회전하는 속도에 맞추어, 소정의 속도로 회전한다. 롤러(25)와 롤러(26)는 원기둥 모양이며, 수지재료, 금속재료 또는 고무재료 등으로 이루어지고, 바람직하게는 연한 재료로 이루어진다.
회수용 롤러(20)는, 제2 시트재(19)와 제3 시트재(23)로 밀봉된 박막집적회로(13)를 감아서 회수하는 롤러다. 회수용 롤러(20)는, 롤러(25)와 롤러(26)가 회전하는 속도에 맞추어, 소정의 속도로 회전한다. 회수용 롤러(20)는, 원기둥 모양이며, 수지재료, 금속재료 또는 고무재료 등으로 이루어지고, 바람직하게는 연한 재료로 이루어진다.
이와 같이, 도 28에 나타낸 래미네이트 장치에 의하면, 제1 ~ 제3 공급용 롤러(14, 15, 21), 롤러(16), 롤러(24, 28), 롤러(25, 26) 및 회수용 롤러(20)를 회전시킴으로써, 기판(12) 위에 설치된 복수의 박막집적회로(13)를 연속적으로 박리?밀봉?회수할 수 있다.
이상과 같이, 본 실시예에서 나타낸 래미네이트 장치는, 기판에 설치된 박막집적회로의 박리?밀봉을 연속으로 행할 수 있다. 따라서, 예를 들면, 도 12a에 나타낸 박막집적회로를, 도 28에 나타낸 래미네이트 장치를 사용함으로써 효율적으로 박리?밀봉?회수할 수 있다. 따라서, 대량생산성을 높이고, 제조 효율을 향상시킬 수 있다.
한편, 본 실시예는 상기 실시의 형태 또는 실시예와 자유롭게 조합할 수 있다.
[실시예 9]
본 실시예에서는, 상기 실시의 형태 또는 실시예에 나타낸 박막집적회로의 용도에 관해서 설명한다. 기판으로부터 박리한 박막집적회로는 IC칩으로 이용할 수 있다. 예를 들면, IC칩은 지폐, 동전, 유가 증권, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등, 도 29a 참조), 포장용 용기류(포장지나 보틀 등, 도 29b 참조), DVD소프트웨어나 CD나 비디오테이프 등의 기록 매체(도 29c 참조), 차나 모터사이클이나 자전거 등의 탈것(도 29d 참조), 가방이나 안경 등의 소지품(도 29e 참조), 식품류, 의류, 생활용품, 전자기기 등에 설치하여 사용할 수 있다. 전자기기는, 액정표시장치, EL표시장치, 텔레비전 장치(간단히 텔레비전 또는 텔레비전 수상기라고도 부른다) 및 휴대전화기 등을 가리킨다.
IC칩은, 물품의 표면에 붙이거나, 물품에 매립하여 물품에 고정할 수 있다. 예를 들면 책이라면 종이에 매립하고, 유기수지로 이루어진 패키지라면 그 유기수지에 매립하면 된다. 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류 등에 IC칩을 설치함으로써, 위조를 방지할 수 있다. 또한 포장용 용기류, 기록매체, 소지품, 식품류, 의류, 생활용품, 전자기기 등에 IC칩을 설치함으로써, 검품 시스템이나 렌탈점의 시스템의 효율화를 꾀할 수 있다. 또한 탈것에 IC칩을 설치함으로써, 위조나 도난을 방지할 수 있다.
또한 IC칩을 물건의 관리나 유통의 시스템에 응용함으로써 시스템의 고기능 화를 꾀할 수 있다. 예를 들면, 표시부(270)를 포함한 휴대 단말의 옆면에 리더/라이터(271)를 설치하고, 물품(273)의 옆면에 IC칩(272)을 설치하는 경우가 있다(도 30a). 이 경우, 리더/라이터(271)에 IC칩(272)을 설치하면, 표시부(270)에 물품(273)의 원재료나 원산지, 유통 과정의 이력 등의 정보가 표시된다. 또한 별도의 예로서, 벨트 컨베이어 옆에 리더/라이터(274)를 설치한다(도 30b). 이 경우, 물품(276)의 검품을 간단히 실시할 수 있다.
본 출원은 일본 특허청에 2004년 7월 30일 출원된 일본 특개 No. 2004-224762, 및 2004년 7월 30일 출원된 일본 특개 No. 2004-224803에 근거하는 것으로, 그 모든 내용은 여기에 참조로 인용된다.
본 발명을 이용함으로써, 기판 위에 설치한 박막집적회로를 기판으로부터 박리한 후에도, 박막집적회로의 형상을 유지할 수 있다. 또한 본 발명에서 나타낸 박리층과 에칭제의 조합을 선택함으로써, 박리공정을 단시간에 실행할 수 있어, 생산 효율이 향상된다. 또한, 본 발명에 따라, 박막집적회로에 설치된 기판을 재이용할 수 있으므로, 비용 절감을 실현할 수 있다.
[부호의 설명]
100: 기판 101: 박리층
102: TFT층 103: 보호막
104: 개구부 105: 보조기판
106: 개구부 200: 기판
201: 박리층 202: 제1 절연막
203: 제2 절연막 204: n채널형 TFT
205: p채널형 TFT 206: 층간 절연막
207: 배선 a 207: 배선 b
207: 배선 c 208: 절연막
209: 보호막 211: 반도체막
212: 반도체막 213: 게이트 절연막
214: 게이트 전극 215: 게이트 전극
221: 박리층 222: 보조기판
223: 전사기판 230: 반도체막
270: 표시부 271: 리더/라이터
272: IC칩 273: 물품
274: 리더/라이터 276: 물품
282: 레이저 스폿 283: 경로
284: 캐리어의 이동방향 124: 반도체막
290: 레이저 발진기 291: 광학계
293: 갈바노미러 294: 렌즈
295: XY스테이지 296: 제어장치
300: 기판 301: 박리층
302: 제1 절연막 303: 제2 절연막
304: n채널형 TFT 305: p채널형 TFT
306: 개구부 307: 층간 절연막
308: 배선 a 308: 배선 b
308: 배선 c 309: 절연막
310: 보호막 311: 반도체막
312: 반도체막 313: 게이트 절연막
314: 게이트 전극 315: 게이트 전극
316: 보조기판 322: 개구부
400: 기판 401: 박리층
410: 보호막 411: 볼록영역
416: 보조기판 422: 개구부
2000: 기판 2010: 박리층
2020: TFT층 2030: 보호막
2040: 볼록영역 2050: 개구부
2060: 잔류 부분 2070: 보조기판

Claims (24)

  1. 기판 위에 금속을 함유한 박리층을 형성하는 단계와,
    상기 박리층 위에 적어도 하나의 박막집적회로를 형성하는 단계와,
    상기 적어도 하나의 박막집적회로의 상면에 각각 수지막을 도포하는 단계와,
    상기 적어도 하나의 박막집적회로를 상기 기판으로부터 박리하기 위해 에칭제를 사용하여 상기 수지막의 개구부를 통해 상기 박리층을 제거하는 단계를 포함하는 반도체장치의 제조방법.
  2. 기판 위에 금속을 함유한 박리층을 형성하는 단계와,
    상기 박리층 위에 적어도 하나의 박막집적회로를 형성하는 단계와,
    상기 적어도 하나의 박막집적회로의 상면에 각각 수지막을 도포하는 단계와,
    에칭제를 사용하여 상기 수지막의 개구부를 통해 상기 박리층을 제거하는 단계로서, 상기 적어도 하나의 박막집적회로의 아래쪽에 위치된 상기 박리층의 적어도 일부를 남기는 단계와,
    상기 박리층의 일부와 상기 기판에 접착된 상기 적어도 하나의 박막집적회로로부터 물리적 힘에 의해 상기 기판을 박리하는 단계를 포함하는 반도체장치의 제조방법.
  3. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층의 일부를 선택적으로 제거함으로써 상기 박리층에 적어도 하나의 개구부를 형성하는 단계와,
    상기 적어도 하나의 개구부 내 및 상기 박리층 위에, 상기 개구부 내에서 상기 기판과 접촉하도록 박막집적회로를 형성하는 단계와,
    상기 박막집적회로 위에 수지막을 형성하는 단계와,
    에칭제를 사용해서 상기 박리층을 제거하는 단계와,
    상기 기판과 상기 박막집적회로를 물리적 힘에 의해 서로로부터 박리하는 단계를 포함하는 반도체장치의 제조방법.
  4. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 박막집적회로를 형성하는 단계와,
    상기 박막집적회로 위에, 상면에 적어도 하나의 볼록부를 가지는 수지막을 형성하는 단계와,
    에칭제를 사용하여 상기 박리층을 제거하는 단계로서, 상기 수지막의 적어도 하나의 볼록부 아래쪽에 위치된 상기 박리층의 적어도 일부를 남기는 단계와,
    상기 박리층의 일부와 서로 접착된 상기 박막집적회로로부터 물리적 힘으로 상기 기판을 박리하는 단계를 포함하는 반도체장치의 제조방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 박리층은 텅스텐(W), 몰리브덴(Mo), 니오브(Nb), 티탄(Ti)으로 이루어진 군에서 선택된 원소를 함유한 금속막으로 형성하는 반도체장치의 제조방법.
  6. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 박리층은 금속막으로 형성되고,
    상기 금속막 위에 금속 산화물을 형성하는 반도체장치의 제조방법.
  7. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 박리층은 W 위에 WOx를 포함한 막, Mo 위에 MoOx를 포함한 막, Nb 위에 NbOx를 포함한 막, Ti 위에 TiOx를 포함한 막으로 구성된 군에서 선택된 하나의 막으로 형성하는 반도체장치의 제조방법.
  8. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 에칭제는 ClF3 등의 불화 할로겐, CF4, SF4, NF3, F2 등의 불소를 포함한 기체를 플라즈마화 한 것, 또는 테트라메틸암모늄 하이드록사이드(TMAH) 등의 강알칼리 용액으로 이루어진 군에서 선택하는 반도체장치의 제조방법.
  9. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 수지막은 에폭시수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 우레탄수지, 또는 실리콘수지로 이루어진 군에서 선택하는 반도체장치의 제조방법.
  10. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 기판은 유리기판, 석영기판, 세라믹 기판, 금속기판, 반도체기판, 또는 플라스틱 기판으로 이루어진 군에서 선택하는 반도체장치의 제조방법.
  11. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 적어도 하나의 박리된 박막집적회로를 유연성 기판에 고정하는 단계를 더 포함하는 반도체장치의 제조방법.
  12. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 적어도 하나의 박막집적회로의 각 측면을 수지막으로 도포하는 단계를 더 포함하는 반도체장치의 제조방법.
  13. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층의 일부를 선택적으로 제거함으로써 상기 박리층에 적어도 하나의 개구부를 형성하는 단계와,
    상기 적어도 하나의 개구부 내 및 상기 박리층 위에, 상기 개구부 내에서 상기 기판과 접촉하도록 박막집적회로를 형성하는 단계와,
    상기 박막집적회로 위에 막을 형성하는 단계와,
    에칭제를 사용하여 상기 박리층을 제거하는 단계와,
    상기 기판을 상기 박막집적회로로부터 분리하는 단계를 포함하는 반도체장치의 제조방법.
  14. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 박막집적회로를 형성하는 단계와,
    상기 박막집적회로 위에, 상면에 적어도 하나의 볼록부를 가지는 막을 형성하는 단계와,
    에칭제를 사용하여 상기 박리층을 제거하는 단계로서, 상기 막의 적어도 하나의 볼록부 아래쪽에 위치된 상기 박리층의 적어도 일부를 남기는 단계와,
    상기 기판을 상기 박막집적회로로부터 분리하는 단계를 포함하는 반도체장치의 제조방법.
  15. 제 3항, 제 4항, 제 13항 또는 제 14항 중 어느 한 항에 있어서,
    상기 박리층은 금속 또는 실리콘을 함유하는 반도체장치의 제조방법.
  16. 제 13항 또는 제 14항에 있어서,
    상기 막은 수지막, 유기재료, 실록산 등의 중합에 의해 형성된 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 함유한 조성물재료, 및 무기재료로 구성된 군에서 선택하는 반도체장치의 제조방법.
  17. 제 13항 또는 제 14항에 있어서,
    상기 기판과 상기 박막집적회로는 물리적 힘을 이용하여 서로 분리하는 반도체장치의 제조방법.
  18. 제 13항 또는 제 14항에 있어서,
    상기 적어도 하나의 박막집적회로의 각 측면을 상기 막으로 도포하는 단계를 더 포함하는 반도체장치의 제조방법.
  19. 제 1항에 있어서,
    상기 박리층은, 상기 에칭제에 의해 완전히 제거되는, 반도체장치의 제조방법.
  20. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 기판과 상기 박리층 사이의 하지막을 형성하는 단계를 더 포함하는, 반도체장치의 제조방법.
  21. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 수지막은, 스크린 인쇄법으로 형성되는, 반도체장치의 제조방법.
  22. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 수지막은, 액적토출법으로 형성되는, 반도체장치의 제조방법.
  23. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 수지막에 플렉시블 기판을 접착제로 접착하는, 반도체장치의 제조방법.
  24. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 박막 집적회로들 사이의 개구부내에 상기 에칭제를 도입하는, 반도체장치의 제조방법.
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