KR101319468B1 - 반도체장치의 제조방법 - Google Patents

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다이키 야마다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

방수성을 갖고 신뢰성이 높은 반도체장치의 제조방법을 제공한다. 이 방법은, 기판 위에 박리층, 무기절연층, 유기 화합물층을 가지는 소자형성층을 순차적으로 형성하는 단계와, 박리층과 무기절연층의 사이, 또는 기판과 무기절연층의 사이에서 박리하는 단계와, 무기절연층의 일부, 또는 무기절연층 및 소자형성층의 일부를 제거하여, 적어도 무기절연층을 복수의 부분으로 분리함으로써, 분리된 무기절연층의 외측 단부에 있어서, 유기 화합물층, 가요성 기판, 접착제의 어느 2개 이상을 적층시키는 단계와, 유기 화합물층, 가요성 기판, 접착제의 어느 2개 이상이 적층된 영역을 절단하는 단계를 포함한다.
반도체장치, 박리법, 소자형성층, 분단, 방수성

Description

반도체장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 반도체장치의 제조 공정을 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 반도체장치의 제조 공정을 나타낸 단면도이다.
도 3a 내지 도 3e는 본 발명의 반도체장치의 제조 공정을 나타낸 단면도이다.
도 4는 본 발명의 반도체장치의 구조를 나타낸 단면도이다.
도 5a 내지 도 5e는 본 발명의 반도체장치의 제조 공정을 나타낸 단면도이다.
도 6a 내지 도 6e는 본 발명의 반도체장치의 제조 공정을 나타낸 단면도이다.
도 7은 본 발명의 반도체장치의 구조를 나타낸 단면도이다.
도 8a 내지 도 8f는 본 발명의 반도체장치의 제조 공정을 나타낸 단면도이다.
도 9a 및 도 9b는 본 발명의 반도체장치의 구조를 나타낸 단면도이다.
도 10a 내지도 10e는 본 발명의 반도체장치의 제조 공정을 나타낸 단면도이다.
도 11a 내지 도 11d는 본 발명의 반도체장치의 제조 공정을 나타낸 단면도이다.
도 12는 본 발명의 반도체장치의 제조 공정을 나타낸 평면도이다.
도 13은 반도체장치의 구조를 나타낸 도면이다.
도 14a 내지 도 14c는 본 발명에 적용가능한 안테나의 구조를 나타낸 도면이다.
도 15a 내지 도 15f는 본 발명의 반도체장치의 응용예를 나타낸 도면이다.
본 발명은, 박리법을 이용한 반도체장치의 제조방법에 관한 것이다.
종래의 초박형의 반도체장치의 제조방법에는, 1) 내열성이 높은 기판과 박막집적회로의 하지절연층 사이에 금속 산화막을 설치하는 단계와, 2) 상기 금속 산화막을 결정화에 의해 취약화해서 박막집적회로를 박리하는 단계와, 3) 박막집적회로의 하지절연층에 별도 준비한 가요성 기판을 접착제를 사용하여 접착시키는 단계를 포함하는 방법이 있다(예를 들면 일본국 특개 2005-229098호 참조).
그러나, 하지절연층이 산화 규소막이나 질화규소막과 같은 무기절연층으로 형성되어 있고, 접착제를 폴리머나 유기수지와 같은 유기 화합물로 형성되어 있는 경우, 하지절연층과 접착제의 밀착성이 낮다고 하는 문제가 있다.
또한, 상기한 수법 등에 의해 접착시킨 박막집적회로와 가요성 기판을, 복수로 분단하면, 각각의 분단된 측면에 있어서, 하지절연층과 접착제와의 계면이 노출된다. 이와 같은 상태에서, 하지절연층이 산화 규소막이나 질화규소막과 같은 무기절연층으로 형성되어 있고, 접착제를 폴리머나 유기수지와 같은 유기 화합물로 형성되어 있는 경우, 하지절연층과 접착제의 밀착성이 낮기 때문에, 해당 계면으로부 터 수분 등이 침입하기 쉽다. 이에 따라, 가요성 기판이 하지절연층에서 벗겨진다고 하는 문제가 생긴다. 또한 가요성 기판이 하지절연층에서 벗겨지면 박막집적회로가 노출되어 버려, 수분에 의해, 박막집적회로가 정상적인 동작을 하지 않는다고 하는 문제가 생긴다.
전술한 문제점을 감안하여, 본 발명의 목적은, 방수성을 갖고, 신뢰성이 높은 반도체장치의 제조방법을 제공한다.
본 발명의 요지는, 기판 위에 박리층, 무기절연층, 유기 화합물층을 가지는 소자형성층을 순차적으로 형성하는 단계와, 기판으로부터 무기절연층이 표면 상에 형성된 소자형성층을 분리하는 단계와, 무기절연층의 일부, 또는 무기절연층 및 소자형성층의 일부를 제거하여, 적어도 무기절연층을 복수의 부분으로 분리하여, 분리된 무기절연층의 외측 단부에 있어서, 유기 화합물층, 가요성 기판, 접착제의 어느 2개 이상을 적층시키는 단계와, 유기 화합물층, 가요성 기판, 접착제의 어느 2개 이상이 서로 부착된 영역을 분단하는 단계를 포함하는 반도체장치의 제조방법을 제공하는 것이다.
또한 본 발명의 일 국면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연층을 형성하는 단계와, 무기 절연층 위에 유기 화합물층을 가지는 소자형성층을 형성하는 단계와, 소자형성층에 제1 가요성 기판을 붙이는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 무기절연층 의 일부를 제거하여, 무기 절연층을 복수의 부분으로 분리하는 동시에, 소자형성층의 유기화합물층의 일부를 노출시키는 단계와, 분리된 무기절연층 및 소자형성층의 유기 화합물층의 노출부에 제2 가요성 기판을 붙이는 단계와, 제1 가요성 기판, 소자형성층의 유기 화합물층의 노출부 및 제2 가요성 기판이 중첩하는 영역을 절단하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
이때, 상기 소자형성층 및 제1 가요성 기판의 사이에 유기수지층을 형성해도 된다.
또한 본 발명의 일 국면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연층을 형성하는 단계와, 무기절연층 위에 소자형성층을 형성하는 단계와, 소자형성층에 제1 가요성 기판을 붙이는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 무기절연층 및 소자형성층의 일부를 제거하여, 무기절연층 및 소자형성층을 복수의 부분으로 분리하는 동시에, 제 1 가요성 기판의 일부를 노출시키는 단계와, 분리된 무기절연층 및 제1 가요성 기판의 노출부에 제2 가요성 기판을 붙이는 단계와, 제1 가요성 기판의 노출부 및 제2 가요성 기판이 중첩하는 영역에서 절단하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
또한 본 발명의 일 국면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연층을 형성하는 단계와, 무기절연층 위에 소자형성층을 형성하는 단계와, 제 1 접착제로 소자형성층에 제 1 가요성 기판을 붙이는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 무기절연층 및 소저형 성층의 일부를 제거하여, 무기절연층 및 소자형성층을 복수의 부분으로 분리하는 동시에, 제 1 접착제의 일부를 노출시키는 단계와, 제 2 접착제로 분리된 무기절연층과 제 1 접착제의 노출부에 제 2 가요성 기판을 붙이는 단계와, 제1 가요성 기판, 제 1 접착제의 노출부, 제 2 접착제 및 제 2 가요성 기판이 중첩하는 영역을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
또한 본 발명의 일 국면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연층을 형성하는 단계와, 무기절연층 위에 소자형성층을 형성하는 단계와, 소자형성층 위에 유기수지층을 형성하는 단계와, 유기수지층에 제 1 가요성 기판을 붙이는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 무기절연층 및 소자형성층의 일부를 제거하여, 무기절연층 및 소자형성층을 복수의 부분으로 분리하는 동시에, 유기수지층의 일부를 노출시키는 단계와, 분리된 무기절연층 및 유기수지층의 노출부에 제 2 가요성 기판을 붙이는 단계와, 제 1 가요성 기판, 유기수지층의 노출부 및 제 2 가요성 기판이 중찹하는 영역을 절단하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
또한 본 발명의 일 국면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연층을 형성하는 단계와, 무기절연층 위에 소자형성층을 형성하는 단계와, 소자형성층 위에 유기수지층을 형성하는 단계와, 제 1 접착제로 유기수지층에 제 1 가요성 기판을 붙이는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 무기절연층 및 유기수지층의 일부를 제거하여, 무기절연층, 소자형성층 및 유기수지층을 복수의 부분으로 분리하는 동시에, 제 1 접착 제의 일부를 노출시키는 단계와, 제 2 접착제로 분리된 무기절연층 및 제 1 접착제의 노출부에 제 2 가요성 기판을 붙이는 단계와, 제 1 가요성 기판, 제 1 접착제의 노출부, 제 2 접착제 및 제 2 가요성 기판이 중첩하는 영역을 절단하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
본 발명의 일 국면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연층을 형성하는 단계와, 무기절연층 위에 소자형성층을 형성하는 단계와, 소자형성층에 제 1 가요성 기판을 붙이는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 무기절연층 및 소자형성층의 일부를 제거하여, 무기절연층 및 소자형성층을 복수의 부분으로 분리하는 동시에, 제 1 가요성 기판의 일부를 노출시키는 단계와, 분리된 무기절연층과 제 1 가요성 기판의 노출부에 제 2 가요성 기판을 붙이는 단계와, 제 1 가요성 기판의 노출부 및 제 2 가요성 기판이 중첩하는 영역을 절단하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
또한, 본 발명의 일면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연층을 형성하는 단계와, 무기절연층 위에 소자형성층을 형성하는 단계와, 소자형성층에 점착부재를 붙이는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 무기절연층에 제 1 가요성 기판을 붙이는 단계와, 점착부재를 제거하는 단계와, 무기절연층 및 소자형성층의 DFL부를 제거하여, 무기절연층 및 소자형성층을 복수의 부분으로 분리하는 동시에, 제 1 가요성 기판의 일부를 노출시키는 단계와, 분리된 소자형성층 및 제 1 가요성 기판의 노출부에 제 2 가요성 기판을 붙이는 단계와, 제 1 가요성 기판의 노출부 및 제 2 가요성 기판이 중첩하는 영역을 절단하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
본 발명의 일 국면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연층을 형성하는 단계와, 무기절연층 위에 소자형성층을 형성하는 단계와, 소자형성층에 점착부재를 붙이는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 제 1 접착제로 무기절연츠에 제1 가요성 기판을 붙이는 단계와, 점착부재를 제거하는 단계와, 무기절연층 및 소자형성층의 일부를 제거하여, 무기절연층 및 소자형성층을 복수의 부분으로 분리하는 동시에, 제 1 접착제의 일부를 노출시키는 단계와, 제 2 접착제로 노출된 소자형성층 및 제 1 접착제의 노출부에 제 2 가요성 기판을 붙이는 단계와, 제 1 가요성 기판, 제 1 법착제의 노출부, 제 2 접착제 및 제 2 가요성 기판이 중첩하는 영역을 절단하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
본 발명의 일 국면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연츠을 형성하는 단계와, 무기절연층 위에 소자형성층을 형성하는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 무기절연층에 제 1 가요성 기판을 붙이는 단계와, 무기절연층 및 소자형성층의 일부를 제거하여, 무기절연층 및 소자형성층을 복수의 부분으로 분리하는 동시에, 제 1 가요성 기판의 일부를 노출시키는 단계와, 노출된 무기절연층 및 제 1 가요성 기판의 노출부에 제 2 가요성 기판을 붙이는 단계와, 제 1 가요성 기판 및 제 2 가요성 기판이 중첩하는 영역을 덜단하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
본 발명의 일 국면은, 기판 위에 박리층을 형성하는 단계와, 박리층 위에 무기절연층을 형성하는 단계와, 무기절연층 위에 소자형성층을 형성하는 단계와, 기판으로부터 무기절연층이 표면에 형성된 소자형성층을 분리하는 단계와, 제 1 접착제로 무기절연층에 제 1 가요성 기판을 붙이는 단계와, 무기절연층 및 소자형성층의 일부를 제거하여, 무기절연층 및 소자형성층을 복수의 부분으로 분리하는 동시에, 제 1 접착제의 일부를 노출시키는 단계와, 분리된 무기절연층 및 제 1 접착제의 노출부에 제 2 가요성 기판을 붙이는 단계와, 제 1 가요성 기판, 제 1 접착제의 노출부 및 제 2 가요성 기판이 중첩하는 영역을 절단하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
또한, 본 발명의 일면은, 제1 가요성 기판과, 박막집적회로와, 박막집적회로에 접하는 절연층과, 절연층에 접하는 제2 가요성 기판을 구비한 반도체장치를 제공한다. 절연층 및 박막집적회로 사이의 계면 및 절연층과 제 2 가요성 기판 사이의 계면이 노출되지 않는다.
본 발명의 일 국면은, 박막집적회로와, 박막집적회로에 접하는 절연층과, 박막집적회로 및 절연층에 접하는 제 1 가요성 기판과, 절연층에 접하는 제 2 가요성 기판을 구비한 반도체장치를 제공한다. 박막집적회로와 제 1 가요성 기판 사이의 계면, 절연층과 제 1 가요성 기판 사이의 계면, 및 절연층과 제 2 가요성 기판 사이의 계면이 노출되지 않는다.
본 발명의 일면은, 제 1 가요성 기판, 박막집적회로, 제 1 가요성 기판 및 박막집적회로의 한쪽 면과 접하는 유기수지, 박막집적회로의 다른쪽 면과 접하는 절연층, 및 절연층과 접하는 제 2 가요성 기판을 구비한 반도체장치를 제공한다. 절연층과 박막집적회로 사이의 계면, 및 절연층과 제 2 가요성 기판 사이의 계면이 노출되지 않는다.
본 발명의 일면은, 박막집적회로와, 박막집적회로의 한쪽 면과 접하는 유기수지층, 박막집적회로의 다른쪽 면과 접하는 절연층, 박막집적회로 및 유기수지층과 접하는 제 1 가요성 기판, 및 절연층과 접하는 제 2 가요성 기판을 구비한 반도체장치를 제공한다. 유기수지층과 제1 가요성 기판 사이의 계면, 박막집적회로와 제 1 가요성 기판 사이의 계면, 절연층과 제 1 가요성 기판 사이의 계면, 절연층과 제 2 가요성 기판 사이의 계면이 노출되지 않는다.
또한, 본 발명의 일면은, 제 1 가요성 기판, 박막 집적회로, 제 1 가요성 기판과 박막집적회로의 한쪽 면을 붙이는 제 1 접착제, 박막집적회로의 다른쪽 면과 접하는 절연층, 제 2 가요성 기판, 및 절연층과 제 2 가요성 기판을 붙이는 제 2 접착제를 구비한 반도체장치를 제공한다. 절연층과 박막집적회로 사이의 계면, 및 절연층과 제2 접착제 사이의 계면이 노출되지 않는다.
본 발명의 일면은, 제 1 가요성 기판, 박막집적회로, 제 1 가요성 기판과 박막집적회로의 한쪽 면을 붙이는 제 1 접착제, 박막집적회로의 다른쪽 면과 접하는 절연층, 제 2 가요성 기판, 및 절연층과 제 2 가요성 기판을 붙이는 제 w 접착제를 구비한 반도체장치를 제공한다. 박막집적회로와 제 1 접착제 사이의 계면, 박막집적회로와 절연층 사이의 계면, 및 절연층과 제 2 접착제 사이의 계면이 노출되지 않는다.
본 발명의 일면은, 제 1 가요성 기판, 박막집적회로, 박막집적회로의 한쪽면 위에 형성된 유기수지층, 제 1 가요성 기판과 유기수지층을 붙이는 제 1 접착제, 박막집적회로의 다른쪽 면과 접하는 절연층, 제 2 가요성 기판, 및 절연층 및 제 2 가요성 기판을 붙이는 제 2 접착제를 구비한 반도체장치를 제공한다. 절연층과 제 1 접착제 사이의 계면, 절연층과 박막집적회로 사이의 계면, 및 절연층과 제 2 접착제 사이의 계면이 노출되지 않는다.
또한, 본 발명의 일면은 박막집적회로, 박막집적회로의 한쪽 면 위에 형성된 유기수지층, 제 1 가요성 기판과 유기수지층을 붙이는 제 1 접착제, 박막집적회로의 다른쪽 면에 접하는 절연층, 제 2 가요성 기판, 및 절연층 및 제 2 가요성 기판을 붙이는 제 2 접착제를 구비한 반도체장치를 제공한다. 제 1 접착제와 유기수지층 사이의 계면, 유기수지층과 박막집적회로 사이의 계면, 및 절연층과 제 2 접착제 사이의 계면이 노출되지 않는다.
이때, 제1 가요성 기판, 유기수지층, 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판, 유기수지층, 박막집적회로, 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판, 박막집적회로, 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판, 제1 접착제, 유기수지층, 박막집적회로, 제2 접착제, 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판, 제1 접착제, 유기수지층, 제2 접착제, 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판, 제1 접착제, 유기수지층, 박막집적회로, 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판, 제1 접착제, 박막집적회로, 제2 접착제, 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판, 제1 접착제, 제2 접착제, 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판, 박막집적회로, 제2 접착제, 및 제2 가요성 기판 사이의 계면이 노출된다.
또는, 제1 가요성 기판, 제1 접착제, 박막집적회로, 및 제2 가요성 기판 사이의 계면이 노출된다.
[실시예]
이하에서, 본 발명의 실시형태 및 실시예들을 도면에 의거하여 상세히 설명하지만, 본 발명이 속하는 기술분야의 당업자에게 있어서 다양한 변화 및 변형이 행해질 수 있다는 것이 자명하다. 따라서, 이와 같은 변화 및 변경이 본 발명의 사상 및 범위를 일탈하지 않으면, 이것들은 본 발명에 포함되는 것으로 해석되어야 한다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다. 이때, 실시형태 및 실시예들을 예시한 전체 도면에 있어서, 동일 부분 또는 유사한 기능을 가지는 부분에는 동일한 부호를 붙이고, 그것의 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 단부의 밀착성이 높은 적층된 층들을 갖는 반도체장치를 제조하는 공정에 관하여 설명한다.
도 1a 내지 도 1e에 도시된 것과 같이, 기판(101) 위에 박리층(102)을 형성하고, 박리층(102) 위에 절연층(103)을 형성하고, 절연층(103) 위에 소자형성층(104)을 형성한다. 그후, 소자형성층(104)에 접착제(105)을 사용해서 제1 가요성 기판(106)을 부착한다.
기판(101)으로서는, 유리 기판, 석영 기판 이외에, 금속 기판, 스테인레스 기판, 실리콘 웨이퍼 등의 일 표면에 절연층을 형성한 것을 사용할 수 있다. 더구나, 본 공정의 처리온도를 견딜 수 있는 내열성이 있는 플라스틱 기판 등을 사용한다. 기판(101)으로서, 유리 기판이나, 금속기판, 스테인레스 기판의 일 표면에 절연층을 형성한 것에는, 크기나 형상에 제약이 없기 때문에, 예를 들면 기판(101)으로서, 1변이 1미터 이상이며, 사각형 형상의 것을 사용하면, 생산성을 각별히 향상시킬 수 있다. 이것의 이점은, 원형의 실리콘 기판을 사용할 경우와 비교하면, 큰 우위점이다.
박리층(102)은, 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등이 의해, 텅스텐(W), 몰리브덴(Ｍｏ), 티타늄(Ｔｉ), 탄타르(Ｔａ), 니오븀(Ｎｂ), 니켈(Ｎｉ), 코발트(Ｃｏ), 지르코늄(Ｚｒ), 아연(Ｚｎ), 루테늄(Ｒｕ), 로듐(Ｒｈ), 팔라듐(Ｐｄ), 오스뮴(Ｏｓ), 이리듐(Ｉｒ), 규소(Ｓｉ)에서 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료, 또는 이들 원소를 주성분으로 하는 화합물재료로 이루어진 층을, 단층 또는 적층해서 형성한다. 규소를 포함하는 층의 결정구조는, 비정질, 미결정, 다결정의 어느쪽의 경우이어도 된다.
박리층(102)이 단층 구조인 경우, 바람직하게는, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 포함하는 층을 형성한다. 또는, 텅스텐의 산화 물 혹은 산화질화물을 포함하는 층, 몰리브덴의 산화물 혹은 산화 질화물을 포함하는 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물 혹은 산화 질화물을 포함하는 층을 형성한다. 이때, 텅스텐과 몰리브덴의 혼합물이란, 예를 들면 텅스텐과 몰리브덴의 합금에 해당한다.
박리층(102)이 적층구조의 경우, 바람직하게는, 1층째로서 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 포함하는 층을 형성하고, 2층째로서, 텅스텐, 몰리브덴 또는 텅스텐과 몰리브덴의 혼합물의 산화물, 질화물, 산화 질화 물또는 질화산화물을 형성한다.
박리층(102)로서, 텅스텐을 포함하는 층과 텅스텐의 산화물을 포함하는 층의 적층구조를 형성할 경우, 텅스텐을 포함하는 층을 형성하는 단계와, 그후, 텅스텐층 위에 산화물로 형성되는 절연층을 형성함으로써, 텅스텐층과 절연층과의 계면 에, 텅스텐의 산화물을 포함하는 층을 형성하는 단계를 통해 이 구조를 얻을 수 있다.
텅스텐의 산화물은, ＷＯｘ로 표시되는데, 이때 x는, 2≤x≤3의 범위 내에 있다, 예를 들어, x가 2인 경우(ＷＯ2), x가 2.5의 경우(W2O5), x가 2.75인 경우(W4O111), x가 3인 경우(ＷＯ3) 등이 있다.
또한 상기한 공정에 의하면, 기판(101)에 접하도록 박리층(102)을 형성하고 있지만, 본 발명은 이 공정에 제약되지 않는다. 기판(101)에 접하도록 하지 절연층을 형성하고, 그 하지 절연층에 접하도록 박리층(102)을 형성해도 된다.
절연층(103)은, 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등에 의해, 무기 화합물을 사용해서 단층 구조 또는 적층 구조로 형성한다. 무기화합물의 대표예로서는, 산화 규소, 질화산화 규소, 및 산화 질화규소 등을 들 수 있다. 또한 절연층(103)을 적층으로 형성할 경우, 산화 규소, 질화산화 규소, 및 산화 질화규소를 적층해서 형성해도 된다. 또한 박리층(102) 위에 절연층을 형성하기 전에, 박리층 표면을, 열산화처리, 산소 플라즈마처리, N2O 플라즈마처리, 오존수 등의 산화력이 강한 용액으로의 처리 등을 행해서 산화물층을 형성해도 된다.
소자형성층(104)은, 절연층(103) 위에 형성되는 복수의 박막집적회로로 구성된다. 박막집적회로는, 박막 트랜지스터, 다이오드, 저항, 용량소자 등의 소자를 적당하게 사용해서 형성된다. 또한, 소자형성층(104)은 유기 화합물층을 가진다.
또한 박막집적회로는, 안테나, 정류회로, 저장용량, 정전압회로 등의 전원회 로, 복조 회로, 클록 생성·보정회로, 코드 인식 및 판정 회로, 메모리 콘트롤러, 메모리, 부호화회로, 변조 회로, 인터페이스 등의 연산 처리 수단(소위 ＣＰＵ로서의 기능을 발휘한다) 등의 어느 복수의 회로를 구성한다. 이때, 이러한 박막집적회로를 가지는 반도체장치는, 비접촉으로 데이터의 전송이 가능한 반도체장치로서 기능한다.
또한 박막집적회로는, 화소부, 주사선 구동회로, 신호선 구동회로, 콘트롤러, 연산회로, 메모리, 전원회로, 음성처리회로, 송수신회로, 배터리, 안테나, 정류회로, 저장용량, 정전압회로 등의 전원회로 등의 어느 복수의 회로를 구성한다. 또한, 이러한 박막집적회로를 가지는 반도체장치는, 표시장치로서 기능한다. 특히, 안테나, 정류회로, 저장용량, 정전압회로 등의 전원회로를 갖는 것에 의해 비접촉으로 전송된 데이터의 표시가 가능한 표시장치로서 기능한다.
또한 박리층(102), 절연층(103), 및 소자형성층(104)으로서, ＳＯＩ(Sｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ) 기판, 대표적으로는 ＳＩＭＯＸ(ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ) 기판을 사용해도 된다. 대표적으로는, 실리콘 웨이퍼를 박리층(102)으로 하고, 실리콘 웨이퍼 상의 산화 규소층을 절연층(103)으로 하여, 그 위에 형성되는 단결정 실리콘으로 형성되는 MOS 트랜지스터를 갖는 층을 소자형성층(104)으로 해도 된다. 이 경우, 도 1b에 있어서, 연삭연마 장치나, 에칭제를 사용하여, 실리콘 웨이퍼를 제거하여, 박리층(102)으로부터 절연층(103) 및 소자형성층(104)을 분리할 수 있다.
접착제(105)는, 아크릴수지, 에폭시 수지, 실리콘수지 등으로 대표되는 유기 수지를 사용한다.
제1 가요성 기판(106)으로서는, 대표적으로는, ＰＥＴ(폴리에틸렌테레프탈레이트), ＰＥＮ(폴리에틸렌나프타레이트), ＰＥＳ(폴리에테르술폰), 폴리프로필렌, 폴리프로필렌 설파이드, 폴리카보네이트, 폴리에테르이미드, 폴리페닐렌 설파이드, 폴리페닐렌 옥사이드, 폴리설폰, 폴리프탈아미드 등으로 이루어지는 기판, 접착성 유기수지(예를 들어, 아크릴계 유기수지, 에폭시계 유기수지 등), 또는 섬유질한 재료로 이루어진 종이로 이루어진 기판을 사용할 수 있다.
또한, 제1 가요성 기판(106)으로서, 표면이 열가소성 수지층인 필름(라미네이트 필름(폴리프로필렌, 폴리에스텔, 비닐, 폴리불화비닐, 염화비닐 등으로 이루어진다))을 사용해도 된다. 라미네이트 필름은, 최외층에 설치된 열가소성 수지층 (접착층은 아니다)을 가열처리에 의해 녹여, 가압에 의해 접착함으로써 피처리 물체에 필름을 접착하는 것이 가능하다.
다음에, 도 1b에 도시된 것과 같이 기판(101)로부터 절연층(1034)을 박리한다.
박리방법으로서, 박리층(102)과 절연층(103)과의 계면에서, 기판(101) 및 소자형성층(104)을 물리적 방법에 의해 박리한다. 물리적 방법이란 기계적 방법, 즉 어떠한 기계적 에너지를 변화시키는 방법을 가리키고 있다. 물리적 방법은, 대표적으로는 기계적인 힘을 가하는 것(예를 들면 인간의 손이나 파지 도구로 벗기는 것이나, 롤러를 회전시키는 분리 처리)이다. 이때, 접착제(105)을 사용해서 소자형성층(104)에 제1 가요성 기판(106)에 부착하기 전에, 레이저빛을 소자형성층(104)에 조사해서 절연층(103)으로부터 소자형성층(104)에 걸쳐서 형성되는 개구부(박리층(102)의 일부를 노출하는 개구부)를 형성해도 된다. 해당 처리를 행함으로써, 물리적 방법으로 박리할 때, 박리층(102)과 절연층(103)의 계면에서 박리하기 쉬워져, 수율 및 스루풋을 향상시킬 수 있다.
또한 박리방법으로서, 기판(101)에 투광성을 가지는 기판을 사용하고, 박리층(102)에 수소를 포함하는 비정질규소층을 사용하여, 기판(101)측으로부터의 레이저빛을 조사해서 박리층(102)의 비정질 규소막에 포함되는 수소를 기화시켜서, 기판(101)과 박리층(102)의 사이의 계면, 또는 박리층(102)과 절연층(103)의 사이의 계면에서 박리하는 방법을 사용할 수 있다.
또한 기판(101)을 기계적으로 연마해 제거하는 방법이나, 기판(101)을 ＨＦ 등의 기판을 용해하는 용액을 사용해서 기판(101)을 제거하여, 절연층(103)으로부터 기판(101)을 박리하는 방법을 사용할 수 있다. 이 경우, 박리층(102)을 사용하지 않아도 된다.
또한 접착제(105)을 사용해서 소자형성층(104)에 제1 가요성 기판(106)에 부착하기 전에, 소자형성층(104) 및 절연층(103)에 개구부를 형성한 후, 상기 개구부에 ＮＦ3, ＢｒＦ3, ＣｌＦ3 등의 불화 할로겐 가스를 도입하고, 박리층(102)을 불화 할로겐 가스로 에칭해 제거한다. 이후, 소자형성층(104)에 접착제(105)을 사용해서 제1 가요성 기판(106)을 붙여, 기판(101)으로부터 소자형성층(104)을 박리하는 방법을 사용할 수 있다.
또한, 접착제(105)을 사용해서 소자형성층(104)에 제1 가요성 기판(106)을 부착하기 전에, 소자형성층(104) 및 절연층(103)에 개구부를 형성한 후, 상기 개구부에 ＮＦ3, ＢｒＦ3, ＣｌＦ3 등의 불화 할로겐 가스를 도입하고, 박리층(102)의 일부를 불화 할로겐 가스로 에칭해 제거한다. 이후, 소자형성층(104)에 접착제(105)을 사용해서 제1 가요성 기판(106)을 붙여, 기판(101)으로부터 소자형성층(104)을 물리적 방법에 의해 박리하는 방법을 사용할 수 있다.
여기에서는, 도 1b에 도시된 것과 같이, 물리적 방법에 의해, 박리층(102)과 절연층(103)의 사이에서 분리하여, 기판(101)으로부터 소자형성층(104)을 박리한다.
다음에 도 1c에 도시된 것과 같이, 절연층(103)의 일부를 선택적으로 제거해 소자형성층(104)의 일부를 노출한다. 이에 따라, 분리된 절연층(111)을 형성한다. 도 12에 도시된 것과 같이, 소자형성층(104)에 있어서 박막집적회로가 형성되는 영역(116)의 주변부(117)과 중복하는 절연층(103)을 선택적으로 제거하는 것이 바람직하다. 절연층(103)의 일부를 선택적으로 제거하는 방법으로서는, 드라이에칭법이나 웨트에칭법을 사용한 화학적 제거 방법이나, 블레이드를 사용한 다이싱법이나 레이저 커트법 등의 물리적 제거 방법을 적당하게 사용할 수 있다.
전술한 물리적 제거 방법을 사용함으로써, 소자형성층(104)의 표면이 약간 에칭된다. 이때, 에칭된 표면은 요철을 갖는다. 이와 같은 요철이 형성될 때, 접착제(114)를 사용한 소자형성층(104)과 제 2 가요성 기판(115)(이것은 그후 소저형성 층(104)의 표면에 부착된다) 사이의 밀착성이 증가되어, 바람직하다.
또한 절연층(103)을 선택적으로 제거한 것에 의해 노출되는 소자형성층(104)의 표면은, 유기 화합물로 형성되어 있는 것이 바람직하다. 더구나, 소자형성층(104)의 표면이 유기 화합물층이 아닐 경우에는, 소자형성층의 일부를 제거하고, 소자형성층 중의 유기 화합물층을 노출하면 된다. 이 결과, 나중에 소자형성층(104)의 표면에 접착제를 사용해서 가요성 기판을 붙일 경우, 소자형성층과 접착제의 밀착성이 향상된다.
다음에, 도 1d에 도시된 것과 같이, 분리된 절연층(111) 및 소자형성층(104)의 노출부에, 접착제(114)을 사용해서 제2 가요성 기판(115)을 붙인다. 접착제 114는 접착제 105와 동일한 재료를 사용하여 적절히 형성될 수 있는 한편, 제 2 가요성 기판(115)은 제1 가요성 기판(106)과 동일한 재료를 사용하여 적절히 형성될 수 있다. 여기에서는, 절연층(111)의 주위에 있어서, 소자형성층(104)의 유기 화합물층의 표면과, 유기 화합물로 형성되는 접착제가 접착되어 있기 때문에, 해당 영역에서 밀착성이 높다.
다음에, 소자형성층(104) 및 접착제(114)가 접착하는 영역, 즉 제1 가요성 기판(106), 접착제(105), 소자형성층(104), 접착제(114), 제2 가요성 기판(115)이 적층하는 영역을 절단수단에 의해 절단한다. 이 결과, 도 1e에 도시된 것과 같은, 분리된 제1 가요성 기판(106a), 분리된 접착제(105a), 분리된 소자형성층(이하에서는 박막집적회로(104a)로도 불린다), 분리된 절연층(111), 분리된 접착제(114a), 및 분리된 제2 가요성 기판(115a)으로 구성되는 반도체장치(113)를 제조할 수 있 다.
여기에서의 반도체장치(113)은, 단부에서 분리된 절연층(111)이 노출되지 않고 있다. 즉, 분리된 절연층(111)의 단부가 제 2 가요성 기판(115a)의 단부 내부에 놓인다. 즉, 분리된 절연층(111)과 박막집적회로(104a)의 계면이나, 분리된 절연층(111) 및 분리된 접착제(114a)의 계면 등의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(106a), 분리된 접착제(105a), 박막집적회로(104a), 분리된 접착제(114a), 및 분리된 제2 가요성 기판(115a) 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문에, 해당 단부에서 각각의 층의 밀착성이 높다. 절단수단으로서는, 다이싱 장치, 스크라이빙 장치, 레이저 조사장치 등을 적당하게 사용할 수 있다.
이때, 제 1 가요성 기판으로서, 표면이 열가소성 수지층인 기판을 사용할 경우, 접착제를 사용하지 않더라도, 제1 가요성 기판에 소자형성층을 접착하는 것이 가능하다. 구체적으로는, 제1 가요성 기판을 가열하면서 소자형성층에 압착하면, 표면의 열가소성 수지층이 가소화하여, 접착제로서 기능한다. 이에 따라, 소자형성층과 제1 가요성 기판을 접착할 수 있다. 이후, 제1 가요성 기판을 냉각하면, 열가소성 수지층은 경화한다. 이 결과, 접착제를 사용하지 않더라도, 소자형성층에 제1 가요성 기판을 접착하는 것이 가능하다. 이때, 제2 가요성 기판으로서 표면이 열가소성 수지층인 기판을 사용하는 경우도 마찬가지이다.
제1 가요성 기판(106) 및 제2 가요성 기판(115)으로서, 표면이 열가소성 수지층인 기판을 사용하면, 도1a에 있어서 제1 가요성 기판(106)은 소자형성층에 접 하고, 도 1d에 있어서 제2 가요성 기판(115)은 소자형성층(104)에 접한다. 또한 해당 기판을 사용해서 제조된 반도체장치는, 분리된 제1 가요성 기판(106a), 박막집적회로(104a), 및 분리된 제2 가요성 기판(115a) 사이의 계면이 단부에서 노출된다.
이때, 도2a에 도시된 것과 같이, 소자형성층(104) 위에 두께 5∼10㎛의 유기수지층(107)을 형성해도 된다. 이렇게, 소자형성층(104) 위에 유기수지층(107)을 형성함으로써, 박리공정에 있어서 소자형성층에 균열이 생기는 것을 방지할 수 있어, 수율을 향상시킬 수 있다. 이후, 도 2b∼도 2e에 도시된 것과 같이, 도 1b∼도 1e와 같은 공정을 거쳐, 반도체장치(118)을 제조할 수 있다.
이때, 반도체장치(124)은, 분리된 제1 가요성 기판(106a), 분리된 접착제(105a), 분리된 유기수지층(107a), 박막집적회로(104a), 절연층(111), 분리된 접착제(114a), 및 분리된 제2 가요성 기판(115a)이 적층된 반도체장치(118)를 제공할 수 있다. 여기에서의 반도체장치(118)는, 단부에서 분리된 절연층(111)이 노출되지 않고 있다. 즉, 분리된 절연층(11)의 단부가 제 2 가요성 기판(115a)의 단부 내부에 배치된다. 즉, 분리된 절연층(111) 및 박막집적회로(104a)의 계면이나, 분리된 절연층(111) 및 분리된 접착제(114a)의 계면 등의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(106a), 분리된 접착제(105a), 분리된 유기수지층(107a), 박막집적회로(104a), 분리된 접착제(114a), 및 분리된 제2 가요성 기판(115a), 및 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문에, 해당 단부에서 각각의 층의 밀착성이 높다.
제1 가요성 기판(106) 및 제2 가요성 기판(115)으로서, 표면이 열가소성 수지층인 기판을 사용하면, 도2a에 있어서 제1 가요성 기판(106)은 유기수지층(107)에 접하고, 도 2d에 있어서 제2 가요성 기판(115)은 소자형성층(104)에 접한다. 또한 해당 기판을 사용해서 제조된 반도체장치는, 분리된 제1 가요성 기판(106a), 분리된 유기수지층(107a), 박막집적회로(104a), 및 분리된 제2 가요성 기판(115a), 및 그것들의 계면이, 단부에서 노출된다.
본 실시형태에 의해, 박막집적회로를 끼우는 가요성 기판의 밀착성이 높은 반도체장치를 제조하는 것이 가능하다. 이 결과, 방수성을 갖고 신뢰성이 높은 반도체장치를 제조하는 것이 가능하다.
(실시형태 2)
본 실시형태에 있어서는, 실시형태 1과 달리 절연층(103) 이외에 소자형성층(104)을 에칭한 후, 제 2 가요성 기판을 붙이는 형태에 대해서, 도 3a 내지 도 4를 사용하여 설명한다. 또한 실시형태 1과 달리 절연층(103) 이외에 소자형성층(104) 및 유기수지층을 에칭한 후, 제 2 가요성 기판을 붙이는 형태에 대해서, 도 5a 내지 도 5e를 사용하여 설명한다.
도 3a에 도시된 것과 같이, 실시형태 1과 마찬가지로, 기판(101) 위에 박리층(102)을 형성하고, 박리층(102) 위에 절연층(103)을 형성하고, 절연층(103) 위에 소자형성층(104)을 형성한다. 그후, 소자형성층(104)에 접착제(105)을 사용해서 제1 가요성 기판(106)을 부착한다.
다음에 도 3b에 도시된 것과 같이, 실시형태 1과 마찬가지로, 박리층(102)으로부터 절연층(103)을 박리한다.
다음에, 도 3c에 도시된 것과 같이, 절연층(103) 및 소자형성층(104) 각각의 일부를 선택적으로 제거해서 접착제(105)의 일부를 노출한다. 이에 따라, 서로 분리된 절연층(111) 및 서로 분리된 박막집적회로(121)(이하에서 박막집적회로(121)로도 불린다)을 형성한다. 본 실시형태에 있어서도, 소자형성층(104)에 있어서, 박막집적회로가 형성되는 영역의 주변부, 및 해당 영역에 형성되는 절연층을 선택적으로 제거하는 것이 바람직하다.
다음에, 도 3d에 도시된 것과 같이, 분리된 절연층(111) 및 접착제(105)의 노출부에, 접착제(114)을 사용해서 제2 가요성 기판(115)을 붙인다. 접착제 114는 접착제 105와 동일한 재료를 적절히 사용하여 형성될 수 있는 한편, 제 2 가요성 기판(115)은 제 1 가요성 기판(106)과 동일한 재료를 적절히 사용하여 형성될 수 있다. 여기에서는, 분리된 절연층(111) 및 박막집적회로(121)의 주위에 있어서, 유기 화합물로 형성되는 접착제 105 및 접착제 114가 접착되어 있기 때문에, 해당 영역에 있어서 밀착성이 높다.
다음에, 접착제 105 및 접착제 114가 접착하는 영역, 즉 제1 가요성 기판(106), 접착제 105, 접착제 114, 제2 가요성 기판(115)이 적층하는 영역을 절단 수단에 의해 절단한다. 이 결과, 도 3e에 도시된 것과 같은, 분리된 제1 가요성 기판(106a), 분리된 접착제 105a, 박막집적회로(121), 분리된 절연층(111), 분리된 접착제 114a, 및 분리된 제2 가요성 기판(115a)으로 구성되는 반도체장치(122)를 제조할 수 있다.
여기에서의 반도체장치(122)는, 단부에서 절연층(111) 및 박막집적회로(121)가 노출되지 않고 있다. 즉, 분리된 절연층(111)의 단부 및 박막집적회로(121)의 단부가 제 2 가요성 기판(115a)의 단부 내부에 배치된다. 즉, 절연층(111), 박막집적회로(121), 및 분리된 접착제(114a)의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(106a), 분리된 접착제 105a, 분리된 접착제 114a, 및 분리된 제2 가요성 기판(115a) 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문에, 해당 단부에서 각각의 층의 밀착성이 높다. 절단 수단으로서는, 실시형태 1에 나타낸 것을 적당하게 사용할 수 있다.
제1 가요성 기판(106) 및 제2 가요성 기판(115)으로서, 표면이 열가소성 수지층인 기판을 사용하면, 도3a에 있어서 제1 가요성 기판(106)은 소자형성층(104)에 접하고, 도 3d에 있어서 제2 가요성 기판(115)은 제1 가요성 기판(106), 분리된 절연층(111), 및 박막집적회로(121)의 단부에 접한다. 또한 해당 기판을 사용해서 제조된 반도체장치는, 분리된 제1 가요성 기판(106a), 및 분리된 제2 가요성 기판(115a) 사이의 계면이 단부에서 노출된다.
이때, 도3a에 있어서 소자형성층(104) 위에 유기수지층을 설치한다. 이후, 도 3c에 있어서, 절연층(103) 및 소자형성층(104)의 일부를 선택적으로 제거해서 유기수지층의 일부를 노출한다. 이후, 절연층(111) 및 노출된 유기수지층에 접착제(114)를 사용해서 제2 가요성 기판(115)을 부착한다. 이후, 도 3d에 있어서, 유기수지층과 접착제가 접하는 영역, 즉 제1 가요성 기판(106), 접착제 105, 유기수 지층, 접착제 114, 제2 가요성 기판(115)이 적층하는 영역을 절단 수단에 의해 절단한다.
이 결과, 도 4에 도시된 것과 같은, 분리된 제1 가요성 기판(106a), 분리된 접착제(105a), 분리된 유기수지층(123), 박막집적회로(121), 분리된 절연층(111), 분리된 접착제(114a), 및 분리된 제2 가요성 기판(115a)이 적층된 반도체장치(124)를 제공할 수 있다. 여기에서의 반도체장치(124)는, 단부에서 분리된 절연층(111) 및 박막집적회로(121)가 노출되지 않고 있다. 즉, 분리된 절연층(11)의 단부와 박막집적회로(121)의 단부가 제 2 가요성 기판(115a)의 단부 내부에 배치된다. 즉, 절연층(111), 박막집적회로(121), 및 분리된 접착제(114a)의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(106a), 분리된 접착제 105a, 분리된 유기수지층(123), 분리된 접착제 114a, 및 분리된 제2 가요성 기판(115a) 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문에, 해당 단부에서 각각의 층의 밀착성이 높다.
이때, 제1 가요성 기판(105) 및 제2 가요성 기판(115)으로서, 표면이 열가소성 수지층인 기판을 사용하면, 분리된 제1 가요성 기판(106a), 분리된 유기수지층(123), 및 분리된 제2 가요성 기판(115) 사이의 계면들이 단부에서 노출되는 반도체장치가 얻어진다.
또한 도5a에 도시된 것과 같이, 실시형태 1과 마찬가지로, 기판(101) 위에 박리층(102)을 형성하고, 박리층(102) 위에 절연층(103)을 형성하고, 절연층(103) 위에 소자형성층(104)을 형성하고, 소자형성층(104) 위에 유기수지층(107)을 형성 한다. 그후, 유기수지층(107)에 접착제(105)을 사용해서 제1 가요성 기판(106)을 부착한다.
다음에, 도 5b에 도시된 것과 같이, 실시형태 1과 마찬가지로, 박리층(102)에서 절연층(103)을 박리한다.
다음에, 도 5c에 도시된 것과 같이, 절연층(103), 소자형성층(104), 및 유기수지층(107) 각각의 일부를 선택적으로 제거해서 접착제(105)의 일부를 노출한다. 이에 따라, 서로 분리된 절연층(111), 박막집적회로(121), 및 서로 분리된 유기수지층(141)을 형성한다. 본 실시형태에서도, 소자형성층(104)에 있어서, 박막집적회로가 형성되는 영역의 주변부, 및 해당 영역 아래/위에 형성되는 절연층 및 유기수지층을 선택적으로 제거하는 것이 바람직하다.
다음에, 도 5d에 도시된 것과 같이, 분리된 절연층(111), 박막집적회로(121), 유기수지층(141) 및 접착제 105의 노출부에, 접착제 114를 사용해서 제2 가요성 기판(115)을 부착한다. 접착제 114는 접착제 105와 동알한 재료를 사용하여 적절히 형성될 수 있는 한편, 제 2 가요성 기판 115는 제 1 가요성 기판(106)과 동일한 재료를 사용하여 적절히 형성될 수 있다. 여기에서는, 절연층(111) 및 박막집적회로(121)의 주위에 있어서, 접착제(105) 및 접착제(114)가 접착되어 있기 때문에, 해당 영역에 있어서 밀착성이 높다.
다음에, 접착제 105 및 114, 제1 가요성 기판(106), 및 제2 가요성 기판(115)이 접착하는 영역을 절단수단에 의해 절단한다. 이 결과, 도 5e에 도시된 것과 같은, 분리된 제1 가요성 기판(106a), 분리된 접착제 105a, 분리된 유기수지 층(141), 박막집적회로(121), 분리된 절연층(111), 분리된 접착제 114a, 및 분리된 제2 가요성 기판(115a)으로 구성되는 반도체장치(142)을 제조할 수 있다.
여기에서의 반도체장치(142)은, 단부에서 분리된 절연층(111), 박막집적회로(121), 및 분리된 유기수지층(141)이 노출되지 않고 있다. 즉, 분리된 절연층(111)의 단부, 박막집적회로(121)의 단부 및 분리된 유기수지층(1410의 단부가 제 2 가요성 기판의 단부 내부에 배치된다. 즉, 분리된 절연층(111), 박막집적회로(121), 분리된 유기수지층(141), 및 분리된 접착제 114a의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(106a), 분리된 접착제 105a, 분리된 접착제 114a, 및 분리된 제2 가요성 기판(115a)의 계면 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문에, 해당 단부에서 각각의 층의 밀착성이 높다. 절단수단으로서는, 실시형태 1에 나타낸 것을 적당하게 사용할 수 있다.
이때, 제1 가요성 기판(106) 및 제2 가요성 기판(115)으로서, 표면이 열가소성 수지층인 기판을 사용하면, 도5a에 있어서 제1 가요성 기판(106)은 유기수지층(107)에 접하고, 도 5d에 있어서 제2 가요성 기판(115)은, 제1 가요성 기판(106), 분리된 절연층(111), 박막집적회로(121)의 단부, 및 분단된 유기수지(107)의 단부에 접한다. 또한, 해당 기판을 사용해서 제조된 반도체장치는, 분리된 제1 가요성 기판(106a), 분리된 접착제 114a 및 분리된 제2 가요성 기판(115a) 사이의 계면들이 단부에서 노출된다.
본 실시형태에 의해, 박막집적회로를 끼우는 가요성 기판의 밀착성이 높은 반도체장치를 제조하는 것이 가능하다. 이 결과, 방수성이 높고 신뢰성이 높은 반도체장치를 제조하는 것이 가능하다.
(실시형태 3)
본 실시형태에 있어서는, 실시형태 2와 달리, 절연층(103) 및 소자형성층(104) 이외에 접착제 105를 에칭한 후, 분리된 절연층(111) 및 박막집적회로(121)에 가요성 기판을 붙이는 형태에 대해서, 도 6a 내지 도 7을 사용하여 설명한다.
도6a에 도시된 것과 같이, 실시형태 1과 마찬가지로, 기판(101) 위에 박리층(102)을 형성하고, 박리층(102) 위에 절연층(103)을 형성하고, 절연층(103) 위에 소자형성층(104)을 형성한다. 그후, 소자형성층(104)에 접착제(105)을 사용해서 제1 가요성 기판(106)을 부착한다.
다음에, 도 6b에 도시된 것과 같이, 실시형태 1과 마찬가지로, 박리층(102)에서 절연층(103)을 박리한다.
다음에, 도 6c에 도시된 것과 같이, 절연층(103), 소자형성층(104), 및 접착제(105) 각각의 일부를 선택적으로 제거해서 제1 가요성 기판(106)의 일부를 노출한다. 이에 따라, 서로 분리된 절연층(111), 박막집적회로(121), 및 서로 분리된 접착제(131)를 형성한다. 본 실시형태에서도, 소자형성층(104)에 있어서, 박막집적회로가 형성되는 영역의 주변부, 및 해당 영역 아래/웨에 형성되는 절연층 및 접착제를 선택적으로 제거하는 것이 바람직하다.
다음에 도 6d에 도시된 것과 같이, 분리된 절연층(111), 박막집적회로(121), 분리된 접착제 131 및 제1 가요성 기판(106)의 노출부에, 접착제 114를 사용해서 제2 가요성 기판(115)을 붙인다. 접착제 114는 접착제 105와 동일한 재료를 사용하여 적절히 형성될 수 있는 한편, 제 2 가요성 기판(115)은 제 1 가요성 기판(106)과 동일한 재료를 사용하여 적절히 형성될 수 있다. 여기에서는, 분리된 절연층(111) 및 박막집적회로(121)의 주위에 있어서, 접착제 114 및 제1 가요성 기판(106)이 접착되어 있기 때문에, 해당 영역에 있어서 밀착성이 높다.
다음에, 접착제 114 및 제1 가요성 기판(106)이 접착하는 영역, 즉 제1 가요성 기판(106), 접착제 114, 제2 가요성 기판(115)이 적층하는 영역을 절단수단에 의해 절단한다. 이 결과, 도 6e에 도시된 것과 같은, 분리된 제1 가요성 기판(106a), 분리된 접착제 131, 박막집적회로(121), 분리된 절연층(111), 분리된 접착제 114a, 및 분리된 제2 가요성 기판(115a)이 적층된 반도체장치(132)를 제조할 수 있다.
여기에서의 반도체장치(132)는, 단부에서 절연층(111), 박막집적회로(121), 및 분리된 접착제(105a)가 노출되지 않고 있다, 즉, 분리된 절연층(111)의 단부, 박막집적회로(121)의 단부 및 분리된 접착제 105a의 단부가 제 2 가요성 기판(115a)의 단부 내부에 배치된다. 즉, 분리된 절연층(111), 박막집적회로(121), 분리된 접착제 131 및 분리된 접착제 114a의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(106a), 분리된 접착제 114a, 및 분리된 제2 가요성 기판(115a) 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문 에, 해당 단부에서 각각의 층의 밀착성이 높다. 절단수단으로서는, 실시형태 1에 나타낸 것을 적당하게 사용할 수 있다.
이때, 제1 가요성 기판(106) 및 제2 가요성 기판(115)으로서, 표면이 열가소성 수지층인 기판을 사용하면, 도6a에 있어서 제1 가요성 기판(106)은 소자형성층(104)에 접하고, 도 6d에 있어서 제2 가요성 기판(1150은, 제1 가요성 기판(106), 절연층(103), 및 박막집적회로(121)의 단부에 접한다. 또한 해당 기판을 사용해서 제조된 반도체장치는, 분리된 제1 가요성 기판(106a), 및 분리된 제2 가요성 기판(115a) 사이의 계면이 단부에서 노출된다.
또한, 도6a에 있어서 소자형성층(104) 위에 유기수지층을 설치한다. 이후, 도 6c에 있어서 절연층(103), 소자형성층(104), 유기수지층, 및 접착제 105 각각의 일부를 선택적으로 제거한다. 이후, 절연층(111) 및 노출된 제1 가요성 기판(106)에 접착제를 사용해서 제2 가요성 기판을 부착한다. 이후, 도 6d에 있어서, 접착제 114, 제1 가요성 기판(106), 및 제2 가요성 기판(115)이 접하는 영역, 즉 제1 가요성 기판(106), 접착제 114, 제2 가요성 기판(115)이 적층하는 영역을 절단수단에 의해 절단한다. 이 결과, 도 7에 도시된 것과 같은, 분리된 제1 가요성 기판(106a), 분리된 접착제(131), 분리된 유기수지층(133), 박막집적회로(121), 분리된 절연층(111), 분리된 접착제(114a), 및 분리된 제2 가요성 기판(115a)이 적층된 반도체장치(134)를 제공할 수 있다.
여기에서의 반도체장치(134)는, 단부에서 절연층(111), 박막집적회로(121), 분리된 유기수지층(133), 및 분리된 접착제(131)가 노출되지 않고 있다. 즉, 분리 된 절연층(111)의 단부, 박막집적회로(121)의 단부, 분리된 유기수지층(133)의 단부 및 분리된 접착제 131의 단부가 제 2 가요성 기판(115a)의 단부 내부에 배치된다. 즉, 분리된 절연층(111), 박막집적회로(121), 분리된 유기수지층(133), 분리된 접착제 131, 및 분리된 접착제 114a의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(106a), 분리된 접착제 114a, 및 분리된 제2 가요성 기판(115a) 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문에, 해당 단부에서 각각의 층의 밀착성이 높다.
또한, 제1 가요성 기판(106) 및 제2 가요성 기판(115)으로서, 표면이 열가소성 수지층인 기판을 사용하면, 분리된 제1 가요성 기판(106a), 및 분리된 제2 가요성 기판(115a) 사이의 계면이 단부에서 노출되는 반도체장치가 얻어진다.
본 실시형태에 의해, 박막집적회로를 끼우는 가요성 기판의 밀착성이 높은 반도체장치를 제조하는 것이 가능하다. 이 결과, 방수성을 갖고 신뢰성이 높은 반도체장치를 제조하는 것이 가능하다.
(실시형태 4)
본 실시형태에 있어서는, 기판에 박리층, 절연층, 및 소자형성층을 적층하는 단계와, 박리층으로부터 절연층을 박리하는 단계와, 절연층에 접착제를 사용해서 제1 가요성 기판을 부착시키는 단계와, 절연층 및 소자형성층의 일부를 제거해서 접착제의 일부를 노출시키는 단계와, 제2 가요성 기판을 붙이는 단계를 포함하는 실시형태에 대해서, 도 8a 내지 도 9b를 사용하여 설명한다.
도8a에 도시된 것과 같이, 실시형태 1과 마찬가지로, 기판(101) 위에 박리층(102)을 형성하고, 박리층(102) 위에 절연층(103)을 형성하고, 절연층(103) 위에 소자형성층(104)을 형성한다. 다음에, 소자형성층(104) 위에 점착부재(108)를 부착한다.
점착부재(108)로서는, 광가소형 점착 필름, 열가소형 점착 필름, 압착 필름 등의 점착층을 갖는 부재를 사용할 수 있다. 한편, 필름 대신에, 테이프, 시이트, 기판 등을 적당하게 사용할 수 있다. 더구나, 점착부재 대신에, 정전기력이나 흡착력에 의해 소자형성층(104)의 표면에 테이프, 시이트, 기판 등의 부재를 설치해도 된다.
다음에, 도 8b에 도시된 것과 같이, 실시형태 1과 마찬가지로, 박리층(102)으로부터 절연층(103)을 박리한다.
다음에, 도 8c에 도시된 것과 같이, 절연층(103)에 접착제(152)을 사용해서 제1 가요성 기판(151)을 부착한다. 이후, 점착부재(108)을 소자형성층(104)에서 벗긴다.
다음에, 도 8d에 도시된 것과 같이, 소자형성층(104) 및 절연층(103) 각각의 일부를 선택적으로 제거해서 접착제(152)의 일부를 노출시킨다. 이에 따라. 서로 분리된 절연층(154), 서로 분리된 소자형성층(이하에서는 박막집적회로(153)로도 불린다)을 형성한다. 본 실시형태에서도, 소자형성층(104)에 있어서, 박막집적회로가 형성되는 영역의 주변부, 및 해당 영역 아래에 형성되는 절연층을 선택적으로 제거하는 것이 바람직하다.
이때, 소자형성층(104) 및 절연층(103)과 함께, 접착제(152)의 일부를 선택적으로 제거해서 제1 가요성 기판(151)의 일부를 노출해도 된다.
다음에, 도 8e에 도시된 것과 같이, 박막집적회로(153) 및 접착제(152)의 노출부에, 접착제(155)를 사용해서 제2 가요성 기판(156)을 붙인다. 접착제 155는 접착제 105와 동일한 재료를 사용하여 적절히 형성될 수 있는 한편, 제 2 가요성 기판(156)은 제 1 가요성 기판(106)과 동일한 재료를 사용하여 적절히 형성될 수 있다. 여기에서는, 분리된 절연층(154) 및 박막집적회로(153)의 주위에 있어서 접착제(114) 및 접착제(152)가 접착되어 있기 때문에, 해당 영역에 있어서 밀착성이 높다.
이때, 제1 가요성 기판(151) 및 제2 가요성 기판(156)으로서, 표면이 열가소성 수지층인 기판을 사용하면, 도 8c에 있어서 제1 가요성 기판(151)은 절연층(103)에 접하고, 도 8e에 있어서 제2 가요성 기판(156)은 제1 가요성 기판(151), 박막집적회로(153), 및 분리된 절연층(154)의 단부에 접한다. 또한 해당 기판을 사용해서 제조된 반도체장치는, 분리된 제1 가요성 기판(151a) 및 분리된 제2 가요성 기판(156a) 사이의 계면이 단부에서 노출된다.
다음에, 접착제 152 및 155, 제1 가요성 기판(151) 및 제2 가요성 기판(156)이 접착하는 영역을 절단수단에 의해 절단한다. 이 결과, 도 8f에 도시된 것과 같은, 분리된 제1 가요성 기판(151a), 분리된 접착제(152a), 분리된 절연층(154), 박막집적회로(153), 분리된 접착제(155a), 및 분리된 제2 가요성 기판(156a)으로 구성되는 반도체장치(157)를 제조할 수 있다.
여기에서의 반도체장치(157)는, 단부에서 분리된 절연층(154) 및 박막집적회로(153)가 노출되지 않고 있다. 즉, 분리된 절연층(154)의 단부와 박막집적회로(153)의 단부가 제 2 가요성 기판(156a)의 단부 내부에 배치된다. 즉, 분리된 절연층(154), 박막집적회로(153), 및 분리된 접착제(155a)의 계면이나, 분리된 절연층(154), qsnfl된 박막집적회로(153), 및 분리된 접착제(152a)의 계면 등의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(151a), 분리된 접착제 155a, 분리된 접착제 152a, 및 분리된 제2 가요성 기판(156a) 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문에, 해당 단부에서 각각의 층의 밀착성이 높다. 절단수단으로서는, 실시형태 1에 나타낸 것을 적당하게 사용할 수 있다.
또한, 도8a에 있어서, 소자형성층(104) 위에 유기수지층을 설치한 후, 유기수지층 위에 점착부재(108)를 붙인다. 이후, 도 8d에 있어서, 절연층(103), 소자형성층(104) 및 유기수지층 각각의 일부를 선택적으로 제거해서 접착제(152)의 일부를 노출한다. 이후, 도 8e에 있어서, 분리된 유기수지층, 및 접착제(152)의 노출부에 접착제(155)을 사용해서 제2 가요성 기판(156)을 부착한다. 그후, 제1 가요성 기판(151), 접착제 152, 접착제 155, 및 제2 가요성 기판(156)이 접하는 영역을 절단수단에 의해 절단한다.
이 결과, 도9a에 도시된 것과 같은, 분리된 제1 가요성 기판(151a), 분리된 접착제(152a), 분리된 절연층(154), 박막집적회로(153), 분리된 유기수지층(158), 분리된 접착제(155a), 및 분리된 제2 가요성 기판(156a)이 적층된 반도체장치(159) 를 제공할 수 있다.
여기에서의 반도체장치(159)는, 단부에서 분리된 절연층(154), 박막집적회로(153), 및 분리된 유기수지층(158)이 노출되지 않고 있다. 즉, 분리된 절연층(154)의 단부 박막집적회로(153)의 단부 및 분리된 유기수지층(158)의 단부가 제 2 가요성 기판(156a)의 단부 내부에 배치된다. 즉, 분리된 절연층(154), 박막집적회로(153), 분리된 유기수지층(158), 및 분리된 접착제 155a 사이의 계면이나, 분리된 절연층(154), 박막집적회로(153), 분리된 유기수지층(158) 및 분리된 접착제(152a) 사이의 계면 등의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(151a), 분리된 접착제 152a, 분리된접착제 155a 및 분리된 제2 가요성 기판(156a) 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문에, 해당 단부에서 각각의 층의 밀착성이 높다.
또한, 제1 가요성 기판(151) 및 제2 가요성 기판(156)으로서, 표면이 열가소성 수지층인 기판을 사용하면, 분리된 제1 가요성 기판(151a), 및 분리된 제2 가요성 기판(156a) 사이의 계면이 단부에서 노출되는 반도체장치가 얻어진다.
더구나, 도8a의 소자형성층(104) 내부에 형성되는 각 박막집적회로의 표면에 접속 단자를 형성하고, 도 8e의 제2 가요성 기판(156)에 안테나로서 기능하는 복수의 도전층을 가지는 기판을 사용한다. 더구나, 접착제 155로 이방성 도전성 접착제를 하고, 제1 가요성 기판(151), 접착제 152, 이방성 도전성 접착제, 및 제2 가요성 기판(156)이 접하는 영역을 절단수단에 의해 절단한다.
이 결과, 도 9b에 도시된 것과 같은, 분리된 제1 가요성 기판(151a), 분리된 접착제 152a, 분리된 절연층(154), 표면에 접속 단자(165)를 가지는 박막집적회로(153), 분리된 이방성 도전 접착제(164) 및 분리된 제2 가요성 기판(162)이 적층된 반도체장치(166)를 제공할 수 있다.
여기에서의 반도체장치(166)는, 단부에서 분리된 절연층(154), 및 박막집적회로(153)가 노출되지 않고 있다. 즉, 분리된 절연층(154)의 단부와 박막집적회로(153)의 단부가 제 2 가요성 기판(162)의 단부 내부에 배치된다. 즉, 분리된 절연층(154), 박막집적회로(153), 및 분리된 접착제 152a의 계면이나, 분리된 절연층(154), 박막집적회로(153), 및 분리된 이방성 도전 접착제(164)의 계면 등의 밀착성이 나쁜 계면 사이의 계면이 단부에서 노출되지 않고, 분리된 제1 가요성 기판(151a), 분리된 접착제 152a, 분리된 이방성 도전 접착제(164) 및 분리된 제2 가요성 기판(162) 각각 사이의 계면이 단부에서 노출되어 있다. 이 때문에, 해당 단부에서 각각의 층의 밀착성이 높다.
이때, 분리된 이방성 도전 접착제(164)에는 도전성 입자(163)가 분산되어 있어, 상기 도전성 입자(163)에 의해 접속 단자(165)가 분리된 제2 가요성 기판(162) 위에 설치된 안테나로서 기능하는 도전층(161)에 전기적으로 접속되어 있다.
이방성 도전 접착제(164)로서는, 도전성 입자(163)(입경이, 수n m∼수십 ㎛, 바람직하게는 3∼7㎛ 정도)가 분산된 접착성 수지이다. 이러한 접착성 수지로서는 에폭시 수지, 페놀 수지 등을 들 수 있다. 또한, 도전성 입자(163)는, 금, 은, 구리, 팔라듐, 또는 백금으로부터 선택된 1 원소, 혹은 복수의 원소로 형성된다. 또한 이들 원소의 다층 구조를 가지는 입자라도 된다. 더구나, 수지로 형성된 입자의 표면에, 금,은, 구리, 팔라듐, 또는 백금으로부터 선택된 1 원소, 혹은 복수의 원소로 형성되는 박막이 형성된 도전성 입자를 사용해도 된다.
본 실시형태에 의해, 박막집적회로를 끼우는 가요성 기판의 밀착성이 높은 반도체장치를 제조하는 것이 가능하다. 이 결과, 방수성을 갖고 신뢰성이 높은 반도체장치를 제조하는 것이 가능하다.
[실시예 1]
본 실시예에서는, 비접촉으로 데이터의 전송이 가능한 반도체장치의 구성에 대해서, 도 13을 참조해서 설명한다.
본 실시예의 반도체장치는, 주 구성요소로서, 안테나부(2001), 전원부(2002), 로직부(2003)를 구비한다.
안테나부(2001)는, 외부신호의 수신과 데이터의 송신을 행하기 위한 안테나(2011)로 이루어진다. 또한, 반도체장치에 있어서의 신호의 전송 방식은, 전자결합방식, 전자유도방식 또는 마이크로파방식 등을 사용할 수 있다.
안테나(2011)의 형상은, 반도체장치에 있어서의 신호의 전송 방식이 전자결합방식 또는 전자유도방식(예를 들면, 13.56MHz 대)을 적용할 경우에는, 자계밀도의 변화에 의한 전자유도를 이용하기 위해서, 도 14a에 도시된 것과 같이, 사각형 코일 형태(271)나, 원형 코일 형태(예를 들면, 스파이럴 안테나)로 할 수 있다. 또한, 도 14b에 도시된 것과 같이, 사각형 루프 형태(272)나 원형 루프 형태로 할 수 있다.
또한, 마이크로파 방식(예를 들면, ＵＨＦ대(860∼960MHz 대) 또는 2.45ＧＨｚ대 등)을 적용할 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려해서 안테나로서 기능하는 도전층의 형상(예를 들면, 길이)을 적당하게 설정하면 된다. 예를 들면, 도 14c에 도시된 것과 같이, 직선형 다이폴 형태(273)나 곡선형 다이폴 형태, 면 형태(예를 들면, 패치 안테나)로 할 수 있다.
전원부(2002)는, 안테나(2011)을 통해 외부에서 수신한 신호에서 전원을 만드는 정류회로(2021)과, 만들어 낸 전원을 유지하기 위한 저장용량(2022)과, 각각의 회로에 공급되는 전전압을 발생하는 정전압회로(2023)로 이루어진다.
로직부(2003)는, 수신한 신호를 복조하는 복조회로(2031)와, 클록 신호를 생성하는 클록 생성·보정회로(2032)와, 코드 인식 및 판정 회로(2033)와, 메모리로부터 데이터를 판독하기 위한 신호를 수신 신호에 의해 발생하는 메모리 콘트롤러(2034)와, 부호화한 신호를 수신 신호에 중첩하기 위한 변조 회로(2035)와, 판독된 데이터를 부호화하는 부호화회로(2037)과, 데이터를 유지하는 마스크 ROM(2039)으로 이루어진다. 이때, 변조 회로(2035)는 변조용 저항(2036)을 가진다.
메모리(2038)는, ＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ), ＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ), ＦＥＲＡＭ(Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ), 마스크 ROM(Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ), ＥＰＲＯＭ(Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ), ＥＥＰＲＯＭ(Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ), 플래시 메모리, 유기 메모리 등을 적당하게 선택한다. 여기에서는, 메모리(2038)로서, 마스크 ROM(2039)와, DRAM, SRAM, FERAM, EPROM, EEPROM, 플래시 메모리 및 유기 메모리 중에서 적어도 한가지를 갖는 추기 메모리(2040)을 나타낸다.
각 코드 인식 및 판정 회로(2033)가 인식·판정하는 코드는, 프레임 종료 신호(ＥＯＦ, ｅｎｄ ｏｆ Ｆｒａｍｅ), 프레임 시작 신호(ＳＯＦ, ｓｔａｒｔ ｏｆ Ｆｒａｍｅ), 플래그, 코맨드 코드, 마스크 길이(ｍａｓｋ ｌｅｎｇｔｈ), 마스크 값(ｍａｓｋ ｖａｌｕｅ) 등이다. 또한, 각 코드 인식 및 판정 회로(2033)는, 송신 에러를 식별하는 순회 용장도 검사(ＣＲＣ, ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ) 기능도 포함한다.
[실시예 2]
본 실시예에서는, 비접촉으로 데이터의 전송이 가능한 반도체장치의 제조공정을 도 10a 내지 도 11d를 사용하여 설명한다. 이때, 본 실시예에서는, 도 13 및 실시예 1에서 나타내는 안테나부(2001) 및 전원부(2002)의 정전압회로(2023)의 일부와, 로직부(2003)의 메모리(2038)의 추기 메모리(2040) 및 클록 생성·보정회로(2032)의 일부의 단면도를 나타낸다. 또한, 로직부(2003)의 클록 생성·보정회로(2032)의 일부로서, n채널형 ＴＦＴ 및 p채널형 ＴＦＴ를 나타내고, 메모리(2038)의 추기 메모리(2040)로서 액티브 매트릭스형의 유기 메모리를 나타내고, 전원부(2002)의 정전압회로(2023)의 일부로서 n채널형 ＴＦＴ를 나타낸다.
도 10a에 도시된 것과 같이, 기판(901) 위에 박리층(902)을 형성하고, 박리층(902) 위에 절연층(903)을 형성하고, 절연층(903) 위에 박막 트랜지스터(904) 및 박막 트랜지스터의 도전층을 절연하는 층간절연층(905)을 형성한다. 더구나, 박막 트랜지스터의 반도체층에 접속하는 소스/드레인 전극들(906, 907), 및 도전층(908)을 형성한다.
여기에서는, 기판(901)으로서는 유리 기판을 사용한다. 박리층(902)으로서는, 스퍼터링법에 의해 두께 30nm의 텅스텐층을 형성한다. 다음에, 박리층(902)의 표면에 N2O 플라즈마를 조사한 후, 절연층(903)으로서, 두께 200nm의 산화 규소층, 두께 50n의 질화산화 규소층, 두께 100nm의 산화 질화규소층을 각각 ＣＶＤ법에 의해 순차적으로 형성한다.
박막 트랜지스터(904)는, 소스 영역, 드레인 영역 및 채널 형성 영역을 가지는 반도체층, 게이트 절연층, 게이트 전극으로 구성된다. 박막 트랜지스터(904)는, 각 회로의 기능에 따라 n채널형 ＴＦＴ 또는 p채널형 ＴＦＴ를 적당하게 사용한다.
반도체층은 결정구조를 가지는 반도체층이다. 두께 66nm의 비정질 규소막에 연속발진 레이저빛의 조사 혹은 반복 주파수가 10MHz 이상이고 펄스폭이 1 나노초 이하, 바람직하게는 1 내지 100 피코초인 고조파 주파수 초단 펄스광을 조사해서 결정성 반도체막을 형성한다. 이후, 포트리소그래피 공정에 의해 형성된 레지스트 마스크를 사용해서 선택적으로 결정성 반도체막을 에칭한다.
게이트 절연층으로서는, ＣＶＤ법에 의해 두께 40nm의 산화 규소층을 형성한 다.
게이트 전극으로서는, 두께 30nm의 질화 탄탈층 및 두께 370nm의 텅스텐층을 순차적으로 스퍼터링법을 사용해서 적층시켜서 형성한다.
박막 트랜지스터를 구성하는 도전층을 절연하는 층간절연층(905)은, 두께 50nm의 산화 질화규소층, 두께 100nm의 질화규소층, 두께 600nm의 산화 질화규소층을 각각 ＣＶＤ법을 사용해서 순차적으로 형성한다.
소스/드레인 전극들(906, 907)과 도전층(908)은, 티타늄층, 알루미늄층 및 티타늄층을 스퍼터링법에 의해 순차적으로 형성한 후, 포트리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 이들 층을 선택적으로 에칭해서 형성한다.
이때, 박막 트랜지스터(904)와 동시에, 도 13에 나타내는 마스크 ROM(2039)을 형성할 수 있다. 마스크 ROM은 복수의 트랜지스터로 형성한다. 그때, 트랜지스터의 예를 들면 드레인 영역과 접속하는 배선용의 콘택홀을 개구하는가 개구하지 않는가에 따라 데이터를 기록하는 것이 가능하다. 예를 들면 콘택홀을 개구하는 경우에는 1(온 상태)의 데이터를 메모리셀에 기록할 수 있으며, 개구하지 않은 경우에는 0(오프 상태)의 데이터를 메모리셀에 기록할 수 있다.
층간절연층(905) 위에 형성되는 포토레지스트를 노광하는 공정의 전후에는, 에 있어서, 스텝퍼 등의 노광 장치를 사용해서 레티클(포토마스크)을 이용하여 층간절연층(905) 위에 형성되는 포토레지스트를 노광하는 공정의 전 또는 후에는, 상기 콘택홀이 형성되는 영역 상의 포토레지스트에 전자빔 또는 레이저를 조사한다. 그후에, 통상대로 현상, 에칭, 포토레지스트의 박리 등의 공정을 행한다. 이렇게 함으로써, 레티클(포토마스크)을 교환하지 않고, 전자빔 또는 레이저의 조사 영역을 선택하는 것만으로, 상기 콘택홀을 갖는 패턴과 이와 같은 콘택홀을 갖지 않는 패턴을 동시에 형성할 수 있다. 즉, 전자빔 또는 레이저의 조사 영역을 선택함으로써, 제조공정중에, 반도체장치마다 다른 데이터가 기록된 마스크 ROM를 제조하는 것이 가능해진다.
이러한 마스크 ROM를 사용하여, 제조공정중에 반도체장치마다의 고유 식별자(ＵＩＤ: Ｕｎｉｑｕｅ Ｉｄｅｎｔｉｆｉｅｒ) 등을 형성하는 것이 가능해진다.
다음에, 도 10b에 도시된 것과 같이, 박막 트랜지스터(904), 층간절연층(905), 소스/드레인 전극들(906, 907), 도전층(908)을 덮는 절연층(911)을 형성한다. 다음에, 절연층(911) 상에 소스/드레인 전극들(906, 907) 및 도전층(908)에 접속되는 도전층(912∼914)을 형성한다. 다음에, 도전층 912 및 913의 단부를 덮는 절연층(915∼917)을 형성한다.
절연층 911은, 비감광성 폴리이미드를 스핀코트법에 의해 도포하는 단게와, 300℃에서 비감광성 폴리이미드를 소성하는 단계와, 비감광성 폴리이미드를 선택적으로 에칭하여, 소스/드레인 전극들(906, 907)과 도전층(908)을 일부 노출시키는 단계를 통해 형성된다. 절연층 915 내지 917은, 스핀코팅법에 의해 감광성 폴리이미드를 도포하는 단계와, 감광성 폴리이미드의 노광 및 현상공정을 행해서 도전층(912∼914)이 일부 노출되도록 하는 단계와, 감광성 폴리이미드를 300℃에서 소성하는 단계를 통해 형성된다. 이때, 절연층들 915 내지 917의 두께는 1.5㎛로 설정된다. 도전층(912∼914)은, 두께 200nm의 티타늄층을 스퍼터링법을 사용하여 형 성하는 단계와, 포트리소그래피 공정에 의해 형성된 레지스트 마스크를 사용해서 티타늄층을 선택적으로 에칭하는 단계를 통해 형성한다.
다음에, 도 10c에 도시된 것과 같이, 도전층(914) 위에 두께 5∼20㎛의 도전층(918)을 형성한다. 여기에서는, 인쇄법에 의해 은 입자를 가지는 조성물을 인쇄한 후, 200℃에서 30분간 이 조성물을 소성해서 도전층(918)을 형성한다. 이때, 도전층 914 및 도전층 918은 안테나로서 기능한다.
이때, 도전층 914를 니켈층을 사용하여 형성하는 단계와, 기판을 Ｃｕ를 포함하는 도금액에 담그는 단계를 포함하는 도금법에 의해 도전층 918을 형성해도 된다. Ａｇ은 고가이므로, Ｃｕ를 사용한 도금법에 의해 도전층 918을 형성함으로써 비용 삭감이 가능하다.
다음에, 도 10d에 도시된 것과 같이, 도전층(912, 913), 및 이 도전층(912, 913)의 단부를 덮는 절연층(916)과, 절연층 915 및 917의 일부 위에 유기 화합물을 포함하는 층(919)을 증착한다. 그후, 유기 화합물을 포함하는 층(919) 위에 도전층(920)을 증착한다. 도전층 912, 유기 화합물을 포함하는 층(919), 및 도전층 920에 의해 기억소자를 형성할 수 있다. 유기 화합물을 포함하는 층(919)은, (두께가 1nm 이상 4nm 이하로) 터널효과에 의해 도전층 920 또는 도전층 912로부터 유기 화합물을 포함하는 층(919)에 정공 또는 전자의 전하를 주입하는 기능을 갖는 층과, 정공수송성을 가지는 유기 화합물 또는 전자수송성을 가지는 유기 화합물을 포함하는 층을 적층하여 형성할 수 있다. 여기에서는, 유기 화합물을 포함하는 층(919)으 로서, 금속 마스크를 사용한 증착법에 의해 1nm 두께의 ＣａＦ2층을 형성한 후, 10nm 두께의 ＮＰＢ층을 형성한다. 도전층 920으로서는, 두께 10nm의 Ｉｎ-Ｓｎ 합금층과, 두께 100nm의 알루미늄층을 금속 마스크를 사용한 증착법에 의해 적층해서 형성한다.
또한, 유기 화합물을 포함하는 층(919)으로서, ＣａＦ2 대신에 ＬｉＦ, ＮａＦ, ＫＦ, ＲｂＦ, ＣｓＦ, ＢｅＦ2, ＭｇＦ2, ＣａＦ2, ＳｒＦ2, ＢａＦ2, ＡｌＦ3, ＮＦ3, ＳＦ6, ＡｇＦ, ＭｎＦ3 등으로 대표되는 절연성을 가지는 불화물, ＬｉＣｌ, ＮａＣｌ, ＫＣｌ, ＢｅＣｌ2, ＣａＣｌ2, ＢａＣｌ2, ＡｌＣｌ3, ＳｉＣｌ4, ＧｅＣｌ4, ＳｎＣｌ4, ＡｇＣｌ, ＺｎＣｌ2, ＴｉＣｌ4, ＴｉＣｌ3, ＺｒＣｌ4, ＦｅＣｌ3, ＰｄＣｌ2, ＳｂＣｌ3, ＳｂＣｌ2, ＳｒＣｌ2, ＴｌＣｌ3, ＣｕＣｌ, ＣｕＣｌ2, ＭｎＣｌ2, ＲｕＣｌ2 등으로 대표되는 절연성을 가지는 염화물 등을 사용할 수 있다. 또한, ＮＰＢ 대신에, 프탈로시아닌(약칭: H2Ｐｃ), 구리 프탈로시아닌(약칭: ＣｕＰｃ), N,N'-디페닐-N,N'-비스(3-메틸페닐)-1,1'-비페닐-4,4'-디아민(약칭: ＴＰＤ), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭: ＮＰＢ), 트리스(8-퀴놀리노라토)알루미늄(약칭: Ａｌｑ3), 비스(2-메틸-8-퀴놀리노라토)(4-페닐페놀라토)알루미늄(약칭: ＢＡｌｑ), 바소펜안트롤린(약칭: ＢＰｈｅｎ), 바소큐프로인(약칭: BＣＰ), 폴리비닐카바졸(ＰＶＫ), 2,3-비스(4-디페닐아미노페닐)퀴녹살린(약 칭: ＴＰＡＱｎ), 2,7-디(N-카바조릴)-스피로-9,9'-비플루오렌(약칭: ＳＦＤＣｚ), ＴＰＱ, 9,10-디(2-나프틸)-2-ｔｅｒｔ-부틸안트라센(약칭: t-ＢｕＤＮＡ) 등을 사용할 수 있다.
본 실시예의 기억소자는, 도전층 912, 920에 전압을 인가시켜, 기억소자의 저항을 변화시킴으로써 데이터 기록이 가능하다. 또한, 도전층 920을 투광성 도전층을 ＩＴＯ(ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ)나 ＩＺＯ(ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ), 산화 규소를 가지는 ＩＴＯ로 형성하고, 레이저빛이나 전자빔을 기억소자에 조사하여, 기억소자의 저항을 변화시킴으로써 데이터 기록이 가능하다. 더구나, 기억소자의 저항을 측정함으로써, 기억소자에서 데이터를 판독하는 것이 가능하다.
다음에, 도 10e에 도시된 것과 같이, 절연층 911, 절연층 915∼917, 도전층 920, 도전층 928 위에 유기 수지나 폴리머로 형성되는 두께 5∼10㎛의 절연층(922)을 형성한다. 절연층(922)은 밀봉재로서 기능하고, 외부에서 박막 트랜지스터(904)에의 불순물의 침입을 방지할 수 있다. 또한, 절연층(922)을 설치함으로써, 나중의 박리공정에 있어서, 박막 트랜지스터(904), 안테나로서 기능하는 도전층(914, 918), 기억소자(921)가 형성되는 층에 있어서 균열이 생기는 것을 방지할 수 있다. 이에 따라, 수율을 향상시킬 수 있다. 여기에서는, 에폭시 수지를 인쇄법에 의해 인쇄한 후 수지를 160℃에서 30분 가열해서 절연층(922)을 형성한다.
다음에, 절연층(922)에 제1 가요성 기판(924)을 붙인다. 여기에서는, 제1 가요성 기판(924)으로서, 열가소성 재료로 형성되는 층(923)을 가지는 ＰＥＴ 필름을 사용한다. 또한, 제1 가요성 기판(924)을 80∼120℃에서 열압착하여, 열가소성 재료를 가소화한 후, 실온까지 냉각함으로써, 열가소성 재료가 개재된 층(923)을 통하고, 절연층(922)과 제1 가요성 기판(924)을 접착한다.
여기에서는, 기저층으로서의 절연층 903으로부터 상부층으로서의 절연층 922를 갖는 적층체를 소자형성층(925)으로 한다.
다음에, 도 11a에 도시된 것과 같이, 박리층(902) 및 절연층(903)의 계면에서 분리하여, 박리층(902)을 가지는 기판(901) 및 소자형성층(925)을 물리적 방법에 의해 박리한다. 본 실시예에서는, 박리층과 절연층의 사이에 금속 산화막을 형성한 후, 해당 금속 산화막 내부에서 물리적 방법에 의해 소자형성층(925)을 박리하는 방법을 사용한다. 본 실시예에 있어서, 물리적 방법이란, 기판(901) 표면에 점착층을 설치해 기판(901)을 고정하고, 제1 가요성 기판(924) 상에서 점착층을 가지는 롤러를 회전시켜서, 점착층을 가지는 롤러에 제1 가요성 기판(924)을 붙이는 동시에, 박리층(902)과 절연층(903)의 사이에서 분리시킬 수 있다.
다음에, 도 11b에 도시된 것과 같이, 소자형성층(925)에 있어서, 박막집적회로가 형성되는 영역의 주변부의 절연층 903으로부터 절연층 922에 이르는 층(즉, 절연층 903, 층간절연층 905, 절연층 911, 절연층 915 및 절연층 922)을 일부를 제거한다. 본 실시예에서는, 층들(즉, 절연층 903, 층간절연층 905, 절연층 911, 절연층 915 및 절연층 922)이 이들 층의 일부에 레이저빛을 조사하여 일부 제거한다. 레이저빛으로서는, YAG 레이저의 제4고조파(파장 266nm)을 조사한다. 이때, 레이저빛을 조사한 후, 레이저빛 조사 영역에 있어서는, 절연층 922의 일부가 노출되고 있다. 일부 제거된 절연층 922을 절연층 926으로 표시하고, 일부 제거된 절연층 903을 절연층 927로 표시한다.
다음에, 도 11c에 도시된 것과 같이, 절연층 927 및 926에 제2 가요성 기판(934)을 부착한다. 여기에서는, 제2 가요성 기판(934)으로서는, 제1 가요성 기판(924)과 마찬가지로 열가소성 재료로 형성되는 층(933)을 가지는 ＰＥＴ 필름을 사용한다. 또한, 제1 가요성 기판(924)과 마찬가지로, 열압착하여 열가소성 재료를 가소화한 후, 실온까지 냉각함으로써 제 2 가요성 기판(934)을 부착한 후에, 열가소성 재료로 형성시키는 층(933)을 통해, 절연층 927 및 926을 제2 가요성 기판(934)에 접착한다. 여기에서는, 제1 가요성 기판(924), 유기수지층로 형성되는 절연층(926) 및 제2 가요성 기판(934) 모두가 유기 화합물로 형성되어 있으며, 이것들이 서로 접착되어 있다. 이 때문에, 제1 가요성 기판(924), 유기수지층로 형성되는 절연층(926) 및 제2 가요성 기판(934) 각각의 계면에 있어서의 밀착성이 높다.
다음에, 제 1 가요성 기판((24), 졀연층(926) 및 제 2 가요성 기판(934)가 서로 부착되는 영역에 레이저빛(935)을 조사하여, 제1 가요성 기판(924) 및 제2 가요성 기판(934)으로 끼워지는 층을 복수의 부분으로 분단한다. 이 결과, 도 11d에 도시된 것과 같은, 분리된 절연층(927) 및 분리된 열가소성 재료로 형성시키는 층(933)의 계면이나, 분리된 층간절연층(905) 및 분리된 열가소성 재료로 형성시키는 층(933)의 계면 등의 밀착성이 나쁜 계면이 노출되지 않는 반면에, 분리된 제1 가요성 기판(941), 분리된 열가소성 재료로 형성시키는 층(942), 분리된 절연 층(943), 분리된 열가소성 재료로 형성시키는 층(944), 및 분리된 제2 가요성 기판(945) 각각 사이의 계면이 노출된 반도체장치(936)를 제조한다. 여기에서는, 레이저빛(935)으로서, YAG 레이저의 제4고조파(파장: 266nm)를 사용한다.
이상의 공정에 의해, 비접촉으로 데이터의 전송이 가능하고 신뢰성이 높은 반도체장치를 제조할 수 있다.
[실시예 3]
상기 실시예에 나타낸 비접촉으로 데이터의 전송이 가능한 반도체장치의 용도는 광범위하게 걸치지만, 예를 들면, 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등, 도 15a 참조), 포장용 용기류(포장지나 병들 등, 도 15c 참조), 기록 매체(ＤＶＤ 소프트웨어나 비디오 테잎 등, 도 15b 참조), 탈것류(자전거 등, 도 15d 참조), 신변 물건(가방이나 안경 등), 식품류, 식물류, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표(도 15e, 도 15f 참조) 등의 물품에 설치해서 사용할 수 있다. 더구나, 이와 같은 반도체장치는 동물이나 인체에 부착되거나이식될 수 있다. 이때, 전자기기란, 액정표시장치, ＥＬ 표시장치, 텔레비젼 장치(간단히 TV 세트, TV 수상기, 또는 텔레비전 수상기라고도 부른다) 및 휴대전화 등을 가리킨다.
본 실시예의 반도체장치(20)는, 예를 들어, 프린트 기판에 실장하거나, 표면에 부착하거나, 매립하거나 해서, 물품에 고정된다. 예를 들면, 책에 반도체장치를 고정하는 경우에는, 반도체장치를 종이에 매립하는 한편, 반도체장치를 유기수지로 이루어지는 패키지에 고정하는 경우에는, 반도체장치를 유기수지에 매립할 수 있다. 본 실시예의 반도체장치(20)는, 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상하는 일이 없다. 또한 지폐, 동전, 유가증권류, 무기명 채권류, 증서류 등에 본 실시예의 반도체장치를 설치함으로써, 인증 기능을 설치할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록매체, 신변물건, 식품류, 식물, 의류, 생활용품류, 전자기기 등에 본 실시형태의 반도체장치(9210)를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
본 발명은, 참조용으로 본 명세서에 발명내용이 통합되는, 2005년 12월 2일자 일본특허청에 출원된 일본 특허출원 2005-348968에 기초를 둔 것이다.
본 발명에 의해 제조되는 반도체장치는, 그것의 단부에서, 유기 화합물층, 유기 화합물로 형성되는 접착제, 및 유기 화합물로 형성되는 가요성 기판의 2개 이상을 갖는 적층체가 노출되어 있고, 무기절연층 및 유기 화합물로 형성되는 접착제가 부착되는 영역은 노출되지 않는다. 따라서, 단부에서의 유기 화합물층, 유기 화합물로 형성되는 접착제, 및 유기 화합물로 형성되는 가요성 기판의 2개 이상이 밀착력이 높아, 계면에서 반도체장치로 수분이 침입하는 것을 억제하는 것이 가능하다. 즉, 박막집적회로를 끼우는 복수의 가요성 기판의 밀착성이 높은 반도체장치를 제조하는 것이 가능하다. 이 결과, 방수성을 갖는 반도체장치를 제조하는 것이 가 능하다. 즉, 신뢰성이 높은 반도체장치를 제조하는 것이 가능하다. 또한, 가요성 기판을 사용하고 있기 때문에, 박형의 반도체장치를 제조하는 것이 가능하다.

Claims (28)

  1. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 절연층을 형성하는 단계와,
    상기 절연층 위에 유기 화합물층을 가지는 소자형성층을 형성하는 단계와,
    상기 소자형성층에 제1 가요성 기판을 붙이는 단계와,
    상기 절연층이 노출되도록 상기 기판을 제거하는 단계와,
    상기 절연층의 일부를 제거하여, 상기 절연층을 복수의 부분으로 분리하고, 상기 소자형성층의 유기화합물층의 일부를 노출시키는 단계와,
    상기 분리된 절연층들과 상기 소자형성층의 상기 유기화합물층의 노출부에 제 2 가요성 기판을 붙이는 단계와,
    상기 절연층이 제거된 영역에서 상기 제 1 가요성 기판 및 상기 제 2 가요성 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 소자형성층과 상기 제 1 가요성 기판 사이에 유기수지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 절연층을 형성하는 단계와,
    상기 절연층 위에 소자형성층을 형성하는 단계와,
    상기 소자형성층에 제1 가요성 기판을 붙이는 단계와,
    상기 절연층이 노출되도록 상기 기판을 제거하는 단계와,
    상기 절연층과 상기 소자형성층의 일부를 제거하여, 상기 절연층과 상기 소자형성층을 복수의 부분으로 분리하고, 상기 제 1 가요성 기판의 일부를 노출시키는 단계와,
    상기 분리된 절연층들과 상기 제 1 가요성 기판의 노출부에 제 2 가요성 기판을 붙이는 단계와,
    상기 절연층이 제거된 영역에서 상기 제 1 가요성 기판 및 상기 제 2 가요성 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 무기절연층을 형성하는 단계와,
    상기 무기 절연층 위에 소자형성층을 형성하는 단계와,
    제 1 접착제로 상기 소자형성층에 제 1 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 노출되도록 상기 기판을 제거하는 단계와,
    상기 무기절연층과 상기 소자형성층의 일부를 제거하여, 상기 무기절연층과 상기 소자형성층을 복수의 부분으로 분리하고, 상기 제 1 접착제의 일부를 노출시키는 단계와,
    제 2 접착제로 상기 분리된 무기절연층들과 상기 제 1 접착제의 노출부에 제 2 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 제거된 영역에서 상기 제 1 가요성 기판 및 상기 제 2 가요성 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 무기절연층을 형성하는 단계와,
    상기 무기 절연층 위에 소자형성층을 형성하는 단계와,
    상기 소자형성층 위에 유기수지층을 형성하는 단계와,
    상기 유기수지층에 제 1 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 노출되도록 상기 기판을 제거하는 단계와,
    상기 무기절연층과 상기 소자형성층의 일부를 제거하여, 상기 무기절연층과 상기 소자형성층을 복수의 부분으로 분리하고, 상기 유기수지층의 일부를 노출시키는 단계와,
    상기 분리된 무기절연층들과 상기 유기수지층의 노출부에 제 2 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 제거된 영역에서 상기 제 1 가요성 기판 및 상기 제 2 가요성 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 무기절연층을 형성하는 단계와,
    상기 무기 절연층 위에 소자형성층을 형성하는 단계와,
    상기 소자형성층 위에 유기수지층을 형성하는 단계와,
    제 1 접착제로 상기 유기수지층에 제 1 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 노출되도록 상기 기판을 제거하는 단계와,
    상기 무기절연층, 상기 소자형성층 및 상기 유기수지층의 일부를 제거하여, 상기 무기절연층, 상기 소자형성층 및 상기 유기수지층을 복수의 부분으로 분리하고, 상기 제 1 접착제의 일부를 노출시키는 단계와,
    제 2 접착제로 상기 분리된 무기절연층들과 상기 제 1 접착제의 노출부에 제 2 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 제거된 영역에서 상기 제 1 가요성 기판 및 상기 제 2 가요성 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 무기절연층을 형성하는 단계와,
    상기 무기 절연층 위에 소자형성층을 형성하는 단계와,
    상기 소자형성층에 제 1 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 노출되도록 상기 기판을 제거하는 단계와,
    상기 무기절연층 및 상기 소자형성층의 일부를 제거하여, 상기 무기절연층 및 상기 소자형성층을 복수의 부분으로 분리하고, 상기 제 1 가요성 기판의 일부를 노출시키는 단계와,
    상기 분리된 무기절연층들과 상기 제 1 가요성 기판의 노출부에 제 2 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 제거된 영역에서 상기 제 1 가요성 기판 및 상기 제 2 가요성 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서,
    상기 소자형성층과 상기 제 1 접착제 사이에 유기수지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 무기절연층을 형성하는 단계와,
    상기 무기절연층 위에 소자형성층을 형성하는 단계와,
    상기 소자형성층에 접착부재를 붙이는 단계와,
    상기 무기절연층이 노출되도록 상기 기판을 제거하는 단계와,
    상기 무기절연층에 제 1 가요성 기판을 붙이는 단계와,
    상기 접착부재를 제거하는 단계와,
    상기 무기절연층 및 상기 소자형성층의 일부를 제거하여, 상기 무기절연층 및 상기 소자형성층을 복수의 부분으로 분리하고, 상기 제 1 가요성 기판의 일부를 노출시키는 단계와,
    상기 분리된 소자형성층들과 상기 제 1 가요성 기판의 노출부에 제 2 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 제거된 영역에서 상기 제 1 가요성 기판 및 상기 제 2 가요성 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 무기절연층을 형성하는 단계와,
    상기 무기 절연층 위에 소자형성층을 형성하는 단계와,
    상기 소자형성층에 접착부재를 붙이는 단계와,
    상기 무기절연층이 노출되도록 상기 기판을 제거하는 단계와,
    제 1 접착제로 상기 무기절연층에 제 1 가요성 기판을 붙이는 단계와,
    상기 접착부재를 제거하는 단계와,
    상기 무기절연층 및 상기 소자형성층의 일부를 제거하여, 상기 무기절연층 및 상기 소자형성층을 복수의 부분으로 분리하고, 상기 제 1 접착제의 일부를 노출시키는 단계와,
    제 2 접착제로 상기 분리된 소자형성층들과 상기 제 1 접착제의 노출부에 제 2 가요성 기판을 붙이는 단계와,
    상기 무기절연층이 제거된 영역에서 상기 제 1 가요성 기판 및 상기 제 2 가요성 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 1 가요성 기판과,
    상기 제 1 가요성 기판과 접하는 박막집적회로와,
    상기 박막집적회로와 접하는 절연층과,
    상기 절연층과 접하는 제 2 가요성 기판을 구비하고,
    상기 박막집적회로와 상기 절연층 사이의 계면과, 상기 절연층과 상기 제 2 가요성 기판 사이의 계면이 노출되지 않은 것을 특징으로 하는 반도체장치.
  12. 제 11항에 있어서,
    상기 제 1 가요성 기판의 단부와 상기 제 2 가요성 기판의 단부가 노출되어 있는 것을 특징으로 하는 반도체장치.
  13. 제 1 가요성 기판과,
    제 2 가요성 기판과,
    상기 제 1 가요성 기판과 상기 제 2 가요성 기판 사이에 끼워진 박막집적회로와,
    상기 제 2 가요성 기판과 상기 박막집적회로 사이에 끼워진 절연층을 구비하고,
    상기 절연층의 단부가 상기 제 2 가요성 기판의 단부 내부에 설치된 것을 특징으로 하는 반도체장치.
  14. 제 1 가요성 기판과,
    제 2 가요성 기판과,
    상기 제 1 가요성 기판과 상기 제 2 가요성 기판 사이에 끼워진 박막집적회로와,
    상기 제 2 가요성 기판과 상기 박막집적회로 사이에 끼워진 절연층을 구비하고,
    상기 절연층의 단부가 노출되어 있지 않은 것을 특징으로 하는 반도체장치.
  15. 제 1 가요성 기판과,
    제 2 가요성 기판과,
    상기 제 1 가요성 기판과 상기 제 2 가요성 기판 사이에 끼워진 박막집적회로와,
    상기 제 2 가요성 기판과 상기 박막집적회로 사이에 끼워진 절연층과,
    상기 제 2 가요성 기판과 상기 절연층 사이에 끼워진 접착제를 구비하고,
    상기 접착제가 상기 제 1 가요성 기판과 접하고 있는 것을 특징으로 하는 반도체장치.
  16. 제 1 가요성 기판과,
    제 2 가요성 기판과,
    상기 제 1 가요성 기판과 상기 제 2 가요성 기판 사이에 끼워진 박막집적회로와,
    상기 제 1 가요성 기판과 상기 박막집적회로 사이에 끼워진 제 1 절연층과,
    상기 제 2 가요성 기판과 상기 박막집적회로 사이에 끼워진 제 2 절연층과,
    상기 제 2 가요성 기판과 상기 제2 절연층 사이에 끼워진 접착제를 구비하고,
    상기 접착제가 상기 제 1 절연층과 접하고 있는 것을 특징으로 하는 반도체장치.
  17. 제 13항에 있어서,
    상기 제 1 가요성 기판의 단부와 상기 제 2 가요성 기판의 단부가 노출되어 있는 것을 특징으로 하는 반도체장치.
  18. 제 14항에 있어서,
    상기 제 1 가요성 기판의 단부와 상기 제 2 가요성 기판의 단부가 노출되어 있는 것을 특징으로 하는 반도체장치.
  19. 제 15항에 있어서,
    상기 제 1 가요성 기판의 단부와 상기 제 2 가요성 기판의 단부가 노출되어 있는 것을 특징으로 하는 반도체장치.
  20. 제 16항에 있어서,
    상기 제 1 가요성 기판의 단부와 상기 제 2 가요성 기판의 단부가 노출되어 있는 것을 특징으로 하는 반도체장치.
  21. 제 15항에 있어서,
    상기 제 1 가요성 기판은 유기수지를 포함하는 것을 특징으로 하는 반도체장치.
  22. 제 16항에 있어서,
    상기 제 1 절연층은 유기수지를 포함하는 것을 특징으로 하는 반도체장치.
  23. 제 1 가요성 기판과,
    제 2 가요성 기판과,
    상기 제 1 가요성 기판과 상기 제 2 가요성 기판 사이에 끼워진 박막집적회로와,
    상기 제 1 가요성 기판과 상기 박막집적회로 사이에 끼워진 제 1 절연층과,
    상기 제 2 가요성 기판과 상기 박막집적회로 사이에 끼워진 제 2 절연층과,
    상기 제 2 가요성 기판과 상기 제2 절연층 사이에 끼워진 접착제를 구비하고,
    상기 접착제가 상기 제 1 절연층과 접하고 있고,
    상기 제 2 절연층의 단부는 상기 제 2 가요성 기판의 단부 내부에 형성되는 것을 특징으로 하는 반도체장치.
  24. 제 23항에 있어서,
    상기 제 1 가요성 기판의 단부와 상기 제 2 가요성 기판의 단부가 노출되어 있는 것을 특징으로 하는 반도체장치.
  25. 제 23항에 있어서,
    상기 제 1 절연층은 유기수지를 포함하는 것을 특징으로 하는 반도체장치.
  26. 제 1 가요성 기판과,
    제 2 가요성 기판과,
    상기 제 1 가요성 기판과 상기 제 2 가요성 기판 사이에 끼워진 박막집적회로와,
    상기 제 1 가요성 기판과 상기 박막집적회로 사이에 끼워진 제 1 절연층과,
    상기 제 2 가요성 기판과 상기 박막집적회로 사이에 끼워진 제 2 절연층과,
    상기 제 2 가요성 기판과 상기 제2 절연층 사이에 끼워진 접착제를 구비하고,
    상기 접착제가 상기 제 1 절연층과 접하고 있고,
    상기 제 2 절연층의 단부는 노출되어 있지 않는 것을 특징으로 하는 반도체장치.
  27. 제 26항에 있어서,
    상기 제 1 가요성 기판의 단부와 상기 제 2 가요성 기판의 단부가 노출되어 있는 것을 특징으로 하는 반도체장치.
  28. 제 26항에 있어서,
    상기 제 1 절연층은 유기수지를 포함하는 것을 특징으로 하는 반도체장치.
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