JP3445402B2 - 薄膜トランジスタとその製造方法およびアクティブマトリックス基板とその製造方法 - Google Patents
薄膜トランジスタとその製造方法およびアクティブマトリックス基板とその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタとこの
薄膜トランジスタをマトリックス状に複数備えたアクテ
ィブマトリックス基板に係り、特に断線や絶縁不良等の
欠陥を生じ難い薄膜トランジスタとアクティブマトリッ
クス基板およびこれらの製造方法に関する。
薄膜トランジスタをマトリックス状に複数備えたアクテ
ィブマトリックス基板に係り、特に断線や絶縁不良等の
欠陥を生じ難い薄膜トランジスタとアクティブマトリッ
クス基板およびこれらの製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは、特に液晶ディスプ
レイの分野での利用価値が高く、その需要は今後益々増
大してゆくものと思われる。薄膜トランジスタは、通
常、ガラス基板上にゲート電極を形成し、この上に絶縁
層を介して半導体層と、ドレイン電極およびソース電極
とを形成した能動素子である。そして、ドレイン電極と
ソース電極との間の領域に形成されるチャネルは、ゲー
ト電極に印加する電圧を制御することにより導通状態と
したり、非導通状態とすることができ、これにより、薄
膜トランジスタはドレイン電極とソース電極との間がＯ
Ｎ／ＯＦＦするスイッチング素子としての動作を行うこ
とができる。
レイの分野での利用価値が高く、その需要は今後益々増
大してゆくものと思われる。薄膜トランジスタは、通
常、ガラス基板上にゲート電極を形成し、この上に絶縁
層を介して半導体層と、ドレイン電極およびソース電極
とを形成した能動素子である。そして、ドレイン電極と
ソース電極との間の領域に形成されるチャネルは、ゲー
ト電極に印加する電圧を制御することにより導通状態と
したり、非導通状態とすることができ、これにより、薄
膜トランジスタはドレイン電極とソース電極との間がＯ
Ｎ／ＯＦＦするスイッチング素子としての動作を行うこ
とができる。
【０００３】このような薄膜トランジスタを液晶ディス
プレイに応用する場合には、１画素に１個の薄膜トラン
ジスタが存在するように、基板上に複数の薄膜トランジ
スタを縦横にマトリックス状に配列し、各薄膜トランジ
スタごとに表示（画素）電極を接続してアクティブマト
リックス基板を形成することになる。例えば、ゲート電
極をこのマトリックスの横方向に延設し、ソース電極を
このマトリックスの縦方向に延設し、各薄膜トランジス
タにおいてドレイン電極を１画素に対応する表示（画
素）電極に接続すれば、ゲート電極とソース電極との組
み合わせにより、任意の画素に対応する表示（画素）電
極の電位を制御することができるようになる。
プレイに応用する場合には、１画素に１個の薄膜トラン
ジスタが存在するように、基板上に複数の薄膜トランジ
スタを縦横にマトリックス状に配列し、各薄膜トランジ
スタごとに表示（画素）電極を接続してアクティブマト
リックス基板を形成することになる。例えば、ゲート電
極をこのマトリックスの横方向に延設し、ソース電極を
このマトリックスの縦方向に延設し、各薄膜トランジス
タにおいてドレイン電極を１画素に対応する表示（画
素）電極に接続すれば、ゲート電極とソース電極との組
み合わせにより、任意の画素に対応する表示（画素）電
極の電位を制御することができるようになる。
【０００４】ここで、薄膜トランジスタの構造の主流
は、ＮＳＩ型（Ｎ+ Semiconductor Insulater ）とＩＳ
Ｉ型（Insulater Semiconductor Insulater ）と呼ばれ
るボトムゲートのものである。ＮＳＩ型はＩＳＩ型に比
べて、製造工程が簡単になる（必要なマスクが少なくな
る）という利点を有する。これに対して、ＩＳＩ型はエ
ッチングストッパ層を有するため、チャネル部分の半導
体層がパターニングによるプラズマダメージを受けにく
くなり、膜厚の均一性、再現性が保たれる。このため、
電気的特性に関する精度が高い高品質な能動素子が得ら
れるという利点を有する。
は、ＮＳＩ型（Ｎ+ Semiconductor Insulater ）とＩＳ
Ｉ型（Insulater Semiconductor Insulater ）と呼ばれ
るボトムゲートのものである。ＮＳＩ型はＩＳＩ型に比
べて、製造工程が簡単になる（必要なマスクが少なくな
る）という利点を有する。これに対して、ＩＳＩ型はエ
ッチングストッパ層を有するため、チャネル部分の半導
体層がパターニングによるプラズマダメージを受けにく
くなり、膜厚の均一性、再現性が保たれる。このため、
電気的特性に関する精度が高い高品質な能動素子が得ら
れるという利点を有する。
【０００５】また、薄膜トランジスタの構造として、ド
レイン電極が２つのソース電極間に位置する２Ｓ−ＴＦ
Ｔ構造が知られている。この２Ｓ−ＴＦＴ構造では、ド
レイン電極の両側にチャネル部が形成される。
レイン電極が２つのソース電極間に位置する２Ｓ−ＴＦ
Ｔ構造が知られている。この２Ｓ−ＴＦＴ構造では、ド
レイン電極の両側にチャネル部が形成される。
【０００６】
【発明が解決しようとする課題】しかし、上述のように
薄膜トランジスタを用いてアクティブマトリックス基板
を形成し、このアクティブマトリックス基板を用いて液
晶ディスプレイを構成した場合、マトリックスの横方向
に延設されたゲート電極と縦方向に延設されたソース電
極とが断線あるいは絶縁不良になると、マトリックス状
に配列された画素が行単位または列単位で制御不能とな
る。すなわち、液晶ディスプレイの画面上で縦方向また
は横方向に不要な線が現れることになり、画像品質上重
大な欠陥をもつことになる。
薄膜トランジスタを用いてアクティブマトリックス基板
を形成し、このアクティブマトリックス基板を用いて液
晶ディスプレイを構成した場合、マトリックスの横方向
に延設されたゲート電極と縦方向に延設されたソース電
極とが断線あるいは絶縁不良になると、マトリックス状
に配列された画素が行単位または列単位で制御不能とな
る。すなわち、液晶ディスプレイの画面上で縦方向また
は横方向に不要な線が現れることになり、画像品質上重
大な欠陥をもつことになる。
【０００７】上記のような断線あるいは絶縁不良は、通
常、薄膜トランジスタを作製する工程で発生し、おもな
原因として、ゴミ混入の問題と構造上の問題とが挙げら
れる。
常、薄膜トランジスタを作製する工程で発生し、おもな
原因として、ゴミ混入の問題と構造上の問題とが挙げら
れる。
【０００８】一般にアクティブマトリックス基板は、種
々の薄膜形成工程、パターニング工程を通して作製され
るため、各工程においてゴミが混入する可能性が大き
く、混入したゴミの脱落によりピンホールや欠けが発生
して断線あるいは絶縁不良が生じるという問題があっ
た。
々の薄膜形成工程、パターニング工程を通して作製され
るため、各工程においてゴミが混入する可能性が大き
く、混入したゴミの脱落によりピンホールや欠けが発生
して断線あるいは絶縁不良が生じるという問題があっ
た。
【０００９】また、従来の薄膜トランジスタは、その構
造上、ステップカバーレッジが問題となる。すなわち、
所定のパターンでゲート電極を薄膜形成すると、ゲート
電極の形成部と非形成部との境界においてゲート電極の
膜厚分に相当した段差が生じる。次に、このゲート電極
上にゲート絶縁層、半導体層が形成されるが、この工程
においても半導体層の形成部と非形成部との境界におい
て半導体層の層厚分に相当した段差が生じる。さらに、
この半導体層上にソース電極とドレイン電極とが形成さ
れるが、上記の段差部分でのステップカバーレッジを考
慮しないと、ソース電極の断線やゲート電極とソース電
極が交差する部分での絶縁不良を発生することになる。
このような断線や絶縁不良は、スパッタリング等により
形成するゲート絶縁層の膜厚を大きくすることにより防
止されるが、膜厚を大きくすると薄膜形成の時間および
パターニングに要する時間が増大し、製造効率の低下を
来すという問題があった。
造上、ステップカバーレッジが問題となる。すなわち、
所定のパターンでゲート電極を薄膜形成すると、ゲート
電極の形成部と非形成部との境界においてゲート電極の
膜厚分に相当した段差が生じる。次に、このゲート電極
上にゲート絶縁層、半導体層が形成されるが、この工程
においても半導体層の形成部と非形成部との境界におい
て半導体層の層厚分に相当した段差が生じる。さらに、
この半導体層上にソース電極とドレイン電極とが形成さ
れるが、上記の段差部分でのステップカバーレッジを考
慮しないと、ソース電極の断線やゲート電極とソース電
極が交差する部分での絶縁不良を発生することになる。
このような断線や絶縁不良は、スパッタリング等により
形成するゲート絶縁層の膜厚を大きくすることにより防
止されるが、膜厚を大きくすると薄膜形成の時間および
パターニングに要する時間が増大し、製造効率の低下を
来すという問題があった。
【００１０】さらに、ゲート電極やソース電極、ドレイ
ン電極は、例えば、大型液晶ディスプレイ装置用として
使用する場合、配線がながくなり、電気抵抗が大きくな
って表示に不都合を生じるという問題があった。この対
策として、配線の膜厚を増加させることにより電気抵抗
を減少させることが行われている。しかし、配線の膜厚
を大きくすると上述のステップカバーレッジの問題が発
生する。
ン電極は、例えば、大型液晶ディスプレイ装置用として
使用する場合、配線がながくなり、電気抵抗が大きくな
って表示に不都合を生じるという問題があった。この対
策として、配線の膜厚を増加させることにより電気抵抗
を減少させることが行われている。しかし、配線の膜厚
を大きくすると上述のステップカバーレッジの問題が発
生する。
【００１１】本発明は上述のような実情に鑑みてなされ
たものであり、従来の薄膜トランジスタの構造上の問題
を解決し、電極の断線や電極間の絶縁不良の発生を防止
した薄膜トランジスタと、このような薄膜トランジスタ
をマトリックス状に複数備えたアクティブマトリックス
基板と、これらの製造方法を提供することを目的とす
る。
たものであり、従来の薄膜トランジスタの構造上の問題
を解決し、電極の断線や電極間の絶縁不良の発生を防止
した薄膜トランジスタと、このような薄膜トランジスタ
をマトリックス状に複数備えたアクティブマトリックス
基板と、これらの製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、本発明の薄膜トランジスタの第１の発明は、
基板上に形成された接着層の表面側に段差を生じること
なく所定のパターンで設けられたゲート電極層と、少な
くとも前記ゲート電極層を覆うように前記接着層上に平
坦に形成されたゲート絶縁層と、該ゲート絶縁層上に所
定のパターンで平坦に形成された半導体層と、該半導体
層上に所定のパターンで平坦に形成されたドレイン電極
層およびソース電極層とを備えるような構成とした。
るために、本発明の薄膜トランジスタの第１の発明は、
基板上に形成された接着層の表面側に段差を生じること
なく所定のパターンで設けられたゲート電極層と、少な
くとも前記ゲート電極層を覆うように前記接着層上に平
坦に形成されたゲート絶縁層と、該ゲート絶縁層上に所
定のパターンで平坦に形成された半導体層と、該半導体
層上に所定のパターンで平坦に形成されたドレイン電極
層およびソース電極層とを備えるような構成とした。
【００１３】薄膜トランジスタの第２の発明は、基板上
に形成された接着層の表面側に段差を生じることなく所
定のパターンで設けられたゲート電極層と、少なくとも
前記ゲート電極層を覆うように前記接着層上に平坦に形
成されたゲート絶縁層と、該ゲート絶縁層上に所定のパ
ターンで平坦に形成された半導体層と、該半導体層の所
定箇所に接続するように形成されたドレイン電極層およ
びソース電極層とを備えるような構成とした。
に形成された接着層の表面側に段差を生じることなく所
定のパターンで設けられたゲート電極層と、少なくとも
前記ゲート電極層を覆うように前記接着層上に平坦に形
成されたゲート絶縁層と、該ゲート絶縁層上に所定のパ
ターンで平坦に形成された半導体層と、該半導体層の所
定箇所に接続するように形成されたドレイン電極層およ
びソース電極層とを備えるような構成とした。
【００１４】また、薄膜トランジスタの第３の発明は、
基板上に形成された接着層と、同一面を形成するように
所定のパターンで平坦に形成されたドレイン電極層とソ
ース電極層とに順次積層された平坦な半導体層およびゲ
ート絶縁層とからなる積層部を前記接着層の表面側に段
差を生じることなく所定のパターンで有し、前記接着層
の表面に露出している前記ゲート絶縁層上に所定のパタ
ーンで平坦に形成されたゲート電極層を備えるような構
成とした。
基板上に形成された接着層と、同一面を形成するように
所定のパターンで平坦に形成されたドレイン電極層とソ
ース電極層とに順次積層された平坦な半導体層およびゲ
ート絶縁層とからなる積層部を前記接着層の表面側に段
差を生じることなく所定のパターンで有し、前記接着層
の表面に露出している前記ゲート絶縁層上に所定のパタ
ーンで平坦に形成されたゲート電極層を備えるような構
成とした。
【００１５】薄膜トランジスタの第４の発明は、基板上
に形成された接着層と、所定のパターンで形成されたド
レイン電極層とソース電極層とに接続するように所定の
パターンで平坦に設けられた半導体層および該半導体層
に平坦に積層されたゲート絶縁層とからなる積層部を前
記接着層の表面側に段差を生じることなく所定のパター
ンで有し、前記接着層の表面に露出している前記ゲート
絶縁層上に所定のパターンで平坦に形成されたゲート電
極層を備えるような構成とした。
に形成された接着層と、所定のパターンで形成されたド
レイン電極層とソース電極層とに接続するように所定の
パターンで平坦に設けられた半導体層および該半導体層
に平坦に積層されたゲート絶縁層とからなる積層部を前
記接着層の表面側に段差を生じることなく所定のパター
ンで有し、前記接着層の表面に露出している前記ゲート
絶縁層上に所定のパターンで平坦に形成されたゲート電
極層を備えるような構成とした。
【００１６】また、薄膜トランジスタの第５の発明は、
基板上に形成された接着層の表面側に段差を生じること
なく所定の線状パターンで設けられたゲート電極層と、
少なくとも前記ゲート電極層を覆うように前記接着層上
に平坦に形成されたゲート絶縁層と、該ゲート絶縁層上
に所定のパターンで平坦に形成された半導体層と、前記
ゲート電極層とほぼ直交するように所定のパターンで平
坦に形成されたドレイン電極層およびソース電極層とを
備え、前記半導体層は前記ゲート電極層と前記ドレイン
電極層およびソース電極層との立体的な交差部に位置し
てチャネル部を構成し、前記ドレイン電極層と前記ソー
ス電極層は同一平面上にあり、かつ、いずれか一方が複
数の能動素子についての共通のドレイン電極あるいはソ
ース電極として機能するような構成とした。
基板上に形成された接着層の表面側に段差を生じること
なく所定の線状パターンで設けられたゲート電極層と、
少なくとも前記ゲート電極層を覆うように前記接着層上
に平坦に形成されたゲート絶縁層と、該ゲート絶縁層上
に所定のパターンで平坦に形成された半導体層と、前記
ゲート電極層とほぼ直交するように所定のパターンで平
坦に形成されたドレイン電極層およびソース電極層とを
備え、前記半導体層は前記ゲート電極層と前記ドレイン
電極層およびソース電極層との立体的な交差部に位置し
てチャネル部を構成し、前記ドレイン電極層と前記ソー
ス電極層は同一平面上にあり、かつ、いずれか一方が複
数の能動素子についての共通のドレイン電極あるいはソ
ース電極として機能するような構成とした。
【００１７】さらに、薄膜トランジスタの第６の発明
は、基板上に形成された接着層の表面側に段差を生じる
ことなく所定のパターンで設けられたドレイン電極層お
よびソース電極層と、該ドレイン電極層とソース電極層
に順次積層された平坦な半導体層、ゲート絶縁層および
ゲート電極層とを備え、前記半導体層は前記ゲート電極
層と前記ドレイン電極層およびソース電極層との立体的
な交差部に位置してチャネル部を構成し、前記ドレイン
電極層と前記ソース電極層は同一平面上にあり、かつ、
いずれか一方が複数の能動素子についての共通のドレイ
ン電極あるいはソース電極として機能するような構成と
した。
は、基板上に形成された接着層の表面側に段差を生じる
ことなく所定のパターンで設けられたドレイン電極層お
よびソース電極層と、該ドレイン電極層とソース電極層
に順次積層された平坦な半導体層、ゲート絶縁層および
ゲート電極層とを備え、前記半導体層は前記ゲート電極
層と前記ドレイン電極層およびソース電極層との立体的
な交差部に位置してチャネル部を構成し、前記ドレイン
電極層と前記ソース電極層は同一平面上にあり、かつ、
いずれか一方が複数の能動素子についての共通のドレイ
ン電極あるいはソース電極として機能するような構成と
した。
【００１８】本発明の薄膜トランジスタの製造方法の第
１の発明は、耐熱性支持基板上に金属メッキ層を剥離可
能に形成し、該金属メッキ層上にドレイン電極とソース
電極用の電極層、コンタクト層、半導体層、ゲート絶縁
層、ゲート電極用の電極層を順次積層して多層体を形成
する第１の工程と、前記多層体のゲート電極用の電極層
をパターニングして所定のパターンを有する平坦なゲー
ト電極層とする第２の工程と、基板上に接着層を介して
前記多層体の前記ゲート電極層側を接着し、前記耐熱性
支持基板および前記金属メッキ層を剥離することによ
り、前記ゲート電極層、ゲート絶縁層、半導体層、コン
タクト層およびドレイン電極とソース電極用の電極層を
前記基板上に転写する第３の工程と、前記ドレイン電極
とソース電極用の電極層、コンタクト層および前記半導
体層をパターニングして所定領域のみを残し、さらに前
記ドレイン電極とソース電極用の電極層をパターニング
して所定のパターンを有する平坦なドレイン電極層とソ
ース電極層を形成する第４の工程と、からなるような構
成とした。
１の発明は、耐熱性支持基板上に金属メッキ層を剥離可
能に形成し、該金属メッキ層上にドレイン電極とソース
電極用の電極層、コンタクト層、半導体層、ゲート絶縁
層、ゲート電極用の電極層を順次積層して多層体を形成
する第１の工程と、前記多層体のゲート電極用の電極層
をパターニングして所定のパターンを有する平坦なゲー
ト電極層とする第２の工程と、基板上に接着層を介して
前記多層体の前記ゲート電極層側を接着し、前記耐熱性
支持基板および前記金属メッキ層を剥離することによ
り、前記ゲート電極層、ゲート絶縁層、半導体層、コン
タクト層およびドレイン電極とソース電極用の電極層を
前記基板上に転写する第３の工程と、前記ドレイン電極
とソース電極用の電極層、コンタクト層および前記半導
体層をパターニングして所定領域のみを残し、さらに前
記ドレイン電極とソース電極用の電極層をパターニング
して所定のパターンを有する平坦なドレイン電極層とソ
ース電極層を形成する第４の工程と、からなるような構
成とした。
【００１９】また、薄膜トランジスタの製造方法の第２
の発明は、耐熱性支持基板上に金属メッキ層を剥離可能
に形成し、該金属メッキ層上にゲート電極用の電極層、
ゲート絶縁層、半導体層、コンタクト層、ドレイン電極
とソース電極用の電極層を順次積層して多層体を形成す
る第１の工程と、前記ドレイン電極とソース電極用の電
極層、前記コンタクト層、前記半導体層および前記ゲー
ト絶縁層をパターニングして所定領域のみを残し、さら
に前記ドレイン電極とソース電極用の電極層をパターニ
ングして所定のパターンを有する平坦なドレイン電極層
とソース電極層を形成する第２の工程と、基板上に接着
層を介して前記多層体の前記ドレイン電極層とソース電
極層側を接着し、前記耐熱性支持基板および前記金属メ
ッキ層を剥離することにより、前記ドレイン電極層、ソ
ース電極層、コンタクト層、半導体層、ゲート絶縁層お
よびゲート電極用の電極層を前記基板上に転写する第３
の工程と、前記ゲート電極用の電極層をパターニングし
て所定のパターンを有する平坦なゲート電極層とする第
４の工程と、からなるような構成とした。
の発明は、耐熱性支持基板上に金属メッキ層を剥離可能
に形成し、該金属メッキ層上にゲート電極用の電極層、
ゲート絶縁層、半導体層、コンタクト層、ドレイン電極
とソース電極用の電極層を順次積層して多層体を形成す
る第１の工程と、前記ドレイン電極とソース電極用の電
極層、前記コンタクト層、前記半導体層および前記ゲー
ト絶縁層をパターニングして所定領域のみを残し、さら
に前記ドレイン電極とソース電極用の電極層をパターニ
ングして所定のパターンを有する平坦なドレイン電極層
とソース電極層を形成する第２の工程と、基板上に接着
層を介して前記多層体の前記ドレイン電極層とソース電
極層側を接着し、前記耐熱性支持基板および前記金属メ
ッキ層を剥離することにより、前記ドレイン電極層、ソ
ース電極層、コンタクト層、半導体層、ゲート絶縁層お
よびゲート電極用の電極層を前記基板上に転写する第３
の工程と、前記ゲート電極用の電極層をパターニングし
て所定のパターンを有する平坦なゲート電極層とする第
４の工程と、からなるような構成とした。
【００２０】さらに、薄膜トランジスタの製造方法の第
３の発明は、耐熱性支持基板上に金属メッキ層を剥離可
能に形成し、該金属メッキ層上にドレイン電極とソース
電極用の電極層、コンタクト層、半導体層、ゲート絶縁
層、ゲート電極用の電極層を順次積層して多層体を形成
する第１の工程と、前記多層体のゲート電極用の電極層
をパターニングして所定のパターンを有する平坦なゲー
ト電極層とする第２の工程と、基板上に接着層を介して
前記多層体の前記ゲート電極層側を接着し、前記耐熱性
支持基板および前記金属メッキ層を剥離することによ
り、前記ゲート電極層、ゲート絶縁層、半導体層、コン
タクト層およびドレイン電極とソース電極用の電極層を
前記基板上に転写する第３の工程と、前記ドレイン電極
とソース電極用の電極層、コンタクト層および半導体層
をパターニングして所定領域のみを残し、さらに前記ド
レイン電極とソース電極用の電極層をパターニングし
て、同一平面上に所定のパターンを有する平坦なドレイ
ン電極層とソース電極層を形成し、前記半導体層を前記
ゲート電極層と前記ドレイン電極層およびソース電極層
との立体的な交差部に位置したチャネル部とし、前記ド
レイン電極層と前記ソース電極層のいずれか一方を複数
の能動素子についての共通のドレイン電極あるいはソー
ス電極とする第４の工程と、からなるような構成とし
た。
３の発明は、耐熱性支持基板上に金属メッキ層を剥離可
能に形成し、該金属メッキ層上にドレイン電極とソース
電極用の電極層、コンタクト層、半導体層、ゲート絶縁
層、ゲート電極用の電極層を順次積層して多層体を形成
する第１の工程と、前記多層体のゲート電極用の電極層
をパターニングして所定のパターンを有する平坦なゲー
ト電極層とする第２の工程と、基板上に接着層を介して
前記多層体の前記ゲート電極層側を接着し、前記耐熱性
支持基板および前記金属メッキ層を剥離することによ
り、前記ゲート電極層、ゲート絶縁層、半導体層、コン
タクト層およびドレイン電極とソース電極用の電極層を
前記基板上に転写する第３の工程と、前記ドレイン電極
とソース電極用の電極層、コンタクト層および半導体層
をパターニングして所定領域のみを残し、さらに前記ド
レイン電極とソース電極用の電極層をパターニングし
て、同一平面上に所定のパターンを有する平坦なドレイ
ン電極層とソース電極層を形成し、前記半導体層を前記
ゲート電極層と前記ドレイン電極層およびソース電極層
との立体的な交差部に位置したチャネル部とし、前記ド
レイン電極層と前記ソース電極層のいずれか一方を複数
の能動素子についての共通のドレイン電極あるいはソー
ス電極とする第４の工程と、からなるような構成とし
た。
【００２１】本発明のアクティブマトリックス基板の第
１の発明は、基板と、該基板上に形成された接着層の表
面側に段差を生じることなく所定のパターンで設けられ
たゲート電極層と、少なくとも前記ゲート電極層を覆う
ように前記接着層上に平坦に形成されたゲート絶縁層
と、該ゲート絶縁層上に所定のパターンで平坦に形成さ
れた半導体層と、該半導体層上に所定のパターンで平坦
に形成されたドレイン電極層およびソース電極層とを備
える薄膜トランジスタをマトリックス状に複数有し、各
薄膜トランジスタの前記ドレイン電極層および前記ソー
ス電極層のいずれか一方に接続する画素電極を備えるよ
うな構成とした。
１の発明は、基板と、該基板上に形成された接着層の表
面側に段差を生じることなく所定のパターンで設けられ
たゲート電極層と、少なくとも前記ゲート電極層を覆う
ように前記接着層上に平坦に形成されたゲート絶縁層
と、該ゲート絶縁層上に所定のパターンで平坦に形成さ
れた半導体層と、該半導体層上に所定のパターンで平坦
に形成されたドレイン電極層およびソース電極層とを備
える薄膜トランジスタをマトリックス状に複数有し、各
薄膜トランジスタの前記ドレイン電極層および前記ソー
ス電極層のいずれか一方に接続する画素電極を備えるよ
うな構成とした。
【００２２】アクティブマトリックス基板の第２の発明
は、基板と、該基板上に形成された接着層の表面側に段
差を生じることなく所定のパターンで設けられたゲート
電極層と、少なくとも前記ゲート電極層を覆うように前
記接着層上に平坦に形成されたゲート絶縁層と、該ゲー
ト絶縁層上に所定のパターンで平坦に形成された半導体
層と、該半導体層の所定箇所に接続するように形成され
たドレイン電極層およびソース電極層とを備える薄膜ト
ランジスタをマトリックス状に複数有し、各薄膜トラン
ジスタの前記ドレイン電極層および前記ソース電極層の
いずれか一方に接続する画素電極を備えるような構成と
した。
は、基板と、該基板上に形成された接着層の表面側に段
差を生じることなく所定のパターンで設けられたゲート
電極層と、少なくとも前記ゲート電極層を覆うように前
記接着層上に平坦に形成されたゲート絶縁層と、該ゲー
ト絶縁層上に所定のパターンで平坦に形成された半導体
層と、該半導体層の所定箇所に接続するように形成され
たドレイン電極層およびソース電極層とを備える薄膜ト
ランジスタをマトリックス状に複数有し、各薄膜トラン
ジスタの前記ドレイン電極層および前記ソース電極層の
いずれか一方に接続する画素電極を備えるような構成と
した。
【００２３】また、アクティブマトリックス基板の第３
の発明は、基板と、該基板上に形成された接着層と、所
定のパターンで平坦に形成されたドレイン電極層とソー
ス電極層とに順次積層された平坦な半導体層およびゲー
ト絶縁層とからなる積層部を前記接着層の表面側に段差
を生じることなく所定のパターンで有し、前記接着層の
表面に露出している前記ゲート絶縁層上に所定のパター
ンで平坦に形成されたゲート電極層を備える薄膜トラン
ジスタをマトリックス状に複数有し、各薄膜トランジス
タの前記ドレイン電極層および前記ソース電極層のいず
れか一方に接続する画素電極を備えるような構成とし
た。
の発明は、基板と、該基板上に形成された接着層と、所
定のパターンで平坦に形成されたドレイン電極層とソー
ス電極層とに順次積層された平坦な半導体層およびゲー
ト絶縁層とからなる積層部を前記接着層の表面側に段差
を生じることなく所定のパターンで有し、前記接着層の
表面に露出している前記ゲート絶縁層上に所定のパター
ンで平坦に形成されたゲート電極層を備える薄膜トラン
ジスタをマトリックス状に複数有し、各薄膜トランジス
タの前記ドレイン電極層および前記ソース電極層のいず
れか一方に接続する画素電極を備えるような構成とし
た。
【００２４】アクティブマトリックス基板の第４の発明
は、基板と、該基板上に形成された接着層と、所定のパ
ターンで形成された金属導電体からなるドレイン電極層
とソース電極層とに接続するように所定のパターンで平
坦に設けられた半導体層および該半導体層に平坦に積層
されたゲート絶縁層とからなる積層部を前記接着層の表
面側に段差を生じることなく所定のパターンで有し、前
記接着層の表面に露出している前記ゲート絶縁層上に所
定のパターンで平坦に形成されたゲート電極層を備える
薄膜トランジスタをマトリックス状に複数有し、各薄膜
トランジスタの前記ドレイン電極層および前記ソース電
極層のいずれか一方に接続する透明画素電極を備えるよ
うな構成とした。
は、基板と、該基板上に形成された接着層と、所定のパ
ターンで形成された金属導電体からなるドレイン電極層
とソース電極層とに接続するように所定のパターンで平
坦に設けられた半導体層および該半導体層に平坦に積層
されたゲート絶縁層とからなる積層部を前記接着層の表
面側に段差を生じることなく所定のパターンで有し、前
記接着層の表面に露出している前記ゲート絶縁層上に所
定のパターンで平坦に形成されたゲート電極層を備える
薄膜トランジスタをマトリックス状に複数有し、各薄膜
トランジスタの前記ドレイン電極層および前記ソース電
極層のいずれか一方に接続する透明画素電極を備えるよ
うな構成とした。
【００２５】また、アクティブマトリックス基板の第５
の発明は、基板と、該基板上に形成された接着層の表面
側に段差を生じることなく所定のパターンで設けられた
ゲート電極層と、少なくとも前記ゲート電極層を覆うよ
うに前記接着層上に平坦に形成されたゲート絶縁層と、
該ゲート絶縁層上に所定のパターンで平坦に形成された
半導体層と、前記ゲート電極層をほぼ直交するように所
定のパターンで平坦に形成されたドレイン電極層および
ソース電極層とを備え、前記半導体層は前記ゲート電極
層と前記ドレイン電極層およびソース電極層との立体的
な交差部に位置してチャネル部を構成し、前記ドレイン
電極層と前記ソース電極層は同一平面上にあり、かつ、
いずれか一方が複数の能動素子についての共通のドレイ
ン電極あるいはソース電極として機能するような薄膜ト
ランジスタをマトリックス状に複数有し、各薄膜トラン
ジスタの前記ドレイン電極層および前記ソース電極層の
いずれか一方に接続する画素電極を備えるような構成と
した。
の発明は、基板と、該基板上に形成された接着層の表面
側に段差を生じることなく所定のパターンで設けられた
ゲート電極層と、少なくとも前記ゲート電極層を覆うよ
うに前記接着層上に平坦に形成されたゲート絶縁層と、
該ゲート絶縁層上に所定のパターンで平坦に形成された
半導体層と、前記ゲート電極層をほぼ直交するように所
定のパターンで平坦に形成されたドレイン電極層および
ソース電極層とを備え、前記半導体層は前記ゲート電極
層と前記ドレイン電極層およびソース電極層との立体的
な交差部に位置してチャネル部を構成し、前記ドレイン
電極層と前記ソース電極層は同一平面上にあり、かつ、
いずれか一方が複数の能動素子についての共通のドレイ
ン電極あるいはソース電極として機能するような薄膜ト
ランジスタをマトリックス状に複数有し、各薄膜トラン
ジスタの前記ドレイン電極層および前記ソース電極層の
いずれか一方に接続する画素電極を備えるような構成と
した。
【００２６】さらに、アクティブマトリックス基板の第
６の発明は、基板と、該基板上に形成された接着層の表
面側に段差を生じることなく所定のパターンで設けられ
たドレイン電極層とソース電極層と、該ドレイン電極層
とソース電極層に順次積層された平坦な半導体層、ゲー
ト絶縁層およびゲート電極層とを備え、前記半導体層は
前記ゲート電極層と前記ドレイン電極層およびソース電
極層との立体的な交差部に位置してチャネル部を構成
し、前記ドレイン電極層と前記ソース電極層は同一平面
上にあり、かつ、いずれか一方が複数の能動素子につい
ての共通のドレイン電極あるいはソース電極として機能
するような薄膜トランジスタをマトリックス状に複数有
し、各薄膜トランジスタの前記ドレイン電極層および前
記ソース電極層のいずれか一方に接続する画素電極を備
えるような構成とした。
６の発明は、基板と、該基板上に形成された接着層の表
面側に段差を生じることなく所定のパターンで設けられ
たドレイン電極層とソース電極層と、該ドレイン電極層
とソース電極層に順次積層された平坦な半導体層、ゲー
ト絶縁層およびゲート電極層とを備え、前記半導体層は
前記ゲート電極層と前記ドレイン電極層およびソース電
極層との立体的な交差部に位置してチャネル部を構成
し、前記ドレイン電極層と前記ソース電極層は同一平面
上にあり、かつ、いずれか一方が複数の能動素子につい
ての共通のドレイン電極あるいはソース電極として機能
するような薄膜トランジスタをマトリックス状に複数有
し、各薄膜トランジスタの前記ドレイン電極層および前
記ソース電極層のいずれか一方に接続する画素電極を備
えるような構成とした。
【００２７】本発明のアクティブマトリックス基板の製
造方法の第１の発明は、複数の薄膜トランジスタと画素
電極層とをマトリックス状に有するアクティブマトリッ
クス基板の製造方法において、耐熱性支持基板上に金属
メッキ層を剥離可能に形成し、該金属メッキ層上にドレ
イン電極とソース電極用の電極層、コンタクト層、半導
体層、ゲート絶縁層、ゲート電極用の電極層を順次積層
して多層体を形成する第１の工程と、前記多層体のゲー
ト電極用の電極層をパターニングして所定のパターンを
有する平坦なゲート電極層とする第２の工程と、基板上
に接着層を介して前記多層体の前記ゲート電極層側を接
着し、前記耐熱性支持基板および前記金属メッキ層を剥
離することにより、前記ゲート電極層、ゲート絶縁層、
半導体層、コンタクト層およびドレイン電極とソース電
極用の電極層を前記基板上に転写する第３の工程と、前
記ドレイン電極とソース電極用の電極層、コンタクト層
および前記半導体層をパターニングして所定領域のみを
残し、さらに前記ドレイン電極とソース電極用の電極層
をパターニングして所定のパターンを有する平坦なドレ
イン電極層とソース電極層を形成する第４の工程と、か
らなるような構成とした。
造方法の第１の発明は、複数の薄膜トランジスタと画素
電極層とをマトリックス状に有するアクティブマトリッ
クス基板の製造方法において、耐熱性支持基板上に金属
メッキ層を剥離可能に形成し、該金属メッキ層上にドレ
イン電極とソース電極用の電極層、コンタクト層、半導
体層、ゲート絶縁層、ゲート電極用の電極層を順次積層
して多層体を形成する第１の工程と、前記多層体のゲー
ト電極用の電極層をパターニングして所定のパターンを
有する平坦なゲート電極層とする第２の工程と、基板上
に接着層を介して前記多層体の前記ゲート電極層側を接
着し、前記耐熱性支持基板および前記金属メッキ層を剥
離することにより、前記ゲート電極層、ゲート絶縁層、
半導体層、コンタクト層およびドレイン電極とソース電
極用の電極層を前記基板上に転写する第３の工程と、前
記ドレイン電極とソース電極用の電極層、コンタクト層
および前記半導体層をパターニングして所定領域のみを
残し、さらに前記ドレイン電極とソース電極用の電極層
をパターニングして所定のパターンを有する平坦なドレ
イン電極層とソース電極層を形成する第４の工程と、か
らなるような構成とした。
【００２８】アクティブマトリックス基板の製造方法の
第２の発明は、複数の薄膜トランジスタと画素電極層と
をマトリックス状に有するアクティブマトリックス基板
の製造方法において、耐熱性支持基板上に金属メッキ層
を剥離可能に形成し、該金属メッキ層上にコンタクト
層、半導体層、ゲート絶縁層、ゲート電極用の電極層を
順次積層して多層体を形成する第１の工程と、前記多層
体のゲート電極用の電極層をパターニングして所定のパ
ターンを有する平坦なゲート電極層とする第２の工程
と、基板上に接着層を介して前記多層体の前記ゲート電
極層側を接着し、前記耐熱性支持基板および前記金属メ
ッキ層を剥離することにより、前記ゲート電極層、ゲー
ト絶縁層、半導体層およびコンタクト層を前記基板上に
転写する第３の工程と、前記半導体層を所定のパターン
にパターニングした後、該半導体層の所定箇所に前記コ
ンタクト層を介して接続するようにドレイン電極層およ
びソース電極層を形成する第４の工程と、からなるよう
な構成とした。
第２の発明は、複数の薄膜トランジスタと画素電極層と
をマトリックス状に有するアクティブマトリックス基板
の製造方法において、耐熱性支持基板上に金属メッキ層
を剥離可能に形成し、該金属メッキ層上にコンタクト
層、半導体層、ゲート絶縁層、ゲート電極用の電極層を
順次積層して多層体を形成する第１の工程と、前記多層
体のゲート電極用の電極層をパターニングして所定のパ
ターンを有する平坦なゲート電極層とする第２の工程
と、基板上に接着層を介して前記多層体の前記ゲート電
極層側を接着し、前記耐熱性支持基板および前記金属メ
ッキ層を剥離することにより、前記ゲート電極層、ゲー
ト絶縁層、半導体層およびコンタクト層を前記基板上に
転写する第３の工程と、前記半導体層を所定のパターン
にパターニングした後、該半導体層の所定箇所に前記コ
ンタクト層を介して接続するようにドレイン電極層およ
びソース電極層を形成する第４の工程と、からなるよう
な構成とした。
【００２９】また、アクティブマトリックス基板の製造
方法の第３の発明は、複数の薄膜トランジスタと画素電
極層とをマトリックス状に有するアクティブマトリック
ス基板の製造方法において、耐熱性支持基板上に金属メ
ッキ層を剥離可能に形成し、該金属メッキ層上にゲート
電極用の電極層、ゲート絶縁層、半導体層、コンタクト
層、ドレイン電極とソース電極用の電極層を順次積層し
て多層体を形成する第１の工程と、前記ドレイン電極と
ソース電極用の電極層、前記コンタクト層、前記半導体
層および前記ゲート絶縁層をパターニングして所定領域
のみを残し、さらに前記ドレイン電極とソース電極用の
電極層をパターニングして所定のパターンを有する平坦
なドレイン電極層とソース電極層、および、前記ドレイ
ン電極層とソース電極のいずれか一方に接続する画素電
極を形成する第２の工程と、基板上に接着層を介して前
記多層体の前記ドレイン電極層とソース電極層側を接着
し、前記耐熱性支持基板および前記金属メッキ層を剥離
することにより、前記ドレイン電極層、ソース電極層、
半導体層、ゲート絶縁層およびゲート電極用の電極層を
前記基板上に転写する第３の工程と、前記ゲート電極用
の電極層をパターニングして所定のパターンを有する平
坦なゲート電極層とする第４の工程と、からなるような
構成とした。
方法の第３の発明は、複数の薄膜トランジスタと画素電
極層とをマトリックス状に有するアクティブマトリック
ス基板の製造方法において、耐熱性支持基板上に金属メ
ッキ層を剥離可能に形成し、該金属メッキ層上にゲート
電極用の電極層、ゲート絶縁層、半導体層、コンタクト
層、ドレイン電極とソース電極用の電極層を順次積層し
て多層体を形成する第１の工程と、前記ドレイン電極と
ソース電極用の電極層、前記コンタクト層、前記半導体
層および前記ゲート絶縁層をパターニングして所定領域
のみを残し、さらに前記ドレイン電極とソース電極用の
電極層をパターニングして所定のパターンを有する平坦
なドレイン電極層とソース電極層、および、前記ドレイ
ン電極層とソース電極のいずれか一方に接続する画素電
極を形成する第２の工程と、基板上に接着層を介して前
記多層体の前記ドレイン電極層とソース電極層側を接着
し、前記耐熱性支持基板および前記金属メッキ層を剥離
することにより、前記ドレイン電極層、ソース電極層、
半導体層、ゲート絶縁層およびゲート電極用の電極層を
前記基板上に転写する第３の工程と、前記ゲート電極用
の電極層をパターニングして所定のパターンを有する平
坦なゲート電極層とする第４の工程と、からなるような
構成とした。
【００３０】アクティブマトリックス基板の製造方法の
第４の発明は、複数の薄膜トランジスタと画素電極層と
をマトリックス状に有するアクティブマトリックス基板
の製造方法において、耐熱性支持基板上に金属メッキ層
を剥離可能に形成し、該金属メッキ層上にゲート電極用
の電極層、ゲート絶縁層、半導体層、コンタクト層を順
次積層して多層体を形成する第１の工程と、前記コンタ
クト層、前記半導体層および前記ゲート絶縁層をそれぞ
れ所定のパターンでパターニングした後、該半導体層の
所定箇所に前記コンタクト層を介して接続するように金
属導電体からなるドレイン電極層とソース電極層を形成
する第２の工程と、基板上に接着層を介して前記多層体
の前記ドレイン電極層とソース電極層側を接着し、前記
耐熱性支持基板および前記金属メッキ層を剥離すること
により、前記ドレイン電極層、ソース電極層、コンタク
ト層、半導体層、ゲート絶縁層およびゲート電極用の電
極層を前記基板上に転写する第３の工程と、前記ゲート
電極用の電極層をパターニングして所定のパターンを有
する平坦なゲート電極層とする第４の工程と、からなる
ような構成とした。
第４の発明は、複数の薄膜トランジスタと画素電極層と
をマトリックス状に有するアクティブマトリックス基板
の製造方法において、耐熱性支持基板上に金属メッキ層
を剥離可能に形成し、該金属メッキ層上にゲート電極用
の電極層、ゲート絶縁層、半導体層、コンタクト層を順
次積層して多層体を形成する第１の工程と、前記コンタ
クト層、前記半導体層および前記ゲート絶縁層をそれぞ
れ所定のパターンでパターニングした後、該半導体層の
所定箇所に前記コンタクト層を介して接続するように金
属導電体からなるドレイン電極層とソース電極層を形成
する第２の工程と、基板上に接着層を介して前記多層体
の前記ドレイン電極層とソース電極層側を接着し、前記
耐熱性支持基板および前記金属メッキ層を剥離すること
により、前記ドレイン電極層、ソース電極層、コンタク
ト層、半導体層、ゲート絶縁層およびゲート電極用の電
極層を前記基板上に転写する第３の工程と、前記ゲート
電極用の電極層をパターニングして所定のパターンを有
する平坦なゲート電極層とする第４の工程と、からなる
ような構成とした。
【００３１】また、アクティブマトリックス基板の製造
方法の第５の発明は、複数の薄膜トランジスタと画素電
極層とをマトリックス状に有するアクティブマトリック
ス基板の製造方法において、耐熱性支持基板上に金属メ
ッキ層を剥離可能に形成し、該金属メッキ層上にドレイ
ン電極とソース電極用の電極層、コンタクト層、半導体
層、ゲート絶縁層、ゲート電極用の電極層を順次積層し
て多層体を形成する第１の工程と、前記多層体のゲート
電極用の電極層をパターニングして所定のパターンを有
する平坦なゲート電極層とする第２の工程と、基板上に
接着層を介して前記多層体の前記ゲート電極層側を接着
し、前記耐熱性支持基板および前記金属メッキ層を剥離
することにより、前記ゲート電極層、ゲート絶縁層、半
導体層、コンタクト層およびドレイン電極とソース電極
用の電極層を前記基板上に転写する第３の工程と、前記
ドレイン電極とソース電極用の電極層、コンタクト層お
よび半導体層をパターニングして所定領域のみを残し、
さらに前記ドレイン電極とソース電極用の電極層をパタ
ーニングして、同一平面上に所定のパターンを有する平
坦なドレイン電極層とソース電極層と、該ドレイン電極
層およびソース電極のいずれか一方に接続する画素電極
とを形成し、前記半導体層を前記ゲート電極層と前記ド
レイン電極層およびソース電極層との立体的な交差部に
位置したチャネル部とし、前記ドレイン電極層と前記ソ
ース電極層のいずれか一方を複数の能動素子についての
共通のドレイン電極あるいはソース電極とする第４の工
程と、からなるような構成とした。
方法の第５の発明は、複数の薄膜トランジスタと画素電
極層とをマトリックス状に有するアクティブマトリック
ス基板の製造方法において、耐熱性支持基板上に金属メ
ッキ層を剥離可能に形成し、該金属メッキ層上にドレイ
ン電極とソース電極用の電極層、コンタクト層、半導体
層、ゲート絶縁層、ゲート電極用の電極層を順次積層し
て多層体を形成する第１の工程と、前記多層体のゲート
電極用の電極層をパターニングして所定のパターンを有
する平坦なゲート電極層とする第２の工程と、基板上に
接着層を介して前記多層体の前記ゲート電極層側を接着
し、前記耐熱性支持基板および前記金属メッキ層を剥離
することにより、前記ゲート電極層、ゲート絶縁層、半
導体層、コンタクト層およびドレイン電極とソース電極
用の電極層を前記基板上に転写する第３の工程と、前記
ドレイン電極とソース電極用の電極層、コンタクト層お
よび半導体層をパターニングして所定領域のみを残し、
さらに前記ドレイン電極とソース電極用の電極層をパタ
ーニングして、同一平面上に所定のパターンを有する平
坦なドレイン電極層とソース電極層と、該ドレイン電極
層およびソース電極のいずれか一方に接続する画素電極
とを形成し、前記半導体層を前記ゲート電極層と前記ド
レイン電極層およびソース電極層との立体的な交差部に
位置したチャネル部とし、前記ドレイン電極層と前記ソ
ース電極層のいずれか一方を複数の能動素子についての
共通のドレイン電極あるいはソース電極とする第４の工
程と、からなるような構成とした。
【００３２】さらに、アクティブマトリックス基板の製
造方法の第６の発明は、複数の薄膜トランジスタと画素
電極層とをマトリックス状に有するアクティブマトリッ
クス基板の製造方法において、耐熱性支持基板上に金属
メッキ層を剥離可能に形成し、該金属メッキ層上にゲー
ト電極用の電極層、ゲート絶縁層、半導体層、コンタク
ト層、ドレイン電極とソース電極用の電極層を順次積層
して多層体を形成する第１の工程と、前記ドレイン電極
とソース電極用の電極層および前記コンタクト層をパタ
ーニングして、同一平面上に所定のパターンを有する平
坦なドレイン電極層およびソース電極層と、該ドレイン
電極層およびソース電極のいずれか一方に接続する画素
電極とを形成し、前記半導体層を前記ゲート電極層と前
記ドレイン電極層およびソース電極層との立体的な交差
部に位置したチャネル部とし、前記ドレイン電極層と前
記ソース電極層のいずれか一方を複数の能動素子につい
ての共通のドレイン電極あるいはソース電極とする第２
の工程と、基板上に接着層を介して前記多層体の前記ド
レイン電極層とソース電極層側を接着し、前記耐熱性支
持基板および前記金属メッキ層を剥離することにより、
前記ドレイン電極層、ソース電極層、コンタクト層、半
導体層、ゲート絶縁層およびゲート電極用の電極層を前
記基板上に転写する第３の工程と、前記ゲート電極用の
電極層、ゲート絶縁層および半導体層をパターニングし
て所定のパターンを有する平坦なゲート電極層、ゲート
絶縁層および半導体層とする第４の工程と、からなるよ
うな構成とした。
造方法の第６の発明は、複数の薄膜トランジスタと画素
電極層とをマトリックス状に有するアクティブマトリッ
クス基板の製造方法において、耐熱性支持基板上に金属
メッキ層を剥離可能に形成し、該金属メッキ層上にゲー
ト電極用の電極層、ゲート絶縁層、半導体層、コンタク
ト層、ドレイン電極とソース電極用の電極層を順次積層
して多層体を形成する第１の工程と、前記ドレイン電極
とソース電極用の電極層および前記コンタクト層をパタ
ーニングして、同一平面上に所定のパターンを有する平
坦なドレイン電極層およびソース電極層と、該ドレイン
電極層およびソース電極のいずれか一方に接続する画素
電極とを形成し、前記半導体層を前記ゲート電極層と前
記ドレイン電極層およびソース電極層との立体的な交差
部に位置したチャネル部とし、前記ドレイン電極層と前
記ソース電極層のいずれか一方を複数の能動素子につい
ての共通のドレイン電極あるいはソース電極とする第２
の工程と、基板上に接着層を介して前記多層体の前記ド
レイン電極層とソース電極層側を接着し、前記耐熱性支
持基板および前記金属メッキ層を剥離することにより、
前記ドレイン電極層、ソース電極層、コンタクト層、半
導体層、ゲート絶縁層およびゲート電極用の電極層を前
記基板上に転写する第３の工程と、前記ゲート電極用の
電極層、ゲート絶縁層および半導体層をパターニングし
て所定のパターンを有する平坦なゲート電極層、ゲート
絶縁層および半導体層とする第４の工程と、からなるよ
うな構成とした。
【００３３】
【作用】耐熱性支持基板に剥離可能の形成された金属メ
ッキ層上にドレイン電極とソース電極用の電極層、半導
体層、ゲート絶縁層、ゲート電極用の電極層を所望の順
序で連続成膜により積層した多層体を予め作製し、この
多層体の構成層をパターニングし、および／または、基
板に多層体を転写した後にパターニングして薄膜トラン
ジスタとするので、薄膜トランジスタを構成するゲート
電極層、ゲート絶縁層、半導体層、ドレイン電極層、ソ
ース電極層のすべてあるいは大部分が平坦に形成され、
これにより、薄膜トランジスタにおける薄膜の段差乗り
越えによる電極の断線や電極間の絶縁不良の発生が防止
される。
ッキ層上にドレイン電極とソース電極用の電極層、半導
体層、ゲート絶縁層、ゲート電極用の電極層を所望の順
序で連続成膜により積層した多層体を予め作製し、この
多層体の構成層をパターニングし、および／または、基
板に多層体を転写した後にパターニングして薄膜トラン
ジスタとするので、薄膜トランジスタを構成するゲート
電極層、ゲート絶縁層、半導体層、ドレイン電極層、ソ
ース電極層のすべてあるいは大部分が平坦に形成され、
これにより、薄膜トランジスタにおける薄膜の段差乗り
越えによる電極の断線や電極間の絶縁不良の発生が防止
される。
【００３４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３５】図１は、本発明の薄膜トランジスタの一実
施例を示す概略断面図である。図１において、薄膜トラ
ンジスタＴ１は、基板２上に形成された接着層３の表面
側に段差を生じることなく所定のパターンで設けられた
ゲート電極４ａと、接着層３上に形成されたゲート絶縁
層５ａと、このゲート絶縁層５ａ上に所定のパターンで
形成された半導体層６ａと、コンタクト層７ａを介して
半導体層６ａ上に形成されたソース電極層８ａおよびド
レイン電極層９ａとで構成されている。本発明の薄膜ト
ランジスタＴ１は、図示のようにゲート電極層４ａ、ゲ
ート絶縁層５ａ、半導体層６ａ、コンタクト層７ａ、ソ
ース電極層８ａおよびドレイン電極層９ａがいずれも段
差のない平坦な形状である。このため、従来の薄膜トラ
ンジスタの段差部分でのステップカバーレッジは問題と
はならず、ソース電極層、ドレイン電極層の断線やゲー
ト電極層とソース電極層の交差部分での絶縁不良を生じ
ることがない。
施例を示す概略断面図である。図１において、薄膜トラ
ンジスタＴ１は、基板２上に形成された接着層３の表面
側に段差を生じることなく所定のパターンで設けられた
ゲート電極４ａと、接着層３上に形成されたゲート絶縁
層５ａと、このゲート絶縁層５ａ上に所定のパターンで
形成された半導体層６ａと、コンタクト層７ａを介して
半導体層６ａ上に形成されたソース電極層８ａおよびド
レイン電極層９ａとで構成されている。本発明の薄膜ト
ランジスタＴ１は、図示のようにゲート電極層４ａ、ゲ
ート絶縁層５ａ、半導体層６ａ、コンタクト層７ａ、ソ
ース電極層８ａおよびドレイン電極層９ａがいずれも段
差のない平坦な形状である。このため、従来の薄膜トラ
ンジスタの段差部分でのステップカバーレッジは問題と
はならず、ソース電極層、ドレイン電極層の断線やゲー
ト電極層とソース電極層の交差部分での絶縁不良を生じ
ることがない。
【００３６】薄膜トランジスタＴ１を構成するゲート電
極層４ａ、ソース電極層８ａおよびドレイン電極層９ａ
は、従来の薄膜トランジスタと同様の材料、例えば、Ｃ
ｒ、Ｃｕ、Ｔａ、Ａｌ、Ａｇ等によって形成することが
できる。また、ゲート絶縁層５ａは、酸化ケイ素を主成
分とする有機ガラス、塗布−焼成法で形成する酸化ケイ
素を主成分とする被膜、蒸着法、スパッタリング法、Ｃ
ＶＤ法等で形成される窒化ケイ素や酸化ケイ素、透明耐
熱性高分子であるポリイミド、ポリアミドイミド、ガラ
ス、セラミック前駆体ポリマー等により形成することが
でき、特に半導体電気特性の点から、ＣＶＤ法で形成す
る窒化ケイ素（ＳｉＮx ）が好ましい。
極層４ａ、ソース電極層８ａおよびドレイン電極層９ａ
は、従来の薄膜トランジスタと同様の材料、例えば、Ｃ
ｒ、Ｃｕ、Ｔａ、Ａｌ、Ａｇ等によって形成することが
できる。また、ゲート絶縁層５ａは、酸化ケイ素を主成
分とする有機ガラス、塗布−焼成法で形成する酸化ケイ
素を主成分とする被膜、蒸着法、スパッタリング法、Ｃ
ＶＤ法等で形成される窒化ケイ素や酸化ケイ素、透明耐
熱性高分子であるポリイミド、ポリアミドイミド、ガラ
ス、セラミック前駆体ポリマー等により形成することが
でき、特に半導体電気特性の点から、ＣＶＤ法で形成す
る窒化ケイ素（ＳｉＮx ）が好ましい。
【００３７】半導体層６ａはアモルファスシリコン（ａ
−Ｓｉ）により形成することができる。また、コンタク
ト層（ｎ+ ａ−Ｓｉ：Ｈ）７ａはシリコンに高濃度の不
純物をドープした層であり、半導体層６ａとソース電極
層８ａ、ドレイン電極層９ａとの導通を向上させるため
に設けられたものである。本発明の薄膜トランジスタで
は、上記のコンタクト層がないような構成でもよく、こ
れは以下に述べる薄膜トランジスタについても同様であ
る。
−Ｓｉ）により形成することができる。また、コンタク
ト層（ｎ+ ａ−Ｓｉ：Ｈ）７ａはシリコンに高濃度の不
純物をドープした層であり、半導体層６ａとソース電極
層８ａ、ドレイン電極層９ａとの導通を向上させるため
に設けられたものである。本発明の薄膜トランジスタで
は、上記のコンタクト層がないような構成でもよく、こ
れは以下に述べる薄膜トランジスタについても同様であ
る。
【００３８】図２は、液晶ディスプレイに使用できる本
発明のアクティブマトリックス基板の一部の構造を示す
平面図である。図２において、アクティブマトリックス
１１は、図の左右方向に伸びるように等間隔で配置され
ているゲート電極層４ａと、このゲート電極層４ａと立
体的に交差して図の上下方向に伸びるように等間隔で配
置されているソース電極層８ａとを有し、ゲート電極層
４ａとソース電極層８ａとで囲まれたマトリックス上の
各区画が画素領域となり、各画素領域には画素電極１４
が配設されている。上記のゲート電極層４ａは、各画素
領域において図の下方に突出した箇所を備え、この箇所
が薄膜トランジスタＴ１のゲート電極層を形成し、ま
た、ソース電極層８ａは、各画素領域において図の右方
向に突出した箇所を備え、この箇所が薄膜トランジスタ
Ｔ１のソース電極層を形成する。一方、各画素電極１４
の左上部分は図の左方向に突出した箇所を備え、この箇
所が薄膜トランジスタＴ１のドレイン電極層を形成す
る。
発明のアクティブマトリックス基板の一部の構造を示す
平面図である。図２において、アクティブマトリックス
１１は、図の左右方向に伸びるように等間隔で配置され
ているゲート電極層４ａと、このゲート電極層４ａと立
体的に交差して図の上下方向に伸びるように等間隔で配
置されているソース電極層８ａとを有し、ゲート電極層
４ａとソース電極層８ａとで囲まれたマトリックス上の
各区画が画素領域となり、各画素領域には画素電極１４
が配設されている。上記のゲート電極層４ａは、各画素
領域において図の下方に突出した箇所を備え、この箇所
が薄膜トランジスタＴ１のゲート電極層を形成し、ま
た、ソース電極層８ａは、各画素領域において図の右方
向に突出した箇所を備え、この箇所が薄膜トランジスタ
Ｔ１のソース電極層を形成する。一方、各画素電極１４
の左上部分は図の左方向に突出した箇所を備え、この箇
所が薄膜トランジスタＴ１のドレイン電極層を形成す
る。
【００３９】図３は、図１に示される薄膜トランジスタ
Ｔ１を使用した本発明の第１の実施例に係るアクティブ
マトリックス基板を示すものであり、図２のＸ−Ｘ切断
線における概略断面図である。図３において、アクティ
ブマトリックス基板１１は透過型のアクティブマトリッ
クス基板であり、透明基板１２と、透明基板１２上に形
成された透明接着層１３を介してマトリックス状に形成
された複数の薄膜トランジスタＴ１と、この薄膜トラン
ジスタＴ１のドレイン電極層９ａに接続するようにマト
リックス状に形成された複数の透明画素電極１４とを備
えている。薄膜トランジスタＴ１は、上述のようにゲー
ト電極層４ａ、ゲート絶縁層５ａ、半導体層６ａ、コン
タクト層７ａ、ソース電極層８ａおよびドレイン電極層
９ａで構成され、いずれの層も段差のない平坦な形状で
ある。また、透明画素電極１４は、各薄膜トランジスタ
Ｔ１の間のゲート絶縁層５ａ上の所定領域に形成されて
いる。
Ｔ１を使用した本発明の第１の実施例に係るアクティブ
マトリックス基板を示すものであり、図２のＸ−Ｘ切断
線における概略断面図である。図３において、アクティ
ブマトリックス基板１１は透過型のアクティブマトリッ
クス基板であり、透明基板１２と、透明基板１２上に形
成された透明接着層１３を介してマトリックス状に形成
された複数の薄膜トランジスタＴ１と、この薄膜トラン
ジスタＴ１のドレイン電極層９ａに接続するようにマト
リックス状に形成された複数の透明画素電極１４とを備
えている。薄膜トランジスタＴ１は、上述のようにゲー
ト電極層４ａ、ゲート絶縁層５ａ、半導体層６ａ、コン
タクト層７ａ、ソース電極層８ａおよびドレイン電極層
９ａで構成され、いずれの層も段差のない平坦な形状で
ある。また、透明画素電極１４は、各薄膜トランジスタ
Ｔ１の間のゲート絶縁層５ａ上の所定領域に形成されて
いる。
【００４０】上記のアクティブマトリックス基板１１に
おいて、透明基材１２は、ポリカーボネート、ポリアリ
レート、ポリエーテルスルホン、変性アクリル、あるい
はポリメタクリレート、エポキシ、ＡＰＯ（登録商
標）、ＺＥＯＮＥＸ（登録商標）、ＡＲＴＯＮ（登録商
標）等の樹脂を成形したフィルムであり、厚みは１００
〜１０００μｍ程度が好ましい。また、ガラス、セラミ
ックス等の基板を用いることもできる。従来のアクティ
ブマトリックス基板では、マトリックス状に薄膜トラン
ジスタを形成する透明基材として、高価な低アルカリガ
ラス、石英ガラス等が使用されていた。これは、薄膜ト
ランジスタを形成する際の高温プロセスにおいて、透明
基材の組成分のアルカリ等が能動素子に熱拡散され、能
動素子の特性が劣化するのを防止するためであった。し
かし、本発明では、後述するように透明基材１２上に直
接薄膜トランジスタを形成しないため、透明基材１２に
対する制限を大幅に減少することができる。
おいて、透明基材１２は、ポリカーボネート、ポリアリ
レート、ポリエーテルスルホン、変性アクリル、あるい
はポリメタクリレート、エポキシ、ＡＰＯ（登録商
標）、ＺＥＯＮＥＸ（登録商標）、ＡＲＴＯＮ（登録商
標）等の樹脂を成形したフィルムであり、厚みは１００
〜１０００μｍ程度が好ましい。また、ガラス、セラミ
ックス等の基板を用いることもできる。従来のアクティ
ブマトリックス基板では、マトリックス状に薄膜トラン
ジスタを形成する透明基材として、高価な低アルカリガ
ラス、石英ガラス等が使用されていた。これは、薄膜ト
ランジスタを形成する際の高温プロセスにおいて、透明
基材の組成分のアルカリ等が能動素子に熱拡散され、能
動素子の特性が劣化するのを防止するためであった。し
かし、本発明では、後述するように透明基材１２上に直
接薄膜トランジスタを形成しないため、透明基材１２に
対する制限を大幅に減少することができる。
【００４１】また、透明接着層１３は、耐候性、透明
性、耐薬品性に優れたアクリル酸エステル樹脂を主成分
とした溶剤型感圧接着剤や紫外線硬化型接着剤等により
形成することができる。このような透明接着層１３の厚
みは０．１〜２０μｍ程度が好ましい。
性、耐薬品性に優れたアクリル酸エステル樹脂を主成分
とした溶剤型感圧接着剤や紫外線硬化型接着剤等により
形成することができる。このような透明接着層１３の厚
みは０．１〜２０μｍ程度が好ましい。
【００４２】透明画素電極１４は、例えば、スパッタリ
ング法、真空蒸着法、ＣＶＤ法等の公知の方法により、
酸化インジウムスズ（ＩＴＯ）、酸化スズ（ＮＥＳ
Ａ）、酸化亜鉛等の透明導電性物質を成膜（厚さ２００
〜２０００Å）することにより形成される。
ング法、真空蒸着法、ＣＶＤ法等の公知の方法により、
酸化インジウムスズ（ＩＴＯ）、酸化スズ（ＮＥＳ
Ａ）、酸化亜鉛等の透明導電性物質を成膜（厚さ２００
〜２０００Å）することにより形成される。
【００４３】次に、本発明の薄膜トランジスタおよびア
クティブマトリックス基板の製造方法を、図２および図
３に示されるアクティブマトリックス基板１１の製造を
例にして説明する。図４および図５は本発明による薄膜
トランジスタＴ１を備えたアクティブマトリックス基板
１１の製造方法の一例を説明するための工程図である。
まず、耐熱性支持基板２２上に金属メッキ層２３を剥離
可能に形成し、この金属メッキ層２３上に保護層２４を
介してドレイン電極とソース電極用の電極層２５、コン
タクト層２６、半導体層２７、ゲート絶縁層２８および
ゲート電極用の電極層２９をこの順序で連続成膜して多
層体２１を作製する（図４（Ａ））。この多層体２１の
作製段階においては高温処理（２００〜３５０℃程度）
がなされるが、耐熱性支持基板２２によって積層体２１
に変形が生じることは防止される。したがって、この積
層体２１の作製は、従来のガラス基板で確立されている
能動素子の製造プロセス技術および設備をそのまま使用
して行うことができる。
クティブマトリックス基板の製造方法を、図２および図
３に示されるアクティブマトリックス基板１１の製造を
例にして説明する。図４および図５は本発明による薄膜
トランジスタＴ１を備えたアクティブマトリックス基板
１１の製造方法の一例を説明するための工程図である。
まず、耐熱性支持基板２２上に金属メッキ層２３を剥離
可能に形成し、この金属メッキ層２３上に保護層２４を
介してドレイン電極とソース電極用の電極層２５、コン
タクト層２６、半導体層２７、ゲート絶縁層２８および
ゲート電極用の電極層２９をこの順序で連続成膜して多
層体２１を作製する（図４（Ａ））。この多層体２１の
作製段階においては高温処理（２００〜３５０℃程度）
がなされるが、耐熱性支持基板２２によって積層体２１
に変形が生じることは防止される。したがって、この積
層体２１の作製は、従来のガラス基板で確立されている
能動素子の製造プロセス技術および設備をそのまま使用
して行うことができる。
【００４４】耐熱性支持基板２２は少なくとも表面（金
属メッキ層２３の形成面側）が導電性であり、また３５
０℃程度での加熱においても形状および寸法が安定して
いるものであればよく、例えばガラス基板上にチタン、
クロム、ニッケル、タングステン、タンタル等の金属薄
膜をスパッタリング等により形成したもの、ＳＵＳ基
板、インバー合金（Ｎｉ／Ｆｅ＝３６／６４）基板等を
使用することができる。この耐熱性支持基板２２の厚み
は１〜３ｍｍ程度が好ましい。また、金属メッキ層２３
は上記の耐熱性支持基板２２に対して適度な接着性を示
し、かつ、剥離可能なものであり、ニッケル、銅、クロ
ム、亜鉛、スズ、鉄等、および、これらの合金等、耐熱
性支持基板２２の表面材料との関係から適宜選択するこ
とができる。このような金属メッキ層２３の厚みは１〜
１００μｍ程度が好ましい。尚、上述のように金属メッ
キ層２３は耐熱性支持基板２２に対して適度な接着性と
剥離性を示す必要があるが、例えば、耐熱性支持基板２
２として、充分に表面を研磨したＳＵＳ４３０ＢＡ材に
ニッケルメッキを施したものを使用した場合、耐熱性支
持基板２２は金属メッキ層２３に対して適度な接着性と
剥離性を有しているので特に問題がない。また、耐熱性
支持基板２２として、インバー合金を使用した場合に
は、これに金属メッキ層２３としてニッケルメッキを施
すと、両者は剥離できなくなる。この場合、予めインバ
ー合金の表面を不動態化処理することによって剥離可能
とすることができる。インバー合金の不動態化処理の一
例としては、エコノミークリーナ（ムラタ（株）製、燐
酸ソーダ１２重量％、珪酸ソーダ４１重量％、炭酸ソー
ダ４２．５重量％、アニオン活性剤４．５重量％）の５
０ｇ／ｌの水溶液中にインバー合金を浸漬して、１ｍＡ
／ｃｍ2 の電流密度で１０分間の処理を行うことが挙げ
られる。また、クエン酸水溶液による陽極酸化でも不動
態化処理が可能である。
属メッキ層２３の形成面側）が導電性であり、また３５
０℃程度での加熱においても形状および寸法が安定して
いるものであればよく、例えばガラス基板上にチタン、
クロム、ニッケル、タングステン、タンタル等の金属薄
膜をスパッタリング等により形成したもの、ＳＵＳ基
板、インバー合金（Ｎｉ／Ｆｅ＝３６／６４）基板等を
使用することができる。この耐熱性支持基板２２の厚み
は１〜３ｍｍ程度が好ましい。また、金属メッキ層２３
は上記の耐熱性支持基板２２に対して適度な接着性を示
し、かつ、剥離可能なものであり、ニッケル、銅、クロ
ム、亜鉛、スズ、鉄等、および、これらの合金等、耐熱
性支持基板２２の表面材料との関係から適宜選択するこ
とができる。このような金属メッキ層２３の厚みは１〜
１００μｍ程度が好ましい。尚、上述のように金属メッ
キ層２３は耐熱性支持基板２２に対して適度な接着性と
剥離性を示す必要があるが、例えば、耐熱性支持基板２
２として、充分に表面を研磨したＳＵＳ４３０ＢＡ材に
ニッケルメッキを施したものを使用した場合、耐熱性支
持基板２２は金属メッキ層２３に対して適度な接着性と
剥離性を有しているので特に問題がない。また、耐熱性
支持基板２２として、インバー合金を使用した場合に
は、これに金属メッキ層２３としてニッケルメッキを施
すと、両者は剥離できなくなる。この場合、予めインバ
ー合金の表面を不動態化処理することによって剥離可能
とすることができる。インバー合金の不動態化処理の一
例としては、エコノミークリーナ（ムラタ（株）製、燐
酸ソーダ１２重量％、珪酸ソーダ４１重量％、炭酸ソー
ダ４２．５重量％、アニオン活性剤４．５重量％）の５
０ｇ／ｌの水溶液中にインバー合金を浸漬して、１ｍＡ
／ｃｍ2 の電流密度で１０分間の処理を行うことが挙げ
られる。また、クエン酸水溶液による陽極酸化でも不動
態化処理が可能である。
【００４５】保護層２４は、後述するような金属メッキ
層２３の除去工程において電極層２５をエッチング液か
ら保護するための層であり、例えば、有機ガラス、塗布
−焼成法で形成するコーティングガラス、窒化ケイ素、
酸化ケイ素、ポリアミド、ポリイミド等により形成する
ことができ、厚みは１〜１０μｍ程度とすることができ
る。尚、金属メッキ層２３の除去工程において電極層２
５に悪影響がない場合には、保護層２４を形成しなくて
もよい。
層２３の除去工程において電極層２５をエッチング液か
ら保護するための層であり、例えば、有機ガラス、塗布
−焼成法で形成するコーティングガラス、窒化ケイ素、
酸化ケイ素、ポリアミド、ポリイミド等により形成する
ことができ、厚みは１〜１０μｍ程度とすることができ
る。尚、金属メッキ層２３の除去工程において電極層２
５に悪影響がない場合には、保護層２４を形成しなくて
もよい。
【００４６】上記のドレイン電極とソース電極用の電極
層２５の厚みは０．１〜１μｍ程度、コンタクト層２６
の厚みは０．０１〜０．１μｍ程度、半導体層２７の厚
みは０．１〜０．５μｍ程度、また、ゲート絶縁層２８
の厚みは０．０５〜０．２μｍ程度、ゲート電極用の電
極層２９の厚みは０．０５〜０．２μｍ程度とすること
ができる。
層２５の厚みは０．１〜１μｍ程度、コンタクト層２６
の厚みは０．０１〜０．１μｍ程度、半導体層２７の厚
みは０．１〜０．５μｍ程度、また、ゲート絶縁層２８
の厚みは０．０５〜０．２μｍ程度、ゲート電極用の電
極層２９の厚みは０．０５〜０．２μｍ程度とすること
ができる。
【００４７】本発明の薄膜トランジスタおよびアクティ
ブマトリックス基板の製造方法は、上記のような多層体
２１を作製した後、最上層のゲート電極用の電極層２９
をパターニングして所定のパターンでゲート電極層４ａ
を形成する（図４（Ｂ））。次に、上記の多層体２１の
ゲート電極層４ａ形成側を透明基板１２に透明接着層１
３を介して接着する（図４（Ｃ））。この透明接着層１
３の形成は、スピンナーコートあるいは印刷法等により
行うことができる。
ブマトリックス基板の製造方法は、上記のような多層体
２１を作製した後、最上層のゲート電極用の電極層２９
をパターニングして所定のパターンでゲート電極層４ａ
を形成する（図４（Ｂ））。次に、上記の多層体２１の
ゲート電極層４ａ形成側を透明基板１２に透明接着層１
３を介して接着する（図４（Ｃ））。この透明接着層１
３の形成は、スピンナーコートあるいは印刷法等により
行うことができる。
【００４８】これ以降の工程では高温加熱プロセスはな
いため、機械的剥離方法により耐熱性支持基板２２と金
属メッキ層２３の界面で剥離し、金属メッキ層２３をエ
ッチングにより除去し、さらに、保護層２４を除去し
て、ドレイン電極とソース電極用の電極層２５、コンタ
クト層２６、半導体層２７、ゲート絶縁層２８およびゲ
ート電極層４を透明基板１２上に転写する（図４
（Ｄ））。
いため、機械的剥離方法により耐熱性支持基板２２と金
属メッキ層２３の界面で剥離し、金属メッキ層２３をエ
ッチングにより除去し、さらに、保護層２４を除去し
て、ドレイン電極とソース電極用の電極層２５、コンタ
クト層２６、半導体層２７、ゲート絶縁層２８およびゲ
ート電極層４を透明基板１２上に転写する（図４
（Ｄ））。
【００４９】上記の金属メッキ層２３のエッチングによ
る除去は、例えば、金属メッキ層２３がニッケルである
ならば、塩化第２鉄水溶液を用いたウエットエッチング
により行うことができる。
る除去は、例えば、金属メッキ層２３がニッケルである
ならば、塩化第２鉄水溶液を用いたウエットエッチング
により行うことができる。
【００５０】次に、ドレイン電極とソース電極用の電極
層２５、コンタクト層２６、半導体層２７をパターニン
グしてアイランドとし、個々の薄膜トランジスタに対応
するコンタクト層７ａ、半導体層６ａを形成する（図５
（Ａ））。さらに、ドレイン電極とソース電極用の電極
層２５をパターニングしてソース電極層８ａとドレイン
電極層９ａとを形成し（図５（Ｂ））。その後、チャネ
ル部（ソース電極層８ａとドレイン電極層９ａが積層さ
れていない領域）のコンタクト層７ａを除去することに
より、ゲート電極４ａ、ゲート絶縁層５ａ（２８）、半
導体層６ａ、コンタクト層７ａ、ソース電極層８ａおよ
びドレイン電極層９ａの平坦な各層で構成された薄膜ト
ランジスタＴ１を作製する（図５（Ｃ））。次いで、ド
レイン電極層９ａに接続するように透明画素電極１４を
各薄膜トランジスタＴ１の間のゲート絶縁層５ａの所定
領域に形成してアクティブマトリックス基板１１を作製
する（図５（Ｄ））。
層２５、コンタクト層２６、半導体層２７をパターニン
グしてアイランドとし、個々の薄膜トランジスタに対応
するコンタクト層７ａ、半導体層６ａを形成する（図５
（Ａ））。さらに、ドレイン電極とソース電極用の電極
層２５をパターニングしてソース電極層８ａとドレイン
電極層９ａとを形成し（図５（Ｂ））。その後、チャネ
ル部（ソース電極層８ａとドレイン電極層９ａが積層さ
れていない領域）のコンタクト層７ａを除去することに
より、ゲート電極４ａ、ゲート絶縁層５ａ（２８）、半
導体層６ａ、コンタクト層７ａ、ソース電極層８ａおよ
びドレイン電極層９ａの平坦な各層で構成された薄膜ト
ランジスタＴ１を作製する（図５（Ｃ））。次いで、ド
レイン電極層９ａに接続するように透明画素電極１４を
各薄膜トランジスタＴ１の間のゲート絶縁層５ａの所定
領域に形成してアクティブマトリックス基板１１を作製
する（図５（Ｄ））。
【００５１】図３に示したアクティブマトリックス基板
１１は透過型であるため、画素電極は透明である必要が
あるが、反射型の場合には、画素電極は不透明であって
もよい。さらに、反射型の場合には、上述の製造方法の
ように画素電極を薄膜トランジスタの作製と別に形成す
るのではなく、薄膜トランジスタの作製と同時に形成し
てもよい。このような本発明のアクティブマトリックス
基板の製造方法を図６を参照して説明する。まず、上述
の製造方法と同様にして、ドレイン電極とソース電極用
の電極層２５、コンタクト層２６、半導体層２７、ゲー
ト絶縁層２８およびゲート電極層４を透明基板１２上に
転写（図４（Ｄ））した後、ドレイン電極とソース電極
用の電極層２５、コンタクト層２６、半導体層２７をパ
ターニングしてアイランドとし、個々の薄膜トランジス
タと画素の組み合わせに対応するコンタクト層７ａ、半
導体層６ａを形成する（図６（Ａ））。次に、ドレイン
電極とソース電極用の電極層２５をパターニングしてソ
ース電極層８ａとドレイン電極層９ａとを形成するが
（図６（Ｂ））、この際、ドレイン電極層９ａは画素電
極も兼ねるようなパターンとする。その後、チャネル部
（ソース電極層８ａとドレイン電極層９ａが積層されて
いない領域）のコンタクト層７ａを除去することによ
り、ゲート電極４ａ、ゲート絶縁層５ａ（２８）、半導
体層６ａ、コンタクト層７ａ、ソース電極層８ａおよび
ドレイン電極層９ａの平坦な各層で構成された薄膜トラ
ンジスタＴ１を作製すると同時に、ドレイン電極層９ａ
と一体の画素電極１４を備えたアクティブマトリックス
基板１１が作製される（図６（Ｃ））。
１１は透過型であるため、画素電極は透明である必要が
あるが、反射型の場合には、画素電極は不透明であって
もよい。さらに、反射型の場合には、上述の製造方法の
ように画素電極を薄膜トランジスタの作製と別に形成す
るのではなく、薄膜トランジスタの作製と同時に形成し
てもよい。このような本発明のアクティブマトリックス
基板の製造方法を図６を参照して説明する。まず、上述
の製造方法と同様にして、ドレイン電極とソース電極用
の電極層２５、コンタクト層２６、半導体層２７、ゲー
ト絶縁層２８およびゲート電極層４を透明基板１２上に
転写（図４（Ｄ））した後、ドレイン電極とソース電極
用の電極層２５、コンタクト層２６、半導体層２７をパ
ターニングしてアイランドとし、個々の薄膜トランジス
タと画素の組み合わせに対応するコンタクト層７ａ、半
導体層６ａを形成する（図６（Ａ））。次に、ドレイン
電極とソース電極用の電極層２５をパターニングしてソ
ース電極層８ａとドレイン電極層９ａとを形成するが
（図６（Ｂ））、この際、ドレイン電極層９ａは画素電
極も兼ねるようなパターンとする。その後、チャネル部
（ソース電極層８ａとドレイン電極層９ａが積層されて
いない領域）のコンタクト層７ａを除去することによ
り、ゲート電極４ａ、ゲート絶縁層５ａ（２８）、半導
体層６ａ、コンタクト層７ａ、ソース電極層８ａおよび
ドレイン電極層９ａの平坦な各層で構成された薄膜トラ
ンジスタＴ１を作製すると同時に、ドレイン電極層９ａ
と一体の画素電極１４を備えたアクティブマトリックス
基板１１が作製される（図６（Ｃ））。
【００５２】図７は、本発明の薄膜トランジスタおよび
その薄膜トランジスタをマトリックス状に備えたアクテ
ィブマトリックス基板の第２の実施例を示す概略断面図
である。このアクティブマトリックス基板の構造は、基
本的に図２示される構造と同等である。図７おいて、ア
クティブマトリックス基板３１は、透明基板３２と、透
明基板３２上に形成された透明接着層３３を介してマト
リックス状に形成された複数の薄膜トランジスタＴ２
と、この薄膜トランジスタＴ２のドレイン電極層９ｂに
接続するようにマトリックス状に形成された複数の透明
画素電極３４とを備えている。薄膜トランジスタＴ２
は、透明接着層３３の表面に平坦に形成されたゲート電
極層４ｂ、透明接着層３３上に形成されたゲート絶縁層
５ｂ、このゲート絶縁層５ｂ上に所定のパターンで形成
された半導体層６ｂとコンタクト層７ｂ、このコンタク
ト層７ｂを介して半導体層６ｂにそれぞれ接続するよう
に形成されたソース電極層８ｂおよびドレイン電極層９
ｂとで構成されている。そして、ゲート絶縁層５ｂ、半
導体層６ｂ、コンタクト層７ｂは、いずれの層も段差の
ない平坦な形状である。また、透明画素電極３４は、各
薄膜トランジスタＴ２の間のゲート絶縁層５ｂ上の所定
領域に形成されている。
その薄膜トランジスタをマトリックス状に備えたアクテ
ィブマトリックス基板の第２の実施例を示す概略断面図
である。このアクティブマトリックス基板の構造は、基
本的に図２示される構造と同等である。図７おいて、ア
クティブマトリックス基板３１は、透明基板３２と、透
明基板３２上に形成された透明接着層３３を介してマト
リックス状に形成された複数の薄膜トランジスタＴ２
と、この薄膜トランジスタＴ２のドレイン電極層９ｂに
接続するようにマトリックス状に形成された複数の透明
画素電極３４とを備えている。薄膜トランジスタＴ２
は、透明接着層３３の表面に平坦に形成されたゲート電
極層４ｂ、透明接着層３３上に形成されたゲート絶縁層
５ｂ、このゲート絶縁層５ｂ上に所定のパターンで形成
された半導体層６ｂとコンタクト層７ｂ、このコンタク
ト層７ｂを介して半導体層６ｂにそれぞれ接続するよう
に形成されたソース電極層８ｂおよびドレイン電極層９
ｂとで構成されている。そして、ゲート絶縁層５ｂ、半
導体層６ｂ、コンタクト層７ｂは、いずれの層も段差の
ない平坦な形状である。また、透明画素電極３４は、各
薄膜トランジスタＴ２の間のゲート絶縁層５ｂ上の所定
領域に形成されている。
【００５３】上記のアクティブマトリックス基板３１を
構成する透明基板３２、透明接着層３３および透明画素
電極３４は、上述のアクティブマトリックス基板１１の
透明基板１２、透明接着層１３および透明画素電極１４
と同様の材料により形成することができる。また、薄膜
トランジスタＴ２を構成する各層は、上述の薄膜トラン
ジスタＴ１を構成する層と同様の材料により形成するこ
とができる。
構成する透明基板３２、透明接着層３３および透明画素
電極３４は、上述のアクティブマトリックス基板１１の
透明基板１２、透明接着層１３および透明画素電極１４
と同様の材料により形成することができる。また、薄膜
トランジスタＴ２を構成する各層は、上述の薄膜トラン
ジスタＴ１を構成する層と同様の材料により形成するこ
とができる。
【００５４】次に、図７に示されるような本発明の薄膜
トランジスタＴ２およびアクティブマトリックス基板３
１の製造方法を図８および図９を参照して説明する。ま
ず、耐熱性支持基板４２上に金属メッキ層４３を剥離可
能に形成し、この金属メッキ層４３上にコンタクト層４
６、半導体層４７、ゲート絶縁層４８およびゲート電極
用の電極層４９をこの順序で連続成膜して多層体４１を
作製する（図８（Ａ））。この多層体４１は、ドレイン
電極とソース電極用の電極層が形成されていない他は上
述の多層体２１と同様にして作製できるので、詳しい説
明は省略する。また、多層体４１の作製段階における高
温処理（２００〜３５０℃程度）で耐熱性支持基板４２
によって積層体４１に変形が生じることが防止される点
も同様であり、積層体４１の作製は、従来のガラス基板
で確立されている能動素子の製造プロセス技術および設
備をそのまま使用して行うことができる。
トランジスタＴ２およびアクティブマトリックス基板３
１の製造方法を図８および図９を参照して説明する。ま
ず、耐熱性支持基板４２上に金属メッキ層４３を剥離可
能に形成し、この金属メッキ層４３上にコンタクト層４
６、半導体層４７、ゲート絶縁層４８およびゲート電極
用の電極層４９をこの順序で連続成膜して多層体４１を
作製する（図８（Ａ））。この多層体４１は、ドレイン
電極とソース電極用の電極層が形成されていない他は上
述の多層体２１と同様にして作製できるので、詳しい説
明は省略する。また、多層体４１の作製段階における高
温処理（２００〜３５０℃程度）で耐熱性支持基板４２
によって積層体４１に変形が生じることが防止される点
も同様であり、積層体４１の作製は、従来のガラス基板
で確立されている能動素子の製造プロセス技術および設
備をそのまま使用して行うことができる。
【００５５】次に、多層体４１の最上層のゲート電極用
の電極層４９をパターニングして所定のパターンでゲー
ト電極層４ｂを形成する（図８（Ｂ））。次に、上記の
多層体４１のゲート電極層４ｂ形成側を透明基板３２に
透明接着層３３を介して接着する（図８（Ｃ））。この
透明接着層３３の形成は、スピンナーコートあるいは印
刷法等により行うことができる。
の電極層４９をパターニングして所定のパターンでゲー
ト電極層４ｂを形成する（図８（Ｂ））。次に、上記の
多層体４１のゲート電極層４ｂ形成側を透明基板３２に
透明接着層３３を介して接着する（図８（Ｃ））。この
透明接着層３３の形成は、スピンナーコートあるいは印
刷法等により行うことができる。
【００５６】これ以降の工程では高温加熱プロセスはな
いため、機械的剥離方法により耐熱性支持基板４２と金
属メッキ層４３の界面で剥離し、金属メッキ層４３をエ
ッチングにより除去し、さらに、コンタクト層４６、半
導体層４７、ゲート絶縁層４８およびゲート電極層４ｂ
を透明基板３２上に転写する（図８（Ｄ））。
いため、機械的剥離方法により耐熱性支持基板４２と金
属メッキ層４３の界面で剥離し、金属メッキ層４３をエ
ッチングにより除去し、さらに、コンタクト層４６、半
導体層４７、ゲート絶縁層４８およびゲート電極層４ｂ
を透明基板３２上に転写する（図８（Ｄ））。
【００５７】上記の金属メッキ層４３のエッチングによ
る除去は、上述の金属メッキ層２３の除去と同様に行う
ことができる。
る除去は、上述の金属メッキ層２３の除去と同様に行う
ことができる。
【００５８】次に、コンタクト層４６、半導体層４７を
パターニングしてアイランドとし、個々の薄膜トランジ
スタに対応するコンタクト層７ｂ、半導体層６ｂを形成
する（図９（Ａ））。その後、ソース電極層８ｂとドレ
イン電極層９ｂをスパッタリング等の成膜手段により所
定のパターンで形成し（図９（Ｂ））、次いで、コンタ
クト層７ｂの一部を除去して、ゲート電極４ｂ、ゲート
絶縁層５ｂ（４８）、半導体層６ｂ、コンタクト層７
ｂ、ソース電極層８ｂおよびドレイン電極層９ｂで構成
された薄膜トランジスタＴ２を作製する（図９
（Ｃ））。この薄膜トランジスタＴ２では、ゲート電極
４ｂ、ゲート絶縁層５ｂ（４８）、半導体層６ｂ、コン
タクト層７ｂが平坦な層であり、従来の薄膜トランジス
タの段差部分でのステップカバーレッジは問題とはなら
ない。但し、ソース電極層８ｂとドレイン電極層９ｂ
は、半導体層６ｂとコンタクト層７ｂが形成された段差
部分にスパッタリング等の手段により形成されるため、
上記のアクティブマトリックス基板１１に比べて断線が
発生する危険性があるが、仮に断線が生じても１個の薄
膜トランジスタのみが不良となるだけで、従来のアクテ
ィブマトリックス基板のようにマトリックス状に配列さ
れた薄膜トランジスタの列単位あるいは行単位で制御不
能となることはない。
パターニングしてアイランドとし、個々の薄膜トランジ
スタに対応するコンタクト層７ｂ、半導体層６ｂを形成
する（図９（Ａ））。その後、ソース電極層８ｂとドレ
イン電極層９ｂをスパッタリング等の成膜手段により所
定のパターンで形成し（図９（Ｂ））、次いで、コンタ
クト層７ｂの一部を除去して、ゲート電極４ｂ、ゲート
絶縁層５ｂ（４８）、半導体層６ｂ、コンタクト層７
ｂ、ソース電極層８ｂおよびドレイン電極層９ｂで構成
された薄膜トランジスタＴ２を作製する（図９
（Ｃ））。この薄膜トランジスタＴ２では、ゲート電極
４ｂ、ゲート絶縁層５ｂ（４８）、半導体層６ｂ、コン
タクト層７ｂが平坦な層であり、従来の薄膜トランジス
タの段差部分でのステップカバーレッジは問題とはなら
ない。但し、ソース電極層８ｂとドレイン電極層９ｂ
は、半導体層６ｂとコンタクト層７ｂが形成された段差
部分にスパッタリング等の手段により形成されるため、
上記のアクティブマトリックス基板１１に比べて断線が
発生する危険性があるが、仮に断線が生じても１個の薄
膜トランジスタのみが不良となるだけで、従来のアクテ
ィブマトリックス基板のようにマトリックス状に配列さ
れた薄膜トランジスタの列単位あるいは行単位で制御不
能となることはない。
【００５９】次いで、ドレイン電極層９ｂに接続するよ
うに透明画素電極３４を各薄膜トランジスタＴ２の間の
ゲート絶縁層５ｂ上の所定領域に形成してアクティブマ
トリックス基板３１を作製する（図９（Ｄ））。
うに透明画素電極３４を各薄膜トランジスタＴ２の間の
ゲート絶縁層５ｂ上の所定領域に形成してアクティブマ
トリックス基板３１を作製する（図９（Ｄ））。
【００６０】尚、図７に示したアクティブマトリックス
基板３１は透過型であるため、画素電極は透明である必
要があるが、反射型の場合には、画素電極は不透明であ
ってもよい。さらに、反射型の場合には、上述の製造方
法におけるスパッタリング等によるドレイン電極層９ｂ
の形成時（図９（Ｂ））において、ドレイン電極層９ｂ
と同時に画素電極も一体的に形成してもよい。
基板３１は透過型であるため、画素電極は透明である必
要があるが、反射型の場合には、画素電極は不透明であ
ってもよい。さらに、反射型の場合には、上述の製造方
法におけるスパッタリング等によるドレイン電極層９ｂ
の形成時（図９（Ｂ））において、ドレイン電極層９ｂ
と同時に画素電極も一体的に形成してもよい。
【００６１】図１０は本発明の薄膜トランジスタおよび
その薄膜トランジスタをマトリックス状に備えたアクテ
ィブマトリックス基板の第３の実施例を示す概略断面図
である。このアクティブマトリックス基板の構造は、基
本的に図２示される構造と同等である。図１０におい
て、アクティブマトリックス基板５１は、透明基板５２
と、透明基板５２上に形成された透明接着層５３を介し
てマトリックス状に形成された複数の薄膜トランジスタ
Ｔ３と、この薄膜トランジスタＴ３のドレイン電極層９
ｃに接続するようにマトリックス状に形成された複数の
透明画素電極５４とを備えている。薄膜トランジスタＴ
３は、平坦な層として所定のパターンでゲート電極層４
ｃ、ゲート絶縁層５ｃ、半導体層６ｃ、コンタクト層７
ｃ、ソース電極層８ｃおよびドレイン電極層９ｃが積層
されてなる積層部が、透明接着層５３の表面側にゲート
電極層４ｃのみが突出するように平坦に設けられて構成
されている。また、透明画素電極５４は、透明接着層５
３の表面であって各薄膜トランジスタＴ３の間の所定領
域に形成されている。
その薄膜トランジスタをマトリックス状に備えたアクテ
ィブマトリックス基板の第３の実施例を示す概略断面図
である。このアクティブマトリックス基板の構造は、基
本的に図２示される構造と同等である。図１０におい
て、アクティブマトリックス基板５１は、透明基板５２
と、透明基板５２上に形成された透明接着層５３を介し
てマトリックス状に形成された複数の薄膜トランジスタ
Ｔ３と、この薄膜トランジスタＴ３のドレイン電極層９
ｃに接続するようにマトリックス状に形成された複数の
透明画素電極５４とを備えている。薄膜トランジスタＴ
３は、平坦な層として所定のパターンでゲート電極層４
ｃ、ゲート絶縁層５ｃ、半導体層６ｃ、コンタクト層７
ｃ、ソース電極層８ｃおよびドレイン電極層９ｃが積層
されてなる積層部が、透明接着層５３の表面側にゲート
電極層４ｃのみが突出するように平坦に設けられて構成
されている。また、透明画素電極５４は、透明接着層５
３の表面であって各薄膜トランジスタＴ３の間の所定領
域に形成されている。
【００６２】上記のアクティブマトリックス基板５１を
構成する透明基板５２、透明接着層５３および透明画素
電極５４は、上述のアクティブマトリックス基板１１の
透明基板１２、透明接着層１３および透明画素電極１４
と同様の材料により形成することができる。また、薄膜
トランジスタＴ３を構成する各層は、上述の薄膜トラン
ジスタＴ１の構成層と同様の材料により形成することが
できる。
構成する透明基板５２、透明接着層５３および透明画素
電極５４は、上述のアクティブマトリックス基板１１の
透明基板１２、透明接着層１３および透明画素電極１４
と同様の材料により形成することができる。また、薄膜
トランジスタＴ３を構成する各層は、上述の薄膜トラン
ジスタＴ１の構成層と同様の材料により形成することが
できる。
【００６３】次に、図１０に示されるような本発明の薄
膜トランジスタＴ３およびアクティブマトリックス基板
５１の製造方法を図１２および図１３を参照して説明す
る。まず、耐熱性支持基板６２上に金属メッキ層６３を
剥離可能に形成し、この金属メッキ層６３上に保護層６
４を介してゲート電極用の電極層６９、ゲート絶縁層６
８、半導体層６７、コンタクト層６６およびドレイン電
極とソース電極用の電極層６５をこの順序で連続成膜し
て多層体６１を作製する（図１２（Ａ））。この多層体
６１は、積層順序が異なるだけで上述の多層体２１と同
様にして作製できるので、詳しい説明は省略する。ま
た、多層体６１の作製段階における高温処理（２００〜
３５０℃程度）で耐熱性支持基板６２によって積層体６
１に変形が生じることが防止される点も同様であり、積
層体６１の作製は、従来のガラス基板で確立されている
能動素子の製造プロセス技術および設備をそのまま使用
して行うことができる。
膜トランジスタＴ３およびアクティブマトリックス基板
５１の製造方法を図１２および図１３を参照して説明す
る。まず、耐熱性支持基板６２上に金属メッキ層６３を
剥離可能に形成し、この金属メッキ層６３上に保護層６
４を介してゲート電極用の電極層６９、ゲート絶縁層６
８、半導体層６７、コンタクト層６６およびドレイン電
極とソース電極用の電極層６５をこの順序で連続成膜し
て多層体６１を作製する（図１２（Ａ））。この多層体
６１は、積層順序が異なるだけで上述の多層体２１と同
様にして作製できるので、詳しい説明は省略する。ま
た、多層体６１の作製段階における高温処理（２００〜
３５０℃程度）で耐熱性支持基板６２によって積層体６
１に変形が生じることが防止される点も同様であり、積
層体６１の作製は、従来のガラス基板で確立されている
能動素子の製造プロセス技術および設備をそのまま使用
して行うことができる。
【００６４】上述の薄膜トランジスタおよびアクティブ
マトリックス基板の製造方法の２つの実施例では、多層
体２１、４１の各層の加工を透明基板に転写後に行う
が、本実施例では、透明基板への転写前に多層体６１に
対して加工を行う。すなわち、まず、ドレイン電極とソ
ース電極用の電極層６５、コンタクト層６６、半導体層
６７およびゲート絶縁層６８をパターニングしてアイラ
ンドとし、個々の薄膜トランジスタに対応するコンタク
ト層７ｃ、半導体層６ｃ、ゲート絶縁層５ｃを形成する
（図１２（Ｂ））。その後、ドレイン電極とソース電極
用の電極層６５をパターニングしてソース電極層８ｃと
ドレイン電極層９ｃとを形成する（図１２（Ｃ））。次
に、チャネル部（ソース電極層８ｃとドレイン電極層９
ｃが積層されていない領域）のコンタクト層７ｃを領域
を除去し、各ドレイン電極層９ｃに接続するように透明
画素電極５４を各薄膜トランジスタＴ３の間のゲート電
極用の電極層６９上の所定領域に形成する（図１３
（Ａ））。
マトリックス基板の製造方法の２つの実施例では、多層
体２１、４１の各層の加工を透明基板に転写後に行う
が、本実施例では、透明基板への転写前に多層体６１に
対して加工を行う。すなわち、まず、ドレイン電極とソ
ース電極用の電極層６５、コンタクト層６６、半導体層
６７およびゲート絶縁層６８をパターニングしてアイラ
ンドとし、個々の薄膜トランジスタに対応するコンタク
ト層７ｃ、半導体層６ｃ、ゲート絶縁層５ｃを形成する
（図１２（Ｂ））。その後、ドレイン電極とソース電極
用の電極層６５をパターニングしてソース電極層８ｃと
ドレイン電極層９ｃとを形成する（図１２（Ｃ））。次
に、チャネル部（ソース電極層８ｃとドレイン電極層９
ｃが積層されていない領域）のコンタクト層７ｃを領域
を除去し、各ドレイン電極層９ｃに接続するように透明
画素電極５４を各薄膜トランジスタＴ３の間のゲート電
極用の電極層６９上の所定領域に形成する（図１３
（Ａ））。
【００６５】次に、多層体６１のソース電極層８ｃおよ
びドレイン電極層９ｃ形成側を透明基板５２に透明接着
層５３を介して接着する（図１３（Ｂ））。この透明接
着層５３の形成は、スピンナーコートあるいは印刷法等
により行うことができる。
びドレイン電極層９ｃ形成側を透明基板５２に透明接着
層５３を介して接着する（図１３（Ｂ））。この透明接
着層５３の形成は、スピンナーコートあるいは印刷法等
により行うことができる。
【００６６】これ以降の工程では高温加熱プロセスはな
いため、機械的剥離方法により耐熱性支持基板６２と金
属メッキ層６３の界面で剥離し、金属メッキ層６３をエ
ッチングにより除去し、さらに、保護層６４を除去し
て、ゲート電極用の電極層６９、ゲート絶縁層５ｃ、半
導体層６ｃ、コンタクト層７ｃ、ソース電極層８ｃ、ド
レイン電極層９ｃおよび透明画素電極５４を透明基板５
２上に転写する（図１３（Ｃ））。その後、ゲート電極
用の電極層６９を画素領域に残存しないように所定のパ
ターンでパターニングしてゲート電極層４ｃを形成する
ことにより、ゲート電極４ｃ、ゲート絶縁層５ｃ、半導
体層６ｃ、コンタクト層７ｃ、ドレイン電極層８ｃおよ
びソース電極層９ｃの平坦な各層で構成された薄膜トラ
ンジスタＴ３を備えた透過型のアクティブマトリックス
基板５１（図１０）を作製する。
いため、機械的剥離方法により耐熱性支持基板６２と金
属メッキ層６３の界面で剥離し、金属メッキ層６３をエ
ッチングにより除去し、さらに、保護層６４を除去し
て、ゲート電極用の電極層６９、ゲート絶縁層５ｃ、半
導体層６ｃ、コンタクト層７ｃ、ソース電極層８ｃ、ド
レイン電極層９ｃおよび透明画素電極５４を透明基板５
２上に転写する（図１３（Ｃ））。その後、ゲート電極
用の電極層６９を画素領域に残存しないように所定のパ
ターンでパターニングしてゲート電極層４ｃを形成する
ことにより、ゲート電極４ｃ、ゲート絶縁層５ｃ、半導
体層６ｃ、コンタクト層７ｃ、ドレイン電極層８ｃおよ
びソース電極層９ｃの平坦な各層で構成された薄膜トラ
ンジスタＴ３を備えた透過型のアクティブマトリックス
基板５１（図１０）を作製する。
【００６７】このアクティブマトリックス基板５１で
は、薄膜トランジスタＴ３を構成するゲート電極４ｃ、
ゲート絶縁層５ｃ、半導体層６ｃ、コンタクト層７ｃ、
ソース電極層８ｃおよびドレイン電極層９ｃが上記のよ
うに平坦な層であり、従来の薄膜トランジスタの段差部
分でのステップカバーレッジは問題とはならない。
は、薄膜トランジスタＴ３を構成するゲート電極４ｃ、
ゲート絶縁層５ｃ、半導体層６ｃ、コンタクト層７ｃ、
ソース電極層８ｃおよびドレイン電極層９ｃが上記のよ
うに平坦な層であり、従来の薄膜トランジスタの段差部
分でのステップカバーレッジは問題とはならない。
【００６８】尚、図１０に示したアクティブマトリック
ス基板５１は透過型であるため、画素電極は透明である
必要があるが、反射型の場合には、画素電極は不透明で
あってもよい。さらに、反射型の場合には、上述の製造
方法におけるゲート電極用の電極層６９のパターニング
において、ゲート電極層４ｃを形成するように電極層６
９を除去し、図１１に示されるように画素領域上に電極
層６９を残存させたアクティブマトリックス基板５１と
することもできる。
ス基板５１は透過型であるため、画素電極は透明である
必要があるが、反射型の場合には、画素電極は不透明で
あってもよい。さらに、反射型の場合には、上述の製造
方法におけるゲート電極用の電極層６９のパターニング
において、ゲート電極層４ｃを形成するように電極層６
９を除去し、図１１に示されるように画素領域上に電極
層６９を残存させたアクティブマトリックス基板５１と
することもできる。
【００６９】図１４は本発明の薄膜トランジスタおよび
その薄膜トランジスタをマトリックス状に備えたアクテ
ィブマトリックス基板の第４の実施例を示す概略断面図
である。このアクティブマトリックス基板の構造は、基
本的に図２示される構造と同等である。図１４におい
て、アクティブマトリックス基板７１は、透明基板７２
と、透明基板７２上に形成された透明接着層７３を介し
てマトリックス状に形成された複数の薄膜トランジスタ
Ｔ４と、この薄膜トランジスタＴ４のドレイン電極層９
ｄに接続するようにマトリックス状に形成された複数の
透明画素電極７４とを備えている。薄膜トランジスタＴ
４は、平坦な層として所定のパターンでゲート電極層４
ｄ、ゲート絶縁層５ｄ、半導体層６ｄ、コンタクト層７
ｄが積層され、さらに、コンタクト層７ｄを介して半導
体層６ｄに接続するようにソース電極層８ｄおよびドレ
イン電極層９ｄが積層されてなる積層部が、透明接着層
７３の表面側にゲート電極層４ｄのみが突出するように
平坦に設けられて構成されている。また、透明画素電極
７４は、透明接着層７３の表面であって各薄膜トランジ
スタＴ４の間の所定領域に形成されている。
その薄膜トランジスタをマトリックス状に備えたアクテ
ィブマトリックス基板の第４の実施例を示す概略断面図
である。このアクティブマトリックス基板の構造は、基
本的に図２示される構造と同等である。図１４におい
て、アクティブマトリックス基板７１は、透明基板７２
と、透明基板７２上に形成された透明接着層７３を介し
てマトリックス状に形成された複数の薄膜トランジスタ
Ｔ４と、この薄膜トランジスタＴ４のドレイン電極層９
ｄに接続するようにマトリックス状に形成された複数の
透明画素電極７４とを備えている。薄膜トランジスタＴ
４は、平坦な層として所定のパターンでゲート電極層４
ｄ、ゲート絶縁層５ｄ、半導体層６ｄ、コンタクト層７
ｄが積層され、さらに、コンタクト層７ｄを介して半導
体層６ｄに接続するようにソース電極層８ｄおよびドレ
イン電極層９ｄが積層されてなる積層部が、透明接着層
７３の表面側にゲート電極層４ｄのみが突出するように
平坦に設けられて構成されている。また、透明画素電極
７４は、透明接着層７３の表面であって各薄膜トランジ
スタＴ４の間の所定領域に形成されている。
【００７０】上記のアクティブマトリックス基板７１を
構成する透明基板７２、透明接着層７３および透明画素
電極７４は、上述のアクティブマトリックス基板１１の
透明基板１２、透明接着層１３および透明画素電極１４
と同様の材料により形成することができる。また、薄膜
トランジスタＴ４を構成する各層は、上述の薄膜トラン
ジスタＴ１を構成する層と同様の材料により形成するこ
とができる。
構成する透明基板７２、透明接着層７３および透明画素
電極７４は、上述のアクティブマトリックス基板１１の
透明基板１２、透明接着層１３および透明画素電極１４
と同様の材料により形成することができる。また、薄膜
トランジスタＴ４を構成する各層は、上述の薄膜トラン
ジスタＴ１を構成する層と同様の材料により形成するこ
とができる。
【００７１】次に、図１４に示されるような本発明の薄
膜トランジスタＴ４およびアクティブマトリックス基板
７１の製造方法を図１５および図１６を参照して説明す
る。まず、耐熱性支持基板８２上に金属メッキ層８３を
剥離可能に形成し、この金属メッキ層８３上に保護層８
４を介してゲート電極用の電極層８９、ゲート絶縁層８
８、半導体層８７およびコンタクト層８６をこの順序で
連続成膜して多層体８１を作製する（図１５（Ａ））。
この多層体８１は、ドレイン電極とソース電極用の電極
層が形成されていない他は上述の多層体６１と同様にし
て作製できるので、詳しい説明は省略する。また、多層
体８１の作製段階における高温処理（２００〜３５０℃
程度）で耐熱性支持基板８２によって積層体８１に変形
が生じることが防止される点も同様であり、積層体８１
の作製は、従来のガラス基板で確立されている能動素子
の製造プロセス技術および設備をそのまま使用して行う
ことができる。
膜トランジスタＴ４およびアクティブマトリックス基板
７１の製造方法を図１５および図１６を参照して説明す
る。まず、耐熱性支持基板８２上に金属メッキ層８３を
剥離可能に形成し、この金属メッキ層８３上に保護層８
４を介してゲート電極用の電極層８９、ゲート絶縁層８
８、半導体層８７およびコンタクト層８６をこの順序で
連続成膜して多層体８１を作製する（図１５（Ａ））。
この多層体８１は、ドレイン電極とソース電極用の電極
層が形成されていない他は上述の多層体６１と同様にし
て作製できるので、詳しい説明は省略する。また、多層
体８１の作製段階における高温処理（２００〜３５０℃
程度）で耐熱性支持基板８２によって積層体８１に変形
が生じることが防止される点も同様であり、積層体８１
の作製は、従来のガラス基板で確立されている能動素子
の製造プロセス技術および設備をそのまま使用して行う
ことができる。
【００７２】上述の多層体６１と同様に、本実施例でも
透明基板への転写前に多層体８１に対して加工を行う。
すなわち、まず、コンタクト層８６、半導体層８７とゲ
ート絶縁層８８をパターニングしてアイランドとし、個
々の薄膜トランジスタに対応する半導体層６ｄとゲート
絶縁層５ｄを形成する（図１５（Ｂ））。その後、コン
タクト層８６に接続するように金属導電体からなるソー
ス電極層８ｄとドレイン電極層９ｄをスパッタリング等
の成膜手段により所定のパターンで形成する（図１５
（Ｃ））。
透明基板への転写前に多層体８１に対して加工を行う。
すなわち、まず、コンタクト層８６、半導体層８７とゲ
ート絶縁層８８をパターニングしてアイランドとし、個
々の薄膜トランジスタに対応する半導体層６ｄとゲート
絶縁層５ｄを形成する（図１５（Ｂ））。その後、コン
タクト層８６に接続するように金属導電体からなるソー
ス電極層８ｄとドレイン電極層９ｄをスパッタリング等
の成膜手段により所定のパターンで形成する（図１５
（Ｃ））。
【００７３】次に、チャネル部（ソース電極層８ｄとド
レイン電極層９ｄが積層されていない領域）のコンタク
ト層７ｄを領域を除去し、各ドレイン電極層９ｄに接続
するように透明画素電極７４を各薄膜トランジスタＴ４
の間のゲート電極用の電極層８９上の所定領域に形成す
る（図１６（Ａ））。
レイン電極層９ｄが積層されていない領域）のコンタク
ト層７ｄを領域を除去し、各ドレイン電極層９ｄに接続
するように透明画素電極７４を各薄膜トランジスタＴ４
の間のゲート電極用の電極層８９上の所定領域に形成す
る（図１６（Ａ））。
【００７４】次に、多層体８１のソース電極層８ｄおよ
びドレイン電極層９ｄ形成側を透明基板７２に透明接着
層７３を介して接着する（図１６（Ｂ））。この透明接
着層７３の形成は、スピンナーコートあるいは印刷法等
により行うことができる。
びドレイン電極層９ｄ形成側を透明基板７２に透明接着
層７３を介して接着する（図１６（Ｂ））。この透明接
着層７３の形成は、スピンナーコートあるいは印刷法等
により行うことができる。
【００７５】これ以降の工程では高温加熱プロセスはな
いため、機械的剥離方法により耐熱性支持基板８２と金
属メッキ層８３の界面で剥離し、金属メッキ層８３をエ
ッチングにより除去し、さらに、保護層８４を除去し
て、ゲート電極用の電極層８９、ゲート絶縁層５ｄ、半
導体層６ｄ、コンタクト層７ｄ、ソース電極層８ｄ、ド
レイン電極層９ｄおよび透明画素電極７４を透明基板７
２上に転写する（図１６（Ｃ））。その後、ゲート電極
用の電極層８９を画素領域に残存しないように所定のパ
ターンでパターニングしてゲート電極層４ｄを形成する
ことにより、ゲート電極４ｄ、ゲート絶縁層５ｄ、半導
体層６ｄ、コンタクト層７ｄ、ドレイン電極層８ｄおよ
びソース電極層９ｄの各層で構成された薄膜トランジス
タＴ４を備えた透過型のアクティブマトリックス基板７
１（図１４）を作製する。
いため、機械的剥離方法により耐熱性支持基板８２と金
属メッキ層８３の界面で剥離し、金属メッキ層８３をエ
ッチングにより除去し、さらに、保護層８４を除去し
て、ゲート電極用の電極層８９、ゲート絶縁層５ｄ、半
導体層６ｄ、コンタクト層７ｄ、ソース電極層８ｄ、ド
レイン電極層９ｄおよび透明画素電極７４を透明基板７
２上に転写する（図１６（Ｃ））。その後、ゲート電極
用の電極層８９を画素領域に残存しないように所定のパ
ターンでパターニングしてゲート電極層４ｄを形成する
ことにより、ゲート電極４ｄ、ゲート絶縁層５ｄ、半導
体層６ｄ、コンタクト層７ｄ、ドレイン電極層８ｄおよ
びソース電極層９ｄの各層で構成された薄膜トランジス
タＴ４を備えた透過型のアクティブマトリックス基板７
１（図１４）を作製する。
【００７６】このアクティブマトリックス基板７１で
は、薄膜トランジスタＴ４を構成するゲート電極４ｄ、
ゲート絶縁層５ｄ、半導体層６ｄ、コンタクト層７ｄが
平坦な層であり、従来の薄膜トランジスタの段差部分で
のステップカバーレッジは問題とはならない。但し、ソ
ース電極層８ｄとドレイン電極層９ｄは、半導体層６ｄ
とコンタクト層７ｄが形成された段差部分にスパッタリ
ング等の成膜手段により形成されるため、上記のアクテ
ィブマトリックス基板５１に比べて断線発生の危険性が
あるが、仮に断線が生じても１個の薄膜トランジスタの
みが不良となるだけで、従来のアクティブマトリックス
基板のようにマトリックス状に配列された薄膜トランジ
スタの列単位あるいは行単位で制御不能となることはな
い。
は、薄膜トランジスタＴ４を構成するゲート電極４ｄ、
ゲート絶縁層５ｄ、半導体層６ｄ、コンタクト層７ｄが
平坦な層であり、従来の薄膜トランジスタの段差部分で
のステップカバーレッジは問題とはならない。但し、ソ
ース電極層８ｄとドレイン電極層９ｄは、半導体層６ｄ
とコンタクト層７ｄが形成された段差部分にスパッタリ
ング等の成膜手段により形成されるため、上記のアクテ
ィブマトリックス基板５１に比べて断線発生の危険性が
あるが、仮に断線が生じても１個の薄膜トランジスタの
みが不良となるだけで、従来のアクティブマトリックス
基板のようにマトリックス状に配列された薄膜トランジ
スタの列単位あるいは行単位で制御不能となることはな
い。
【００７７】尚、上述の製造方法における透明画素電極
７４の形成工程（図１６（Ａ））での透明画素電極形成
を省略し、ゲート電極用の電極層８９のパターニング後
に透明画素電極７４を形成して、透過型のアクティブマ
トリックス基板（図１７参照）とすることもできる。
７４の形成工程（図１６（Ａ））での透明画素電極形成
を省略し、ゲート電極用の電極層８９のパターニング後
に透明画素電極７４を形成して、透過型のアクティブマ
トリックス基板（図１７参照）とすることもできる。
【００７８】図１８は、液晶ディスプレイに使用できる
アクティブマトリックス基板の一部の構造を示す平面図
である。図１８において、アクティブマトリックス９１
は、図の左右方向Ａに伸びるように等間隔で配置されて
いるゲート電極層４ｅと、このゲート電極層４ｅと立体
的に交差して図の上下方向Ｂに伸びるように等間隔で配
置されているソース電極層８ｅとを有し、ゲート電極層
４ｅとソース電極層８ｅとで囲まれたマトリックス上の
各区画が画素領域となり、各画素領域には画素電極９４
が配設されている。上記のソース電極層８ｅは、各薄膜
トランジスタＴ５の共通のソース電極であり、かつ、各
画素領域において図の右方向にＬ字型に突出した箇所を
備え、ゲート電極層４ｅと立体的に交差する箇所が薄膜
トランジスタＴ５のソース電極層を形成する。一方、各
画素電極９４の左上部分は、図の上方向にゲート電極層
４ｅと立体的に交差するように突出した箇所を備え、こ
の箇所が薄膜トランジスタＴ５のドレイン電極層を形成
する。
アクティブマトリックス基板の一部の構造を示す平面図
である。図１８において、アクティブマトリックス９１
は、図の左右方向Ａに伸びるように等間隔で配置されて
いるゲート電極層４ｅと、このゲート電極層４ｅと立体
的に交差して図の上下方向Ｂに伸びるように等間隔で配
置されているソース電極層８ｅとを有し、ゲート電極層
４ｅとソース電極層８ｅとで囲まれたマトリックス上の
各区画が画素領域となり、各画素領域には画素電極９４
が配設されている。上記のソース電極層８ｅは、各薄膜
トランジスタＴ５の共通のソース電極であり、かつ、各
画素領域において図の右方向にＬ字型に突出した箇所を
備え、ゲート電極層４ｅと立体的に交差する箇所が薄膜
トランジスタＴ５のソース電極層を形成する。一方、各
画素電極９４の左上部分は、図の上方向にゲート電極層
４ｅと立体的に交差するように突出した箇所を備え、こ
の箇所が薄膜トランジスタＴ５のドレイン電極層を形成
する。
【００７９】図１９は、図１８に示される薄膜トランジ
スタＴ５を使用した本発明のアクティブマトリックス基
板の第５の実施例を示すものであり、図１８のＸ−Ｘ切
断線における概略断面図であり、図２０は同じくＹ−Ｙ
切断線における概略断面図である。図１９および図２０
において、アクティブマトリックス基板９１は反射型の
アクティブマトリックス基板であり、透明基板９２と、
透明基板９２上に形成された透明接着層９３を介して形
成された、いわゆる２Ｓ−ＴＦＴ構造の薄膜トランジス
タＴ５と、この薄膜トランジスタＴ５のドレイン電極層
９ｅと一体的に形成された画素電極９４とを備えてい
る。薄膜トランジスタＴ５は、平坦な層として、所定の
パターンでゲート電極層４ｅ、ゲート絶縁層５ｅ、この
ゲート絶縁層５ｅ上に所定のパターンで半導体層６ｅ、
コンタクト層７ｅ、ソース電極層８ｅおよびドレイン電
極層９ｅが積層されて構成されている。
スタＴ５を使用した本発明のアクティブマトリックス基
板の第５の実施例を示すものであり、図１８のＸ−Ｘ切
断線における概略断面図であり、図２０は同じくＹ−Ｙ
切断線における概略断面図である。図１９および図２０
において、アクティブマトリックス基板９１は反射型の
アクティブマトリックス基板であり、透明基板９２と、
透明基板９２上に形成された透明接着層９３を介して形
成された、いわゆる２Ｓ−ＴＦＴ構造の薄膜トランジス
タＴ５と、この薄膜トランジスタＴ５のドレイン電極層
９ｅと一体的に形成された画素電極９４とを備えてい
る。薄膜トランジスタＴ５は、平坦な層として、所定の
パターンでゲート電極層４ｅ、ゲート絶縁層５ｅ、この
ゲート絶縁層５ｅ上に所定のパターンで半導体層６ｅ、
コンタクト層７ｅ、ソース電極層８ｅおよびドレイン電
極層９ｅが積層されて構成されている。
【００８０】次に、図１９、図２０に示されるような本
発明の薄膜トランジスタＴ５およびアクティブマトリッ
クス基板９１の製造方法を図２１および図２２を参照し
て説明する。尚、図２１および図２２は本発明による薄
膜トランジスタＴ５を備えたアクティブマトリックス基
板９１の製造方法の一例を説明するための工程図であ
り、図２１は図１９に、また図２２は図２０にそれぞれ
対応している。まず、耐熱性支持基板１０２上に金属メ
ッキ層１０３を剥離可能に形成し、この金属メッキ層１
０３上に保護層１０４を介してドレイン電極とソース電
極用の電極層１０５、コンタクト層１０６、半導体層１
０７、ゲート絶縁層１０８およびゲート電極用の電極層
１０９をこの順序で連続成膜して多層体１０１を作製す
る（図２１（Ａ）、図２２（Ａ））。この多層体１０１
は、上述の多層体２１と同様にして作製できるので、詳
しい説明は省略する。また、多層体１０１の作製段階に
おける高温処理（２００〜３５０℃程度）で耐熱性支持
基板１０２によって積層体１０１に変形が生じることが
防止される点も同様であり、この積層体１０１の作製
は、従来のガラス基板で確立されている能動素子の製造
プロセス技術および設備をそのまま使用して行うことが
できる。
発明の薄膜トランジスタＴ５およびアクティブマトリッ
クス基板９１の製造方法を図２１および図２２を参照し
て説明する。尚、図２１および図２２は本発明による薄
膜トランジスタＴ５を備えたアクティブマトリックス基
板９１の製造方法の一例を説明するための工程図であ
り、図２１は図１９に、また図２２は図２０にそれぞれ
対応している。まず、耐熱性支持基板１０２上に金属メ
ッキ層１０３を剥離可能に形成し、この金属メッキ層１
０３上に保護層１０４を介してドレイン電極とソース電
極用の電極層１０５、コンタクト層１０６、半導体層１
０７、ゲート絶縁層１０８およびゲート電極用の電極層
１０９をこの順序で連続成膜して多層体１０１を作製す
る（図２１（Ａ）、図２２（Ａ））。この多層体１０１
は、上述の多層体２１と同様にして作製できるので、詳
しい説明は省略する。また、多層体１０１の作製段階に
おける高温処理（２００〜３５０℃程度）で耐熱性支持
基板１０２によって積層体１０１に変形が生じることが
防止される点も同様であり、この積層体１０１の作製
は、従来のガラス基板で確立されている能動素子の製造
プロセス技術および設備をそのまま使用して行うことが
できる。
【００８１】次に、多層体１０１の最上層のゲート電極
用の電極層１０９をパターニングして所定のパターンで
ゲート電極層４ｅを形成し、次に、上記の多層体１０１
のゲート電極層４ｅ形成側を透明基板９２に透明接着層
９３を介して接着する（図２１（Ｂ）、図２２
（Ｂ））。尚、これ以降の工程では高温加熱プロセスは
ないため、この段階で機械的剥離方法により耐熱性支持
基板１０２と金属メッキ層１０３の界面で剥離し、金属
メッキ層１０３をエッチングにより除去し、さらに、保
護層１０４を除去して、ドレイン電極とソース電極用の
電極層１０５、コンタクト層１０６、半導体層１０７、
ゲート絶縁層１０８およびゲート電極層４ｅのみを透明
基板９２上に転写する。
用の電極層１０９をパターニングして所定のパターンで
ゲート電極層４ｅを形成し、次に、上記の多層体１０１
のゲート電極層４ｅ形成側を透明基板９２に透明接着層
９３を介して接着する（図２１（Ｂ）、図２２
（Ｂ））。尚、これ以降の工程では高温加熱プロセスは
ないため、この段階で機械的剥離方法により耐熱性支持
基板１０２と金属メッキ層１０３の界面で剥離し、金属
メッキ層１０３をエッチングにより除去し、さらに、保
護層１０４を除去して、ドレイン電極とソース電極用の
電極層１０５、コンタクト層１０６、半導体層１０７、
ゲート絶縁層１０８およびゲート電極層４ｅのみを透明
基板９２上に転写する。
【００８２】次に、ドレイン電極とソース電極用の電極
層１０５、コンタクト層１０６、半導体層１０７をパタ
ーニングしてアイランドとし、個々の薄膜トランジスタ
に対応する半導体層６ｅとコンタクト層７ｅを形成する
（図２１（Ｃ）、図２２（Ｃ））。その後、ドレイン電
極とソース電極用の電極層１０５をパターニングしてソ
ース電極層８ｅとドレイン電極層９ｅを同一平面上に形
成する（図２１（Ｄ）、図２２（Ｄ））。この場合、ド
レイン電極層９ｅは２つのソース電極層８ｅの間に位置
して、いわゆる２Ｓ−ＴＦＴ構造を構成し、かつ、ドレ
イン電極層９ｅと一体的に画素電極９４が形成される。
次いで、チャネル部のコンタクト層７ｅを除去して、ゲ
ート電極４ｅ、ゲート絶縁層５ｅ（１０８）、半導体層
６ｅ、コンタクト層７ｅ、ソース電極層８ｅおよびドレ
イン電極層９ｅで構成された薄膜トランジスタＴ５を備
えたアクティブマトリックス基板９１（図１９、図２
０）を作製する。この薄膜トランジスタＴ５では、ゲー
ト電極４ｅ、ゲート絶縁層５ｅ（１０８）、半導体層６
ｅ、コンタクト層７ｅ、ソース電極層８ｅおよびドレイ
ン電極層９ｅが平坦な層であり、従来の薄膜トランジス
タの段差部分でのステップカバーレッジは問題とはなら
ない。また、ソース電極８ｅが２か所存在するため、ド
レイン電極層９ｅの両側にチャネルが形成されることに
なる。
層１０５、コンタクト層１０６、半導体層１０７をパタ
ーニングしてアイランドとし、個々の薄膜トランジスタ
に対応する半導体層６ｅとコンタクト層７ｅを形成する
（図２１（Ｃ）、図２２（Ｃ））。その後、ドレイン電
極とソース電極用の電極層１０５をパターニングしてソ
ース電極層８ｅとドレイン電極層９ｅを同一平面上に形
成する（図２１（Ｄ）、図２２（Ｄ））。この場合、ド
レイン電極層９ｅは２つのソース電極層８ｅの間に位置
して、いわゆる２Ｓ−ＴＦＴ構造を構成し、かつ、ドレ
イン電極層９ｅと一体的に画素電極９４が形成される。
次いで、チャネル部のコンタクト層７ｅを除去して、ゲ
ート電極４ｅ、ゲート絶縁層５ｅ（１０８）、半導体層
６ｅ、コンタクト層７ｅ、ソース電極層８ｅおよびドレ
イン電極層９ｅで構成された薄膜トランジスタＴ５を備
えたアクティブマトリックス基板９１（図１９、図２
０）を作製する。この薄膜トランジスタＴ５では、ゲー
ト電極４ｅ、ゲート絶縁層５ｅ（１０８）、半導体層６
ｅ、コンタクト層７ｅ、ソース電極層８ｅおよびドレイ
ン電極層９ｅが平坦な層であり、従来の薄膜トランジス
タの段差部分でのステップカバーレッジは問題とはなら
ない。また、ソース電極８ｅが２か所存在するため、ド
レイン電極層９ｅの両側にチャネルが形成されることに
なる。
【００８３】図２３および図２４は、本発明の薄膜トラ
ンジスタおよびその薄膜トランジスタをマトリックス状
に備えたアクティブマトリックス基板の第６の実施例を
示す概略断面図である。このアクティブマトリックス基
板の構造は、基本的に図１８示される構造と同等であ
り、図２３は、図１８に示される本発明のアクティブマ
トリックス基板のＸ−Ｘ切断線における概略断面図、図
２４は同じくＹ−Ｙ切断線における概略断面図に相当す
る。図２３および図２４において、アクティブマトリッ
クス基板１１１は、透明基板１１２と、透明基板１１２
上に形成された透明接着層１１３を介して形成された、
いわゆる２Ｓ−ＴＦＴ構造の薄膜トランジスタＴ６と、
この薄膜トランジスタＴ６のドレイン電極層９ｆに一体
的に形成された画素電極１１４とを備えている。薄膜ト
ランジスタＴ６は、平坦な層として、所定のパターンで
ゲート電極層４ｆ、ゲート絶縁層５ｆ、半導体層６ｆ、
コンタクト層７ｆ、ソース電極層８ｆおよびドレイン電
極層９ｆが積層されてなる積層部が、透明接着層１１３
のゲート電極層４ｆ側が突出するように設けられて構成
されている。また、画素電極１１４は、透明接着層１１
３の表面であって各薄膜トランジスタＴ６の間の所定領
域に形成されている。
ンジスタおよびその薄膜トランジスタをマトリックス状
に備えたアクティブマトリックス基板の第６の実施例を
示す概略断面図である。このアクティブマトリックス基
板の構造は、基本的に図１８示される構造と同等であ
り、図２３は、図１８に示される本発明のアクティブマ
トリックス基板のＸ−Ｘ切断線における概略断面図、図
２４は同じくＹ−Ｙ切断線における概略断面図に相当す
る。図２３および図２４において、アクティブマトリッ
クス基板１１１は、透明基板１１２と、透明基板１１２
上に形成された透明接着層１１３を介して形成された、
いわゆる２Ｓ−ＴＦＴ構造の薄膜トランジスタＴ６と、
この薄膜トランジスタＴ６のドレイン電極層９ｆに一体
的に形成された画素電極１１４とを備えている。薄膜ト
ランジスタＴ６は、平坦な層として、所定のパターンで
ゲート電極層４ｆ、ゲート絶縁層５ｆ、半導体層６ｆ、
コンタクト層７ｆ、ソース電極層８ｆおよびドレイン電
極層９ｆが積層されてなる積層部が、透明接着層１１３
のゲート電極層４ｆ側が突出するように設けられて構成
されている。また、画素電極１１４は、透明接着層１１
３の表面であって各薄膜トランジスタＴ６の間の所定領
域に形成されている。
【００８４】上記のアクティブマトリックス基板１１１
を構成する透明基板１１２、透明接着層１１３および画
素電極１１４は、上述のアクティブマトリックス基板１
１の透明基板１２、透明接着層１３および透明画素電極
１４と同様の材料により形成することができる。また、
薄膜トランジスタＴ６を構成する各層は、上述の薄膜ト
ランジスタＴ１の構成層と同様の材料により形成するこ
とができる。
を構成する透明基板１１２、透明接着層１１３および画
素電極１１４は、上述のアクティブマトリックス基板１
１の透明基板１２、透明接着層１３および透明画素電極
１４と同様の材料により形成することができる。また、
薄膜トランジスタＴ６を構成する各層は、上述の薄膜ト
ランジスタＴ１の構成層と同様の材料により形成するこ
とができる。
【００８５】次に、図２３、図２４に示されるような本
発明の薄膜トランジスタＴ６およびアクティブマトリッ
クス基板１１１の製造方法を図２５および図２６を参照
して説明する。尚、図２５および図２６は本発明による
薄膜トランジスタＴ６を備えたアクティブマトリックス
基板１１１の製造方法の一例を説明するための工程図で
あり、図２５は図２３に、また図２６は図２４にそれぞ
れ対応している。まず、耐熱性支持基板１２２上に金属
メッキ層１２３を剥離可能に形成し、この金属メッキ層
１２３上に保護層１２４を介してゲート電極用の電極層
１２９、ゲート絶縁層１２８、半導体層１２７、コンタ
クト層１２６およびドレイン電極とソース電極用の電極
層１２５をこの順序で連続成膜して多層体１２１を作製
する（図２５（Ａ）、図２６（Ａ））。この多層体１２
１は、積層順序が異なるだけで上述の多層体２１と同様
にして作製できるので、詳しい説明は省略する。また、
多層体１２１の作製段階における高温処理（２００〜３
５０℃程度）で耐熱性支持基板１２２によって積層体１
２１に変形が生じることが防止される点も同様であり、
積層体１２１の作製は、従来のガラス基板で確立されて
いる能動素子の製造プロセス技術および設備をそのまま
使用して行うことができる。
発明の薄膜トランジスタＴ６およびアクティブマトリッ
クス基板１１１の製造方法を図２５および図２６を参照
して説明する。尚、図２５および図２６は本発明による
薄膜トランジスタＴ６を備えたアクティブマトリックス
基板１１１の製造方法の一例を説明するための工程図で
あり、図２５は図２３に、また図２６は図２４にそれぞ
れ対応している。まず、耐熱性支持基板１２２上に金属
メッキ層１２３を剥離可能に形成し、この金属メッキ層
１２３上に保護層１２４を介してゲート電極用の電極層
１２９、ゲート絶縁層１２８、半導体層１２７、コンタ
クト層１２６およびドレイン電極とソース電極用の電極
層１２５をこの順序で連続成膜して多層体１２１を作製
する（図２５（Ａ）、図２６（Ａ））。この多層体１２
１は、積層順序が異なるだけで上述の多層体２１と同様
にして作製できるので、詳しい説明は省略する。また、
多層体１２１の作製段階における高温処理（２００〜３
５０℃程度）で耐熱性支持基板１２２によって積層体１
２１に変形が生じることが防止される点も同様であり、
積層体１２１の作製は、従来のガラス基板で確立されて
いる能動素子の製造プロセス技術および設備をそのまま
使用して行うことができる。
【００８６】次に、透明基板への転写前に多層体１２１
に対して加工を行う。すなわち、まず、ドレイン電極と
ソース電極用の電極層１２５、コンタクト層６６をパタ
ーニングしてアイランドとし、個々の薄膜トランジスタ
に対応するソース電極層８ｆとドレイン電極層９ｆおよ
びコンタクト層７ｆを形成する（図２５（Ｂ）、図２６
（Ｂ））。この場合、ドレイン電極層９ｆは２つのソー
ス電極層８ｆの間に位置して、いわゆる２Ｓ−ＴＦＴ構
造を構成し、かつ、ドレイン電極層９ｆと一体的に画素
電極１１４が形成される。
に対して加工を行う。すなわち、まず、ドレイン電極と
ソース電極用の電極層１２５、コンタクト層６６をパタ
ーニングしてアイランドとし、個々の薄膜トランジスタ
に対応するソース電極層８ｆとドレイン電極層９ｆおよ
びコンタクト層７ｆを形成する（図２５（Ｂ）、図２６
（Ｂ））。この場合、ドレイン電極層９ｆは２つのソー
ス電極層８ｆの間に位置して、いわゆる２Ｓ−ＴＦＴ構
造を構成し、かつ、ドレイン電極層９ｆと一体的に画素
電極１１４が形成される。
【００８７】次に、多層体１２１のソース電極層８ｆお
よびドレイン電極層９ｆ形成側を透明基板１１２に透明
接着層１１３を介して接着する（図２５（Ｃ）、図２６
（Ｃ））。この透明接着層１１３の形成は、スピンナー
コートあるいは印刷法等により行うことができる。尚、
これ以降の工程では高温加熱プロセスはないため、この
段階で機械的剥離方法により耐熱性支持基板１２２と金
属メッキ層１２３の界面で剥離し、金属メッキ層１２３
をエッチングにより除去し、さらに、保護層１２４を除
去して、ゲート電極用の電極層１２９、ゲート絶縁層１
２８、半導体層１２７、コンタクト層７ｆ、ソース電極
層８ｆおよびドレイン電極層９ｆのみを透明基板１１２
上に転写する。
よびドレイン電極層９ｆ形成側を透明基板１１２に透明
接着層１１３を介して接着する（図２５（Ｃ）、図２６
（Ｃ））。この透明接着層１１３の形成は、スピンナー
コートあるいは印刷法等により行うことができる。尚、
これ以降の工程では高温加熱プロセスはないため、この
段階で機械的剥離方法により耐熱性支持基板１２２と金
属メッキ層１２３の界面で剥離し、金属メッキ層１２３
をエッチングにより除去し、さらに、保護層１２４を除
去して、ゲート電極用の電極層１２９、ゲート絶縁層１
２８、半導体層１２７、コンタクト層７ｆ、ソース電極
層８ｆおよびドレイン電極層９ｆのみを透明基板１１２
上に転写する。
【００８８】その後、ゲート電極用の電極層１２９を画
素領域に残存しないように所定のパターンでパターニン
グしてゲート電極層４ｆを形成する（図２５（Ｄ）、図
２６（Ｄ））。次いで、ゲート絶縁層１２８、半導体層
１２７、コンタクト層７ｆを所定のパターンでドライエ
ッチングしてゲート電極４ｆ、ゲート絶縁層５ｆ（１２
８）、半導体層６ｆ、コンタクト層７ｆ、ソース電極層
８ｆおよびドレイン電極層９ｆで構成された薄膜トラン
ジスタＴ６を備えたアクティブマトリックス基板１１１
（図２３、図２４）を作製する。この薄膜トランジスタ
Ｔ６では、ゲート電極４ｆ、ゲート絶縁層５ｆ（１２
８）、半導体層６ｆ、コンタクト層７ｆ、ソース電極層
８ｆおよびドレイン電極層９ｆが平坦な層であり、従来
の薄膜トランジスタの段差部分でのステップカバーレッ
ジは問題とはならない。また、ソース電極８ｆが２か所
存在するため、ドレイン電極層９ｆの両側にチャネルが
形成されることになる。このアクティブマトリックス基
板１１１は、ドレイン電極とソース電極用の電極層１２
５をＩＴＯ等の透明導電物質で形成することにより、透
過型のアクティブマトリックス基板となり、ドレイン電
極とソース電極用の電極層１２５をクロム等の金属導電
物質で形成することにより、反射型のアクティブマトリ
ックス基板となる。
素領域に残存しないように所定のパターンでパターニン
グしてゲート電極層４ｆを形成する（図２５（Ｄ）、図
２６（Ｄ））。次いで、ゲート絶縁層１２８、半導体層
１２７、コンタクト層７ｆを所定のパターンでドライエ
ッチングしてゲート電極４ｆ、ゲート絶縁層５ｆ（１２
８）、半導体層６ｆ、コンタクト層７ｆ、ソース電極層
８ｆおよびドレイン電極層９ｆで構成された薄膜トラン
ジスタＴ６を備えたアクティブマトリックス基板１１１
（図２３、図２４）を作製する。この薄膜トランジスタ
Ｔ６では、ゲート電極４ｆ、ゲート絶縁層５ｆ（１２
８）、半導体層６ｆ、コンタクト層７ｆ、ソース電極層
８ｆおよびドレイン電極層９ｆが平坦な層であり、従来
の薄膜トランジスタの段差部分でのステップカバーレッ
ジは問題とはならない。また、ソース電極８ｆが２か所
存在するため、ドレイン電極層９ｆの両側にチャネルが
形成されることになる。このアクティブマトリックス基
板１１１は、ドレイン電極とソース電極用の電極層１２
５をＩＴＯ等の透明導電物質で形成することにより、透
過型のアクティブマトリックス基板となり、ドレイン電
極とソース電極用の電極層１２５をクロム等の金属導電
物質で形成することにより、反射型のアクティブマトリ
ックス基板となる。
【００８９】上述のアクティブマトリックス基板の実施
例はいずれもドレイン電極層に画素電極が接続されたも
のであるが、ソース電極層に接続するように画素電極を
形成したものであってもよい。
例はいずれもドレイン電極層に画素電極が接続されたも
のであるが、ソース電極層に接続するように画素電極を
形成したものであってもよい。
【００９０】また、本発明の薄膜トランジスタは、その
表面に保護膜を備えるものであってもよい。また、本発
明のアクティブマトリックス基板は、画素電極を除く領
域の表面、例えば、構成する薄膜トランジスタの表面に
保護膜を備えるものであってもよい。アクティブマトリ
ックス基板では、ドレイン電極層やソース電極層と画素
電極、あるいは、ゲート電極層と画素電極とは同一膜面
上に存在し、この上には液晶層等が形成されるが、上記
のように保護膜を備えることによって、各電極間の絶縁
をより確実なものとすることができる。
表面に保護膜を備えるものであってもよい。また、本発
明のアクティブマトリックス基板は、画素電極を除く領
域の表面、例えば、構成する薄膜トランジスタの表面に
保護膜を備えるものであってもよい。アクティブマトリ
ックス基板では、ドレイン電極層やソース電極層と画素
電極、あるいは、ゲート電極層と画素電極とは同一膜面
上に存在し、この上には液晶層等が形成されるが、上記
のように保護膜を備えることによって、各電極間の絶縁
をより確実なものとすることができる。
【００９１】このような保護膜は、酸化ケイ素を主成分
とする有機ガラス、塗布−焼成法で形成する酸化ケイ素
を主成分とする被膜、蒸着法、スパッタリング法、ＣＶ
Ｄ法等で形成される窒化ケイ素や酸化ケイ素、透明耐熱
性高分子であるポリイミド、ポリアミドイミド、ガラ
ス、セラミック前駆体ポリマー等により形成することが
でき、特に半導体電気特性の点から、ＣＶＤ法で形成す
る窒化ケイ素（ＳｉＮx）が好ましい。また、保護膜の
厚みは０．１〜０．５μｍ程度が好ましい。
とする有機ガラス、塗布−焼成法で形成する酸化ケイ素
を主成分とする被膜、蒸着法、スパッタリング法、ＣＶ
Ｄ法等で形成される窒化ケイ素や酸化ケイ素、透明耐熱
性高分子であるポリイミド、ポリアミドイミド、ガラ
ス、セラミック前駆体ポリマー等により形成することが
でき、特に半導体電気特性の点から、ＣＶＤ法で形成す
る窒化ケイ素（ＳｉＮx）が好ましい。また、保護膜の
厚みは０．１〜０．５μｍ程度が好ましい。
【００９２】次に、より具体的な実施例を示して本発明
を更に詳細に説明する。 （実施例１）厚さ１ｍｍのガラス基板に金属Ｔｉ層（厚
さ１μｍ）をスパッタリング法により形成して耐熱性支
持基板とした。この耐熱性支持基板の金属Ｔｉ層上に電
気メッキ法によりＮｉメッキ層（厚さ３μｍ）を形成
し、さらに、Ｎｉメッキ層上に常温ガラスコーティング
剤ＧＡ−１（ファイングラス・テクノロジー社製）を塗
布して保護層（厚さ１μｍ）を形成した。次に、この保
護層上にドレイン電極とソース電極用のＣｒ電極層（厚
み０．２μｍ）、ｎ+ ａ−Ｓｉ：Ｈ（コンタクト）層
（厚み０．０５μｍ）、アモルファスシリコン（ａ−Ｓ
ｉ）層（厚み０．２μｍ）、ＳｉＮx （ゲート絶縁）層
（厚み０．３μｍ）およびゲート電極用のＣｒ電極層
（厚み０．２μｍ）をこの順序で連続成膜して多層体を
作製した（図４（Ａ）に対応）。この多層体の作製段階
においては、ｎ+ ａ−Ｓｉ：Ｈ層形成時に２３０℃で１
０分間、ａ−Ｓｉ層形成時に２５０℃で４０分間、Ｓｉ
Ｎx 層形成時に３５０℃で２０分間、それぞれプラズマ
ＣＶＤによる高温処理がなされた。次に、この多層体の
最上層のゲート電極用のＣｒ電極層をパターニングして
所定パターンのゲート電極層を形成した。
を更に詳細に説明する。 （実施例１）厚さ１ｍｍのガラス基板に金属Ｔｉ層（厚
さ１μｍ）をスパッタリング法により形成して耐熱性支
持基板とした。この耐熱性支持基板の金属Ｔｉ層上に電
気メッキ法によりＮｉメッキ層（厚さ３μｍ）を形成
し、さらに、Ｎｉメッキ層上に常温ガラスコーティング
剤ＧＡ−１（ファイングラス・テクノロジー社製）を塗
布して保護層（厚さ１μｍ）を形成した。次に、この保
護層上にドレイン電極とソース電極用のＣｒ電極層（厚
み０．２μｍ）、ｎ+ ａ−Ｓｉ：Ｈ（コンタクト）層
（厚み０．０５μｍ）、アモルファスシリコン（ａ−Ｓ
ｉ）層（厚み０．２μｍ）、ＳｉＮx （ゲート絶縁）層
（厚み０．３μｍ）およびゲート電極用のＣｒ電極層
（厚み０．２μｍ）をこの順序で連続成膜して多層体を
作製した（図４（Ａ）に対応）。この多層体の作製段階
においては、ｎ+ ａ−Ｓｉ：Ｈ層形成時に２３０℃で１
０分間、ａ−Ｓｉ層形成時に２５０℃で４０分間、Ｓｉ
Ｎx 層形成時に３５０℃で２０分間、それぞれプラズマ
ＣＶＤによる高温処理がなされた。次に、この多層体の
最上層のゲート電極用のＣｒ電極層をパターニングして
所定パターンのゲート電極層を形成した。
【００９３】一方、透明基板としてポリカーボネート
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上にスピンナー塗布（３０００ｒｐｍ、３０秒
間）によって下記の組成の透明接着剤を塗布して厚み約
５μｍの透明接着層を形成した。
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上にスピンナー塗布（３０００ｒｐｍ、３０秒
間）によって下記の組成の透明接着剤を塗布して厚み約
５μｍの透明接着層を形成した。
【００９４】
透明接着剤の組成
・接着剤（日本カーバイト工業（株）製ニッセツＰＥ−１２１）
… １００重量部
・架橋剤（ＣＫ−１０１） … ３重量部
・トルエン … ３００重量部
この透明基板の透明接着層上に上記の多層体のゲート電
極層形成側が当接するように圧着し、耐熱性支持基板を
剥離した。さらに、塩化第２鉄水溶液を用いたウエット
エッチングによりＮｉメッキ層を除去し、その後、ＳＦ
6 、ＣＦ6 等のガスを用いたドライエッチングにより保
護層を除去して、ドレイン電極とソース電極用のＣｒ電
極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ−Ｓｉ層、ＳｉＮx 層お
よびゲート電極層を透明基板上に転写した（図４（Ｄ）
に対応）。
極層形成側が当接するように圧着し、耐熱性支持基板を
剥離した。さらに、塩化第２鉄水溶液を用いたウエット
エッチングによりＮｉメッキ層を除去し、その後、ＳＦ
6 、ＣＦ6 等のガスを用いたドライエッチングにより保
護層を除去して、ドレイン電極とソース電極用のＣｒ電
極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ−Ｓｉ層、ＳｉＮx 層お
よびゲート電極層を透明基板上に転写した（図４（Ｄ）
に対応）。
【００９５】その後、ドレイン電極とソース電極用のＣ
ｒ電極層、ｎ+ ａ−Ｓｉ：Ｈ層およびａ−Ｓｉ層のパタ
ーニングによるアイランド形成（図５（Ａ）に対応）を
行った後、ドレイン電極とソース電極用のＣｒ電極層の
パターニングによりＣｒソース電極層とＣｒドレイン電
極層を形成した（図５（Ｂ）に対応）。さらに、ｎ+ａ
−Ｓｉ：Ｈ層のパターニング（図５（Ｃ）に対応）を行
った後、Ｃｒドレイン電極層に接続するようにＩＴＯ膜
で透明画素電極を形成して図３に示されるようなアクテ
ィブマトリックス基板を作製した。この後、蒸着法によ
りＳｉＯx 膜（厚さ０．１μｍ）を成膜し、画素電極上
のみエッチングによりＳｉＯx 膜を除去した。
ｒ電極層、ｎ+ ａ−Ｓｉ：Ｈ層およびａ−Ｓｉ層のパタ
ーニングによるアイランド形成（図５（Ａ）に対応）を
行った後、ドレイン電極とソース電極用のＣｒ電極層の
パターニングによりＣｒソース電極層とＣｒドレイン電
極層を形成した（図５（Ｂ）に対応）。さらに、ｎ+ａ
−Ｓｉ：Ｈ層のパターニング（図５（Ｃ）に対応）を行
った後、Ｃｒドレイン電極層に接続するようにＩＴＯ膜
で透明画素電極を形成して図３に示されるようなアクテ
ィブマトリックス基板を作製した。この後、蒸着法によ
りＳｉＯx 膜（厚さ０．１μｍ）を成膜し、画素電極上
のみエッチングによりＳｉＯx 膜を除去した。
【００９６】一方、透明基板としてポリカーボネート
（帝人化学（株）製 厚さ４００μｍ）を用い、この透
明基板上に公知の顔料分散法や染色法、電着、印刷法等
によりＲ，Ｇ，Ｂの着色層（厚さ３μｍ）を上記の画素
電極に対応するように形成してカラーフィルタ層とし
た。さらに、定法に従って厚さ１０００Åの透明導電膜
（ＩＴＯ）を形成してカラーフィルタ基板を作製した。
（帝人化学（株）製 厚さ４００μｍ）を用い、この透
明基板上に公知の顔料分散法や染色法、電着、印刷法等
によりＲ，Ｇ，Ｂの着色層（厚さ３μｍ）を上記の画素
電極に対応するように形成してカラーフィルタ層とし
た。さらに、定法に従って厚さ１０００Åの透明導電膜
（ＩＴＯ）を形成してカラーフィルタ基板を作製した。
【００９７】次に、上記のアクティブマトリックス基板
上と、上記のカラーフィルタ基板の透明導電膜上に、そ
れぞれ配向膜用塗布液（配向剤ＡＬ−３０４６（日本合
成ゴム（株）製）と希釈剤ＡＣＴ−６０８（日本合成ゴ
ム（株）製）とを５：３の割合で混合したもの）をスピ
ンナー塗布（３０００ｒｐｍ、３０秒間）によって塗布
して厚み約８００Åの配向膜を形成し、その後、ロール
回転速度２００ｒｐｍ、ステージ速度１０ｍｍ／秒の条
件でラビング処理を行った。
上と、上記のカラーフィルタ基板の透明導電膜上に、そ
れぞれ配向膜用塗布液（配向剤ＡＬ−３０４６（日本合
成ゴム（株）製）と希釈剤ＡＣＴ−６０８（日本合成ゴ
ム（株）製）とを５：３の割合で混合したもの）をスピ
ンナー塗布（３０００ｒｐｍ、３０秒間）によって塗布
して厚み約８００Åの配向膜を形成し、その後、ロール
回転速度２００ｒｐｍ、ステージ速度１０ｍｍ／秒の条
件でラビング処理を行った。
【００９８】次に、上記の配向処理を施したアクティブ
マトリックス基板にシール剤でシール層を形成した。シ
ール層形成は、シール剤（四国化成（株）製ＤＳＫ−７
２１１−４）１ｇに対して平均粒径６μｍのスペーサ
（日本電気硝子（株）製ＰＦ−６０）２０ｍｇを混合さ
せたものを使用し、ディスペンサー装置により形成し
た。
マトリックス基板にシール剤でシール層を形成した。シ
ール層形成は、シール剤（四国化成（株）製ＤＳＫ−７
２１１−４）１ｇに対して平均粒径６μｍのスペーサ
（日本電気硝子（株）製ＰＦ−６０）２０ｍｇを混合さ
せたものを使用し、ディスペンサー装置により形成し
た。
【００９９】また、上記の配向処理を施したカラーフィ
ルタ基板には、スペーサ層を塗布形成した。このスペー
サ層は、平均粒径６μｍの粘着性スペーサ（ナトコ社製
ＸＣ−６１０）を希釈液（ＩＰＡ：水＝１：１）で希釈
したスペーサ希釈液（濃度０．２重量％）をスピンナー
塗布（２０００ｒｐｍ、３０秒間）して、粒子密度１５
０〜２００個／ｍｍ2 となるように形成した。
ルタ基板には、スペーサ層を塗布形成した。このスペー
サ層は、平均粒径６μｍの粘着性スペーサ（ナトコ社製
ＸＣ−６１０）を希釈液（ＩＰＡ：水＝１：１）で希釈
したスペーサ希釈液（濃度０．２重量％）をスピンナー
塗布（２０００ｒｐｍ、３０秒間）して、粒子密度１５
０〜２００個／ｍｍ2 となるように形成した。
【０１００】このようなアクティブマトリックス基板と
カラーフィルタ基板を、従来のガラス基板で確立されて
いるパネルセル組み立て製造プロセスを使用して、透明
電気絶縁層側と透明導電膜側とが対向するように配設し
た。配設方法としては、圧着治具を用いて圧着圧力４ｋ
ｇ／ｃｍ2 、熱処理１２０℃、１時間の条件で圧着、硬
化を行った。その後、間隙部にツイストネマティック液
晶ＬＤＰ−５０３４ＬＡ（チッソ社製）を注入し封止剤
で密封して液晶層を形成してフィルム液晶パネルを作製
した。このフィルム液晶パネルの厚さは２ｍｍであっ
た。
カラーフィルタ基板を、従来のガラス基板で確立されて
いるパネルセル組み立て製造プロセスを使用して、透明
電気絶縁層側と透明導電膜側とが対向するように配設し
た。配設方法としては、圧着治具を用いて圧着圧力４ｋ
ｇ／ｃｍ2 、熱処理１２０℃、１時間の条件で圧着、硬
化を行った。その後、間隙部にツイストネマティック液
晶ＬＤＰ−５０３４ＬＡ（チッソ社製）を注入し封止剤
で密封して液晶層を形成してフィルム液晶パネルを作製
した。このフィルム液晶パネルの厚さは２ｍｍであっ
た。
【０１０１】このフィルム液晶パネルを用いてパネル両
面に偏光フィルムを貼りつけた透過型アクティブマトリ
ックス形表示のカラー液晶ディスプレイ（厚さ２ｍｍ）
を作製した。このカラー液晶ディスプレイに駆動回路を
接続し表示を行ったところ、従来のガラス基板を用いて
作製したカラー液晶ディスプレイと同等の極めて表示品
質の高い液晶表示装置であった。また、薄膜トランジス
タの特性変化や各種配線ラインの断線、短絡は認められ
なかった。 （実施例２）厚さ１ｍｍのＳＵＳ４３０ＢＡ板の表面を
電解複合研磨により鏡面研磨（研磨グレード＝Ｒmax 値
０．１０μｍ）して耐熱性支持基板とした。この耐熱性
支持基板上に電気メッキ法によりＮｉメッキ層（厚さ３
μｍ）を形成した。次に、このＮｉメッキ層上にｎ+ ａ
−Ｓｉ：Ｈ層（厚み０．０５μｍ）、ａ−Ｓｉ層（厚み
０．２μｍ）、ＳｉＮx 層（厚み０．３μｍ）およびゲ
ート電極用のＣｒ電極層（厚み０．２μｍ）をこの順序
で連続成膜して多層体を作製した（図８（Ａ）に対
応）。この多層体の作製段階においては、ｎ+ ａ−Ｓ
ｉ：Ｈ層形成時に３００℃で１０分間、ａ−Ｓｉ層形成
時に３００℃で４０分間、ＳｉＮx 層形成時に３００℃
で２０分間、それぞれプラズマＣＶＤによる高温処理が
なされた。次に、この多層体の最上層のゲート電極用の
Ｃｒ電極層をパターニングして所定パターンのゲート電
極層を形成した。尚、実施例１と異なり、本実施例では
Ｎｉメッキ層上に保護層の形成を行わなかった。これ
は、後工程でＮｉメッキ層を除去する際に、ｎ+ ａ−Ｓ
ｉ：Ｈ層に比べてＮｉメッキ層のエッチングレートがは
るかに大きいため、ｎ+ ａ−Ｓｉ：Ｈ層と選択エッチン
グが可能となるからである。
面に偏光フィルムを貼りつけた透過型アクティブマトリ
ックス形表示のカラー液晶ディスプレイ（厚さ２ｍｍ）
を作製した。このカラー液晶ディスプレイに駆動回路を
接続し表示を行ったところ、従来のガラス基板を用いて
作製したカラー液晶ディスプレイと同等の極めて表示品
質の高い液晶表示装置であった。また、薄膜トランジス
タの特性変化や各種配線ラインの断線、短絡は認められ
なかった。 （実施例２）厚さ１ｍｍのＳＵＳ４３０ＢＡ板の表面を
電解複合研磨により鏡面研磨（研磨グレード＝Ｒmax 値
０．１０μｍ）して耐熱性支持基板とした。この耐熱性
支持基板上に電気メッキ法によりＮｉメッキ層（厚さ３
μｍ）を形成した。次に、このＮｉメッキ層上にｎ+ ａ
−Ｓｉ：Ｈ層（厚み０．０５μｍ）、ａ−Ｓｉ層（厚み
０．２μｍ）、ＳｉＮx 層（厚み０．３μｍ）およびゲ
ート電極用のＣｒ電極層（厚み０．２μｍ）をこの順序
で連続成膜して多層体を作製した（図８（Ａ）に対
応）。この多層体の作製段階においては、ｎ+ ａ−Ｓ
ｉ：Ｈ層形成時に３００℃で１０分間、ａ−Ｓｉ層形成
時に３００℃で４０分間、ＳｉＮx 層形成時に３００℃
で２０分間、それぞれプラズマＣＶＤによる高温処理が
なされた。次に、この多層体の最上層のゲート電極用の
Ｃｒ電極層をパターニングして所定パターンのゲート電
極層を形成した。尚、実施例１と異なり、本実施例では
Ｎｉメッキ層上に保護層の形成を行わなかった。これ
は、後工程でＮｉメッキ層を除去する際に、ｎ+ ａ−Ｓ
ｉ：Ｈ層に比べてＮｉメッキ層のエッチングレートがは
るかに大きいため、ｎ+ ａ−Ｓｉ：Ｈ層と選択エッチン
グが可能となるからである。
【０１０２】一方、透明基板としてポリカーボネート
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上にスピンナー塗布（３０００ｒｐｍ、３０秒
間）によって紫外線硬化型透明接着剤（商品名：ワール
ドロック No.XVL-01M ）を塗布し、下記条件で紫外線を
照射して厚み約５μｍの透明接着層を形成した。
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上にスピンナー塗布（３０００ｒｐｍ、３０秒
間）によって紫外線硬化型透明接着剤（商品名：ワール
ドロック No.XVL-01M ）を塗布し、下記条件で紫外線を
照射して厚み約５μｍの透明接着層を形成した。
【０１０３】紫外線照射条件
・コンベア型紫外線照射装置使用
・紫外線照度： ３００ｍＷ／ｃｍ2
・照射時間 ： １０秒
・照射量 ： ３００ｍＪ／ｃｍ2
この透明基板の透明接着層上に上記の多層体のゲート電
極層形成側が当接するように圧着し、耐熱性支持基板を
剥離した。さらに、塩化第２鉄水溶液を用いたウエット
エッチングによりＮｉメッキ層を除去して、ｎ+ ａ−Ｓ
ｉ：Ｈ層、ａ−Ｓｉ層、ＳｉＮx 層およびゲート電極層
を透明基板上に転写した（図８（Ｄ）に対応）。
極層形成側が当接するように圧着し、耐熱性支持基板を
剥離した。さらに、塩化第２鉄水溶液を用いたウエット
エッチングによりＮｉメッキ層を除去して、ｎ+ ａ−Ｓ
ｉ：Ｈ層、ａ−Ｓｉ層、ＳｉＮx 層およびゲート電極層
を透明基板上に転写した（図８（Ｄ）に対応）。
【０１０４】その後、ｎ+ ａ−Ｓｉ：Ｈ層とａ−Ｓｉ層
のパターニングによるアイランド形成（図９（Ａ）に対
応）を行った後、ｎ+ ａ−Ｓｉ：Ｈ層を介してａ−Ｓｉ
層に接続するようにスパッタリング法によりＣｒドレイ
ン電極層とＣｒソース電極層（厚み０．２μｍ）を形成
した（図９（Ｂ）に対応）。さらに、チャネル部のｎ+
ａ−Ｓｉ：Ｈ層をドライエッチング法により除去した
（図９（Ｃ）に対応）。次いで、Ｃｒドレイン電極層に
接続するようにＩＴＯ膜で透明画素電極を形成して図７
に示されるようなアクティブマトリックス基板を作製し
た。
のパターニングによるアイランド形成（図９（Ａ）に対
応）を行った後、ｎ+ ａ−Ｓｉ：Ｈ層を介してａ−Ｓｉ
層に接続するようにスパッタリング法によりＣｒドレイ
ン電極層とＣｒソース電極層（厚み０．２μｍ）を形成
した（図９（Ｂ）に対応）。さらに、チャネル部のｎ+
ａ−Ｓｉ：Ｈ層をドライエッチング法により除去した
（図９（Ｃ）に対応）。次いで、Ｃｒドレイン電極層に
接続するようにＩＴＯ膜で透明画素電極を形成して図７
に示されるようなアクティブマトリックス基板を作製し
た。
【０１０５】つぎに、このようにして作製したアクティ
ブマトリックス基板を用いて実施例１と同様にしてフィ
ルム液晶パネル（厚み２ｍｍ）を作製した。
ブマトリックス基板を用いて実施例１と同様にしてフィ
ルム液晶パネル（厚み２ｍｍ）を作製した。
【０１０６】このフィルム液晶パネルを用いてパネル両
面に偏光フィルムを貼りつけた透過型アクティブマトリ
ックス形表示のカラー液晶ディスプレイ（厚さ２ｍｍ）
を作製した。このカラー液晶ディスプレイに駆動回路を
接続し表示を行ったところ、従来のガラス基板を用いて
作製したカラー液晶ディスプレイと同等の極めて表示品
質の高い液晶表示装置であった。また、薄膜トランジス
タの特性変化や各種配線ラインの断線、短絡は認められ
なかった。 （実施例３）厚さ１ｍｍのインバー合金（Ｎｉ／Ｆｅ＝
３６／６４）板の表面を電解複合研磨により鏡面研磨
（研磨グレード＝Ｒmax 値０．１０μｍ）して耐熱性支
持基板とした。さらに、この耐熱性支持基板をエコノミ
ークリーナ（ムラタ（株）製燐酸ソーダ１２重量％、珪
酸ソーダ４１重量％、炭酸ソーダ４２．５重量％、アニ
オン活性剤４．５重量％）の５０ｇ／ｌの水溶液に浸漬
し、１ｍＡ／ｃｍ2 の電流密度で１０分間の不動態化処
理を施した。
面に偏光フィルムを貼りつけた透過型アクティブマトリ
ックス形表示のカラー液晶ディスプレイ（厚さ２ｍｍ）
を作製した。このカラー液晶ディスプレイに駆動回路を
接続し表示を行ったところ、従来のガラス基板を用いて
作製したカラー液晶ディスプレイと同等の極めて表示品
質の高い液晶表示装置であった。また、薄膜トランジス
タの特性変化や各種配線ラインの断線、短絡は認められ
なかった。 （実施例３）厚さ１ｍｍのインバー合金（Ｎｉ／Ｆｅ＝
３６／６４）板の表面を電解複合研磨により鏡面研磨
（研磨グレード＝Ｒmax 値０．１０μｍ）して耐熱性支
持基板とした。さらに、この耐熱性支持基板をエコノミ
ークリーナ（ムラタ（株）製燐酸ソーダ１２重量％、珪
酸ソーダ４１重量％、炭酸ソーダ４２．５重量％、アニ
オン活性剤４．５重量％）の５０ｇ／ｌの水溶液に浸漬
し、１ｍＡ／ｃｍ2 の電流密度で１０分間の不動態化処
理を施した。
【０１０７】上記の耐熱性支持基板上に電気メッキ法に
よりＮｉ−Ｆｅメッキ層（厚さ３μｍ）を形成し、さら
に、Ｎｉ−Ｆｅメッキ層上にプラズマＣＶＤ法によりＳ
ｉＮx からなる保護層（厚さ１μｍ）を形成した。次
に、この保護層上にゲート電極用のＣｒ電極層（厚み
０．２μｍ）、ＳｉＮx 層（厚み０．３μｍ）、ａ−Ｓ
ｉ層（厚み０．２μｍ）、ｎ+ ａ−Ｓｉ：Ｈ層（厚み
０．０５μｍ）およびドレイン電極とソース電極用のＣ
ｒ電極層（厚み０．２μｍ）をこの順序で連続成膜して
多層体を作製した（図１２（Ａ）に対応）。この多層体
の作製段階においては、ＳｉＮx 層形成時に３５０℃で
２０分間、ａ−Ｓｉ層形成時に２５０℃で４０分間、ｎ
+ ａ−Ｓｉ：Ｈ層形成時に２３０℃で１０分間、それぞ
れプラズマＣＶＤによる高温処理がなされた。
よりＮｉ−Ｆｅメッキ層（厚さ３μｍ）を形成し、さら
に、Ｎｉ−Ｆｅメッキ層上にプラズマＣＶＤ法によりＳ
ｉＮx からなる保護層（厚さ１μｍ）を形成した。次
に、この保護層上にゲート電極用のＣｒ電極層（厚み
０．２μｍ）、ＳｉＮx 層（厚み０．３μｍ）、ａ−Ｓ
ｉ層（厚み０．２μｍ）、ｎ+ ａ−Ｓｉ：Ｈ層（厚み
０．０５μｍ）およびドレイン電極とソース電極用のＣ
ｒ電極層（厚み０．２μｍ）をこの順序で連続成膜して
多層体を作製した（図１２（Ａ）に対応）。この多層体
の作製段階においては、ＳｉＮx 層形成時に３５０℃で
２０分間、ａ−Ｓｉ層形成時に２５０℃で４０分間、ｎ
+ ａ−Ｓｉ：Ｈ層形成時に２３０℃で１０分間、それぞ
れプラズマＣＶＤによる高温処理がなされた。
【０１０８】次に、この多層体のドレイン電極とソース
電極用のＣｒ電極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ−Ｓｉ層
およびＳｉＮx 層のパターニングによるアイランド形成
（図１２（Ｂ）に対応）を行い、その後ドレイン電極と
ソース電極用のＣｒ電極層をパターニングしてＣｒソー
ス電極層とＣｒドレイン電極層を形成した（図１２
（Ｃ）に対応）。次いで、チャネル部のｎ+ ａ−Ｓｉ：
Ｈ層をドライエッチング法により除去し、さらに、ドレ
イン電極層に接続するようにＩＴＯ膜で透明画素電極を
形成（図１３（Ａ）に対応）した。
電極用のＣｒ電極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ−Ｓｉ層
およびＳｉＮx 層のパターニングによるアイランド形成
（図１２（Ｂ）に対応）を行い、その後ドレイン電極と
ソース電極用のＣｒ電極層をパターニングしてＣｒソー
ス電極層とＣｒドレイン電極層を形成した（図１２
（Ｃ）に対応）。次いで、チャネル部のｎ+ ａ−Ｓｉ：
Ｈ層をドライエッチング法により除去し、さらに、ドレ
イン電極層に接続するようにＩＴＯ膜で透明画素電極を
形成（図１３（Ａ）に対応）した。
【０１０９】一方、透明基板としてポリカーボネート
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上にスピンナー塗布（３０００ｒｐｍ、３０秒
間）によって紫外線硬化型透明接着剤（ケミテック
（株）製 ケミシールＵ−４７１）を塗布し、下記条件
で紫外線を照射して厚み約５μｍの透明接着層を形成し
た。
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上にスピンナー塗布（３０００ｒｐｍ、３０秒
間）によって紫外線硬化型透明接着剤（ケミテック
（株）製 ケミシールＵ−４７１）を塗布し、下記条件
で紫外線を照射して厚み約５μｍの透明接着層を形成し
た。
【０１１０】紫外線照射条件
・コンベア型紫外線照射装置使用
・紫外線照度： ２００ｍＷ／ｃｍ2
・照射時間 ： １０秒
・照射量 ： ２０００ｍＪ／ｃｍ2
この透明基板の透明接着層上に上記の積層体のドレイン
電極層とソース電極層形成側が当接するように圧着し、
耐熱性支持基板を剥離した。さらに、塩化第２鉄水溶液
を用いたウエットエッチングによりＮｉ−Ｆｅメッキ層
を除去し、その後、ＳＦ6 、ＣＦ6 等のガスを用いたド
ライエッチングにより保護層を除去して、ドレイン電極
層、ソース電極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ−Ｓｉ層、
ＳｉＮx層、ゲート電極用のＣｒ電極層およびＩＴＯ透
明画素電極を透明基板上に転写した（図１３（Ｃ）に対
応）。次いで、ゲート電極用のＣｒ電極層を画素領域に
残存しないように所定のパターンでパターニングして図
１０に示されるようなアクティブマトリックス基板を作
製した。
電極層とソース電極層形成側が当接するように圧着し、
耐熱性支持基板を剥離した。さらに、塩化第２鉄水溶液
を用いたウエットエッチングによりＮｉ−Ｆｅメッキ層
を除去し、その後、ＳＦ6 、ＣＦ6 等のガスを用いたド
ライエッチングにより保護層を除去して、ドレイン電極
層、ソース電極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ−Ｓｉ層、
ＳｉＮx層、ゲート電極用のＣｒ電極層およびＩＴＯ透
明画素電極を透明基板上に転写した（図１３（Ｃ）に対
応）。次いで、ゲート電極用のＣｒ電極層を画素領域に
残存しないように所定のパターンでパターニングして図
１０に示されるようなアクティブマトリックス基板を作
製した。
【０１１１】次に、ＫＰ−０６（日本合成化学工業
（株）製、重合度：約６００、けん化度：７１〜７５）
の５重量％水溶液に、Ｅ−４４（メルクジャパン社製）
を超音波分散した後、ＫＨ−１７（日本合成化学工業
（株）製、重合度：約１７００、けん化度：７８．５〜
８１．５）の１０重量％水溶液を添加して、最終的にＰ
ＶＡ：液晶＝２０：８０（重量比）となるように液晶の
ＰＶＡ分散水溶液を作製して高分子分散型液晶とした。
（株）製、重合度：約６００、けん化度：７１〜７５）
の５重量％水溶液に、Ｅ−４４（メルクジャパン社製）
を超音波分散した後、ＫＨ−１７（日本合成化学工業
（株）製、重合度：約１７００、けん化度：７８．５〜
８１．５）の１０重量％水溶液を添加して、最終的にＰ
ＶＡ：液晶＝２０：８０（重量比）となるように液晶の
ＰＶＡ分散水溶液を作製して高分子分散型液晶とした。
【０１１２】次に、この高分子分散型液晶を上記のアク
ティブマトリックス基板の薄膜トランジスタ形成側にブ
レードコータを用いて塗布し、４０℃、１時間の熱処理
を施して乾燥させ、膜厚１０μｍの高分子分散型液晶層
を形成した。
ティブマトリックス基板の薄膜トランジスタ形成側にブ
レードコータを用いて塗布し、４０℃、１時間の熱処理
を施して乾燥させ、膜厚１０μｍの高分子分散型液晶層
を形成した。
【０１１３】一方、透明基板としてポリカーボネート
（帝人化学（株）製 厚さ４００μｍ）を用い、この透
明基板上に定法に従って厚さ１０００Åの透明導電膜
（ＩＴＯ）を形成した。さらに、この透明導電膜上に、
実施例１と同様の透明接着剤をスピンナー塗布（３００
０ｒｐｍ、３０秒間）によって塗布して厚み約２μｍの
透明接着層を形成して対向基板を作製した。
（帝人化学（株）製 厚さ４００μｍ）を用い、この透
明基板上に定法に従って厚さ１０００Åの透明導電膜
（ＩＴＯ）を形成した。さらに、この透明導電膜上に、
実施例１と同様の透明接着剤をスピンナー塗布（３００
０ｒｐｍ、３０秒間）によって塗布して厚み約２μｍの
透明接着層を形成して対向基板を作製した。
【０１１４】このようなアクティブマトリックス基板と
対向基板を、実施例１と同様にして高分子分散型液晶層
側と透明接着層側とが対向するように配設してアクティ
ブマトリックス形表示の高分子分散型液晶ディスプレイ
（厚さ３ｍｍ）を作製した。配設方法としては、圧着治
具を用いて圧着圧力４ｋｇ／ｃｍ2 、熱処理４０℃、１
時間の条件で圧着、硬化を行った。
対向基板を、実施例１と同様にして高分子分散型液晶層
側と透明接着層側とが対向するように配設してアクティ
ブマトリックス形表示の高分子分散型液晶ディスプレイ
（厚さ３ｍｍ）を作製した。配設方法としては、圧着治
具を用いて圧着圧力４ｋｇ／ｃｍ2 、熱処理４０℃、１
時間の条件で圧着、硬化を行った。
【０１１５】この液晶ディスプレイに駆動回路を接続し
表示を行ったところ、極めて表示品質の高い液晶表示装
置であった。また、薄膜トランジスタの特性変化や各種
配線ラインの断線、短絡は認められなかった。 （実施例４）厚さ１ｍｍのガラス基板に金属Ｃｒ層（厚
さ１μｍ）をスパッタリング法により形成して耐熱性支
持基板とした。この耐熱性支持基板の金属Ｃｒ層上に電
気メッキ法によりＮｉメッキ層（厚さ３μｍ）を形成
し、さらに、Ｎｉメッキ層上にＳｉＯ2 系被膜形成用塗
布液（東京応化工業（株）製ＯＣＤ Type-7）を塗布し
て４００℃、３０分間の熱処理を施して保護層（厚さ
０．５μｍ）を形成した。次に、この保護層上にゲート
電極用のＣｒ電極層（厚み０．２μｍ）、ＳｉＮx層
（厚み０．３μｍ）、ａ−Ｓｉ層（厚み０．２μｍ）お
よびｎ+ ａ−Ｓｉ：Ｈ層（厚み０．０５μｍ）をこの順
序で連続成膜して多層体を作製した（図１５（Ａ）に対
応）。この多層体の作製段階においては、ｎ+ ａ−Ｓ
ｉ：Ｈ層形成時に２３０℃で１０分間、ａ−Ｓｉ層形成
時に２５０℃で４０分間、ＳｉＮx 層形成時に３５０℃
で２０分間、それぞれプラズマＣＶＤによる高温処理が
なされた。
表示を行ったところ、極めて表示品質の高い液晶表示装
置であった。また、薄膜トランジスタの特性変化や各種
配線ラインの断線、短絡は認められなかった。 （実施例４）厚さ１ｍｍのガラス基板に金属Ｃｒ層（厚
さ１μｍ）をスパッタリング法により形成して耐熱性支
持基板とした。この耐熱性支持基板の金属Ｃｒ層上に電
気メッキ法によりＮｉメッキ層（厚さ３μｍ）を形成
し、さらに、Ｎｉメッキ層上にＳｉＯ2 系被膜形成用塗
布液（東京応化工業（株）製ＯＣＤ Type-7）を塗布し
て４００℃、３０分間の熱処理を施して保護層（厚さ
０．５μｍ）を形成した。次に、この保護層上にゲート
電極用のＣｒ電極層（厚み０．２μｍ）、ＳｉＮx層
（厚み０．３μｍ）、ａ−Ｓｉ層（厚み０．２μｍ）お
よびｎ+ ａ−Ｓｉ：Ｈ層（厚み０．０５μｍ）をこの順
序で連続成膜して多層体を作製した（図１５（Ａ）に対
応）。この多層体の作製段階においては、ｎ+ ａ−Ｓ
ｉ：Ｈ層形成時に２３０℃で１０分間、ａ−Ｓｉ層形成
時に２５０℃で４０分間、ＳｉＮx 層形成時に３５０℃
で２０分間、それぞれプラズマＣＶＤによる高温処理が
なされた。
【０１１６】次に、この多層体のｎ+ ａ−Ｓｉ：Ｈ層、
ａ−Ｓｉ層およびＳｉＮx 層のパターニングによるアイ
ランド形成（図１５（Ｂ）に対応）を行い、さらに、ｎ
+ ａ−Ｓｉ：Ｈ層を介してａ−Ｓｉ層に接続するように
スパッタリング法によりＣｒドレイン電極層とＣｒソー
ス電極層（厚み０．２μｍ）を形成した（図１５（Ｃ）
に対応）。次いで、チャネル部のｎ+ ａ−Ｓｉ：Ｈ層を
ドライエッチングにより除去し、その後、Ｃｒドレイン
電極層に接続するようにＩＴＯ膜で透明画素電極を形成
（図１６（Ａ）に対応）した。
ａ−Ｓｉ層およびＳｉＮx 層のパターニングによるアイ
ランド形成（図１５（Ｂ）に対応）を行い、さらに、ｎ
+ ａ−Ｓｉ：Ｈ層を介してａ−Ｓｉ層に接続するように
スパッタリング法によりＣｒドレイン電極層とＣｒソー
ス電極層（厚み０．２μｍ）を形成した（図１５（Ｃ）
に対応）。次いで、チャネル部のｎ+ ａ−Ｓｉ：Ｈ層を
ドライエッチングにより除去し、その後、Ｃｒドレイン
電極層に接続するようにＩＴＯ膜で透明画素電極を形成
（図１６（Ａ）に対応）した。
【０１１７】一方、透明基板としてポリカーボネート
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上に実施例２と同様にして厚み約５μｍの透明
接着層を形成した。
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上に実施例２と同様にして厚み約５μｍの透明
接着層を形成した。
【０１１８】この透明基板の透明接着層上に上記の積層
体のドレイン電極層とソース電極層形成側が当接するよ
うに圧着し、耐熱性支持基板を剥離した。さらに、塩化
第２鉄水溶液を用いたウエットエッチングによりＮｉメ
ッキ層を除去し、その後、保護層をドライエッチング
（ＳＦ6 ：Ｃ2 ＣｌＦ5 ＝５０：５０）で除去して、ド
レイン電極層、ソース電極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ
−Ｓｉ層、ＳｉＮx 層、ゲート電極用のＣｒ電極層およ
びＩＴＯ透明画素電極を透明基板上に転写した（図１６
（Ｃ）に対応）。次いで、ゲート電極用のＣｒ電極層を
画素領域に残存しないように所定のパターンでパターニ
ングして図１４に示されるようなアクティブマトリック
ス基板を作製した。
体のドレイン電極層とソース電極層形成側が当接するよ
うに圧着し、耐熱性支持基板を剥離した。さらに、塩化
第２鉄水溶液を用いたウエットエッチングによりＮｉメ
ッキ層を除去し、その後、保護層をドライエッチング
（ＳＦ6 ：Ｃ2 ＣｌＦ5 ＝５０：５０）で除去して、ド
レイン電極層、ソース電極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ
−Ｓｉ層、ＳｉＮx 層、ゲート電極用のＣｒ電極層およ
びＩＴＯ透明画素電極を透明基板上に転写した（図１６
（Ｃ）に対応）。次いで、ゲート電極用のＣｒ電極層を
画素領域に残存しないように所定のパターンでパターニ
ングして図１４に示されるようなアクティブマトリック
ス基板を作製した。
【０１１９】次に、ＴＬ２０５（メルクジャパン社製の
液晶）とＰＮ３９３（メルクジャパン社製のプレポリマ
ーと光開始剤の混合物）を８：２（重量比）の割合で混
合し高分子分散型液晶とした。
液晶）とＰＮ３９３（メルクジャパン社製のプレポリマ
ーと光開始剤の混合物）を８：２（重量比）の割合で混
合し高分子分散型液晶とした。
【０１２０】一方、透明基板としてポリカーボネート
（帝人化学（株）製 厚さ４００μｍ）を用い、この透
明基板上に定法に従って厚さ１０００Åの透明導電膜
（ＩＴＯ）を形成して対向基板を作製した。
（帝人化学（株）製 厚さ４００μｍ）を用い、この透
明基板上に定法に従って厚さ１０００Åの透明導電膜
（ＩＴＯ）を形成して対向基板を作製した。
【０１２１】次に、上記の高分子分散型液晶を上記のア
クティブマトリックス基板の薄膜トランジスタ形成側に
ブレードコータを用いて塗布（厚み約１０μｍ）し、こ
の塗布面に上記の対向基板を貼り合わせ、下記の条件で
紫外線を照射してアクティブマトリックス形表示の高分
子分散型液晶ディスプレイ（厚さ３ｍｍ）を作製した。
クティブマトリックス基板の薄膜トランジスタ形成側に
ブレードコータを用いて塗布（厚み約１０μｍ）し、こ
の塗布面に上記の対向基板を貼り合わせ、下記の条件で
紫外線を照射してアクティブマトリックス形表示の高分
子分散型液晶ディスプレイ（厚さ３ｍｍ）を作製した。
【０１２２】紫外線照射条件
・紫外線照度： １０ｍＷ／ｃｍ2
・照射時間 ： ２分
・照射量 ： １２００ｍＪ／ｃｍ2
この液晶ディスプレイに駆動回路を接続し表示を行った
ところ、極めて表示品質の高い液晶表示装置であった。
また、薄膜トランジスタの特性変化や各種配線ラインの
断線、短絡は認められなかった。 （実施例５）実施例３と同様にして厚さ０．３ｍｍのＳ
ＵＳ３０４ＢＡ板上の表面を電解複合研磨により鏡面研
磨（研磨グレード＝Ｒmax 値０．０３μｍ）して耐熱性
支持基板とした。この耐熱性支持基板上に電気メッキ法
によりＮｉメッキ層（厚さ３μｍ）を形成し、さらに、
Ｎｉメッキ層上にプラズマＣＶＤ法によりＳｉＮx から
なる保護層（厚さ１μｍ）を形成した。
ところ、極めて表示品質の高い液晶表示装置であった。
また、薄膜トランジスタの特性変化や各種配線ラインの
断線、短絡は認められなかった。 （実施例５）実施例３と同様にして厚さ０．３ｍｍのＳ
ＵＳ３０４ＢＡ板上の表面を電解複合研磨により鏡面研
磨（研磨グレード＝Ｒmax 値０．０３μｍ）して耐熱性
支持基板とした。この耐熱性支持基板上に電気メッキ法
によりＮｉメッキ層（厚さ３μｍ）を形成し、さらに、
Ｎｉメッキ層上にプラズマＣＶＤ法によりＳｉＮx から
なる保護層（厚さ１μｍ）を形成した。
【０１２３】次に、この保護層上にドレイン電極とソー
ス電極用のＣｒ電極層（厚み０．２μｍ）、ｎ+ ａ−Ｓ
ｉ：Ｈ層（厚み０．０５μｍ）、ａ−Ｓｉ層（厚み０．
２μｍ）、ＳｉＮx 層（厚み０．３μｍ）およびゲート
電極用のＣｒ電極層（厚み０．２μｍ）をこの順序で連
続成膜して多層体を作製した（図２１、図２２（Ａ）に
対応）。この多層体の作製段階においては、ｎ+ ａ−Ｓ
ｉ：Ｈ層形成時に２３０℃で１０分間、ａ−Ｓｉ層形成
時に２５０℃で４０分間、ＳｉＮx 層形成時に３５０℃
で２０分間、それぞれプラズマＣＶＤによる高温処理が
なされた。次に、この多層体の最上層のゲート電極用の
Ｃｒ電極層をパターニングして所定パターンのゲート電
極層を形成した。
ス電極用のＣｒ電極層（厚み０．２μｍ）、ｎ+ ａ−Ｓ
ｉ：Ｈ層（厚み０．０５μｍ）、ａ−Ｓｉ層（厚み０．
２μｍ）、ＳｉＮx 層（厚み０．３μｍ）およびゲート
電極用のＣｒ電極層（厚み０．２μｍ）をこの順序で連
続成膜して多層体を作製した（図２１、図２２（Ａ）に
対応）。この多層体の作製段階においては、ｎ+ ａ−Ｓ
ｉ：Ｈ層形成時に２３０℃で１０分間、ａ−Ｓｉ層形成
時に２５０℃で４０分間、ＳｉＮx 層形成時に３５０℃
で２０分間、それぞれプラズマＣＶＤによる高温処理が
なされた。次に、この多層体の最上層のゲート電極用の
Ｃｒ電極層をパターニングして所定パターンのゲート電
極層を形成した。
【０１２４】一方、透明基板としてポリカーボネート
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上に実施例３と同様にして厚み約５μｍの透明
接着層を形成した。
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上に実施例３と同様にして厚み約５μｍの透明
接着層を形成した。
【０１２５】この透明基板の透明接着層上に上記の多層
体のゲート電極層形成側が当接するように圧着し、耐熱
性支持基板を剥離した。さらに、塩化第２鉄水溶液を用
いたウエットエッチングによりＮｉメッキ層を除去し、
その後、ＳＦ6 、ＣＦ6 等のガスを用いたドライエッチ
ングにより保護層を除去して、ドレイン電極とソース電
極用のＣｒ電極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ−Ｓｉ層、
ＳｉＮx 層およびゲート電極層を透明基板上に転写した
（図２１、図２２（Ｂ）に対応）。
体のゲート電極層形成側が当接するように圧着し、耐熱
性支持基板を剥離した。さらに、塩化第２鉄水溶液を用
いたウエットエッチングによりＮｉメッキ層を除去し、
その後、ＳＦ6 、ＣＦ6 等のガスを用いたドライエッチ
ングにより保護層を除去して、ドレイン電極とソース電
極用のＣｒ電極層、ｎ+ ａ−Ｓｉ：Ｈ層、ａ−Ｓｉ層、
ＳｉＮx 層およびゲート電極層を透明基板上に転写した
（図２１、図２２（Ｂ）に対応）。
【０１２６】その後、ドレイン電極とソース電極用のＣ
ｒ電極層、ｎ+ ａ−Ｓｉ：Ｈ層およびａ−Ｓｉ層のパタ
ーニングによるアイランド形成（図２１、図２２（Ｃ）
に対応）を行った後、ドレイン電極とソース電極用のＣ
ｒ電極層のパターニングによりＣｒソース電極層とＣｒ
ドレイン電極層を形成した（図２１、図２２（Ｄ）に対
応）。この場合、Ｃｒドレイン電極層は２つのＣｒソー
ス電極層の間に位置し、かつ、Ｃｒドレイン電極層と一
体的に画素電極が形成された。さらに、チャネル部のｎ
+ ａ−Ｓｉ：Ｈ層をドライエッチングにより除去して図
１９、図２０に示されるような反射型のアクティブマト
リックス基板を作製した。
ｒ電極層、ｎ+ ａ−Ｓｉ：Ｈ層およびａ−Ｓｉ層のパタ
ーニングによるアイランド形成（図２１、図２２（Ｃ）
に対応）を行った後、ドレイン電極とソース電極用のＣ
ｒ電極層のパターニングによりＣｒソース電極層とＣｒ
ドレイン電極層を形成した（図２１、図２２（Ｄ）に対
応）。この場合、Ｃｒドレイン電極層は２つのＣｒソー
ス電極層の間に位置し、かつ、Ｃｒドレイン電極層と一
体的に画素電極が形成された。さらに、チャネル部のｎ
+ ａ−Ｓｉ：Ｈ層をドライエッチングにより除去して図
１９、図２０に示されるような反射型のアクティブマト
リックス基板を作製した。
【０１２７】次に、このようにして作製したアクティブ
マトリックス基板を用いて実施例４と同様にしてアクテ
ィブマトリックス形表示の高分子分散型液晶ディスプレ
イ（厚さ３ｍｍ）を作製した。
マトリックス基板を用いて実施例４と同様にしてアクテ
ィブマトリックス形表示の高分子分散型液晶ディスプレ
イ（厚さ３ｍｍ）を作製した。
【０１２８】この液晶ディスプレイに駆動回路を接続し
表示を行ったところ、極めて表示品質の高い液晶表示装
置であった。また、薄膜トランジスタの特性変化や各種
配線ラインの断線、短絡は認められなかった。 （実施例６）実施例３と同様にして厚さ０．３ｍｍのＳ
ＵＳ３０４ＢＡ板上の表面を電解複合研磨により鏡面研
磨（研磨グレード＝Ｒmax 値０．０３μｍ）して耐熱性
支持基板とした。この耐熱性支持基板上に電気メッキ法
によりＮｉメッキ層（厚さ３μｍ）を形成し、さらに、
Ｎｉメッキ層上にプラズマＣＶＤ法によりＳｉＮx から
なる保護層（厚さ１μｍ）を形成した。
表示を行ったところ、極めて表示品質の高い液晶表示装
置であった。また、薄膜トランジスタの特性変化や各種
配線ラインの断線、短絡は認められなかった。 （実施例６）実施例３と同様にして厚さ０．３ｍｍのＳ
ＵＳ３０４ＢＡ板上の表面を電解複合研磨により鏡面研
磨（研磨グレード＝Ｒmax 値０．０３μｍ）して耐熱性
支持基板とした。この耐熱性支持基板上に電気メッキ法
によりＮｉメッキ層（厚さ３μｍ）を形成し、さらに、
Ｎｉメッキ層上にプラズマＣＶＤ法によりＳｉＮx から
なる保護層（厚さ１μｍ）を形成した。
【０１２９】次に、この保護層上にゲート電極用のＣｒ
電極層（厚み０．２μｍ）、ＳｉＮx 層（厚み０．３μ
ｍ）、ａ−Ｓｉ層（厚み０．２μｍ）、ｎ+ ａ−Ｓｉ：
Ｈ層（厚み０．０５μｍ）およびドレイン電極とソース
電極用のＣｒ電極層（厚み０．２μｍ）をこの順序で連
続成膜して多層体を作製した（図２５、図２６（Ａ）に
対応）。この多層体の作製段階においては、ＳｉＮx 層
形成時に３５０℃で２０分間、ａ−Ｓｉ層形成時に２５
０℃で４０分間、ｎ+ ａ−Ｓｉ：Ｈ層形成時に２３０℃
で１０分間、それぞれプラズマＣＶＤによる高温処理が
なされた。
電極層（厚み０．２μｍ）、ＳｉＮx 層（厚み０．３μ
ｍ）、ａ−Ｓｉ層（厚み０．２μｍ）、ｎ+ ａ−Ｓｉ：
Ｈ層（厚み０．０５μｍ）およびドレイン電極とソース
電極用のＣｒ電極層（厚み０．２μｍ）をこの順序で連
続成膜して多層体を作製した（図２５、図２６（Ａ）に
対応）。この多層体の作製段階においては、ＳｉＮx 層
形成時に３５０℃で２０分間、ａ−Ｓｉ層形成時に２５
０℃で４０分間、ｎ+ ａ−Ｓｉ：Ｈ層形成時に２３０℃
で１０分間、それぞれプラズマＣＶＤによる高温処理が
なされた。
【０１３０】次に、この多層体のドレイン電極とソース
電極用のＣｒ電極層およびｎ+ ａ−Ｓｉ：Ｈ層のパター
ニングによるアイランド形成を行い、Ｃｒソース電極層
とＣｒドレイン電極層を形成した（図２５、図２６
（Ｂ）に対応）。この場合、Ｃｒドレイン電極層は２つ
のＣｒソース電極層の間に位置し、かつ、Ｃｒドレイン
電極層と一体的に画素電極が形成された。
電極用のＣｒ電極層およびｎ+ ａ−Ｓｉ：Ｈ層のパター
ニングによるアイランド形成を行い、Ｃｒソース電極層
とＣｒドレイン電極層を形成した（図２５、図２６
（Ｂ）に対応）。この場合、Ｃｒドレイン電極層は２つ
のＣｒソース電極層の間に位置し、かつ、Ｃｒドレイン
電極層と一体的に画素電極が形成された。
【０１３１】一方、透明基板としてポリカーボネート
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上に実施例３と同様にして厚み約５μｍの透明
接着層を形成した。
（帝人化学（株）製 厚さ４００μｍ）を準備し、この
透明基板上に実施例３と同様にして厚み約５μｍの透明
接着層を形成した。
【０１３２】この透明基板の透明接着層上に上記の積層
体のＣｒソース電極層とＣｒドレイン電極層形成側が当
接するように圧着し、耐熱性支持基板を剥離した。さら
に、塩化第２鉄水溶液を用いたウエットエッチングによ
りＮｉメッキ層を除去し、その後、ＳＦ6 、ＣＦ6 等の
ガスを用いたドライエッチングにより保護層を除去し
て、ドレイン電極層、ソース電極層、ｎ+ ａ−Ｓｉ：Ｈ
層、ａ−Ｓｉ層、ＳｉＮx 層、ゲート電極用のＣｒ電極
層を透明基板上に転写した（図２５、図２６（Ｃ）に対
応）。
体のＣｒソース電極層とＣｒドレイン電極層形成側が当
接するように圧着し、耐熱性支持基板を剥離した。さら
に、塩化第２鉄水溶液を用いたウエットエッチングによ
りＮｉメッキ層を除去し、その後、ＳＦ6 、ＣＦ6 等の
ガスを用いたドライエッチングにより保護層を除去し
て、ドレイン電極層、ソース電極層、ｎ+ ａ−Ｓｉ：Ｈ
層、ａ−Ｓｉ層、ＳｉＮx 層、ゲート電極用のＣｒ電極
層を透明基板上に転写した（図２５、図２６（Ｃ）に対
応）。
【０１３３】次に、ゲート電極用のＣｒ電極層をパター
ニングして所定パターンのゲート電極層を形成し（図２
５、図２６（Ｄ）に対応）、さらに、ｎ+ ａ−Ｓｉ：Ｈ
層、ａ−Ｓｉ層およびＳｉＮx 層をパターニングして図
２３、図２４に示されるような反射型のアクティブマト
リックス基板を作製した。
ニングして所定パターンのゲート電極層を形成し（図２
５、図２６（Ｄ）に対応）、さらに、ｎ+ ａ−Ｓｉ：Ｈ
層、ａ−Ｓｉ層およびＳｉＮx 層をパターニングして図
２３、図２４に示されるような反射型のアクティブマト
リックス基板を作製した。
【０１３４】次に、このようにして作製したアクティブ
マトリックス基板を用いて実施例４と同様にしてアクテ
ィブマトリックス形表示の高分子分散型液晶ディスプレ
イ（厚さ３ｍｍ）を作製した。
マトリックス基板を用いて実施例４と同様にしてアクテ
ィブマトリックス形表示の高分子分散型液晶ディスプレ
イ（厚さ３ｍｍ）を作製した。
【０１３５】この液晶ディスプレイに駆動回路を接続し
表示を行ったところ、極めて表示品質の高い液晶表示装
置であった。また、薄膜トランジスタの特性変化や各種
配線ラインの断線、短絡は認められなかった。
表示を行ったところ、極めて表示品質の高い液晶表示装
置であった。また、薄膜トランジスタの特性変化や各種
配線ラインの断線、短絡は認められなかった。
【０１３６】
【発明の効果】以上詳述したように、本発明によれば耐
熱性支持基板に剥離可能に形成された金属メッキ層上
に、連続成膜によりドレイン電極とソース電極用の電極
層、半導体層、ゲート絶縁層、ゲート電極用の電極層を
所望の順序で積層して多層体を予め作製するので、この
多層体中にゴミが混入する可能性は極めて小さく、その
後、この多層体の構成層をパターニングし、および／ま
たは、基板に多層体を転写した後にパターニングして薄
膜トランジスタとし、従来の薄膜トランジスタの製造方
法に比べて成膜工程が極めて少ないため、薄膜トランジ
スタを構成するゲート電極層、ゲート絶縁層、半導体
層、ドレイン電極層、ソース電極層にゴミ混入によるピ
ンホールや欠けが生じることが防止され、かつ、構成層
のすべてあるいは大部分が平坦に形成されるので、構成
層の段差乗り越えによる断線や絶縁不良の発生の極めて
少ない薄膜トランジスタと、このような薄膜トランジス
タをマトリックス状に備えたアクティブマトリックス基
板が可能となり、また、上述のように多層体の加工は基
板への転写の前後のいずれでもよく、すなわち、多層体
の両面のいずれからも加工を行うことができ、さらに、
耐熱性支持基板によって多層体の変形が防止されるの
で、従来のガラス基板で確立されている能動素子の製造
プロセス技術および設備をそのまま使用して多層体形成
が行え、基板への転写後は不要となった耐熱性支持基
板、金属メッキ層を除去して得られるアクティブマトリ
ックス基板は、薄膜トランジスタ形成領域とそれ以外の
領域との高低差がほとんどないフラットなものとなる。
熱性支持基板に剥離可能に形成された金属メッキ層上
に、連続成膜によりドレイン電極とソース電極用の電極
層、半導体層、ゲート絶縁層、ゲート電極用の電極層を
所望の順序で積層して多層体を予め作製するので、この
多層体中にゴミが混入する可能性は極めて小さく、その
後、この多層体の構成層をパターニングし、および／ま
たは、基板に多層体を転写した後にパターニングして薄
膜トランジスタとし、従来の薄膜トランジスタの製造方
法に比べて成膜工程が極めて少ないため、薄膜トランジ
スタを構成するゲート電極層、ゲート絶縁層、半導体
層、ドレイン電極層、ソース電極層にゴミ混入によるピ
ンホールや欠けが生じることが防止され、かつ、構成層
のすべてあるいは大部分が平坦に形成されるので、構成
層の段差乗り越えによる断線や絶縁不良の発生の極めて
少ない薄膜トランジスタと、このような薄膜トランジス
タをマトリックス状に備えたアクティブマトリックス基
板が可能となり、また、上述のように多層体の加工は基
板への転写の前後のいずれでもよく、すなわち、多層体
の両面のいずれからも加工を行うことができ、さらに、
耐熱性支持基板によって多層体の変形が防止されるの
で、従来のガラス基板で確立されている能動素子の製造
プロセス技術および設備をそのまま使用して多層体形成
が行え、基板への転写後は不要となった耐熱性支持基
板、金属メッキ層を除去して得られるアクティブマトリ
ックス基板は、薄膜トランジスタ形成領域とそれ以外の
領域との高低差がほとんどないフラットなものとなる。
【図１】本発明の薄膜トランジスタの一実施例を示す概
略断面図である。
略断面図である。
【図２】図１に示される薄膜トランジスタを備えた本発
明のアクティブマトリックス基板の一部の構造を示す平
面図である。
明のアクティブマトリックス基板の一部の構造を示す平
面図である。
【図３】本発明のアクティブマトリックス基板の第１の
実施例を示す図であり、図２のＸ−Ｘ切断線における概
略断面図である。
実施例を示す図であり、図２のＸ−Ｘ切断線における概
略断面図である。
【図４】本発明の薄膜トランジスタおよびアクティブマ
トリックス基板の製造方法の一例を示す工程図である。
トリックス基板の製造方法の一例を示す工程図である。
【図５】本発明の薄膜トランジスタおよびアクティブマ
トリックス基板の製造方法の一例を示す工程図である。
トリックス基板の製造方法の一例を示す工程図である。
【図６】本発明の薄膜トランジスタおよびアクティブマ
トリックス基板の製造方法の他の例を示す工程図であ
る。
トリックス基板の製造方法の他の例を示す工程図であ
る。
【図７】本発明のアクティブマトリックス基板の第２の
実施例を示す図３相当の概略断面図である。
実施例を示す図３相当の概略断面図である。
【図８】本発明の薄膜トランジスタおよびアクティブマ
トリックス基板の製造方法の他の例を示す工程図であ
る。
トリックス基板の製造方法の他の例を示す工程図であ
る。
【図９】本発明の薄膜トランジスタおよびアクティブマ
トリックス基板の製造方法の他の例を示す工程図であ
る。
トリックス基板の製造方法の他の例を示す工程図であ
る。
【図１０】本発明のアクティブマトリックス基板の第３
の実施例を示す図３相当の概略断面図である。
の実施例を示す図３相当の概略断面図である。
【図１１】本発明のアクティブマトリックス基板の第３
の実施例を示す図３相当の概略断面図である。
の実施例を示す図３相当の概略断面図である。
【図１２】本発明の薄膜トランジスタおよびアクティブ
マトリックス基板の製造方法の他の例を示す工程図であ
る。
マトリックス基板の製造方法の他の例を示す工程図であ
る。
【図１３】本発明の薄膜トランジスタおよびアクティブ
マトリックス基板の製造方法の他の例を示す工程図であ
る。
マトリックス基板の製造方法の他の例を示す工程図であ
る。
【図１４】本発明のアクティブマトリックス基板の第４
の実施例を示す図３相当の概略断面図である。
の実施例を示す図３相当の概略断面図である。
【図１５】本発明の薄膜トランジスタおよびアクティブ
マトリックス基板の製造方法の他の例を示す工程図であ
る。
マトリックス基板の製造方法の他の例を示す工程図であ
る。
【図１６】本発明の薄膜トランジスタおよびアクティブ
マトリックス基板の製造方法の他の例を示す工程図であ
る。
マトリックス基板の製造方法の他の例を示す工程図であ
る。
【図１７】本発明のアクティブマトリックス基板の第４
の実施例を示す図３相当の概略断面図である。
の実施例を示す図３相当の概略断面図である。
【図１８】薄膜トランジスタを備えた本発明のアクティ
ブマトリックス基板の一部の構造を示す平面図である。
ブマトリックス基板の一部の構造を示す平面図である。
【図１９】本発明のアクティブマトリックス基板の第５
の実施例を示す図であり、図１８のＸ−Ｘ切断線におけ
る概略断面図である。
の実施例を示す図であり、図１８のＸ−Ｘ切断線におけ
る概略断面図である。
【図２０】本発明のアクティブマトリックス基板の第５
の実施例を示す図であり、図１８のＹ−Ｙ切断線におけ
る概略断面図である。
の実施例を示す図であり、図１８のＹ−Ｙ切断線におけ
る概略断面図である。
【図２１】本発明の薄膜トランジスタおよびアクティブ
マトリックス基板の製造方法の一例を示す工程図であ
る。
マトリックス基板の製造方法の一例を示す工程図であ
る。
【図２２】本発明の薄膜トランジスタおよびアクティブ
マトリックス基板の製造方法の一例を示す工程図であ
る。
マトリックス基板の製造方法の一例を示す工程図であ
る。
【図２３】本発明のアクティブマトリックス基板の第６
の実施例を示す図１９相当の概略断面図である。
の実施例を示す図１９相当の概略断面図である。
【図２４】本発明のアクティブマトリックス基板の第６
の実施例を示す図２０相当の概略断面図である。
の実施例を示す図２０相当の概略断面図である。
【図２５】本発明の薄膜トランジスタおよびアクティブ
マトリックス基板の製造方法の一例を示す工程図であ
る。
マトリックス基板の製造方法の一例を示す工程図であ
る。
【図２６】本発明の薄膜トランジスタおよびアクティブ
マトリックス基板の製造方法の一例を示す工程図であ
る。
マトリックス基板の製造方法の一例を示す工程図であ
る。
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６…薄膜トランジス
タ ２…基板 ３…接着層 ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ…ゲート電極層 ５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ…ゲート絶縁層 ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ…半導体層 ７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ…コンタクト層 ８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ…ソース電極層 ９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ…ドレイン電極層 １１，３１，５１，７１，９１，１１１…アクティブマ
トリックス基板 １２，３２，５２，７２，９２，１１２…透明基板 １３，３３，５３，７３，９３，１１３…透明接着層 １４，３４，５４，７４，９４，１１４…（透明）画素
電極 ２１，４１，６１，８１，１０１，１２１…多層体 ２２，４２，６２，８２，１０２，１２２…耐熱性支持
基板 ２３，４３，６３，８３，１０３，１２３…金属メッキ
層 ２４，６４，８４，１０４，１２４…保護層 ２５，６５，１０５，１２５…ドレイン電極とソース電
極用の電極層 ２６，４６，６６，８６，１０６，１２６…コンタクト
層 ２７，４７，６７，８７，１０７，１２７…半導体層 ２８，４８，６８，８８，１０８，１２８…ゲート絶縁
層 ２９，４９，６９，８９，１０９，１２９…ゲート電極
用の電極層
タ ２…基板 ３…接着層 ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ…ゲート電極層 ５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ…ゲート絶縁層 ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ…半導体層 ７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ…コンタクト層 ８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ…ソース電極層 ９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ…ドレイン電極層 １１，３１，５１，７１，９１，１１１…アクティブマ
トリックス基板 １２，３２，５２，７２，９２，１１２…透明基板 １３，３３，５３，７３，９３，１１３…透明接着層 １４，３４，５４，７４，９４，１１４…（透明）画素
電極 ２１，４１，６１，８１，１０１，１２１…多層体 ２２，４２，６２，８２，１０２，１２２…耐熱性支持
基板 ２３，４３，６３，８３，１０３，１２３…金属メッキ
層 ２４，６４，８４，１０４，１２４…保護層 ２５，６５，１０５，１２５…ドレイン電極とソース電
極用の電極層 ２６，４６，６６，８６，１０６，１２６…コンタクト
層 ２７，４７，６７，８７，１０７，１２７…半導体層 ２８，４８，６８，８８，１０８，１２８…ゲート絶縁
層 ２９，４９，６９，８９，１０９，１２９…ゲート電極
用の電極層
フロントページの続き
(56)参考文献 特開 平４−262576（ＪＰ，Ａ)
特開 昭50−118255（ＪＰ，Ａ)
特開 平４−178633（ＪＰ，Ａ)
特開 平６−118441（ＪＰ，Ａ)
特開 平４−260389（ＪＰ，Ａ)
特開 平４−39917（ＪＰ，Ａ)
特開 平１−209185（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/136
Claims (41)
- 【請求項１】 基板上に形成された接着層の表面側に段
差を生じることなく所定のパターンで設けられたゲート
電極層と、少なくとも前記ゲート電極層を覆うように前
記接着層上に平坦に形成されたゲート絶縁層と、該ゲー
ト絶縁層上に所定のパターンで平坦に形成された半導体
層と、該半導体層上に所定のパターンで平坦に形成され
たドレイン電極層およびソース電極層とを備えることを
特徴とする薄膜トランジスタ。 - 【請求項２】 基板上に形成された接着層の表面側に段
差を生じることなく所定のパターンで設けられたゲート
電極層と、少なくとも前記ゲート電極層を覆うように前
記接着層上に平坦に形成されたゲート絶縁層と、該ゲー
ト絶縁層上に所定のパターンで平坦に形成された半導体
層と、該半導体層の所定箇所に接続するように形成され
たドレイン電極層およびソース電極層とを備えることを
特徴とする薄膜トランジスタ。 - 【請求項３】 基板上に形成された接着層と、同一面を
形成するように所定のパターンで平坦に形成されたドレ
イン電極層とソース電極層とに順次積層された平坦な半
導体層およびゲート絶縁層とからなる積層部を前記接着
層の表面側に段差を生じることなく所定のパターンで有
し、前記接着層の表面に露出している前記ゲート絶縁層
上に所定のパターンで平坦に形成されたゲート電極層を
備えることを特徴とする薄膜トランジスタ。 - 【請求項４】 基板上に形成された接着層と、所定のパ
ターンで形成されたドレイン電極層とソース電極層とに
接続するように所定のパターンで平坦に設けられた半導
体層および該半導体層に平坦に積層されたゲート絶縁層
とからなる積層部を前記接着層の表面側に段差を生じる
ことなく所定のパターンで有し、前記接着層の表面に露
出している前記ゲート絶縁層上に所定のパターンで平坦
に形成されたゲート電極層を備えることを特徴とする薄
膜トランジスタ。 - 【請求項５】 基板上に形成された接着層の表面側に段
差を生じることなく所定の線状パターンで設けられたゲ
ート電極層と、少なくとも前記ゲート電極層を覆うよう
に前記接着層上に平坦に形成されたゲート絶縁層と、該
ゲート絶縁層上に所定のパターンで平坦に形成された半
導体層と、前記ゲート電極層とほぼ直交するように所定
のパターンで平坦に形成されたドレイン電極層およびソ
ース電極層とを備え、前記半導体層は前記ゲート電極層
と前記ドレイン電極層およびソース電極層との立体的な
交差部に位置してチャネル部を構成し、前記ドレイン電
極層と前記ソース電極層は同一平面上にあり、かつ、い
ずれか一方が複数の能動素子についての共通のドレイン
電極あるいはソース電極として機能することを特徴とす
る薄膜トランジスタ。 - 【請求項６】 基板上に形成された接着層の表面側に段
差を生じることなく所定のパターンで設けられたドレイ
ン電極層およびソース電極層と、該ドレイン電極層とソ
ース電極層に順次積層された平坦な半導体層、ゲート絶
縁層およびゲート電極層とを備え、前記半導体層は前記
ゲート電極層と前記ドレイン電極層およびソース電極層
との立体的な交差部に位置してチャネル部を構成し、前
記ドレイン電極層と前記ソース電極層は同一平面上にあ
り、かつ、いずれか一方が複数の能動素子についての共
通のドレイン電極あるいはソース電極として機能するこ
とを特徴とする薄膜トランジスタ。 - 【請求項７】 前記半導体層と前記ドレイン電極層との
層間および前記半導体層と前記ソース電極層との層間に
コンタクト層を備えることを特徴とする請求項１乃至請
求項６のいずれかに記載の薄膜トランジスタ。 - 【請求項８】 表面に保護層を備えることを特徴とする
請求項１乃至請求項７のいずれかに記載の薄膜トランジ
スタ。 - 【請求項９】 耐熱性支持基板上に金属メッキ層を剥離
可能に形成し、該金属メッキ層上にドレイン電極とソー
ス電極用の電極層、コンタクト層、半導体層、ゲート絶
縁層、ゲート電極用の電極層を順次積層して多層体を形
成する第１の工程と、 前記多層体のゲート電極用の電極層をパターニングして
所定のパターンを有する平坦なゲート電極層とする第２
の工程と、 基板上に接着層を介して前記多層体の前記ゲート電極層
側を接着し、前記耐熱性支持基板および前記金属メッキ
層を剥離することにより、前記ゲート電極層、ゲート絶
縁層、半導体層、コンタクト層およびドレイン電極とソ
ース電極用の電極層を前記基板上に転写する第３の工程
と、 前記ドレイン電極とソース電極用の電極層、コンタクト
層および前記半導体層をパターニングして所定領域のみ
を残し、さらに前記ドレイン電極とソース電極用の電極
層をパターニングして所定のパターンを有する平坦なド
レイン電極層とソース電極層を形成する第４の工程と、
からなることを特徴とする薄膜トランジスタの製造方
法。 - 【請求項１０】 耐熱性支持基板上に金属メッキ層を剥
離可能に形成し、該金属メッキ層上にゲート電極用の電
極層、ゲート絶縁層、半導体層、コンタクト層、ドレイ
ン電極とソース電極用の電極層を順次積層して多層体を
形成する第１の工程と、 前記ドレイン電極とソース電極用の電極層、前記コンタ
クト層、前記半導体層および前記ゲート絶縁層をパター
ニングして所定領域のみを残し、さらに前記ドレイン電
極とソース電極用の電極層をパターニングして所定のパ
ターンを有する平坦なドレイン電極層とソース電極層を
形成する第２の工程と、 基板上に接着層を介して前記多層体の前記ドレイン電極
層とソース電極層側を接着し、前記耐熱性支持基板およ
び前記金属メッキ層を剥離することにより、前記ドレイ
ン電極層、ソース電極層、コンタクト層、半導体層、ゲ
ート絶縁層およびゲート電極用の電極層を前記基板上に
転写する第３の工程と、 前記ゲート電極用の電極層をパターニングして所定のパ
ターンを有する平坦なゲート電極層とする第４の工程
と、からなることを特徴とする薄膜トランジスタの製造
方法。 - 【請求項１１】 耐熱性支持基板上に金属メッキ層を剥
離可能に形成し、該金属メッキ層上にドレイン電極とソ
ース電極用の電極層、コンタクト層、半導体層、ゲート
絶縁層、ゲート電極用の電極層を順次積層して多層体を
形成する第１の工程と、 前記多層体のゲート電極用の電極層をパターニングして
所定のパターンを有する平坦なゲート電極層とする第２
の工程と、 基板上に接着層を介して前記多層体の前記ゲート電極層
側を接着し、前記耐熱性支持基板および前記金属メッキ
層を剥離することにより、前記ゲート電極層、ゲート絶
縁層、半導体層、コンタクト層およびドレイン電極とソ
ース電極用の電極層を前記基板上に転写する第３の工程
と、 前記ドレイン電極とソース電極用の電極層、コンタクト
層および半導体層をパターニングして所定領域のみを残
し、さらに前記ドレイン電極とソース電極用の電極層を
パターニングして、同一平面上に所定のパターンを有す
る平坦なドレイン電極層とソース電極層を形成し、前記
半導体層を前記ゲート電極層と前記ドレイン電極層およ
びソース電極層との立体的な交差部に位置したチャネル
部とし、前記ドレイン電極層と前記ソース電極層のいず
れか一方を複数の能動素子についての共通のドレイン電
極あるいはソース電極とする第４の工程と、からなるこ
とを特徴とする薄膜トランジスタの製造方法。 - 【請求項１２】 基板と、該基板上に形成された接着層
の表面側に段差を生じることなく所定のパターンで設け
られたゲート電極層と、少なくとも前記ゲート電極層を
覆うように前記接着層上に平坦に形成されたゲート絶縁
層と、該ゲート絶縁層上に所定のパターンで平坦に形成
された半導体層と、該半導体層上に所定のパターンで平
坦に形成されたドレイン電極層およびソース電極層とを
備える薄膜トランジスタをマトリックス状に複数有し、
各薄膜トランジスタの前記ドレイン電極層および前記ソ
ース電極層のいずれか一方に接続する画素電極を備える
ことを特徴とするアクティブマトリックス基板。 - 【請求項１３】 基板と、該基板上に形成された接着層
の表面側に段差を生じることなく所定のパターンで設け
られたゲート電極層と、少なくとも前記ゲート電極層を
覆うように前記接着層上に平坦に形成されたゲート絶縁
層と、該ゲート絶縁層上に所定のパターンで平坦に形成
された半導体層と、該半導体層の所定箇所に接続するよ
うに形成されたドレイン電極層およびソース電極層とを
備える薄膜トランジスタをマトリックス状に複数有し、
各薄膜トランジスタの前記ドレイン電極層および前記ソ
ース電極層のいずれか一方に接続する画素電極を備える
ことを特徴とするアクティブマトリックス基板。 - 【請求項１４】 基板と、該基板上に形成された接着層
と、所定のパターンで平坦に形成されたドレイン電極層
とソース電極層とに順次積層された平坦な半導体層およ
びゲート絶縁層とからなる積層部を前記接着層の表面側
に段差を生じることなく所定のパターンで有し、前記接
着層の表面に露出している前記ゲート絶縁層上に所定の
パターンで平坦に形成されたゲート電極層を備える薄膜
トランジスタをマトリックス状に複数有し、各薄膜トラ
ンジスタの前記ドレイン電極層および前記ソース電極層
のいずれか一方に接続する画素電極を備えることを特徴
とするアクティブマトリックス基板。 - 【請求項１５】 基板と、該基板上に形成された接着層
と、所定のパターンで形成された金属導電体からなるド
レイン電極層とソース電極層とに接続するように所定の
パターンで平坦に設けられた半導体層および該半導体層
に平坦に積層されたゲート絶縁層とからなる積層部を前
記接着層の表面側に段差を生じることなく所定のパター
ンで有し、前記接着層の表面に露出している前記ゲート
絶縁層上に所定のパターンで平坦に形成されたゲート電
極層を備える薄膜トランジスタをマトリックス状に複数
有し、各薄膜トランジスタの前記ドレイン電極層および
前記ソース電極層のいずれか一方に接続する透明画素電
極を備えることを特徴とするアクティブマトリックス基
板。 - 【請求項１６】 基板と、該基板上に形成された接着層
の表面側に段差を生じることなく所定のパターンで設け
られたゲート電極層と、少なくとも前記ゲート電極層を
覆うように前記接着層上に平坦に形成されたゲート絶縁
層と、該ゲート絶縁層上に所定のパターンで平坦に形成
された半導体層と、前記ゲート電極層をほぼ直交するよ
うに所定のパターンで平坦に形成されたドレイン電極層
およびソース電極層とを備え、前記半導体層は前記ゲー
ト電極層と前記ドレイン電極層およびソース電極層との
立体的な交差部に位置してチャネル部を構成し、前記ド
レイン電極層と前記ソース電極層は同一平面上にあり、
かつ、いずれか一方が複数の能動素子についての共通の
ドレイン電極あるいはソース電極として機能するような
薄膜トランジスタをマトリックス状に複数有し、各薄膜
トランジスタの前記ドレイン電極層および前記ソース電
極層のいずれか一方に接続する画素電極を備えることを
特徴とするアクティブマトリックス基板。 - 【請求項１７】 基板と、該基板上に形成された接着層
の表面側に段差を生じることなく所定のパターンで設け
られたドレイン電極層とソース電極層と、該ドレイン電
極層とソース電極層に順次積層された平坦な半導体層、
ゲート絶縁層およびゲート電極層とを備え、前記半導体
層は前記ゲート電極層と前記ドレイン電極層およびソー
ス電極層との立体的な交差部に位置してチャネル部を構
成し、前記ドレイン電極層と前記ソース電極層は同一平
面上にあり、かつ、いずれか一方が複数の能動素子につ
いての共通のドレイン電極あるいはソース電極として機
能するような薄膜トランジスタをマトリックス状に複数
有し、各薄膜トランジスタの前記ドレイン電極層および
前記ソース電極層のいずれか一方に接続する画素電極を
備えることを特徴とするアクティブマトリックス基板。 - 【請求項１８】 前記半導体層と前記ドレイン電極層と
の間および前記半導体層と前記ソース電極層との層間に
コンタクト層を備えることを特徴とする請求項１２乃至
請求項１７のいずれかに記載のアクティブマトリックス
基板。 - 【請求項１９】 前記画素電極は透明導電体で形成され
ており、透過型のアクティブマトリックス基板であるこ
とを特徴とする請求項２６乃至請求項２９、請求項１７
および請求項１８のいずれかに記載のアクティブマトリ
ックス基板。 - 【請求項２０】 前記画素電極は金属導電体で形成され
ており、反射型のアクティブマトリックス基板であるこ
とを特徴とする請求項１２乃至請求項１８のいずれかに
記載のアクティブマトリックス基板。 - 【請求項２１】 前記画素電極は前記ドレイン電極層お
よび前記ソース電極層のいずれか一方と一体的に形成さ
れていることを特徴とする請求項１２、請求項１３、請
求項１６乃至請求項２０のいずれかに記載のアクティブ
マトリックス基板。 - 【請求項２２】 前記画素電極を除いた領域の表面に保
護層を備えることを特徴とする請求項１２乃至請求項２
１のいずれかに記載のアクティブマトリックス基板。 - 【請求項２３】 複数の薄膜トランジスタと画素電極層
とをマトリックス状に有するアクティブマトリックス基
板の製造方法において、 耐熱性支持基板上に金属メッキ層を剥離可能に形成し、
該金属メッキ層上にドレイン電極とソース電極用の電極
層、コンタクト層、半導体層、ゲート絶縁層、ゲート電
極用の電極層を順次積層して多層体を形成する第１の工
程と、 前記多層体のゲート電極用の電極層をパターニングして
所定のパターンを有する平坦なゲート電極層とする第２
の工程と、 基板上に接着層を介して前記多層体の前記ゲート電極層
側を接着し、前記耐熱性支持基板および前記金属メッキ
層を剥離することにより、前記ゲート電極層、ゲート絶
縁層、半導体層、コンタクト層およびドレイン電極とソ
ース電極用の電極層を前記基板上に転写する第３の工程
と、 前記ドレイン電極とソース電極用の電極層、コンタクト
層および前記半導体層をパターニングして所定領域のみ
を残し、さらに前記ドレイン電極とソース電極用の電極
層をパターニングして所定のパターンを有する平坦なド
レイン電極層とソース電極層を形成する第４の工程と、
からなることを特徴とするアクティブマトリックス基板
の製造方法。 - 【請求項２４】 前記第４の工程において、前記ドレイ
ン電極層およびソース電極の形成と同時に画素電極を一
体的に形成することを特徴とする請求項２３に記載のア
クティブマトリックス基板の製造方法。 - 【請求項２５】 前記第４の工程において、前記ドレイ
ン電極層およびソース電極を形成した後、前記ドレイン
電極層およびソース電極のいずれか一方に接続するよう
に透明画素電極を形成することを特徴とする請求項２３
に記載のアクティブマトリックス基板の製造方法。 - 【請求項２６】 複数の薄膜トランジスタと画素電極層
とをマトリックス状に有するアクティブマトリックス基
板の製造方法において、 耐熱性支持基板上に金属メッキ層を剥離可能に形成し、
該金属メッキ層上にコンタクト層、半導体層、ゲート絶
縁層、ゲート電極用の電極層を順次積層して多層体を形
成する第１の工程と、 前記多層体のゲート電極用の電極層をパターニングして
所定のパターンを有する平坦なゲート電極層とする第２
の工程と、 基板上に接着層を介して前記多層体の前記ゲート電極層
側を接着し、前記耐熱性支持基板および前記金属メッキ
層を剥離することにより、前記ゲート電極層、ゲート絶
縁層、半導体層およびコンタクト層を前記基板上に転写
する第３の工程と、 前記半導体層を所定のパターンにパターニングした後、
該半導体層の所定箇所に前記コンタクト層を介して接続
するようにドレイン電極層およびソース電極層を形成す
る第４の工程と、からなることを特徴とするアクティブ
マトリックス基板の製造方法。 - 【請求項２７】 前記第４の工程において、前記ドレイ
ン電極層およびソース電極の形成と同時に画素電極を一
体的に形成することを特徴とする請求項２６に記載のア
クティブマトリックス基板の製造方法。 - 【請求項２８】 前記第４の工程において、前記ドレイ
ン電極層およびソース電極を形成した後、前記ドレイン
電極層およびソース電極のいずれか一方に接続するよう
に透明画素電極を形成することを特徴とする請求項２６
に記載のアクティブマトリックス基板の製造方法。 - 【請求項２９】 複数の薄膜トランジスタと画素電極層
とをマトリックス状に有するアクティブマトリックス基
板の製造方法において、 耐熱性支持基板上に金属メッキ層を剥離可能に形成し、
該金属メッキ層上にゲート電極用の電極層、ゲート絶縁
層、半導体層、コンタクト層、ドレイン電極とソース電
極用の電極層を順次積層して多層体を形成する第１の工
程と、 前記ドレイン電極とソース電極用の電極層、前記コンタ
クト層、前記半導体層および前記ゲート絶縁層をパター
ニングして所定領域のみを残し、さらに前記ドレイン電
極とソース電極用の電極層をパターニングして所定のパ
ターンを有する平坦なドレイン電極層とソース電極層、
および、前記ドレイン電極層とソース電極のいずれか一
方に接続する画素電極を形成する第２の工程と、 基板上に接着層を介して前記多層体の前記ドレイン電極
層とソース電極層側を接着し、前記耐熱性支持基板およ
び前記金属メッキ層を剥離することにより、前記ドレイ
ン電極層、ソース電極層、半導体層、ゲート絶縁層およ
びゲート電極用の電極層を前記基板上に転写する第３の
工程と、 前記ゲート電極用の電極層をパターニングして所定のパ
ターンを有する平坦なゲート電極層とする第４の工程
と、からなることを特徴とするアクティブマトリックス
基板の製造方法。 - 【請求項３０】 前記第２の工程において、前記ドレイ
ン電極層およびソース電極を形成前に画素電極用の電極
層を形成し、前記ドレイン電極とソース電極用の電極層
および画素電極用の電極層をパターニングして所定のパ
ターンを有する平坦なドレイン電極層とソース電極層、
および、前記ドレイン電極層とソース電極のいずれか一
方に接続する画素電極を形成することを特徴とする請求
項２９に記載のアクティブマトリックス基板の製造方
法。 - 【請求項３１】 前記第２の工程において、前記ドレイ
ン電極層およびソース電極を形成した後、前記ドレイン
電極層およびソース電極のいずれか一方に接続するよう
に透明画素電極を形成することを特徴とする請求項２９
に記載のアクティブマトリックス基板の製造方法。 - 【請求項３２】 前記第４の工程において、画素電極形
成領域に前記ゲート電極用の電極層を残存させて反射型
のアクティブマトリックス基板とすることを特徴とする
請求項２９乃至請求項３１のいずれかに記載のアクティ
ブマトリックス基板の製造方法。 - 【請求項３３】 複数の薄膜トランジスタと画素電極層
とをマトリックス状に有するアクティブマトリックス基
板の製造方法において、 耐熱性支持基板上に金属メッキ層を剥離可能に形成し、
該金属メッキ層上にゲート電極用の電極層、ゲート絶縁
層、半導体層、コンタクト層を順次積層して多層体を形
成する第１の工程と、 前記コンタクト層、前記半導体層および前記ゲート絶縁
層をそれぞれ所定のパターンでパターニングした後、該
半導体層の所定箇所に前記コンタクト層を介して接続す
るように金属導電体からなるドレイン電極層とソース電
極層を形成する第２の工程と、 基板上に接着層を介して前記多層体の前記ドレイン電極
層とソース電極層側を接着し、前記耐熱性支持基板およ
び前記金属メッキ層を剥離することにより、前記ドレイ
ン電極層、ソース電極層、コンタクト層、半導体層、ゲ
ート絶縁層およびゲート電極用の電極層を前記基板上に
転写する第３の工程と、 前記ゲート電極用の電極層をパターニングして所定のパ
ターンを有する平坦なゲート電極層とする第４の工程
と、からなることを特徴とするアクティブマトリックス
基板の製造方法。 - 【請求項３４】 複数の薄膜トランジスタと画素電極層
とをマトリックス状に有するアクティブマトリックス基
板の製造方法において、 耐熱性支持基板上に金属メッキ層を剥離可能に形成し、
該金属メッキ層上にドレイン電極とソース電極用の電極
層、コンタクト層、半導体層、ゲート絶縁層、ゲート電
極用の電極層を順次積層して多層体を形成する第１の工
程と、 前記多層体のゲート電極用の電極層をパターニングして
所定のパターンを有する平坦なゲート電極層とする第２
の工程と、 基板上に接着層を介して前記多層体の前記ゲート電極層
側を接着し、前記耐熱性支持基板および前記金属メッキ
層を剥離することにより、前記ゲート電極層、ゲート絶
縁層、半導体層、コンタクト層およびドレイン電極とソ
ース電極用の電極層を前記基板上に転写する第３の工程
と、 前記ドレイン電極とソース電極用の電極層、コンタクト
層および半導体層をパターニングして所定領域のみを残
し、さらに前記ドレイン電極とソース電極用の電極層を
パターニングして、同一平面上に所定のパターンを有す
る平坦なドレイン電極層とソース電極層と、該ドレイン
電極層およびソース電極のいずれか一方に接続する画素
電極とを形成し、前記半導体層を前記ゲート電極層と前
記ドレイン電極層およびソース電極層との立体的な交差
部に位置したチャネル部とし、前記ドレイン電極層と前
記ソース電極層のいずれか一方を複数の能動素子につい
ての共通のドレイン電極あるいはソース電極とする第４
の工程と、からなることを特徴とするアクティブマトリ
ックス基板の製造方法。 - 【請求項３５】 複数の薄膜トランジスタと画素電極層
とをマトリックス状に有するアクティブマトリックス基
板の製造方法において、 耐熱性支持基板上に金属メッキ層を剥離可能に形成し、
該金属メッキ層上にゲート電極用の電極層、ゲート絶縁
層、半導体層、コンタクト層、ドレイン電極とソース電
極用の電極層を順次積層して多層体を形成する第１の工
程と、 前記ドレイン電極とソース電極用の電極層および前記コ
ンタクト層をパターニングして、同一平面上に所定のパ
ターンを有する平坦なドレイン電極層およびソース電極
層と、該ドレイン電極層およびソース電極のいずれか一
方に接続する画素電極とを形成し、前記半導体層を前記
ゲート電極層と前記ドレイン電極層およびソース電極層
との立体的な交差部に位置したチャネル部とし、前記ド
レイン電極層と前記ソース電極層のいずれか一方を複数
の能動素子についての共通のドレイン電極あるいはソー
ス電極とする第２の工程と、 基板上に接着層を介して前記多層体の前記ドレイン電極
層とソース電極層側を接着し、前記耐熱性支持基板およ
び前記金属メッキ層を剥離することにより、前記ドレイ
ン電極層、ソース電極層、コンタクト層、半導体層、ゲ
ート絶縁層およびゲート電極用の電極層を前記基板上に
転写する第３の工程と、 前記ゲート電極用の電極層、ゲート絶縁層および半導体
層をパターニングして所定のパターンを有する平坦なゲ
ート電極層、ゲート絶縁層および半導体層とする第４の
工程と、からなることを特徴とするアクティブマトリッ
クス基板の製造方法。 - 【請求項３６】 前記ドレイン電極とソース電極用の電
極層を透明導電物質で形成し、透過型のアクティブマト
リックス基板とすることを特徴とする請求項３５に記載
のアクティブマトリックス基板の製造方法。 - 【請求項３７】 前記ドレイン電極とソース電極用の電
極層を金属導電物質で形成し、反射型のアクティブマト
リックス基板とすることを特徴とする請求項３５に記載
のアクティブマトリックス基板の製造方法。 - 【請求項３８】 前記接着層は透明接着層であることを
特徴とする請求項１乃至請求項８に記載の薄膜トランジ
スタ。 - 【請求項３９】 前記接着層は透明接着層であることを
特徴とする請求項９乃至請求項１１に記載の薄膜トラン
ジスタの製造方法。 - 【請求項４０】 前記接着層は透明接着層であることを
特徴とする請求項１２乃至請求項２２に記載のアクティ
ブマトリックス基板。 - 【請求項４１】 前記接着層は透明接着層であることを
特徴とする請求項２３乃至請求項３７に記載のアクティ
ブマトリックス基板の製造方法。
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