TWI777064B - 轉印基板 - Google Patents

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TWI777064B
TWI777064B TW108115735A TW108115735A TWI777064B TW I777064 B TWI777064 B TW I777064B TW 108115735 A TW108115735 A TW 108115735A TW 108115735 A TW108115735 A TW 108115735A TW I777064 B TWI777064 B TW I777064B
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中積誠
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日商尼康股份有限公司
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Abstract

能減輕電子元件製造業者之負擔，且製造高精度電子元件。將構成電子元件之至少一部分積層構造體形成於轉印基板即第1基板上後，將積層構造體轉印至第2基板上的元件製造方法，具備：第1步驟，藉由於第1基板上形成第1導電層，於第1導電層上形成功能層，於功能層上形成第2導電層，以形成積層構造體；以及第2步驟，以第2導電層位於第2基板側之方式使第1基板與第2基板暫時接近或緊貼，以將積層構造體轉印至第2基板。

Description

轉印基板
本發明係關於形成有構成電子元件之至少一部分之積層構造體之轉印基板、與藉由將形成於該轉印基板上之積層構造體轉印至被轉印基板以製造電子元件之元件製造方法。
於日本特開2006-302814號公報中揭示有一種有機EL層之形成方法。簡單說明之，首先係藉由塗布法(噴射方式等)於第1無端皮帶形成電洞輸送層，藉由塗布法(噴射方式等)於第2無端皮帶形成發光層，藉由塗布法(噴射方式等)於第3無端皮帶形成電子輸送層。接著，在從供應捲筒供應之片狀基板轉印形成於第1無端皮帶之電洞輸送層，其後，將形成於第2無端皮帶之發光層轉印至電洞輸送層上，接著，將形成於第3無端皮帶之電子輸送層轉印至發光層上，藉此形成有機EL層。
然而，例如在製造薄膜電晶體等包含半導體元件之電子元件之場合，為了提升半導體元件之性能或良率或使特性穩定，較佳為在容易控制膜厚等真空空間進行成膜，透過如日本特開2006-302814號公報所記載技術之轉印方式係難以製造高精度之電子元件。
另一方面，雖一般大多係進行於玻璃基板上製造電子元件，並將完成之電子元件從玻璃基板轉印至其他最終基板(例如可撓性樹脂膜或 塑料板)的手法，但此情形下，電子元件之製造業者係在真空空間中進行成膜而將構成電子元件之層形成於玻璃基板，或依據電子元件之積層構造反覆進行利用了微影之顯影處理、蝕刻處理、CVD處理、濺鍍處理等而作成電子元件後，再將完成之電子元件轉印至最終基板。因此，電子元件之製造業者，除了花費使用用以實施將電子元件之層構造形成於玻璃基板上之多數成膜製程之設備來將完成之電子元件製作於玻璃基板上的製造成本以外，還必須花費將玻璃基板上之電子元件轉印(轉接)至最終基板上的製造成本(設備)。是以，難以壓低最終之電子元件(LCD方式或有機EL方式之顯示面板、觸控面板等)之產品價格，對電子元件之製造業者之負擔甚大。
本發明之第1態樣，為一種元件製造方法，將構成電子元件之至少一部分積層構造體形成於第1基板上後，將前述積層構造體轉印至第2基板上，其特徵在於，具備：第1步驟，藉由於前述第1基板上形成導電性材料所形成之第1導電層，於前述第1導電層上形成絕緣性及半導體之至少一材料所形成之功能層，於前述功能層上形成導電性材料所形成之第2導電層，以形成前述積層構造體；以及第2步驟，以前述第2導電層位於前述第2基板側之方式使前述第1基板與前述第2基板暫時接近或緊貼，以將前述積層構造體轉印至前述第2基板。
本發明之第2態樣，為一種轉印基板，係用以在被轉印基板轉印構成電子元件之至少一部分積層構造體，其特徵在於：於前述轉印基板之表面形成有前述積層構造體，前述積層構造體係以使用導電性材料形成於前述轉印基板上之第1導電層、使用絕緣性及半導體之至少一材料形成於前述第1導電層上之功能層、以及使用導電性材料形成於前述功能層 上之第2導電層所構成。
本發明之第3態樣，為一種轉印基板，係為了於形成包含半導體元件之電子元件之產品基板上轉印構成前述電子元件之至少一部分積層構造體而擔載前述積層構造體，其特徵在於：前述積層構造體，係從前述轉印基板之表面側以使用導電性材料同樣地或選擇性地形成之第1導電層、使用絕緣性材料或顯示半導體特性之材料同樣地或選擇性地形成之功能層、以及使用導電性材料同樣地或選擇性地形成之第2導電層的順序積層。
本發明之第4態樣，為一種元件製造方法，將形成有構成電子元件之至少一部分積層構造體之第1基板轉印至第2基板上，其特徵在於，具備：第1步驟，準備前述第1基板作為以導電性材料形成之第1導電層，於前述第1導電層上形成以絕緣性及半導體之至少一材料形成之功能層，於前述功能層上形成以導電性材料形成之第2導電層，以形成前述積層構造體；以及第2步驟，以前述第2導電層位於前述第2基板側之方式使前述第1基板與前述第2基板暫時接近或緊貼，以將包含前述第1基板之前述積層構造體轉印至前述第2基板。
本發明之第5態樣，為一種轉印基板，係用以在被轉印基板轉印構成電子元件之至少一部分積層構造體，其特徵在於，具備：導電箔，使用導電性材料而發揮第1導電層功能；功能層，使用絕緣性及半導體之至少一材料形成於前述第1導電層上；以及第2導電層，使用導電性材料形成於前述功能層上。
10:成膜裝置
12:供應捲筒
14:回收捲筒
16:處理室
18:真空泵
20:基材
22:成膜用旋轉圓筒
30:積層裝置
32、34:供應捲筒
36:壓接加熱輥
38、40:回收捲筒
GR1、GR2、GR3、GR5、GR6:導引輥
50:剝離層
52:積層構造體
52a:第1導電層
52b:功能層
52c:第2導電層
54:接著層
56:金
58:半導體層
P1:第1基板
P2:第2基板
圖1係顯示第1實施形態之於基板形成薄膜之成膜裝置之構成的圖。
圖2係顯示第1實施形態之用以將形成於第1基板之積層體構造轉印至第2基板之積層裝置之構成的圖。
圖3係顯示底接觸型TFT製造方法之步驟一例的流程圖。
圖4係顯示底接觸型TFT製造方法之步驟一例的流程圖。
圖5A~圖5F係顯示以圖3及圖4所示步驟製造之TFT製造經過狀態的剖面圖。
圖6A~圖6D係顯示以圖3及圖4所示步驟製造之TFT製造經過狀態的剖面圖。
圖7係顯示頂接觸型TFT製造方法之步驟一例的流程圖。
圖8係顯示頂接觸型TFT製造方法之步驟一例的流程圖。
圖9A~圖9D係顯示以圖7及圖8所示步驟製造之TFT製造經過狀態的剖面圖。
圖10A~圖10C係顯示以圖7及圖8所示步驟製造之TFT製造經過狀態的剖面圖。
圖11係顯示第1實施形態之變形例1之頂接觸型TFT製造方法之步驟一例的流程圖。
圖12係顯示第1實施形態之變形例1之頂接觸型TFT製造方法之步驟一例的流程圖。
圖13A~圖13F係顯示以圖11及圖12所示步驟製造之TFT製造經過狀態的剖面圖。
圖14A~圖14F係顯示以圖11及圖12所示步驟製造之TFT製造經過狀態的剖面圖。
圖15係顯示第1實施形態之變形例3中於第2導電層形成有對準標記時之剖面圖。
圖16係顯示第1實施形態之變形例3中於第1導電層形成有窗部時之剖面圖。
圖17係顯示第1實施形態之變形例4中之積層裝置構成的圖。
圖18係顯示第1實施形態之變形例5中之積層裝置構成的圖。
圖19係顯示第2實施形態中之有機EL顯示器之像素電路一例的圖。
圖20係顯示圖19所示之像素電路之具體構造的圖。
圖21係顯示圖20所示之像素電路之製造方法之步驟一例的流程圖。
圖22係顯示圖20所示之像素電路之製造方法之步驟一例的流程圖。
圖23係以圖21之步驟S101~步驟S105之步驟而形成於第1基板上之積層構造體的剖面圖。
圖24係以圖21之步驟S106~步驟S111之步驟加工出第2導電層之積層構造體的剖面圖。
圖25係圖24所示之積層構造體的俯視圖。
圖26係將以圖21之步驟S113形成於第1基板之積層構造體轉印至第2基板時的剖面圖。
圖27係以圖22之步驟S114~步驟S118之步驟加工出第1導電層之積層構造體的剖面圖。
圖28係圖27所示之積層構造體的俯視圖。
圖29係以圖22之步驟S119~步驟S122之步驟蝕刻出圖27所示之接觸孔部分之功能層時的剖面圖。
圖30係以圖22之步驟S123而於圖29所示之接觸孔部分形成有無電鍍接觸件時的剖面圖。
圖31係顯示圖1所示之成膜裝置之變形例的圖。
圖32係顯示頂接觸型TFT之積層構造體之其他構成例及其積層構造體之轉印例的圖。
圖33係顯示在圖32所示之轉印時使用了平坦化膜之狀態的圖。
圖34A~圖34D係顯示將圖23~圖30所示之電子元件之積層構造體改良時之積層構造體之製程的圖。
圖35係顯示形成於第1基板上之圖34D所示之積層構造體之俯視配置構成的圖。
圖36A係顯示以轉印步驟將形成於第1基板上之圖34D所示之積層構造體轉印至第2基板後一刻之模樣的圖，圖36B係顯示於圖36A所示之第1導電層形成有閘極電極及汲極電極等之模樣的圖。
圖37係顯示圖36B之TFT之俯視配置構成之一例的圖。
針對本發明之態樣之元件製造方法及轉印基板，揭露較佳實施形態，參照附圖於以下詳細說明。此外，本發明之態樣不限定於此等實施形態，亦包含施加多樣變更或改良者。
〔第1實施形態〕
圖1係顯示於基板(以下稱為第1基板)P1形成薄膜之成膜裝置10之 構成的圖。第1基板P1係可撓性(Flexible)之片狀之基板(片狀基板)，成膜裝置10具有送出從將第1基板(轉印基板、擔載基材)P1捲成捲軸狀之供應捲筒12供應之第1基板P1，對送出之第1基板P1施以成膜處理後由回收捲筒14加以捲取、亦即所謂捲對捲方式之構造。此第1基板P1具有第1基板P1之移動方向為長邊方向(長條)、寬度方向為短邊方向(短邊)之帶狀形狀。成膜裝置10進一步具備：處理室16、吸引處理室16內之空氣並使處理室16內成為真空之真空泵18、作為成膜原料(薄膜原料)之基材20、導引輥GR1~GR3、以及成膜用旋轉圓筒22。
於供應捲筒12及回收捲筒14設有未圖示之馬達，藉由該馬達旋轉，從供應捲筒12搬出第1基板P1，並藉由回收捲筒14捲取被送出之第1基板P1。又，成膜用旋轉圓筒22，係一邊旋轉一邊搬送第1基板P1，且以圓周面支撐進行成膜之部分。藉此，第1基板P1係順著成膜用旋轉圓筒22之外周面(圓周面)往回收捲筒14被搬送。導引輥GR1~GR3用以導引被搬送之第1基板P1之路徑。此外，於成膜用旋轉圓筒22設有未圖示之馬達，藉由該馬達旋轉，成膜用旋轉圓筒22即旋轉。
成膜裝置10，藉由蒸鍍或濺鍍而於第1基板P1上形成薄膜(層)。在藉由蒸鍍進行成膜之場合，係以電阻加熱、電子束、高頻感應、或雷射等方法加熱基材20，使經氣化或昇華之成膜原料附著於第1基板P1以形成薄膜。又，在藉由濺鍍進行成膜之場合，係使離子化之氬氣衝撞於基材20以使基材20之分子遊離，使此遊離分子附著於第1基板P1以形成薄膜。是以，回收捲筒14即捲取於其表面形成有薄膜(層)之第1基板P1。此外，成膜裝置10亦可藉由CVD(Chemical Vapor Deposition)來形成薄膜。 又，作為成膜裝置10，例如亦可係利用國際公開第2013/176222號說明書所揭示之霧化沈積法(霧化CVD法)的裝置。
能使用此種成膜裝置10於第1基板P1連續積層數層之薄膜。亦即，藉由將捲取於表面形成有第1層之第1基板P1的回收捲筒14，作為另一成膜裝置10之供應捲筒12來使用，即藉由前述另一成膜裝置10來將新的層(第2層)積層於第1層之上。又，在積層時，藉由改變作為成膜原料之基材20而亦能積層不同材質之薄膜。藉由積層此薄膜，能將薄膜電晶體(TFT；Thin Film Transistor)等構成半導體元件之電子元件之至少一部分積層構造體形成於作為擔載基材之第1基板P1上。
例如，在形成底接觸型TFT(薄膜電晶體)之場合，係藉由成膜裝置10於第1基板P1之表面依序積層金屬系材料(Cu、Al、Mo等)或ITO之薄膜(第1導電層)、絕緣材料(SiO2、Al2O3等)之薄膜(絕緣層)、金屬系材料(Cu、Al、Mo等)之薄膜(第2導電層)，將構成TFT之至少一部分積層構造體形成於第1基板P1上。又，在形成頂接觸型TFT之場合，則藉由成膜裝置10依序積層金屬系材料(Cu、Al、Mo等)之薄膜(第1導電層)、氧化物半導體(IGZO、ZnO等)、矽(α-Si)、或有機半導體(並五苯)等之薄膜(半導體層)、絕緣材料(SiO2、Al2O3等)之薄膜(絕緣層)、金屬系材料(Cu、Al、Mo等)或ITO之薄膜(第2導電層)，藉此能將構成TFT之積層構造體形成於第1基板P1上。
以上述方式形成有積層構造體之第1基板P1，係藉由於後詳述之微影(光圖案化)、蝕刻等之非真空系處理裝置被處理，而加工成具有半導體元件用之電極層、絕緣層、配線層、或半導體層等之圖案形狀。 被加工成此種圖案形狀之第1基板P1之積層構造體被轉印至基板(以下稱為第2基板)P2。圖2係顯示用以將形成(擔載)於第1基板P1之積層構造體轉印至第2基板P2(產品基板)之積層裝置30之構成的圖。此積層裝置30例如係以100度以下之低溫將形成於第1基板P1之積層構造體轉印至第2基板P2之低溫熱轉印方式的裝置。積層裝置30具備供應捲筒32、34、壓接加熱輥36、回收捲筒38、40、及導引輥GR5、GR6。
供應捲筒32，係將於表面形成有積層構造體之第1基板P1捲成捲筒狀者，將第1基板P1往回收捲筒38搬出。供應捲筒34係將轉印積層構造體之第2基板P2捲成捲筒狀者，將第2基板P2往回收捲筒40搬出。此外，第2基板P2亦與第1基板P1同樣地為可撓性之片狀之基板(片狀基板、被轉印基板)，具有第2基板P2之移動方向為長邊方向(長條)，寬度方向為短邊方向(短條)之帶狀形狀。
壓接加熱輥36係從兩側夾住從供應捲筒32供應之第1基板P1與從供應捲筒34供應之第2基板P2，暫時地使兩者緊貼以進行壓接並同時亦進行加熱。藉此，能將形成於第1基板P1上之積層構造體轉印至第2基板P2。亦即，藉由透過壓接加熱輥36之加熱(例如100度以下之低溫)而軟化形成於第1基板P1上之積層構造體，且藉由透過壓接加熱輥36之壓接而將軟化之第1基板P1上之積層構造體轉印至第2基板P2。此壓接加熱輥36之表面較佳為使用彈性體，視轉印材料而任意設定壓接加熱輥36之溫度與壓接力(加壓力)。
回收捲筒38，藉由將通過壓接加熱輥36之第1基板P1、亦即積層構造體已被剝除之第1基板P1捲取而加以回收。回收捲筒40藉由 將通過壓接加熱輥36之第2基板P2、亦即轉印有積層構造體之第2基板P2(於表面形成有積層構造體之第2基板P2)捲取而加以回收。導引輥GR5，用以將從供應捲筒32供應之第1基板P1導引至壓接加熱輥36，導引輥GR6，用以將從供應捲筒34供應之第2基板P2導引至壓接加熱輥36。
此處，第1基板P1及第2基板P2，可使用例如由樹脂膜、不銹鋼等金屬或合金所構成之箔(foil)等。作為樹脂膜之材質，可使用例如聚乙烯樹脂、聚丙烯樹脂、聚酯樹脂、乙烯-乙酸乙烯共聚物樹脂、聚氯乙烯樹脂、纖維素樹脂、聚酰胺樹脂、聚酰亞胺樹脂、聚碳酸酯樹脂、聚苯乙烯樹脂、以及乙酸乙烯酯樹脂中包含至少一個以上者。又，第1基板P1及第2基板P2之厚度或剛性(楊式模量)，只要係在搬送時於第1基板P1及第2基板P2不會產生因彎曲導致之折痕或不可逆之皺紋的範圍即可。作為第1基板P1及第2基板P2之母材，厚度25μm~200μm程度之PET(聚對苯二甲酸乙酯)和PEN(聚萘二甲酸)等膜為較佳片狀基板之典型。
第1基板P1及第2基板P2，由於有時會有在對第1基板P1及第2基板P2施加之處理中受熱之情形，因此較佳為選定熱膨脹係數不明顯大之材質之基板。例如，能藉由將無機填料混合於樹脂膜以抑制熱膨脹係數。無機填料可係例如氧化鈦、氧化鋅、氧化鋁、或氧化矽等。又，第1基板P1及第2基板P2，可係以浮動法等製造之厚度100μm程度之極薄玻璃之單層體，亦可係於此極薄玻璃貼合有上述樹脂膜、箔等之積層體。
此外，如圖1之成膜裝置10，由於有時會在成膜時將第1基板P1加熱至例如100℃~300℃程度，因此第1基板P1之母材較佳為耐熱性特佳之聚酰亞胺樹脂、極薄片狀玻璃、或極薄之金屬箔片(壓延成十 數μm~數百μm之厚度之銅箔、不銹鋼箔、鋁箔)等。再者，第1基板P1，不一定要是能捲取成捲筒狀之長條片狀基板，亦可係被切斷成配合待製造電子元件(或其電路基板)大小之尺寸的單片片狀基板或玻璃基板、金屬板。
其次，說明TFT之製造方法。TFT之構造，雖可大分為底閘極型構造與頂閘極型構造，但在本第1實施形態中，係說明底閘極構造之TFT之製造步驟，省略頂閘極構造之TFT之製造步驟之說明。又，底閘極構造之TFT，由於分類成底接觸型與頂接觸型，因此首先係在說明底接觸型TFT之製造方法後，再說明頂接觸型TFT之製造方法。
(底接觸型TFT之製造方法)
圖3及圖4係顯示底接觸型TFT之製造方法之步驟一例之流程，圖5A~圖5F及圖6A~圖6D係顯示藉由圖3及圖4所示步驟製造之TFT之製造經過狀態之剖面圖。首先，在圖3之步驟S1，如圖5A所示，於第1基板P1上形成剝離層50。例如，亦可藉由將氟系材質或鹼溶解脫膜劑(對鹼為可溶之材料)塗布於第1基板P1之表面來形成剝離層50，或藉由將形成有感光性鹼溶解膜之乾燥膜抗蝕劑(DFR)積層於第1基板P1來形成剝離層50。作為鹼溶解脫膜劑，可舉出黏合劑樹脂與羧基之混合物等。此剝離層50係用以將積層構造體從第1基板P1容易剝離之層。
接著，如圖5B所示，於第1基板P1上形成積層構造體52(第1步驟)。此積層構造體52，係由以既定厚度堆積於第1基板P1上(剝離層50上)之金屬系材料(Cu、Al、Mo、Au等之導電性材料)或ITO(導電性材料)之薄膜(第1導電層)52a、以既定厚度堆積於第1導電層52a 上之絕緣材料(SiO2、Al2O3等之絕緣性材料)之薄膜(功能層)52b、以既定厚度堆積於功能層52b上之金屬系材料(Cu、Al、Mo、Au等之導電性材料)或ITO(導電性材料)之薄膜(第2導電層)52c所構成。此外，在採用銅(Cu)作為構成積層構造體52之第1導電層52a與第2導電層52c之材料時，第1基板P1之材料亦採用銅(Cu)，以使熱膨脹率一致。
是以，首先在步驟S2，於第1基板P1(剝離層50)上形成(堆積)第1導電層52a。接著，在步驟S3，於第1導電層52a上形成(堆積)絕緣層亦即功能層52b，在步驟S4再形成(堆積)第2導電層52c。藉此，於第1基板P1上形成積層構造體52。此第1導電層52a、功能層52b、及第2導電層52c，藉由使用如上述之圖1之成膜裝置10而被連續形成於第1基板P1上。此外，第1導電層52a，係作為源極電極及汲極電極之電極層與源極電極及汲極電極所附帶之配線之配線層而發揮功能。又，第2導電層52c，係作為閘極電極之電極層與閘極電極所附帶之配線之配線層而發揮功能。此處，為了使作為TFT之電氣特性(移動度、ON/OFF比，洩漏電流等)良好，第1導電層52a與功能層52b之界面、或功能層52b與第2導電層52c之界面，較佳為以超微米(submicron)以下(亦即，不足1微米(μm))之等級被平坦化。因此，第1基板P1之剝離層50側之表面亦較佳為以超微米以下之等級被平坦化。
其後，對形成有積層構造體52之第1基板P1，施以利用了微影法之蝕刻處理，而如圖5C所示，於第2導電層52c形成閘極電極及其所附帶之配線(第1步驟)。此外，圖5C中僅表示閘極電極。
由於利用了此微影法之蝕刻處理為周知技術，因此簡單說明 之，在步驟S5，於第2導電層52c上形成光阻層。光阻層之形成，係藉由將液體抗蝕劑以輥印刷方式、旋塗方式、噴吹方式等進行，或將乾燥膜抗蝕劑(DFR)之光阻層積層於第2導電層52c上即能簡單地實施。接著，在步驟S6，對所形成之光阻層使用紫外線曝光既定圖案(閘極電極及其所附帶之配線等之圖案)，在步驟S7進行顯影(使第1基板P1浸於TMAH等之顯影液)，藉此除去已由紫外線曝光之部分之光阻層。藉此，於光阻層形成既定圖案(抗蝕劑像)。其次，在第1基板P1之洗淨、乾燥後之步驟S8，藉由將形成有積層構造體52之第1基板P1浸於腐蝕液(例如氧化第二鐵)，施以將形成有既定圖案之光阻層做為光罩之蝕刻處理，而於第2導電層52c形成閘極電極及其所附帶之配線等。接著，在步驟S9，剝離位於第2導電層52c上之光阻層，進行第1基板P1之洗淨。藉此，製得如圖5C所示之積層構造體52。此外，第1基板P1之洗淨，亦可使用NaOH等鹼洗淨液來洗淨。
接著，在步驟S10，如圖5D所示，藉由於形成有積層構造體52之第1基板P1之表面側(積層構造體52側)塗布接著劑而形成接著層54。此接著層54，係用以使形成於第1基板P1上之積層構造體52容易轉印(接著)於第2基板P2者。作為此接著劑，亦可使用例如乾燥積層用接著劑、可對紫外線之光能量反應而從液體變化為固體之UV(紫外線)硬化接著劑、或熱硬化接著劑。在第1實施形態中，係使用乾燥積層用接著劑。
接著，在乾燥積層用接著劑之場合，係以第2導電層52c位於第2基板P2側之方式，使第1基板P1與第2基板P2暫時地接近或緊貼， 而將形成於第1基板P1上之積層構造體52轉印至第2基板P2(第2步驟)。此轉印，係藉由如上述之圖2之積層裝置30來轉印。亦即，剝離層50、積層構造體52、及接著層54，藉由將從第1基板P1表面側依照前述順序積層之第1基板P1捲成捲筒狀者作為積層裝置30之供應捲筒32使用，而能將形成於第1基板P1之積層構造體52轉印至第2基板P2。此時，剝離層50不轉印至第2基板P2側而仍殘留於第1基板P1側。
詳細說明之，首先如圖5E所示，使形成於積層構造體52上之接著層54接著於第2基板P2之表面(步驟S11)，如圖5F所示，藉由剝離層50將積層構造體52從第1基板P1剝離(步驟S12)。藉此，第1基板P1上之積層構造體52被轉印至第2基板P2。藉由此轉印，積層構造體52以反轉之狀態形成於第2基板P2上。亦即，構成積層構造體52之第2導電層52c、功能層52b、及第1導電層52a從第2基板P2之表面側依前述順序積層於第2基板P2上，第1導電層52a露出。藉由積層裝置30而轉印有積層構造體52之第2基板P2被回收捲筒40捲取。此外，在剝離層50已從第1基板P1被剝除並轉印至第2基板P2側之場合，係除去剝離層50並進行第2基板P2之洗淨。第2基板P2之洗淨，亦可使用NaOH等鹼洗淨液來洗淨。剝離層50由於係可溶性，因此可藉由溶媒來從第1導電層52a去除。
接著，將回收捲筒40作為供應輥使用，對從此供應輥搬出之第2基板P2施以利用了微影法之蝕刻處理，而如圖6A所示，於第1導電層52a形成源極電極及汲極電極與源極電極及汲極電極所附帶之配線(第4步驟)。此外，圖6A中僅表示源極電極及汲極電極。
簡單說明透過利用了微影法之蝕刻處理進行之源極電極等之形成，首先，在圖4之步驟S13，於第2基板P2之表面側(第1導電層52a側)形成光阻層。光阻層如以步驟S5所說明，係藉由乾燥膜抗蝕劑(DFR)之轉印或液體抗蝕劑之塗布等而形成。接著，在步驟S14，使用紫外線將既定圖案(源極電極及汲極電極與源極電極及汲極電極所附帶之配線等之圖案)曝光於所形成之光阻層，在步驟S15進行顯影。藉此，於光阻層形成既定圖案。其次，在步驟S16，藉由將形成有積層構造體52之第2基板P2浸漬於腐蝕液(例如氧化第二鐵等)，將形成有既定圖案之光阻層作為光罩施以蝕刻處理，以於第1導電層52a形成源極電極及汲極電極等。接著，在步驟S17，剝離位於第1導電層52a上之光阻層，進行第2基板P2之洗淨。藉此，製得如圖6A之積層構造體52。
源極電極與汲極電極，必須對其下方極近處之功能層(絕緣層)52b之更下方之閘極電極(第2導電層52c)進行精密地對齊(疊合)。是以，在步驟S14之曝光步驟中使用之曝光裝置(描繪裝置)，具備在圖3中之步驟S5~S9之閘極電極等形成步驟中，將閘極電極與藉由第1基板P1上之第2導電層52c形成之對準標記透過功能層(絕緣層)52b或直接地光學檢測之對準感測器與根據該標記之檢測位置精密地調整與待在步驟S14曝光之既定圖案(源極電極、汲極電極、及所附帶之配線等之圖案)對應之紫外線與第2基板P2之相對位置關係之功能。
接著，在步驟S18，如圖6B所示，對第1導電層52a之源極電極及汲極電極進行Au置換鍍敷處理(第4步驟)。藉由此置換鍍敷處理而塗布之Au(金)56，係用以降低源極電極及汲極電極與後述之半導體 層之接觸界面之阻抗(提高電子移動度)。
其後，在步驟S19，如圖6C所示，於第2基板P2之上(第1導電層52a上)形成半導體(IGZO、ZnO等)之薄膜(半導體層)58(第4步驟)。接著，施以利用了微影法之蝕刻處理，如圖6D所示，加工半導體層5(第4步驟)。亦即，在步驟S20，於半導體層58上形成光阻層，在步驟S21，使用紫外線將既定圖案形成於所形成之光阻層，在步驟S22進行顯影。在此曝光之時，藉由對準感測器檢測對準標記，以半導體層58中應殘留之部分精密地跨汲極電極與源極電極之間之方式，將紫外線之照射位置精密地定位。
藉此，於光阻層形成既定圖案。其次，在步驟S23，藉由將第2基板P2浸漬於腐蝕液(例如氟化氫等)，將形成有既定圖案之光阻層作為光罩施以蝕刻處理，以加工半導體層58。藉此，如圖6D所示，殘留至少位於源極電極與汲極電極之間之半導體層58，而能除去除此以外之不需要之半導體層58。其後，在步驟S24，剝離位於半導體層58上之光阻層，進行第2基板P2之洗淨。藉由經由此種步驟，於第2基板P2上形成如圖6D所示之底接觸型TFT。此外，半導體層58亦可係有機半導體或氧化物半導體。此情形下，亦可預先藉由抗蝕劑予以圖案化，將半導體之液體材料選擇性地塗布於包含源極電極與汲極電極之間(通道部)之區域後，使用剝離法於源極電極與汲極電極之間形成半導體層58。
在以上說明之步驟中，亦可由第1基板P1之供應業者進行至少圖3之步驟S1~步驟S4之步驟(圖5A及圖5B)，在供應業者進行之步驟後之步驟則由電子元件之製造業者進行。例如，可由供應業者進行圖3 之步驟S1~步驟S4之步驟，製造業者進行圖3之步驟S5~圖4之步驟S24之步驟(圖5C~圖6D)。本實施形態中，經由圖3之步驟S1~步驟S4之步驟所製造之第1基板P1(積層構造體52之擔載基材)，係以作為中間產品而被捲成捲筒狀之狀態或以既定長度切斷成片狀之狀態供應給電子元件之製造業者。
如上述般，例如，由第1基板P1之供應業者進行圖3之步驟S1~步驟S4之步驟(必需使用真空處理裝置之步驟)，並由TFT(電子元件)之製造業者進行圖3之步驟S5~圖4之步驟S24之步驟(不需要真空處理裝置之步驟)，藉此能減輕電子元件之製造業者負擔，能簡單地製造高精度之電子元件。亦即，為了製造高精度之電子元件，雖必需將構成電子元件之至少一部分積層構造體52在真空空間中予以成膜，但由於電子元件之製造業者不需進行在真空空間之成膜，因此可減輕電子元件之製造業者之負擔。又，由於電子元件之製造業者只要使用形成有積層構造體52之第1基板P1來形成電子元件即可，因此能任意地決定電子元件之數目及配置來製造電子元件，構成電子元件之薄膜電晶體等之配置或接線、匯流線等之設計之自由度提升。又，即使係未擁有構成電子元件之所有層之成膜所必需之多數真空蒸鍍裝置或塗布裝置、或濺鍍裝置等的製造業者，亦能容易地製造高性能之電子元件。
(頂接觸型TFT之製造方法)
圖7及圖8係顯示頂接觸型TFT之製造方法之步驟一例之流程，圖9A~圖9D及圖10A~圖10C係顯示藉由圖7及圖8所示步驟製造之TFT之製造經過狀態之剖面圖。首先，在圖7之步驟S31，如圖9A所示，於第1基 板P1上形成剝離層70。此步驟與圖3之步驟S1相同。
接著，如圖9B所示，於第1基板P1上形成積層構造體72(第1步驟)。此積層構造體72，係由以既定厚度堆積於第1基板P1上(剝離層70上)之金屬系材料(Cu、Al、Mo、Au等之導電性材料)或ITO(導電性材料)之薄膜(第1導電層)72a、以既定厚度堆積於第1導電層72a上之半導體(IGZO、ZnO、矽、稠五苯等顯示半導體特性之材料)之薄膜(半導體層)72b1、以既定厚度堆積於半導體層72b1上之絕緣材料(SiO2、Al2O3等之絕緣性材料)之薄膜(絕緣層)72b2、以既定厚度堆積於絕緣層72b2上之金屬系材料(Cu、Al、Mo、Au等之導電性材料)或ITO(導電性材料)之薄膜(第2導電層)72c構成。半導體層72b1及絕緣層72b2構成功能層72b。此外，此處亦同樣地，第1基板P1之母材，考量到成膜時之加熱(100~300℃)，較佳為耐熱性佳之聚酰亞胺樹脂、極薄片玻璃、或極薄之金屬箔片(壓延成十數μm~數百μm之厚度之銅箔、不銹鋼箔、鋁箔)等。又，剝離層70能使用與先前之圖3~圖6所說明之剝離層50同樣地氟系材質、或鹼溶解脫膜劑、以無機材料為基底之脫膜劑、矽脫膜劑等。
是以，首先在步驟S32，於第1基板P1(剝離層70)上形成(堆積)第1導電層72a。接著，在步驟S33，於第1導電層72a上形成(堆積)半導體層72b1，在步驟S34，再形成(堆積)絕緣層72b2，藉此形成功能層72b。其後，在步驟S35，於功能層72b上形成(堆積)第2導電層72c。藉此，於第1基板P1上形成積層構造體72。此第1導電層72a、半導體層72b1、絕緣層72b2、及第2導電層72c，係藉由使用上述之成膜裝置10而連續形成於第1基板P1上。此外，第1導電層72a係作為源極電極 及汲極電極之電極層與源極電極及汲極電極所附帶之配線之配線層而發揮功能。又，第2導電層72c，係作為閘極電極之電極層與閘極電極所附帶之配線之配線層而發揮功能。以上之構成中，在第1基板P1或第1導電層72a使用金屬系材料(例如Cu)之場合，於第1導電層72a上形成半導體層72b1時，由於能加熱至遠高於PET等樹脂膜之玻璃轉移溫度之溫度(例如200℃以上)，因此有機半導體材料或氧化物半導體材料等之定向(結晶化)可良好地進行，能使TFT之電氣特性(例如移動度)跳躍式地提升。進而，先將至少第1導電層72a與半導體層72b1之界面及絕緣層72b2與第2導電層72c之界面分別以超微米以下之等級予以平坦化，如此亦有助於TFT之電氣特性之提升。
其後，對形成有積層構造體72之第1基板P1，施以利用了微影法之蝕刻處理，而如圖9C所示，於第2導電層72c形成閘極電極及其所附帶之配線(第1步驟)。此外，圖9C中僅顯示閘極電極。
簡單說明利用了此微影法之蝕刻處理，首先在步驟S36，於第2導電層72c上形成光阻層。光阻層，如以圖3之步驟S5所說明，藉由乾燥膜抗蝕劑之轉印或抗蝕劑液之塗布等而形成。接著，在步驟S37，對所形成之光阻層使用紫外線曝光既定圖案(閘極電極及其所附帶之配線等之圖案)，在步驟S38進行顯影(使第1基板P1浸於TMAH等之顯影液)。藉此於光阻層形成既定圖案。其次，在步驟S39，藉由將形成有積層構造體72之第1基板P1浸於腐蝕液(例如氧化第二鐵)，施以將形成有既定圖案之光阻層做為光罩之蝕刻處理，而於第2導電層72c形成閘極電極等。接著，在步驟S40，剝離位於第2導電層72c上之光阻層，進行第1基板P1之洗 淨。藉此，製得如圖9C所示之積層構造體72。此外，第1基板P1之洗淨，亦可使用NaOH等鹼洗淨液來洗淨。
接著，在圖8之步驟S41，藉由於形成有積層構造體72之第1基板P1之表面側(積層構造體72側)塗布接著劑而形成接著層54。
其次，以第2導電層72c位於第2基板P2側之方式，使第1基板P1與第2基板P2暫時地接近或緊貼，而將形成於第1基板P1上之積層構造體72轉印至第2基板P2(第2步驟)。此轉印，係藉由如上述之積層裝置30來轉印。亦即，將從第1基板P1表面側依照剝離層70、積層構造體72、及接著層74之順序積層之第1基板P1以捲成捲筒狀之狀態設置於積層裝置30之供應捲筒32。藉由積層裝置30，能將形成於第1基板P1之積層構造體72轉印至第2基板P2。此時，用以使積層構造體72容易地從第1基板P1剝除之剝離層70不轉印至第2基板P2側而仍殘留於第1基板P1側。
首先如圖10A所示，使形成於積層構造體72上之接著層74接著於第2基板P2之表面(步驟S42)，如圖10B所示，藉由剝離層70將積層構造體72從第1基板P1剝離(步驟S43)。藉此，第1基板P1上之積層構造體72被轉印至第2基板P2。藉由此轉印，積層構造體72以反轉之狀態形成於第2基板P2上。亦即，構成積層構造體72之第2導電層72c、功能層72b、及第1導電層72a從第2基板P2之表面側依前述順序積層於第2基板P2上，第1導電層72a露出。藉由積層裝置30而轉印有積層構造體72之第2基板P2被回收捲筒40捲取。此外，在剝離層70已從第1基板P1被剝除並轉印至第2基板P2側之場合，係除去剝離層70並進行第2基 板P2之洗淨。剝離層70由於係可溶性，因此可藉由溶媒來從第1導電層72a去除。
接著，將回收捲筒40作為供應輥使用，對從此供應輥搬出之第2基板P2施以利用了微影法之蝕刻處理，而如圖10C所示，於第1導電層72a形成源極電極及汲極電極與源極電極及汲極電極所附帶之配線(第4步驟)。此外，圖10C中僅表示源極電極及汲極電極。
簡單說明透過利用了微影法之蝕刻處理進行之源極電極等之形成，首先，在步驟S44，於第2基板P2之表面側(第1導電層72a側)形成光阻層。光阻層如以圖3之步驟S5所說明，係藉由乾燥膜抗蝕劑或塗布等而形成。接著，在步驟S45，使用紫外線將既定圖案(源極電極及汲極電極與源極電極及汲極電極所附帶之配線等之圖案)曝光於所形成之光阻層，在步驟S46進行顯影。藉此，於光阻層形成既定圖案。其次，在步驟S47，藉由將形成有積層構造體72之第2基板P2浸漬於腐蝕液(例如氧化第二鐵等)，將形成有既定圖案之光阻層作為光罩施以蝕刻處理，以於第1導電層72a形成源極電極及汲極電極等。接著，在步驟S48，剝離位於第1導電層72a上之光阻層，進行第2基板P2之洗淨。藉由經由此種步驟，於第2基板P2上形成如圖10C所示之頂接觸型TFT。此外，第2基板P2之洗淨，亦可使用NaOH等鹼洗淨液來洗淨。
在以上說明之步驟中，亦可由第1基板P1之供應業者進行至少圖7之步驟S31~步驟S35之步驟(圖9A及圖9B)，在供應業者進行之步驟後之步驟則由電子元件之製造業者進行。例如，可由供應業者進行圖7之步驟S31~步驟S35之步驟，製造業者進行圖7之步驟S36~圖8之 步驟S48之步驟(圖9C~圖10D)。
如上述般，例如，由第1基板P1之供應業者進行圖7之步驟S31~步驟S35之步驟，並由TFT(電子元件)之製造業者進行圖7之步驟S36~圖8之步驟S48之步驟，藉此能減輕電子元件之製造業者負擔，能簡單地製造高精度之電子元件。亦即，為了製造高精度之電子元件，雖必需將構成電子元件之至少一部分積層構造體72在真空空間中予以成膜，但由於電子元件之製造業者不需進行在真空空間之成膜，因此可減輕電子元件之製造業者之負擔。又，由於電子元件之製造業者只要使用形成有積層構造體72之第1基板P1來形成電子元件即可，因此能任意地決定電子元件之數目及配置來製造電子元件，構成電子元件之薄膜電晶體等之配置或接線、匯流線等之設計之自由度提升。又，即使係未擁有構成電子元件之所有層之成膜所必需之多數真空蒸鍍裝置或塗布裝置、或濺鍍裝置等的製造業者，亦能容易地製造高性能之電子元件。本實施形態中亦同樣地，經由圖7之步驟S31~步驟S35之步驟所製造之第1基板P1(積層構造體72之擔載基材)，係以作為中間產品而被捲成捲筒狀之狀態或以既定長度切斷成片狀之狀態供應給電子元件之製造業者。
〔第1實施形態之變形例〕
上述第1實施形態亦可為以下之變形例。
(變形例1)
變形例1中，關於頂接觸型TFT之製造，係一邊施以利用了微影法之蝕刻處理、一邊形成積層構造體。圖11及圖12係顯示本變形例1之頂接觸型TFT之製造方法之步驟一例之流程圖，圖13A~圖13F及圖14A~圖14F 係顯示藉由圖11及圖12所示之步驟製造之TFT之製造經過狀態的剖面圖。首先，在圖11之步驟S61，如圖13A所示，於第1基板P1上形成剝離層80。此剝離層80之形成步驟係與圖3之步驟S1相同。
其次，在步驟S62，如圖13B所示，於第1基板P1上(剝離層80之上)形成以既定厚度堆積之絕緣材料(SiO2、Al2O3等)之薄膜(絕緣層)82。此絕緣層82，藉由使用上述之成膜裝置10而形成於第1基板P1上。此絕緣層82具有作為鈍化(passivation)之功能，亦可兼有作為蝕刻擋止件之功能。
接著，在步驟S63，如圖13C所示，於第1基板P1上(絕緣層82之上)形成以既定厚度堆積之金屬系材料(Cu、Al、Mo等之導電性材料)之薄膜(第1導電層)84a(第1步驟)。此第1導電層84a，係作為源極電極及汲極電極之電極層與源極電極及汲極電極所附帶之配線之配線層而發揮功能。此第1導電層84a，藉由使用上述之成膜裝置10而形成於第1基板P1上。
其後，施以利用了微影法之蝕刻處理，而如圖13D所示，於第1導電層84a形成源極電極及汲極電極與源極電極及汲極電極所附帶之配線(第1步驟)。此時，藉由亦作為蝕刻擋止件發揮功能之絕緣層82，防止剝離層80之蝕刻。此外，圖13D中，僅表示源極電極及汲極電極。
簡單說明透過利用了微影法之蝕刻處理進行之源極電極等之形成，首先，在步驟S64，於第1導電層84a上形成光阻層。光阻層如以圖3之步驟S5所說明，係藉由乾燥膜抗蝕劑或塗布等而形成。接著，在步驟S65，使用紫外線將既定圖案(源極電極及汲極電極與源極電極及汲極電 極所附帶之配線等之圖案)曝光於所形成之光阻層，在步驟S66進行顯影。藉此，於光阻層形成既定圖案。其次，在步驟S67，藉由將形成有第1導電層84a之第1基板P1浸漬於腐蝕液(例如氧化第二鐵等)，將形成有既定圖案之光阻層作為光罩施以蝕刻處理，以於第1導電層84a形成源極電極及汲極電極等。接著，在步驟S68，剝離位於第1導電層84a上之光阻層，進行第1基板P1之洗淨。
接著，在步驟S69，如圖13E所示，於第1基板P1之上(第1導電層84a之上)形成以既定厚度堆積之半導體(IGZO、ZnO等)之薄膜(半導體層)84b1(第1步驟)。此半導體層84b1，藉由使用上述之成膜裝置10而形成於第1基板P1上。其次，施以利用了微影法之蝕刻處理，如圖13F所示，加工半導體層84b1(第1步驟)。亦即，在步驟S70，於半導體層84b1上形成光阻層。光阻層如以圖3之步驟S5所說明，係藉由乾燥膜抗蝕劑或塗布等而形成。接著，在步驟S71，使用紫外線將既定圖案曝光於所形成之光阻層，在步驟S72進行顯影。藉此，於光阻層形成既定圖案。其次，在步驟S73，藉由將第1基板P1浸漬於腐蝕液(例如氟化氫等)，將形成有既定圖案之光阻層作為光罩施以蝕刻處理，以加工半導體層84b1。藉此，如圖13F所示，殘留至少位於源極電極與汲極電極之間之半導體層84b1，而能除去除此以外之不需要之半導體層84b1。接著，在步驟S74，剝離光阻層，進行第1基板P1之洗淨。
其後，在圖12之步驟S75，如圖14A所示，於第1基板P1之表面側(半導體層84b1側)形成以既定厚度堆積之絕緣材料(SiO2、Al2O3等)之薄膜(絕緣層)84b2(第1步驟)。此絕緣層84b2係藉由使用上述之 成膜裝置10而形成於第1基板P1上。此半導體層84b1及絕緣層84b2構成功能層84b。
接著，在步驟S76，如圖14B所示，於第1基板P1上(絕緣層84b2之上)形成以既定厚度堆積之金屬系材料(Cu、Al、Mo等之導電性材料)之薄膜(第2導電層)84c。此第2導電層84c係藉由使用上述之成膜裝置10而形成於第1基板P1上。第2導電層84c係作為閘極電極之電極層與閘極電極所附帶之配線之配線層而發揮功能。以此第1導電層84a、功能層84b、及第2導電層84c構成積層構造體84。
其次，施以利用了微影法之蝕刻處理，如圖14C所示，於第2導電層84c形成閘極電極與其所附帶之配線(第1步驟)。此外，在圖14C中僅表示閘極電極。在圖14C所示之步驟，係對形成有第2導電層84c之第1基板P1施以用以形成閘極電極與其所附帶之配線之利用了微影法之蝕刻處理。藉此，於第1基板P1上形成TFT。
簡單說明透過利用了微影法之蝕刻處理進行之閘極電極等之形成，首先，在步驟S77，於第2導電層84c上形成光阻層。光阻層如以圖3之步驟S5所說明，係藉由乾燥膜抗蝕劑或塗布等而形成。接著，在步驟S78，使用紫外線將既定圖案(閘極電極及其所附帶之配線等之圖案)曝光於所形成之光阻層，在步驟S79進行顯影。藉此，於光阻層形成既定圖案。其次，在步驟S80，藉由將第1基板P1浸漬於腐蝕液(例如氧化第二鐵等)，施以將形成有既定圖案之光阻層作為光罩之蝕刻處理，以於第2導電層84c形成閘極電極及其所附帶之配線等。接著，在步驟S81，剝離位於第2導電層84c上之光阻層，進行第1基板P1之洗淨。藉由經由圖11之步 驟S63~圖12之步驟S81之步驟，於第1基板P1上形成積層構造體84。
接著，在步驟S82，如圖14D所示，藉由在形成有積層構造體84之第1基板P1上、亦即第2導電層84c上塗布接著劑而形成接著層86。此接著層86係用以使形成於第1基板P1上之積層構造體84容易地轉印(接著)於第2基板P2者。作為此接著劑可使用例如UV硬化樹脂。此情形下，係在形成接著層86後將紫外線照射於接著層86。
其次，在步驟S83，以第2導電層84c位於第2基板P2側之方式，使第1基板P1與第2基板P2暫時地接近或緊貼，而如圖14E所示將形成於第1基板P1上之積層構造體84轉印至第2基板P2(第2步驟)。此轉印，係藉由上述之積層裝置30來轉印。亦即，將從第1基板P1表面側依照剝離層80、絕緣層82、積層構造體84、及接著層86之順序積層之第1基板P1捲成捲筒狀者作為積層裝置30之供應捲筒32來使用，藉此能將形成於第1基板P1之積層構造體84轉印至第2基板P2。藉此，積層構造體84以反轉之狀態形成於第2基板P2上。亦即，構成積層構造體84之第2導電層84c、功能層84b、第1導電層84a從第2基板P2之表面側依前述順序積層於第2基板P2上。此時，剝離層80不轉印至第2基板P2側而仍殘留於第1基板P1側。藉由積層裝置30而轉印有積層構造體84之第2基板P2，係被回收捲筒40捲取。藉由經由此種步驟，而於第2基板P2上形成如圖14E所示之頂接觸型TFT。
此外，亦可在於第2基板P2上轉印積層構造體84、亦即TFT後，藉由施以利用了微影法之蝕刻處理，而如圖14F所示加工絕緣層82(第4步驟)。藉由此圖14F所示之步驟，而殘留至少位於源極電極與汲極電極 之間之絕緣層82，並除去除此以外之不需要絕緣層82。
在以上說明之步驟中，亦可由第1基板P1之供應業者進行至少圖11之步驟S61~圖12之步驟S81之步驟(圖13A~圖14C)，在供應業者進行之步驟後之步驟則由電子元件之製造業者進行。例如，亦可供應業者進行圖11之步驟S61~圖12之步驟S82之步驟，製造業者進行圖12之步驟S83之步驟(圖14E)。
如上述般，例如，由第1基板P1之供應業者進行圖11之步驟S61~圖12之步驟S82之步驟，並由電子元件之製造業者進行至少圖12之步驟S83之步驟，藉此能減輕電子元件之製造業者負擔，能製造高精度之電子元件。
(變形例2)
在上述變形例1中，雖於剝離層80與第1導電層84a之間形成絕緣層82，但在變形例2中並不形成絕緣層82。亦即，在本變形例2中，不進行圖11之步驟S62之步驟。是以，在經由圖11之步驟S61之步驟後即進行步驟S63之步驟。例如，亦可不設置鈍化層，在無剝離層80被蝕刻之虞之場合，亦可不將絕緣層82設於剝離層80與第1導電層84a之間。此外，此情形下，由於原本即不形成絕緣層82，因此亦無如圖14F所示對絕緣層82施以利用了微影法之蝕刻處理以加工絕緣層82的必要。
(變形例3)
又，第1基板P1之供應業者亦可將形成有對準標記Ks之第1基板P1提供給製造業者。此對準標記Ks，係用以將曝光於基板上之曝光區域W之既定圖案與基板相對地對齊(對準)之基準標記。藉由以附有顯微鏡之攝 影裝置以光學方式檢測出此對準標記Ks，而能檢測出基板之位置(基板之長邊方向之位置、短邊方向之位置、傾斜狀態)或在基板之面內之畸變狀態。此對準標記Ks，例如於基板之寬度方向両端側沿著基板長邊方向(長條方向)以一定間隔形成。
例如，第1基板P1之供應業者，亦可在如圖5B或圖9B所示於第1基板P1上形成積層構造體52(72)後，即如圖15所示施以利用了微影法之蝕刻處理，於第2導電層52c(72c)形成對準標記Ks(第3步驟)。接著，亦可使用形成有對準標記Ks之第1基板P1，來進行圖5C(圖9C)以後之步驟。此情形下，由於藉由轉印而第1導電層52a(72a)成為第2基板P2之表面側，第2導電層52c(72c)成為第2基板P2之深部側，因此所形成之對準標記Ks會因第1導電層52a(72a)而隱藏。是以，亦可在轉印後(例如形成源極電極及汲極電極時)，藉由利用了微影法之蝕刻處理，而如圖16所示，藉由除去與對準標記Ks對向之區域之第1導電層52a(72a)以設置窗部90。又，亦可藉由不於與對準標記Ks對向之區域形成第1導電層52a(72a)以設置窗部90。藉此，可省去除去與對準標記Ks對向之區域之第1導電層52a(72a)的步驟。此外，功能層52b(72b)，由於係以具有透射性之材料構成，因此雖能以顯微鏡等之光學方式對準系拍攝對準標記Ks，但在功能層52b(72b)係以非透射性材料構成時，較佳為於功能層52b(72b)亦設置窗部90。此外，所謂窗部90，係為了拍攝對準標記Ks而形成之開口部。又，亦可將對準標記Ks形成於第1導電層52a(72a)，將窗部90形成於第2導電層52c(72c)。
又，在已形成第1導電層52a(72a)時，係使用利用了微影 法之蝕刻處理，於第1導電層52a(72a)形成對準標記Ks或窗部90，在已形成第2導電層52c(72c)時，係使用利用了微影法之蝕刻處理，於第2導電層52c(72c)形成窗部90或對準標記Ks。特別是，在上述變形例1及2中，由於係一邊施以利用了微影法之蝕刻處理、一邊逐漸形成積層構造體84，因此亦可在積層構造體84之形成中亦一起形成對準標記Ks及窗部90。
又，在第1基板P1之供應業者已預先掌握電子元件用電路基板上元件區域內之配線圖案(例如，接地匯流線、電源匯流線等較大圖案之形狀、配置、尺寸等之手工作業)之場合，亦可藉由利用了微影法之蝕刻處理，在於第1導電層52a(72a)或第2導電層52c(72c)形成對準標記Ks或窗部90之同時，形成該等之配線圖案。進而，在第1基板P1之供應業者已預先掌握形成配線圖案與半導體元件(TFT)之區域(或完全不形成TFT之區域)之場合，亦可於形成TFT之區域選擇性地堆積作為功能層52b(72b)之半導體層，並於完全不形成TFT之區域選擇性地堆積作為功能層52b(72b)之絕緣層。此情形下，為了使功能層52b(72b)整體之厚度盡可能地均一，半導體層與絕緣層亦可調整成大致相同厚度。
(變形例4)
圖17，係顯示變形例4中之積層裝置30a之構成之圖。此外，在變形例4中，針對與上述第1實施形態相同之構成，係賦予相同符號而省略其說明。在變形例4中，係取代導引輥GR6，而設有半徑較導引輥GR6大之導引輥GR6a。於積層裝置30a，設有對捲繞於導引輥GR6a之第2基板P2塗布會因熱而硬化之熱硬化接著劑的模塗布頭(die coater head)DCH。亦即，在變形例4中，並非對第1基板P1側而係對第2基板P2側塗布接著劑， 藉此形成接著層54(74)。是以，於第1基板P1未設有接著層54(74)。藉由模塗布頭DCH而塗布有熱硬化接著劑之第2基板P2上之區域，係被導引輥GR6a之圓周面支撐。此模塗布頭DCH，係將熱硬化接著劑對第2基板P2範圍寬廣且同樣地塗布。藉此，能藉由壓接加熱輥36將形成於第1基板P1上之積層構造體52(72)轉印至第2基板P2。
詳言之，壓接加熱輥36，係以積層構造體52(72)位於第2基板P2側且與塗布於第2基板P2上之熱硬化接著劑接觸之方式，從兩側夾住第1基板P1與第2基板P2並使之緊貼同時進行加熱。由於藉由此加熱，熱硬化接著劑即硬化，因此形成接著層54(或74)，積層構造體52(72)與第2基板P2被牢固地接著，形成於第1基板P1上之積層構造體52(72)被轉印至第2基板P2。此外，通過壓接加熱輥36之第1基板P1與第2基板P2彼此分離。
(變形例5)
圖18係顯示變形例5中之積層裝置30b之構成的圖。此外，變形例5中，對與上述第1實施形態相同之構成賦予相同符號，省略其說明。變形例5中，係取代壓接加熱輥36，而設置不進行加熱僅進行壓接之壓接輥36b，並取代導引輥GR6而設置半徑較導引輥GR6大之導引輥GR6b。此壓接輥36b具有輥R與半徑較輥R大之圓筒DRS。是以，被輥R與圓筒DRS夾持而緊貼之第1基板P1與第2基板P2，係以彼此疊合之狀態沿著圓筒DRS之圓周面被搬送，其後，藉由導引輥GR7、GR8而彼此分離。第1基板P1，係藉由導引輥GR7而被回收捲筒38導引，第2基板P2，係藉由導引輥GR8而被回收捲筒40導引。
於積層裝置30b，設有對捲繞於導引輥GR6b之第2基板P2塗布會因UV光而硬化之UV硬化接著劑的模塗布頭DCH1。亦即，在變形例5中，並非對第1基板P1側而係對第2基板P2側塗布接著劑，藉此形成接著層54(74)。是以，於第1基板P1未設有接著層54(74)。藉由模塗布頭DCH1而塗布有UV硬化接著劑之第2基板P2上之區域，係被導引輥GR6b之圓周面支撐。此模塗布頭DCH1，係將UV硬化接著劑對第2基板P2範圍寬廣且同樣地塗布。又，於積層裝置30b設有照射裝置UVS，該照射裝置UVS具有複數個在被壓接輥36b壓接之第1基板P1與第2基板P2分離前對UV硬化接著劑照射UV(紫外線)光之紫外線照射源94。藉此，能藉由壓接輥36b將形成於第1基板P1上之積層構造體52(72)轉印至第2基板P2。
詳言之，壓接輥36b之輥R與圓筒DRS，係以積層構造體52(72)位於第2基板P2側且與塗布於第2基板P2上之UV硬化接著劑接觸之方式，從兩側夾住第1基板P1與第2基板P2並使之緊貼。其後，照射裝置UVS，對以彼此疊合之狀態捲繞於圓筒DRS而被搬送之第1基板P1及第2基板P2照射UV光。藉由此UV光之照射使位於第1基板P1與第2基板P2之間之UV硬化接著劑硬化，因此形成接著層54(或74)，積層構造體52(72)與第2基板P2被牢固地接著。在此UV之照射後，第1基板P1與第2基板P2藉由導引輥GR7、GR8而彼此分離。藉此，形成於第1基板P1上之積層構造體52(72)被轉印至第2基板P2。
〔第2實施形態〕
第2實施形態中，說明有機EL顯示器之像素電路之具體製造方法。圖 19係顯示主動矩陣方式之有機EL顯示器之一個發光像素之像素電路一例的圖，圖20係顯示圖19所示之像素電路之具體構造的圖。像素電路具有TFT、電容器C、及有機發光二極體(OLED：Organic Light Emitting Diode)。TFT之源極電極S及汲極電極D與其所附帶之配線L1、電容器C之一方之電極C1、以及連接於OLED之陰極之像素電極E，形成於積層構造體100之第1導電層102。TFT之閘極電極G與其所附帶之配線L2及電容器C之另一方之電極C2，形成於積層構造體100之第2導電層104。此電容器C之電極C2連接於接地GND(地線)。又，在必須連結形成於第1導電層102之配線L1與形成於第2導電層104之配線L2的位置設有無電鍍接觸件M。此外，圖20中，為了區別第1導電層102與第2導電層104，而為了說明方便係以斜線表示第1導電層102。
在本第2實施形態說明具有頂接觸型TFT之像素電路之製造方法。圖21及圖22係顯示像素電路之製造方法之步驟一例之流程圖。
首先，經過步驟S101~步驟S105之步驟，如圖23所示，從第1基板P1之表面側依序將剝離層106、第1導電層102、半導體層108、絕緣層110、及第2導電層104形成於第1基板P1上。此步驟S101~步驟S105之步驟，與圖7之步驟S31~步驟S35之步驟相同。半導體層108及絕緣層110構成功能層112，第1導電層102、功能層112(半導體層108及絕緣層110)、第2導電層104構成積層構造體100。本第2實施形態中，第1導電層102及第2導電層104係以Cu(銅)形成，半導體層108係以氧化物半導體之一種亦即ZnO形成，絕緣層110係以SiO2形成。
接著，藉由利用了微影法之蝕刻處理，如圖24及圖25所示， 於第2導電層104形成既定圖案(上述之閘極電極G、配線L2、及電容器C之電極C2之圖案)。此外，圖24中，於第2導電層104僅圖示閘極電極G及配線L2。又，圖25中，為了區別第1導電層102與第2導電層104，係以斜線顯示第1導電層102。
簡單說明透過利用了微影法之蝕刻處理進行之閘極電極等之形成，首先，在步驟S106，於第2導電層104上形成光阻層。接著，在步驟S107，使用紫外線將既定圖案(閘極電極G、配線L1、及電極C2之圖案)曝光於所塗布之光阻層，在步驟S108進行顯影。藉此，於光阻層形成既定圖案。其次，在步驟S109，藉由將第1基板P1浸漬於氧化第二鐵之腐蝕液，施以將形成有既定圖案之光阻層作為光罩之蝕刻處理，而於第2導電層104形成閘極電極G等。接著，在步驟S110，剝離光阻層，進行第1基板P1之洗淨。此步驟S106~步驟S110之步驟係與圖7之步驟S36~步驟S40相同。藉由此蝕刻處理而除去第2導電層104後之區域中，功能層112露出。
其後，在步驟S111，藉由將第1基板P1浸漬於氟化氫之腐蝕液，而如圖24所示亦蝕刻(加工)功能層112。由於藉由步驟S109之蝕刻處理而被除去第2導電層104後之區域中功能層112露出，因此被除去第2導電層104後之區域之功能層112係藉由步驟S111之蝕刻處理而除去。
其後，在步驟S112，藉由於形成有積層構造體100之第1基板P1之表面側(第2導電層104側)塗布接著劑而形成接著層114。接著，在步驟S113，以第2導電層104位於第2基板P2側之方式使第1基板P1與第2基板P2暫時地接近或緊貼，而如圖26所示，將形成於第1基板 P1之積層構造體100轉印至第2基板P2。此轉印係藉由積層裝置30轉印。此步驟S112及步驟S113之步驟，係與圖8之步驟S41~步驟S43相同。
接著，藉由利用了微影法之蝕刻處理，如圖27及圖28所示於第1導電層102形成既定圖案(上述之源極電極S及汲極電極D、配線L1、電容器C之電極C1、及像素電極E之圖案)。此外，圖27中，於第1導電層102僅圖示源極電極S、汲極電極D、及配線L1。又，圖28中，為了區別第1導電層102與第2導電層104，而以斜線顯示第1導電層102。
簡單說明透過利用了微影法之蝕刻處理進行之源極電極等之形成，在圖22之步驟S114，於第2基板P2之表面側(第1導電層102側)形成光阻層。接著，在步驟S115，使用紫外線將既定圖案(源極電極S、汲極電極D、配線L1、電極C1、及像素電極E之圖案)曝光於所形成之光阻層，在步驟S116進行顯影。藉此，於光阻層形成既定圖案。其次，在步驟S117，藉由將第2基板P2浸漬於氧化第二鐵之腐蝕液，將形成有既定圖案之光阻層作為光罩施以蝕刻處理，以於第1導電層102形成源極電極S及汲極電極D等。此時，用以形成無電鍍接觸件M之接觸孔H之開口部分亦形成於第1導電層102。接著，在步驟S118，剝離位於第1導電層102上之光阻層，進行第2基板P2之洗淨。此步驟S114~步驟S118之步驟，除了形成接觸孔H這點以外，其餘均與圖8之步驟S44~步驟S48相同。
接著，藉由利用了微影法之蝕刻處理，如圖29所示，蝕刻接觸孔H部分之功能層112(半導體層108及絕緣層110)。亦即，在步驟S119，於第2基板P2之表面側(第1導電層102側)形成光阻層。接著，在步驟S120，使用紫外線將既定圖案曝光於所形成之光阻層，在步驟S121 進行顯影。藉此，於光阻層形成既定圖案。其次，在步驟S122，藉由將第2基板P2浸漬於氟化氫之腐蝕液，而將形成有既定圖案之光阻層作為光罩施以蝕刻處理，而亦蝕刻接觸孔H部分之功能層112。藉此，完成接觸孔H。
其後，在步驟S123，對接觸孔H部分進行無電鍍處理，如圖30所示，形成以例如Cu、Cr、NiP等構成之無電鍍接觸件M，將第1導電層102(配線L1)與第2導電層104(配線L2)電性連接。接著，在步驟S124，剝離位於第2基板P2上之光阻層，進行第2基板P2之洗淨。經過如以上之步驟，即能製造如圖20所示之像素電路。
此外，在上述第1實施形態(亦包含變形例)及上述第2實施形態，雖係使用利用了微影法之蝕刻處理來加工薄膜，但只要係利用了光圖案化法之加工處理，則任何方法均可。作為利用了光圖案化法之加工處理，除了利用了微影法之蝕刻處理以外，例如有在使形成有積層構造體52之第1基板P1浸漬於特殊液體中之狀態下照射紫外線之圖案光以蝕刻被覆於第2導電層52c上之抗蝕劑層的手法，或藉由以高NA聚光之雷射光束之點照射紫外線之圖案光以直接除去(蝕刻)第2導電層52c的剝蝕手法等。
又，在上述第1實施形態(亦包含變形例)及上述第2實施形態中，雖係以底閘極構造之TFT為例進行了說明，但亦可係頂閘極構造之TFT。又，形成於第1基板P1(擔載基材)上之積層構造體52、72等不限於薄膜電晶體(TFT)，對包含薄膜二極體(TFD)之電子元件之製造亦為有用。再者，在積層構造體52、72等之構成中，被夾於上下之第1導電層與第2導電層之間之功能層52b(72b)亦可為2層以上之薄膜。例如， 在功能層52b(72b)係以第1功能性膜與第2功能性膜之積層構成之場合，亦可第1功能性膜在第1基板P1上於與元件區域整體對應之區域同樣地成膜，第2功能性膜選擇性地成膜於第1功能性膜上之一部分之區域。
此外，在上述第1實施形態(亦包含變形例)及上述第2實施形態等中，在將第1基板P1(金屬箔等之擔載基材)表面中積層有積層構造體之絕緣層或半導體層之表面之粗度以使用J IS規格定義之算術平均粗度Ra值(nm)表示之場合，其粗度Ra值被定為不超過所積層之絕緣層(或半導體層)之厚度的範圍。然而，為了保證作為TFT之長期穩定動作，第1基板P1之表面之粗度Ra值較佳為設在200nm以下(超微米以下)，更佳為設在1nm~數十nm之範圍。將粗度Ra值設得越小，作為TFT之電氣特性的電子移動度、ON/OFF比、洩漏電流之各特性越提升。雖亦能將粗度Ra值設為1nm未満，但作為實用之粗度Ra值，只要是數nm左右即可。此種粗度Ra值能以目前之表面處理(研磨)技術來容易地製得。又，在於第1基板P1之表面上成膜出積層構造體之第1導電層(52a、72a、84a、102)時，亦可取代以研磨處理等將第1基板P1之表面平坦化之方式，而係於第1基板P1之表面形成平坦化膜後，於該平坦化膜上依序形成剝離層(50、70、80、106)、第1導電層(52a、72a、84a、102)。平坦化膜係以填埋第1基板P1表面之凹部以和緩凹凸且具有強蝕刻耐性、在轉印(積層)時或後退火(post annealing)時之加熱處理亦不會變性之材料例如氧化矽(SiO2)系之濕式材料構成。作為此種平坦化膜之材料，能使用住友大阪水泥股份有限公司製之sumisefine(註冊商標)、日本曹達股份有限公司製之BISUTOREITA(註冊商標)、COLCOAT股份有限公司製之COLCOAT(註冊商標)、漢威 聯合公司或日立化成股份有限公司等所販賣之平坦化材料SOG(Spin On Glass)等。
〔上述各實施形態之變形例〕
上述各實施形態(亦包含各變形例)進一步亦能有如下變形。
〔變形例1〕
圖31係與先前圖1之成膜裝置10同樣地顯示於第1基板P1上連續地形成電子元件用之積層構造體之成膜裝置10A之概略構成。圖31之成膜裝置10A具備處理室16、真空泵18、成膜用旋轉圓筒22、配置於成膜用旋轉圓筒22周圍而用以連續地堆積複數成膜原料(薄膜原料)之複數個基材20A,20B,20C、及導引輥GR1~GR3。如在先前各實施形態或變形例所說明，於第1基板P1上形成導電層(金屬膜、ITO膜等)、絕緣層(電介質膜)之2層構造體、或於該2層構造上成膜有半導體層之3層構造體。因此，配置於成膜用旋轉圓筒22周圍之基材20A，係藉由蒸鍍、濺鍍、或CVD等來成膜出導電層，基材20B，係藉由蒸鍍、濺鍍、或CVD等來於導電層上成膜出絕緣層，基材20C，係藉由蒸鍍、濺鍍、或CVD等來於絕緣層上成膜出半導體層。此外，在於第1基板P1上形成導電層與絕緣層之2層構造體之場合，只要不進行基材20C之成膜即可。再者，依據待作成之TFT之構造之不同，亦可替換基材20B與基材20C之配置，而以導電層、半導體層、絕緣層之順序進行成膜。
如上述，藉由將複數個薄膜材料之基材20A,20B,20C之各成膜部依序配置於成膜用旋轉圓筒22周圍，由於在以回收捲筒14捲起之第1基板P1之表面一次形成所欲之積層構造體，因此不需將回收捲筒14改設 在別的成膜裝置，生產性提升。此情形下，較佳為先在基材20A之成膜部、基材20B之成膜部、基材20C之成膜部，均設定成相同溫度。又，作為成膜裝置10A，可為利用了例如國際公開第2013/176222號說明書所揭示之霧化沈積法(霧化CVD法)的裝置。此情形下，成膜材料之基材係在噴霧於第1基板P1表面之霧中以離子狀態或奈米粒子狀態被含有。再者，若使用高壓脈衝電源於霧之噴霧嘴與第1基板P1表面之間之空間中使非平衡狀態之大氣壓電漿產生，則即使第1基板P1之溫度為200℃左右，亦能進行霧化CVD法之良好成膜，成膜率亦提升。
〔變形例2〕
圖32係顯示先前圖9、圖10之轉印法之變形例的概略圖，對與圖9、圖10中之符號相同之構件(層、膜、材料等)賦予相同相同之符號。在先前圖9之例中，係如圖9B所示，於第1基板P1上依序積層剝離層70、第1導電層72a、半導體層72b1、絕緣層72b2、第2導電層72c後，即如圖9C所示，蝕刻第2導電層72c而形成閘極電極。雖於圖32所示之第1基板P1亦同樣地，積層剝離層70、第1導電層72a、半導體層72b1、絕緣層72b2、第2導電層72c，但在本變形例中，並非將半導體層72b1同樣地形成於第1導電層72a上，而係於TFT之相當於通道部(源極電極與汲極電極之間隙部分)之局部區域選擇性地形成半導體層72b1。此情形下，只要於第1導電層72a上形成光阻層，藉由微影法於待形成半導體層72b1之區域形成抗蝕劑層之開口部，於其開口部內藉由蒸鍍、濺鍍、CVD等堆積半導體材料即可。
其後，在圖32之變形例中，以將第1導電層72a與選擇性 地形成之半導體層72b1同樣地覆蓋之方式成膜出絕緣層72b2，進一步於絕緣層72b2上成膜出第2導電層72c，第2導電層72c係與先前圖9C同樣地，藉由利用了微影法之蝕刻處理而被加工成閘極電極(及與其連接之配線)。在本變形例中，由於能將半導體層72b1限制於TFT之形成區域而選擇性地成膜，因此能抑制半導體材料之使用量。如上述，在將形成於第1基板P1上之積層構造體72轉印至第2基板P2時，於先前圖9D中雖係於第1基板P1之積層構造體72表面塗布接著層74，但在本變形例中，係如圖32所示於第2基板P2側形成接著層74。本變形例中之第2基板P2，係於PET或PE N等之片狀基板P2a之表面積層聚乙烯(PE)等之緩衝層P2b的構成，於緩衝層P2b之表面透過密封層(Silicon Sealant等)P2c而形成接著層74。
如圖32所示，在第1基板P1側之積層構造體72以選擇性之半導體層72b1或閘極電極形成時，由於會於積層構造體72之與第2基板P2對向之面產生凹凸，因此亦會有轉印時與第2基板P2之緊貼不均一之情形。因此，為了吸收此種凹凸而設有緩衝層P2b。作為緩衝層P2b，較佳為具有穩定性與可塑性者，在轉印時進行熱壓接之場合較佳為聚乙烯(PE)等具有熱可塑性之材料。再者，在本變形例中，形成於緩衝層P2b上之接著層74，為以乙酸乙烯樹脂、乙烯-乙酸乙烯共聚物樹脂作為主體之合成樹脂乳化型接著劑EVA(Ethylene Vinyl Acetate)。藉由採取此種構成，具有凹凸之第1基板P1側之積層構造體72，不會受到裂痕等之損傷，可精密地轉印至第2基板P2側。
〔變形例3〕
如上述之圖32所示，在使用接著層74(EVA)之場合雖能良好地轉印， 但若第1基板P1側之積層構造體72之凹凸較大，則有可能因接著層74(EVA)硬化時產生之內部應力使硬化後之接著層74(EVA)中特別是積層構造體72之第2導電層72c上部或附近產生微細裂痕。因此，係如圖32所示於第1基板P1上形成積層構造體72(第1導電層72a、半導體層72b1、絕緣層72b2、第2導電層72c)後，如圖33所示，以覆蓋積層構造體72上整體之方式形成平坦化膜FP。此平坦化膜FP係以填埋積層構造體72之凹部以和緩凹凸且具有強蝕刻耐性、在轉印(積層)時或後退火時之加熱處理亦不會變性之材料，例如氧化矽(SiO2)系之濕式材料構成。作為此種平坦化膜FP之材料，能使用住友大阪水泥股份有限公司製之sumisefine(註冊商標)、日本曹達股份有限公司製之BISUTOREITA(註冊商標)、COLCOAT股份有限公司製之COLCOAT(註冊商標)、漢威聯合公司或日立化成股份有限公司等所販賣之平坦化材料SOG(Spin On Glass)等。接著在平坦化膜FP之材料完全乾燥後或在乾燥途中，於第2基板P2上之接著層74(EVA)壓接轉印具有平坦化膜FP之積層構造體72。
平坦化膜FP，係一無機絕緣膜(或有機絕緣膜)，具有藉由與被積層之接著層74(EVA)直接接合而使接著層74(EVA)硬化時之內部應力所導致之裂痕減低的作用。此外，在圖33中，雖在於第1基板P1上形成積層構造體72後，於其上塗布平坦化膜FP之濕式材料，但亦可如圖32所示，於第2基板P2上形成接著層74(EVA)後，於其接著層74(EVA)上形成平坦化膜FP，在該平坦化膜FP乾燥前，將第1基板P1上之積層構造體72一邊加熱一邊轉印至平坦化膜FP。又，在圖32、圖33中，雖說明形成於第1基板P1上之積層構造體72中，第1基板P1側之第1導電層72a 成為TFT之源極電極/汲極電極及與其連接之配線，第2基板P2側之第2導電層72c成為TFT之閘極電極及與其連接之配線，但亦可為相反。亦即，亦可將第1導電層72a作為TFT之閘極電極及與其連接之配線，將第2導電層72c作為TFT之源極電極/汲極電極及與其連接之配線。
〔第3實施形態〕
圖34~圖36，係顯示將先前圖23~圖30之實施形態之製造方法一部分改良後之電子元件(TFT)之製造步驟的圖。是以，對圖34~圖36所示之各構件(材料)中與圖23~圖30中之各構件(材料)相同者，賦予與圖23~圖30中之符號相同之符號。本實施形態中，如圖34A所示，第1基板P1為厚度數十μm~數百μm程度之銅(Cu)之片狀箔板，於其表面隔著剝離層106而於全面積層有銅(Cu)之第1導電層102。此第1導電層102，係將厚度被壓延成數十μm以下之銅箔積層於剝離層106上而形成。積層後之第1導電層102，係以一邊減少其厚度、一邊使表面之算術平均粗度Ra值成為數nm~十數nm左右之方式研磨。
其次，如圖34B所示，於第1基板P1之第1導電層102上，形成作為TFT之閘極絕緣膜而發揮功能之絕緣層110。此絕緣層110為典型矽氧化膜(SiO2)，可藉由於第1導電層102之全面成膜後透過蝕刻等除去TFT之形成區域以外之矽氧化膜的方法、或透過選擇性地成膜從最初即僅對TFT之形成區域蒸鍍矽氧化膜的方法等來形成。由於第1基板P1與第1導電層102均為耐熱性高之銅(Cu)，因此能在真空內高溫成膜，能使矽氧化膜之平坦性(粗度Ra)良好。
其次，如圖34C所示，於絕緣層110(SiO2)上形成半導體 層108。此處，半導體層108為由銦(Indium)、鎵(Gallium)、鋅(Zinc)、及氧(Oxide)構成之IGZO(氧化物半導體)。IGZO之半導體層108，係以銦、鎵、鋅及氧作為構成元素，藉由將相對於銦與鎵之總量之銦之原子數比與相對於銦與鎵與鋅之總量之鋅之原子數比設為既定比的氧化物燒結體作為濺鍍靶的濺鍍裝置予以成膜。在濺鍍步驟之前，係於形成於第1基板P1上之全面之抗蝕劑層，實施透過微影步驟(圖案之曝光與抗蝕劑之顯影)形成與半導體層108之形成區域對應之窗的處理，藉由濺鍍裝置濺鍍IGZO半導體後，亦實施剝離抗蝕劑層之步驟。藉此如圖34C所示，於絕緣層110上選擇性地形成IGZO之半導體層108。
其次，如圖34D所示，作為第2導電層104之源極電極104(S)與汲極電極104(D)，以在半導體層108上成為通道部(Channel)之方式以一定間隙對向配置而形成。此處亦同樣地，使用微影步驟，於形成源極電極104(S)與汲極電極104(D)之區域形成抗蝕劑層之窗部，於其窗部內藉由蒸鍍等堆積金屬性之源極電極104(S)與汲極電極104(D)。源極電極104(S)與汲極電極104(D)，由於會與半導體層108接合，因此較佳為工作係數大之金(Au)，但亦可為其他金屬材料(鋁、銅)或包含銀奈米粒子或金屬性碳奈米管之導電性油墨材料。此處，源極電極104(S)與汲極電極104(D)，如圖34D所示形成為從通道部擴展至絕緣層110之區域外側之第1導電層102，源極電極104(S)與汲極電極104(D)成為與第1導電層102電氣導通之狀態(歐姆接觸)。藉由以上步驟，於第1基板P1上形成積層構造體100(第1導電層102、絕緣層110、半導體層108、第2導電層104)。
圖35係顯示形成於第1基板P1上之積層構造體100之平面配置構成的圖。作為TFT之電氣特性，被期望電子移動度與ON/OFF比皆高且洩漏電流充分地小。在本實施形態中，係使作為TFT之基底之第1導電層102之表面成為算術平均粗度Ra值充分地小之平滑面。因此，形成於其上之絕緣層110、半導體層108亦形成為均一厚度之平坦膜，半導體層108與第2導電層104(源極電極與汲極電極)之接觸界面之平坦性亦被良好地維持。藉此，電子移動度、ON/OFF比、洩漏電流均取得良好之特性。又，由於能將通道部之源極電極104(S)與汲極電極104(D)之間隙設為數μm左右之小間隙，因此能得到發揮IGZO半導體特性之高性能TFT。此外，如圖35所示，在絕緣層110、半導體層108、第2導電層104(源極電極與汲極電極)之積層時，必須以微米等級進行相對疊合。是以，在微影步驟中必須進行對準動作，即以曝光裝置內之對準感測器檢測出第1基板P1(特別是第1導電層102)上之特定位置所形成之對準標記之位置，以調整圖案曝光位置。
圖36係顯示將圖34、圖35所示之積層構造體100轉印至第2基板P2並進一步施以加工處理之情形的圖。圖36A係顯示藉由轉印(積層)步驟而第1基板P1上之積層構造體100被轉印至第2基板P2後一刻之情形。本實施形態亦同樣地，於轉印前如以先前圖33所說明般，將覆蓋第1基板P1之積層構造體100全面之平坦化膜FP形成於第1基板P1上，並如以先前圖32所說明般，準備於PET之片狀基板P2a表面將聚乙烯樹脂之緩衝層P2b形成為既定厚度之第2基板P2，進一步於第2基板P2上將醋酸乙烯樹脂之接著層(EVA)114形成為既定厚度。在轉印時，係一邊使第1 基板P1上之平坦化膜FP與第2基板P2上之接著層(EVA)114以既定壓力壓接，一邊藉由加熱使接著層(EVA)114硬化，從第1基板P1剝離積層構造體100。藉此，如圖36A所示，於第2基板P2上，積層構造體100以第1導電層(Cu)102露出於最上面之狀態被貼合。
在圖36A所示之轉印後一刻之狀態下，有時會有剝離層106之残渣附著於第1導電層102表面的情形。在此情形下，可對第1導電層102之表面進行洗淨或研磨。特別是，在第1導電層102之厚度為數十μm左右之場合，由於有時會花費時間進行此後之第1導電層102之加工處理(特別是蝕刻處理)，因此可先置入研磨步驟，先將第1導電層102之厚度作成數μm左右。本實施形態中，由於設有緩衝層P2b、EVA之接著層114、平坦化膜FP，因此藉由第1導電層102表面之研磨時之外力，可抑制內部之TFT破損(裂痕、斷線)。又，當於第1基板P1上製造TFT之積層構造體100時之微影步驟中所使用之對準標記中、形成於第1導電層102之複數位置之各位置之對準標記為微細之貫通孔(例如20μm徑之圓形、20μm角之矩形等)時，由於如圖36A所示第1導電層102為最上面，因此能容易地以曝光裝置之對準感測器檢測出其對準標記。是以，在微影步驟加工處理第1導電層102時，能以對準標記之位置作為基準正確地特定出第1導電層102下層之TFT之位置、特別是源極電極104(S)與汲極電極104(D)之各位置。
於圖36A之第1導電層102之表面塗布抗蝕劑層，藉由曝光裝置，將與TFT之閘極電極、源極電極、汲極電極、以及與該等電極相連之配線之形狀對應之圖案光曝光於抗蝕劑層。此時，圖案光之投射位置， 係藉由以曝光裝置之對準感測器檢測出形成於第1導電層102之對準標記來精密地設定。藉由曝光後之抗蝕劑層之顯影處理、第1導電層102(Cu)之蝕刻處理，如圖36B所示般形成第1導電層102之閘極電極102G、源極電極102S、汲極電極102D(及與該等電極連接之配線)。此時，實施對準與圖案化，以成為蝕刻後之源極電極102S和與半導體層108直接結合之源極電極104(S)接合、汲極電極102D和與半導體層108直接結合之汲極電極104(D)接合之狀態。進而，蝕刻後之閘極電極102G，被圖案化成覆蓋圖35所示之通道部(源極電極104(S)與汲極電極104(D)之間隙部)。
圖37係顯示圖36B之TFT之平面配置構成一例的圖，圖37中之36B-36B’箭視剖面為圖36B。雖藉由蝕刻處理除去第1導電層102之不需要之部分，但在被除去之部分，絕緣性之平坦化膜FP露出。為了製造電子元件，在將更多功能元件(電阻、電容器、發光元件、受光元件、IC等)形成於第2基板P2上時，能於以第1導電層102形成之配線部分等焊接該等功能元件。又，在第1導電層102為銅(Cu)之場合，亦可將防止氧化所導致之腐蝕之絕緣性、耐熱性之膜選擇性地或整體地形成。
以上，在本實施形態中，為了使形成於第1基板P1上之積層構造體100之第1導電層102之算術平均粗度Ra值充分地小且能使用真空製程或高溫製程而採用金屬箔(銅箔)作為第1基板P1，而能形成高性能之TFT。是以，最終可使可撓性第2基板P2上所製造之電子元件(顯示面板、觸控面板、片體感測器等)之性能跳躍式地提升。此外，本實施形態中，雖將形成於第1基板P1上之積層構造體100中之第2導電層104加工處理成TFT之源極電極、汲極電極，但亦可將第2導電層104加工處理 成閘極電極。此情形下，只要在圖34所示之TFT(積層構造體100)之製造步驟中使積層於第1導電層102上之絕緣層110與半導體層108之順序(上下關係)為相反即可。亦即，最初於第1導電層102上之既定區域形成半導體層108，並於其上以完全覆蓋半導體層108之大小形成絕緣層110，並於其絕緣層110上，將第2導電層104之閘極電極形成為與第1導電層102局部結合即可。
又，在以上之本實施形態中，雖第1基板P1為銅(Cu)之片狀箔板，於其表面隔著剝離層106而形成積層構造體100之第1導電層102，但亦可將第1基板P1之銅(Cu)之片狀箔板本身作成積層構造體100之第1導電層102。此情形下，第1基板P1，可為壓延成其表面之算術平均粗度Ra值充分地小之金屬箔(銅箔)，並進一步依照需要將表面研磨。
又，在第1導電層102為第1基板P1時，由於第1基板P1本身成為第1導電層102(電極、配線)轉印至第2基板P2側，因此較佳為例如在轉印步驟後一刻進行使第1基板P1(第1導電層102)之厚度減少之研磨處理。如此，在第1基板P1本身為第1導電層102時，係將包含第1基板P1而構成之積層構造體(導電層、絕緣層、半導體層)整體轉印至第2基板P2側，其結果則是第1基板P1亦轉印至第2基板P2側。
又，以上之本實施形態中，雖係將以第1導電層102(或第1基板P1本身)與第2導電層104夾著絕緣層110與半導體層108之2層之構成作成積層構造體，但亦可如先前圖5所示，將以第1導電層102(或第1基板P1本身)與第2導電層104僅夾著絕緣層(或僅半導體層)之構成作成積層構造體。
如此，在將第1基板P1本身構成為積層構造體之一部分時，用以將形成有構成電子元件之至少一部分積層構造體之第1基板轉印至第2基板上之元件製造方法，係實施第1步驟與第2步驟，該第1步驟係準備第1基板作為導電性材料所構成之第1導電層，於該第1導電層上形成絕緣性及半導體之至少一方之材料所構成之功能層，於該功能層上形成導電性材料所構成之第2導電層，藉此形成積層構造體，該第2步驟係以第2導電層位於第2基板側之方式使第1基板與第2基板暫時地接近或緊貼，以將包含第1基板之積層構造體轉印至第2基板。
又，在將第1基板P1本身構成為積層構造體之一部分時，用以於被轉印基板轉印構成電子元件之至少一部分積層構造體的轉印基板，具備藉由導電性材料而發揮第1導電層功能之導電箔(例如金屬箔)、藉由絕緣性及半導體之至少一方之材料而形成於第1導電層上之功能層、以及藉由導電性材料形成於功能層上之第2導電層。此情形下，將轉印基板整體轉印(貼合)至被轉印基板。
再者，上述之圖34之實施形態中，雖於第1基板P1上隔著剝離層106積層銅箔以作為第1導電層102，但除此之外，亦可積層鋁(Al)、鋅(Zn)、鉬(Mo)、鎳(Ni)、鉭(Ta)、錫(Sn)、不銹鋼(SUS)等之箔或該等合金所構成之箔或於該等箔鍍敷金(Au)等而成之箔來作為第1導電層102。此等金屬箔，雖生成為壓延箔、電解箔(電鍍箔)，但為了提高積層時之緊貼性，與第1基板P1對向之背面必須有一定程度之粗度(例如就算術平均粗度Ra值而言為200nm左右)。另一方面，金屬箔之形成功能層(絕緣層或半導體層等)之表面，必須為粗度Ra值為數nm~數十nm 左右之平滑面。是以，在第1導電層102為金屬箔之場合，可意圖地使金屬箔之表面與背面之粗度Ra值不同，將粗度Ra值大之面作為第1基板P1側，將粗度Ra值小之面作為形成積層構造體之面。
50‧‧‧剝離層
52‧‧‧積層構造體
52a‧‧‧第1導電層
52b‧‧‧功能層
52c‧‧‧第2導電層
54‧‧‧接著層
P1‧‧‧第1基板
P2‧‧‧第2基板

Claims (10)

  1. 一種可撓性之轉印基板，係用以在可撓性之被轉印基板轉印構成電子元件之至少一部分積層構造體，其特徵在於：於前述轉印基板之表面形成有前述積層構造體，前述積層構造體係以使用第1導電性材料形成於前述轉印基板上之第1導電層、使用絕緣性及半導體之至少一材料形成於前述第1導電層上之功能層、以及使用第2導電性材料形成於前述功能層上之第2導電層所構成，於前述第2導電層或前述第1導電層，以利用光圖案化法之加工處理形成有用以在轉印前述積層構造體時檢測前述可撓性之被轉印基板之位置的對準標記。
  2. 如申請專利範圍第1項之轉印基板，其中，前述功能層係以絕緣層、或半導體層與絕緣層之兩方構成。
  3. 如申請專利範圍第1或2項之轉印基板，其中，於前述可撓性之轉印基板之表面，以覆蓋該表面之大致全面之方式，連續積層有前述第1導電層、前述功能層、以及前述第2導電層。
  4. 如申請專利範圍第1或2項之轉印基板，其中，前述第1導電層、前述功能層、以及前述第2導電層之任一者或全部，係以蒸鍍、濺鍍、以及CVD中之任一者形成。
  5. 如申請專利範圍第1或2項之轉印基板，其中，前述可撓性之轉印基板係長條片狀之基板；前述第1導電層、前述功能層、以及前述第2導電層，係對藉由捲對捲方式搬送之前述長條片狀之基板形成。
  6. 如申請專利範圍第1或2項之轉印基板，其中，於前述可撓性之轉印基板與前述第1導電層之間設有以對鹼為可溶性材料構成之剝離層；前述剝離層係於轉印後藉由鹼性溶媒而從前述第1導電層除去。
  7. 如申請專利範圍第1或2項之轉印基板，其中，前述第1導電層係於前述可撓性之轉印基板上之形成前述電子元件之元件區域同樣地或於該元件區域內選擇性地堆積，前述功能層係於前述第1導電層上同樣地或選擇性地堆積，前述第2導電層係於前述功能層上同樣地或選擇性地堆積。
  8. 一種可撓性之轉印基板，係為了於形成包含半導體元件之電子元件之可撓性之片狀之產品基板上轉印構成前述電子元件之至少一部分積層構造體而擔載前述積層構造體，其特徵在於：前述積層構造體，係從前述轉印基板之表面側以使用第1導電性材料同樣地或選擇性地形成之第1導電層、使用絕緣性材料或顯示半導體特性之材料同樣地或選擇性地形成之功能層、以及使用第2導電性材料同樣地或選擇性地形成之第2導電層的順序積層，前述第1導電層與前述功能層之界面、或前述功能層與前述第2導電層之界面，係以超微米以下之等級被平坦化而成者。
  9. 如申請專利範圍第8項之轉印基板，其中，前述可撓性之轉印基板係以金屬材料構成，前述第1及第2導電性材料係與前述轉印基板相同之金屬材料或ITO，前述功能層係前述絕緣性材料與前述顯示半導體特性之材料之任一者所形成之層、或前述絕緣性材料與前述顯示半導體特性之材料之積層。
  10. 如申請專利範圍第8或9項之轉印基板，其中，將前述可撓性之轉 印基板之材料設為銅，將構成前述第1導電層與前述第2導電層之前述第1及第2導電性材料亦設為銅。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586817B2 (en) 2016-03-24 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and separation apparatus
CN108962975A (zh) * 2018-06-26 2018-12-07 武汉华星光电技术有限公司 一种低温多晶硅薄膜晶体管及其制作方法、显示装置
CN113826194A (zh) * 2019-05-20 2021-12-21 三井金属矿业株式会社 带载体的金属箔以及其使用方法和制造方法
EP4027373A4 (en) * 2019-09-03 2023-10-04 The University of Tokyo SOURCE DRAIN ELECTRODE FOR ORGANIC SEMICONDUCTOR COMPONENT, ORGANIC SEMICONDUCTOR COMPONENT THEREFROM AND PRODUCTION METHOD FOR SOURCE DRAIN ELECTRODE AND SEMICONDUCTOR COMPONENT
TWI715447B (zh) * 2020-02-21 2021-01-01 友達光電股份有限公司 背板的製造方法
CN112687548B (zh) * 2020-12-25 2024-05-24 光华临港工程应用技术研发(上海)有限公司 可转移的柔性互联结构的制备方法以及结构
US11178774B1 (en) 2021-03-23 2021-11-16 Chung W. Ho Method for manufacturing circuit board
CN114281215A (zh) * 2021-12-28 2022-04-05 安徽辅朗光学材料有限公司 一种触控板、触控模组及制备工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08240814A (ja) * 1995-03-03 1996-09-17 Dainippon Printing Co Ltd 薄膜トランジスタとその製造方法およびアクティブマトリックス基板とその製造方法
JPH1124106A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 液晶パネル用基板及び液晶パネル並びにそれらの製造方法
US20050067619A1 (en) * 2003-09-18 2005-03-31 Sharp Kabushiki Kaisha Thin film semiconductor device and fabrication method therefor
TW201310544A (zh) * 2011-05-19 2013-03-01 Semiconductor Energy Lab 半導體裝置之製造方法
TW201417191A (zh) * 2012-08-01 2014-05-01 Tokyo Electron Ltd 電子元件用圖案形成方法、電子元件及圖案形成裝置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW487958B (en) * 2001-06-07 2002-05-21 Ind Tech Res Inst Manufacturing method of thin film transistor panel
JP4837240B2 (ja) * 2002-09-25 2011-12-14 シャープ株式会社 半導体装置
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP3918708B2 (ja) * 2002-10-08 2007-05-23 セイコーエプソン株式会社 回路基板及びその製造方法、転写チップ、転写元基板、電気光学装置、電子機器
JP4310685B2 (ja) * 2003-09-03 2009-08-12 セイコーエプソン株式会社 転写装置
JP2005150686A (ja) * 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
CN101120433B (zh) * 2004-06-04 2010-12-08 伊利诺伊大学评议会 用于制造并组装可印刷半导体元件的方法
KR101203090B1 (ko) * 2004-07-30 2012-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP5041686B2 (ja) * 2004-07-30 2012-10-03 株式会社半導体エネルギー研究所 薄膜集積回路の剥離方法および半導体装置の作製方法
JP2007150097A (ja) * 2005-11-29 2007-06-14 Toshiba Corp 半導体素子およびその製造方法
CN101506985A (zh) * 2006-09-22 2009-08-12 国产大学法人东北大学 半导体装置和半导体装置的制造方法
JPWO2010001537A1 (ja) * 2008-06-30 2011-12-15 株式会社ニコン 表示素子の製造方法及び製造装置、薄膜トランジスタの製造方法及び製造装置、及び回路形成装置
JP2010238873A (ja) * 2009-03-31 2010-10-21 Panasonic Corp フレキシブル半導体装置およびその製造方法
JP5677306B2 (ja) * 2009-09-25 2015-02-25 出光興産株式会社 有機薄膜トランジスタ
WO2012043971A2 (ko) * 2010-09-29 2012-04-05 포항공과대학교 산학협력단 롤 형상의 모기판을 이용한 플렉서블 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 기판
JP6222218B2 (ja) * 2013-02-15 2017-11-01 株式会社ニコン 薄膜の転写方法、薄膜トランジスタの製造方法、液晶表示装置の画素電極形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08240814A (ja) * 1995-03-03 1996-09-17 Dainippon Printing Co Ltd 薄膜トランジスタとその製造方法およびアクティブマトリックス基板とその製造方法
JPH1124106A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 液晶パネル用基板及び液晶パネル並びにそれらの製造方法
US20050067619A1 (en) * 2003-09-18 2005-03-31 Sharp Kabushiki Kaisha Thin film semiconductor device and fabrication method therefor
TW201310544A (zh) * 2011-05-19 2013-03-01 Semiconductor Energy Lab 半導體裝置之製造方法
TW201417191A (zh) * 2012-08-01 2014-05-01 Tokyo Electron Ltd 電子元件用圖案形成方法、電子元件及圖案形成裝置

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