DE19801313C2 - FET mit Source-Substratanschluß - Google Patents

FET mit Source-Substratanschluß

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Description

Die vorliegende Erfindung betrifft einen FET (Feldeffekt­ transistor) mit Source-Substratanschluß ("Source-Down-FET") und Graben-Gate, bei dem:
  • - eine Drainzone des einen Leitfähigkeitstyps an einer Oberfläche einer auf einem Halbleitersubstrat des einen Leitfähigkeitstyps angeordneten Halbleiterschicht des ei­ nen Leitfähigkeitstyps vorgesehen ist,
  • - ein Graben-Gate im wesentlichen die Halbleiterschicht durch­ setzt,
  • - am Ende des Grabens an der anderen Oberfläche der Halb­ leiterschicht eine Sourcezone des einen Leitfähigkeits­ typs vorgesehen ist, und
  • - im Gebiet neben dem Graben an der anderen Oberfläche der Halbleiterschicht eine Halbleiterzone des anderen Leitfä­ higkeitstyps vorgesehen ist, deren Oberfläche zusammen mit der Oberfläche der Sourcezone die andere Oberfläche der Halbleiterschicht bildet.
FETs mit Source-Substratanschluß haben, was ihre Kühlung an­ belangt, beträchtliche Vorteile, da diese über das auf 0 Volt Spannung gelegte Halbleitersubstrat aus Silizium erfolgen kann. So ist es beispielsweise möglich, einen FET mit Source- Substratanschluß direkt auf die Karosserie eines Fahrzeuges aufzuschrauben, wodurch für eine hervorragende Wärmeabfuhr gesorgt ist.
In der US 5 023 196 A ist ein MOSFET mit Source-Substratan­ schluß und Graben-Gate beschrieben, bei dem auf einem Halb­ leitersubstrat des einen Leitfähigkeitstyps durch Epitaxie eine erste Halbleiterschicht des anderen Leitfähigkeitstyps sowie eine zweite Halbleiterschicht des einen Leitfähigkeits­ typs aufgetragen sind, in die ein Graben für die Gate-Elek­ trode bis zum Halbleitersubstrat geätzt wird. Der Graben ist mit einer Isolierschicht ausgekleidet und mit einer Gateelek­ trode versehen. Auf der dem Graben gegenüberliegenden Ober­ fläche des Halbleitersubstrates ist eine Sourceelektrode an­ geordnet, während im Bereich der Halbleiterschicht des einen Leitfähigkeitstyps über einem hochdotierten Gebiet des einen Leitfähigkeitstyps eine Drainelektrode angebracht ist.
Gerade in letzter Zeit hat sich das sogenannte "Waferbonden", bei dem zwei Halbleiterscheiben, von denen eine auch als Sub­ strat bezeichnet werden kann, miteinander verbunden werden, als besonders zweckmäßig für die Herstellung von Halbleiter­ bauelementen und integrierten Schaltungen erwiesen. Wird nun ein FET mit Source-Substratanschluß gewünscht, der durch Wa­ ferbonden hergestellt ist, so ist die Gestaltung der Verbin­ dungsschicht zwischen den beiden Scheiben und insbesondere der Kurzschluß zwischen der im unteren Bereich des Grabens vorgesehenen Sourcezone und der Halbleiterzone des anderen Leitfähigkeitstyps, der sogenannten "body-Zone", problema­ tisch.
Es ist daher Aufgabe der vorliegenden Erfindung, einen FET mit Source-Substratanschluß und Graben-Gate zu schaffen, der durch Waferbonden herstellbar ist.
Diese Aufgabe wird bei einem FET der eingangs genannten Art erfindungsgemäß gelöst durch eine vergrabene hochleitende Schicht zwischen der anderen Oberfläche der Halbleiterschicht und dem Halbleitersubstrat. Diese hochleitende Schicht, die beispielsweise aus Silizid oder Titannitrid bestehen kann, stellt einen annähernd oder vollen ohmschen Kontakt sowohl mit der Sourcezone als auch mit der Halbleiterschicht des an­ deren Leitfähigkeitstyps her, ist gegenüber hohen Temperatu­ ren beständig, um durch die nachfolgenden Prozeßschritte zur Fertigung des FETs nicht beeinträchtigt zu werden, und er­ laubt ohne weiteres ein Waferbonden, indem ein Halbleitersub­ strat und eine Halbleiterschicht an ihren Bondflächen mittels der hochleitenden Schicht, die auf eine dieser Bondflächen aufgetragen ist, miteinander verbunden werden.
Anstelle eines Silizides oder von Titannitrid kann auch eine aus polykristallinem Silizium bestehende Schicht verwendet werden, wobei das polykristalline Silizium mit Dotierstoff des einen Leitfähigkeitstyps dotiert ist. Dabei wird die Halbleiterzone des anderen Leitfähigkeitstyps vorzugsweise so hoch dotiert, daß der pn-Übergang in der polykristallinen hochleitenden Schicht verläuft.
Das Halbleitersubstrat, auf dem die Halbleiterschicht durch Direktbonden angebracht wird, besteht aus hochleitendem Sili­ zium oder aus mehreren Silizium-Schichten.
Wie bereits oben angedeutet wurde, kann die Wafer-Bondfläche zwischen dem Halbleitersubstrat und der hochleitenden Schicht oder zwischen der Halbleiterschicht und der hochleitenden Schicht verlaufen. Im ersten Fall ist die hochleitende Schicht zunächst auf die Halbleiterschicht aufgetragen, so daß die mit der hochleitenden Schicht versehene Halbleiter­ schicht mit dem Halbleitersubstrat wafergebondet wird. Im letzteren Fall ist die hochleitende Schicht auf dem Halblei­ tersubstrat angeordnet, so daß die Halbleiterschicht auf das mit der hochleitenden Schicht versehene Halbleitersubstrat wafergebondet wird.
Typische Abmessungen für die jeweiligen Schichtdicken betra­ gen für die Halbleiterschicht 5 bis 10 µm, für die Drainzone unter 1 µm, für die hochleitende Schicht etwa 0,01 µm, für das Halbleitersubstrat 50 bis 200 µm, für die Halbleiterzone des anderen Leitfähigkeitstyps 2 bis 5 µm, für die Sourcezone 1 bis 3 µm und für die Drain-Metallisierung 1 bis 5 µm, ins­ besondere 3 µm.
Die Halbleiterzone des anderen Leitfähigkeitstyps ist vor­ zugsweise in dem an die hochleitende Schicht angrenzenden Ge­ biet hochdotiert.
Weiterhin können mehrere Gates parallel geschaltet werden, wobei zur Erhöhung der Spannungsfestigkeit des Randes eine am Rand gelegene Gateelektrode geerdet ist. Ebenfalls zur Stei­ gerung der Spannungsfestigkeit können polykristalline Silizi­ um-Füllungen der Gates im Bereich einer auf der Halbleiter­ schicht angeordneten Isolierschicht hutartige seitliche Aus­ dehnungen haben, die für einen Feldverlauf sorgen, der die Spannungsfestigkeit verbessert.
Das Halbleitersubstrat kann aus monokristallinem Silizium oder auch aus polykristallinem Silizium bestehen, das mit Do­ tierstoff des einen Leitfähigkeitstyps dotiert ist.
Bevorzugte Verfahren zum Herstellen des erfindungsgemäßen fest mit Source-Substratanschluß und Graben-Gate zeichnen sich dadurch aus, daß entweder eine mit der hochleitenden Schicht versehene Halbleiterscheibe mit dem Halbleitersub­ strat wafergebondet wird, oder daß das mit der hochleitenden Schicht versehene Halbleitersubstrat mit der Halbleiterschei­ be wafergebondet wird. Bei beiden Verfahren werden sodann nach dem Wafer-Bonden in üblicher Weise die einzelnen Dotier- und Ätzschritte vorgenommen:
Zunächst wird eine erste Halbleiterscheibe des einen Leitfä­ higkeitstyps durch Epitaxie oder Diffusion mit einer Zone des anderen Leitfähigkeitstyps versehen. Sodann werden in diese Scheibe hochdotierte Gebiete des einen Leitfähigkeitstyps eingebracht, die die Sourcezone bilden sollen. Nach Flachpo­ lieren der der Sourcezone gegenüberliegenden Oberfläche die­ ser ersten Halbleiterscheibe wird auf diese die hochleitende Schicht als Kurzschlußschicht zwischen der Sourcezone und der Halbleiterzone des anderen Leitfähigkeitstyps ("body"-Be­ reich) aufgebracht und das Waferbonden mit einer zweiten Scheibe als Substrat durchgeführt.
Wie bereits oben angemerkt wurde, muß die hochleitende Schicht nicht auf der ersten Halbleiterscheibe vorgesehen werden. Sie kann vielmehr auch auf der zweiten Halbleiter­ scheibe angeordnet sein.
Für die hochleitende Schicht ist wesentlich, daß diese einen annähernd oder vollen ohmschen Kontakt gleichermaßen zu hoch­ leitenden Schichten des einen und des anderen Leitfähigkeits­ typs zu erzeugen vermag, hochtemperaturbeständig ist, um nachfolgende Prozeßschritte überleben zu können, und ein Di­ rekt-Waferbonden zwischen den beiden Halbleiterscheiben, von denen eine die Halbleiterschicht und die andere das Halblei­ tersubstrat bilden, ermöglicht.
Nach dem Bonden der beiden Halbleiterscheiben kann die die Halbleiterschicht bildende erste Halbleiterscheibe verdünnt und geglättet werden, wie dies für die Grabenätzung und wei­ tere Präparation zweckmäßig ist. Sodann wird Grabengate ge­ ätzt, die Drainzonen werden durch Diffusion oder Implantation eingebracht, und schließlich wird eine Metallisierung aus beispielsweise Aluminium aufgetragen.
Als letzter Prozeßblock kann die zweite Halbleiterscheibe, die das Halbleitersubstrat bildet, verdünnt und metallisiert werden, wobei beispielsweise eine Kühlfahne aufgebracht wer­ den kann.
Da die Justierung zwischen den beiden Halbleiterscheiben zu­ einander vor deren Bonden von großer Bedeutung ist, können durch anisotropes Ätzen beispielsweise in der ersten Halblei­ terscheibe pyramidenförmig Gräben hergestellt und mit poly­ kristallinem Silizium teilweise oder ganz gefüllt werden, das mit Dotierstoff des einen Leitfähigkeitstyps hochdotiert ist. Die Pyramidenspitzen, die nach dem Waferbonden und Dünn­ schleifen der ersten Halbleiterscheibe erscheinen, können dann als Justiermarken in dem Prozeßblock eingesetzt werden, in welchem die Gräben geätzt werden.
Es wurde bereits erwähnt, daß Silizid oder Titannitrid beson­ ders bevorzugte Materialien für die hochleitende Schicht sind.
Es ist aber auch möglich, anstelle von Silizid oder Titanni­ trid eine polykristalline Siliziumschicht, die mit Dotier­ stoff des einen Leitfähigkeitstyps hochdotiert ist, zu ver­ wenden. Eine solche polykristalline Siliziumschicht stellt nicht nur einen niederohmigen Kontakt zu der hochdotierten Sourcezone des einen Leitfähigkeitstyps und zu dem Halblei­ tersubstrat her, sondern weist auch einen brauchbaren ohm­ schen Kontakt zu der hochdotierten Zone des anderen Leitfä­ higkeitstyps im sogenannten "body"-Bereich des FETs auf. Die Dotierung der hochdotierten Zone des anderen Leitfähigkeits­ typs sollte dabei so hoch sein, daß bei der Ausdiffusion wäh­ rend des Herstellungsverfahrens ein pn-Übergang in der die hochleitende Schicht bildenden polykristallinen Silizium­ schicht entsteht. Hochdotierte pn-Übergänge weisen nämlich im polykristallinen Silizium eine ohmsche Charakteristik auf.
Die Verwendung von hochdotiertem polykristallinem Silizium des einen Leitfähigkeitstyps für die hochleitende Schicht ist besonders vorteilhaft, da sie einfach und mit üblichen Her­ stellungsmethoden realisiert werden kann.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch ein erstes Ausführungs­ beispiel des erfindungsgemäßen FETs mit Sour­ ce-Substratanschluß,
Fig. 2 einen Schnitt durch ein zweites Ausführungs­ beispiel des erfindungsgemäßen FETs mit Sour­ ce-Substratanschluß, wobei insbesondere ange­ geben ist, wo mögliche Direkt-Waferbonding- Oberflächen gelegen sind,
Fig. 3 eine Darstellung zur Erläuterung eines Ver­ fahrens zum Herstellen des erfindungsgemäßen FETs mit Source-Substratanschluß,
Fig. 4 einen Schnitt durch ein drittes Ausführungs­ beispiel des erfindungsgemäßen FETs mit Sour­ ce-Substratanschluß, wobei hier tiefgeätzte Gate-Gräben vorgesehen sind, um den FET für höhere Spannungen geeignet zu machen,
Fig. 5 einen Schnitt durch ein viertes Ausführungs­ beispiel des erfindungsgemäßen FETs mit Sour­ ce-Substratanschluß, wobei hier eine stark kurzgeschlossene "body"-Zone vorliegt,
Fig. 6 einen Schnitt durch ein fünftes Ausführungs­ beispiel des erfindungsgemäßen FETs mit Sour­ ce-Substratanschluß, wobei hier gezeigt ist, wie mehrere FETs bei gemeinsamer Source pa­ rallelgeschaltet werden können und die Rand­ struktur zu gestalten ist,
Fig. 7 einen Schnitt durch ein sechstes Ausführungs­ beispiel des erfindungsgemäßen FETs mit Sour­ ce-Substratanschluß, wobei hier die Gatefül­ lungen mit hutartigen Strukturen versehen sind,
Fig. 8 eine Darstellung, die erläutert, wie ein FET mit Source-Substratanschluß gemäß einem sie­ benten Ausführungsbeispiel der vorliegenden Erfindung herzustellen ist,
Fig. 9 einen Schnitt durch ein achtes Ausführungs­ beispiel des erfindungsgemäßen FETs mit Sour­ ce-Substratanschluß, wobei hier ein vorteil­ hafter Randabschluß veranschaulicht ist, und
Fig. 10 einen Schnitt durch ein neuntes Ausführungs­ beispiel des erfindungsgemäßen FETs mit Sour­ ce-Substratanschluß, wobei hier die Lage ei­ nes pn-Überganges in einer hochleitenden Schicht aus polykristallinem Silizium veran­ schaulicht ist.
In den Figuren werden einander entsprechende Bauteile mit den gleichen Bezugszeichen versehen.
Fig. 1 zeigt ein hochleitendes Siliziumsubstrat 1, das bei dem FET als Source S dient, welche geerdet werden kann. Das Siliziumsubstrat 1 kann gegebenenfalls auch aus mehreren Schichten bestehen, die durch Epitaxie oder Diffusion erzeugt sind.
Auf der in der Fig. 1 unteren Oberfläche des Siliziumsubstra­ tes 1 ist eine Metallisierung 2 aufgebracht, welche gegebe­ nenfalls mit einer Kühlfahne versehen werden kann.
Im vorliegenden Ausführungsbeispiel und auch in den folgenden Ausführungsbeispielen ist das Siliziumsubstrat 1 n+-leitend, also vom ersten Leitfähigkeitstyps. Selbstverständlich können jedoch auch die Leitfähigkeitstypen jeweils umgekehrt sein.
Auf der der Metallisierung 2 gegenüberliegenden Oberfläche des Siliziumsubstrates 1 ist eine Halbleiterschicht 3 durch Wafer-Bonden aufgebracht. Diese Halbleiterschicht 3 wird auch als erste Halbleiterscheibe bezeichnet, während das Silizium­ substrat 1 eine zweite Halbleiterscheibe bildet. Die Halblei­ terschicht 3 weist ein n-leitendes Siliziumgebiet 4 auf, in das n+-leitende Drainzonen 5 in der zu dem Siliziumsubstrat 1 entgegengesetzten Oberfläche eingebracht sind. Dem Silizium­ substrat 1 gegenüber liegen eine p-leitende Halbleiterzone 6, die mit einer p+-leitenden Zone 7 versehen sein kann.
Von der Oberseite der Halbleiterschicht 3 aus sind Gräben 8 durch Ätzen in das Silizium der Halbleiterschicht 3 einge­ bracht und mit einer Isolierschicht 9 aus Siliziumdioxid so­ wie n+-leitendem polykristallinem Silizium 10 gefüllt. Dieses polykristalline Silizium 10 bildet Gateelektrode G.
Im Bereich unterhalb der Gräben 8 sind n+-leitende Sourcezo­ nen 11 vorgesehen, so daß die p-leitende Halbleiterzone 6 den "body"-Bereich des FETs bildet.
Die Drainzonen 5 sind mit einer Metallisierung verbunden, die die Drainelektrode D darstellt.
Auf die planare Oberfläche der Sourcezonen 11 und des p+-lei­ tenden Gebietes 7 bzw. der p-leitenden Halbleiterzone 6 ist eine hochleitende Schicht 13 als Kurzschlußschicht zwischen den Sourcezonen 11 und den p+-leitenden Gebieten 7 sowie als Bondschicht zu dem Siliziumsubstrat 1 aufgebracht. Diese hochleitende Schicht besteht in bevorzugter Weise aus einem Silizid oder aus Titannitrid. Die Schicht 13 stellt so einen annähernd oder vollen ohmschen Kontakt zu den n+- und p+- bzw. p-leitenden Zonen, wie den Sourcezonen 11, dem p+-lei­ tenden Gebiet 7 und dem Siliziumsubstrat 1 her, ist hochtem­ peraturbeständig, um nach ihrem Auftragen nachfolgende Pro­ zeßschritte überleben zu können, und ermöglicht das Waferbon­ den zwischen der ersten Halbleiterscheibe aus insbesondere der Silizium-Halbleiterschicht 3 und dem Siliziumsubstrat 1.
Für die hochleitende Schicht 13 kann auch n+-leitendes poly­ kristallines Silizium oder ein Material gewählt werden, das in seinen Eigenschaften ähnlich zu Silizid, Titannitrid und n+-leitendem polykristallinem Silizium ist.
Fig. 2 zeigt ein zweites Ausführungsbeispiel des erfindungs­ gemäßen FETs mit Source-Substratanschluß, wobei hier aller­ dings das p+-leitende Gebiet 7 weggelassen ist.
Mögliche Verbindungsflächen für das Direkt-Waferbonden sind die Flächen 14 und 15 der hochleitenden Schicht 13. Wird die Fläche 14 gewählt, so wird die hochleitende Schicht 13 auf die erste Halbleiterscheibe mit der Halbleiterschicht 3 auf­ getragen, um sodann ein Direkt-Waferbonden mit dem Silizium­ substrat 1 durchzuführen. Wird dagegen die Fläche 15 gewählt, so wird zunächst die hochleitende Schicht 13 auf das Silizi­ umsubstrat 1 aufgetragen, um anschließend das Waferbonden mit der ersten Halbleiterscheibe bzw. der Halbleiterschicht 3 vorzunehmen.
Fig. 3 veranschaulicht, wie eine mögliche Justierung bei dem erfindungsgemäßen FET vorgenommen werden kann: vor dem Wafer­ bonden der ersten Halbleiterscheibe mit insbesondere der Si­ lizium-Halbleiterschicht 3 werden durch anisotropes Ätzen py­ ramidenförmige Gräben 16 in der ersten Halbleiterscheibe er­ zeugt. Diese Gräben 16 werden sodann mit n+-leitendem poly­ kristallinem Silizium 17 ganz oder teilweise aufgefüllt. Py­ ramidenspitzen 18, die nach dem Waferbonden der ersten Halb­ leiterscheibe 3 mit dem Halbleitersubstrat 1 und einem Dünn­ schleifen der ersten Halbleiterscheibe erscheinen, dienen dann als Justiermarken für das nachfolgende Einbringen der Gräben im sogenannten "Trench-Prozeßblock". Es sei angemerkt, daß in Fig. 3 diese Gräben 8 mit der Isolierschicht 9 und den Füllungen 10 bereits dargestellt sind, obwohl die entspre­ chenden Strukturen erst nach Durchführen des Direkt-Waferbon­ dens (vgl. den Doppelpfeil 19) erstellt werden.
Bei der Herstellung des FETs wird zunächst die erste Halblei­ terscheibe aus n-leitendem Silizium mittels Epitaxie oder Diffusion mit der p-leitenden Halbleiterzone 6 versehen. So­ dann werden die n+-leitenden Sourcezonen 11 eingebracht, und anschließend wird die zuvor hochpolierte Oberfläche mit der als Kurzschlußschicht dienenden hochleitenden Schicht 13 ver­ sehen.
Anschließend folgt das Waferbonden, wobei nochmals anzumerken ist, daß die hochleitende Schicht 13 auch auf dem Silizium­ substrat 1 angebracht sein kann. Nach dem Waferbonden wird die Halbleiterscheibe aus insbesondere der Halbleiterschicht 3 verdünnt und geglättet, wie dies für die Grabenätzung und weitere Präparation erforderlich ist. Sodann werden die Grä­ ben 8 mit der Isolierschicht 9 und dem polykristallinem Sili­ zium 10 erstellt. Schließlich werden noch die Drainzonen 5 hergestellt und die Metallisierung wird für die Drainzonen 5 aufgebracht.
Fig. 4 zeigt ein drittes Ausführungsbeispiel des erfindungs­ gemäßen FETs, wobei hier die Gate-Gräben 8 tiefgeätzt sind, was besonders für einen Betrieb mit höheren Spannungen zweck­ mäßig ist.
Als zweckmäßige Abmessungen können für dieses Ausführungsbei­ spiel wie auch für die übrigen Ausführungsbeispiele die fol­ genden Werte angegeben werden: Schichtdicke des Halbleiter­ substrates 1 etwa 200 µm, Schichtdicke der hochleitenden Schicht 13 etwa 0,01 µm, Dicke der Sourcezone 11 unterhalb des Grabens 8 etwa 1 bis 3 µm, Schichtdicke der Halbleiterzo­ ne 6 des anderen Leitfähigkeitstyps etwa 2 bis 5 µm, Schicht­ dicke der Halbleiterschicht 3 mit dem n-leitenden Gebiet und der p-leitenden Halbleiterzone 6 etwa 5 bis 10 µm, Dicke bzw. Eindringtiefe der Drainzone 5 weniger als 1 µm, Schichtdicke der Metallisierung etwa 3 µm.
Der Abstand zwischen den einzelnen Gräben 8 kann etwa 5 µm betragen.
Die obigen Werte stellen lediglich Richtgrößen dar und sollen die vorliegende Erfindung in keiner Weise einschränken. Viel­ mehr können diese Werte jeweils nach oben und unten in beiden Richtungen über- bzw. unterschritten werden.
Fig. 5 zeigt ein weiteres, viertes Ausführungsbeispiel des erfindungsgemäßen FETs, das eine stark kurzgeschlossene "bo­ dy"-Zone hat, indem hier die Halbleiterzone 6 mit p+ in einem Gebiet 20 hochdotiert und im eigentlichen Kanalgebiet 21 niedriger dotiert ist. Im übrigen entspricht dieses Ausfüh­ rungsbeispiel dem Ausführungsbeispiel der Fig. 2.
Fig. 6 zeigt ein zu Fig. 5 ähnliches Ausführungsbeispiel, bei dem aber mehrere FETs mit ihren Gateelektroden zusammenge­ schaltet sind, während zur Erhöhung der Spannungsfestigkeit des Randes eine Gateelektrode an Masse gelegt ist. Die paral­ lel geschalteten FETs haben hier eine gemeinsame Source S.
Fig. 7 zeigt ein zu Fig. 2 ähnliches Ausführungsbeispiel, bei dem das polykristalline Silizium 10 im Bereich der Isolier­ schicht 25 oberhalb der Gräben 8 eine hutartige Struktur 22 hat, so daß sich das polykristalline Silizium 10 mittels die­ ser Struktur 22 über den Rand der Gräben 8 erstreckt. Durch die dadurch erreichte Feldlinienverteilung wird die Span­ nungsfestigkeit des FETs verbessert.
Während bei den Ausführungsbeispielen der Fig. 1 bis 7 bevor­ zugt Silizid oder Titannitrid für die hochleitende Schicht 13 verwendet wird, sollen im folgenden noch Ausführungsbeispiele vorgestellt werden, die bevorzugt n+-leitendes polykristalli­ nes Silizium für diese hochleitende Schicht 13, die nunmehr als Schicht 23 bezeichnet ist, verwenden. Es sei aber betont, daß auch in den Ausführungsbeispielen der Fig. 1 bis 7 n+- leitendes polykristallines Silizium für die Schicht 13 einge­ setzt werden kann, während selbstverständlich auch die fol­ genden Ausführungsbeispiele der Fig. 8 bis 10 Silizid bzw. Titannitrid für die hochleitende Schicht 23 vorsehen können.
Fig. 8 zeigt also ein zu Fig. 1 ähnliches Ausführungsbei­ spiel, bei dem aber anstelle der hochleitenden Schicht 13 aus Silizid oder Titannitrid oder einem ähnlichen Material eine n+-leitende polykristalline Siliziumschicht 23 vorgesehen ist, mit welcher das Direkt-Waferbonden mit dem Siliziumsub­ strat 1 vorgenommen wird (vgl. den Doppelpfeil 19).
Fig. 9 zeigt ein zu Fig. 8 ähnliches Ausführungsbeispiel, bei dem zusätzlich ein zu Fig. 6 ähnlicher Randabschluß durch ei­ ne geerdete Gateelektrode vorgesehen ist. Außerdem sind die möglichen Bondflächen 14 und 15 entsprechend zu dem Ausfüh­ rungsbeispiel von Fig. 2 eingetragen.
Schließlich zeigt Fig. 10 ein zu Fig. 8 ähnliches Ausfüh­ rungsbeispiel, wobei hier gezeigt ist, daß das p+-leitende Gebiet 7 vorzugsweise so hoch dotiert ist, daß der durch Aus­ diffusion während des Herstellverfahrens gebildete pn-Über­ gang 24 im Bereich des polykristallinen Siliziums der hoch­ leitenden Schicht 23 verläuft. Hochdotierte pn-Übergänge in polykristallinem Silizium weisen nämlich eine ohmsche Charak­ teristik auf, was im vorliegenden Fall vorteilhaft ist.

Claims (22)

1. FET mit Source-Substratanschluß und Graben-Gate, bei dem:
  • - eine Drainzone (5) des einen Leitfähigkeitstyps an ei­ ner Oberfläche einer auf einem Halbleitersubstrat (1) des einen Leitfähigkeitstyps angeordneten Halbleiter­ schicht (3) des einen Leitfähigkeitstyps vorgesehen ist,
  • - ein Graben-Gate (8) im wesentlichen die Halbleiterschicht (3) durchsetzt,
  • - am Ende des Grabens (8) an der anderen Oberfläche der Halbleiterschicht (3) eine Sourcezone (11) des einen Leitfähigkeitstyps vorgesehen ist, und
  • - im Gebiet neben dem Graben (8) an der anderen Oberflä­ che der Halbleiterschicht (3) eine Halbleiterzone (6) des anderen Leitfähigkeitstyps vorgesehen ist, deren Oberfläche zusammen mit der Oberfläche der Sourcezone (11) die andere Oberfläche der Halbleiterschicht bil­ det,
gekennzeichnet durch eine vergrabene hochleitende, Schicht (13; 23) zwischen der anderen Oberfläche der Halbleiterschicht (3) und dem Halbleitersubstrat (1).
2. FET nach Anspruch 1, dadurch gekennzeichnet, daß die hochleitende Schicht (13; 23) aus einem Material besteht, das einen ohmschen Kontakt mit der Sourcezone (11) und der Halbleiterzone (6) des anderen Leitfähigkeitstyps bildet.
3. FET nach Anspruch 2, dadurch gekennzeichnet, daß das Ma­ terial aus Silizid oder Titannitrid oder einem hierzu ähnlichen Material besteht.
4. FET nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die hochleitende Schicht (23) aus mit Dotierstoff des ei­ nen Leitfähigkeitstyps dotiertem polykristallinem Silizi­ um besteht.
5. FET nach Anspruch 4, dadurch gekennzeichnet, daß die Halbleiterzone (6, 7) des anderen Leitfähigkeitstyps so hoch dotiert ist, daß der pn-Übergang (24) in der poly­ kristallinen hochleitenden Schicht (23) verläuft.
6. FET nach einem der Ansprüche 1 bis 5, dadurch gekenn­ zeichnet, daß das Halbleitersubstrat (1) aus hochleiten­ dem Silizium oder aus mehreren Silizium-Schichten be­ steht.
7. FET nach einem der Ansprüche 1 bis 6, dadurch gekenn­ zeichnet, daß eine Wafer-Bondfläche (14, 15) zwischen dem Halbleitersubstrat (1) und der hochleitenden Schicht (13) oder zwischen der Halbleiterschicht (3) und der hochlei­ tenden Schicht (13) verläuft.
8. FET nach einem der Ansprüche 1 bis 7, dadurch gekenn­ zeichnet, daß die Schichtdicke der Halbleiterschicht (3) 5 bis 10 µm beträgt.
9. FET nach einem der Ansprüche 1 bis 8, dadurch gekenn­ zeichnet, daß die Dicke bzw. Eindringtiefe der Drainzone (5) unter 1 µm liegt.
10. FET nach einem der Ansprüche 1 bis 9, dadurch gekenn­ zeichnet, daß die Schichtdicke der hochleitenden Schicht (13) etwa 0,01 µm beträgt.
11. FET nach einem der Ansprüche 1 bis 10, dadurch gekenn­ zeichnet, daß die Schichtdicke des Halbleitersubstrats (1) 50 bis 200 µm beträgt.
12. FET nach einem der Ansprüche 1 bis 11, dadurch gekenn­ zeichnet, daß die Schichtdicke der Halbleiterzone (6, 7) des anderen Leitfähigkeitstyps 2 bis 5 µm beträgt.
13. FET nach einem der Ansprüche 1 bis 12, dadurch gekenn­ zeichnet, daß die Dicke bzw. Eindringtiefe der Sourcezone (11) 1 bis 3 µm beträgt.
14. FET nach einem der Ansprüche 1 bis 13, dadurch gekenn­ zeichnet, daß die Schichtdicke einer Drain-Metallisierung 1 bis 5 µm, insbesondere 3 µm, beträgt.
15. FET nach einem der Ansprüche 1 bis 14, dadurch gekenn­ zeichnet, daß der Abstand zwischen benachbarten Graben- Gates (8) etwa 5 µm beträgt.
16. FET nach einem der Ansprüche 1 bis 15, dadurch gekenn­ zeichnet, daß die Halbleiterzone (6, 7) des anderen Leit­ fähigkeitstyps in dem an die hochleitende Schicht (13) angrenzenden Gebiet (7) hochdotiert ist.
17. FET nach einem der Ansprüche 1 bis 16, dadurch gekenn­ zeichnet, daß mehrere Gates parallel geschaltet sind und ein Rand-Gate geerdet ist (vgl. Fig. 6).
18. FET nach einem der Ansprüche 1 bis 17, dadurch gekenn­ zeichnet, daß polykristalline Silizium-Füllungen (10) der Gates im Bereich einer auf der Halbleiterschicht (3) an­ geordneten Isolierschicht (25) hutartige seitliche Aus­ dehnungen (22) haben (Fig. 7).
19. FET nach einem der Ansprüche 1 bis 18, dadurch gekenn­ zeichnet, daß das Halbleitersubstrat (1) aus monokristal­ linem oder polykristallinem Silizium besteht.
20. Verfahren zum Herstellen des FETs nach einem der Ansprü­ che 1 bis 19, dadurch gekennzeichnet, daß eine mit der hochleitenden Schicht (13) versehene Halbleiterscheibe (vgl. 3) mit dem Halbleitersubstrat (1) wafergebondet wird.
21. Verfahren zum Herstellen des FETs nach einem der Ansprü­ che 1 bis 91, dadurch gekennzeichnet, daß das mit der hochleitenden Schicht (13, 23) versehene Halbleitersub­ strat (1) mit der Halbleiterschicht (3) wafergebondet wird.
22. Verfahren nach Anspruch 20 oder 21, dadurch gekennzeich­ net, daß vor dem Wafer-Bonden eine pyramidenartige poly­ kristalline Siliziumstruktur (17, 18) auf die Halbleiter­ scheibe bzw. das Halbleitersubstrat aufgebracht wird, so daß nach einem Dünnschleifen der Halbleiterscheibe bzw. des Halbleitersubstrates freigelegte Spitzen der pyrami­ denartigen Struktur als Justiermarkierungen verwertbar sind.
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