JP4774586B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能な、高耐圧化と大電流容量化を両立させるための縦型半導体素子の構造、およびその構造を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に半導体素子は、片面に電極部をもつ横型素子と、両面に電極部をもつ縦型素子とに大別できる。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層の延びる方向とが同じである。例えば、図５１は、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの部分断面図である。
【０００３】
この縦型ＭＯＳＦＥＴは、ドレイン電極５８が導電接触した低抵抗のｎ+ドレイン層５１の上に形成された高抵抗のｎ- ドリフト層５２と、ｎ- ドリフト層５２の表面層に選択的に形成されたｐベース領域５３と、そのｐベース領域５３内に選択的に形成された高不純物濃度のｎ+ ソース領域５４と、ｎ+ ソース領域５４とｎ-ドリフト層５２とに挟まれたｐベース領域５３の表面上にゲート絶縁膜５５を介して設けられたゲート電極層５６と、ｎ+ ソース領域５４とｐベース領域５３との表面に共通に接触して設けられたソース電極５７とによって構成されている。
【０００４】
このような縦型素子において、高抵抗のｎ- ドリフト層５２の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときは、空乏化して耐圧を高める作用をする。この高抵抗のｎ- ドリフト層５２の電流経路を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗（ドレインＤ−ソースＳ間の抵抗）を下げる効果に繋がるものの、一方では、ｐベース領域５３とｎ- ドリフト層５２との間のｐｎ接合から進行するドレインＤ−ベースＢ間の空乏層が広がる幅が狭くなって、シリコンの最大（臨界）電界強度に速く達するため、耐圧（ドレインＤ−ソースＳ間の電圧）が低下してしまう。
【０００５】
また、逆に、耐圧の高い半導体装置では、ｎ- ドリフト層５２が厚くなるため、必然的にオン抵抗が大きくなり、損失が増大することになる。すなわち、オン抵抗（電流容量）と耐圧との間には、一方を改善すれば他方に悪影響を及ぼすトレードオフの関係がある。このトレードオフの関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向とが異なる横型半導体素子についても共通である。
【０００６】
このような問題に対する解決法として、ｎ-ドリフト層５２を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置が、例えば、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および本発明の発明者らによる特開平９−２６６３１１号公報などに開示されている。
【０００７】
図５２は、ＵＳＰ５２１６２７５に開示された半導体装置の一実施例である縦型ＭＯＳＦＥＴの部分断面図である。図５１との違いは、ドリフト層６２が単一層でなく、ｎドリフト領域６２ａとｐドリフト領域６２ｂとからなる並列ｐｎ層とされている点である。６３はｐベース領域、６４はｎ+ ソース領域、６５はゲート絶縁膜、６６はゲート電極層、６７はソース電極、６８はドレイン電極である。このドリフト層６２は、ｎ+ ドレイン層６１をサブストレートとしてエピタキシャル法により、高抵抗のｎ型層を成長させ、選択的にｎ+ ドレイン層６１に達するトレンチをエッチングしてｎドリフト領域６２ａとした後、更にトレンチ内にエピタキシャル法によりｐ型層を成長してｐドリフト領域６２ｂが形成される。
【０００８】
すなわち、相互に対向する二つの主面に設けられた電極間に電流が流れる積層構造の縦型半導体素子は、電極が設けられる第一、第二の主面間に、低抵抗層を介してオン状態では電流を流し、オフ状態では空乏化する第一導電型ドリフト領域及び第二導電型仕切領域を交互に配置した並列ｐｎ層を備えて構成されている。そこで、本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を以下、超接合半導体素子と称することとする。
【０００９】
【発明が解決しようとする課題】
超接合半導体素子におけるオン抵抗(Ron・A)と耐圧(Vb)とのトレードオフ関係は、原理的には次の▲１▼式で表される。
【数１】
但し、μ：電子の移動度 ε0 ：真空の誘電率 εs ：Siの比誘電率
d：ｎ型ドリフト領域幅 Ec：臨界電界
【００１０】
すなわち、▲１▼式からもわかるように、オン抵抗は耐圧に比例するに過ぎず、耐圧が高くなってもオン抵抗がそれほど増大しない。また、同じ耐圧でも、ｎ型ドリフト領域幅を小さくすることで、オン抵抗を更に低減することができる。
このような超接合半導体素子を量産性よく製造する方法として、第一導電型ドリフト領域と第二導電型仕切領域のうち、少なくとも一方を一回以上のエピタキシャル成長とイオン注入による不純物導入と熱処理により形成する製造方法が、本発明者らの先に出願した特開２０００−４０８２２号公報に報告されている。
【００１１】
しかし、上述の公報に示される製造方法では、並列ｐｎ層をエピタキシャル成長とイオン注入および熱処理の繰り返しにより形成し、しかる後に第一の主面側および第二の主面側にＭＯＳＦＥＴなどの電極部を構成するようにしている。このような製造方法では、並列ｐｎ層の形成と、主面側のデバイス形成をそれぞれ別個に行うことができず、工程数が多くなり、また工程が複雑となって製造コストが高くなると共に、並列ｐｎ層が形成された後に第一主面側の素子部などの形成における熱処理が必須となり、このため並列ｐｎ層が受ける熱処理回数が多くなって、その理想的な特性を有する並列ｐｎ層が得られない等の問題がある。
さらに、高耐圧化の為に並列ｐｎ層の厚さを厚くすれば、その分熱処理回数が増え、上記問題が顕著となる為、上記製造方法での高耐圧化には限界がある。
【００１２】
本発明は、このような事情に鑑みてなされたものであり、その目的は、並列ｐｎ層が受ける熱処理回数を削減することができて、その特性劣化を防止できると共に、安価に且つ量産性良く製造できる超接合半導体素子（半導体素子）を提供することにある。
【００２１】
【課題を解決するための手段】
上述した課題を解決するため、本発明は、次のように構成されてなる。
（１）先ず、本発明は、第一の主面と第二の主面間に第一導電型第一領域と第二導電型第二領域とを交互に形成してなる並列ｐｎ層と、ＭＩＳ構造又はｐｎ接合又はショットキー接合のいずれかのデバイス構造を備える半導体素子の製造方法において、ＭＩＳ構造又はｐｎ接合又はショットキー接合のいずれかのデバイス構造が形成された半導体部分と前記並列ｐｎ層が形成された半導体部分とを貼り合わせる工程を含み、前記二つの半導体部分が貼り合わせられることで前記デバイス構造側に前記第一の主面が形成され、前記並列ｐｎ層側に前記第二の主面が形成され、前記第一の主面に形成した第一電極と前記第二の主面に形成した第二電極を備えた縦型の半導体素子とすることを特徴とするものである。
このような構成によれば、第一の主面を含む半導体部分と前記並列ｐｎ層の少なくとも一部を含む半導体部分とを別個独立に形成することができ、並列ｐｎ層が不必要な熱処理を受ける回数を削減することができ、理想的な並列ｐｎ層を得ることができる。
【００２２】
（２）また、本発明は、前記並列ｐｎ層が形成された半導体部分が少なくとも一回以上の貼り合せにより形成されていることを特徴とするものである。
（３）ここで、前記貼り合わせに際しては、貼り合わせ部を研磨した後、貼り合わせ部の自然酸化膜除去を行い、所定の温度で熱処理を行うようにしている。以上のような貼り合わせを用いて半導体素子を製造するようにすれば、並列ｐｎ層を任意の厚さに容易に制御することができるので、所望の高耐圧化が容易にできる。
【００２３】
（４）さらに、本発明は、これらの場合において、前記並列ｐｎ層の第一導電型第一領域と前記第二導電型第二領域のうち、少なくとも一方の領域が、前記第二の主面の反対側から選択的なエッチングにより形成された溝に、エピタキシャル成長による埋め込みを行なって形成されていることが望ましく、（５）このエピタキシャル成長については、選択エピタキシャル成長、または液相エピタキシャル成長であること、（６）また、前記選択的なエッチングが異方性エッチングであることが望ましい。（８）さらに、本発明において前記並列ｐｎ層の第一導電型第一領域と前記第二導電型第二領域のうち、少なくとも一方の領域の一部は、一回以上の前記第二の主面の反対側から選択的なイオン注入による不純物導入と熱処理により形成されることが望ましい。
【００２４】
（７）さらにまた、本発明において、選択的なエッチングにより形成された溝をエピタキシャル法により埋め込む際、前記溝の底面の面方位を（１１０）または（１００）とし、前記溝の側面の面方位を（１１１）とすることが望ましい。このような構成によれば、溝の底面の成長速度を側面の成長速度に比べて大きくすることができ、溝のアスペクト比が大きな場合にも、溝のボイドレスな埋め込みが可能になる。
【００２９】
【発明の実施の形態】
以下、図面を参照して、本発明における超接合半導体素子の実施の形態の幾つかを詳細に説明する。尚，以下の説明では、ｎまたはｐを付した層や領域は、それぞれ、電子または正孔を多数キャリアとする層や領域を意味している。また、上付きサフィックスの＋は比較的高不純物濃度の領域を意味し、−は比較的低不純物濃度の領域を意味している。また、以下の実施の形態では、第一および第二の主面に取り付けられる電極、及びこれらの電極に取り付けられる低抵抗層であるアノード層及びカソード層のいずれか一方はその図示を省略して説明する場合がある。さらに、各図面において同一である部分、または実質的に同一と見なす部分の符号は同一符号を付すことにする。
【００３０】
先ず、本発明の実施の形態に係る縦型超接合ＭＯＳＦＥＴの構造について説明する。図１は、本発明の実施の形態に係る縦型超接合ＭＯＳＦＥＴの部分断面を示す斜視図である。図１において、１３は低抵抗のｎ+ ドレイン層であり、さらに、１２はｎ型ドリフト領域、１１はｐ型仕切領域であり、この両者で半導体基体領域４２を構成している。
【００３１】
また、表面層には、ｎ型ドリフト領域１２に接続してｎチャネル層４０が形成され、ｐ型仕切領域１１に接続してｐベース領域２が形成されている。ｐベース領域２の内部にｎ+ ソース領域４と高濃度のｐ+ コンタクト領域３とが形成されている。ｎ+ ソース領域４とｎチャネル層４０とに挟まれたｐベース領域２の表面上には、ゲート絶縁膜４１を介してゲート電極層５が設けられ、また、ｎ+ ソース領域４と高濃度のｐ+ コンタクト領域３の表面に共通に接触してソース電極１５が設けられている。さらに、ｎ+ ドレイン層１３の裏面にはドレイン電極１４が設けられている。ソース電極１５は、図に示すように層間絶縁膜６を介してゲート電極層５の上に延長されることが多い。ｐ型仕切領域１１とｎ型ドリフト領域１２からなる半導体基体領域４２のうち、ドリフト電流が流れるのはｎ型ドリフト領域１２であるが、以下の説明では、ｐ型仕切領域１１を含めた半導体基体領域４２をドリフト層と呼ぶことにする。
【００３２】
次に、図１に示す縦型超接合ＭＯＳＦＥＴの動作について説明する。ゲート電極層５に所定の正の電圧が印加されると、ゲート電極層５直下のｐベース領域２の表面層に反転層が誘起され、ｎ+ ソース領域４から反転層を通じてｎチャネル層４０の領域に注入された電子が、ｎ型ドリフト領域１２を通じてｎ+ ドレイン層１３に達し、ドレイン電極１４とソース電極１５との間が導通する。
【００３３】
そして、ゲート電極層５への正の電圧が取り去られると、ｐベース領域２の表面層に誘起された反転層が消滅し、ドレインＤ−ソースＳ間が遮断される。更に、逆バイアス電圧を大きくすると、各ｐ型仕切領域１１はｐベース領域２を介してソース電極１５で連結されているので、ｐベース領域２とｎチャネル層４０との間のｐｎ接合、及びｐ型仕切領域１１とｎ型ドリフト領域１２とのｐｎ接合から、それぞれ空乏層がｎ型ドリフト領域１２及びｐ型仕切領域１１内に広がり、これらが空乏化される。
【００３４】
ｐ型仕切領域１１とｎ型ドリフト領域１２とのｐｎ接合からの空乏端は、ｎ型ドリフト領域１２の幅方向に広がり、しかも、両側のｐ型仕切領域１１から空乏層が広がるので、空乏化は非常に早まる。従って、ｎ型ドリフト領域１２の不純物濃度を高めることができる。また、ｐ型仕切領域１１も同時に空乏化される。ｐ型仕切領域１１も両側面から空乏端が広がるので空乏化が非常に早まる。また、ｐ型仕切領域１１とｎ型ドリフト領域１２とを交互に形成することにより、隣接するｎ型ドリフト領域１２の双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ型仕切領域１１の総占有幅を半減することができ、その分、ｎ型ドリフト領域１２の断面積の拡大を図ることができる。
【００３５】
例えば、３００ＶクラスのＭＯＳＦＥＴとして、各部の寸法および不純物濃度等は次のような値をとる。ｎ+ ドレイン層１３の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ｐ型仕切領域１１とｎ型ドリフト領域１２からなる半導体基体領域４２（すなわち、ドリフト層）の厚さ２５μｍ、ｎ型ドリフト領域１２およびｐ型仕切領域１１の幅５μｍ（すなわち、同じ型の埋め込み領域の中心間間隔１０μｍ）、平均不純物濃度７×１０15ｃｍ-3、ｐベース領域２の拡散深さ３μｍ、表面不純物濃度３×１０17ｃｍ-3、ｎ+ ソース領域４の拡散深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3である。
【００３６】
図５１のような従来の単層の高抵抗ドリフト層を持つ縦型ＭＯＳＦＥＴでは、３００Ｖクラスの耐圧とするためには、ｎ-ドリフト層５２の不純物濃度としては２×１０14ｃｍ-3、厚さ４０μｍ程度が必要であった。しかし、本実施の形態の超接合ＭＯＳＦＥＴでは、ｎ型ドリフト領域１２の不純物濃度を高くしたことと、そのことにより、ドリフト層である半導体基体領域４２（すなわち、ｐ型仕切領域１１とｎ型ドリフト領域１２）の厚さを薄くすることができたため、オン抵抗としては、従来に比べて約５分の１に低減できた。
【００３７】
更に、ｎ型ドリフト領域１２の幅を狭くし、不純物濃度を高くすれば、より一層のオン抵抗の低減化、及びオン抵抗と耐圧とのトレードオフ関係の改善を図ることが可能である。本実施の形態の超接合ＭＯＳＦＥＴと、例えば図５２に示した従来の超接合ＭＯＳＦＥＴとの違いは、特に、ドリフト層である半導体基体領域４２（すなわち、ｐ型仕切領域１１とｎ型ドリフト領域１２）の形成方法、及び、その結果としてのドリフト層の構造にある。すなわち、ドリフト層であるｎ型ドリフト領域１２とｐ型仕切領域１１とが不純物の拡散により形成されているため、このドリフト層内に拡散にともなう不純物濃度分布を有する点である。
【００３８】
以下、本発明における超接合ＭＯＳＦＥＴの製造方法、並びに超接合ＭＯＳＦＥＴの構造における具体的な実施の形態について説明する。
［第１の実施の形態］
先ず、本発明における超接合ＭＯＳＦＥＴの第１の実施の形態の製造方法について説明する。図２〜図７は、本発明の第１の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であり、図番の順に工程の流れを示している。
【００３９】
先ず、図２の工程において、通常の２重拡散ＭＯＳＦＥＴの製造工程に従い、ｎ型半導体基体１の表面層に選択的なｐベース領域２と、そのｐベース領域２内に選択的な高不純物濃度のｐ+コンタクト領域３と選択的なｎ+ソース領域４と、ｐベース領域２のうちｎ+ソース領域４とｎ型半導体基体１とに挟まれた表面上にゲート酸化膜を介しポリシリコン（Poly-Si）等のゲート電極層５とを形成し、その表面に層間絶縁膜６を堆積させる。これに続き、裏面から機械的な研磨により所定の厚さに仕上げる。
【００４０】
次に、図３の工程において、裏面にＣＶＤで酸化膜７を堆積し、その表面にｐ型仕切り領域となる領域をフォトリソグラフィーによりレジストマスク８で形成し、酸化膜７をエッチングイオン９によってエッチングする。
そして、図４の工程において、レジストマスク８を除去後、酸化膜７をマスクにして表面のｐベース領域２までＲＩＥ(反応性イオンエッチング)に代表されるSiの異方性エッチングで溝を形成する。
【００４１】
次に、図５の工程において、酸化膜７上にはSi単結晶が成長しない特性を利用した選択エピタキシャル成長(低温、減圧、ＨＣｌ原料ガス（ｐ型の場合はジボラン、ｎ型の場合はホスフィンとの混合ガス）)、あるいは液相エピタキシャル成長(Sn融液（シリコンに触媒としてのSnとｐ型不純物としてのボロンを加えたもの）)による溝へのｐ型不純物の埋め込みを行ない、ｐ型エピタキシャル層１０を形成する。その後、酸化膜７を除去する。
さらに、図６の工程において、裏面の凹凸をなくすために、機械的あるいは化学的研磨を行なって裏面を平坦化した後、図７の工程において、裏面全域にｎ型不純物を導入し、熱処理で活性化させｎ+ドレイン層１３を形成する。以後、通常のＭＯＳＦＥＴの製造に戻り、コンタクトホールの形成、ソース電極１５の形成、パシベーション膜の堆積、ドレイン電極１４の蒸着を行なう。
【００４２】
ここで、ｎ型半導体基体１はｎ型ドリフト領域１２となるため、ｎ型ドリフト領域１２の幅及びｐ型仕切り領域１１の幅で凡そ決まる不純物濃度にしておくことが望ましい。例えば、ｎ型ドリフト領域１２の幅及びｐ型仕切り領域１１の幅が８μm である場合、その不純物濃度は２×1015ｃｍ-3程度となる。また、耐圧は並列ｐｎ層の厚さに比例するため、耐圧クラスによって厚さを決めなければならない。例えば、600Ｖクラスなら50μm 程度あればよい。
【００４３】
尚、前述における溝の液相エピタキシャル法による埋め込みの工程では、Ｓｉに対するＳｎ融液のように、濡れ性が良く、且つ表面張力から見ても毛細管現象が生じやすい融液を使用することで、容易に溝を埋め込むことが可能になる。更に、溝の底面の成長速度が、側面の成長速度に比べ大きくなるように、溝の底面の面方位を（１１０）または（１００）、溝の側面の面方位を（１１１）にすることで、溝のアスペクト比が大きな場合でも、溝のボイドレスな埋め込みが可能になる。尚、以下に述べる各実施の形態における溝も埋め込み工程においても同様である。
【００４４】
図８は、図７における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。すなわち、図８は、横軸に各断面部分の距離をとり、縦軸に不純物濃度（ｃｍ-3）をとっている。
【００４５】
また、表面のＭＯＳＦＥＴ形成時に加わる熱履歴が無く、裏面から並列ｐｎ層を低温でエピタキシャル成長で形成するため、図８（ｂ）に示すようなｎ型ドリフト領域１２の不純物濃度特性や、図８（ｃ）に示すようなｐ型仕切領域１１の不純物濃度特性は、深さ方向において均一の状態となり、ｐｎ接合面は図８（ａ）に示すような理想的な接合となっている。さらに、補償効果による不純物濃度のばらつきがほとんど無く、各領域の不純物濃度の制御が容易であるため微細加工に適している。尚、第１の実施の形態ではｐ型仕切領域１１を埋め込みで形成しているが、ｎ型ドリフト領域１２を埋め込みで形成してもよい。
【００４６】
［第２の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第２の実施の形態の製造方法について説明する。図９〜図１３は、本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。すなわち、図９〜図１３に示す第２の実施の形態は、ボロンの高エネルギーイオン注入と熱処理によってｐ型仕切領域１１を形成している点で、図２〜図７に示した第１の実施の形態の製造方法と異なっている。したがって、図１０，図１１に示す工程が実施の形態１の工程と異なり、他は実施の形態１と全く同じであるので、ここでは異なる工程のみを説明し、実施の形態１と同じ工程については説明を省略する。
【００４７】
すなわち、第１の実施の形態の製造工程における、図３、図４の裏面からの溝形成の工程及び図５のｐ型不純物の埋め込み工程の代わりに、第２の実施の形態では、図１０の工程において高エネルギーのボロンイオン１６を注入し、図１１の工程において熱処理によってｐ型エピタキシャル層１０を形成している。このため、第１の実施の形態に比べて、製造工数を大幅に低減することができる。また、熱処理はボロンイオン１６を活性化させるのに必要な1000℃程度の温度で行えばよく、熱拡散による補償量は小さく抑えられる。
【００４８】
図１４は、図１３における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。すなわち、図１４（ｂ）に示すように、ｎ型ドリフト領域１２はｎ型半導体基体１であるため、深さ方向に均一の不純物濃度プロファイルを示している。しかし、ｐ型仕切り領域１１の不純物濃度プロファイルは、ボロンイオン１６の注入と熱処理によって形成されるため、図１４（ｃ）に示すようにプロファイルは波形となっている。但し、複数領域に亘って所定位置へボロンイオン１６を注入した後、熱処理を行っているため、深さ方向での不純物濃度の偏りは生じていない。
【００４９】
さらに、ボロンイオン１６を注入するときの加速電圧(エネルギー)を連続的に変化させれば、凡そ均一な不純物濃度プロファイルが得られる。尚、前記熱処理は、イオン注入されたイオンを活性化させるだけの熱処理で充分である。このため、ｎ側へのボロンの熱拡散は小さく抑えることができ、ｐｎ接合面は熱拡散が小さいことから、この実施の形態の場合でも理想的な接合面に近い状態を得ることができる。また、ｐ型仕切領域１１の不純物濃度の制御はボロンイオン１６の注入で制御を行っているため制御性に優れており、微細化する場合にも、ボロンイオン１６の注入される領域の窓（マスク窓）を変えるだけでよい。尚、第２の実施の形態では、ｐ型仕切り領域１１をボロンイオン注入で形成しているが、ｎ型ドリフト領域１２をリンイオンあるいは砒素イオン注入で形成しても構わない。
【００５０】
［第３の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第３の実施の形態の製造方法について説明する。図１５〜図２０は、本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。すなわち、第３の実施の形態は、ｎ型の高比抵抗基体の表面層にＭＯＳＦＥＴを形成した後、裏面からボロンとリンの高エネルギーイオンを注入して熱処理を行い、ｐ型仕切領域１１及びｎ型ドリフト領域１２を形成している点が、第２の実施の形態の製造方法と異なっている。したがって、第３の実施の形態は、第２の実施の形態において、図１７のリンイオン１７の注入工程が追加されたものである。
【００５１】
図１５に示す工程においては、図９に示すようなｎ型半導体基体１ではなく、ｎ-半導体基体２１の表面層にＭＯＳＦＥＴを形成する。そして、裏面より、図１６に示す工程においてレジストマスク８をマスクとして高エネルギーのボロンイオン１６を注入し、さらに、図１７に示す工程において図１６のレジストマスク８の除去後、再度レジストマスク８を形成して高エネルギーのリンイオン１７を注入し、図１８の工程において熱処理によってｐ型エピタキシャル層１０を形成している。このようにして、図２０に示すように、ｐ型仕切領域１１及びｎ型ドリフト領域１２を、ボロンとリンの高エネルギーイオン注入と活性化に必要な1000℃程度の熱処理によって形成しているため、不純物濃度の制御を容易に行うことができる。
【００５２】
図２１は、図２０における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。すなわち、図２１（ｂ）のｎ型ドリフト領域１２の不純物濃度プロファイル及び図２１（ｃ）のｐ型仕切り領域１１の不純物濃度プロファイルは、ボロンイオン及びリンイオン注入と熱処理によって形成されるために波形となるが、何れの場合も、深さ方向での不純物濃度の偏りは生じていない。尚、ｐｎ接合面は熱拡散が小さいことから、この実施の形態の場合でも理想的な接合面に近い。
【００５３】
図２２、図２３は、第１〜第３の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、図２２は並列ｐｎ層が平行構造、図２３は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す。すなわち、前述の第１の実施の形態〜第３の実施の形態によって製造された縦型超接合ＭＯＳＦＥＴは、表面に形成されたＭＯＳＦＥＴと、ｐ型仕切り領域１１及びｎ型ドリフト領域１２からなる並列ｐｎ層との平面的な位置関係は、図２２に示すように平行構造に形成することもできるし、図２３のように直角構造に形成することもできる。図２３のように、表面ＭＯＳＦＥＴに対して並列ｐｎ層を直角構造に形成することにより、表面ＭＯＳＦＥＴとの位置合わせの必要がなくなり、並列ｐｎ層の微細化が一層容易となる。尚、これらの図の縦型超接合ＭＯＳＦＥＴの詳細な構造については図１で説明済みである。
【００５４】
［第４の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第４の実施の形態の製造方法について説明する。図２４〜図２６は、縦型超接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を示す工程図である。また、図２７〜図３２は、図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する製造方法を示す工程図である。したがって、第４の実施の形態は、図２４〜図２６の工程で形成された表面ＭＯＳＦＥＴ部と、図２７〜図３２の工程で形成された並列ｐｎ層部とを個別に製造し、貼り合せ法によって超接合ＭＯＳＦＥＴを製造する方法である。
【００５５】
すなわち、図２４〜図２６は、通常の２重拡散によるＭＯＳＦＥＴの製造工程を示している。先ず、前述の図２に示した第１の実施の形態の場合と同様に、図２４の工程においてｎ型半導体基体１を用意してコンタクトホール形成し、図２５の工程において表面ＭＯＳＦＥＴを形成した後にソース電極１５を形成する。その後は、第１の実施の形態の工程とは異なり、図２６の工程において、裏面から機械的研磨を行い、所定の厚さの表面ＭＯＳＦＥＴ部を形成する。尚、研磨されて残されるｎ型半導体基体１（すなわち、Si部）の厚さは、ｐベース領域２の接合深さ（xj）以下が望ましい。
【００５６】
次に、図２７の工程において、ｎ+低抵抗半導体基体３１上にｎエピタキシャル成長層３２が形成された半導体基体を用意し、図２８の工程において、ｎ+低抵抗半導体基体３１上のｎ型半導体（ｎエピタキシャル成長層３２）の表面からＣＶＤで酸化膜７を堆積し、その表面にｐ型仕切り領域となる領域をフォトリソグラフィーによりレジストマスク８で形成し、酸化膜７をエッチングイオン９によってエッチングする。そして、図２９の工程において、レジストマスク８を除去した後、酸化膜７をマスクにして異方性エッチングで溝を形成する。さらに、図３０の工程において、酸化膜７上にはSi単結晶が成長しない特性を利用した選択エピタキシャル成長によってｐ型不純物の埋め込みを行ない、ｐ型エピタキシャル層１０を成長させてｐ型仕切領域を形成し、酸化膜７を除去した後、表面を機械的に研磨して並列ｐｎ層を所定の厚さに形成する。
【００５７】
次に、図３１の工程において、図２４〜図２６の工程で形成された表面ＭＯＳＦＥＴと図２７〜図３０の工程で形成された並列ｐｎ層とを、所定の貼り合せ面１８によって貼り合せてから熱処理を行ない、図３２に示すような超接合ＭＯＳＦＥＴを形成する。また、前述の工程において、貼り合せを行なう前に、貼り合せ面の自然酸化膜をＨＦ水溶液で除去しておく。さらに、貼り合せ時の熱処理温度は、ソース電極１５であるＡｌ−Ｓｉの共融温度以下の400℃程度であり、且つ加圧下のもとで熱処理を行なう。尚、溝の形成及び選択エピタキシャルの方法、並びに図３２の超接合ＭＯＳＦＥＴの構造に関しては、前述の第１の実施の形態と同じであるので、詳細な説明は省略する。
【００５８】
図３３は、図３２における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。第４の実施の形態では、表面のＭＯＳＦＥＴ部と並列ｐｎ層部とを個別に形成しているので、図３３（ｂ）に示すように、ｎ型ドリフト領域１２の不純物濃度が深さ方向に均一となっており、また、図３３（ｃ）に示すように、ｐ型仕切領域１１の不純物濃度も深さ方向に均一となっており、ｐｎ接合面は理想的な接合である。さらに、補償効果による不純物濃度のばらつきが殆ど無く、各領域における不純物濃度の制御は容易である。また、ＭＯＳＦＥＴ部と並列ｐｎ層部が貼り合せで形成されているので、貼り合せ部での不純物濃度プロファイルは急峻である。
【００５９】
［第５の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第５の実施の形態の製造方法について説明する。図３４〜３８は、本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。第５の実施の形態が、第４の実施の形態の工程と異なるところは、並列ｐｎ層部形成におけるｐ型仕切り領域１１をボロンの高エネルギーイオン注入と熱処理で形成している点であり、その他は第４の実施の形態と全く同じである。すなわち、図３５の工程において、ボロンイオン１６を注入して並列ｐｎ層を形成しているところのみが第４の実施の形態と異なっている。また、貼り合せされる表面ＭＯＳＦＥＴを形成する工程は前述の図２４〜図２６の工程と同じである。したがって、図３８に示すように形成された超接合ＭＯＳＦＥＴは、図３２の超接合ＭＯＳＦＥＴの構成と全く同じである。
【００６０】
また、図３９は、図３８における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。この実施の形態の場合は、ボロンイオン１６の注入と熱処理によってｐｎ層が形成されるため、図３９（ｃ）に示すように、ｐ型仕切り領域１１の不純物濃度プロファイルは波形となっている。但し、複数領域に亘って所定位置へボロンイオン１６を注入した後、熱処理を行っているため、深さ方向での不純物濃度の偏りは生じていない。
【００６１】
［第６の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第６の実施の形態の製造方法について説明する。図４０〜図４５は、本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。第６の実施の形態が、第５の実施の形態と異なるところは、並列ｐｎ層部の形成におけるｐ型仕切領域１１及びｎ型ドリフト領域１２を、ボロンとリンの高エネルギーイオン注入と熱処理で形成している点である。したがって、第６の実施の形態では、図４１の工程においてボロンイオン１６を注入した後に、図４２の工程においてリンイオン１７を注入しており、その他の工程は第５の実施の形態に示した製造方法と同じである。
【００６２】
また、図４６は、図４５における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。すなわち、この実施の形態の場合は、図２１で説明したように、図４６（ｂ）のｎ型ドリフト領域１２の不純物濃度プロファイル及び図４６（ｃ）のｐ型仕切領域１１の不純物濃度プロファイルは、ボロンイオン及びリンイオン注入と熱処理によって形成されるため波形となっているが、何れの場合も、深さ方向での不純物濃度の偏りは生じていない。尚、ｐｎ接合面は熱拡散が小さいことから、この実施の形態の場合でも理想的な接合面に近い。
【００６３】
図４７、図４８は、第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、図４７は並列ｐｎ層が平行構造、図４８は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す。すなわち、前述の第４の実施の形態〜第６の実施の形態によって製造された縦型超接合ＭＯＳＦＥＴは、表面に形成されたＭＯＳＦＥＴと、ｐ型仕切領域１１及びｎ型ドリフト領域１２からなる並列ｐｎ層との平面的な位置関係は、図４７に示すように平行構造に形成することもできるし、図４８に示すように直角構造に形成することもできる。図４８に示すように、表面ＭＯＳＦＥＴに対して並列ｐｎ層を直角構造に形成することにより、表面ＭＯＳＦＥＴとの合わせの必要がなくなり、並列ｐｎ層の微細化が一層容易となる。
【００６４】
図４９、図５０は、第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２面とした場合の断面斜視図であり、図４９は並列ｐｎ層が平行構造、図５０は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す。すなわち、図４７、図４８に示したＭＯＳＦＥＴでは、縦型超接合ＭＯＳＦＥＴの表面ＭＯＳＦＥＴと並列ｐｎ層の貼り合せ面１８は１面だけであるが、図４９、図５０のように、貼り合せ面１８ａ、１８ｂを２面設けてもよく、且つそれぞれの面で平面的に直交していても構わない。素子の高耐圧化を図る場合には、並列ｐｎ層の厚さを厚くしなければならないが、このような貼り合せ法を用いれば、容易に任意の厚さにすることが可能となる。
【００６５】
以上述べた実施の形態は本発明を説明するための一例であり、本発明は、上記の実施の形態に限定されるものではなく、発明の要旨の範囲で種々の変形が可能である。例えば、前述の各実施の形態はＭＯＳＦＥＴの製造方法を例に挙げて述べたが、これに限ることはなく、ショットキーバリアダイオードやＦＷＤやＩＧＢＴやバイポーラトランジスタなどの製造方法においても本発明が適用できることは勿論である。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、並列ｐｎ層が受ける熱処理回数を削減することができて、その特性劣化を防止できると共に、製造工程が簡単となって、安価に且つ量産性良く製造できる半導体素子を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る縦型超接合ＭＯＳＦＥＴの部分断面を示す斜視図である。
【図２】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図３】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図４】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図５】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図６】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図７】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図８】図７における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図９】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１０】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１１】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１２】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１３】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１４】図１３における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図１５】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１６】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１７】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１８】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１９】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図２０】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図２１】図２０における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図２２】第１〜第３の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、並列ｐｎ層が平行構造のものを示す図である。
【図２３】第１〜第３の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す図である。
【図２４】本発明の第４の実施の形態において、縦型超接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を示す工程図である。
【図２５】本発明の第４の実施の形態において、縦型超接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を示す工程図である。
【図２６】本発明の第４の実施の形態において、縦型超接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を示す工程図である。
【図２７】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図２８】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図２９】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図３０】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図３１】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図３２】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図３３】図３２における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図３４】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３５】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３６】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３７】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３８】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３９】図３８における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図４０】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４１】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４２】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４３】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４４】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４５】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４６】図４５における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図４７】第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、並列ｐｎ層が平行構造である場合を示す図である。
【図４８】第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、並列ｐｎ層が直角構造である場合を示す図である。
【図４９】第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２面とした場合の断面斜視図であり、並列ｐｎ層が平行構造である場合を示す図である。
【図５０】第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２面とした場合の断面斜視図であり、並列ｐｎ層が直角構造である場合を示す図である。
【図５１】従来の縦型ＭＯＳＦＥＴの部分断面図である。
【図５２】従来の別な縦型ＭＯＳＦＥＴの部分断面図である。
【符号の説明】
１ ｎ型半導体基体、２、５３、６３ ｐベース領域、３ ｐ+ コンタクト領域、４、５４、６４ ｎ+ ソース領域、５、５６、６６ ゲート電極層、６ 層間絶縁膜、７ 酸化膜、８ レジストマスク、９ エッチングイオン、１０ p型エピタキシャル層、１１ ｐ型仕切領域、１２ ｎ型ドリフト領域、１３、５１，６１ ｎ+ ドレイン層、１４、５８、６８ ドレイン電極、１５、５７、６７ ソース電極、１６ ボロンイオン、１７ リンイオン、１８ 貼り合せ面、２１ ｎ-半導体基体、３１ ｎ+低抵抗半導体基体、３２ ｎエピタキシャル成長層、３３ ｎ-エピタキシャル層、４０ ｎチャネル層、４１、５５、６５ ゲート絶縁膜、４２ 半導体基体領域、５２、６２ ドリフト層、６２ａ ｎドリフト領域、６２ｂ ｐドリフト領域。
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能な、高耐圧化と大電流容量化を両立させるための縦型半導体素子の構造、およびその構造を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に半導体素子は、片面に電極部をもつ横型素子と、両面に電極部をもつ縦型素子とに大別できる。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層の延びる方向とが同じである。例えば、図５１は、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの部分断面図である。
【０００３】
この縦型ＭＯＳＦＥＴは、ドレイン電極５８が導電接触した低抵抗のｎ+ドレイン層５１の上に形成された高抵抗のｎ- ドリフト層５２と、ｎ- ドリフト層５２の表面層に選択的に形成されたｐベース領域５３と、そのｐベース領域５３内に選択的に形成された高不純物濃度のｎ+ ソース領域５４と、ｎ+ ソース領域５４とｎ-ドリフト層５２とに挟まれたｐベース領域５３の表面上にゲート絶縁膜５５を介して設けられたゲート電極層５６と、ｎ+ ソース領域５４とｐベース領域５３との表面に共通に接触して設けられたソース電極５７とによって構成されている。
【０００４】
このような縦型素子において、高抵抗のｎ- ドリフト層５２の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときは、空乏化して耐圧を高める作用をする。この高抵抗のｎ- ドリフト層５２の電流経路を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗（ドレインＤ−ソースＳ間の抵抗）を下げる効果に繋がるものの、一方では、ｐベース領域５３とｎ- ドリフト層５２との間のｐｎ接合から進行するドレインＤ−ベースＢ間の空乏層が広がる幅が狭くなって、シリコンの最大（臨界）電界強度に速く達するため、耐圧（ドレインＤ−ソースＳ間の電圧）が低下してしまう。
【０００５】
また、逆に、耐圧の高い半導体装置では、ｎ- ドリフト層５２が厚くなるため、必然的にオン抵抗が大きくなり、損失が増大することになる。すなわち、オン抵抗（電流容量）と耐圧との間には、一方を改善すれば他方に悪影響を及ぼすトレードオフの関係がある。このトレードオフの関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向とが異なる横型半導体素子についても共通である。
【０００６】
このような問題に対する解決法として、ｎ-ドリフト層５２を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置が、例えば、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および本発明の発明者らによる特開平９−２６６３１１号公報などに開示されている。
【０００７】
図５２は、ＵＳＰ５２１６２７５に開示された半導体装置の一実施例である縦型ＭＯＳＦＥＴの部分断面図である。図５１との違いは、ドリフト層６２が単一層でなく、ｎドリフト領域６２ａとｐドリフト領域６２ｂとからなる並列ｐｎ層とされている点である。６３はｐベース領域、６４はｎ+ ソース領域、６５はゲート絶縁膜、６６はゲート電極層、６７はソース電極、６８はドレイン電極である。このドリフト層６２は、ｎ+ ドレイン層６１をサブストレートとしてエピタキシャル法により、高抵抗のｎ型層を成長させ、選択的にｎ+ ドレイン層６１に達するトレンチをエッチングしてｎドリフト領域６２ａとした後、更にトレンチ内にエピタキシャル法によりｐ型層を成長してｐドリフト領域６２ｂが形成される。
【０００８】
すなわち、相互に対向する二つの主面に設けられた電極間に電流が流れる積層構造の縦型半導体素子は、電極が設けられる第一、第二の主面間に、低抵抗層を介してオン状態では電流を流し、オフ状態では空乏化する第一導電型ドリフト領域及び第二導電型仕切領域を交互に配置した並列ｐｎ層を備えて構成されている。そこで、本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を以下、超接合半導体素子と称することとする。
【０００９】
【発明が解決しようとする課題】
超接合半導体素子におけるオン抵抗(Ron・A)と耐圧(Vb)とのトレードオフ関係は、原理的には次の▲１▼式で表される。
【数１】
d：ｎ型ドリフト領域幅 Ec：臨界電界
【００１０】
すなわち、▲１▼式からもわかるように、オン抵抗は耐圧に比例するに過ぎず、耐圧が高くなってもオン抵抗がそれほど増大しない。また、同じ耐圧でも、ｎ型ドリフト領域幅を小さくすることで、オン抵抗を更に低減することができる。
このような超接合半導体素子を量産性よく製造する方法として、第一導電型ドリフト領域と第二導電型仕切領域のうち、少なくとも一方を一回以上のエピタキシャル成長とイオン注入による不純物導入と熱処理により形成する製造方法が、本発明者らの先に出願した特開２０００−４０８２２号公報に報告されている。
【００１１】
しかし、上述の公報に示される製造方法では、並列ｐｎ層をエピタキシャル成長とイオン注入および熱処理の繰り返しにより形成し、しかる後に第一の主面側および第二の主面側にＭＯＳＦＥＴなどの電極部を構成するようにしている。このような製造方法では、並列ｐｎ層の形成と、主面側のデバイス形成をそれぞれ別個に行うことができず、工程数が多くなり、また工程が複雑となって製造コストが高くなると共に、並列ｐｎ層が形成された後に第一主面側の素子部などの形成における熱処理が必須となり、このため並列ｐｎ層が受ける熱処理回数が多くなって、その理想的な特性を有する並列ｐｎ層が得られない等の問題がある。
さらに、高耐圧化の為に並列ｐｎ層の厚さを厚くすれば、その分熱処理回数が増え、上記問題が顕著となる為、上記製造方法での高耐圧化には限界がある。
【００１２】
本発明は、このような事情に鑑みてなされたものであり、その目的は、並列ｐｎ層が受ける熱処理回数を削減することができて、その特性劣化を防止できると共に、安価に且つ量産性良く製造できる超接合半導体素子（半導体素子）を提供することにある。
【００２１】
【課題を解決するための手段】
上述した課題を解決するため、本発明は、次のように構成されてなる。
（１）先ず、本発明は、第一の主面と第二の主面間に第一導電型第一領域と第二導電型第二領域とを交互に形成してなる並列ｐｎ層と、ＭＩＳ構造又はｐｎ接合又はショットキー接合のいずれかのデバイス構造を備える半導体素子の製造方法において、ＭＩＳ構造又はｐｎ接合又はショットキー接合のいずれかのデバイス構造が形成された半導体部分と前記並列ｐｎ層が形成された半導体部分とを貼り合わせる工程を含み、前記二つの半導体部分が貼り合わせられることで前記デバイス構造側に前記第一の主面が形成され、前記並列ｐｎ層側に前記第二の主面が形成され、前記第一の主面に形成した第一電極と前記第二の主面に形成した第二電極を備えた縦型の半導体素子とすることを特徴とするものである。
このような構成によれば、第一の主面を含む半導体部分と前記並列ｐｎ層の少なくとも一部を含む半導体部分とを別個独立に形成することができ、並列ｐｎ層が不必要な熱処理を受ける回数を削減することができ、理想的な並列ｐｎ層を得ることができる。
【００２２】
（２）また、本発明は、前記並列ｐｎ層が形成された半導体部分が少なくとも一回以上の貼り合せにより形成されていることを特徴とするものである。
（３）ここで、前記貼り合わせに際しては、貼り合わせ部を研磨した後、貼り合わせ部の自然酸化膜除去を行い、所定の温度で熱処理を行うようにしている。以上のような貼り合わせを用いて半導体素子を製造するようにすれば、並列ｐｎ層を任意の厚さに容易に制御することができるので、所望の高耐圧化が容易にできる。
【００２３】
（４）さらに、本発明は、これらの場合において、前記並列ｐｎ層の第一導電型第一領域と前記第二導電型第二領域のうち、少なくとも一方の領域が、前記第二の主面の反対側から選択的なエッチングにより形成された溝に、エピタキシャル成長による埋め込みを行なって形成されていることが望ましく、（５）このエピタキシャル成長については、選択エピタキシャル成長、または液相エピタキシャル成長であること、（６）また、前記選択的なエッチングが異方性エッチングであることが望ましい。（８）さらに、本発明において前記並列ｐｎ層の第一導電型第一領域と前記第二導電型第二領域のうち、少なくとも一方の領域の一部は、一回以上の前記第二の主面の反対側から選択的なイオン注入による不純物導入と熱処理により形成されることが望ましい。
【００２４】
（７）さらにまた、本発明において、選択的なエッチングにより形成された溝をエピタキシャル法により埋め込む際、前記溝の底面の面方位を（１１０）または（１００）とし、前記溝の側面の面方位を（１１１）とすることが望ましい。このような構成によれば、溝の底面の成長速度を側面の成長速度に比べて大きくすることができ、溝のアスペクト比が大きな場合にも、溝のボイドレスな埋め込みが可能になる。
【００２９】
【発明の実施の形態】
以下、図面を参照して、本発明における超接合半導体素子の実施の形態の幾つかを詳細に説明する。尚，以下の説明では、ｎまたはｐを付した層や領域は、それぞれ、電子または正孔を多数キャリアとする層や領域を意味している。また、上付きサフィックスの＋は比較的高不純物濃度の領域を意味し、−は比較的低不純物濃度の領域を意味している。また、以下の実施の形態では、第一および第二の主面に取り付けられる電極、及びこれらの電極に取り付けられる低抵抗層であるアノード層及びカソード層のいずれか一方はその図示を省略して説明する場合がある。さらに、各図面において同一である部分、または実質的に同一と見なす部分の符号は同一符号を付すことにする。
【００３０】
先ず、本発明の実施の形態に係る縦型超接合ＭＯＳＦＥＴの構造について説明する。図１は、本発明の実施の形態に係る縦型超接合ＭＯＳＦＥＴの部分断面を示す斜視図である。図１において、１３は低抵抗のｎ+ ドレイン層であり、さらに、１２はｎ型ドリフト領域、１１はｐ型仕切領域であり、この両者で半導体基体領域４２を構成している。
【００３１】
また、表面層には、ｎ型ドリフト領域１２に接続してｎチャネル層４０が形成され、ｐ型仕切領域１１に接続してｐベース領域２が形成されている。ｐベース領域２の内部にｎ+ ソース領域４と高濃度のｐ+ コンタクト領域３とが形成されている。ｎ+ ソース領域４とｎチャネル層４０とに挟まれたｐベース領域２の表面上には、ゲート絶縁膜４１を介してゲート電極層５が設けられ、また、ｎ+ ソース領域４と高濃度のｐ+ コンタクト領域３の表面に共通に接触してソース電極１５が設けられている。さらに、ｎ+ ドレイン層１３の裏面にはドレイン電極１４が設けられている。ソース電極１５は、図に示すように層間絶縁膜６を介してゲート電極層５の上に延長されることが多い。ｐ型仕切領域１１とｎ型ドリフト領域１２からなる半導体基体領域４２のうち、ドリフト電流が流れるのはｎ型ドリフト領域１２であるが、以下の説明では、ｐ型仕切領域１１を含めた半導体基体領域４２をドリフト層と呼ぶことにする。
【００３２】
次に、図１に示す縦型超接合ＭＯＳＦＥＴの動作について説明する。ゲート電極層５に所定の正の電圧が印加されると、ゲート電極層５直下のｐベース領域２の表面層に反転層が誘起され、ｎ+ ソース領域４から反転層を通じてｎチャネル層４０の領域に注入された電子が、ｎ型ドリフト領域１２を通じてｎ+ ドレイン層１３に達し、ドレイン電極１４とソース電極１５との間が導通する。
【００３３】
そして、ゲート電極層５への正の電圧が取り去られると、ｐベース領域２の表面層に誘起された反転層が消滅し、ドレインＤ−ソースＳ間が遮断される。更に、逆バイアス電圧を大きくすると、各ｐ型仕切領域１１はｐベース領域２を介してソース電極１５で連結されているので、ｐベース領域２とｎチャネル層４０との間のｐｎ接合、及びｐ型仕切領域１１とｎ型ドリフト領域１２とのｐｎ接合から、それぞれ空乏層がｎ型ドリフト領域１２及びｐ型仕切領域１１内に広がり、これらが空乏化される。
【００３４】
ｐ型仕切領域１１とｎ型ドリフト領域１２とのｐｎ接合からの空乏端は、ｎ型ドリフト領域１２の幅方向に広がり、しかも、両側のｐ型仕切領域１１から空乏層が広がるので、空乏化は非常に早まる。従って、ｎ型ドリフト領域１２の不純物濃度を高めることができる。また、ｐ型仕切領域１１も同時に空乏化される。ｐ型仕切領域１１も両側面から空乏端が広がるので空乏化が非常に早まる。また、ｐ型仕切領域１１とｎ型ドリフト領域１２とを交互に形成することにより、隣接するｎ型ドリフト領域１２の双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ型仕切領域１１の総占有幅を半減することができ、その分、ｎ型ドリフト領域１２の断面積の拡大を図ることができる。
【００３５】
例えば、３００ＶクラスのＭＯＳＦＥＴとして、各部の寸法および不純物濃度等は次のような値をとる。ｎ+ ドレイン層１３の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ｐ型仕切領域１１とｎ型ドリフト領域１２からなる半導体基体領域４２（すなわち、ドリフト層）の厚さ２５μｍ、ｎ型ドリフト領域１２およびｐ型仕切領域１１の幅５μｍ（すなわち、同じ型の埋め込み領域の中心間間隔１０μｍ）、平均不純物濃度７×１０15ｃｍ-3、ｐベース領域２の拡散深さ３μｍ、表面不純物濃度３×１０17ｃｍ-3、ｎ+ ソース領域４の拡散深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3である。
【００３６】
図５１のような従来の単層の高抵抗ドリフト層を持つ縦型ＭＯＳＦＥＴでは、３００Ｖクラスの耐圧とするためには、ｎ-ドリフト層５２の不純物濃度としては２×１０14ｃｍ-3、厚さ４０μｍ程度が必要であった。しかし、本実施の形態の超接合ＭＯＳＦＥＴでは、ｎ型ドリフト領域１２の不純物濃度を高くしたことと、そのことにより、ドリフト層である半導体基体領域４２（すなわち、ｐ型仕切領域１１とｎ型ドリフト領域１２）の厚さを薄くすることができたため、オン抵抗としては、従来に比べて約５分の１に低減できた。
【００３７】
更に、ｎ型ドリフト領域１２の幅を狭くし、不純物濃度を高くすれば、より一層のオン抵抗の低減化、及びオン抵抗と耐圧とのトレードオフ関係の改善を図ることが可能である。本実施の形態の超接合ＭＯＳＦＥＴと、例えば図５２に示した従来の超接合ＭＯＳＦＥＴとの違いは、特に、ドリフト層である半導体基体領域４２（すなわち、ｐ型仕切領域１１とｎ型ドリフト領域１２）の形成方法、及び、その結果としてのドリフト層の構造にある。すなわち、ドリフト層であるｎ型ドリフト領域１２とｐ型仕切領域１１とが不純物の拡散により形成されているため、このドリフト層内に拡散にともなう不純物濃度分布を有する点である。
【００３８】
以下、本発明における超接合ＭＯＳＦＥＴの製造方法、並びに超接合ＭＯＳＦＥＴの構造における具体的な実施の形態について説明する。
［第１の実施の形態］
先ず、本発明における超接合ＭＯＳＦＥＴの第１の実施の形態の製造方法について説明する。図２〜図７は、本発明の第１の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であり、図番の順に工程の流れを示している。
【００３９】
先ず、図２の工程において、通常の２重拡散ＭＯＳＦＥＴの製造工程に従い、ｎ型半導体基体１の表面層に選択的なｐベース領域２と、そのｐベース領域２内に選択的な高不純物濃度のｐ+コンタクト領域３と選択的なｎ+ソース領域４と、ｐベース領域２のうちｎ+ソース領域４とｎ型半導体基体１とに挟まれた表面上にゲート酸化膜を介しポリシリコン（Poly-Si）等のゲート電極層５とを形成し、その表面に層間絶縁膜６を堆積させる。これに続き、裏面から機械的な研磨により所定の厚さに仕上げる。
【００４０】
次に、図３の工程において、裏面にＣＶＤで酸化膜７を堆積し、その表面にｐ型仕切り領域となる領域をフォトリソグラフィーによりレジストマスク８で形成し、酸化膜７をエッチングイオン９によってエッチングする。
そして、図４の工程において、レジストマスク８を除去後、酸化膜７をマスクにして表面のｐベース領域２までＲＩＥ(反応性イオンエッチング)に代表されるSiの異方性エッチングで溝を形成する。
【００４１】
次に、図５の工程において、酸化膜７上にはSi単結晶が成長しない特性を利用した選択エピタキシャル成長(低温、減圧、ＨＣｌ原料ガス（ｐ型の場合はジボラン、ｎ型の場合はホスフィンとの混合ガス）)、あるいは液相エピタキシャル成長(Sn融液（シリコンに触媒としてのSnとｐ型不純物としてのボロンを加えたもの）)による溝へのｐ型不純物の埋め込みを行ない、ｐ型エピタキシャル層１０を形成する。その後、酸化膜７を除去する。
さらに、図６の工程において、裏面の凹凸をなくすために、機械的あるいは化学的研磨を行なって裏面を平坦化した後、図７の工程において、裏面全域にｎ型不純物を導入し、熱処理で活性化させｎ+ドレイン層１３を形成する。以後、通常のＭＯＳＦＥＴの製造に戻り、コンタクトホールの形成、ソース電極１５の形成、パシベーション膜の堆積、ドレイン電極１４の蒸着を行なう。
【００４２】
ここで、ｎ型半導体基体１はｎ型ドリフト領域１２となるため、ｎ型ドリフト領域１２の幅及びｐ型仕切り領域１１の幅で凡そ決まる不純物濃度にしておくことが望ましい。例えば、ｎ型ドリフト領域１２の幅及びｐ型仕切り領域１１の幅が８μm である場合、その不純物濃度は２×1015ｃｍ-3程度となる。また、耐圧は並列ｐｎ層の厚さに比例するため、耐圧クラスによって厚さを決めなければならない。例えば、600Ｖクラスなら50μm 程度あればよい。
【００４３】
尚、前述における溝の液相エピタキシャル法による埋め込みの工程では、Ｓｉに対するＳｎ融液のように、濡れ性が良く、且つ表面張力から見ても毛細管現象が生じやすい融液を使用することで、容易に溝を埋め込むことが可能になる。更に、溝の底面の成長速度が、側面の成長速度に比べ大きくなるように、溝の底面の面方位を（１１０）または（１００）、溝の側面の面方位を（１１１）にすることで、溝のアスペクト比が大きな場合でも、溝のボイドレスな埋め込みが可能になる。尚、以下に述べる各実施の形態における溝も埋め込み工程においても同様である。
【００４４】
図８は、図７における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。すなわち、図８は、横軸に各断面部分の距離をとり、縦軸に不純物濃度（ｃｍ-3）をとっている。
【００４５】
また、表面のＭＯＳＦＥＴ形成時に加わる熱履歴が無く、裏面から並列ｐｎ層を低温でエピタキシャル成長で形成するため、図８（ｂ）に示すようなｎ型ドリフト領域１２の不純物濃度特性や、図８（ｃ）に示すようなｐ型仕切領域１１の不純物濃度特性は、深さ方向において均一の状態となり、ｐｎ接合面は図８（ａ）に示すような理想的な接合となっている。さらに、補償効果による不純物濃度のばらつきがほとんど無く、各領域の不純物濃度の制御が容易であるため微細加工に適している。尚、第１の実施の形態ではｐ型仕切領域１１を埋め込みで形成しているが、ｎ型ドリフト領域１２を埋め込みで形成してもよい。
【００４６】
［第２の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第２の実施の形態の製造方法について説明する。図９〜図１３は、本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。すなわち、図９〜図１３に示す第２の実施の形態は、ボロンの高エネルギーイオン注入と熱処理によってｐ型仕切領域１１を形成している点で、図２〜図７に示した第１の実施の形態の製造方法と異なっている。したがって、図１０，図１１に示す工程が実施の形態１の工程と異なり、他は実施の形態１と全く同じであるので、ここでは異なる工程のみを説明し、実施の形態１と同じ工程については説明を省略する。
【００４７】
すなわち、第１の実施の形態の製造工程における、図３、図４の裏面からの溝形成の工程及び図５のｐ型不純物の埋め込み工程の代わりに、第２の実施の形態では、図１０の工程において高エネルギーのボロンイオン１６を注入し、図１１の工程において熱処理によってｐ型エピタキシャル層１０を形成している。このため、第１の実施の形態に比べて、製造工数を大幅に低減することができる。また、熱処理はボロンイオン１６を活性化させるのに必要な1000℃程度の温度で行えばよく、熱拡散による補償量は小さく抑えられる。
【００４８】
図１４は、図１３における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。すなわち、図１４（ｂ）に示すように、ｎ型ドリフト領域１２はｎ型半導体基体１であるため、深さ方向に均一の不純物濃度プロファイルを示している。しかし、ｐ型仕切り領域１１の不純物濃度プロファイルは、ボロンイオン１６の注入と熱処理によって形成されるため、図１４（ｃ）に示すようにプロファイルは波形となっている。但し、複数領域に亘って所定位置へボロンイオン１６を注入した後、熱処理を行っているため、深さ方向での不純物濃度の偏りは生じていない。
【００４９】
さらに、ボロンイオン１６を注入するときの加速電圧(エネルギー)を連続的に変化させれば、凡そ均一な不純物濃度プロファイルが得られる。尚、前記熱処理は、イオン注入されたイオンを活性化させるだけの熱処理で充分である。このため、ｎ側へのボロンの熱拡散は小さく抑えることができ、ｐｎ接合面は熱拡散が小さいことから、この実施の形態の場合でも理想的な接合面に近い状態を得ることができる。また、ｐ型仕切領域１１の不純物濃度の制御はボロンイオン１６の注入で制御を行っているため制御性に優れており、微細化する場合にも、ボロンイオン１６の注入される領域の窓（マスク窓）を変えるだけでよい。尚、第２の実施の形態では、ｐ型仕切り領域１１をボロンイオン注入で形成しているが、ｎ型ドリフト領域１２をリンイオンあるいは砒素イオン注入で形成しても構わない。
【００５０】
［第３の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第３の実施の形態の製造方法について説明する。図１５〜図２０は、本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。すなわち、第３の実施の形態は、ｎ型の高比抵抗基体の表面層にＭＯＳＦＥＴを形成した後、裏面からボロンとリンの高エネルギーイオンを注入して熱処理を行い、ｐ型仕切領域１１及びｎ型ドリフト領域１２を形成している点が、第２の実施の形態の製造方法と異なっている。したがって、第３の実施の形態は、第２の実施の形態において、図１７のリンイオン１７の注入工程が追加されたものである。
【００５１】
図１５に示す工程においては、図９に示すようなｎ型半導体基体１ではなく、ｎ-半導体基体２１の表面層にＭＯＳＦＥＴを形成する。そして、裏面より、図１６に示す工程においてレジストマスク８をマスクとして高エネルギーのボロンイオン１６を注入し、さらに、図１７に示す工程において図１６のレジストマスク８の除去後、再度レジストマスク８を形成して高エネルギーのリンイオン１７を注入し、図１８の工程において熱処理によってｐ型エピタキシャル層１０を形成している。このようにして、図２０に示すように、ｐ型仕切領域１１及びｎ型ドリフト領域１２を、ボロンとリンの高エネルギーイオン注入と活性化に必要な1000℃程度の熱処理によって形成しているため、不純物濃度の制御を容易に行うことができる。
【００５２】
図２１は、図２０における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。すなわち、図２１（ｂ）のｎ型ドリフト領域１２の不純物濃度プロファイル及び図２１（ｃ）のｐ型仕切り領域１１の不純物濃度プロファイルは、ボロンイオン及びリンイオン注入と熱処理によって形成されるために波形となるが、何れの場合も、深さ方向での不純物濃度の偏りは生じていない。尚、ｐｎ接合面は熱拡散が小さいことから、この実施の形態の場合でも理想的な接合面に近い。
【００５３】
図２２、図２３は、第１〜第３の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、図２２は並列ｐｎ層が平行構造、図２３は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す。すなわち、前述の第１の実施の形態〜第３の実施の形態によって製造された縦型超接合ＭＯＳＦＥＴは、表面に形成されたＭＯＳＦＥＴと、ｐ型仕切り領域１１及びｎ型ドリフト領域１２からなる並列ｐｎ層との平面的な位置関係は、図２２に示すように平行構造に形成することもできるし、図２３のように直角構造に形成することもできる。図２３のように、表面ＭＯＳＦＥＴに対して並列ｐｎ層を直角構造に形成することにより、表面ＭＯＳＦＥＴとの位置合わせの必要がなくなり、並列ｐｎ層の微細化が一層容易となる。尚、これらの図の縦型超接合ＭＯＳＦＥＴの詳細な構造については図１で説明済みである。
【００５４】
［第４の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第４の実施の形態の製造方法について説明する。図２４〜図２６は、縦型超接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を示す工程図である。また、図２７〜図３２は、図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する製造方法を示す工程図である。したがって、第４の実施の形態は、図２４〜図２６の工程で形成された表面ＭＯＳＦＥＴ部と、図２７〜図３２の工程で形成された並列ｐｎ層部とを個別に製造し、貼り合せ法によって超接合ＭＯＳＦＥＴを製造する方法である。
【００５５】
すなわち、図２４〜図２６は、通常の２重拡散によるＭＯＳＦＥＴの製造工程を示している。先ず、前述の図２に示した第１の実施の形態の場合と同様に、図２４の工程においてｎ型半導体基体１を用意してコンタクトホール形成し、図２５の工程において表面ＭＯＳＦＥＴを形成した後にソース電極１５を形成する。その後は、第１の実施の形態の工程とは異なり、図２６の工程において、裏面から機械的研磨を行い、所定の厚さの表面ＭＯＳＦＥＴ部を形成する。尚、研磨されて残されるｎ型半導体基体１（すなわち、Si部）の厚さは、ｐベース領域２の接合深さ（xj）以下が望ましい。
【００５６】
次に、図２７の工程において、ｎ+低抵抗半導体基体３１上にｎエピタキシャル成長層３２が形成された半導体基体を用意し、図２８の工程において、ｎ+低抵抗半導体基体３１上のｎ型半導体（ｎエピタキシャル成長層３２）の表面からＣＶＤで酸化膜７を堆積し、その表面にｐ型仕切り領域となる領域をフォトリソグラフィーによりレジストマスク８で形成し、酸化膜７をエッチングイオン９によってエッチングする。そして、図２９の工程において、レジストマスク８を除去した後、酸化膜７をマスクにして異方性エッチングで溝を形成する。さらに、図３０の工程において、酸化膜７上にはSi単結晶が成長しない特性を利用した選択エピタキシャル成長によってｐ型不純物の埋め込みを行ない、ｐ型エピタキシャル層１０を成長させてｐ型仕切領域を形成し、酸化膜７を除去した後、表面を機械的に研磨して並列ｐｎ層を所定の厚さに形成する。
【００５７】
次に、図３１の工程において、図２４〜図２６の工程で形成された表面ＭＯＳＦＥＴと図２７〜図３０の工程で形成された並列ｐｎ層とを、所定の貼り合せ面１８によって貼り合せてから熱処理を行ない、図３２に示すような超接合ＭＯＳＦＥＴを形成する。また、前述の工程において、貼り合せを行なう前に、貼り合せ面の自然酸化膜をＨＦ水溶液で除去しておく。さらに、貼り合せ時の熱処理温度は、ソース電極１５であるＡｌ−Ｓｉの共融温度以下の400℃程度であり、且つ加圧下のもとで熱処理を行なう。尚、溝の形成及び選択エピタキシャルの方法、並びに図３２の超接合ＭＯＳＦＥＴの構造に関しては、前述の第１の実施の形態と同じであるので、詳細な説明は省略する。
【００５８】
図３３は、図３２における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。第４の実施の形態では、表面のＭＯＳＦＥＴ部と並列ｐｎ層部とを個別に形成しているので、図３３（ｂ）に示すように、ｎ型ドリフト領域１２の不純物濃度が深さ方向に均一となっており、また、図３３（ｃ）に示すように、ｐ型仕切領域１１の不純物濃度も深さ方向に均一となっており、ｐｎ接合面は理想的な接合である。さらに、補償効果による不純物濃度のばらつきが殆ど無く、各領域における不純物濃度の制御は容易である。また、ＭＯＳＦＥＴ部と並列ｐｎ層部が貼り合せで形成されているので、貼り合せ部での不純物濃度プロファイルは急峻である。
【００５９】
［第５の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第５の実施の形態の製造方法について説明する。図３４〜３８は、本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。第５の実施の形態が、第４の実施の形態の工程と異なるところは、並列ｐｎ層部形成におけるｐ型仕切り領域１１をボロンの高エネルギーイオン注入と熱処理で形成している点であり、その他は第４の実施の形態と全く同じである。すなわち、図３５の工程において、ボロンイオン１６を注入して並列ｐｎ層を形成しているところのみが第４の実施の形態と異なっている。また、貼り合せされる表面ＭＯＳＦＥＴを形成する工程は前述の図２４〜図２６の工程と同じである。したがって、図３８に示すように形成された超接合ＭＯＳＦＥＴは、図３２の超接合ＭＯＳＦＥＴの構成と全く同じである。
【００６０】
また、図３９は、図３８における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。この実施の形態の場合は、ボロンイオン１６の注入と熱処理によってｐｎ層が形成されるため、図３９（ｃ）に示すように、ｐ型仕切り領域１１の不純物濃度プロファイルは波形となっている。但し、複数領域に亘って所定位置へボロンイオン１６を注入した後、熱処理を行っているため、深さ方向での不純物濃度の偏りは生じていない。
【００６１】
［第６の実施の形態］
次に、本発明における超接合ＭＯＳＦＥＴの第６の実施の形態の製造方法について説明する。図４０〜図４５は、本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。第６の実施の形態が、第５の実施の形態と異なるところは、並列ｐｎ層部の形成におけるｐ型仕切領域１１及びｎ型ドリフト領域１２を、ボロンとリンの高エネルギーイオン注入と熱処理で形成している点である。したがって、第６の実施の形態では、図４１の工程においてボロンイオン１６を注入した後に、図４２の工程においてリンイオン１７を注入しており、その他の工程は第５の実施の形態に示した製造方法と同じである。
【００６２】
また、図４６は、図４５における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示している。すなわち、この実施の形態の場合は、図２１で説明したように、図４６（ｂ）のｎ型ドリフト領域１２の不純物濃度プロファイル及び図４６（ｃ）のｐ型仕切領域１１の不純物濃度プロファイルは、ボロンイオン及びリンイオン注入と熱処理によって形成されるため波形となっているが、何れの場合も、深さ方向での不純物濃度の偏りは生じていない。尚、ｐｎ接合面は熱拡散が小さいことから、この実施の形態の場合でも理想的な接合面に近い。
【００６３】
図４７、図４８は、第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、図４７は並列ｐｎ層が平行構造、図４８は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す。すなわち、前述の第４の実施の形態〜第６の実施の形態によって製造された縦型超接合ＭＯＳＦＥＴは、表面に形成されたＭＯＳＦＥＴと、ｐ型仕切領域１１及びｎ型ドリフト領域１２からなる並列ｐｎ層との平面的な位置関係は、図４７に示すように平行構造に形成することもできるし、図４８に示すように直角構造に形成することもできる。図４８に示すように、表面ＭＯＳＦＥＴに対して並列ｐｎ層を直角構造に形成することにより、表面ＭＯＳＦＥＴとの合わせの必要がなくなり、並列ｐｎ層の微細化が一層容易となる。
【００６４】
図４９、図５０は、第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２面とした場合の断面斜視図であり、図４９は並列ｐｎ層が平行構造、図５０は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す。すなわち、図４７、図４８に示したＭＯＳＦＥＴでは、縦型超接合ＭＯＳＦＥＴの表面ＭＯＳＦＥＴと並列ｐｎ層の貼り合せ面１８は１面だけであるが、図４９、図５０のように、貼り合せ面１８ａ、１８ｂを２面設けてもよく、且つそれぞれの面で平面的に直交していても構わない。素子の高耐圧化を図る場合には、並列ｐｎ層の厚さを厚くしなければならないが、このような貼り合せ法を用いれば、容易に任意の厚さにすることが可能となる。
【００６５】
以上述べた実施の形態は本発明を説明するための一例であり、本発明は、上記の実施の形態に限定されるものではなく、発明の要旨の範囲で種々の変形が可能である。例えば、前述の各実施の形態はＭＯＳＦＥＴの製造方法を例に挙げて述べたが、これに限ることはなく、ショットキーバリアダイオードやＦＷＤやＩＧＢＴやバイポーラトランジスタなどの製造方法においても本発明が適用できることは勿論である。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、並列ｐｎ層が受ける熱処理回数を削減することができて、その特性劣化を防止できると共に、製造工程が簡単となって、安価に且つ量産性良く製造できる半導体素子を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る縦型超接合ＭＯＳＦＥＴの部分断面を示す斜視図である。
【図２】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図３】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図４】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図５】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図６】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図７】本発明の第1の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図８】図７における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図９】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１０】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１１】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１２】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１３】本発明の第２の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１４】図１３における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図１５】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１６】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１７】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１８】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図１９】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図２０】本発明の第３の実施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図である。
【図２１】図２０における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図２２】第１〜第３の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、並列ｐｎ層が平行構造のものを示す図である。
【図２３】第１〜第３の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す図である。
【図２４】本発明の第４の実施の形態において、縦型超接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を示す工程図である。
【図２５】本発明の第４の実施の形態において、縦型超接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を示す工程図である。
【図２６】本発明の第４の実施の形態において、縦型超接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を示す工程図である。
【図２７】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図２８】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図２９】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図３０】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図３１】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図３２】図２４〜図２６で形成された表面ＭＯＳＦＥＴを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施の形態の製造方法を示す工程図である。
【図３３】図３２における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図３４】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３５】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３６】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３７】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３８】本発明の第５の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図３９】図３８における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図４０】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４１】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４２】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４３】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４４】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４５】本発明の第６の実施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工程図である。
【図４６】図４５における各断面の不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示す図である。
【図４７】第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、並列ｐｎ層が平行構造である場合を示す図である。
【図４８】第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であり、並列ｐｎ層が直角構造である場合を示す図である。
【図４９】第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２面とした場合の断面斜視図であり、並列ｐｎ層が平行構造である場合を示す図である。
【図５０】第４〜第６の実施の形態の製造方法によって製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２面とした場合の断面斜視図であり、並列ｐｎ層が直角構造である場合を示す図である。
【図５１】従来の縦型ＭＯＳＦＥＴの部分断面図である。
【図５２】従来の別な縦型ＭＯＳＦＥＴの部分断面図である。
【符号の説明】
１ ｎ型半導体基体、２、５３、６３ ｐベース領域、３ ｐ+ コンタクト領域、４、５４、６４ ｎ+ ソース領域、５、５６、６６ ゲート電極層、６ 層間絶縁膜、７ 酸化膜、８ レジストマスク、９ エッチングイオン、１０ p型エピタキシャル層、１１ ｐ型仕切領域、１２ ｎ型ドリフト領域、１３、５１，６１ ｎ+ ドレイン層、１４、５８、６８ ドレイン電極、１５、５７、６７ ソース電極、１６ ボロンイオン、１７ リンイオン、１８ 貼り合せ面、２１ ｎ-半導体基体、３１ ｎ+低抵抗半導体基体、３２ ｎエピタキシャル成長層、３３ ｎ-エピタキシャル層、４０ ｎチャネル層、４１、５５、６５ ゲート絶縁膜、４２ 半導体基体領域、５２、６２ ドリフト層、６２ａ ｎドリフト領域、６２ｂ ｐドリフト領域。
Claims (8)
- 第一の主面と第二の主面間に第一導電型第一領域と第二導電型第二領域とを交互に形成してなる並列ｐｎ層と、ＭＩＳ構造又はｐｎ接合又はショットキー接合のいずれかのデバイス構造を備える半導体素子の製造方法において、
ＭＩＳ構造又はｐｎ接合又はショットキー接合のいずれかのデバイス構造が形成された半導体部分と前記並列ｐｎ層が形成された半導体部分とを貼り合わせる工程を含み、
前記二つの半導体部分が貼り合わせられることで前記デバイス構造側に前記第一の主面が形成され、前記並列ｐｎ層側に前記第二の主面が形成され、前記第一の主面に形成した第一電極と前記第二の主面に形成した第二電極を備えた縦型の半導体素子を製造する
ことを特徴とする半導体素子の製造方法。 - 前記並列ｐｎ層が形成された半導体部分が少なくとも一回以上の貼り合せにより形成されていることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記貼り合わせに際しては、貼り合わせ部を研磨した後、貼り合わせ部の自然酸化膜除去を行い、所定の温度で熱処理を行うことを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記並列ｐｎ層の第一導電型第一領域と前記第二導電型第二領域のうち、少なくとも一方の領域が、前記第二の主面の反対側から選択的なエッチングにより形成された溝に、エピタキシャル成長による埋め込みを行なって形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体素子の製造方法。
- 前記エピタキシャル成長が選択エピタキシャル成長、または液相エピタキシャル成長であることを特徴とする請求項４に記載の半導体素子の製造方法。
- 前記選択的なエッチングが異方性エッチングであることを特徴とする請求項４または請求項５に記載の半導体素子の製造方法。
- 選択的なエッチングにより形成された溝をエピタキシャル法により埋め込む際、前記溝の底面の面方位を（１１０）または（１００）とし、前記溝の側面の面方位を（１１１）とすることを特徴とする請求項４乃至請求項６のいずれかに記載の半導体素子の製造方法。
- 前記並列ｐｎ層の第一導電型第一領域と前記第二導電型第二領域のうち、少なくとも一方の領域の一部は、一回以上の前記第二の主面の反対側から選択的なイオン注入による不純物導入と熱処理により形成されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体素子の製造方法。
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- 2000-10-04 JP JP2000304473A patent/JP4774586B2/ja not_active Expired - Lifetime
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