JP2014086569A - 縦型パワーｍｏｓｆｅｔ - Google Patents

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Abstract

【課題】スーパジャンクションを有する縦型パワーＭＯＳＦＥＴは、その他の縦型パワーＭＯＳＦＥＴと比較して、低オン抵抗化が可能なデバイスである。しかし、スイッチング動作におけるターンオフ時にあっては、Ｎ型ドリフト領域が一気に空乏化するため、スイッチングが早いというメリットを有する、反面、リンギング（Ｒｉｎｇｉｎｇ）を起こしやすいというデメリットを有する。
【解決手段】本願発明は、スーパジャンクション構造を有する縦型パワーＭＯＳＦＥＴにおいて、ゲート電極下の第１導電型ドリフト領域の表面領域に、第２導電型ボディ領域よりも浅く、前記第１導電型ドリフト領域よりも濃度が高い第１導電型を有するゲート下高濃度Ｎ型領域を有するものである。
【選択図】図４

Description

本願は、パワーＭＯＳＦＥＴ（半導体装置または半導体集積回路装置）に関し、たとえば、高速スイッチングデバイス技術に適用することができるものである。
日本特開２０１１−２１６５８７号公報（特許文献１）または、これに対応する米国特許公開２０１１−２４１１１１号公報（特許文献２）は、スーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）を有するプレーナ（Ｐｌａｎａｒ）型バーティカル（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴに関するものである。そこには、深さ方向の広い範囲におけるチャージバランスを確保するために、スーパジャンクションを構成するＮ型カラム（Ｃｏｌｕｍｎ）領域をＰ型ボディ（Ｂｏｄｙ）領域よりも十分に深いところで、上半部と下半部に分け、上半部を相対的に高濃度とする技術が開示されている。
日本特開２００８−１２４３４６号公報（特許文献３）または、これに対応する米国特許第７６４２５９７号公報（特許文献４）は、埋め込みフィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）およびスーパジャンクションを有するトレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）型バーティカルパワーＭＯＳＦＥＴに関するものである。そこには、埋め込みフィールドプレートの下端部における電界集中を緩和するために、Ｐ型ボディ領域内の話ではなく、Ｐ型ボディ領域の下端よりも下方のＮ型カラム領域（Ｎピラー）において、領域を上半部と下半部に分け、上半部を相対的に高濃度とする技術が開示されている。
日本特開２００８−９１４５０号公報（特許文献５）または、これに対応する米国特許第８０５８６８８号公報（特許文献６）は、スーパジャンクションを有するプレーナ型バーティカルパワーＭＯＳＦＥＴに関するものである。そこには、Ｐ型ボディ領域内の話ではなく、Ｐ型ボディ領域の下端よりも下方のＮ型カラム領域（Ｎピラー）において、領域を複数に分け、上の方ほど相対的に高濃度とする技術が開示されている。
日本特開２００７−３０００３４号公報（特許文献７）または、これに対応する米国特許公開２００８−１７８９７号公報（特許文献８）は、スーパジャンクションを有するトレンチゲート型バーティカルパワーＭＯＳＦＥＴに関するものである。そこには、Ｐ型ボディ領域内の話ではなく、Ｐ型ボディ領域の下端よりも下方のＮ型カラム領域（Ｎピラー）において、領域を上半部と下半部に分け、上半部では、上の方ほど相対的に高濃度とし、下半部では、下の方ほど相対的に高濃度とする技術が開示されている。
日本特開２００６−６６４２１号公報（特許文献９）または、これに対応する米国特許第７４２０２４５号公報（特許文献１０）は、スーパジャンクションを有するプレーナ型バーティカルパワーＭＯＳＦＥＴに関するものである。そこには、深さ方向の広い範囲におけるチャージバランスを確保するために、スーパジャンクションを構成するＮ型カラム（Ｎピラー）領域をＰ型ボディ領域よりも十分に深いところで、上半部と下半部に分け、上半部を相対的に高濃度とする技術が開示されている。
特開２０１１−２１６５８７号公報 米国特許公開２０１１−２４１１１１号公報 特開２００８−１２４３４６号公報 米国特許第７６４２５９７号公報 特開２００８−９１４５０号公報 米国特許第８０５８６８８号公報 特開２００７−３０００３４号公報 米国特許公開２００８−１７８９７号公報 特開２００６−６６４２１号公報 米国特許第７４２０２４５号公報
スーパジャンクションを有する縦型パワーＭＯＳＦＥＴは、その他の縦型パワーＭＯＳＦＥＴと比較して、低オン抵抗化が可能なデバイスである。しかし、スイッチング動作におけるターンオフ時にあっては、Ｎ型ドリフト領域が一気に空乏化するため、スイッチングが早いというメリットを有する、反面、リンギング（Ｒｉｎｇｉｎｇ）を起こしやすいというデメリットを有する。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一実施の形態の概要は、スーパジャンクション構造を有する縦型パワーＭＯＳＦＥＴにおいて、ゲート電極下周辺の第１導電型ドリフト領域の表面に、第２導電型ボディ領域よりも浅く、前記第１導電型ドリフト領域よりも濃度が高い第１導電型を有するゲート下高濃度Ｎ型領域を有するものである。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、前記本願の一実施の形態によれば、高速スイッチング特性を保持しつつ、リンギングの発生を抑制することができる。
本願の一実施の形態の縦型プレーナパワーＭＯＳＦＥＴの代表的な応用回路の一例を説明するためのモータ駆動ハーフブリッジ（Ｈａｌｆ Ｂｒｉｄｇｅ）回路の模式回路図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造を説明するための半導体チップの上面全体図である。 図２のセル部切出領域Ｒ１の拡大上面図である。 図３のＸ−Ｘ’断面のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（トレンチ加工用ハードマスク膜加工完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（トレンチ加工完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（トレンチ加工用ハードマスク膜除去完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（埋め込みエピタキシャル成長完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（埋め込みエピタキシャル成長後平坦化完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（フィールド絶縁膜成膜完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（ゲート下高濃度Ｎ型領域導入完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（セル領域および、その周辺のフィールド絶縁膜除去完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（Ｐ型ボディ領域導入完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（Ｐ型ボディ領域拡散＆ゲート絶縁膜成膜完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（ゲートポリシリコン膜成膜完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（ゲート加工完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（Ｎ＋型ソース領域導入完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（層間絶縁膜成膜完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（コンタクト開口形成完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（基板コンタクト溝形成＆Ｐ＋型ボディコンタクト領域導入完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（メタルソース電極等形成完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（バックグラインディング＆裏面メタル電極成膜完了時点）のデバイス断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造のアウトラインを説明するためのデバイス要部断面図である。 ゲート下高濃度Ｎ型領域を有する縦型プレーナパワーＭＯＳＦＥＴ（本願の前記一実施の形態）とゲート下高濃度Ｎ型領域を有さない縦型プレーナパワーＭＯＳＦＥＴ（比較例）のゲート−ドレイン間容量Ｃｇｄのドレイン−ソース間電圧Ｖｄｓの推移による変化の様子を示すシミュレーション結果プロット図である。 図４のチャネル−Ｐ型ボディ−Ｎカラム断面Ａおよびゲート下高濃度Ｎ型領域−Ｎカラム断面Ｂの基板表面から深さ方向のネットドーピング濃度プロファイルプロット（Ｎｅｔ Ｄｏｐｉｎｇ ｃｏｎｃｅｎｔｒａｔｉｏｎ Ｐｒｏｆｉｌｅ Ｐｌｏｔ）図である。 図１のゲート駆動信号の一例を示す信号波形図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのゲート構造に関する変形例（トレンチゲート縦型パワーＭＯＳＦＥＴ）のセル構造を説明するための図４にほぼ対応するデバイス模式断面図である。
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
１．以下を含む縦型パワーＭＯＳＦＥＴ：
（ａ）第１の主面および第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面上から内部に亘り設けられたセル領域；
（ｂ）前記第２の主面の表面内に設けられた第１導電型を有するドレイン領域；
（ｃ）前記セル領域内であって、前記ドレイン領域との境界から前記第１の主面までの主要部に形成されたカラム状第１導電型ドリフト領域および、前記第１導電型と反対導電型の第２導電型を有するカラム状第２導電型ドリフト領域が交互に繰り返されたドリフト領域；
（ｄ）前記第１の主面側の表面領域であって、各カラム状第１導電型ドリフト領域の表面上にゲート絶縁膜を介して設けられたゲート電極；
（ｅ）前記第１の主面側の前記ドリフト領域の表面であって、各カラム状第２導電型ドリフト領域から、それに隣接する前記カラム状第１導電型ドリフト領域内に亘って形成された前記第２導電型を有するボディ領域；
（ｆ）各カラム状第１導電型ドリフト領域の前記ゲート電極に沿った表面であって、一対の隣接する前記ボディ領域間に設けられ、前記ボディ領域よりも深さが浅く、そのカラム状第１導電型ドリフト領域よりも濃度が高い前記第１導電型を有するゲート下高濃度Ｎ型領域；
（ｇ）各ボディ領域の表面であって、前記ゲート電極の端部近傍から外部に亘って設けられ、前記ゲート下高濃度Ｎ型領域よりも高濃度の前記第１導電型を有するソース領域；
（ｈ）前記半導体基板の前記第１の主面上に設けられ、前記ボディ領域および前記ソース領域に電気的に接続されたメタルソース電極；
（ｉ）前記半導体基板の前記第２の主面上に設けられ、前記ドレイン領域に電気的に接続されたメタルドレイン電極。
２．前記項１の縦型パワーＭＯＳＦＥＴにおいて、前記半導体基板は、シリコン系半導体基板である。
３．前記項１または２の縦型パワーＭＯＳＦＥＴにおいて、前記第１導電型はＮ型である。
４．前記項１から３のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域の不純物濃度は、前記カラム状第２導電型ドリフト領域の不純物濃度よりも高い。
５．前記項１から４のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域を形成するための前記第１導電型を有する不純物は、イオン注入によって導入される。
６．前記項１から５のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域の濃度は、前記ボディ領域の濃度よりも低い。
７．前記項１から６のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域を形成するための前記第１導電型を有する不純物は、前記一対の隣接するボディ領域の間の領域よりも広い領域に導入される。
８．前記項１から７のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域を形成するための前記第１導電型を有する不純物は、前記セル領域のほぼ全域に導入される。
９．前記項１から８のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域上に対向する部分の全面に前記ゲート電極が設けられている。
１０．前記項１から９のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域は、イオン注入によって、導入されたものである。
１１．前記項１から１０のいずれか一つの縦型パワーＭＯＳＦＥＴは、プレーナゲート型である。
１２．前記項１から１０のいずれか一つの縦型パワーＭＯＳＦＥＴは、トレンチゲート型である。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
一般に、数ワット以上の電力を扱える大電力用途の半導体素子をパワー半導体素子またはパワー系半導体装置という。本願で主に扱うパワーＭＯＳＦＥＴは、パワー系半導体装置に属し、縦型（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴと横型（Ｌａｔｅｒａｌ）パワーＭＯＳＦＥＴに大別される。一般的には、チップの表面にソース電極およびドレイン電極があるものが、横型パワーＭＯＳＦＥＴであり、チップの表面にソース電極があり、裏面にドレイン電極があるものが、縦型パワーＭＯＳＦＥＴである。
この縦型パワーＭＯＳＦＥＴは、更に、プレーナ型パワーＭＯＳＦＥＴ、トレンチ型パワーＭＯＳＦＥＴ等に分類される。以下の実施の形態では、主にプレーナ型パワーＭＯＳＦＥＴを例に取り具体的に説明するが、本願で説明する構造等は、トレンチ型パワーＭＯＳＦＥＴにも同様に適用できることは言うまでもない（たとえば、セクション４のサブセクション（６）参照）。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」、「シリコン系部材」等というときは、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
たとえば、「シリコン系半導体基板」というときは、シリコン基板、シリコン基板上のエピタキシャル領域、埋め込みエピタキシャル領域、その他の不純物ドープ領域に、リン、砒素、アンチモン、ボロン等の汎用不純物を導入したものに限らず、これらに炭素（０から数アトミック％程度まで）、ゲルマニウム（０から３５アトミック％程度まで）等を添加したものも含まれる。
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、ほぼ平行に属する。
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」ということができる。このことは、「全周」、「全長」等についても同じである。
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、ほぼ矩形ということができる。このことは、「環状」等についても同じである。
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「ほぼ周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「ほぼ周期的」ということができる。
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
また、本願に於いて、「半導体基板」というときは、半導体ウエハ又は半導体チップの全部あるいは一部を含み、これらにエッチング、エピタキシャル成長、成膜その他の処理を施したものを言う。
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。また、各部分のＰ型カラムの厚さＷｐ（たとえば、図４）は、その箇所によって相互に相違しても良いが、トレンチフィル方式で製造する場合は、相互に同一の厚さＷｐ（幅）であることが望ましい。これは、トレンチ幅が異なると、埋め込み特性が各部において、相違することとなるからである。
なお、本願に於いて、スーパジャンクション構造を有しないドリフト領域を単一導電型ドリフト領域という場合がある。
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
また、「周辺スーパジャンクション構造」とは、アクティブセル領域の周辺外部の領域、すなわち、接合終端領域（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ Ａｒｅａ）に設けられたスーパジャンクション構造をいう。一方、セル領域に設けられたスーパジャンクション構造を「セル領域スーパジャンクション構造」という。
一方、チップ周辺領域におけるガードリングとは、ほぼリング状のフィールドプレート（作用の観点からは、逆フィールドプレート）であって、その下の半導体基板（例えば、ドレイン電位）に電気的に接続された物を言う。なお、本願に於いて、「リング状（環状）」とは、通常、クローズドループ（このループの形状は、ほぼ矩形環でも、ほぼ円環、または、ほぼ楕円環でもよい）を成すものを言うが、厳密に閉じている必要はなく、外形的に閉じていれば良い。すなわち、相互に分離した導体のリング状配列であっても良い。なお、言うまでもないことであるが、クローズドループの方が、耐圧特性の面から好適である。
また、本願に於いて、「矩形」または「矩形形状」とは、ほぼ正方形又は長方形の形状を指すが、全体の面積に比して比較的小さな面積を有する凹凸を有しても良いし、ラウンド、面取り処理等がされていても良い。なお、矩形について「配向が同じ」とは、対応する平面図形としての回転対称軸の少なくとも一つが、ほぼ同じであることを指す。言い換えれば、対応する辺同士がほぼ平行であることを言う。
また、本願において「ローカルチャージバランスを保つ」とは、たとえばチップ主面を平面的に見たとき、カラムの厚さ（Ｗｐ，Ｗｎ）程度の距離の範囲において、チャージバランスが取れていることをいう。
なお、本願に於いて、「耐圧」、「耐圧特性」というときは、特にそうでない旨、断らない限り、パワーＭＯＳＦＥＴに関しては、ソースドレイン耐圧であり、ダイオードに関しては、アノードカソード間耐圧である。
７．本願に於いて、不純物領域について、「ＡはＢより濃度が高い」という場合、一般に、深さ等位置による濃度変化の大きい物については、両方のピーク濃度同士を比較する。同様に、「ＡはＢより深さが浅い」という場合、一般に、深さ等位置による濃度変化の大きい物については、両方のピーク濃度同士を比較する。
比較的なだらかに変化するか、全体に平坦な部分が多いものについては、平均値等の代表値を基準とする。なお、これらの場合、濃度とは、いわゆるネットドーピング（Ｎｅｔ Ｄｏｐｉｎｇ）濃度をいう。
８．本願に於いて、トレンチゲート型デバイスにおける「ゲート絶縁膜」とは、ゲートとして作用しているチャネルに隣接する部分のみを言うのではなく、トレンチゲート電極の下および両側と半導体基板の間にある絶縁膜を言うものとする。
また、「ゲート下高濃度Ｎ型領域（第１導電型を有するゲート下高濃度Ｎ型領域）」といっても、ゲート電極の下方にのみに形成されるものではなく、たとえば、トレンチゲート構造に於いては、必須ではないが、一般に、ゲート電極の下部の下方および両側方にも形成される。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
なお、本願発明者らによるスーパジャンクションを有するパワーＭＯＳＦＥＴについて記載した最近の先行特許出願としては、たとえば、以下のようなものがある。すなわち、たとえば日本特願第２０１２−１３８４７０号（日本出願日２０１２年６月２０日）、日本特願第２０１１−１７６７９４号（日本出願日２０１１年８月１２日）等である。
１．本願の一実施の形態の縦型パワーＭＯＳＦＥＴの代表的な応用回路の一例等の説明（主に図１）
ここでは、応用回路事態を説明するのが主要な目的ではないので、原理的に最も簡単なものを例に取り説明する。すなわち、制御対象としては、比較的単純なモータを、制御方式としては、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）方式を、駆動回路としては、フルブリッジ（Ｆｕｌｌ Ｂｒｉｄｇｅ）回路を例に取り説明する。しかし、制御対象としては、多相（たとえば、３相）ブラシレス（Ｂｒｕｓｈｌｅｓｓ）モータ等であってもよく、制御方式としては、たとえばＰＡＭ（Ｐｕｌｓｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式であってもよく、駆動回路としては、たとえば、３分岐（Ｔｈｒｅｅ Ｌｅｇ）等の多分岐（Ｍｕｌｔｉ−Ｌｅｇ）のハーフブリッジ回路であってもよい。
図１は本願の一実施の形態の縦型プレーナパワーＭＯＳＦＥＴの代表的な応用回路の一例を説明するためのモータ駆動Ｈブリッジ（Ｈ−Ｂｒｉｄｇｅ）回路の模式回路図である。これに基づいて、本願の一実施の形態の縦型パワーＭＯＳＦＥＴの代表的な応用回路の一例を説明する。
このインバータ回路は、フルブリッジ構造をしており、駆動ＭＯＳＦＥＴ（７１ａ，７１ｃ）から構成された第１分岐（Ｌｅｇ）と駆動ＭＯＳＦＥＴ（７１ｂ，７１ｄ）から構成された第２分岐からなり、その間にモータ巻き線ＭＷが接続されている。ブリッジ回路の上端には、たとえば、直流電源電圧端子Ｖｄｄが接続されており、ブリッジ回路の下端には、たとえば、接地電圧端子Ｇｎｄが接続されている。各駆動ＭＯＳＦＥＴ（７１ａ，７１ｂ，７１ｃ，７１ｄ）内には、構造上の必然として、ボディダイオード部（７２ａ，７２ｂ，７２ｃ，７２ｄ）がある。各駆動ＭＯＳＦＥＴ（７１ａ，７１ｂ，７１ｃ，７１ｄ）のゲート端子には、パルス変調ゲート駆動回路ＰＭから、たとえば、ＰＷＭ方式によるゲート駆動信号が供給されるようになっている。
２．本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造等の説明（主に図２から図４）
以下では、主にシリコン単結晶基板（エピタキシャル基板を含む）等、すなわちシリコン系半導体基板上（裏面および内部を含む）にデバイスを形成したものを例に取り具体的に説明するが、以下の例は、それに限定されるものではなく、たとえば、ＳｉＣ系半導体基板やその他の半導体基板上にデバイスを形成したものにも適用できることは言うまでもない。
また、ここでは、主に単体デバイスを例に取り具体的に説明するが、たとえば、パワーＭＯＳＦＥＴと制御回路等を同一のチップに組み込んだ半導体集積回路装置等にも適用できることは言うまでもない。また、そのような複合デバイスも、本願に於いては、「パワーＭＯＳＦＥＴ」に含まれるものとする。
なお、言うまでもないことであるが、パワーＭＯＳＦＥＴとともに、制御回路デバイス等を一つのパッケージに組み込んだＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）は、本願における「パワーＭＯＳＦＥＴ」に含まれる。
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
このセクションで説明するプレーナゲート型パワーＭＯＳＦＥＴは、トレンチゲート型パワーＭＯＳＦＥＴと比較して、オン抵抗の面では若干不利であるが、高耐圧構造が作りやすく、スイッチング特性も良好である等のメリットを有する。従って、耐圧４００ボルト超の高耐圧用（耐圧４００から１２００ボルト程度）に特に多用されている。
本願では、具体的説明では、主に、Ｎチャネル型デバイスを例にとり、具体的に説明するが、Ｐチャネル型デバイスのも適用できることは言うまでもない。
なお、この例におけるパワーＭＯＳＦＥＴの主要な応用対象は、モータドライブ用であるが、一般的な適用範囲としては、それに限らず、ボイスコイル駆動その他のモーション制御やその他のインバータ等であっても良いことは言うまでもない。
図２は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造を説明するための半導体チップの上面全体図である。図３は図２のセル部切出領域Ｒ１の拡大上面図である。図４は図３のＸ−Ｘ’断面のデバイス断面図である。これらに基づいて、本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造等を説明する。
まず、チップ（通常、数ミリメートル角）の上面の具体的なレイアウトの一例を説明する。図２に示すように、正方形又は長方形（矩形）の板状のシリコン系半導体基板上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は、中央部にあるメタルソース電極５（たとえばアルミニウム系電極）が主要な面積を占めている。メタルソース電極５の下方には、セル領域４が設けられている。
更にセル領域４の周りには、アルミニウム系メタルガードリング３が設けられており、アルミニウム系メタルガードリング３とメタルソース電極５の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極７およびメタルゲート配線７ｗが設けられている。また、この例では、メタルソース電極５の最外部は、ソース電位のメタルフィールドプレート６２となっている。
次に、図２のセル部切出領域Ｒ１の拡大平面図を図３に示し、平面的位置関係を説明する。図３に示すように、セル領域４（図２）においては、平面的に見ると、ほぼ全面に、カラム状Ｎ型ドリフト領域１１ｎ（カラム状第１導電型ドリフト領域またはＮカラム領域）およびカラム状Ｐ型ドリフト領域１１ｐ（カラム状第２導電型ドリフト領域またはＰカラム領域）が交互に繰り返し敷き詰められている。各カラム状Ｎ型ドリフト領域１１ｎのほぼ中央部には、ポリシリコンゲート電極１５（ゲート電極又はポリシリコン膜）が設けられており、このポリシリコンゲート電極１５とカラム状Ｐ型ドリフト領域１１ｐの間には、Ｎ＋型ソース領域２６（ソース領域）が設けられている。各カラム状Ｐ型ドリフト領域１１ｐの全域および、その両側の境界を越えて、ポリシリコンゲート電極１５下に亘る領域には、Ｐ型ボディ領域６（第２導電型を有するボディ領域）が設けられている。
そして、各ポリシリコンゲート電極１５下において、両側に隣接する一対のＰ型ボディ領域６間であって、ポリシリコンゲート電極１５のほぼ中央部に当たる位置には、ゲート下高濃度Ｎ型領域８（第１導電型を有するゲート下高濃度Ｎ型領域）が設けられている。この例では、ゲート下高濃度Ｎ型領域８に対向する部分のほぼ全面にゲート電極１５が設けられている。ここで、「ほぼ全面」というのは、ゲート電極１５の端部等では、その機能上、又は、プロセス上の理由によって、セル領域の中心部の構造と異なる場合が多いからである。従って、面積的に２０％未満程度のゲート電極がない部分があっても、ここでいう全面に含まれるものとする。
ここで、ゲート下高濃度Ｎ型領域８の深さＤｈ（図２３）は、Ｐ型ボディ領域６の深さＤｂ（図２３）よりも浅くされており、ゲート下高濃度Ｎ型領域８の不純物濃度Ｎｈ（図２３）は、カラム状Ｎ型ドリフト領域１１ｎの不純物濃度Ｎｄ（図２３）よりも高くされている。このようにすることによって、高速スイッチング特性を保持しつつ、リンギングの発生を抑制することができる（詳細は、セクション４のサブセクション（３）参照）。
なお、この例に於いては、更に、ゲート下高濃度Ｎ型領域８の不純物濃度Ｎｈ（図２３）すなわちＮ型不純物濃度は、カラム状Ｐ型ドリフト領域１１ｐのＰ型不純物濃度と比較して、高くされている。これは、必須ではないが、そのようにすることによって、隣接するカラム状Ｐ型ドリフト領域１１ｐからのＰ型不純物の影響を軽減することができる。また、この例に於いては、ゲート下高濃度Ｎ型領域８の不純物濃度Ｎｈ（図２３）すなわちＮ型不純物濃度は、Ｐ型ボディ領域６のＰ型不純物濃度と比較して、低くされている。このことは、必須ではないが、そのようにすることによって、Ｐ型ボディ領域６の不所望な反転を防止することができる。また、ゲート下高濃度Ｎ型領域８の導入プロセスを容易にすることができる。
次に、図３のＸ−Ｘ’断面を図４に示す。図４に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっている。このドリフト領域１１は、Ｎカラム１１ｎ（カラム状Ｎ型ドリフト領域）、Ｐカラム１１ｐ（カラム状Ｐ型ドリフト領域）から構成されている。ドリフト領域１１の表面領域には、Ｐボディ領域６が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５（ゲート電極又はポリシリコン膜）が設けられており、このポリシリコンゲート電極１５上には、層間絶縁膜２９が設けられている。すなわち、ゲート電極１５は、半導体チップ２（半導体基板）のデバイス面１ａ（第１の主面）側の表面領域１ｆであって、カラム状Ｎ型ドリフト領域１１ｎ（カラム状第１導電型ドリフト領域またはＮカラム領域）の表面上に、ゲート絶縁膜を介して設けられている。
この層間絶縁膜２９上には、メタルソース電極５等のアルミニウム系電極膜が形成されており、基板コンタクト溝３９を介して、Ｎ＋ドレイン領域２５およびＰ＋ボディコンタクト領域２３と電気的に接続されている。各カラム状Ｎ型ドリフト領域１１ｎのゲート電極１５下の表面であって、一対の隣接する前記ボディ領域に挟まれた領域には、ゲート下高濃度Ｎ型領域８が設けられている。
なお、図４には、ＭＯＳＦＥＴ単位セル部９の２セル分が描かれており、その一部は、ボディダイオード（Ｂｏｄｙ Ｄｉｏｄｅ）部７２である。
また、この例に於いては、パターニングレベルでのＮカラム領域１１ｎの幅Ｗｎは、たとえば、６マイクロメートル程度であり、Ｐカラム領域１１ｐの幅Ｗｐは、たとえば、４マイクロメートル程度である（すなわち、スーパジャンクションのピッチは、１０マイクロメートル程度である）。
３．本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例等の説明（主に図５から図２２）
このセクションでは、セクション２で説明したデバイス構造に対する製造プロセスの要部の一例を示す。これらは、一例であり、種々、変形可能であることは言うまでもない。
図５は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（トレンチ加工用ハードマスク膜加工完了時点）のデバイス断面図である。図６は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（トレンチ加工完了時点）のデバイス断面図である。図７は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（トレンチ加工用ハードマスク膜除去完了時点）のデバイス断面図である。図８は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（埋め込みエピタキシャル成長完了時点）のデバイス断面図である。図９は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（埋め込みエピタキシャル成長後平坦化完了時点）のデバイス断面図である。図１０は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（フィールド絶縁膜成膜完了時点）のデバイス断面図である。図１１は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（ゲート下高濃度Ｎ型領域導入完了時点）のデバイス断面図である。図１２は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（セル領域および、その周辺のフィールド絶縁膜除去完了時点）のデバイス断面図である。図１３は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（Ｐ型ボディ領域導入完了時点）のデバイス断面図である。図１４は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（Ｐ型ボディ領域拡散＆ゲート絶縁膜成膜完了時点）のデバイス断面図である。図１５は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（ゲートポリシリコン膜成膜完了時点）のデバイス断面図である。図１６は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（ゲート加工完了時点）のデバイス断面図である。図１７は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（Ｎ＋型ソース領域導入完了時点）のデバイス断面図である。図１８は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（層間絶縁膜成膜完了時点）のデバイス断面図である。図１９は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（コンタクト開口形成完了時点）のデバイス断面図である。図２０は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（基板コンタクト溝形成＆Ｐ＋型ボディコンタクト領域導入完了時点）のデバイス断面図である。図２１は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（メタルソース電極等形成完了時点）のデバイス断面図である。図２２は本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例を説明するための図４に対応する部分の製造プロセス中（バックグラインディング＆裏面メタル電極成膜完了時点）のデバイス断面図である。これらに基づいて、本願の前記一実施の形態の縦型プレーナパワーＭＯＳＦＥＴのデバイス構造に対応する製造プロセスの主要部の一例等を説明する。
まず、図５に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ型シリコン単結晶基板２５（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）すなわち、半導体ウエハ１を準備する。そして、その上に、たとえば、厚さ４５から５０マイクロメートル程度の燐ドープＮエピタキシャル層１０ｎ（ドーパントは、例えば、リンで、濃度としては、たとえば３ｘ１０１５/ｃｍ３程度である。この領域は、Ｎ型ドリフト領域１１ｎとなる部分である）を形成することにより、エピタキシャル基板１ｓ（１）とする。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜３３（厚さは、たとえば、１．５マイクロメートルから２マイクロメートル程度）を形成する。
次に、図６に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜３３をマスクとして、Ｎエピタキシャル層１０ｎ等を異方性ドライエッチングすることにより、Ｐ型カラム用トレンチ２０を形成する。ドライエッチング雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等を主要なガス成分として含む雰囲気を例示することができる。ドライエッチング深さの好適な範囲としては、たとえば、４０から５５マイクロメートル程度を例示することができる。なお、Ｐ型カラム用トレンチ２０はＮ型シリコン単結晶基板２５に到達していることが望ましい。ただし、到達していなくとも、近接していればよい。
次に図７に示すように、不要になったハードマスク膜３３を、たとえば、弗酸系のエッチング液等によるウエットエッチング等により、除去する。
次に、図８に示すように、Ｐ型カラム用トレンチ２０に対して、埋め込みエピタキシャル成長（トレンチ内エピタキシャル埋め込み方式）を実行し、Ｐ型埋め込みエピタキシャル層１０ｐ（ドーパントは、ボロンであり、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。このＰ型エピタキシャル領域１０ｐは、Ｐ型ドリフト領域１１ｐとなる部分である。埋め込みエピタキシャル成長の条件としては、たとえば、処理圧力：たとえば１．３ｘ１０４パスカルから１．０ｘ１０５パスカル程度、原料ガス：四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシラン等を例示することができる。
次に、図９に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の平坦化工程により、Ｐ型カラム用トレンチ２０外のＰ型埋め込みエピタキシャル層１０ｐを除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、図９のようなスーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。
次に、図１０に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成する。フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる。
次に、図１１に示すように、ウエハ１のデバイス主面１ａ（第１の主面）上に、たとえば、通常のリソグラフィによりゲート下高濃度Ｎ型領域導入用レジスト膜を形成する。続いて、これをマスクとして、たとえば、イオン注入により、ゲート下高濃度Ｎ型領域８を導入する。このイオン注入条件としては、イオン種：リン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１０１２/ｃｍ２のオーダ程度（濃度としては、たとえば、１ｘ１０１７/ｃｍ３程度で、好適な範囲としては、３ｘ１０１６/ｃｍ３程度から２ｘ１０１７/ｃｍ３程度）を好適な範囲として例示することができる。このゲート下高濃度Ｎ型領域８を形成するためのＮ型不純物（第１導電型不純物）を導入する領域（「ゲート下高濃度Ｎ型領域形成用不純物導入領域」という）は、この例では、セル領域４のほぼ全域である（「セル全域導入」という）。ここで、「ほぼ全域」というのは、セル領域４とゲート下高濃度Ｎ型領域８を形成するためのＮ型不純物（第１導電型不純物）を導入する領域が必ずしも、完全に一致する必要はないからである（たとえば、２０％以内の面積の相違は、全域に含まれる）。もともと、ゲート下高濃度Ｎ型領域形成用不純物導入領域は、すくなくとも、ゲート下高濃度Ｎ型領域８をカバーすればよいのであって、それ以外の部分に導入する必要はないが、セル領域４のほぼ全域に導入する方が、プロセスは最も容易になる。しかし、セル領域４の周辺端部のＰ型領域（Ｐ型ボディ領域等の延長部分）等との関係で、ゲート下高濃度Ｎ型領域形成用不純物導入領域が若干、内側又は外側にずれることがある。また、より一般的には、ゲート下高濃度Ｎ型領域形成用不純物導入領域を一対の隣接するボディ領域６の間の領域、すなわち、ゲート下高濃度Ｎ型領域８よりも広い領域とすることができる（セル全域導入を含めて「広域導入」という）。この場合も、ゲート下高濃度Ｎ型領域８とゲート下高濃度Ｎ型領域形成用不純物導入領域を一致させるのに比較すると、プロセスは容易となる。これに関連して、ゲート下高濃度Ｎ型領域８の不純物濃度をＰ型ボディ領域６の不純物濃度よりも低くすると、このような広域導入の場合でも、Ｐ型ボディ領域６の表面領域等における不所望な不純物濃度（ネットドーピング濃度）の反転や著しい濃度低下を回避することができる。
その後、不要になったゲート下高濃度Ｎ型領域導入用レジスト膜をたとえば、アッシング等により全面除去する。
次に、図１２に示すように、シリコン酸化膜３４の上に、たとえば、通常のリソグラフィによりシリコン酸化膜エッチング用レジスト膜を形成する。続いて、これをマスクとして、たとえば、フルオロカーボン系のエッチングガス等を用いたドライエッチングにより、セル領域４（図２）および、その周辺において、フィールド絶縁膜３４を除去する。その後、不要になったシリコン酸化膜エッチング用レジスト膜をたとえば、アッシング等により全面除去する。
次に、図１３に示すように、半導体ウエハ１の表面１ａ上に、たとえば、通常のリソグラフィによりＰボディ領域導入用レジスト膜３７を形成する（通常、この前に、半導体ウエハ１の表面１ａ上に、たとえば１０ｎｍ程度の熱酸化膜等のイオン注入保護膜を形成しておくが、図示が煩雑になるため省略する。他の部分においても同じ）。続いて、Ｐボディ領域導入用レジスト膜３７をマスクとして、イオン注入により、Ｐ型ボディ領域６を導入する。このイオン注入条件としては、
（１）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１０１３/ｃｍ２のオーダ程度；
（２）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば７５ｋｅＶ程度、ドーズ量：たとえば１０１２/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１７/ｃｍ３のオーダ程度）。その後、不要になったＰボディ領域導入用レジスト膜３７をたとえば、アッシング等により全面除去する。
次に、図１４に示すように、半導体ウエハ１の表面１ａに、ゲート酸化膜２７（ゲート絶縁膜）を形成する。ゲート絶縁膜２７の厚さとしては、耐圧にもよるが、たとえば、５０ｎｍから２００ｎｍ程度を例示することができる。成膜方法としては、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）や熱酸化等を例示することができる。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
次に、図１５に示すように、ゲート酸化膜２７上に、ゲート電極用ポリシリコン膜１５すなわち、第１層ポリシリコン膜（厚さとしては、たとえば５００ｎｍ程度、好適な範囲としては、たとえば、２００ｎｍから８００ｎｍ程度）を、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
次に、図１６に示すように、ドライエッチング（たとえば、ハロゲン系のガス雰囲気）によりゲート電極１５等をパターニングする。
次に、図１７に示すように、例えば、通常のリソグラフィによりＮ＋ソース領域導入用レジスト膜を形成し、それをマスクとして（セル領域４に限ると自己整合的に）、イオン注入により、Ｎ＋ソース領域２６を導入する。このイオン注入条件としては、イオン種：砒素、注入エネルギ：たとえば４０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったＮ＋ソース領域導入用レジスト膜をたとえば、アッシング等により全面除去する。これによって、ＭＯＳＦＥＴの形がほぼ形成されたことになるので、以降、Ｎ型エピタキシャル領域１０ｎおよびＰ型エピタキシャル領域１０ｐは、それぞれカラム状Ｎ型ドリフト領域１１ｎおよびカラム状Ｐ型ドリフト領域１１ｐとなる。
次に、図１８に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２９（層間絶縁膜）をＣＶＤ等により成膜する。なお、層間絶縁膜２９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）シリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。層間絶縁膜２９のトータル厚さとしては、たとえば、９００ｎｍ程度（好適な範囲としては、５００ｎｍから１２００ｎｍ程度）を好適な例として示すことができる。
次に、図１９に示すように、半導体ウエハ１の表面１ａ上に、例えば、通常のリソグラフィによりコンタクト開口形成用レジスト膜３５を形成し、それをマスクとして、ドライエッチング（たとえば、フルオロカーボン系ガス雰囲気）により、コンタクト開口３６等を開口する。続いて、不要になったコンタクト開口形成用レジスト膜３５をたとえば、アッシング等により全面除去する。
次に、図２０に示すように、シリコン基板をエッチング（たとえば、ハロゲン系のガス雰囲気によるドライエッチング）し、コンタクト開口３６を基板コンタクト溝３９とした後、イオン注入により、Ｐ＋ボディコンタクト領域２３を導入する。このイオン注入条件としては、イオン種：ＢＦ２、注入エネルギ：たとえば３０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。なお、このような基板エッチングは、コンタクト構造としては有用であるが、必須でないことは言うまでもない。
次に、図２１に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、ＴｉＷ等のバリアメタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ソース電位のメタルフィールドプレート６２（図２）、ガードリング電極３（図２）等を形成する。なお、実際には、バリアメタルの一部は、シリコン基板と反応して、シリサイドとなるが、それらの詳細は、煩雑であり、ここでは表示しない。
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
次に、バックグラインディング処理を施し、元のウエハ厚さ（たとえば４５０から７５０マイクロメートル程度）をたとえば８０から２８０マイクロメートル程度（たとえば、３００マイクロメートル未満）まで薄くする。すなわち、ウエハ１の裏面１ｂをバックグラインディングで除去される上端部１４まで除去することにより、薄膜化する。
次に、図２２に示すように、ウエハ１の裏面１ｂに裏面メタルドレイン電極２４をスパッタリング成膜により、成膜する。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。なお、裏面金属の種類は、個々の仕様によるので、ここに示したもの以外でも各種適用可能であることは言うまでもない。その後、個々のチップに分割すると、図２に示すようなデバイスとなる。更に、必要に応じて、たとえば、封止樹脂でトランスファーモールド等のパッケージ工程（更に必要に応じてモジュール化）を実施すればよい。
４．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２３から図２６）
図２３は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造のアウトラインを説明するためのデバイス要部断面図である。図２４はゲート下高濃度Ｎ型領域を有する縦型プレーナパワーＭＯＳＦＥＴ（本願の前記一実施の形態）とゲート下高濃度Ｎ型領域を有さない縦型プレーナパワーＭＯＳＦＥＴ（比較例）のゲート−ドレイン間容量Ｃｇｄのドレイン−ソース間電圧Ｖｄｓの推移による変化の様子を示すシミュレーション結果プロット図である。図２５は図４のチャネル−Ｐ型ボディ−Ｎカラム断面Ａおよびゲート下高濃度Ｎ型領域−Ｎカラム断面Ｂの基板表面から深さ方向のネットドーピング濃度プロファイルプロット（Ｎｅｔ Ｄｏｐｉｎｇ ｃｏｎｃｅｎｔｒａｔｉｏｎ Ｐｒｏｆｉｌｅ Ｐｌｏｔ）図である。図２６は図１のゲート駆動信号の一例を示す信号波形図である。図２７は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのゲート構造に関する変形例（トレンチゲート縦型パワーＭＯＳＦＥＴ）のセル構造を説明するための図４にほぼ対応するデバイス模式断面図である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
（１）技術的背景の説明（主に図１を参照）：
たとえば、家庭用エアコンディショナ（Ａｉｒ Ｃｏｎｄｉｔｉｏｎｅｒ）においては、図１のようなモータ駆動回路用素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が還流ダイオード（Ｆｌｙ−Ｂａｃｋ Ｄｉｏｄｅ）と組み合わせられて使用されていた。しかし、ＩＧＢＴは、バイポーラ素子であるため、スイッチング損失が大きいという問題があった。このため、ＩＧＢＴをよりオン抵抗が小さく、且つ、高速スイッチングが可能なスーパジャンクションを有するパワーＭＯＳＦＥＴに置き換えることが検討されている。このパワーＭＯＳＦＥＴには、更に、ボディダイオード（Ｂｏｄｙ Ｄｉｏｄｅ）を必然的に内蔵しているというメリットがあり、還流ダイオードを省略することが可能となる。
しかし、先にも説明したように、スイッチング動作におけるターンオフ時にあっては、Ｎ型ドリフト領域が一気に空乏化するため、スイッチングが早いというメリットを有する、反面、リンギングを起こしやすいというデメリットを有する。
スイッチングが早すぎて、ターンオフ時のドレイン電圧の立ち上がり、すなわち、”ｄＶ/ｄｔ”が大きいと、リンギングを起こすことが知られている。従って、リンギング対策としては、ゲート外付け抵抗を大きくする（「ゲート外付け抵抗高抵抗化」）等の対策が考えられるが、それでは、高速スイッチングのメリットが損なわれてしまう虞がある。
スーパジャンクションを有するパワーＭＯＳＦＥＴでは、ゲート−ドレイン間容量Ｃｇｄ（図２４参照）が小さいため、特に、”ｄＶ/ｄｔ”が大きくなりやすくリンギングを誘発する傾向がある。このため、ゲート絶縁膜の薄膜化（「ゲート絶縁膜薄膜化」）等も考えられるが、信頼性等の低下とのトレードオフとなる。また、セルピッチを大きくする（「セルピッチ拡張」）ことで、ゲート−ドレイン間容量Ｃｇｄを大きくすることも考えられるが、これも、オン抵抗の増加とのトレードオフとなる。
本願の前記一実施の形態においては、ゲート外付け抵抗高抵抗化、ゲート絶縁膜薄膜化、セルピッチ拡張等の「対症療法」を、スーパジャンクションを有するパワーＭＯＳＦＥＴのメリットを損なわない範囲で導入することを排除するものではないが、できるだけメリットを減少させずにリンギングを抑制することを意図するものである。従って、本願の各実施の形態（変形例を含む）においては、これらの対症療法を併用してもよい。
（２）本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造のアウトラインの説明（主に図２３）：
このため、本願の前記一実施の形態のスーパジャンクションを有する縦型パワーＭＯＳＦＥＴにおいては、以下のような構成としている。すなわち、ゲート電極１５に沿ったカラム状第１導電型ドリフト領域１１ｎの表面であって、一対の隣接する第２導電型を有するボディ領域６間に、ボディ領域６よりも深さが浅く、そのカラム状第１導電型ドリフト領域１１ｎよりも濃度が高い第１導電型を有するゲート下高濃度Ｎ型領域８を設けている。ここで、ゲート電極構造は、プレーナゲートでもトレンチゲートでも良い。
また、このゲート下高濃度Ｎ型領域８の深さＤｈ（濃度ピーク部の基板表面からの深さ）は、ボディ領域６の深さＤｂよりも浅くされている。これは、ゲート下高濃度Ｎ型領域８の深さＤｈが、ボディ領域６の深さＤｂよりも深くなると、ボディ領域６のコーナ部で電界集中が起こり、耐圧が低下するからである。
更に、ゲート下高濃度Ｎ型領域８の不純物濃度Ｎｈ（濃度ピーク部のネットドーパント濃度）は、それが属するカラム状第１導電型ドリフト領域１１ｎの不純物濃度Ｎｄ（ゲート下高濃度Ｎ型領域８が存在する部分の近傍における代表的な値）より高くされている。これは、そのようにしなければ、空乏化速度を抑制する効果が期待できないからである。
このようにすることによって、トランジスタがオフした際、空乏層の広がりの初期に於いて、ゲート−ドレイン間容量Ｃｇｄ（図２４参照）を増加させることができるので、耐圧特性、スイッチング特性等を損なうことなく、リンギングの発生を防止することができる。
（３）リンギングが防止できる理由に関する考察（主に図２４）：
このサブセクションでは、セクション２で説明した本願の前記一実施の形態のスーパジャンクションを有する縦型プレーナパワーＭＯＳＦＥＴ（ゲート下高濃度Ｎ型領域を付加したもの、すなわち、「実施形態デバイス」）と、その他は同一の構造で、ゲート下高濃度Ｎ型領域がないもの、すなわち、「比較例デバイス」の特性を比較して、説明する。
図２４に実施形態デバイスと比較例デバイスにおけるゲート−ドレイン間容量Ｃｇｄのドレイン−ソース間電圧Ｖｄｓ依存性のシミュレーション結果を示す。図２４に示すように、実施形態デバイスにおいては、一対の隣接するカラム状Ｐ型ドリフト領域１１ｐとカラム状Ｎ型ドリフト領域１１ｎの界面に延びる一対の空乏層がパンチスルーする点、すなわち、図中の変曲点よりも低ドレイン−ソース間電圧Ｖｄｓ側で、有効に、ゲート−ドレイン間容量Ｃｇｄが増加していることがわかる。すなわち、Ｎカラム１１ｎの上部が完全空乏化するまでの初期の段階（リンギングの発生に寄与する部分）において、ゲート−ドレイン間容量Ｃｇｄを増加させることで、リンギングの発生を防止しているのである。これは、ゲート下高濃度Ｎ型領域８の存在によって、ゲート電極下（トレンチゲートに於いては、ゲート下およびその周辺）における空乏化速度が低下するからである。また、この時期は、ほぼ電流が減衰しきっているので、ターンオフ損失の上昇はほとんどなく、耐圧やスイッチング損失の増加とのトレードオフを回避することができる。
（４）ゲート下高濃度Ｎ型領域等の濃度分布等に関する考察（主に図２５）：
このサブセクションでは、前記実施の形態における要部の不純物濃度の関係を明確にするために、図４のチャネル−Ｐ型ボディ−Ｎカラム断面Ａにおける不純物濃度プロファイルＲｐａとゲート下高濃度Ｎ型領域−Ｎカラム断面Ｂにおける不純物濃度プロファイルＲｐｂを図２５に例示して示す。図２５に示すように、ゲート下高濃度Ｎ型領域８（第１導電型を有するゲート下高濃度Ｎ型領域）の濃度ピークＰｈ（図４断面Ｂ）は、Ｐ型ボディ領域６（第２導電型を有するボディ領域）の濃度ピークＰｂ（図４断面Ａ）よりも浅い位置にある。すなわち、ゲート下高濃度Ｎ型領域８は、ボディ領域よりも深さが浅い。なお、ここでは、濃度ピークＰｈ（図４断面Ｂ）は、基板内から表面に近づくときに平坦になる部分をとっている。
また、ゲート下高濃度Ｎ型領域８濃度ピークＰｈ（図４断面Ｂ）におけるネットドーピング濃度は、そのＮカラム１１ｎの同一断面（図４断面Ｂ）におけるネットドーピング濃度の代表的値（たとえば、平均値）よりも高い。すなわち、ゲート下高濃度Ｎ型領域８は、そのカラム状Ｎ型ドリフト領域１１ｎ（カラム状第１導電型ドリフト領域またはＮカラム領域よりも濃度が高い。なお、一般に、同一深さにおけるＮカラム１１ｎのネットドーピング濃度は、図４断面Ｂにおける方が、図４断面Ａにおけるよりの高い。これは、カラム状Ｐ型ドリフト領域１１ｐ（カラム状第２導電型ドリフト領域またはＰカラム領域）からのボロンの拡散の影響である。
更に、図２５からわかるように、この例に於いては、ゲート下高濃度Ｎ型領域８濃度ピークＰｈ（図４断面Ｂ）におけるネットドーピング濃度は、図４断面Ａに沿ったＰ型ボディ領域６（第２導電型を有するボディ領域）の濃度ピークＰｂ（図４断面Ａ）におけるネットドーピング濃度よりも低い。すなわち、ゲート下高濃度Ｎ型領域８の濃度は、ボディ領域６の濃度よりも低い。
（５）図１の回路動作の具体的な説明（主に図２６により、図１を参照）：
図１のインバータ回路に対するゲート駆動信号Φａ，Φｂ，Φｃ，Φｄ（各添え字は、図１のＭＯＳＦＥＴおよびボディダイオード部の各添え字が対応する）の具体的一例を図２６に示す。図２６に示すように、図１の回路に於いては、対角的に同期して、交互にオン−オフが繰り返される。すなわち、ＭＯＳＦＥＴ（７１ａ、７１ｄ）からなる第１組とＭＯＳＦＥＴ（７１ｂ、７１ｃ）からなる第２組が、それぞれ同期して、オン−オフが繰り返される。しかし、第１組と第２組が同時にオンする時間が有ると、大きな貫通電流が流れて、電力損失が大きくなるので、通常、マスキング時間Ｔｍ（たとえば、５０ｎ秒程度）すなわち、両組ともにオフの期間を設けている。このマスキング時間Ｔｍにおいて、その直前までオン状態であった分岐（Ｌｅｇ）の反対側のＭＯＳＦＥＴ内のボディダイオード部がオンして、フライホイール（Ｆｌｙ Ｗｈｅｅｌ）電流が流れる。具体的には、たとえば、ＭＯＳＦＥＴ（７１ａ、７１ｄ）がオフ状態となったとき、ボディダイオード部（７２ｂ、７２ｃ）がオン状態となり、フライホイール電流が流れることとなる。
（６）本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのゲート構造に関する変形例（トレンチゲート縦型パワーＭＯＳＦＥＴ）のセル構造等の説明（主に図２７により、図４を参照）：
このサブセクションで説明する例は、セクション２（図４等）で説明したプレーナ型ＭＯＳＦＥＴのゲート構造に関する変形例である。
図２７に示すように、図４との相違は、ゲート電極１５が、ゲート収納トレンチ１９内に形成されているところにある。すなわち、ゲート電極１５は、半導体チップ２（半導体基板）のデバイス面１ａ（第１の主面）側の表面領域１ｆ（ここでは、ゲート収納トレンチ１９内）であって、カラム状Ｎ型ドリフト領域１１ｎ（カラム状第１導電型ドリフト領域またはＮカラム領域）の表面上に、ゲート絶縁膜を介して設けられている。
なお、製法的には、通常のトレンチゲートプロセスに従って、たとえば、Ｐ型ボディ領域６（第２導電型を有するボディ領域）の導入後、ゲート収納トレンチ１９を形成し、そこで図１１とほぼ同様に、セル領域４の全体にイオン注入等により、Ｎ型不純物を導入して、ゲート下高濃度Ｎ型領域８（第１導電型を有するゲート下高濃度Ｎ型領域）を形成すればよい。
ここで説明したトレンチゲート型パワーＭＯＳＦＥＴは、プレーナゲート型パワーＭＯＳＦＥＴ（セクション２の例）と比較して、耐圧４００ボルト超の高耐圧用（耐圧４００から１２００ボルト程度）には、比較的不利な反面、耐圧２００ボルト超から４００ボルト以下（耐圧３００ボルト台周辺）においては、より低オン抵抗を実現しやすいというメリットを有する。
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、主にプレーナ型パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、先にセクション４で説明したように、トレンチゲート型パワーＭＯＳＦＥＴ等にも適用できることは言うまでもない。
更に、前記実施の形態では、主にスーパジャンクション構造を有するパワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、スーパジャンクション構造を有さない単一導電型ドリフト領域をドリフト領域の主要部とする通常のパワーＭＯＳＦＥＴにも適用できることは言うまでもない。
また、前記実施の形態では、主にスーパジャンクション構造を有する縦型パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、スーパジャンクション構造の有無に係らず、横型パワーＭＯＳＦＥＴにも適用できることは言うまでもない。
なお、前記実施の形態では、主にメタルソース電極材料として、アルミニウム系メタル膜等を使用したものを例示したが、本発明はそれに限定されるものではなく、アルミニウム系メタル膜のほか、タングステン、銅、金、銀、チタン、パラジウム、ＴｉＷ、ＴｉＮその他の金属、合金膜（複合膜を含む）でも良いことは言うまでもない。
同様に、前記実施の形態では、ゲート電極材料として、主にポリシリコン膜を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ポリシリコン膜のほか、シリサイド膜、ポリサイド膜、タングステン膜、チタン膜、ＴｉＷ、ＴｉＮその他の金属、金属窒化物膜、合金膜（複合膜を含む）でも良いことは言うまでもない。
１ ウエハ（半導体基板、シリコン系半導体基板）
１ａ ウエハ又は半導体チップのデバイス主面（第１の主面）
１ｂ ウエハ又は半導体チップの裏面（第２の主面）
１ｆ デバイス主面側の表面領域
１ｓ ウエハ又は半導体チップの半導体基板部（エピタキシャル半導体基板）
２ 半導体チップ又はチップ領域（半導体基板、シリコン系半導体基板）
３ メタルガードリング
４ セル領域
５ メタルソース電極
６ Ｐ型ボディ領域（第２導電型を有するボディ領域）
７ メタルゲート電極
７ｗ メタルゲート配線
８ ゲート下高濃度Ｎ型領域（第１導電型を有するゲート下高濃度Ｎ型領域）
９ ＭＯＳＦＥＴ単位セル部
１０ｎ Ｎ型エピタキシャル領域
１０ｐ Ｐ型エピタキシャル領域
１１ ドリフト領域
１１ｎ カラム状Ｎ型ドリフト領域（カラム状第１導電型ドリフト領域またはＮカラム領域）
１１ｐ カラム状Ｐ型ドリフト領域（カラム状第２導電型ドリフト領域またはＰカラム領域）
１４ バックグラインディングで除去される上端部
１５ ポリシリコンゲート電極（ゲート電極又はポリシリコン膜）
１９ ゲート収納トレンチ
２０ トレンチ（埋め込み用トレンチ）
２３ Ｐ＋型ボディコンタクト領域
２４ 裏面メタルドレイン電極（メタルドレイン電極）
２５ Ｎ＋型ドレイン領域（ドレイン領域またはＮ型単結晶シリコン基板）
２６ Ｎ＋型ソース領域（ソース領域）
２７ ゲート絶縁膜
２９ 層間絶縁膜
３３ トレンチ加工用ハードマスク膜
３４ フィールド絶縁膜
３５ コンタクト開口形成用レジスト膜
３６ コンタクト開口
３７ Ｐボディ領域導入用レジスト膜
３９ 基板コンタクト溝
６２ メタルフィールドプレート
７１ａ，７１ｂ，７１ｃ，７１ｄ 駆動ＭＯＳＦＥＴ
７２，７２ａ，７２ｂ，７２ｃ，７２ｄ ボディダイオード部
Ａ チャネル−Ｐ型ボディ−Ｎカラム断面
Ｂ ゲート下高濃度Ｎ型領域−Ｎカラム断面
Ｃｇｄ ゲート−ドレイン間容量
Ｄｂ Ｐ型ボディ領域の深さ
Ｄｈ ゲート下高濃度Ｎ型領域の深さ
Ｇｎｄ 接地電圧端子
ＭＷ モータ巻き線
Ｎｄ カラム状Ｎ型ドリフト領域の不純物濃度
Ｎｈ ゲート下高濃度Ｎ型領域の不純物濃度
Ｐｂ Ｐ型ボディ領域の濃度ピーク
Ｐｈ ゲート下高濃度Ｎ型領域の濃度ピーク
ＰＭ パルス変調ゲート駆動回路
Ｒ１ セル部切出領域
Ｒｐａ チャネル−Ｐ型ボディ−Ｎカラム断面におけるネットドーピング濃度プロファイル
Ｒｐｂ ゲート下高濃度Ｎ型領域−Ｎカラム断面におけるネットドーピング濃度プロファイル
Ｔｍ マスキング時間
Ｖｄｄ 直流電源電圧端子
Ｖｄｓ ドレイン−ソース間電圧
Ｗｎ Ｎカラムの厚さ
Ｗｐ Ｐカラムの厚さ
Φａ，Φｂ，Φｃ，Φｄ 各ＭＯＳＦＥＴのゲートに供給されるパルス波形

Claims (12)

  1. 以下を含む縦型パワーＭＯＳＦＥＴ：
    （ａ）第１の主面および第２の主面を有する半導体基板；
    （ｂ）前記半導体基板の前記第１の主面上から内部に亘り設けられたセル領域；
    （ｂ）前記第２の主面の表面内に設けられた第１導電型を有するドレイン領域；
    （ｃ）前記セル領域内であって、前記ドレイン領域との境界から前記第１の主面までの主要部に形成されたカラム状第１導電型ドリフト領域および、前記第１導電型と反対導電型の第２導電型を有するカラム状第２導電型ドリフト領域が交互に繰り返されたドリフト領域；
    （ｄ）前記第１の主面側の表面領域であって、各カラム状第１導電型ドリフト領域の表面上にゲート絶縁膜を介して設けられたゲート電極；
    （ｅ）前記第１の主面側の前記ドリフト領域の表面であって、各カラム状第２導電型ドリフト領域から、それに隣接する前記カラム状第１導電型ドリフト領域内に亘って形成された前記第２導電型を有するボディ領域；
    （ｆ）各カラム状第１導電型ドリフト領域の前記ゲート電極に沿った表面であって、一対の隣接する前記ボディ領域間に設けられ、前記ボディ領域よりも深さが浅く、そのカラム状第１導電型ドリフト領域よりも濃度が高い前記第１導電型を有するゲート下高濃度Ｎ型領域；
    （ｇ）各ボディ領域の表面であって、前記ゲート電極の端部近傍から外部に亘って設けられ、前記ゲート下高濃度Ｎ型領域よりも高濃度の前記第１導電型を有するソース領域；
    （ｈ）前記半導体基板の前記第１の主面上に設けられ、前記ボディ領域および前記ソース領域に電気的に接続されたメタルソース電極；
    （ｉ）前記半導体基板の前記第２の主面上に設けられ、前記ドレイン領域に電気的に接続されたメタルドレイン電極。
  2. 請求項１の縦型パワーＭＯＳＦＥＴにおいて、前記半導体基板は、シリコン系半導体基板である。
  3. 請求項２の縦型パワーＭＯＳＦＥＴにおいて、前記第１導電型はＮ型である。
  4. 請求項３の縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域の不純物濃度は、前記カラム状第２導電型ドリフト領域の不純物濃度よりも高い。
  5. 請求項４の縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域を形成するための前記第１導電型を有する不純物は、イオン注入によって導入される。
  6. 請求項５の縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域の濃度は、前記ボディ領域の濃度よりも低い。
  7. 請求項６の縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域を形成するための前記第１導電型を有する不純物は、前記一対の隣接するボディ領域の間の領域よりも広い領域に導入される。
  8. 請求項７の縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域を形成するための前記第１導電型を有する不純物は、前記セル領域のほぼ全域に導入される。
  9. 請求項８の縦型パワーＭＯＳＦＥＴにおいて、前記ゲート下高濃度Ｎ型領域上に対向する部分の全面に前記ゲート電極が設けられている。
  10. 請求項９の縦型パワーＭＯＳＦＥＴは、モータドライブ用である。
  11. 請求項８の縦型パワーＭＯＳＦＥＴは、プレーナゲート型である。
  12. 請求項８の縦型パワーＭＯＳＦＥＴは、トレンチゲート型である。
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