KR20160005928A - 전력 반도체 소자 - Google Patents

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서동수
장창수
박재훈
송인혁
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삼성전기주식회사
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Abstract

본 개시의 일 실시 예에 따른 전력 반도체 소자는 제1 도전형의 반도체 기판; 상기 반도체 기판 상부에 배치되며, 제1 도전형 필러(pillar)와 제2 도전형 필러가 교대로 배열되는 수퍼정션(super junction)부; 및 상기 제1 도전형 필러 상부에 배치되는 3차원 게이트부;를 포함할 수 있다. 상기 제1 도전형 필러 상부에 상기 3차원 게이트가 배치됨으로써, 상기 제1 및 제2 도전형 필러의 폭을 감소시킬 수 있어 소자 사이즈를 효과적으로 감소시킬 수 있다.

Description

전력 반도체 소자{Power semiconductor device}
본 개시는 전력 반도체 소자에 관한 것이다.
일반적으로 전력 반도체 소자는 모터의 제어 혹은 인버터 등의 각종 스위칭 소자로서 널리 활용되고 있다.
구체적으로 전력 반도체 소자는 전력 장치에 사용되는 반도체 소자를 의미하는 것으로서, 전력의 변환이나 제어에 최적화되어 있는 전력 장치의 핵심이다.
일반적인 반도체 소자에 비하여 고 내압화, 대 전류화, 고 주파수화된 것을 특징으로 한다.
대표적인 전력 반도체 소자의 종류는 모스펫(MOSFET; Metal Oxide semiconductor Field Effect Transistor)과 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor) 등이 있다.
전력 반도체 소자의 내압과 온(on) 저항 간에는 상충관계(trade-off)가 성립된다. 이러한 상충관계는 반도체 소자의 재료에 의해 정해지는 한계가 있어, 이러한 한계를 극복하여 낮은 온(on) 저항을 가지는 반도체 소자의 제작이 요구된다.
이러한 문제를 해결하기 위한 전력 반도체 소자 구조의 일 예로서 p 형 필러와 n 형 필러가 매입되는 수퍼정션(super junction)부가 제시되고 있다.
전력 반도체 소자에 수퍼정션부가 이용되는 경우, p 형 필러와 n 형 필러의 폭을 감소시키는 방법을 이용하여 반도체 소자의 온(on) 저항을 향상시킬 수 있으나, 상기 필러의 폭이 감소될수록 공정 조건 및 설계의 변화에 민감해지는 단점이 있다.
또한, 상기 필러의 폭을 감소시키기 위해서는 에피 성장 횟수를 증가시키거나 추가적인 공정이 필요하므로 공정 비용 상승 및 공정의 복잡성으로 인해 소자 특성의 열화 및 수율 저하가 우려된다.
이러한 문제를 해결하기 위하여, 전력 반도체 소자의 채널(channel) 밀도를 높이고 온(on) 저항을 최소화하며, 상기 필러의 폭 감소 및 소자 사이즈 축소가 가능할 수 있는 기술이 필요한 실정이다.
하기의 선행기술문헌의 특허문헌 1은 수퍼정션부를 가지는 전력 반도체 소자에 관한 것이다.
한국공개특허공보 제10-2012-0060324호
본 개시의 일 실시 형태에 따르면, 전력 반도체 소자를 제공하는 것이다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 제1 도전형의 반도체 기판; 상기 반도체 기판 상부에 배치되며, 제1 도전형 필러(pillar)와 제2 도전형 필러가 교대로 배열되는 수퍼정션(super junction)부; 및 상기 제1 도전형 필러 상부에 배치되는 3차원 게이트부;를 포함할 수 있다.
본 개시의 다른 실시 예에 따른 전력 반도체 소자는 제1 도전형의 반도체 기판; 상기 반도체 기판 상부에 배치되며, 제1 도전형 필러(pillar)와 제2 도전형 필러가 교대로 배열되는 수퍼정션(super junction)부; 및 상기 제1 도전형 필러 상부에 배치되며, 상기 반도체 기판의 수직한 방향으로 전자가 이동할 수 있는 경로 제공부;를 포함할 수 있다.
본 개시의 일 실시 형태에 따르면, 온(on) 저항을 감소시키면서 소자 사이즈를 최소화할 수 있는 전력 반도체 소자를 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도이다.
도 2는 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 사시도이다.
도 3는 도 1의 A부를 확대한 단면도이다.
도 4은 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도이다.
도 5는 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자의 개략적인 사시도이다.
후술하는 본 개시에 대한 상세한 설명은, 본 개시가 실시될 수 있는 특정 실시예에 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 개시를 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는 적절하게 설명된다면 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도면에서, x방향은 폭 방향, y방향은 길이 방향, z방향은 두께 방향으로 정의하여 사용하였다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 MOSFET을 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 MOSFET로 한정되는 것은 아니며, 예컨대 MOSFET 외에도, 전력용 IGBT와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 개시의 여러 실시 예들은 특정 p 형및 n 형영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또한, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다. 이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
또한, 이하에서 명확한 설명을 위하여, 제1 도전형 필러는 n 형 필러, 제2 도전형 필러는 p 형 필러, 제1 반도체 영역은 웰 영역, 제2 반도체 영역은 소스 영역으로 설명하도록 하지만, 이에 제한되는 것은 아니다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도 이고, 도 2는 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 사시도 이다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 제1 도전형의 반도체 기판(111); 상기 반도체 기판(111) 상부에 배치되며 n 형 필러(pillar)(112a)와 p 형 필러(112b)가 교대로 배열되는 수퍼정션(super junction)부(112); 및 상기 n 형 필러(112a) 상부에 배치되는 3차원 게이트부(120);을 포함할 수 있다.
상기 반도체 기판(111)은 n형의 도전형을 가질 수 있다.
상기 수퍼정션부(112)는 상기 반도체 기판(111) 상부에 배치되며, 폭 방향으로 n 도전형 불순물 영역(n 형 필러)와 p 도전형 불순물 영역(p 형 필러)가 서로 교번하여 형성될 수 있다.
상기 n 형 필러(112a) 및 p 형 필러(112b)의 폭은 6 내지 8μm 일 수 있다.
상기 전력 반도체 소자(100)는 MOSFET일 수 있으나, 이에 제한되는 것은 아니다.
상기 전력 반도체 소자(100)는 순방향-바이어스가 인가되어 전류가 흐르는 중에 스위칭 동작하여 역방향-바이어스를 인가되면 전력 반도체 소자를 통하여 더 이상 전류가 흐르지 않아야 한다.
상기 전력 반도체 소자(100)는 IGBT와 다르게 스위칭 성능 손실 및 전력 반도체 소자의 오프 손실이 거의 없다.
상기 전력 반도체 소자에 역방향-바이어스가 인가된 순간, 상기 소자 내에 채널(channel)이 소멸하면서 전자의 이동이 없어지고, 상기 소자 내에 잔류하는 전자는 드레인 방향으로 이동하여 제거된다.
따라서, 상기 n 형 필러(112a)는 전자가 드레인 방향으로 빠르게 이동할 수 있는 경로를 제공할 수 있다.
그러므로, 상기 수퍼정션부(112)는 전자가 n 형 필러를 통해 드레인 방향으로 빠르게 이동할 수 있는 경로를 제공하는 것과 동시에, n 형 필러와 p 형 필러의 접합 구조에 의하여 공핍층이 확장되게 되어 상기 소자의 내압을 높일 수 있다.
따라서, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 오프 손실이 거의 없으며, 내압이 크게 향상될 수 있다.
전력 반도체 소자가 블로킹 모드(blocking mode)로 작동하는 경우, p 형 반도체 영역과 n 형 반도체 영역이 접하는 부분에 형성되는 공핍층이 확장하게 된다.
이러한 공핍층은 블로킹 모드의 전압이 높아짐에 따라 점점 더 크게 확장되게 된다.
상기 수퍼정션부(112)에서 상기 n 형 필러(112a)와 상기 p 형 필러(112b)가 접하고 있기 때문에, 상기 수퍼정션부(112)에서도 공핍층이 확장하게 된다.
블로킹 모드의 초기에 전압이 낮을 때에는 상기 n 형 필러(112a)와 상기 p 형 필러(112b)가 접하는 계면에서 너비 방향으로 공핍층이 확장된다.
하지만, 블로킹 모드의 한계 전압 또는 내압을 넘어서는 전압을 공급하면, 전력 반도체는 전자사태 항복(avalanche breakdown)을 일으켜 역방향으로 커다란 전류가 흘러 소자가 망가지게 된다.
따라서, 전력 반도체 소자의 내압을 향상시키기 위해서는 공핍층이 충분히 확장할 수 있는 여유 공간이 필요하다.
상기 n 형 필러 및 상기 p 형 필러의 폭(Wn, Wp)을 감소시킬 수 있다. 이로 인해, 상기 n 형 필러(112a)와 상기 p 형 필러(112b) 간의 접합면 사이의 거리가 감소될 수 있으며, 공핍 영역이 만나는 길이가 짧아질 수 있어, 상기 전력 반도체 소자(100)의 온(on) 저항이 감소될 수 있다.
또한, 상기 n 형 필러 및 상기 p 형 필러가 일반적인 전력 반도체 소자보다 높은 도핑(doping) 농도를 가지더라도 상기 전력 반도체 소자의 내압이 유지될 수 있거나 향상될 수 있다.
상기 수퍼정션부(112)가 적용된 전력 반도체 소자의 온(on) 저항은, 상기 n 형 필러 및 상기 p 형 필러의 폭(Wn, Wp)과 비례하며, 상기 n 형 필러 및 상기 p 형 필러의 도핑 농도와 반비례한다.
따라서, 상기 n 형 필러 및 상기 p 형 필러의 폭(Wn, Wp)을 감소시키며 상기 n 형 필러 및 상기 p 형 필러의 도핑 농도를 높이면, 상기 전력 반도체 소자(100)의 내압을 유지하면서 온(on) 저항을 감소시킬 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는, 상기 n 형 필러(112a) 상부에 3차원 게이트부(120)를 배치한다.
상기 3차원 게이트부(120)는 상기 n 형 필러(112a) 상부에 일 방향으로 길게 형성될 수 있다.
상기 3차원 게이트부(120)는 상기 n 형 필러(112a) 상부에 1개 이상이 배치될 수 있다.
상기 n 형 필러(112a)의 폭 범위 내에 상기 3차원 게이트부(120)가 형성될 수 있다.
이로 인해, 전력 반도체 소자 내에 채널(channel) 영역이 증가할 수 있으며, 채널 밀도가 높아질 수 있다.
상기 3차원 게이트부의 폭(Wg)은 1μm 이하일 수 있다.
상기 3차원 게이트부의 폭(Wg)이 1μm 이하일 경우, 상기 n 형 필러 및 상기 p 형 필러의 폭(Wn, Wp)을 최대한 감소시킬 수 있다.
상기 n 형 필러 및 상기 p 형 필러의 도핑 농도를 높임과 동시에 상기 n 형 필러 및 p형 필러의 폭(Wn, Wp)을 감소시키면, 상기 n 형 필러(112a)와 상기 p 형 필러(112b) 간의 접합면 사이의 거리가 감소되더라도, 상기 전력 반도체 소자의 내압이 유지될 수 있거나 향상될 수 있으며, 온(on) 저항을 감소시킬 수 있다.
즉, 상기 n 형 필러(112a) 상부에 3차원 게이트부(120)를 배치함으로써, 상기 n 형 필러와 상기 p 형 필러의 폭(Wn, Wp)을 감소시킬 수 있어 소자 사이즈를 효과적으로 감소시킬 수 있으며, 집적도 증가에 의한 효과 또한 얻을 수 있다.
도 3은 도 1의 A부를 확대한 단면도이다.
도 3을 참조하면, 상기 3차원 게이트부(120)는 상기 n 형 필러(112a) 상부에 배치되는 게이트; 상기 게이트의 양 측면에 배치되는 제2 도전형의 웰 영역(126); 및 상기 웰 영역(126) 상부에 배치되는 제1 도전형의 소스 영역(128);을 포함한다.
상기 웰 영역(126)은 p 형 도전형을 가짐으로써 상기 n 형 필러(112a)와 pn 접합을 형성하게 된다.
상기 웰 영역(126)의 상부에는 n형의 도전형을 가지는 상기 소스 영역(128)이 배치될 수 있다.
상기 게이트는 게이트 절연층(122) 및 도전성 물질(124)을 포함할 수 있다.
상기 게이트는 상기 n 형 필러(112a) 상부에 배치되며, 상기 웰 영역(126)과 접하는 부분에 게이트 절연층(122)이 형성될 수 있다. 이로 인해, 상기 게이트는 상기 웰 영역(126)과 절연될 수 있다.
상기 게이트 절연층(122)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
상기 게이트 내부에는 도전성 물질(124)이 충전될 수 있다.
상기 도전성 물질(124)의 높이는 상기 웰 영역(126)의 높이보다 같거나 클 수 있다.
상기 도전성 물질(124)은 폴리 실리콘 또는 금속일 수 있으나, 이에 제한되는 것은 아니다.
상기 도전성 물질(124)은 게이트 전극(180)과 전기적으로 연결되어, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 동작을 제어하게 된다.
상기 도전성 물질(124)에 양의 전압이 인가되는 경우, 상기 웰 영역(126)에 채널(c)이 형성된다.
구체적으로, 상기 도전성 물질(124)에 양의 전압이 인가되는 경우, 상기 웰 영역(126)에 존재하는 전자가 상기 게이트 쪽으로 끌려오게 되는데, 전자가 상기 웰 영역(126)과 상기 게이트 절연층(122)의 경계면에 모여서 채널(c)이 형성되는 것이다.
즉, 게이트 전극(180)에 + 전압이 가해지면 웰 영역이 공핍되면서 상기 게이트 절연층(122)과 상기 웰 영역(126)의 표면에 전자층이 형성되어 채널(c)이 형성됨으로써 전류가 흐를 수 있게 된다.
상기 전자는 채널(c)을 통해 상기 n 형 필러(112a)로 이동하게 되고, 상기 n 형 필러(112a)를 통해서 상기 반도체 기판(111)으로 이동할 수 있다.
따라서, 상기 3차원 게이트부(120)는 상기 반도체 기판(111)의 수직한 방향으로 전자가 빠르게 이동할 수 있는 경로(e)를 제공할 수 있다.
또한, 상기 3차원 게이트부(120)로 인하여 상기 전력 반도체 소자(100)의 상부에서 채널(c)을 형성할 수 있어, 상기 n 형 필러 및 상기 p 형 필러의 폭을 감소시키면서 소자의 온(on) 저항을 감소시킬 수 있다.
상기 전력 반도체 소자(100)는 상기 수퍼정션부(112)의 상부에 배치되며, 상기 3차원 게이트부(120)를 매립하는 절연층(160)을 더 포함할 수 있다.
상기 절연층(160)은 상기 소스 영역(128)을 상기 게이트로부터 절연시킬 수 있다.
상기 절연층(160)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
상기 소스 영역(128)과 전기적으로 연결되도록 상기 절연층(160) 상부에 소스 전극(170)이 형성될 수 있으며, 상기 반도체 기판(111)의 하부에는 드레인 전극(150)이 형성될 수 있다.
상기 소스 영역(128)은 접속용 금속에 의하여 상기 소스 전극(170)과 연결될 수 있다.
도 4는 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도이다.
도 4에 도시된 구성 요소 중 도 1에 도시된 구성 요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 4를 참조하면, 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)는 상기 3차원 게이트부(220)가 상기 수퍼정션부(212) 중 하나의 n 형 필러(212a) 상부에만 배치될 수 있다.
상기 3차원 게이트부(220)의 폭이 1μm 이므로, 상기 하나의 n 형 필러(212a) 상부에 복수의 3차원 게이트부(220)가 형성될 수 있다. 이로 인해, 상기 전력 반도체 소자(200) 내에 채널 영역이 증가할 수 있으며, 채널 밀도가 높아질 수 있다.
도 5는 본 개시의 또 다른 실시 예에 따른 전력 반도체 소자의 개략적인 사시도이다.
도 5에 도시된 구성 요소 중 도 1에 도시된 구성 요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 5를 참조하면, 본 개시의 다른 실시 예에 따른 전력 반도체 소자(300)는 상기 n형 필러(312a) 상부에 일 방향에 수직한 방향으로 일정한 간격을 가지며 배치되는 복수의 3차원 게이트부(320)를 포함할 수 있다.
앞에서 설명한 바와 같이, 상기 3차원 게이트부(320)는 상기 반도체 기판(311)의 수직한 방향으로 전자가 빠르게 이동하는 경로를 제공할 수 있어, 상기 전력 반도체 소자의 상기 n 형 필러와 상기 p 형 필러의 폭을 감소시키면서 온(on) 저항을 감소시킬 수 있다.
상기 3차원 게이트부(320)의 폭이 1μm 이므로, 상기 n 형 필러(312a)의 폭 범위 내에 상기 3차원 게이트부가 형성될 수 있다. 이로 인해, 전력 반도체 소자 내에 채널 영역이 증가할 수 있으며, 채널 밀도가 높아질 수 있다.
즉, 상기 n 형 필러(312a) 상부에 상기 3차원 게이트부(320)을 배치함으로써, 상기 n 형 필러(312a)와 상기 p 형 필러(112b)의 폭을 감소시킬 수 있어 소자 사이즈를 효과적으로 감소시킬 수 있으며, 집적도 증가에 의한 효과 또한 얻을 수 있다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 전력 반도체 소자
111, 211, 311: 반도체 기판
112, 212, 312: 수퍼졍션부
112a, 212a, 312a: n 형 필러
112b, 212b, 312b: p 형 필러
120, 220, 320: 3차원 게이트부
122: 게이트 절연층
124: 도전성 물질
126: 웰 영역
128: 소스 영역
150, 250, 350: 드레인 전극
160, 260: 절연층
Wg: 3차원 게이트의 폭

Claims (13)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판 상부에 배치되며, 제1 도전형 필러(pillar)와 제2 도전형 필러가 교대로 배열되는 수퍼정션(super junction)부; 및
    상기 제1 도전형 필러 상부에 배치되는 3차원 게이트부;를 포함하는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 3차원 게이트부는
    상기 제1 도전형 필러 상부에 배치되는 게이트;
    상기 게이트의 양 측면에 배치되는 제2 도전형의 제1 반도체 영역; 및
    상기 제1 반도체 영역 상부에 배치되는 제1 도전형의 제2 반도체 영역;을 포함하는 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 3차원 게이트부의 폭은 1μm 이하인 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 도전형 필러 및 제2 도전형 필러의 폭은 6 내지 8μm인 전력 반도체 소자.
  5. 제1항에 있어서,
    상기 3차원 게이트부는 상기 제1 도전형 필러 상부에 일 방향으로 길게 배치되는 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 3차원 게이트부는 상기 제1 도전형 필러 상부에 일 방향에 수직한 방향으로 일정한 간격을 가지며 배치되는 전력 반도체 소자.
  7. 제1항에 있어서,
    상기 수퍼정션부 중 하나의 제1 도전형 필러에 대하여, 상기 3차원 게이트부는 상기 제1 도전형 필러 상부에 1개 이상이 배치되는 전력 반도체 소자.
  8. 제1항에 있어서,
    상기 3차원 게이트부는 상기 수퍼정션부 중 하나의 제1 도전형 필러 상부에만 배치되는 전력 반도체 소자.
  9. 제1항에 있어서,
    상기 수퍼정션부 상부에 배치되며, 상기 3차원 게이트부를 매립하는 절연층을 더 포함하는 전력 반도체 소자.
  10. 제1 도전형의 반도체 기판;
    상기 반도체 기판 상부에 배치되며, 제1 도전형 필러(pillar)와 제2 도전형 필러가 교대로 배열되는 수퍼정션(super junction)부; 및
    상기 제1 도전형 필러 상부에 배치되며, 상기 반도체 기판의 수직한 방향으로 전자가 이동할 수 있는 경로 제공부;를 포함하는 전력 반도체 소자.
  11. 제10항에 있어서,
    상기 제공부의 폭은 1μm 이하인 전력 반도체 소자.
  12. 제10항에 있어서,
    상기 제1 도전형 필러 및 제2 도전형 필러의 폭은 6 내지 8μm인 전력 반도체 소자.
  13. 제10항에 있어서,
    상기 수퍼정션부 상부에 배치되며, 상기 제공부를 매립하는 절연층을 더 포함하는 전력 반도체 소자.
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