JP2013069786A - 電力用半導体装置 - Google Patents

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Abstract

【課題】スーパージャンクション構造を備える電力用半導体装置において、製造バラツキによる終端領域での耐圧低下を抑制する。
【解決手段】本発明の実施形態の電力用半導体装置は、第１導電形の第１の半導体層１、高抵抗のエピタキシャル層２、第２導電形の第２の半導体層１０、第１導電形の第３の半導体層１３、ゲート電極２０、第１の電極２３、及び第２の電極２４を備える。高抵抗のエピタキシャル層は、第１のピラー領域と第２のピラー領域とを有する。第１のピラー領域は、交互に配列された複数の第１導電形の第１のピラー３と複数の第２導電形の第２のピラー４とを有する。第２のピラー領域は、第１のピラー領域側の一端に第３のピラー５を有し、他端に第４のピラー６を有する。第３のピラーの正味の不純物量は、第１のピラーの正味の不純物量及び第２のピラーの正味の不純物量よりも少なく、第４のピラーの正味の不純物量よりも多い。
【選択図】図１

Description

ドリフト層にスーパージャンクション構造を備えた電力用半導体装置に関する。
電力用半導体装置は、一般に縦方向に電流が流れる縦型構造を有し、高耐圧化とともに低消費電力化が求められる。電力用半導体装置としては、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、及びＩＥＧＴ（Injection Enhanced Gate Transisitor）などがある。低消費電力化のためには、電力用半導体装置のドリフト層は、高い不純物濃度を有し低抵抗であることが必要である。一方、高耐圧化のためには、電力用半導体装置のドリフト層は、空乏層が広がりやすくするために、低不純物濃度を有することが必要である。すなわち、電力用半導体装置において、高耐圧化と低消費電力化とはトレードオフの関係にある。このトレードオフの関係を改善するために、電力用半導体装置のドリフト層にスーパージャンクション構造が設けられる。
スーパージャンクション構造は、縦方向に延伸する複数のｐ形ピラーとｎ形ピラーとが、半導体素子の水平方向に交互に配列した構造である。水平方向でｐ形ピラー中のｐ形不純物量とｎ形ピラー中のｎ形不純物量とが等量となることにより、スーパージャンクション構造は、擬似的にアンドープ状態となり、空乏層が延びやすく、電力用半導体装置の耐圧が向上する。同時に、電力用半導体装置がオン状態の時、ｎ形不純物濃度が高いｎ形ピラーが、ドリフト層中の電流経路になるため、低オン抵抗化が促進される。
しかしながら、スーパージャンクション構造は、製造工程の不純物注入量のバラツキにより、電力用半導体装置の素子領域に比べて終端領域において耐圧が低下しやすい。電力用半導体装置のアバランシェ耐量を向上するためには、スーパージャンクション構造の終端領域が、素子領域よりも耐圧が高い構造が望まれる。
特開２００９−４５４７号公報
スーパージャンクション構造を備える電力用半導体装置において、製造バラツキによる終端領域での耐圧低下を抑制する。
本発明の実施形態の電力用半導体装置は、第１導電形の第１の半導体層、高抵抗のエピタキシャル層、第２導電形の第２の半導体層、第１導電形の第３の半導体層、ゲート電極、第１の電極、及び第２の電極を備える。第１導電形の第１の半導体層は、第１の表面と前記第１の表面とは反対側の第２の表面とを有する。高抵抗のエピタキシャル層は、第１の半導体層の第１の表面上に設けられ、第１のピラー領域と第２のピラー領域とを有する。第２導電形の第２の半導体層は、前記第１のピラー領域の表面に選択的に設けられる。第１導電形の第３の半導体層は、第２の半導体層の表面に選択的に設けられる。ゲート電極は、第１のピラー領域、第２の半導体層、及び第３の半導体層上にゲート絶縁膜を介して設けられる。第１の電極は、第１の半導体層の第２の表面に電気的に接続される。第２の電極は、第２の半導体層と第３の半導体層とに電気的に接続され、ゲート電極と層間絶縁膜を介して絶縁される。第１のピラー領域は、第１の半導体層の第１の表面に平行な第一の方向に沿って、交互に配列された複数の第１導電形の第１のピラーと複数の第２導電形の第２のピラーとを有する。複数の第２導電形の第２のピラーは、それぞれ、第２導電形の第２の半導体層に接続する。第１のピラー領域の第１の方向に沿った終端は、第１のピラーと第２のピラーとのどちらか一方のピラーで終端される。第２のピラー領域は、第１の方向に沿って第１のピラー領域と第１のピラー領域の終端を介して隣接する。第２のピラー領域は、第１の方向に沿って第１のピラー領域側の一端に、第１の領域の終端の前記一方のピラーの導電形と反対の導電形を有する第３のピラーを有し、第１の方向に沿って第１のピラー領域とは反対側の他端に、第３のピラーと反対の導電形を有する第４のピラーを有する。複数の第１のピラー、複数の第２のピラー、第３のピラー、及び第４のピラーは、それぞれ、第１の半導体層の第１の表面に垂直な第２の方向に沿って配列された、複数段の不純物拡散層で構成される。複数の第１のピラー、複数の第２のピラー、第３のピラー、及び第４のピラーの各段の不純物拡散層は、第１の半導体層の第１の表面と平行な１つの層内に配列される。この１つの層内において、第３のピラーの不純物拡散層における第３のピラーの導電形の正味の不純物量は、複数の第１のピラーの各不純物拡散層における第１導電形の正味の不純物量及び複数の第２のピラーの各不純物拡散層における第２導電形の正味の不純物量よりも少ない。前記１つの層内において、第４のピラーの不純物拡散層における第４のピラーの導電形の正味の不純物量は第３のピラーの不純物拡散層における正味の不純物量よりも少ない。
第１の実施形態に係る電力用半導体装置の要部模式断面図。 第１の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）におけるＡ部の拡大図、（ｃ）（ａ）の後の工程の要部模式断面図。 第１の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）の後の工程の要部模式断面図。 比較例に係る電力用半導体装置の製造工程の一部を示し、図２（ｂ）に相当する要部模式断面図。 第１の実施形態及び比較例に係る電力用半導体装置の耐圧のバラツキを示す図。 第２の実施形態に係る電力用半導体装置の要部模式断面図。 第２の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）におけるＦ部の拡大図。 第３の実施形態に係る電力用半導体装置の要部模式断面図。 第３の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）におけるＧ部の拡大図。 第４の実施形態に係る電力用半導体装置の要部模式断面図。 第４の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）におけるＨ部の拡大図。 第５の実施形態に係る電力用半導体装置の要部模式断面図。 第５の実施形態に係る電力用半導体装置の製造工程の一部を示し、図２に相当する要部模式断面図。 第５の実施形態に係る電力用半導体装置の、（ａ）第１のピラー領域の要部を模式的に説明する図、（ｂ）第２のピラー領域の要部を模式的に説明する図。 第６の実施形態に係る電力用半導体装置の要部模式断面図。 第６の実施形態に係る電力用半導体装置の製造工程の一部を示し、図２（ｂ）に相当する要部模式断面図。
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。ｎ形不純物及びｐ形不純物のいずれに対しても、総不純物量及び正味の不純物量が用いられる。ｎ形の総不純物量は、半導体層中に存在するｎ形不純物の総量を意味する。ｐ形の総不純物量は、半導体層中に存在するｐ形不純物の総量を意味する。これに対し、ｎ形の正味の不純物量は、半導体層中のｎ形の総不純物量からｐ形の総不純物量を差し引いた（不純物補償後の）量を意味する。ｐ形の正味の不純物量も同様に、半導体層中のｐ形の総不純物量からｎ形の総不純物量を差し引いた（不純物補償後の）量を意味する。差し引いた結果が負の値の時は、それぞれ逆の導電形の正味の不純物量を意味する。各実施形態は、ＭＯＳＦＥＴを例に説明されるが、ＩＧＢＴやＩＥＧＴに対しても適用可能である。
（第１の実施形態）
図１〜図５を用いて、本発明の第１の実施形態に係る電力用半導体装置を説明する。図１は、第１の実施形態に係る電力用半導体雄値の要部模式断面図である。図２は、第１の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）におけるＡ部の拡大図、（ｃ）（ａ）の後の工程の要部模式断面図である。図３は、第１の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）の後の工程の要部模式断面図である。図４は、比較例に係る電力用半導体装置の製造工程の一部を示し、図２（ｂ）に相当する要部模式断面図である。図５は、第１の実施形態及び比較例に係る電力用半導体装置の耐圧のバラツキを示す図である。
図１に示したように、本実施形態に係る電力用半導体装置１００は、ＭＯＳＦＥＴであり、ｎ＋形のドレイン層（第１導電形の第１の半導体層）１、ｎ−形ドリフト層（高抵抗のエピタキシャル層）２、ｐ形ベース層（第２導電形の第２の半導体層）１０、ｎ＋形ソース層（第１導電形の第３の半導体層）１３、ゲート電極２０、ドレイン電極（第１の電極）２３、及びソース電極（第２の電極）２４を備える。ｎ＋形ドレイン層１は、第１の表面とこれと反対側の第２の表面とを有し、ｎ形不純物を高濃度に含むシリコンである。ｎ−形ドリフト層は、ｎ＋形ドレイン層１の第１の表面上に設けられ、例えば、アンドープのシリコンのエピタキシャル成長により形成された高抵抗エピタキシャル層２である。高抵抗エピタキシャル層２は、第１のピラー領域と第２のピラー領域とを有する。
第１のピラー領域は、第１の半導体層１の第１の表面に平行なＸ方向（第一の方向）に沿って、交互に配列された複数のｎ形の第１のピラー（第１導電形の第１のピラー）３と複数のｐ形の第２のピラー（第２導電形の第２のピラー）４とを有する。第１のピラー３及び第２のピラー４は、後述するように、高抵抗エピタキシャル層２中にｎ形不純物の拡散により形成された複数の拡散層３Ａ及びｐ形不純物の拡散により形成された複数の拡散層４Ａからなり、高抵抗エピタキシャル層２のｎ＋形ドレイン層１とは反対側の表面からｎ＋形ドレイン層１に向かって、高抵抗エピタキシャル層２中を延伸する。第１のピラー領域のＸ方向に沿った終端は、第１のピラー３と第２のピラー４とのどちらか一方のピラーで終端される。本実施形態の場合は、ｐ形の第２のピラーで終端された例で説明するが、ｎ形の第１のピラーで終端された構造とすることも勿論可能である。以後の実施例においても同様である。
第２のピラー領域は、第１のピラー領域のＸ方向に沿った上記終端を介して隣接する。第２のピラー領域は、Ｘ方向に沿って第１のピラー領域側の一端に、第１のピラー領域を終端するｐ形の第２のピラー４の導電形と反対の導電形であるｎ形の第３のピラー（第１のピラー領域の終端の前記一方のピラーの導電形と反対の導電形を有する第３のピラー）５を有し、Ｘ方向に沿って第１のピラー領域とは反対側の他端に、ｐ形（第３のピラーと反対の導電形）の第４のピラー６を有する。すなわち、第１のピラー領域の上記終端において、ｐ形の第２のピラーとｎ形の第３のピラーとが隣接する。第３のピラー５及び第４のピラー６も、第１のピラー３及び第２のピラーと同様４に、後述するように、高抵抗エピタキシャル層２中にｎ形不純物の拡散により形成された複数の拡散層５Ａ及びｐ形不純物の拡散により形成された複数の拡散層６Ａからなり、高抵抗エピタキシャル層２のｎ＋形ドレイン層１とは反対側の表面からｎ＋形ドレイン層１に向かって、高抵抗エピタキシャル層２中を延伸する。なお、本実施形態においては、第２のピラー領域は、第３のピラー５及び第４のピラー６だけを有した例であり、第３のピラー５と第４のピラー６とは互いに隣接する。
複数の第１のピラー３、複数の第２のピラー４、第３のピラー５、及び第４のピラー６は、それぞれ、第１の半導体層１の第１の表面に垂直なＹ方向（第２の方向）に沿って配列され、高抵抗エピタキシャル層２中に形成された複数段のｎ形またはｐ形の不純物拡散層３Ａ、４Ａ、５Ａ、６Ａで構成される。複数の第１のピラー３、複数の第２のピラー４、第３のピラー５、及び第４のピラー６の各段の不純物拡散層３Ａ、４Ａ、５Ａ、６Ａは、第１の半導体層１の第１の表面と平行な１つの拡散層形成層８０内に配列される。この拡散層形成層８０が複数段積み重なることで、第１のピラー３の不純物拡散層３Ａ、第２のピラー４の不純物拡散層４Ａ、第３のピラー５の不純物拡散層５Ａ、及び第４のピラー６の不純物拡散層６Ａが、Ｙ方向に積層されて、それぞれ、第１のピラー３、第２のピラー４、第３のピラー５、及び第４のピラー６が形成される。
この１つの拡散層形成層８０内において、第３のピラー５の不純物拡散層５Ａにおけるｎ形（第３のピラー５の導電形）の正味の不純物量は、複数の第１のピラー３の各不純物拡散層３Ａにおけるｎ形（第１導電形）の正味の不純物量及び複数の第２のピラー４の各不純物拡散層４Ａにおけるｐ形（第２導電形）の正味の不純物量よりも少ない。前記１つの拡散層形成層８０内において、第４のピラーの６不純物拡散層６Ａにおけるｐ形（第４のピラーの導電形）の正味の不純物量は、第３のピラー５の不純物拡散層５Ａにおけるｎ形（第３のピラー５の導電形）の正味の不純物量よりも少ない。ここで、第３のピラー５の不純物拡散層５Ａのｎ形の総不純物量を第１のピラー３のｎ形の不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量よりも少なくすることにより、第３のピラー５のｎ形の不純物拡散層５Ａのｎ形の正味の不純物量を第１のピラー３のｎ形の不純物拡散層３Ａのｎ形の正味の不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の正味の不純物量よりも少なくしている。また、第４のピラー６のｐ形の不純物拡散層６Ａにおけるｐ形の総不純物量が、第３のピラー５のｎ形の不純物拡散層５Ａにおけるｎ形の総不純物量よりも少なくすることにより、第４のピラー６のｐ形の不純物拡散層６Ａにおけるｐ形（第４のピラーの導電形）の正味の不純物量が、第３のピラー５のｎ形の不純物拡散層５Ａにおけるｎ形の正味の不純物量よりも少なくなっている。
ｐ形のベース層（第２導電形の第２の半導体層）１０は、第１のピラー領域の表面に選択的に設けられる。ｐ形ベース層１０は、ｐ形の第２のピラー４上に設けられ、ｐ形の第２のピラー４に電気的に接続される。ｎ形半導体層８が、Ｘ方向において隣り合うｐ形ベース層１０の間で、これらｐ形ベース層１０と隣接し、且つｎ形の第１のピラー３上に設けられ、ｎ形の第１のピラー３と電気的に接続される。
ｐ形キャリア抜き層１１が、第１のピラー領域の終端の表面及び第２のピラー領域の表面に設けられ、ｐ形の第２のピラー４及びｐ形の第４のピラーと電気的に接続される。２つのｐ形ガードリング層１２が、高抵抗エピタキシャル層２のｎ＋形ドレイン層１とは反対側の表面にｐ形キャリア抜き層１１と離間して設けられ、２つのｐ形ガードリング層１２は、高抵抗エピタキシャル層２を介して互いに離間する。ｎ形チャネルストッパ層７が、高抵抗エピタキシャル層２のｎ＋形ドレイン層１とは反対側の表面からｎ＋形ドレイン層１に向かって高抵抗エピタキシャル層中に延伸するように設けられる。高抵抗エピタキシャル層２は、ｎ形チャネルストッパ層７においてダイシングされる。ｎ形半導体層９がｎ形チャネルストッパ層７の上端に設けられる。ｐ＋形半導体層１８が、ｎ形半導体層９の表面に設けられ、ｎ＋形半導体層１４が、ｐ＋形半導体層１８の表面に設けられる。
ｎ形のソース層（第１導電形の第３の半導体層）１３は、ｐ形ベース層１０の表面に選択的に設けられる。ゲート電極２０は、第１のピラー領域のｎ＋形半導体層８、ｐ形ベース層１０、及びｎ＋形ソース層１３上にゲート絶縁膜１９を介して設けられる。ドレイン電極２３は、ｎ＋形ドレイン層１の第２の表面に電気的に接続される。ソース電極２４は、ｐ形ベース層１０とｎ＋形ソース層１３とに電気的に接続され、第１の層間絶縁膜２１を介してゲート電極２０と絶縁される。また、ソース電極２４は、ｐ形キャリア抜き層１１と電気的に接続される。ソース電極２４は、ｐ＋形コンタクト層１５、１６を介してそれぞれｐ形ベース層１０とｐ形キャリア抜き層１１に低抵抗で電気的に接続される。ゲート絶縁膜及び第１の層間絶縁膜は、例えばシリコン酸化膜が用いられる。
第２の層間絶縁膜２２が、ｐ形キャリア抜き層のゲート電極２０とは反対側の一端上、高抵抗エピタキシャル層２上、２つのｐ形ガードリング層１２上、及びｎ形半導体層９上に設けられる。２つのフィールドプレート電極２５が、それぞれ、第２の層間絶縁膜２２の開口部において、ｐ＋形コンタクト層１７を介して２つのｐ形ガードリング層１２と低抵抗に電気的に接続される。チャネルストッパ電極２６が、第２の絶縁膜の別の開口部において、ｎ＋形半導体層１４と電気的に接続される。第２の層間絶縁膜は、例えば、シリコン酸化膜が用いられる。
以上説明したように、本実施形態に係る電力用半導体装置１００は、高抵抗エピタキシャル層（ｎ−形ドリフト層）２中に、第１ピラー領域及び第２のピラー領域に形成された第１〜第４のピラーを有するスーパージャンクション構造を備える。次に、この本実施形態に係る電力用半導体装置１００が備えるスーパージャンクション構造の製造方法を図２及び図３を用いて説明する。図２（ａ）、（ｃ）及び図３（ａ）、（ｂ）は、高抵抗エピタキシャル層２を製造する工程の概略を示す要部模式断面図である。図２（ｂ）は、図２（ａ）のＡ部を拡大して示した図である。
図２（ａ）に示したように、アンドープのシリコン層がｎ＋形ドレイン層１の第１の表面上にエピタキシャル成長されて、高抵抗エピタキシャル層２の第１層２Ａが形成される。この高抵抗エピタキシャル層の第１層２Ａの表面の第１のピラー領域及び第２のピラー領域が形成される領域に、第１のピラー３及び第３のピラー５用の所定幅の開口を有する図示しないｎ形不純物注入用レジストマスクを用いて、ｎ形不純物、例えば燐（Ｐ）が、Ｘ方向に所定の間隔をあけてイオン注入される。これにより、第１のピラー３用のｎ形不純物注入層３Ｂが、第１のピラー領域にＸ方向において所定の間隔をあけて複数形成される。第３のピラー５用のｎ形不純物注入層５Ｂが、第１の領域の終端に形成された第１のピラー３用のｎ形不純物注入層３ＢとＸ方向において所定の距離をあけて、第２のピラー領域の第１の領域側の一端に形成される。
同様にして、第２のピラー４及び第４のピラー５用の所定幅の開口を有する図示しないｐ形不純物注入用レジストマスクを用いて、ｐ形不純物、例えばボロン（Ｂ）が、Ｘ方向において隣り合うｎ形不純物注入層３Ｂの間、ｎ形不純物注入層３Ｂとｎ形不純物注入層５Ｂとの間、及びｎ形不純物注入層５Ｂと隣り合う位置に、ｎ形不純物注入層３Ｂ及びｎ形不純物注入層５Ｂとは所定の距離をあけてイオン注入される。これにより、第２のピラー４用のｐ形不純物注入層４Ｂが、複数のｎ形の第１のピラー３用のｎ形不純物注入層３Ｂのそれぞれの間、及びｎ形の第１のピラー３用のｎ形不純物注入層３Ｂとｎ形の第３のピラー５用のｎ形不純物注入層５Ｂとの間に、それぞれのｎ形の第１のピラー３のｎ形不純物注入層３Ｂとは所定の距離をあけて複数形成される。第４のピラー６用のｐ形不純物層注入層６Ｂが、Ｘ方向において第２のピラー領域の第１のピラー領域とは反対側の他端に、第３のピラー５用のｎ形不純物注入層５Ｂと離間して形成される。本実施形態では、第２のピラー領域には、ｎ形の第３のピラー５とｐ形の第４のピラー６との間に、他のピラーが形成されない実施形態のため、第３のピラー５用のｎ形不純物注入層５Ｂ及び第４のピラー６用のｐ形不純物注入層６Ｂが１つずつ形成される。
次に、図２（ｃ）に示したように、高抵抗エピタキシャル層の各不純物注入層３Ｂ、４Ｂ、５Ｂ、６Ｂが形成された表面上に、再びアンドープのシリコン層がエピタキシャル成長されて、高抵抗エピタキシャル層２の第２層２Ｂが形成される。ここで再び、前述の図示しないｎ形不純物注入用レジストマスク及びｐ形不純物注入用マスクを用いて、ｎ形不純物のイオン注入及びｐ形不純物のイオン注入が実施され、ｎ形及びｐ形不純物注入層３Ｂ、４Ｂ、５Ｂ、６Ｂが形成される。以後、このアンドープのシリコン層のエピタキシャル成長による高抵抗エピタキシャル層２Ｂの形成、及びｎ形とｐ形のそれぞれの不純物注入層３Ｂ、４Ｂ、５Ｂ、６Ｂの形成を必要な回数繰り返した後に、高抵抗エピタキシャル層２の最終層２Ｃを形成する。
上記工程により、図３（ａ）に示したように、複数段の第１のピラー用のｎ形不純物注入層３Ｂ、複数段の第２のピラー用のｐ形不純物注入層４Ｂ、複数段の第３のピラー用のｎ形不純物注入層５Ｂ、及び複数段の第４のピラー用のｐ形不純物注入層６Ｂが、高抵抗エピタキシャル層２中でＹ方向に沿ってそれぞれ離間配置された構造となる。なお、本実施形態では、４段構造とした。ここで、説明を省略したが、チャネルストッパ層７用のｎ形不純物注入層７Ｂが、ｎ形不純物注入層３Ｂ及びｎ形不純物注入層５Ｂと同時に、高抵抗エピタキシャル層２がダイシングされる部分に形成される。複数段のｎ形不純物注入層７Ｂが、高抵抗エピタキシャル層２中でＹ方向に沿って離間配置される。
その後、熱処理を実施することにより、各ｎ形不純物注入層３Ｂ、５Ｂ、７Ｂ及びｐ形不純物注入層４Ｂ、６Ｂの不純物が高抵抗エピタキシャル層２中を拡散することにより、それぞれの不純物注入層３Ｂ、４Ｂ、５Ｂ、６Ｂ、７Ｂに対応した不純物拡散層３Ａ、４Ａ、５Ａ、６Ａ、７Ａが図３（ｂ）に示したように形成される。Ｙ方向に沿って、複数段のｎ形不純物拡散層３Ａが連結して複数のｎ形の第１のピラーを形成し、複数段のｐ形不純物拡散層４Ａが連結して複数のｐ形の第２のピラーを形成し、複数段のｎ形不純物拡散層５Ａが連結してｎ形の第３のピラーを形成し、複数段のｐ形不純物拡散層６Ａが連結してｐ形の第４のピラーを形成し、ｎ形の不純物拡散層７Ａが連結してｎ形のチャネルストッパ層７を形成する。第１から第４の各ピラー３、４、５、６は、それぞれ、各不純物拡散層３Ａ、４Ａ、５Ａ、６ＡがＹ方向において連結した構造を有し、高抵抗エピタキシャル層２のｎ＋形ドレイン層１とは反対側の表面からｎ＋形ドレイン層側に向かって高抵抗エピタキシャル層２中を延伸する。
各段（例えば１段目）において、各ピラーの各不純物拡散層３Ａ、４Ａ、５Ａ、６Ａ、７Ａは、ｎ＋形ドレイン層１の第１の表面に平行に配列されて１つの層（前述の、拡散層形成層）８０を形成する。すなわち、各段の拡散層形成層８０は、第１のピラー領域に、Ｘ方向に沿って交互に配列した複数のｎ形の第１のピラー３のｎ形不純物拡散層３Ａ及び複数のｐ形の第２のピラー４のｐ形不純物拡散層４Ａを有し、第２のピラー領域の第１の領域側の一端にｎ形の第３のピラー５のｎ形不純物拡散層５Ａを有し、第２のピラー領域の第１の領域側とはＸ方向において反対側の他端にｐ形の第４のピラー６のｐ形不純物拡散層６Ａを有する。Ｘ方向において、第１のピラー３のｎ形不純物拡散層３Ａと第２のピラー４のｐ形不純物拡散層４Ａとは隣接し、第３のピラー５のｎ形不純物拡散層５Ａと第４のピラーのｐ形不純物拡散層６Ａとは隣接する。また、第１のピラー領域と第２のピラー領域の境界（Ｘ方向における第１のピラー領域の終端）で、第２のピラー４のｐ形不純物拡散層４Ａと第３のピラー５のｎ形不純物拡散層５Ａとは隣接する。
これら各ピラーのＸ方向における隣接部（互いに隣接するピラーが接合する部分）では、それぞれの不純物拡散層の不純物が重なり合って不純物補償がおこる（不純物拡散層が重なって不純物補償が起こる領域を以後、「不純物補償領域」と称す）。不純物補償領域では、ｎ形不純物拡散層のｎ形不純物とｐ形不純物拡散層のｐ形不純物が混在し、不純物補償した結果、不純物拡散層の正味の不純物量がきまる。例えば、ｎ形の第１のピラー３のｎ形不純物拡散層３Ａとｐ形の第２のピラーのｐ形不純物拡散層４Ａとは、拡散層形成層８０内で、隣接する部分で一部が重なりこの部分で不純物補償領域を有する。この不純物補償領域内で、ｎ形不純物濃度とｐ形不純物濃度が等しいところで、ｐ−ｎ接合が形成される。この結果、ｎ形不純物拡散層中のｎ形の総不純物量から不純物補償領域中のｐ形不純物量（不純物補償領域におけるｐ形拡散層中のｐ形不純物量）を引いたものが、ｎ形不純物拡散層３Ａのｎ形の正味の不純物量となる。ｎ形の総不純物量が一定でも、不純物補償領域が大きいほど不純物補償される不純物量が多いので、ｎ形の正味の不純物量は減少する。すなわち、不純物拡散が進んで、Ｘ方向においてｎ形不純物拡散層とｐ形不純物拡散層の重なりが大きいほど、それぞれの正味の不純物量が少ないことになる。
この後、既存のＭＯＳＦＥＴを製造する半導体プロセスを用いて、ｐ形ベース層１０、ｐ形キャリア抜き層１１、ｐ形ガードリング層１２、ｎ形半導体層８、９、ｎ＋形ソース層１３、ｐ＋形コンタクト層１５、１６、１７、１８、ｎ＋形半導体層１４、ゲート絶縁膜１９、ゲート電極２０、第１の層間絶縁膜２１、第２の層間絶縁膜２２、第１の電極２３、第２の電極２４、フィールドプレート電極２５、及びチャネルストッパ電極２６等が形成され、図１に示した電力用半導体装置１００が製造される。
ここで、第１のピラー領域及び第２のピラー領域に形成された第１から第４のピラーがスーパージャンクション構造として機能するために、各ピラーの総不純物量は以下のように設定される。第１のピラー領域及び第２のピラー領域において、隣接するｎ形ピラーとｐ形ピラーは、その隣接部からそれぞれのピラーに容易に空乏層が広がるようにするために、両ピラーの総不純物量が等しく設定される必要がある。すなわち、図３（ｂ）に示したように、第１のピラー領域において、第１のピラー３と第２のピラー４とが対向する部分Ｂにおけるｎ形の総不純物量とｐ形の総不純物量とが等しく設定される。また、第１のピラー領域と第２のピラー領域との境界において、第２のピラー４と第３のピラー５とが対向する部分Ｃにおけるｎ形の総不純物量とｐ形の総不純物量とが等しく設定される。さらに、第２のピラー領域において、第３のピラー５と第４のピラー６とが対向する部分Ｄにおけるｎ形の総不純物量とｐ形の総不純物量とが等しく設定される。
各ピラーの総不純物量は、拡散層形成層８０内における各ピラーの不純物拡散層３Ａ、４Ａ、５Ａ、６Ａの各総不純物量によって決まる。各不純物拡散層３Ａ、４Ａ、５Ａ、６Ａの総不純物量は、前述のようにそれらに対応する各不純物注入層３Ｂ、４Ｂ、５Ｂ、６Ｂのｎ形及びｐ形の総不純物量によってきまる。すなわち、各不純物注入層３Ｂ、４Ｂ、５Ｂ、６ＢのＸ方向における幅できまり、これは、イオン注入の際に用いたレジストマスクの開口部の幅により決まる。本実施形態では、以下に示すように、各不純物注入層３Ｂ、４Ｂ、５Ｂ、６ＢのＸ方向における幅を設定した。
図２（ｂ）に示したように、第１のピラー領域に形成された第１のピラー３のｎ形不純物注入層３Ｂは、Ｘ方向における幅が２×Ｗとなるように形成される。ここで、Ｗは、任意の幅とする。同様に、第１のピラー領域に形成された第２のピラー４のｐ形不純物注入層４Ｂも、Ｘ方向における幅が２×Ｗとなるように形成される。これにより、各段の拡散層形成層８０では、第１のピラー領域においては、第１のピラー３と第２のピラー４とが対向する部分Ｂにおいて、第１のピラー３の不純物拡散層３Ａの第２のピラー側半分のｎ形の総不純物量と第２のピラー４の不純物拡散層４Ａの第１のピラー側半分のｐ形の総不純物量とが等しくなる。
第２のピラー領域に形成されたｎ形不純物注入層５Ｂは、Ｘ方向における幅が１．５×Ｗとなるように形成される。第２のピラー領域に形成されたｐ形不純物注入層６Ｂは、Ｘ方向における幅が０．５×Ｗとなるように形成される。これにより、各段の拡散層形成層８０では、第１のピラー領域と第２のピラー領域との境界において、すなわち、第２のピラー４と第３のピラー５とが対向する部分Ｃにおいて、第２のピラー４の不純物拡散層４Ａの第３のピラー５側半分のｐ形の総不純物量と第３のピラー５の不純物拡散層５Ａの第２のピラー４側の一部分（幅Ｗに相当する部分）のｎ形の総不純物量とが等しくなる。また、第２の領域において、第３のピラー５と第４のピラー６とが対向する部分Ｄにおいて、第３のピラー５の不純物拡散層５Ａの第４のピラー６側残部（０．５×Ｗに相当する部分）のｎ形の総不純物量と第４のピラー６の不純物拡散層６Ａ全体のｐ形の総不純物量とが等しくなる。
以上の結果、高抵抗エピタキシャル層２中の、第１のピラー領域及び第２のピラー領域全体で、ｎ形の総不純物量とｐ形の総不純物量とが等しくなり、擬似的にアンドープ層となる。なお、本実施形態では、Ｘ方向における不純物拡散層の重なり（不純物補償領域）が無視できるものと考えるので、各ピラーの不純物拡散層のｎ形及びｐ形の総不純物量は、それぞれ、ｎ形及びｐ形の正味の不純物量と等しいものと近似して考えることとする。以後、第４の実施形態まで同様に考える。
本実施形態に係るＭＯＳＦＥＴ１００は、上記第１のピラー領域と第２のピラー領域とからなるスーパージャンクション構造を有する高抵抗エピタキシャル層２をドリフト層として備える。ＭＯＳＦＥＴ１００は、オン状態の時に、ドレイン電極２３から、ｎ＋形ドレイン層１、ｎ形の第１のピラー、ｎ形半導体層８、ｐ形ベース層１０、及びｎ＋形ソース層１３、を経てソース電極２４へ電流が流れる。電流経路となるｎ形のピラーは、ｎ形不純物濃度が高く設定されることが可能なので、ＭＯＳＦＥＴ１００のオン抵抗は低い。また、オフ状態の時は、ｎ形の第１のピラーとｐ形の第１のピラーのｐ−ｎ接合から容易に空乏層が広がるので、ＭＯＳＦＥＴ１００の耐圧は高い。
上述したように、第１のピラー領域と第２のピラー領域を形成する製造工程においては、各ｎ形不純物注入層及び各ｐ形不純物注入層の幅により、各ｎ形不純物拡散層及び各ｐ形不純物拡散層の、ｎ形の総不純物量及びｐ形の総不純物量が決定される。つまり、各不純物をイオン注入する際に用いるマスクの開口幅により、各不純物注入層の各総不純物量が決まる。ＭＯＳＦＥＴ１００の低オン抵抗を維持しながら高耐圧を維持するためには、上記第１及び第２のピラー領域において、隣り合うピラーのｎ形の総不純物量とｐ形の総不純物量を精密に制御する必要がある。スーパージャンクション構造では、隣り合うピラーのｎ形の総不純物量とｐ形の総不純物量とが等量となっている場合に、耐圧が最も高い状態となる。隣り合うピラーのｎ形の総不純物量とｐ形の総不純物量のどちらかが多くなるほど、スーパージャンクション構造の耐圧は急激に低下する。従って、上記第１のピラー領域と第２のピラー領域の製造工程において、イオン注入の際に用いるマスクの開口幅のバラツキが問題となる。本実施形態に係るＭＯＳＦＥＴ１００は、ピラー形成時のマスクの開口幅のバラツキによる耐圧低下を抑制できる構造を備えており、その特徴を比較例と比較することにより以下に説明する。
図４を用いて、比較例に係る第１のピラー領域及び第２のピラー領域の製造工程の特徴を説明する。図４は、比較例に係る第１のピラー領域及び第２のピラー領域の第１から第４のピラーの各不純物注入層を形成する工程を示す図であり、本実施形態に係る第１及び第２のピラー領域を形成する製造工程における図２（ｂ）に相当する図である。図４を用いて、比較例に係る第１及び第２のピラー領域の構造が、本実施形態に係る第１及び第２のピラー領域に係る構造と相異する点を説明する。
図４に示したように、比較例においては、第１のピラー領域に形成されたｎ形の第１のピラー３のｎ形不純物拡散層３Ａとなるｎ形不純物注入層３Ｂは、Ｘ方向における幅が２×Ｗとなるように形成され、第１のピラー領域に形成されたｐ形の第２のピラー４のｐ形不純物拡散層４Ａとなるｐ形不純物注入層４Ｂも同様に、Ｘ方向における幅が２×Ｗとなるように形成される。これにより、各段の拡散層形成層８０では、第１のピラー領域においては、第１のピラー３と第２のピラー４とが対向する部分Ｂにおいて、第１のピラー３の不純物拡散層３Ａの第２のピラー側半分のｎ形の総不純物量と第２のピラー４の不純物拡散層４Ａの第１のピラー側半分のｐ形の総不純物量とが等しくなる。この点は、本実施形態に係るＭＯＳＦＥＴ１００の第１のピラー及び第２のピラーと同様である。
第２のピラー領域に形成されたｎ形の第３のピラー５のｎ形不純物拡散層５Ａとなるｎ形不純物注入層５Ｃは、Ｘ方向における幅が２×Ｗとなるように形成される。第２のピラー領域に形成されたｐ形の第４のピラー６のｐ形不純物拡散層６Ａとなるｐ形不純物注入層６Ｃは、Ｘ方向における幅がＷとなるように形成される。これにより、各段の拡散層形成層８０では、第１のピラー領域と第２のピラー領域との境界において、すなわち、第２のピラー４と第３のピラー５とが対向する部分Ｃにおいて、第２のピラー４の不純物拡散層４Ａの第３のピラー５側半分のｐ形の総不純物量と第３のピラー５の不純物拡散層５Ａの第２のピラー４側半分（Ｗに相当する部分）のｎ形の総不純物量とが等しくなる。また、第２の領域において、第３のピラー５と第４のピラー６とが対向する部分Ｅにおいて、第３のピラー５の不純物拡散層５Ａの第４のピラー６側半分（Ｗに相当する部分）のｎ形の総不純物量と第４のピラー６の不純物拡散層６Ａ全体のｐ形の総不純物量とが等しくなる。この第２のピラー領域のｎ形の第３のピラー５のｎ形不純物注入層５ＣのＸ方向における幅及びｐ形の第４のピラー６のｐ形不純物注入層６ＣのＸ方向における幅が、本実施形態に係る第３のピラー５及び第４のピラー６の各不純物注入層５Ｂ、６Ｂの幅と相異する。これ以外の点では、比較例に係る第１及び第２のピラー領域と本実施形態に係る第１及び第２のピラー領域とでは、相異点はない。
比較例に係る第１のピラー領域及び第２のピラー領域においても、第１のピラー３と第２のピラー４とが対向する部分Ｂ、第２のピラー４と第３のピラー５とが対向ずる部分Ｃ、及び第３のピラーと第４のピラーとが対向する部分Ｅのいずれにおいても、ｎ形の総不純物量とｐ形の総不純物量が等量になるように、各不純物拡散層の総不純物量が設定されている。しかしながら、上述のように、比較例に係る第３のピラー５のｎ形不純物注入層５ＣのＸ方向における幅、及び第４のピラー６のｐ形不純物注入層６ＣのＸ方向における幅が、それぞれ、本実施形態に係る第３のピラー５及び第４のピラー６よりも広い。
すなわち、比較例では、第３のピラー５のｎ形不純物注入層５ＣのＸ方向における幅は、第１のピラー３の不純物注入層３Ｂ及び第２のピラー４の不純物注入層のＸ方向における幅と同じ幅（２×Ｗ）に設定されている。すなわち、第３のピラーのｎ形不純物拡散層５Ａのｎ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形不純物拡散層４Ａのｐ形の総不純物量と同じ量になるように設定される。また、第４のピラー６のｐ形不純物注入層６Ｃの幅は、第１のピラー３の不純物注入層３Ｂ及び第２のピラー４の不純物注入層４ＢのＸ方向における幅の半分（Ｗ）に設定されている。すなわち、第４のピラー６のｐ形不純物拡散層６Ａのｐ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形不純物拡散層４Ａのｐ形の総不純物量の半分になるように設定されている。
これに対して、本実施形態では、第３のピラー５のｎ形不純物注入層５ＢのＸ方向における幅は１．５×Ｗであり、第１のピラー３のｎ形不純物注入層３Ｂ及び第２のピラー４のｐ形不純物注入層４ＢのＸ方向における幅の３／４倍に設定されている。すなわち、第３のピラーのｎ形不純物拡散層５Ａのｎ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形不純物拡散層４Ａのｐ形の総不純物量の３／４倍になるように設定される。また、第４のピラー６のｐ形不純物注入層６Ｂの幅は、第１のピラー３のｎ形の不純物注入層３Ｂ及び第２のピラー４のｐ形の不純物注入層４ＢのＸ方向における幅の１／４倍に設定されている。すなわち、第４のピラー６のｐ形不純物拡散層６Ａのｐ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形不純物拡散層４Ａのｐ形の総不純物量の１／４倍になるように設定されている。
つまり、本実施形態では、第３のピラーのｎ形不純物拡散層５Ａのｎ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量よりも少なく設定される。また、第４のピラーのｐ形不純物拡散層６Ａのｐ形の総不純物量は、第３のピラーのｎ形不純物拡散層５Ａのｎ形の総不純物量よりも少なく設定される。本実施形態では、第４のピラーのｐ形の不純物拡散層６Ａのｐ形の総不純物量は、一例として、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量の１／４倍となるように設定されていたが、半分より少なく設定されていればよい。
次に、比較例に係る第１のピラー領域及び第２のピラー領域により構成されたスーパージャンクション構造をドリフト層に有するＭＯＳＦＥＴの耐圧を図４に示す。第２のピラー４のｐ形不純物注入層４Ｂ及び第４のピラー６のｐ形不純物注入層６Ｃは、ｐ形ピラー形成用のマスクを用いてイオン注入により形成される。図４に示したように、ＭＯＳＦＥＴの耐圧は、ｐ形ピラー形成用マスクの開口幅のバラツキにより大きく変化する。ここで、ｐ形ピラー形成用マスクの開口幅のバラツキとは、レジストマスクの開口幅の仕上がりのバラツキである。露光条件やリソグラフィーで用いるフォトマスクの開口幅のバラツキなどにより生じる。
ｐ形ピラー形成用マスクの開口幅のバラツキがゼロの時は、ｐ形不純物注入層のＸ方向における幅が設計通り形成され、対向するｎ形ピラーとｐ形ピラーとの間で、ｎ形の総不純物量とｐ形の総不純物量とが等量になっている状態である。このとき、第１のピラーと第２のピラーとが対向する部分Ｂ、第２のピラーと第３のピラーとが対向する部分Ｃ、及び第３のピラーと第４のピラーとが対向する部分Ｅは、いずれも最大の耐圧を有する。ｐ形形成用マスクの開口幅がばらつくと、耐圧は急激に低下する。第３のピラー５と第４のピラー６とが対応する部分Ｅは、第１のピラー３と第２のピラー４とが対向する部分Ｂ及び第２のピラーと第３のピラーとが対向する部分Ｃに比べて、ｐ形ピラー形成用マスクのバラツキに対して耐圧が急激に低下する。
これは、以下の理由による。第４のピラー６は、隣接する第３のピラー５と総不純物量のバランスをとって空乏化しやすくするために、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラーのｐ形の不純物拡散層４Ａのｐ形の総不純物量の半分に設定されている。ｐ形ピラー形成用のマスク幅のバラツキの耐圧に対する影響は、ピラーの総不純物量が小さいほど大きくなる。このため、第３のピラー５と第４のピラー６とが対向する部分Ｅでは、第１のピラー３と第２のピラー４とが対向する部分Ｂ及び第２のピラー４と第３のピラー５とが対向する部分Ｃよりも、ｐ形ピラー形成用のマスク幅がばらついた時に、大きく耐圧が低下する。ｐ形ピラー形成用のマスク幅のばらつきは、製造上必ず存在するために、比較例の第１のピラー領域及び第２のピラー領域を有するＭＯＳＦＥＴでは、第１のピラー領域より先に第２のピラー領域でブレークダウンが生じる。第２のピラー領域は、ＭＯＳＦＥＴの終端領域であり、第１のピラー領域の素子領域よりも面積が狭いため、比較例に係るＭＯＳＦＥＴは、アバランシェ耐量が低くなってしまう。
これに対して、本実施形態に係るＭＯＳＦＥＴ１００は、第２のピラー領域における第３のピラー５と第４のピラー６とが対向する部分Ｄでｎ形の総不純物量とｐ形の総不純物量とが等量となる状態を維持しつつ、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量及び第４のピラー６のｐ形不純物拡散層６Ａのｐ形の総不純物量を、第１のピラー領域における第１のピラー３及び第２のピラー４のそれぞれの総不純物量より低く設定している。このため、図５に示したように、本実施形態では、比較例に比べて、第２のピラー領域の第３のピラー５と第４のピラー６とが対向する部分Ｄは、第１のピラー領域の第１のピラー３及び第２のピラー４とが対向する部分Ｂに比べて空乏層が容易に広がるので、耐圧がさらに向上する。図５に示したように、ｐ形ピラー形成用マスクの開口幅のバラツキが、第３のピラー５と第４のピラー６とが対向する部分Ｄの耐圧が第１のピラー３と第２のピラー４とが対向する部分Ｂの耐圧よりも高い範囲に収まっていれば、常に、ブレークダウンが第２のピラー領域よりも先に第１のピラー領域で発生する。このため、本実施形態に係るＭＯＳＦＥＴ１００の方が、比較例に比べてアバランシェ耐量が高くなる。従って、本実施形態に係るＭＯＳＦＥＴ１００は、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができる。
本実施形態では、一例として、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量は、第１のピラー３のｎ形の不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量の３／４倍に設定されている。また、第４のピラー６のｐ形不純物拡散層６Ａのｐ形の総不純物量は、第１のピラー３のｎ形の不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量の１／４倍に設定されている。本実施形態における上記効果は、これに限定されることなく、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量よりも少なく設定されていればよい。また、第４のピラー６のｐ形不純物拡散層６Ａのｐ形の総不純物量は、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量よりも少なく設定されればよい。望ましくは、第４のピラーのｐ形の不純物拡散層６Ａのｐ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量の半分より少なく設定されていればよい。
本実施形態では、第１のピラー領域は、ｐ形の第２のピラー４で終端された例で説明された。しかしながら、第１のピラー領域が、ｎ形の第１のピラー３で終端された場合でも、上記説明した本実施形態の効果と同様の効果が得られることは、勿論のことである。この場合は、第２のピラー領域のｎ形の第３のピラーは、導電形がｐ形に変更され、ｐ形の第４のピラーは、導電形がｎ形に変更されて実施されればよい。以後の実施例においても同様である。
（第２の実施形態）
第２の実施形態に係る電力用半導体装置２００を図６及び図７を用いて説明する。図６は第２の実施形態に係る電力用半導体装置の要部模式断面図である。図７は、第２の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）におけるＦ部の拡大図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
図６に示したように、第２の実施形態に係るＭＯＳＦＥＴ２００は、ｎ−形ドリフト層として、第１の実施形態に係るＭＯＳＦＥＴ１００と同様に、第１のピラー領域及び第２のピラー領域を有する高抵抗エピタキシャル層２を備える。本実施形態に係るＭＯＳＦＥＴ２００の第２のピラー領域においては、ｎ形の第３のピラー５とｐ形の第４のピラー６との間に、ｎ形の第３のピラーに隣接するｐ形（第４のピラーと同じ導電形）の第５のピラー３１と、第５のピラー３１に隣接するｎ形（第３のピラーと同じ導電形）の第６のピラー３２とをさらに有する。第５のピラー３１及び第６のピラー３２は、それぞれ、第１から第４のピラーとＹ方向に同数段のｐ形不純物拡散層３１Ａ及びｎ形不純物拡散層３２Ａから構成される。各段のＸ方向に沿って各ピラーの不純物拡散層から構成される拡散層形成層８０において、ｐ形の第５のピラー３１の不純物拡散層３１Ａにおけるｐ形の総不純物量及びｎ形の第６のピラー３２の不純物拡散層３２Ａにおけるｎ形の総不純物量は、それぞれ、ｎ形の第３のピラー５のｎ形の不純物拡散層５Ａにおけるｎ形の総不純物量よりも少なく、ｐ形の第４のピラー６のｐ形の不純物拡散層６Ａにおけるｐ形の総不純物量よりも多い。また、ｐ形の第５のピラー３１の不純物拡散層３１Ａにおけるｐ形の総不純物量は、ｎ形の第６のピラー３２の不純物拡散層３２Ａにおけるｎ形の総不純物量と等量になるように設定される。本実施形態に係るＭＯＳＦＥＴ２００は、第２のピラー領域における以上の点において、第１の実施形態に係るＭＯＳＦＥＴ１００と相異し、これ以外は同様のである。
図７（ａ）は、本実施形態に係るＭＯＳＦＥＴ２００の第２のピラー領域の製造工程の一部の要部模式断面図であり、第１の実施形態の図２（ａ）に相当し、本実施形態に係る第１から第６のピラーを構成するｎ形及びｐ形不純物拡散層を形成する元になるｎ形及びｐ形不純物注入層を示す断面図である。図７（ｂ）は、図７ａ（ａ）中のＦ部を拡大した図である。本実施形態に係るｎ形の第１のピラー３、ｐ形の第２のピラー４、ｎ形の第３のピラー５、及びｐ形の第４のピラー６は、上述したように、第１の実施形態に係るｎ形の第１のピラー３、ｐ形の第２のピラー４、ｎ形の第３のピラー５、及びｐ形の第４のピラー６と同じ構造である。従って、各段の拡散層形成層８０における、本実施形態に係るｎ形の第１のピラー３のｎ形不純物注入層３Ｂ、ｐ形の第２のピラー４のｐ形不純物注入層４Ｂ、ｎ形の第３のピラー５のｎ形不純物注入層５Ｂ、及びｐ形の第４のピラーのｐ形不純物注入層６Ｂの、それぞれのＸ方向における幅は、第１の実施形態に係るｎ形の第１のピラー３のｎ形不純物注入層３Ｂ、ｐ形の第２のピラー４のｐ形不純物注入層４Ｂ、ｎ形の第３のピラー５のｎ形不純物注入層５Ｂ、及びｐ形の第４のピラーのｐ形不純物注入層６Ｂのそれぞれの幅と同じである。
本実施形態に係る第２のピラー領域のｎ形の第３のピラー５の元になるｎ形不純物注入層５Ｂとｐ形の第４のピラー６の元になるｐ形不純物注入層６Ｂとの間に、ｎ形の第３のピラー５のｎ形不純物注入層５Ｂに隣り合って離間して、ｐ形の第５のピラー３１の元になるｐ形不純物拡散層３１Ｂが形成される。ｐ形不純物注入層３１Ｂは、ｐ形の第２のピラー４のｐ形不純物注入層４Ｂと同じｐ形不純物の注入工程で形成される。さらに、ｐ形の第５のピラー３１のｐ形不純物注入層３１Ｂに隣り合って離間して、ｎ形の第６のピラー３２の元になるｎ形不純物注入層３２Ｂが形成される。ｎ形不純物注入層３２Ｂは、ｎ形の第１のピラー３のｎ形不純物注入層３Ｂと同じｎ形不純物の注入工程で形成される。
ｐ形の第５のピラーのｐ形不純物注入層３１Ｂ及びｎ形の第６のピラーのｎ形不純物注入層３２ＢのＸ方向における幅は、ともにＷである。これにより、各段の拡散層形成層８０において、ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａのｎ形の第３のピラー５側の半分（不純物拡散層の幅が０．５×Ｗに相当する部分）のｐ形の総不純物量とｎ形の第３のピラー５のｎ形不純物拡散層５Ａの第５のピラー側の半分（０．５×Ｗに相当する部分）のｎ形の総不純物量とが等量となる。ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａの第６のピラー側の半分（不純物拡散層の幅が０．５×Ｗに相当する部分）のｐ形の総不純物量とｎ形の第６のピラー３２のｎ形不純物拡散層３２Ａの第５のピラー側の半分（０．５×Ｗに相当する部分）のｎ形の総不純物量とが等量となる。さらに、ｎ形の第６のピラー３２のｎ形不純物拡散層３２Ａの第４のピラー側の半分（不純物拡散層の幅が０．５×Ｗに相当する部分）のｎ形の総不純物量とｐ形の第４のピラー６のｐ形不純物拡散層６Ａのｐ形の総不純物量とが等量となる。以上により、第２のピラー領域全体でｎ形の総不純物量とｐ形の総不純物量とが等量となり、擬似的にアンドープ状態になる。
また、本実施形態においても、第２のピラー領域において、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量よりも少なく設定される。また、第４のピラーのｐ形不純物拡散層６Ａのｐ形の総不純物量は、第３のピラーのｎ形不純物拡散層５Ａのｎ形の総不純物量よりも少なく設定される。さらに、ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａのｐ形の総不純物量及びｎ形の第６のピラー３１のｎ形不純物拡散層３２Ａのｎ形の総不純物量は、第３のピラー５のｎ形の不純物拡散層５Ａのｎ形の総不純物量よりも少なく、ｐ形の第４のピラー６のｐ形の不純物拡散層６Ａのｐ形の総不純物量よりも多く設定される。従って、本実施形態に係る第２のピラー領域では、ｎ形の第３のピラー５とｐ形の第５のピラー３１とが対向する部分、ｐ形の第５のピラー３１とｎ形の第６のピラー３２とが対向する部分、及びｎ形の第６のピラー３２とｐ形の第４のピラー６とが対向する部分は、第１の実施形態に係る第３のピラー５と第４のピラー６とが対向する部分Ｄと同じ構造である。
本実施形態においても、第２のピラー領域において隣り合うｎ形のピラーとｐ形のピラーとが対向する部分Ｄでｎ形の総不純物量とｐ形の総不純物量とが等量となる状態を維持しつつ、ｎ形のピラー５のｎ形不純物拡散層のｎ形の総不純物量及びｐ形のピラーのｐ形不純物拡散層のｐ形の総不純物量を、第１のピラー領域のｎ形の第１のピラー３及びｐ形の第２のピラー４のそれぞれの不純物拡散層の総不純物量より低く設定している。このため、図５に示したように、第２のピラー領域のｎ形のピラーとｐ形のピラーとが対向する部分Ｄは、第１のピラー領域のｎ形の第１のピラー３とｐ形の第２のピラー４とが対向する部分Ｂに比べて空乏層が容易に広がるので、耐圧がさらに向上する。ｐ形ピラー形成用マスクの開口幅のバラツキが、第２のピラー領域の隣り合うｎ形ピラーとｐ形ピラーとが対向する部分Ｄの耐圧が第１のピラー領域の第１のピラー３と第２のピラー４とが対向する部分Ｂの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第２のピラー領域よりも第１のピラー領域で先に発生する。本実施形態に係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。
なお、本実施形態では、第４のピラーのｐ形の不純物拡散層６Ａのｐ形の総不純物量は、一例として、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量の１／４倍となるように設定されていたが、第１の実施形態同様にこれらの半分より少なく設定されていればよい。
本実施形態に係るＭＯＳＦＥＴ２００は、第２のピラー領域のｎ形第３のピラー５とｐ形の第４のピラー６との間に、一対のｐ形の第５のピラー３１及びｎ形の第６のピラー３２を有する例により説明されたが、二対以上のｐ形の第５のピラー３１及びｎ形の第６のピラー３２を有するようにすることも可能である。
（第３の実施形態）
第３の実施形態に係る電力用半導体装置３００を図８及び図９を用いて説明する。図８は第３の実施形態に係る電力用半導体装置の要部模式断面図である。図９は、第３の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）におけるＧ部の拡大図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
図８に示したように、第３の実施形態に係るＭＯＳＦＥＴ３００は、ｎ−形ドリフト層として、第１の実施形態に係るＭＯＳＦＥＴ１００と同様に、第１のピラー領域及び第２のピラー領域とを有する高抵抗エピタキシャル層２を備える。本実施形態に係るＭＯＳＦＥＴ３００の第２のピラー領域は、ｎ形の第３のピラー５とｎ形の第４のピラー６０との間に、ｎ形の第３のピラーに隣接するｐ形（第３のピラーと反対の導電形）の第５のピラー３１を有する。第５のピラー３１は、第１から第４のピラーとＹ方向に同数段のｐ形不純物拡散層３１Ａから構成される。各段のＸ方向に沿って各ピラーの不純物拡散層から構成される拡散層形成層８０において、ｐ形の第５のピラー３１の不純物拡散層３１Ａにおけるｐ形の総不純物量は、ｎ形の第３のピラー５のｎ形の不純物拡散層５Ａにおけるｎ形の総不純物量よりも少なく、ｎ形の第４のピラー６０のｐ形の不純物拡散層６０Ａにおけるｐ形の総不純物量よりも多い。本実施形態に係るＭＯＳＦＥＴ３００は、上述のように、第４のピラー６０の導電形がｐ形からｎ形に変更された点と、第３のピラー５と第４のピラー６との間にｐ形の第５のピラー３１を有する点と、において、第１の実施形態に係るＭＯＳＦＥＴ１００と相異する。
図９（ａ）は、本実施形態に係るＭＯＳＦＥＴ３００の第２のピラー領域の製造工程の一部の要部模式断面図であり、第１の実施形態の図２（ａ）に相当し、本実施形態に係る第１から第５のピラーを構成するｎ形及びｐ形不純物拡散層を形成する元になるｎ形及びｐ形不純物注入層を示す断面図である。図９（ｂ）は、同図（ａ）中のＧ部を拡大した図である。本実施形態に係るｎ形の第１のピラー３、ｐ形の第２のピラー４、ｎ形の第３のピラー５、及びｎ形の第４のピラー６０は、上述したように、第１の実施形態に係るｎ形の第１のピラー３、ｐ形の第２のピラー４、ｎ形の第３のピラー５、及びｐ形の第４のピラー６と同じ構造である。従って、各段の拡散層形成層８０における、ｎ形の第１のピラー３のｎ形不純物注入層３Ｂ、ｐ形の第２のピラー４のｐ形不純物注入層４Ｂ、ｎ形の第３のピラー５のｎ形不純物注入層５Ｂ、及びｎ形の第４のピラーのｎ形不純物注入層６０Ｂの、それぞれのＸ方向における幅は、第１の実施形態に係るｎ形の第１のピラー３のｎ形不純物注入層３Ｂ、ｐ形の第２のピラー４のｐ形不純物注入層４Ｂ、ｎ形の第３のピラー５のｎ形不純物注入層５Ｂ、及びｐ形の第４のピラー６のｐ形不純物注入層６Ｂのそれぞれの幅と同じである。ただし、本実施形態に係るｎ形の第４のピラー６０は、第１の実施形態に係るｐ形の第４のピラー６とは導電形が違うため、本実施形態に係るｎ形の第４のピラー６０のｎ形不純物注入層６０Ｂは、ｎ形の第１のピラー３のｎ形不純物注入層３Ｂと同じｎ形不純物の注入工程で形成される。
本実施形態に係る第２のピラー領域のｎ形の第３のピラー５の元になるｎ形不純物注入層５Ｂとｎ形の第４のピラー６０の元になるｎ形不純物注入層６０Ｂとの間に、ｎ形の第３のピラー５のｎ形不純物注入層５Ｂに隣り合って離間して、ｐ形の第５のピラー３１の元になるｐ形不純物注入層３１Ｂが形成される。ｐ形の第５のピラー３１のｐ形不純物注入層３１Ｂは、ｐ形の第２のピラー４のｐ形不純物注入層４Ｂと同じｐ形不純物の注入工程で形成される。
ｐ形の第５のピラー３１のｐ形不純物注入層３１ＢのＸ方向における幅は、Ｗである。これにより、各段の拡散層形成層８０において、ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａのｎ形の第３のピラー５側の半分（不純物拡散層の幅が０．５×Ｗに相当する部分）のｐ形の総不純物量とｎ形の第３のピラー５のｎ形不純物拡散層５Ａの第５のピラー側の半分（０．５×Ｗに相当する部分）のｎ形の総不純物量とが等量となる。ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａの第４のピラー６０側の半分（不純物拡散層の幅が０．５×Ｗに相当する部分）のｐ形の総不純物量とｎ形の第４のピラー６０のｎ形不純物拡散層６０Ａのｎ形の総不純物量とが等量となる。以上により、第２のピラー領域全体でｎ形の総不純物量とｐ形の総不純物量とが等量となり、擬似的にアンドープ状態になる。
また、本実施形態においても、第２のピラー領域において、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量よりも少なく設定される。また、第４のピラーのｎ形不純物拡散層６Ａのｎ形の総不純物量は、第３のピラーのｎ形不純物拡散層５Ａのｎ形の総不純物量よりも少なく設定される。さらに、ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａのｐ形の総不純物量は、ｎ形の第３のピラー５のｎ形の不純物拡散層５Ａのｎ形の総不純物量よりも少なく、ｎ形の第４のピラー６０のｎ形の不純物拡散層６０Ａのｎ形の総不純物量よりも多く設定される。従って、本実施形態に係る第２のピラー領域では、ｎ形の第３のピラー５とｐ形の第５のピラー３１とが対向する部分、及びｐ形の第５のピラー３１とｎ形の第４のピラー６０とが対向する部分は、第１の実施形態に係るｎ形の第３のピラー５とｐ形の第４のピラー６とが対向する部分Ｄと同じ構造である。
本実施形態においても、第２のピラー領域において隣り合うｎ形のピラーとｐ形のピラーとが対向する部分Ｄでｎ形の総不純物量とｐ形の総不純物量とが等量となる状態を維持しつつ、ｎ形のピラーのｎ形不純物拡散層のｎ形の総不純物量及びｐ形のピラーのｐ形不純物拡散層のｐ形の総不純物量を、第１のピラー領域のｎ形の第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及びｐ形の第２のピラー４のｐ形不純物拡散層４Ａのｐ形の総不純物量より低く設定している。このため、図５に示したように、第２のピラー領域のｎ形のピラーとｐ形のピラーとが対向する部分Ｄは、第１のピラー領域のｎ形の第１のピラー３とｐ形の第２のピラー４とが対向する部分Ｂに比べて空乏層が容易に広がるので、耐圧がさらに向上する。ｐ形ピラー形成用マスクの開口幅のバラツキが、第２のピラー領域の隣り合うｎ形のピラーとｐ形のピラーとが対向する部分Ｄの耐圧が第１のピラー領域の第１のピラー３と第２のピラー４とが対向する部分Ｂの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第２のピラー領域よりも第１のピラー領域で先に発生する。本実施形態に係るＭＯＳＦＥＴ３００は、第１の実施形態に係るＭＯＳＦＥＴ１００と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。
なお、本実施形態では、第４のピラーのｎ形の不純物拡散層６０Ａのｐ形の総不純物量は、一例として、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量の１／４倍となるように設定されていたが、第１の実施形態同様にこれらの半分より少なく設定されていればよい。
（第４の実施形態）
第４の実施形態に係る電力用半導体装置４００を図１０及び図１１を用いて説明する。図１０は第４の実施形態に係る電力用半導体装置の要部模式断面図である。図１１は、第４の実施形態に係る電力用半導体装置の製造工程の一部を示す、（ａ）要部模式断面図、（ｂ）（ａ）におけるＨ部の拡大図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
図１０に示したように、第４の実施形態に係るＭＯＳＦＥＴ４００は、ｎ−形ドリフト層として、第３の実施形態に係るＭＯＳＦＥＴ１００と同様に、第１のピラー領域及び第２のピラー領域を有する高抵抗エピタキシャル層２を備える。本実施形態に係るＭＯＳＦＥＴ４００の第２のピラー領域は、第３の実施形態に係るＭＯＳＦＥＴ３００の第２のピラー領域において、ｐ形の第５のピラー３１とｎ形の第４のピラー６０との間に、さらに、一対のｎ形の第６のピラー３２とｐ形の第７のピラー３３とを有する。ｎ形の第６のピラー３２及びｐ形の第７のピラー３３は、第１から第４のピラーとＹ方向に同数段のｎ形不純物拡散層３２Ａ及びｐ形不純物拡散層３３Ａから構成される。ｎ形の第６のピラー３２及びｐ形の第７のピラー３３は、各段のＸ方向に沿って各ピラーの不純物拡散層から構成される拡散層形成層８０において、ｎ形の第６のピラー３２の不純物拡散層３２Ａにおけるｎ形の総不純物量及びｐ形の第７のピラー３３の不純物拡散層３３Ａにおけるｐ形の総不純物量は、ｐ形の第５のピラーｐ形の不純物拡散層３１Ａにおけるｐ形の総不純物量と等量である。本実施形態に係るＭＯＳＦＥＴ４００は、この点において第３の実施形態に係るＭＯＳＦＥＴ３００と相異する。
図１１（ａ）は、本実施形態に係るＭＯＳＦＥＴ４００の第２のピラー領域の製造工程の一部の要部模式断面図であり、第１の実施形態の図２（ａ）に相当し、本実施形態に係る第１から第７のピラーを構成するｎ形及びｐ形不純物拡散層を形成する元になるｎ形及びｐ形不純物注入層を示す断面図である。図１１（ｂ）は、図１１（ａ）中のＨ部を拡大した図である。本実施形態に係るｎ形の第１のピラー３、ｐ形の第２のピラー４、ｎ形の第３のピラー５、ｎ形の第４のピラー６０、及びｐ形の第５のピラー３１は、上述したように、第３の実施形態に係るｎ形の第１のピラー３、ｐ形の第２のピラー、ｎ形の第３のピラー５、ｎ形の第４のピラー６０、及びｐ形の第５のピラー３１と同じ構造である。従って、各段の拡散層形成層８０における、ｎ形の第１のピラー３のｎ形不純物注入層３Ｂ、ｐ形の第２のピラー４のｐ形不純物注入層４Ｂ、ｎ形の第３のピラー５のｎ形不純物注入層５Ｂ、ｎ形の第４のピラー６０のｎ形不純物注入層６０Ｂ、及びｐ形の第５のピラー３１のｐ形不純物注入層３１Ｂの、それぞれのＸ方向における幅は、第３の実施形態に係るｎ形の第１のピラー３のｎ形不純物注入層３Ｂ、ｐ形の第２のピラー４のｐ形不純物注入層４Ｂ、ｎ形の第３のピラー５のｎ形不純物注入層５Ｂ、及びｎ形の第４のピラー６０のｎ形不純物注入層６０Ｂ、及びｐ形の第５のピラー３１のｐ形不純物注入層３１Ｂのそれぞれの幅と同じである。
本実施形態に係る第２のピラー領域のｐ形の第５のピラー３１のｐ形不純物注入層とｎ形の第４のピラー６０のｎ形不純物注入層６０Ｂとの間に、ｐ形の第５のピラー３１のｐ形不純物注入層３１Ｂに隣り合って離間して、ｎ形の第６のピラー３２の元になるｎ形不純物注入層３２Ｂが形成される。第６のピラー３２のｎ形不純物注入層３２Ｂは、ｎ形の第１のピラー３のｎ形不純物注入層３Ｂと同じｎ形不純物の注入工程で形成される。また、ｎ形の第６のピラー３２のｎ形不純物注入層３２Ｂに隣り合って離間して、ｐ形の第７のピラー３３の元になるｐ形不純物注入層３３Ｂが形成される。ｐ形不純物注入層３３Ｂは、ｐ形の第２のピラー４のｐ形不純物注入層４Ｂと同じｐ形不純物の注入工程で形成される。
ｎ形の第６のピラー３２のｎ形不純物注入層３２Ｂ及びｐ形の第７のピラー３３のｐ形不純物注入層３３ＢのＸ方向における幅は、ともにＷである。これにより、各段の拡散層形成層８０において、ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａのｎ形の第３のピラー５側の半分（不純物拡散層の幅が０．５×Ｗに相当する部分）のｐ形の総不純物量とｎ形の第３のピラー５のｎ形不純物拡散層５Ａの第５のピラー側の半分（０．５×Ｗに相当する部分）のｎ形の総不純物量とが等量となる。ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａの第６のピラー側の半分（不純物拡散層の幅が０．５×Ｗに相当する部分）のｐ形の総不純物量とｎ形の第６のピラー３２のｎ形不純物拡散層３２Ａの第５のピラー側の半分（０．５×Ｗに相当する部分）のｎ形の総不純物量とが等量となる。ｎ形の第６のピラー３２のｎ形不純物拡散層３２Ａの第７のピラー側の半分（不純物拡散層の幅が０．５×Ｗに相当する部分）のｎ形の総不純物量とｐ形の第７のピラー３３のｐ形不純物拡散層３３Ａの第６のピラー側の半分（０．５×Ｗに相当する部分）のｐ形の総不純物量とが等量となる。さらに、ｐ形の第７のピラー３３のｐ形不純物拡散層３３Ａの第４のピラー側の半分（不純物拡散層の幅が０．５×Ｗに相当する部分）のｐ形の総不純物量とｎ形の第４のピラー６０のｎ形不純物拡散層６０Ａのｎ形の総不純物量とが等量となる。以上により、第２のピラー領域全体でｎ形の総不純物量とｐ形の総不純物量とが等量となり、擬似的にアンドープ状態になる。
また、本実施形態においても、第２のピラー領域において、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量よりも少なく設定される。また、第４のピラー６０のｎ形不純物拡散層６０Ａのｎ形の総不純物量は、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量よりも少なく設定される。さらに、ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａのｐ形の総不純物量、ｎ形の第６のピラー３２のｎ形不純物拡散層３２Ａのｎ形の総不純物量、及びｐ形の第７のピラー３３のｐ形不純物拡散層３３Ａのｐ形の総不純物量は、第３のピラー５のｎ形の不純物拡散層５Ａのｎ形の総不純物量よりも少なく、ｎ形の第４のピラー６０のｎ形の不純物拡散層６０Ａのｎ形の総不純物量よりも多く設定される。従って、本実施形態に係る第２のピラー領域では、ｎ形の第３のピラー５とｐ形の第５のピラー３１とが対向する部分、ｐ形の第５のピラー３１とｎ形の第６のピラー３２とが対向する部分、ｎ形の第６のピラー３２とｐ形の第７のピラー３３とが対向する部分、及びｐ形の第７のピラー３３とｎ形の第４のピラー６０とが対向する部分は、第１の実施形態に係る第３のピラー５と第４のピラー６とが対向する部分Ｄと同じ構造である。
本実施形態においても、第２のピラー領域において隣り合うｎ形のピラーとｐ形のピラーとが対向する部分Ｄでｎ形の総不純物量とｐ形の総不純物量とが等量となる状態を維持しつつ、ｎ形のピラーのｎ形不純物拡散層のｎ形の総不純物量及びｐ形のピラーのｐ形不純物拡散層のｐ形の総不純物量を、第１のピラー領域のｎ形の第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及びｐ形の第２のピラー４のｐ形不純物拡散層４Ａのｐ形の総不純物量より低く設定している。このため、図５に示したように、第２のピラー領域のｎ形のピラーとｐ形のピラーとが対向する部分Ｄは、第１のピラー領域のｎ形の第１のピラー３及びｐ形の第２のピラー４とが対向する部分Ｂに比べて空乏層が容易に広がるので、耐圧がさらに向上する。ｐ形ピラー形成用マスクの開口幅のバラツキが、第２のピラー領域の隣り合うｎ形のピラーとｐ形のピラーとが対向する部分Ｄの耐圧が第１のピラー領域の第１のピラー３と第２のピラー４とが対向する部分Ｂの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第２のピラー領域よりも第１のピラー領域で先に発生する。本実施形態に係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。
本実施形態に係るＭＯＳＦＥＴ４００は、第２のピラー領域のｐ形第５のピラー３１とｎ形の第４のピラー６０との間に、一対のｎ形の第６のピラー３２及びｐ形の第７のピラー３３を有する例により説明されたが、二対以上のｎ形の第６のピラー３２及び第７のピラー３３を有するようにすることも可能である。
なお、本実施形態では、第４のピラーのｎ形の不純物拡散層６０Ａのｐ形の総不純物量は、一例として、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量の１／４倍となるように設定されていたが、第１の実施形態同様にこれらの半分より少なく設定されていればよい。
以上第１から第４の実施形態においては、各不純物拡散層のｎ形及びｐ形の総不純物量を用いて議論してきたが、これらの議論はｎ形及びｐ形の正味の不純物量を用いた議論に含まれる。以下の実施形態に関しては、ｎ形及びｐ形の総不純物量の議論に替えて、ｎ形及びｐ形の正味の不純物量を用いて議論する。
（第５の実施形態）
第５の実施形態に係る電力用半導体装置５００を図１２から図１４を用いて説明する。図１２は第５の実施形態に係る電力用半導体装置の要部模式断面図である。図１３は、第５の実施形態に係る電力用半導体装置の製造工程の一部を示し、図２に相当する要部模式断面図である。図１４は、第５の実施形態に係る電力用半導体装置の、（ａ）第１のピラー領域の要部を模式的に説明する図、（ｂ）第２のピラー領域の要部を模式的に説明する図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係るＭＯＳＦＥＴ５００は、ｎ−形ドリフト層として、第１の実施形態に係るＭＯＳＦＥＴ１００と同様に、第１のピラー領域及び第２のピラー領域を有する高抵抗エピタキシャル層２を備えるが、以下の点で、第１の実施形態に係るＭＯＳＦＥＴ１００と相異する。
本実施形態に係るＭＯＳＦＥＴ５００は、各段の拡散層形成層８０において、第２のピラー領域におけるｎ形の第３のピラー５及びｐ形の第４のピラー６のｎ形不純物拡散層５Ａ及びｐ形不純物拡散層６Ａが、Ｘ方向において重なり合い、前述の不純物補償領域が形成される。第１から第４の実施形態においては、この不純物補償領域を無視して説明してきた。すなわち、本実施形態において、第１のピラー領域のｎ形の第１のピラー３のｎ形の不純物拡散層３Ａ及びｐ形の第２のピラーのｐ形不純物拡散層４ＡはＸ方向において互いに重なる部分に、ｎ形の不純物とｐ形の不純物とが混在する第１の不純物補償領域を有する。同様にして、第３のピラー５の不純物拡散層５Ａと第４のピラー６の不純物拡散層６Ａとは、Ｘ方向において互いに重なる部分に、ｎ形不純物とｐ形不純物とが混在する第２の不純物補償領域を有する。
ここで、図１２に示したように、第２の不純物補償領域のＸ方向における幅は、第１の不純物補償領域のＸ方向における幅よりも広く形成されている。不純物補償領域の中央付近で、ｎ形不純物濃度とｐ形不純物濃度が等しくなるところで、隣り合うピラーのｐ−ｎ接合が形成される。図１２では、説明を容易にするために、第１のピラーと第２のピラーとの間に形成される第１の不純物補償領域は無視できる程度して図示を省略した。第３のピラーと第４のピラーの破線で示された重なり部分が、第２の不純物補償領域である。
図１３に第１のピラー領域と第２のピラー領域の製造工程の一部を示したように、本実施形態では、各ピラーの不純物注入層は以下の幅を有するようにイオン注入が実施され、各ピラーが形成される。第２のピラー領域のｎ形の第３のピラー５のｎ形不純物注入層５Ｃが、第１のピラー領域のｎ形の第１のピラー３のｎ形不純物注入層３Ｂ及びｐ形の第２のピラー４のｐ形不純物注入層４ＢのＸ方向における幅と同じ２×Ｗの幅を有するように形成される。第２のピラー領域のｐ形の第４のピラー６のｐ形不純物注入層６Ｃが、第１のピラー領域のｎ形の第１のピラー３のｎ形不純物注入層３Ｂ及びｐ形の第２のピラー４のｐ形不純物注入層４ＢのＸ方向における幅の半分であるＷの幅を有するように形成される。
図示は省略するが、本実施形態においても、第１のピラー３のｎ形の不純物拡散層３Ａと第２のピラー４のｐ形不純物拡散層４Ａとの対向する部分、第２のピラー４のｐ形不純物拡散層４Ａと第３のピラー５のｎ形不純物拡散層５Ａとの対向する部分、及び第３のピラー５のｎ形不純物拡散層５Ａと第４のピラー６のｐ形不純物拡散層６Ａとの対向する部分は、ｎ形の総不純物量とｐ形の総不純物量とが等量となるように、各不純物注入層３Ｂ、４Ｂ、５Ｃ、６Ｃの幅が設定される。
また、第１のピラー３のｎ形不純物注入層３Ｂと第２のピラー４のｐ形不純物注入層４Ｂとは、Ｌ１の間隔で互いに離間するように形成される。第２のピラー４のｐ形不純物注入層４Ｂと第３のピラー５のｎ形不純物注入層５Ｃも、同様にＬ１の間隔で互いに離間するように形成される。これに対して、第２のピラー領域のｎ形の第３のピラー５のｎ形不純物注入層５Ｃとｐ形の第４のピラー６のｐ形不純物注入層６Ｃとは、Ｌ１よりも狭いＬ２の間隔で互いに離間するように形成される。
以上示したように、本実施形態に係るＭＯＳＦＥＴ５００においては、第２のピラー領域で、第３のピラー５のｎ形不純物注入層５Ｃと第４のピラー６のｐ形不純物注入層６Ｃとの間隔Ｌ２が、第１のピラー領域における第１のピラー３のｎ形不純物注入層３Ｂと第２のピラーのｐ形不純物注入層４Ｂとの間隔Ｌ１よりも狭く形成される。これにより、その後実施される熱処理により、各不純物注入層から形成された不純物拡散層が、Ｙ方向（積層方向）に結合して各ピラーが形成される。第３のピラー５のｎ形不純物拡散層５Ａと第４のピラー６のｐ形不純物拡散層６ＡとのＸ方向における重なりが、第１のピラー３のｎ形不純物拡散層３Ａと第２のピラー４のｐ形不純物拡散層４ＡとのＸ方向における重なりよりも大きくなる。すなわち、第２のピラー領域においてｎ形の第３のピラー５のｎ形不純物拡散層５Ａとｐ形の第４のピラー６のｐ形不純物拡散層６Ａとが有する第２の不純物補償領域のＸ方向における幅（互いに重なる幅）が、第１のピラー領域におけるｎ形の第１のピラー３のｎ形不純物拡散層３Ａとｐ形の第２のピラー４のｐ形不純物拡散層４Ａとが有する第１の不純物補償領域のＸ方向における幅（互いに重なる幅）より広く形成される。この点において、本実施形態に係るＭＯＳＦＥＴ５００は、第１の実施形態に係るＭＯＳＦＥＴ１００と相異する。
図１４は、本実施形態に係る（ａ）第１のピラー領域の要部を模式的に説明する図、（ｂ）第２のピラー領域の要部を模式的に説明する図である。（ａ）及び（ｂ）のそれぞれの図において、上部に、隣り合うピラーの各不純物拡散層のＸ方向における重なり具合を模式的に示し、下部に、Ｘ方向における不純物濃度分布のプロファイルを模式的に示した。
第１のピラー領域では、ｎ形の第１のピラー３のｎ形不純物拡散層３Ａは、ＱＮ１のｎ形の総不純物量を有し、ｐ形の第２のピラー４のｐ形不純物拡散層４Ａは、ＱＰ１のｐ形の総不純物量を有し、それぞれ、図１２（ａ）の下部に示したようにＸ方向の濃度プロファイルを有する。ここで、第１の不純物補償領域（図中Ｘ方向の濃度プロファイルが重なる領域）において不純物補償により消滅したｎ形不純物量及びｐ形不純物量をＱＰＮ１とすれば、ｎ形の第１のピラー３のｎ形不純物拡散層３Ａのｎ形の正味の不純物量はＱｎ１＝ＱＮ１−ＱＰＮ１であり、同様にｐ形の第２のピラー４のｐ形不純物拡散層４Ａのｐ形の正味の不純物量はＱｐ１＝Ｑｐ１−ＱＰＮ１である。ここで、第１のピラー領域では、説明を容易にするために第１の不純物補償領域は無視できるものと扱うので、総不純物量と正味の不純物量はほぼ等しいと考える。
これに対して、第２のピラー領域では、図１４（ｂ）の上部に示したように、第３のピラー５のｎ形不純物拡散層５Ａと第４のピラーのｐ形不純物拡散層６Ａとは、第１のピラー３のｎ形不純物拡散層３Ａと第２のピラー４のｐ形不純物拡散層４Ａとに比べて、図中破線にて示したようにＸ方向における重なりが大きい。すなわち、第２の不純物補償領域のＸ方向における幅が、第１の不純物補償領域のＸ方向における幅よりも大きい。第２のピラー領域では、ｎ形の第３のピラー５のｎ形不純物拡散層５Ａは、ＱＮ２のｎ形の総不純物量を有し、ｐ形の第４のピラー６のｐ形不純物拡散層６Ａは、ＱＰ２のｐ形の総不純物量を有し、それぞれ、同図（ｂ）の下部に示したようにＸ方向の濃度プロファイルを有する。
ここで、第２の不純物補償領域（図中Ｘ方向の濃度プロファイルが重なる領域）において不純物補償により消滅したｎ形不純物量及びｐ形不純物量をＱＰＮ２とすれば、ｎ形の第３のピラー５のｎ形不純物拡散層５Ａのｎ形の正味の不純物量はＱｎ２＝ＱＮ２−ＱＰＮ２であり、同様にｐ形の第４のピラー６のｐ形不純物拡散層６Ａのｐ形の正味の不純物量はＱｐ２＝Ｑｐ２−ＱＰＮ２である。第２の不純物補償領域のＸ方向における幅の方が、第１の不純物補償領域のＸ方向における幅よりも広いので、それだけ、第２の不純物補償領域のほうが、不純物補償により消滅するｎ形及びｐ形不純物量が大きい。従って、ＱＰＮ１＜ＱＰＮ２である。
また、不純物注入層の幅により、総不純物量が決まる。各不純物注入層の幅が上述のように設定された条件では、図１３に示したように、ｎ形の第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量ＱＮ１、ｐ形の第２のピラー４のｐ形不純物拡散層４Ａのｐ形の総不純物量ＱＰ１、ｎ形の第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量ＱＮ２、及びｐ形の第４のピラー６のｐ形不純物拡散層６Ａのｐ形の総不純物量ＱＰ２との間には、ＱＮ１＝ＱＰ１＝ＱＮ２＝２×ＱＰ２の関係がある。
以上から、ｎ形の第１のピラー３のｎ形不純物拡散層３Ａのｎ形の正味の不純物量Ｑｎ１、ｐ形の第２のピラー４のｐ形不純物拡散層４Ａのｐ形の正味の不純物量Ｑｐ１、ｎ形の第３のピラー５のｎ形不純物拡散層５Ａのｎ形の正味の不純物量Ｑｎ２、及びｐ形の第４のピラー６のｐ形不純物拡散層６Ａのｐ形の正味の不純物量Ｑｐ２との間には、Ｑｎ１＝Ｑｎ１＞ＱＮ２＞ＱＰ２の関係がある。
すなわち、本実施形態においても、第２のピラー領域において隣り合うｎ形のピラーとｐ形のピラーとが対向する部分Ｄでｎ形の正味の不純物量とｐ形の正味の不純物量とが等量となる状態を維持しつつ、ｎ形のピラーのｎ形不純物拡散層のｎ形の正味の不純物量及びｐ形のピラーのｐ形不純物拡散層のｐ形の正味の不純物量を、第１のピラー領域のｎ形の第１のピラー３のｎ形不純物拡散層のｎ形の正味の不純物量及びｐ形の第２のピラー４のｐ形不純物拡散層のｐ形の正味の不純物量より低く設定している。このため、図５に示したように、第２のピラー領域のｎ形のピラーとｐ形のピラーとが対向する部分Ｄは、第１のピラー領域のｎ形の第１のピラー３及びｐ形の第２のピラー４とが対向する部分Ｂに比べて空乏層が容易に広がるので、耐圧がさらに向上する。ｐ形ピラー形成用マスクの開口幅のバラツキが、第３のピラー５と第４のピラー６とが対向する部分Ｄの耐圧が第１のピラー３と第２のピラー４とが対向する部分Ｂの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第２のピラー領域よりも第１のピラー領域で先に発生する。本実施形態に係るＭＯＳＦＥＴ５００は、第１の実施形態に係るＭＯＳＦＥＴ１００と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。
なお、同図（ｂ）の上部では、説明を容易にするために、第４のピラー６のｐ形不純物拡散層６ＡのＸ方向の幅が、第３のピラー５のｎ形不純物拡散層５ＡのＸ方向の幅と同じ幅で示してある。しかしながら、実際には第３のピラー５のｎ形不純物拡散層５ＡのＸ方向の幅よりも狭い。同図（ｂ）の下部に示した第４のピラー６のｐ形不純物拡散層６Ａの濃度プロファイルに関しても、同様に、第３のピラー５のｎ形不純物拡散層５Ａの濃度プロファイルのＸ方向の幅と同じ幅で示してある。しかしながら、実際には第３のピラー５のｎ形不純物拡散層５Ａの濃度プロファイルのＸ方向の幅よりも狭い。
なお、本実施形態では、第１のピラー３のｎ形不純物注入層３Ｂの幅、第２のピラー４のｐ形不純物注入層４Ｂの幅、及び第３のピラー５のｎ形不純物注入層５Ｃの幅を、それぞれ同じ幅とし、第４のピラー６のｐ形不純物注入層６Ｃの幅を、第１のピラー３のｎ形不純物注入層３Ｂの幅及び第２のピラー４ｐ形不純物注入層４Ｂの幅の半分に設定してある。すなわち、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量、第２のピラー４ｐ形不純物拡散層４Ａのｐ形の総不純物量、及び第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量を、それぞれ同じ量とし、第４のピラー６のｐ形不純物拡散層６Ａのｐ形の総不純物量を、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形不純物拡散層４Ａのｐ形の総不純物量の半分に設定してある。しかしながら、第１の実施形態同様に、第２のピラー領域において、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の総不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の総不純物量及び第２のピラー４のｐ形の不純物拡散層４Ａのｐ形の総不純物量よりも少なく設定されてもよい。また、第４のピラーのｐ形不純物拡散層６Ａのｐ形の総不純物量は、第３のピラーのｎ形不純物拡散層５Ａのｎ形の総不純物量よりも少なく設定されてもよい。
（第６の実施形態）
第６の実施形態に係る電力用半導体装置６００を図１５及び図１６を用いて説明する。図１５は第６の実施形態に係る電力用半導体装置の要部模式断面図である。図１６は、第６の実施形態に係る電力用半導体装置の製造工程の一部を示し、図２に相当する要部模式断面図である。なお、第５の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第５の実施形態との相異点について主に説明する。
本実施形態に係るＭＯＳＦＥＴ６００は、ｎ−形ドリフト層として、第５の実施形態に係るＭＯＳＦＥＴ１００と同様に、第１のピラー領域及び第２のピラー領域を有する高抵抗エピタキシャル層２を備えるが、以下の点で、第２の実施形態に係るＭＯＳＦＥＴ５００と相異する。
本実施形態に係るＭＯＳＦＥＴ６００は、図１５に示したように、第５の実施形態に係るＭＯＳＦＥＴ５００において、第２のピラー領域中のｎ形の第３のピラー３とｐ形の第４のピラー４との間に、ｎ形の第５のピラー３１とｐ形の第６のピラーが挿入された構造である。この点で、本実施形態に係るＭＯＳＦＥＴ６００は、第５の実施形態に係るＭＯＳＦＥＴ５００と相異し、それ以外は同じ構造である。
ｐ形の第５のピラー３１は、ｎ形の第３のピラーに隣接し、ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａとｎ形の第３のピラー３の不純物拡散層３Ａとは、他のピラーと同様に拡散層形成層８０において重なり合い、第３の不純物補償領域を有する。また、ｐ形の第５のピラー３１は、ｎ形の第６のピラー３２に隣接し、ｐ形の第５のピラー３１のｐ形不純物拡散層３１Ａとｎ形の第６のピラー３２の不純物拡散層３２Ａとは、同様に重なり合い、第４の不純物補償領域を有する。さらに、ｎ形の第６のピラー３２は、ｐ形の第４のピラー６に隣接し、ｎ形の第６のピラー３２のｎ形不純物拡散層３２Ａとｐ形の第４のピラー６の不純物拡散層６Ａとは、同様に重なり合い、第５の不純物補償領域を有する。
第２のピラー領域において、第３のピラー３、第５のピラー３１、第６のピラー３２、及び第４のピラー６のそれぞれの各不純物注入層５Ｃ、３１Ｃ、３２Ｃ、６Ｃは、図１６に第１のピラー領域及び第２のピラー領域の製造工程の一部を示したように形成される。第３のピラー５のｎ形不純物注入層５Ｃ、第５のピラー３１のｐ形不純物注入層３１Ｃ、及び第６のピラー３２のｎ形不純物注入層３２Ｃの幅は、それぞれ同じで２×Ｗである。第４のピラーｐ形不純物注入層６Ｃの幅は、これらの半分のＷである。また、第２のピラー領域において隣り合うピラーの各不純物注入層の間隔Ｌ２は、第５の実施形態同様に第１のピラー領域における第１のピラー３のｎ形不純物注入層３Ｂと第２のピラー４のｐ形不純物注入層４Ｂとの間隔Ｌ１よりも狭い。
上記のように不純物注入層の幅が設定されることにより、第３の不純物補償領域、第４の不純物補償領域、及び第５の不純物補償領域のＸ方向における幅が、第１の補償領域のＸ方向における幅よりも広くなる。この結果、各不純物補償領域による不純物補償の結果、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の正味の不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の正味の不純物量及び第２のピラー４のｐ形不純物拡散層４Ａのｐ形の正味の不純物量よりも少なくなる。第４のピラー６のｐ形不純物拡散層６Ａのｐ形の正味の不純物量は、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の正味の不純物量よりも少ない。第５のピラー３１のｐ形不純物拡散層３１Ａのｐ形の正味の不純物量と第６のピラー３２のｎ形不純物拡散層３２Ａのｎ形の正味の不純物量とは同じ不純物量であり、第３のピラー５のｎ形不純物拡散層５Ａのｎ形の正味の不純物量よりも少なく、第４のピラー６のｐ形不純物拡散層６Ａのｐ形の正味の不純物量よりも多い。
本実施形態においても、第５の実施形態と同様に、第２のピラー領域において隣り合うｎ形のピラーとｐ形のピラーとが対向する部分Ｄにおいて、ｎ形の正味の不純物量とｐ形の正味の不純物量とが等量となる状態を維持しつつ、ｎ形のピラーのｎ形不純物拡散層のｎ形の正味の不純物量及びｐ形のピラーのｐ形不純物拡散層のｐ形の正味の不純物量を、第１のピラー領域のｎ形の第１のピラー３のｎ形不純物拡散層３Ａのｎ形の正味の不純物量及びｐ形の第２のピラー４のｐ形不純物拡散層４Ａのｐ形の正味の不純物量より低く設定している。このため、図５に示したように、第２のピラー領域のｎ形のピラーとｐ形のピラーとが対向する部分Ｄは、第１のピラー領域のｎ形の第１のピラー３とｐ形の第２のピラー４とが対向する部分Ｂに比べて空乏層が容易に広がるので、耐圧がさらに向上する。ｐ形ピラー形成用マスクの開口幅のバラツキが、第２のピラー領域の隣り合うｎ形ピラーとｐ形ピラーとが対向する部分Ｄの耐圧が第１のピラー領域の第１のピラー３と第２のピラー４とが対向する部分Ｂの耐圧よりも高い範囲内に収まっていれば、ブレークダウンが、常に第２のピラー領域よりも第１のピラー領域で先に発生する。本実施形態に係るＭＯＳＦＥＴ６００は、第５の実施形態に係るＭＯＳＦＥＴ５００と同様に、スーパージャンクション構造の製造バラツキによる終端領域の耐圧低下を抑制することができ、アバランシェ耐量が向上する。
本実施形態に係るＭＯＳＦＥＴ６００は、第２の実施形態に係るＭＯＳＦＥＴ２００において、第３のピラー５のｎ形不純物注入層５Ｂの幅、第５のピラー３１のｐ形不純物注入層３１Ｂの幅、及び第６のピラー３２のｎ形不純物注入層３２Ｂの幅をそれぞれ２×Ｗとし、第４のピラーのｐ形不純物注入層６Ｂの幅をＷとし、第２のピラー領域における隣り合う各ピラーの不純物注入層の間隔Ｌ２を、第１のピラー領域における第１のピラー３の不純物注入層３Ｂと第２のピラー４の不純物注入層４Ｂとの間隔Ｌ１よりも広く設定した構造である。従って、第３の実施形態及び第４の実施形態においても同様に設定することも可能である。すなわち、第２のピラー領域の各ピラーの不純物注入層の幅を第１のピラー領域の第１のピラー３のｎ形不純物注入層３Ｂの幅及び第２のピラー４のｐ形不純物注入層４Ｂの幅と同じ幅に設定することが可能である。また、第４のピラー６０の不純物注入層６０Ｂの幅を第１のピラー領域の第１のピラー３のｎ形不純物注入層３Ｂの幅及び第２のピラー４のｐ形不純物注入層４Ｂの幅の半分に設定することが可能である。この場合、第２のピラー領域の各不純物注入層のＸ方向における間隔Ｌ２は、第１のピラー領域の第１のピラー３の不純物注入層３Ｂと第２のピラー４の不純物注入層４Ｂとの間隔Ｌ１よりも狭く設定される。
第３の実施形態において上記のように設定すると、第１のピラー３の前記不純物拡散層３Ａと第２のピラー４の不純物拡散層４ＡとのＸ方向において重なる部分に第１の不純物補償領域を有する。第３のピラー５の不純物拡散層５Ａと第５のピラー３１の不純物拡散層３１ＡとのＸ方向において重なる部分に第３不純物補償領域を有する。第５のピラー３１の不純物拡散層３１Ａと第４のピラー６の不純物拡散層６０ＡとのＸ方向において重なる部分に第６の不純物補償領域を有する。第３の不純物補償領域と第６の不純物補償領域とのＸ方向における幅は、第１の不純物補償領域のＸ方向における幅よりも広い。この結果、不純物補償領域における不純物補償により、第３のピラー５の不純物拡散層５Ａにおけるｎ形（第３のピラーの導電形）の正味の不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の正味の不純物量及び第２のピラーのｐ形不純物拡散層４Ａのｐ形の正味の不純物量よりも少ない。第４のピラー６０のｎ形不純物拡散層６０Ａのｎ形の正味の不純物量は第３のピラー５のｎ形不純物拡散層５Ａのｎ形の正味の不純物量よりも少ない。第５のピラー３１のｐ形不純物拡散層３１Ａのｐ形の正味の不純物量は第３のピラー５の不純物拡散層５Ａにおけるｎ形の正味の不純物量よりも少なく、第４のピラー６０のｎ形不純物拡散層６０Ａにおけるｎ形の正味の不純物量よりも多い。
第４の実施形態において上記のように設定すると、第１のピラー３の形不純物拡散層３Ａと第２のピラー４のｐ形不純物拡散層４ＡとのＸ方向において重なる部分に第１の不純物補償領域を有する。第３のピラー５のｎ形不純物拡散層５Ａと第５のピラー３１のｐ形不純物拡散層３１ＡとのＸ方向において重なる部分に第３不純物補償領域を有する。第５のピラー３１のｐ形不純物拡散層３１Ａと第６のピラー３２のｎ形不純物拡散層３２ＡとのＸ方向において重なる部分に第４の不純物補償領域を有する。第６のピラー３２のｎ形不純物拡散層３２Ａと第７のピラー３３のｐ形不純物拡散層３３ＡとのＸ方向において重なる部分に第７の不純物補償領域を有する。第７のピラー３３のｐ形不純物拡散層３３Ａと第４のピラー６０のｎ形不純物拡散層６０ＡとのＸ方向において重なる部分に第８の不純物補償領域を有する。第３の不純物補償領域、第４の不純物補償領域、第７の不純物補償領域、及び第８の不純物補償領域のＸ方向における幅は、第１の不純物補償領域のＸ方向における幅よりも広い。この結果不純物補償領域における不純物補償により、第３のピラー５のｎ形不純物拡散層５Ａにおけるｎ形の正味の不純物量は、第１のピラー３のｎ形不純物拡散層３Ａのｎ形の正味の不純物量及び第２のピラー４のｐ形不純物拡散層４Ａのｐ形の正味の不純物量よりも少ない。第４のピラー６０のｎ形不純物拡散層６０Ａのｎ形の正味の不純物量は第３のピラー５のｎ形不純物拡散層５Ａのｎ形の正味の不純物量よりも少ない。第５のピラー３１のｐ形不純物拡散層３１Ａのｐ形の正味の不純物量、第６のピラー３２のｎ形不純物拡散層３２Ａのｎ形の正味の不純物量、及び第７のピラー３３のｐ形不純物拡散層３３Ａのｐ形の正味の不純物量は、第３のピラー５のｎ形不純物拡散層５Ａにおけるｎ形の正味の不純物量よりも少なく、第４のピラー６０のｎ形不純物拡散層６０Ａにおけるｎ形の正味の不純物量よりも多い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ ｎ＋形ドレイン層
２、２Ａ、２Ｂ、２Ｃ ｎ−形エピタキシャル層
３ ｎ形の第１のピラー
４ ｐ形の第２のピラー
５ ｎ形の第３のピラー
６ ｐ形の第４のピラー
７ ｎ形チャネルストッパ層
３Ａ、４Ａ、５Ａ、６Ａ、７Ａ 拡散層
３Ｂ、４Ｂ、５Ｂ、６Ｂ、７Ｂ 不純物注入層
８、９ ｎ形半導体層
１０ ｐ形ベース層
１１ ｐ形キャリア抜き層
１２ ｐ形ガードリング層
１３ ｎ＋形ソース層
１４ ｎ＋形半導体層
１５、１６、１７ ｐ＋形コンタクト層
１８ ｐ＋形半導体層
１９ ゲート絶縁膜
２０ ゲート電極
２１ 第１の層間絶縁膜
２２ 第２の層間絶縁膜
２３ ドレイン電極
２４ ソース電極
２５ フィールドプレート電極
２６ チャネルストッパ電極
３１ ｎ形の第５のピラー
３２ ｐ形の第６のピラー
３３ ｎ形の第７のピラー
６０ ｐ形の第４のピラー
８０ 拡散層形成層
１００、２００、３００、４００、５００、６００ 半導体装置

Claims (14)

  1. 第１の表面と前記第１の表面とは反対側の第２の表面とを有する第１導電形の第１の半導体層と、
    前記第１の半導体層の前記第１の表面上に設けられ、第１のピラー領域と第２のピラー領域とを有する高抵抗のエピタキシャル層と、
    前記第１のピラー領域の表面に選択的に設けられた第２導電形の第２の半導体層と、
    前記第２の半導体層の表面に選択的に設けられた第１導電形の第３の半導体層と、
    前記第１のピラー領域、前記第２の半導体層、及び前記第３の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１の半導体層の第２の表面に電気的に接続された第１の電極と、
    前記第２の半導体層と前記第３の半導体層とに電気的に接続され、前記ゲート電極と層間絶縁膜を介して絶縁された第２の電極と、
    を備え、
    前記第１のピラー領域は、
    前記第１の半導体層の前記第１の表面に平行な第１の方向に沿って、交互に配列された複数の第１導電形の第１のピラーと複数の第２導電形の第２のピラーと、を有し、前記複数の第２導電形の第２のピラーはそれぞれ前記第２導電形の第２の半導体層と接続し、
    前記第１のピラー領域の前記第１の方向に沿った終端は、前記第１のピラーと前記第２のピラーとのどちらか一方のピラーで終端され、
    前記第２のピラー領域は、前記第１の方向に沿って前記第１のピラー領域と前記終端を介して隣接し、
    前記第２のピラー領域は、
    前記第１の方向に沿って前記第１のピラー領域側の一端に、前記第１の領域の前記終端の前記一方のピラーの導電形と反対の導電形を有する第３のピラーと、
    前記第１の方向に沿って前記第１のピラー領域とは反対側の他端に、前記第３のピラーと反対の導電形を有する第４のピラーと、
    を有し、
    前記複数の第１のピラー、前記複数の第２のピラー、前記第３のピラー、及び前記第４のピラーは、それぞれ、前記第１の半導体層の前記第１の表面に垂直な第２の方向に沿って配列された、複数段の不純物拡散層で構成され、
    前記複数の第１のピラー、前記複数の第２のピラー、前記第３のピラー、及び前記第４のピラーの各段の不純物拡散層は、前記第１の半導体層の前記第１の表面と平行な１つの層内に配列され、
    前記１つの層内において、前記第３のピラーの前記不純物拡散層における前記第３のピラーの導電形の正味の不純物量は、前記複数の第１のピラーの各不純物拡散層における第１導電形の正味の不純物量及び前記複数の第２のピラーの各不純物拡散層における第２導電形の正味の不純物量よりも少なく、
    前記１つの層内において、前記第４のピラーの前記不純物拡散層における前記第４のピラーの導電形の正味の不純物量は前記第３のピラーの前記不純物拡散層における前記正味の不純物量よりも少ない、
    ことを特徴とする電力用半導体装置。
  2. 前記第２のピラー領域は、前記第３のピラーと前記第４のピラーとの間に、少なくとも、前記第４のピラーの導電形と同じ導電形を有し前記第３のピラーと隣接する第５のピラーと、前記第３のピラーの導電形と同じ導電形を有し前記第５のピラーに隣接する第６のピラーと、をさらに有し、
    前記第５のピラー及び前記第６のピラーは、それぞれ、前記第３のピラー及び前記第４のピラーと同数段の不純物拡散層からなり、
    前記１つの層内において、前記第５のピラーの不純物拡散層における前記第５のピラーの導電形の正味の不純物量及び前記第６のピラーの不純物拡散層における前記第６のピラーの導電形の正味の不純物量は、それぞれ、前記第３のピラーの不純物拡散層における前記正味の不純物量よりも少なく、前記第４のピラーの不純物拡散層における前記正味の不純物量よりも多いことを特徴とする請求項１記載の電力用半導体装置。
  3. 第１の表面と前記第１の表面とは反対側の第２の表面とを有する第１導電形の第１の半導体層と、
    前記第１の半導体層の前記第１の表面上に設けられ、第１のピラー領域と第２のピラー領域とを有する高抵抗のエピタキシャル層と、
    前記第１のピラー領域の表面に選択的に設けられた第２導電形の第２の半導体層と、
    前記第２の半導体層の表面に選択的に設けられた第１導電形の第３の半導体層と、
    前記第１のピラー領域、前記第２の半導体層、及び前記第３の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１の半導体層の第２の表面に電気的に接続された第１の電極と、
    前記第２の半導体層と前記第３の半導体層とに電気的に接続され、前記ゲート電極と層間絶縁膜を介して絶縁された第２の電極と、
    を備え、
    前記第１のピラー領域は、前記第１の半導体層の前記第１の表面に平行な第１の方向に沿って、交互に配列された複数の第１導電形の第１のピラーと複数の第２導電形の第２のピラーとを有し、
    前記第１のピラー領域の前記第１の方向に沿った終端は、前記第１のピラーと前記第２のピラーのどちらか一方のピラーで終端され、
    前記第２のピラー領域は、前記第１の方向に沿って前記第１のピラー領域と前記終端を介して隣接し、
    前記第２のピラー領域は、
    前記第１の方向に沿って前記第１のピラー領域側の一端に、前記第１の領域の前記終端の前記一方のピラーの導電形と反対の導電形を有する第３のピラーと、
    前記第１の方向に沿って前記第１のピラー領域とは反対側の他端に、前記第３のピラーと同じ導電形を有する第４のピラーと、
    前記第３のピラーに隣接し前記第３のピラーと反対の導電形を有する第５のピラーと、
    を有し、
    前記複数の第１のピラー、前記複数の第２のピラー、前記第３のピラー、前記第４のピラー、及び前記第５のピラーは、それぞれ、前記第１の半導体層の前記第１の表面に垂直な第２の方向に沿って配列された、複数段の不純物拡散層で構成され、
    前記複数の第１のピラー、前記複数の第２のピラー、前記第３のピラー、前記第４のピラー、及び前記第５のピラーの各段の不純物拡散層は、前記第１の半導体層の前記第１の表面と平行な１つの層内に配列され、
    前記１つの層内において、前記第３のピラーの前記不純物拡散層における前記第３のピラーの導電形の正味の不純物量は、前記複数の第１のピラーの各不純物拡散層における第１導電形の正味の不純物量及び前記複数の第２のピラーの各不純物拡散層における第２導電形の正味の不純物量よりも少なく、
    前記１つの層内において、前記第４のピラーの前記不純物拡散層における前記第４のピラーの導電形の正味の不純物量は前記第３のピラーの前記不純物拡散層における前記正味の不純物量よりも少なく、
    前記１つの層内において、前記第５のピラーの前記不純物拡散層における前記第５のピラーの導電形の正味の不純物量は前記第３のピラーの前記不純物拡散層における前記正味の不純物量よりも少なく、前記第４のピラーの前記不純物拡散層における前記正味の不純物量よりも多い、
    ことを特徴とする電力用半導体装置。
  4. 前記第２のピラー領域は、前記第４のピラーと前記第５のピラーとの間に、少なくとも、前記第５のピラーと反対の導電形を有し前記第５のピラーと隣接する第６のピラーと、前記第５のピラーと同じ導電形を有し前記第６のピラーに隣接する第７のピラーとをさらに有し、
    前記第６のピラー及び前記第７のピラーは、それぞれ、前記第３のピラー及び前記第４のピラーと同数段の不純物拡散層からなり、
    前記１つの層内において、前記第６のピラーの不純物拡散層における前記第６のピラーの導電形の正味の不純物量及び前記第７のピラーの不純物拡散層における前記第７のピラーの導電形の正味の不純物量は、前記第３のピラーの不純物拡散層における前記正味の不純物量よりも少なく、前記第４のピラーの不純物拡散層における前記正味の不純物量よりも多いことを特徴とする請求項３記載の電力用半導体装置。
  5. 前記１つの層内において、前記第３のピラーの前記不純物拡散層における前記第３のピラーの導電形の総不純物量は、前記複数の第１のピラーの各不純物拡散層における第１導電形の総不純物量及び前記複数の第２のピラーの各不純物拡散層における第２導電形の総不純物量よりも少なく、
    前記１つの層内において、前記第４のピラーの前記不純物拡散層における前記第４のピラーの導電形の総不純物量は前記第３のピラーの前記不純物拡散層における前記総不純物量よりも少ない、
    ことを特徴とする請求項１記載の電力用半導体装置。
  6. 前記１つの層内において、前記第３のピラーの前記不純物拡散層における前記第３のピラーの導電形の総不純物量は、前記複数の第１のピラーの各不純物拡散層における第１導電形の総不純物量及び前記複数の第２のピラーの各不純物拡散層における第２導電形の総不純物量よりも少なく、
    前記１つの層内において、前記第４のピラーの前記不純物拡散層における前記第４のピラーの導電形の総不純物量は前記第３のピラーの前記不純物拡散層における前記総不純物量よりも少なく、
    前記１つの層内において、前記第５のピラーの不純物拡散層における前記第５のピラーの導電形の総不純物量及び前記第６のピラーの不純物拡散層における前記第６のピラーの導電形の総不純物量は、前記第３のピラーの不純物拡散層における前記総不純物量よりも少なく、前記第４のピラーの不純物拡散層における前記総不純物量よりも多い、
    ことを特徴とする請求項２記載の電力用半導体装置。
  7. 前記１つの層内において、前記第３のピラーの前記不純物拡散層における前記第３のピラーの導電形の総不純物量は、前記複数の第１のピラーの各不純物拡散層における第１導電形の総不純物量及び前記複数の第２のピラーの各不純物拡散層における第２導電形の総不純物量よりも少なく、
    前記１つの層内において、前記第４のピラーの前記不純物拡散層における前記第４のピラーの導電形の総不純物量は前記第３のピラーの前記不純物拡散層における前記総不純物量よりも少なく、
    前記１つの層内において、前記第５のピラーの前記不純物拡散層における前記第５のピラーの導電形の総不純物量は前記第３のピラーの前記不純物拡散層における前記総不純物量よりも少なく、前記第４のピラーの前記不純物拡散層における前記総不純物量よりも多い、
    ことを特徴とする請求項３記載の電力用半導体装置。
  8. 前記１つの層内において、前記第３のピラーの前記不純物拡散層における前記第３のピラーの導電形の総不純物量は、前記複数の第１のピラーの各不純物拡散層における第１導電形の総不純物量及び前記複数の第２のピラーの各不純物拡散層における第２導電形の総不純物量よりも少なく、
    前記１つの層内において、前記第４のピラーの前記不純物拡散層における前記第４のピラーの導電形の総不純物量は前記第３のピラーの前記不純物拡散層における前記総不純物量よりも少なく、
    前記１つの層内において、前記第５のピラーの前記不純物拡散層における前記第５のピラーの導電形の総不純物量は前記第３のピラーの前記不純物拡散層における前記総不純物量よりも少なく、前記第４のピラーの前記不純物拡散層における前記総不純物量よりも多く、
    前記１つの層内において、前記第６のピラーの不純物拡散層における前記第６のピラーの導電形の総不純物量及び前記第７のピラーの不純物拡散層における前記第７のピラーの導電形の総不純物量は、前記第３のピラーの不純物拡散層における前記総不純物量よりも少なく、前記第４のピラーの不純物拡散層における前記総不純物量よりも多い、
    ことを特徴とする請求項４記載の電力用半導体装置。
  9. 前記１つの層内において、前記第４のピラーの前記総不純物量は、前記複数の第１のピラーの各不純物拡散層における前記総不純物量の半分及び前記複数の第２のピラーの各不純物拡散層における前記総不純物量の半分よりも少ないことを特徴とする請求項５〜８のいずれか１つに記載の電力用半導体装置。
  10. 前記１つの層内において、
    前記複数の第１のピラーの前記各不純物拡散層は前記複数の第２のピラーの前記各不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第１の不純物補償領域を有し、
    前記第３のピラーの前記不純物拡散層と前記第４のピラーの前記不純物拡散層とは、
    前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第２の不純物補償領域を有し、
    前記第１の不純物補償領域の前記第１の方向における幅よりも、前記第２の不純物補償領域の前記第１の方向における幅が広いことを特徴とする請求項１記載の電力用半導体装置。
  11. 前記１つの層内において、
    前記複数の第１のピラーの前記各不純物拡散層と前記複数の第２のピラーの前記各不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第１の不純物補償領域を有し、
    前記第３のピラーの前記不純物拡散層と前記第５のピラーの前記不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第３の不純物補償領域を有し、
    前記第５のピラーの前記不純物拡散層と前記第６のピラーの前記不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第４の不純物補償領域を有し、
    前記第６のピラーの前記不純物拡散層と前記第４のピラーの前記不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第５の不純物補償領域を有し、
    前記第１の不純物補償領域の前記第１の方向における幅よりも、前記第３の不純物補償領域、前記第４の不純物補償領域、及び前記第５の不純物補償領域、の前記第１の方向における幅がそれぞれ広いことを特徴とする請求項２記載の電力用半導体装置。
  12. 前記１つの層内において、
    前記複数の第１のピラーの前記各不純物拡散層と前記複数の第２のピラーの前記各不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第１の不純物補償領域を有し、
    前記第３のピラーの前記不純物拡散層と前記第５のピラーの前記不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第３の不純物補償領域を有し、
    前記第５のピラーの前記不純物拡散層と前記第４のピラーの前記不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第６の不純物補償領域を有し、
    前記第１の不純物補償領域の前記第１の方向における幅よりも、前記第３の不純物補償領域、及び前記第６の不純物補償領域、の前記第１の方向における幅がそれぞれ広いことを特徴とする請求項３記載の電力用半導体装置。
  13. 前記１つの層内において、
    前記複数の第１のピラーの前記各不純物拡散層と前記複数の第２のピラーの前記各不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第１の不純物補償領域を有し、
    前記第３のピラーの前記不純物拡散層と前記第５のピラーの前記不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第３の不純物補償領域を有し、
    前記第５のピラーの前記不純物拡散層と前記第６のピラーの前記不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第４の不純物補償領域を有し、
    前記第６のピラーの前記不純物拡散層と前記第７のピラーの前記不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第７の不純物補償領域を有し、
    前記第７のピラーの前記不純物拡散層と前記第４のピラーの前記不純物拡散層とは、前記第１の方向において互いに重なる部分に、第１導電形不純物と第２導電形不純物が混在する第８の不純物補償領域を有し、
    前記第１の不純物補償領域の前記第１の方向における幅よりも、前記第３の不純物補償領域、前記第４の不純物補償領域、前記第７の不純物補償領域、及び前記第８の不純物補償領域、の前記第１の方向における幅がそれぞれ広いことを特徴とする請求項４記載の電力用半導体装置。
  14. 前記１つの層内において、前記第４のピラーの前記総不純物量は、前記複数の第１のピラーの各不純物拡散層における前記総不純物量の半分または前記複数の第２のピラーの各不純物拡散層における前記総不純物量の半分であることを特徴とする請求項１０〜１３のいずれか１つに記載の電力用半導体装置。
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