CN110121784A - 用于超结(sj)器件的边缘终端的系统和方法 - Google Patents

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Abstract

本文公开的主题涉及超结(SJ)功率器件，并且更具体地，涉及用于SJ功率器件的边缘终端技术。半导体超结(SJ)器件包括一个或多个外延(epi)层，其具有设置于有源区附近的终端区。所述终端区包括第一和第二导电率类型的多个垂直柱，其中，从有源区向外移动，每个连续垂直柱的相应宽度相同或更小。所述终端区还包括多个补偿区，其具有直接设置于第一导电率类型的每个垂直柱的第一侧和第二导电率类型的每个垂直柱的第一侧之间的低掺杂浓度，其中，从所述有源区向外移动，每个连续补偿区的相应宽度相同或更大。

Description

用于超结(SJ)器件的边缘终端的系统和方法
背景技术
本文所公开的主题涉及超结(SJ)功率器件(super-junction(SJ)powerdevices)，并且更具体而言，涉及用于SJ功率器件的边缘终端技术(edge terminationtechniques)。
对于半导体功率器件而言，超结(super-junction)(SJ)(也称为垂直电荷平衡(vertical charge-balance))设计提供了若干优点。例如，相对于传统设计的单极功率器件，SJ器件证实能够降低导通电阻(on-resistance)和降低传导损耗。此外，SJ漂移层(SJdrift layer)能够应用于各种功率器件，如金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor)(MOSFET)，结型场效应晶体管(junction field effect transistor)(JFET)，双极结型晶体管(bipolar junctiontransistor)(BJT)，二极管，以及可以用于中压(例如，2kV～10kV)和高压(例如，大于或等于10kV)功率转换相关应用的其他器件。
对于高电压和/或高电流应用，与相应的硅(Si)器件相比，使用宽带隙半导体(例如，碳化硅(SiC)和氮化镓(GaN))制成的器件在温度稳定性，降低的导通-状态电阻和更薄的器件尺寸方面具有许多优点。因此，宽带隙半导体器件为电转换应用，包括，例如，配电系统(例如，电网)，发电系统(例如，太阳能和风能转换器)，以及消费品(例如，电动车辆，电器，电源等)，提供了优势。然而，在反向偏压(reverse bias)下宽带隙半导体器件中也存在显著更高的电场。因此，为宽带隙半导体器件如SiC-SJ器件提供有效的边缘终端设计以确保在反向偏压下可靠且稳健的器件运行，是合乎需要的。
发明内容
以下概述了与初始要求保护的主题的范围相当的某些实施方式。这些实施方式并非旨在限制要求保护的本发明的范围，而是这些实施方式仅旨在提供本发明的可能形式的简要概述。实际上，本公开可以包含可以与下面阐述的实施方式类似或不同的各种形式。
在一个实施方式中，半导体超结(SJ)器件包括具有第一导电率类型的基底层和一个或多个设置于所述基底层上并包括邻近于有源区设置的终端区(termination region)的外延(epi)层。所述有源区包括第一导电率类型的垂直电荷平衡柱，各自具有第一宽度，和第二导电率类型的垂直电荷平衡柱，各自具有第二宽度。所述终端区包括第一导电率类型和第二导电率类型的多个垂直柱，其中，从所述有源区域向外移动，所述多个垂直柱的每个连续垂直柱的相应宽度相同或更小。所述终端区还包括具有低掺杂浓度，直接设置于第一导电率类型的每个垂直柱的第一侧和第二导电率类型的每个垂直柱的第一侧之间的多个补偿区域，其中，从所述有源区向外移动，所述多个补偿区的每个连续补偿区的相应宽度相同或更大。
在另一实施方式中，一种制作方法包括提供具有第一导电率类型的半导体基底层和在所述半导体基底层上形成第一外延(epi)层。所述方法包括施加选择性地暴露第一epi层的有源区和终端区二者的第一部分的第一掩模，和将具有第一植入剂量的第一导电率类型的掺杂剂植入到所述第一epi层的有源区和终端区二者的所述第一部分中。所述方法包括施加选择性暴露所述第一epi层的有源区和终端区二者的第二部分的第二掩模，和将具有第二剂量的第二导电率类型的掺杂剂植入到所述第一epi层的有源区和终端区二者的第二部分中。所述第一部分和第二部分在所述终端区中重叠，从而形成直接设置于所述第一个epi层的终端区中的第一导电率类型的多个垂直柱和第二导电率类型的多个垂直柱之间的多个补偿区域。
附图说明
当参照附图阅读以下详细描述时，将更好地理解本发明的这些和其他特征、方面和优点，所述附图中相同的符号在整个附图中表示相同的部件，其中：
图1是图示说明根据本方法的实施方式的多层碳化硅超结(SiC-SJ)MOSFET器件的一部分的横截面视图的示意图，该器件具有终端区，所述终端区具有第一和第二导电率类型的垂直柱，其宽度随着与所述有源区的距离增加而减小，并被随着与所述有源区的距离增加而宽度增加的低掺杂浓度的区域(例如，补偿区)分隔开；
图2是图示说明具有第一导电率类型的外延(epi)层和随着与有源区和终端区之间的边界的距离增加而宽度降低的第二导电率类型的植入垂直柱的SiC-SJ器件的终端区域的示意图，包括表示在反向偏压条件下存在所述电场的等电位线(equipotentialline)；
图3是图示说明本方法的SiC-SJ器件的实施方式的终端区的示意图，包括表示在反向偏压条件下存在所述电场的等电位线；
图4是图示说明根据本方法的实施方式，作为沿着图3的所述SiC-SJ器件的线110的距离的函数的掺杂浓度的曲线图；
图5A-图5E是图示说明与制作图1的所述SiC-SJ器件的实施方式有关的若干步骤的示意图；
图6A和图6B是图示说明图1的SiC-SJ器件的所述终端区中的电场分布的曲线图，在所述器件层中分别地具有和不具有结终端延伸(JTE)；
图7是指示所述epi层的部分的下部(嵌埋(buried))epi层终端区的局部俯视图，这些部分暴露于所述第一和第二植入步骤从而形成分别限定所述终端区域的横截面视图中的所述第一和第二导电率类型的垂直柱的连续植入条带；和
图8是指示所述epi层的部分的下部(嵌埋)epi层的终端区的局部俯视图，这些部分暴露于所述第一和第二植入步骤从而形成分别限定所述终端区域的横截面视图中的所述第一和第二导电率类型的垂直柱的离散植入条带。
具体实施方式
以下将描述一个或多个具体实施方式。为了尽力提供这些实施方式的简明描述，并未在本说明书中描述实际实施方式的所有特征。应当理解的是，在任何这样的实际实施方式的开发中，如在任何工程或设计项目中，必须做出许多专门实施的决策以实现开发者的特定目标，如遵守系统相关的和行业相关的约束，这可能会在不同实施方式之间存在差异。此外，应当理解的是，这种开发努力可能是复杂且耗时的，但对于受益于本公开的普通技术人员而言仍然将是设计、制作和制造的常规任务。
除非另外定义，否则本文使用的技术和科学术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。本文中使用的所述术语“第一”，“第二”等不表示任何顺序、数量或重要性，而是用于将一个要素与另一个要素区分开。此外，当介绍本公开的各种实施方式的要素时，冠词“一种”，“一个”和“该”旨在表示存在一个或多个要素。所述术语“包含”，“包括”和“具有”旨在是包含性的，并且是指可能存在除所列要素之外的其他要素。另外，应当理解的是，本公开所指的“一个实施方式”或“实施方式”并非旨在被解释为排除也结合了所述特征的另外的实施方式的存在。如果公开了范围，则针对相同组分或性质的所有范围的端点都是包含性的并能够独立地组合。结合数量使用的修饰语“约”包括所述值并具有上下文所指示的含义(例如，包括与所述具体数量的测量相关的过程偏差或误差的程度)。当与描述性术语组合使用时，所述修饰语“基本上”旨在表达描述性术语大多数、主要或多数情况下适用(例如，适用于大于90％，大于95％或大于99％的所述时间)，并可以用于解释可以由本领域技术人员理解的过程偏差和技术限制导致的有限例外。
正如本文所用，所述术语“层”是指以连续或不连续的方式设置于至少一部分下覆表面(underlying surface)上的材料。此外，所述术语“层”不一定是指所设置材料的均匀厚度，并且所设置的材料可以具有均匀或可变的厚度。此外，除非上下文另有明确规定，否则本文所用的所述术语“层”是指单层或多层。本文中使用的所述术语“邻近”是指两个特征连续设置并且彼此直接(例如，立即)接触。正如本文所用，所述术语“设置于...上”是指通过彼此接触直接地(例如，立即地)或通过在其间的中间层(intervening layer)间接地设置的层，除非另有明确说明。此外，所述术语“在...上”描述了所述层/器件彼此的相对位置，并非一定是指“在...之上”，因为上方或下方的相对位置取决于所述器件对于观察者的取向。此外，为方便起见，使用了“顶部”、“底部”、“上方”、“下方”、“上部”、“嵌埋”以及这些术语的变体，并且除非另有说明，否则不需要所述组件的任何具体定向。考虑到这一点，正如本文所用，所述术语“下部”，“嵌埋”，“中部”或“底部”是指相对更靠近所述基底层的特征(例如，外延(epi)层，终端区)，而所述术语“顶部”或“上部”是指与所述基底层相对最远的特定特征(例如，epi层，终端区)。
本发明实施方式涉及用于制作超结(SJ)器件，也称为垂直电荷平衡器件的设计和方法。本发明方法适用于传统半导体(例如，硅)以及宽带隙半导体(例如，SiC，GaN，氮化铝(AlN)，氮化硼(BN))。所公开的设计和方法适用于制作SJ器件，如超结金属-氧化物-半导体场效应晶体管(SJ-MOSFET)、超结结型场效应晶体管(SJ-JFET)、超结双极结型晶体管(SJ-BJT)、超结二极管以及可以用于中压(例如，2kV～10kV)和高压(例如，大于或等于10kV)功率转换相关应用的其他SJ器件。正如下所述，所公开的SJ器件设计包括使用重复的外延生长和掺杂剂植入步骤实现的多层终端区域。正如本文所用，所述术语“多层”以及所指具体数量的层，例如，“双层”、“三层”、“四层”，是指外延SiC层数量，本文中也称为epi层。
更具体而言，本发明实施方式涉及用于SJ器件的边缘终端设计，其提供接近器件授权(device entitlement)的阻断电压(blocking voltage)。对于本发明的实施方式，所述SJ器件包括一个或多个外延半导体层(例如，SJ漂移层)，其具有第一导电率类型(例如，n-型)并具有与所述有源区相邻设置的终端区。所述有源区和所述终端区都包括第一导电率类型(例如，n-型)和第二导电率类型(例如，p-型)的垂直柱。所述有源区中的垂直柱是垂直电荷平衡柱，设计成在连通态操作中传导电流并在关闭态操作中阻断电流，而所述终端区中的垂直柱抑制所述有源区边缘附近的电场峰以提供有效的边缘终端。正如下所述，更远地离开所述有源区的所述终端区中的垂直柱通常具有较小的宽度。此外，所述终端区中的垂直柱通常由第一或第二导电率类型的低掺杂区(例如，补偿区和/或外延掺杂区)分隔开，其中更远地离开所述有源区的低掺杂区具有更大的宽度。正如下所述，所公开的边缘终端技术能够同时植入所述SJ结构的每个epi层的有源区和终端区，限制所述过程步骤的数量。另外，所公开的终端设计能够制作SJ器件，其中所述有源区的植入的垂直变化平衡柱被限定为具有接近由当前工艺/技术能够实现的最小值的尺寸(例如，最小特征宽度)，从而与采用其他边缘终端方法的器件相比能够实现更好的器件性能。所公开的终端设计对于过程偏差(例如，所述植入区中的掺杂剂浓度，所述外延层中的掺杂剂浓度，掩模对准问题等)也相对稳健，同时仍提供有效的边缘终端。
考虑到前述内容，图1是图示说明根据本发明方法的实施方式用于SJ器件10(即，SJ-MOSFET器件10)的实施方式的终端区6和有源区8的截面视图的示意图。下面在SiC-SJ器件10的具体背景下讨论所述SJ器件10；然而，在其他实施方式中，根据本公开，可以使用其他宽带隙半导体(例如，GaN，AlN，BN)。所述SiC-SJ器件10的终端区域6具有从所述边界7(即，所述有源区8和所述终端区6相交处)延伸到所述终端区6的外端9的宽度(Wt)。正如下所述，所述图示的SiC-SJ器件10具有SiC基底层12和四个SiC外延(epi)层，包括顶部epi层(在此也称为器件层14，设置于距所述SiC基底12最远的位置)以及设置于所述器件层14和所述SiC基底层12之间的三个下部(嵌埋)SiC epi层16、18和20。应当注意的是，本文中可以将层和区描述为第一或第二导电率类型，其中所述第一导电率类型可以是n-型或p-型，而所述第二导电率类型是相反的导电率类型(即，当第一导电率类型是n-型时，为p-型，而当所述第一导电率类型是p-型时，则为n-型)。考虑到这一点，所述基底层12具有第一导电率类型。
所示的SiC-SJ器件10的所述器件层14包括对应于SJ-MOSFET器件10的特征。在其他实施方式中，所述器件层14可以包括或支持对应于SJ-JFET、SJ-BJT、SJ二极管或其他合适的SJ器件的特征。所示SiC-SJ器件10的器件层14具有第一或第二导电率类型的掺杂并包括SJ漂移区22。所述器件层14包括相对于邻近SJ漂移区22设置的所述器件层14具有相反导电率类型的阱区(well region)24，以及与邻近所述阱区24设置的器件层14具有相同导电率类型的源区26。电介质28(例如，二氧化硅)将栅电极30与所述下部阱区24和源区26分隔开。源/本体接触32设置于所述器件层30的顶部，与所述源区26邻近，并且漏接触34设置于所述SiC基底12的表面附近。应当理解的是，对于所示的SiC-SJ器件10，省略了某些通常理解的设计要素(例如，顶部金属化，钝化等)。
正如上所述，所示的SiC-SJ器件10包括四个外延SiC层：14、16、18和20。所述器件10的终端区6中的epi层的部分在本文中分别称为SiC层14、16、18和20的终端区14A、16A、18A和20A。另外地或可替代地，所述SiC-SJ器件10的终端区6在本文中可以描述为具有或包括所述epi层14的终端区6A、所述epi层16的终端区6B、所述epi层18的终端区6C和所述epi层20的终端区6D。设置于所述器件10的有源区8中的这些epi层的部分在本文中分别称为所述epi层14、16、18和20的有源区14B、16B、18B和20B。在其他实施方式中，所述SiC-SJ器件10可以包括任何合适数量，例如，1、2、3、4、5、6或更多的epi层；各自包括相应的有源区和终端区，以提供所需的阻断能力(blocking capability)。在示例性的实施方式中，基于epi层的数量，所述阻断能力处于约600V～约10kV的范围内。对于图1中所示的所述SiC-SJ器件10，epi层14具有厚度40，epi层16具有厚度42，epi层18具有厚度44，epi层20具有厚度46，这将在下面更详细地讨论。通常而言，所述厚度40、42、44和46每个都可以是范围为约4μm～约12μm的独立值。
所示SiC-SJ器件10的所述epi层14、16、18和20每个都具有特定的掺杂浓度(例如，epi-掺杂浓度)，并且在某些实施方式中，这些epi层的掺杂浓度可以是相同的，或在其他实施方式中，可以是不同的。对于所述图示的SiC-SJ器件10，epi层14、16、18和20包括所述第一导电率类型50的连续垂直电荷平衡柱和所述第二导电率类型52的连续垂直电荷平衡柱，它们是第一和第二掺杂剂类型的植入区，其限定所述SiC-SJ功率器件10的有源区8中的电场分布。另外，所述终端子区6A、6B、6C和6D包括由低掺杂区58分隔开的第一导电率类型54的连续垂直柱(例如，垂直柱54A、54B、54C、54D、54E)和第二导电率类型56的连续垂直柱(例如，垂直柱56A、56B、56C、56D、56E)。对于本实施方式，这些垂直柱54和56以及所述低掺杂区58具有适当尺寸并且排布，从而使所述终端6中的所述有效掺杂曲线通常随着距离所述边界7的距离增加而降低(即，从所述有源区域8向外移动)。因此，所公开的终端设计在高压阻断操作下逐渐降低所述SiC-SJ器件10的有源区8外部的电场强度。即，当图1中所示的SiC-SJ器件10的实施方式在反向偏压下处于断开状态时，垂直柱54和56耗尽以提供在适合排布时允许所述电场在有源区8的周边内(即，所述终端区6内)再成形的电离掺杂剂(固定电荷)。当垂直柱54和56在反向偏压下耗尽时，它们防止电场峰并提供具有幅度随着距所述SiC-SJ器件10的有源区8的距离增加而逐渐减小的电场分布。
对于图1所示的SiC-SJ器件10，所述终端区域6中的第一导电率类型54的垂直柱(例如，垂直柱54A、54B、54C、54D、54E)具有宽度60(例如，宽度60A、60B、60C、60D、60E)，它们均小于所述有源区8中第一导电率类型50的垂直电荷平衡柱的宽度64，并随着距所述边界7的距离增加而连续降低(例如，60A>60B>60C>60D>60E)。类似的是，对于所示的SiC-SJ器件10，所述终端区6中的第二导电率类型56的垂直柱(例如，垂直柱56A、56B、56C、56D、56E)具有宽度62(例如，宽度62A、62B、62C、62D、62E)，它们均小于所述有源区8中的第二导电率类型52的垂直电荷平衡柱的宽度66，并随着距所述边界7的距离增加而连续降低(例如，62A>62B>62C>62D>62E)。
对于所示的实施方式，所述低掺杂区58包括补偿区68(例如，补偿区68A、68B、68C、68D、68E)和外延掺杂区70(例如，外延掺杂区70A、70B、70C、70D、70E)。正如本文所用，所述术语“补偿区”是指使用相反导电率类型的两种不同植入Na和Nb植入的epi层的区域，并且因此，补偿区68具有以下的净掺杂浓度：Na-Nb，加上或减去所述epi层的掺杂浓度(Nepi)。例如，当所述epi层具有第一导电率类型(例如，与所述第一植入相同)时，所述补偿区68具有以下净掺杂浓度：Na-Nb+Nepi。当所述epi层具有第二导电率类型(例如，与所述第二植入相同)时，则所述补偿区68具有Na-Nb-Nepi的净掺杂浓度。换句话而言，所述净掺杂浓度可以确定为每个掺杂过程的剂量(即，Na、Nb和Nepi)的总和(Σ)，其中所述第一导电率类型和第二导电率类型的剂量提供相反(即，正、负)的符号。所述补偿区68，例如，补偿区68D，在本文中可以描述为直接设置于所述第一导电率类型54D的垂直柱的第一侧61和所述第二导电率类型56D的垂直柱的第一侧63之间。类似的是，所述epi-掺杂区70，例如，epi-掺杂区70D，在本文中可以描述为设置于所述第一导电率类型54D的垂直柱的第二侧65和所述第二导电率类型56C的垂直柱的第二侧67之间。
在某些实施方式中，所述低掺杂区58具有的掺杂浓度可以比所述第一导电率类型54的垂直柱或所述第二导电率类型的垂直柱的掺杂浓度低至少约80％。在某些实施方式中，这些低掺杂区58的至少一部分具有与所述SiC层14、16、18或20的所述epi-掺杂接近(例如，在约20％之内)或基本相同的掺杂浓度。另外，对于所示的SiC-SJ器件10，所述低掺杂区58通常具有随着距所述边界7的距离增加而更大的宽度。具体而言，对于所示的实施方式，补偿区68(例如，补偿区68A、68B、68C、68D、68E)具有随着距所述边界7的距离增加而增加的宽度72(例如，宽度72A、72B、72C、72D、72E)(例如，72A<72B<72C<72D<72E)。在其他实施方式中，所述补偿区68(例如，补偿区68A、68B、68C、68D、68E)具有保持基本恒定或随距所述边界7的距离增加而增加的宽度72(例如，宽度72A、72B，72C、72D、72E)(例如，72A≤72B≤72C≤72D≤72E)。另外，对于所示的实施方式，所述外延掺杂区70(例如，外延掺杂区70A、70B、70C、70D、70E)具有随着距离所述边界7的距离增加而增加的宽度74(例如，宽度74A、74B、74C、74D、74E)(例如，74A<74B<74C<74D<74E)。
另外，所述器件层14的终端区14A包括邻近所述阱区24设置的平面结终端延伸(JTE)76。在某些实施方式中，所述JTE76可以实现为所述第二导电率类型的连续层，如图1所示。在某些实施方式中，所述JTE 76可以是多区或分级JTE，正如美国专利No.9,406,762中所公开的，其出于所有目的通过引用以其全部内容结合于本文中。例如，在某些实施方式中，所述JTE 76可以实施为第二导电率类型的植入掺杂的多个植入块或砖，从而使第二导电率类型的有效掺杂曲线通常随着距所述边界7的距离增加而减小。进一步举例而言，在某些实施方式中，所述JTE 76可以具有小于或等于所述SiC-SJ器件10的终端宽度6的宽度78(即，WJTE 78)。
对于图1中所示的所述SiC-SJ器件10的实施方式，所述垂直柱50、52、54、56和68延伸穿过所述epi层14、16、18和20的大部分，以形成基本上连续的垂直结构。正如图所示，所述垂直柱50、52、54、56和68通常不会一直延伸穿过所述epi层20的厚度46，差一点(stopshort of)到达所述SiC基底12。因此，可以注意到对于所示实施方式，所述epi层14、16、18和20应该是所述第一导电率类型(即，与所述基底12相同的导电率类型)并且所述垂直柱50、52、54、56和68并未通过其延伸的所述epi层20的部分可以进行更高的掺杂，从而使所述epi层20的电阻最小化。对于其中所述垂直柱50、52、54、56和68一直延伸穿过所述epi层20的厚度46从而到达所述基底12的实施方式，所述epi层14、16、18可以是第一或第二导电率类型(即，相对于所述基底12具有相同或相反的导电率类型)。
另外，如图所示，在某些实施方式中，器件特征(例如，阱区26，源区26，JTE 76)可以占据一部分所述器件层30，因此，在一些实施方式中，所示的垂直柱50、52、54、56和68可以并不一直延伸穿过所述epi层14的厚度40。然而，在其他实施方式中，所示的垂直支柱50、52、54和56一直延伸穿过所述epi层16和18的厚度42和44。
图2图示说明了具有终端区6的SiC-SJ器件90的横截面视图，所述终端区6包括具有拥有延伸通过所述终端区6中的epi层91的第二导电率类型的连续垂直柱92(例如，垂直柱92A、92B、92C、92D、92E、92F、92G、92H)的第一导电率类型的epi层91。然而，所述SiC-SJ器件90的终端6缺少本发明方法的补偿区68。图2包括表示在反向偏压条件下存在于所述SiC-SJ器件90的终端区6中的电场的等电位线94。在所示的SiC-SJ器件90的终端区6中的所述连续垂直柱92能够从所述器件的有源区域8向外有效地再成形电场。正如箭头96所示，所述电场的强度通常随着距有源区8的距离增加而降低，直到所述电场的强度充分降低，正如虚线98所示。因此，所述第二导电率类型的垂直柱92说明了图2的所述SiC-SJ器件90的有效边缘终端。
应该注意的是，由于图2的所述SiC-SJ器件90缺少本发明方法的补偿区68，则距离所述边界7最远的垂直柱90E可以具有使用最小特征宽度(即，基于当前工艺/技术能够实现的最小宽度)界定的宽度100。正如图2中所示，所述有源区8中的电荷平衡柱104的宽度102通常大于终端区6中的垂直柱92的宽度从而实现所需的有效掺杂曲线。因此，这导致电荷平衡柱104的宽度102大于最小特征宽度，不希望地增加了单元间距尺寸并因此降低了所述SiC-SJ器件90的潜在性能(potential performance)。相对而言，正如图1所示和如上所述，本发明方法的所述SiC-SJ器件10包括由相反导电率类型的两个植入区的重叠产生的补偿区68，其能够制作具有低于所述最小特征宽度的宽度60和62的垂直柱54和56。因此，图1所述SiC-SJ器件10的有源区8中的所述电荷平衡柱50和52的宽度64和/或66可以通过最小特征宽度限定，导致器件具有比所述SiC-SJ器件90更小的单元间距尺寸。
图3图示说明了图1的SiC-SJ器件10的所述实施方式的横截面示意图，其中这些区通常根据其普通(例如，n或p)掺杂剂类型以二元(binary)方式阴影化(shade)。图4是图示说明作为沿着图3的所述SiC-SJ器件的线110的距离的函数的掺杂浓度的曲线图108。与图2相似，图3包括表示在反向偏压条件下存在于所述SiC-SJ器件10的终端区6中的电场的等电位线94。同样，如箭头96所示，所述电场的强度通常随着距有源区8的距离增加而降低，直到所述电场的强度充分降低，如虚线98所示。因此，图3中图示说明的所述SiC-SJ器件10的终端区6也提供有效的边缘终端。然而，与图2中所示的SiC-SJ器件90不同，当制作图3的SiC-SJ器件10时，所述有源区8中的电荷平衡柱的宽度(例如，宽度66)能够使用所应用的处理器/技术的最小特征宽度进行限定，导致器件的单元间距尺寸更小并随后提高了器件密度。
图3的二元阴影化(binary shading)未区分相同导电率类型的所述区域的不同掺杂浓度。然而，图4的曲线图108提供了更好的见解，其中y轴上的正方向120对应于所述第一导电率类型的掺杂，而所述负方向122对应于所述第二导电率类型的掺杂。
因此，所述第一导电率类型的垂直柱(即，垂直电荷平衡柱50和垂直柱54，如图1所示)和第二导电率类型的垂直柱(即，垂直电荷平衡柱52和垂直柱56，如图1中所示)分别由图4中的所述第一导电率类型124和第二导电率类型126的最高相对掺杂浓度指示。对于所示实施方式，所述肩(shoulder)128对应于所述第一导电率类型54的叉指(interdigitated)垂直柱和所述终端区6中的第二导电率类型56的垂直柱之间的所述epi-掺杂区70，因此，对应于所述SiC外延层(例如，图1中所示的epi层14、16、18或20)的所述掺杂。另外，所述肩130对应于设置于所述终端区6中的垂直柱54和56之间的补偿区68，如图1中的最佳所示。因此，对于某些实施方式，所述补偿区68具有的净掺杂浓度显著低于所述第一导电率类型126的垂直柱的掺杂浓度和/或所述第二导电率类型124的垂直柱的掺杂浓度。在其他实施方式中，所述第一导电率类型的所述植入物/区的植入剂量和所述第二导电率类型的植入物/区的植入剂量可以基本相等，从而在接收两个植入物(例如，所述重叠)的所述epi层的区域中彼此有效抵消(补偿)，导致补偿区68具有的掺杂浓度显著低于所述第一导电率类型126的垂直柱的掺杂浓度和/或所述第二导电率类型124的垂直柱的掺杂浓度。
图5A-图5E图示说明了在示例性制作方法期间(包括终端区形成)在各个阶段，图1的所述SiC-SJ器件10的实施方式的横截面视图。所述示例性制作以图5A中所示的结构开始，其中epi层20已经，例如，使用化学气相沉积(CVD)形成于所述SiC基底层12的顶部上。在某些实施方式中，所述epi层20可以随着其形成而进行掺杂(例如，epi-掺杂)。
随后，正如图5B中所示，所述新形成的epi层20使用用于高能量(例如，约380千电子伏特(keV)～约40兆电子伏特(MeV))植入的合适光刻掩模140进行掩蔽。例如，在某些实施方式中，这种掩模材料可以包括：绝缘体上的硅(SOI)、多晶硅、高Z(原子数)金属(例如，铂，钼，金等)、绝缘体(例如，厚氧化硅)、光致抗蚀剂、有机材料(例如，聚酰亚胺)或其组合。涂施所述掩模140从而使所述epi层24的第一部分142暴露，并实施第一高能植入(由箭头144表示)以将所述第一导电率类型的掺杂剂植入到所述epi层24的有源区8和终端区6两者中。在某些实施方式中，所述植入的穿透深度146可以为约4μm～约12μm。正如上所示和所述，所述植入可以不一直延伸穿过所述底部epi层20的厚度46(即，最靠近所述SiC基底12)从而到达所述SiC基底12；然而，对于其他epi层(例如，epi层16，epi层18，如图1所示)，所述植入可以延伸穿过所述epi层的整个厚度(例如，厚度42和44)。
在移除所述第一光刻掩模140之后，将第二光刻掩模150涂施于所述epi层20的表面上，如图5C中所示。通常而言，可以使用上面讨论的相同光刻掩模材料。所述第二掩模150暴露所述epi层20的第二部分152，并实施第二高能植入(由箭头154表示)以将所述第二导电率类型的掺杂剂植入到所述epi层的有源区8和终端区6两者中。与第一植入144类似，在某些实施方式中，所述第二植入154的穿透深度156可以为约4μm～约12μm。与所述第一植入144一样，所述第二植入154可以不一直延伸穿过所述底部epi层20的厚度46(即，最靠近SiC基底12)从而到达所述SiC基底12；然而，应该理解的是，所述第二植入应该延伸穿过其他epi层(例如，epi层16，epi层18，如图1所示)的整个厚度。正如上所述，在某些实施方式中，所述第一植入剂量(Na)和第二植入剂量(Nb)之间的偏差(例如，变化)通常处于约20％之内(例如，15％，10％，5％之内)。在某些实施方式中，所述第一植入剂量和第二植入剂量的比率(Na/Nb)大于或等于0.8并小于或等于1.2。
图5D图示说明了在去除所述第二光刻掩模150之后的所述结构。正如图5D中所示，在图5B的第一部分142(其接收所述第一植入144)和图5C的第二部分152(其接收第二植入154)之间存在重叠(例如，共同或共享区)，并且这种重叠导致形成所述补偿区68(例如，68A，68B，68C，68D，68E)。对于所示的实施方式，在所述有源区8中的第一部分142和第二部分152之间基本上没有刻意的重叠，并在终端区6中的重叠随着距边界7的距离增加而增加。因此，如图1所示，所述终端区6的补偿区68具有随着距边界7的距离增加而更大的宽度72。另外，在两个植入步骤期间掩蔽的所述epi层20的部分通常保持所述epi层的掺杂浓度，导致在所述垂直柱54和56之间形成所述epi-掺杂区70。因此，对于所示实施方式，在epi层20的有源区8内的所述垂直电荷平衡柱50和52之间没有实质性的epi-掺杂区70，而在所述终端区中的垂直柱54和56之间设置了epi-掺杂区70，其具有随着距所述边界7的距离增加而更大的宽度74。另外，对于所示实施方式，上述重叠也降低了所述终端区6中所得到的垂直柱54和56的宽度。例如，如图1所示，与所述有源区8中的变化-平衡柱50和52的宽度64或66相比，所述终端区6的垂直柱54和56分别具有更小宽度60和62，其随着距边界7的距离增加而继续减小。
图5D还包括有助于公开所示epi层120内的尺寸的符号。具体而言，an表示第一导电率类型的所述植入物的宽度，bn表示所述第二导电率类型的植入物的宽度，en表示所述两个植入物之间的重叠，fn表示所述第一导电率类型的植入物之间的距离，而dn表示所述第二导电率类型的植入物之间的距离。更具体而言，a0和b0分别表示所述epi层20的有源区8中的所述垂直电荷平衡柱50和52的宽度64和66，如图1所示。虽然，所述垂直电荷平衡柱50和52的宽度64和66对于所示实施方式而言基本相等(即，a0＝b0)，但在其他实施方式中，宽度64和66可以是不同的(例如，相差5％、10％、20％或更多)。另外，f0和d0分别表示所述epi层20的有源区8中的第一和第二导电率类型的垂直柱之间的距离。在某些实施方式中，a0、b0、f0和d0可以各自单独地处于范围约2μm～约10μm之间。另外，在某些实施方式中，所述(an-en)小于或等于(an-1-en-1)，而(bn-en)小于或等于(bn-1-en-1)。另外，如所示，e0为零，是指在所述有源区8中的垂直电荷平衡柱50和52之间没有实质上的重叠。而且，在某些实施方式中，en小于或等于en+1，从而使所述补偿区68(例如，补偿区68A、68B、68C、68D、68E)的宽度72(例如，宽度72A、72B、72C、72D、72E)随着距边界7的距离增加而增加，正如图1所示。
就掺杂而言，正如所提及的，在某些实施方式中，图5B和图5C的第一和第二植入步骤的植入剂量可以基本相似。例如，在某些实施方式中，在如图5B所示的所述第一植入步骤中的第一导电率类型的掺杂剂的植入剂量，处于在如图5C中所示的第二植入步骤中第二导电率类型的掺杂剂的植入剂量的约20％之内。在某些实施方式中，所述第一植入步骤的植入剂量可以与所述第二植入步骤的所述植入剂量基本相同。因此，在某些实施方式中，所述第一导电率类型的垂直柱的掺杂浓度与所述第二导电率类型的垂直柱的掺杂浓度的比率可以为0.8～1.2。因此，在某些实施方式中，补偿区68中的掺杂剂浓度可以近似等于所述epi层20的外延掺杂(例如，±20％，±15％，±10％，±5％)。对于所述SiC-SJ器件10的某些实施方式，掺杂剂浓度与有源区8中的第一导电率类型50的垂直电荷平衡柱的宽度64(即，a0)的乘积(multiplication product)小于约2×10-13cm-2。类似地，对于所述SiC-SJ器件10的某些实施方式，掺杂剂浓度与所述有源区8中的第二导电率类型52的垂直电荷平衡柱的宽度66(即，b0)的乘积小于约2×10-13cm-2。
继续通过所述示例性制作，可以在所述初始epi层20的顶部上形成所述下一个epi层(例如，图1的epi层18)，并针对新层重复5B和5C的所述掩模和植入步骤。可以理解的是，这些生长和植入步骤能够重复多次(例如，2，3，4，5或更多次)从而形成图1中所示的所述SiC-SJ结构10的更大的多层实施方式。例如，使用所公开的技术，具有单个嵌埋(下部)epi层的SiC-SJ器件10的实施方式可以额定于600伏(V)～1700V，具有两个嵌埋(下部)epi层的所述SiC-SJ器件10的实施方式可以额定于1.5千伏(kV)～3kV，具有三个嵌埋(下部)epi层的所述SiC-SJ器件10的实施方式可以额定于2kV～5kV，具有四个嵌埋(下部)epi层的所述SiC-SJ器件10的实施方式可以额定于3kV～10kV。在重复图5A-图5D的生长和植入步骤所需的次数之后，可以形成所述顶部epi层14，并且所述所需的器件特征(例如，阱区24，源区26，JTE 76)植入到所述器件层14中从而形成所述SiC-SJ器件10，如图5E所示。
图6A和图6B是分别图示说明了在所述器件层14中无和有所述结终端延伸(JTE)76的图1所述SiC-SJ器件中电场分布模型的图170和图172。通常而言，图6A的所述电场分布说明了在贯穿大部分器件中，甚至没有所述JTE存在下，相对均匀的低电场分布(例如，小于大约2×106伏/平方厘米(V/cm2))。另外，在所述SiC-SJ器件10的器件层14中添加JTE的情况下，在整个器件中观察到均匀的低电场分布(例如，小于约2×106伏/平方厘米(V/cm2))，如图6A-图6B中所示。
图7和图8是下部(掩埋)epi层(例如，图1中所示的所述SiC-SJ器件10的epi层16、18或20)的一部分终端区6的局部俯视图170和172，指示了所述epi层20的部分，这些部分由第一和第二掩模暴露并在所述第一和第二植入步骤期间植入，如图5B和图5C所示。具体而言，所述区域142通常对应于所述epi层120的部分，这些部分被第一掩模140暴露(即，未被覆盖或屏蔽)并采用第一植入步骤144使用第一导电率类型的掺杂剂植入，而阴影区152通常对应于所述epi层120的部分，这些部分被第二掩模150暴露(即，未被覆盖或屏蔽)并采用第二植入步骤154使用第二导电率类型的掺杂剂植入。
因此，对于图7和图8，所述区域174代表导致形成图1的横截面视图中所示的补偿区68的重叠的区域(即，在第一和第二植入步骤期间都暴露的所述epi层120的区域)。所述区域176代表在所述第一或第二植入步骤期间未暴露或植入并通常保持所述epi层120的掺杂浓度的epi层120的区域，其形成图1的所述横截面视图中所述垂直柱54和56之间的所述epi-掺杂区70(例如，epi掺杂区70A，70B)。如图所示，所述部分142和152之间的所述重叠部分174的宽度178(例如，宽度178A、178B)(其对应于图1的横截面视图中的补偿区68的宽度72)，通常随着距边界7的距离增加而更大。而且，未暴露于第一或第二植入过程的所述epi层120的区域176的宽度180(例如，宽度180A，180B)(对应于图1的所述横截面视图中所述垂直柱54和56之间的epi-掺杂区68)，通常随着距边界7的距离增加而更大。
更具体而言，图7显示SiC-SJ器件10的实施方式的epi层20，其中所述垂直柱54和56和补偿区68(如图1的横截面视图所示)使用图7的所述epi层120的俯视图中的连续植入的条带进行实施。相对而言，图8显示所述SiC-SJ器件10的实施方式的epi层120，其中所述垂直柱54和56以及补偿区68(如图1的横截面视图所示)作为图8的所述epi层120的俯视图中的任意形状的离散植入区进行实现。如图8中所示，在某些实施方式中，在这些植入区之间可能存在一些有意的未对准，从而产生所需尺寸的支柱和补偿区尺寸，从而能够实现合适的边缘终端。另外，可以理解的是，在其他实施方式中，根据本公开，这些离散区可以具有其他形状，包括几何(例如，正方形，圆形，三角形，矩形等)形状或不规则形状。
本发明的技术效果包括用于SJ器件的边缘终端设计，其提供接近器件授权的阻断电压，基本上不增加导通电阻，并且能够使用最少数量的过程步骤进行制作。所公开的边缘终端技术能够使用每个epi层仅两个高能植入步骤同时植入所述SJ结构的每个epi层的有源区和终端区，从而限制了过程步骤的数量。另外，所公开的终端设计能够制作SJ器件，其中能够使用所述过程/技术的最小特征宽度限定所述有源区的垂直变化平衡柱，并且所述终端区中的垂直柱可以具有小于该最小特征宽度的宽度，导致器件间距尺寸更小和器件单元密度更高。
本书面描述使用实施例来公开本发明，包括所述最佳模式，并且还使本领域技术人员能够实践本发明，包括制作和使用任何器件或系统以及实施任何引入的方法。本发明的可专利性范围由所述权利要求书限定，并可以包括本领域技术人员想到的其他实施例。如果这些其他实施例具有与权利要求的字面语言并无不同的结构要素，或如果它们包括与所述权利要求书的字面语言无实质差别的等效结构要素，则这些其他实施例旨在落在所述权利要求书的范围内。

Claims (25)

1.一种半导体超结(SJ)器件，包含：
具有第一导电率类型的基底层；
设置于所述基底层上并包括设置于有源区附近的终端区的一个或多个外延(epi)层，其中所述有源区包括各自具有第一宽度的所述第一导电率类型的垂直电荷平衡柱，和各自具有第二宽度的第二导电率类型的垂直电荷平衡柱，并且其中所述终端区包括：
所述第一导电率类型和第二导电率类型的多个垂直柱，其中，从所述有源区向外移动，所述多个垂直柱的每个连续垂直柱的相应宽度相同或更小；和
具有直接设置于所述第一导电率类型的每个垂直柱的第一侧和所述第二导电率类型的每个垂直柱的第一侧之间的低掺杂浓度的多个补偿区，其中，从所述有源区向外移动，所述多个补偿区的每个连续补偿区的相应宽度相同或更大。
2.根据权利要求1所述的半导体SJ器件，其中多个外延掺杂区将所述终端区中的所述第一导电率类型的每个垂直柱的第二侧与所述第二导电率类型的每个垂直柱的第二侧分隔开，并且其中，从所述有源区向外移动，所述多个外延掺杂区每一个的相应宽度更大。
3.根据权利要求1所述的半导体SJ器件，其中所述第一宽度和第二宽度基本相等并处于约2微米(μm)～10μm之间。
4.根据权利要求1所述的半导体SJ器件，其中所述一个或多个外延层每一个具有约4μm～12μm的厚度。
5.根据权利要求1所述的半导体SJ器件，其中所述有源区中的第一导电率类型的多个垂直电荷平衡柱和所述终端区中的第一导电率类型的多个垂直柱的掺杂浓度比所述一个或多个外延层的外延掺杂浓度五倍(5×)更高。
6.根据权利要求1所述的半导体SJ器件，其中所述有源区中的第一导电率类型的每个垂直电荷平衡柱的宽度为约2μm～10μm。
7.根据权利要求1所述的半导体SJ器件，其中所述有源区中的第二导电率类型的每个垂直电荷平衡柱的宽度为约2μm～10μm。
8.根据权利要求1所述的半导体SJ器件，所述有源区中的第一导电率类型的垂直电荷平衡柱和所述终端区中的第一导电率类型的垂直柱的掺杂浓度与所述有源区中的第二导电率类型的垂直电荷平衡柱和所述终端区中的第二导电率类型的垂直柱的掺杂浓度的比率大于或等于0.8且小于或等于1.2。
9.根据权利要求1所述的半导体SJ器件，其中所述一个或多个外延层具有所述第一导电率类型，并且其中所述多个补偿区中的掺杂浓度等于所述一个或多个外延层的外延掺杂浓度加上所述第一导电率类型的垂直电荷平衡柱中的掺杂浓度减去所述第二导电率类型的垂直电荷平衡柱中的掺杂浓度。
10.根据权利要求1所述的半导体SJ器件，其中所述一个或多个外延层具有所述第二导电率类型，其中所述多个补偿区中的掺杂浓度等于所述一个或多个外延层的外延掺杂浓度减去所述第一导电率类型的垂直电荷平衡柱中的掺杂浓度加上所述第二导电率类型的垂直电荷平衡柱中的掺杂浓度。
11.根据权利要求1所述的半导体SJ器件，其中所述第一导电率类型的垂直电荷平衡柱的掺杂剂浓度与所述第一宽度的乘积小于或等于约2×10-13cm-2，并且其中所述第二导电率类型的垂直电荷平衡柱的掺杂剂浓度与所述第二宽度的乘积小于或等于约2×10-13cm-2。
12.根据权利要求1所述的半导体SJ器件，其中所述一个或多个外延层设置于所述基底层上，且外延器件层设置于所述一个或多个外延层上，其中所述器件层包括包含所述第二导电率类型的多个植入块或连续层的分级或多区结终端延伸(JTE)。
13.根据权利要求1所述的半导体SJ器件，其中所述器件是超结金属-氧化物-半导体场效应晶体管(SJ-MOSFET)、超结结型场效应晶体管(SJ-JFET)、超结双极结晶体管(SJ-BJT)、或超结二极管。
14.根据权利要求1所述的半导体SJ器件，其中在最大额定电压下操作期间所述器件的终端区中的峰值电场小于约3×106伏特/平方厘米(V/cm2)。
15.根据权利要求1所述的半导体SJ器件，其中所述一个或多个外延层包括单个外延层，并且所述器件额定于600伏(V)～1700V，或其中所述一个或多个外延层包括两个外延层，且所述器件额定于1.5千伏(kV)～3kV，或其中所述一个或多个外延层包括三个外延层，并且所述器件额定于2kV～5kV，或其中所述一个或多个外延层包括四个外延层，且所述器件额定于3kV～10kV。
16.根据权利要求1所述的半导体SJ器件，其中所述SJ半导体器件是包括以下各项的宽带隙半导体器件：碳化硅(SiC)、氮化镓(GaN)、氮化铝(AlN)、或氮化硼(BN)。
17.一种制作方法，包括：
提供具有第一导电率类型的半导体基底层；
在所述半导体基底层上形成第一外延(epi)层；
施加选择性地暴露所述第一外延层的有源区和终端区的第一部分的第一掩模；
将具有第一植入剂量的所述第一导电率类型的掺杂剂植入所述第一外延层的有源区和终端区的所述第一部分中；
施加选择性地暴露所述第一外延层的有源区和终端区的第二部分的第二掩模；和
将具有第二剂量的第二导电率类型的掺杂剂植入所述第一外延层的有源区和终端区的所述第二部分中，其中所述第一部分和所述第二部分在所述终端区中重叠从而形成直接设置于所述第一外延层的终端区中的所述第一导电率类型的多个垂直柱和所述第二导电率类型的多个垂直柱之间的多个补偿区。
18.根据权利要求17所述的方法，其中所述第一部分和所述第二部分之间的重叠随着从所述第一外延层中的有源区向外的距离增加而增加。
19.根据权利要求17所述的方法，其中所述第一掩模或第二掩模包括：光致抗蚀剂、聚合物、电介质、高原子数(Z)材料、或其混合物。
20.根据权利要求17所述的方法，其中植入所述第一导电率类型的掺杂剂、植入所述第二导电率类型的掺杂剂、或两者，包括以大于380千电子伏特(keV)且小于约40兆电子伏特(MeV)的植入能量植入掺杂剂。
21.根据权利要求17所述的方法，其中在植入所述第一导电率类型的掺杂剂时，所述第一外延层的第三部分被所述第一掩模覆盖，并且在植入所述第二导电率类型的掺杂剂时被所述第二掩模覆盖，以在所述终端区中的所述第一导电率类型的多个垂直柱和所述第二导电率类型的多个垂直柱之间形成多个外延掺杂区，其中，从所述有源区向外移动，所述多个外延掺杂区的每个连续外延掺杂区的相应宽度更大。
22.根据权利要求17所述的方法，包括：
在所述第一外延层上形成第二外延层；
施加选择性地暴露所述第二外延层的第一部分的第一掩模；
将具有所述第一植入剂量的第一导电率类型的掺杂剂植入所述第二外延层的有源区和终端区的第一部分中；
施加选择性地暴露所述第二外延层的第二部分的第二掩模；和
将具有第二剂量的第二导电率类型的掺杂剂植入所述第二外延层的有源区和终端区的第二部分中，其中所述第一部分和所述第二部分在所述终端区中重叠，以直接在所述第二外延层的终端区中的所述第一导电率类型的多个垂直柱和所述第二导电率类型的多个垂直柱之间形成多个补偿区。
23.根据权利要求22所述的方法，包括：
在所述第一外延层或第二外延层上形成第三外延层；和
将第二导电率类型的掺杂剂植入所述第三外延层的终端区中，以形成包括在所述第三外延层的终端区中的第二导电率类型的多个植入块或连续区的分级或多区结终端延伸(JTE)。
24.根据权利要求17所述的方法，其中所述半导体基底层和所述第一外延层包括宽带隙半导体。
25.根据权利要求17所述的方法，其中所述半导体基底层和所述第一外延层包含硅。
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