KR20160010816A - 초접합 반도체 소자 - Google Patents

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Abstract

본 발명은 초접합 반도체 소자에 관한 것이다. 본 발명은 터미네이션 영역 내의 모든 필라 영역을 플로팅 시키지않도록 하면서 동시에 액티브 영역과 터미네이션 영역의 필라 영역을 서로 연결되게 구성하고 있다. 이에 터미네이션 영역의 길이를 길게 하지 않더라도 필라 영역들 간 발생하는 전하 보상 차이를 상쇄할 수 있게 된다.

Description

초접합 반도체 소자{Super Junction Semiconductor device}
본 발명은 초접합 반도체 소자에 관한 것으로서, 더욱 상세하게는 액티브 영역을 둘러싸는 터미네이션 영역 내에서 필라(pillar) 영역을 플로팅(floating) 시키지 않고 형성하면서 액티브 영역의 필러 영역과 서로 연결하여 전체적으로 하나의 셀(cell)로 구성하는 초접합 반도체 소자에 관한 것이다.
고전압(High Voltage) 소자 및 고전력(High Power) 소자는 전력 변환과 전력 제어 시스템의 파워 IC 장치에 이용되는 것으로, 플라나 게이트형(Planar gate) MOSFET가 많이 이용되었다.
일반적인 플라나 게이트형 MOSFET의 단위 셀의 단면 구조는 도 1과 같다. 도 1에서 소자의 내압은 게이트 전압이 소오스 전압과 같을 때 드레인에 인가되는 전압에 의해 P+과 N-Epi 영역 사이에 형성되는 공핍층에 의해 결정된다.
그렇지만, 상기 플라나 게이트형 MOSFET는 상기 N-Epi 영역이 전계 분포(즉, 내압)을 유지하기 위해서 일정 이상의 두께와 농도를 유지해야하는데, 전계 분포와의 관계 때문에 일정 이하의 저항 성분을 갖게 하는 것이 어려웠다. 특히 500V급 MOSFET의 경우 에피 저항이 차지하는 온 저항 성분이 거의 90%에 이르기 때문에 내압이 증가할수록 온 저항이 더 커지는 문제가 있었다. 물론 온 저항을 줄이기 위해 미세 공정을 위한 설계 개선이나 에피 저항의 최적화를 통한 방안이 모색되었으나 큰 개선은 이루어지지 않았다.
이에 초접합 구조의 반도체 소자가 제안되었다. 초접합 반도체 소자는 일반적인 MOSFET의 게이트 및 P형 웰 구조와 유사하다. 다만, 초접합 특성을 얻기 위해 P형 필라 영역이 P형 바디 영역 하단부의 N형 필라 영역에 형성되는 구조를 가진다. 따라서 초접합 반도체 소자는 드레인측에 전압이 인가될 경우 수직방향으로만 공핍층이 확장되는 일반적인 MOSFET와는 다르게 수직방향과 수평방향 모두 공핍층이 확장되게 된다. 이때 두 영역의 전하량이 동일하게 될 때 N과 P 영역이 모두 완전하게 공핍되게 되어 높은 항복전압(breakdown voltage)을 얻을 수 있으며, 수직 방향으로 전하가 존재하지 않으므로 수직 방향의 전계는 이론적으로 일정하게 발생하게 된다.
하지만, 초접합 반도체 소자에서 터미네이션 영역에 플로팅(floating) 상태인 필라가 존재할 경우 인접 필라와 비교시 전하 보상(charge compensation) 정도가 달라진다.
도 2를 참조하면, N형 기판(1)상의 N형 에피층(12)에 형성된 필라들(12)(14) 중 일부 필라(12)들은 소오스 컨택 영역(10)과 연결된 상태이고, 나머지 필라들(14)은 필드 산화막(20)에 연결된 상태이다. 필드 산화막(20)과 연결된 필라(14)들이 플로팅 상태의 필라들이다. 즉 필라가 서로 연결되어 있지 않고 단독으로 존재하는 경우이다.
소오스 컨택 영역(10)에 필라(12)가 접촉된 경우에는 도면부호 30과 같이 필라 사이에서 공핍 영역이 동시에 확장되는 것을 알 수 있다. 반면 필라(14)가 상기와 같이 플로팅 된 경우에는 도면부호 40과 같이 공핍 영역이 서로 다르게 확산되고 있다. 따라서 소오스 컨택 영역(10)에 접촉된 필라(12)의 항복전압이 최대가 되도록 전하량 균형(valance)을 맞춘 경우 전하 보상 정도가 달라지고, 이에 도면부호 30 영역에서 수직방향으로 발생하는 항복전압은 도면부호 40 영역에서 수직방향으로 발생하는 항복전압보다 낮아지게 된다.
물론 이를 해결하는 방안으로 현재 플로팅된 필라를 플로팅되지 않도록 연결하면 된다. 하지만 이 경우 터미네이션 영역의 수평방향 길이를 더 길게 형성해줄 필요가 있다. 만약 터미네이션 영역의 수평방향 길이를 길게 연장하지 않을 경우, 상기와 같이 전하 보상에서 차이가 발생하거나 항복 전압을 안정적으로 확보하지 못하는 문제가 초래된다.
미국등록특허 US 6,960,798 (2005.11.01. High-voltage semiconductor component)
따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 반도체 소자의 액티브 영역 및 터미네이션 영역에 형성된 필라 영역을 플로팅 시키지 않으면서 모든 필라 영역이 서로 연결되게 구성함으로써, 플로팅으로 인해 발생하는 전하 보상 차이를 제거하여 수직방향으로 발생하는 항복 전압을 안정되게 확보할 수 있도록 하는 것이다.
또한 본 발명의 다른 목적은 터미네이션 영역의 길이를 길게 하지 않도록 하여 칩 사이즈를 작게 제조할 수 있도록 하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 액티브 영역; 상기 액티브 영역에 형성된 수직 필라 영역; 상기 액티브 영역을 둘러싸도록 형성되는 제1 터미네이션 영역 및 제2 터미네이션 영역; 상기 제1 터미네이션 영역에 형성된 제1 수평 필라 영역들; 및 상기 제2 터미네이션 영역에 형성된 제2 수평 필라 영역들을 포함하며, 상기 제1 수평 필라 영역, 제2 수평 필라 영역, 수직 필라 영역은 서로 연결되어 구성되는 초접합 반도체 소자를 제공한다.
상기 제1 터미네이션 영역 및 제2 터미네이션 영역에는 플로팅(floating) 상태의 필라 영역은 미 존재한다.
상기 제1 수평 필라 영역들, 제2 수평 필라 영역들 및 수직 필라 영역은 에피층(Epi layer) 내에 형성된다.
상기 에피층의 표면에는 산화층이 형성되고, 상기 산화층에는 폴리 게이트가 국부적으로 형성된다.
상기 폴리 케이트는 상기 수직 필라 영역의 상부측에 형성된다.
상기 제1 수평 필라 영역들은 상기 수직 필라 영역과 떨어진 상태이거나 서로 접합된 형상으로 배치된다.
상기 제1 수평 필라 영역들과 상기 제2 수평 필라 영역들은 연결되는데, 즉, 상기 제1 터미네이션 영역과 제2 터미네이션 영역 사이가 수평방향으로 연결되는 구조를 제공한다. 그리고 이와 같은 수평방향의 연결 구조는, 이온 주입 방지용 마스크 길이, 도펀트가 이온 주입되는 영역 길이 중 적어도 하나 이상이 적용되어 구성된다.
상기 제2 수평 필라 영역들과 상기 수직 필라 영역은 연결된다.
상기 제1 수평 필라 영역들과 상기 제2 수평 필라 영역들의 개수는 대응된다.
상기 제1 수평 필라 영역들 또는 상기 제2 수평 필라 영역들이 각각 수평방향으로 길게 연결된 상태에서 수직방향으로 연결된 구조로 형성될 수 있다. 이는 상기 에피층(Epi layer)의 두께, 이온 주입 방지용 마스크 길이, 도펀트가 이온 주입되는 영역 길이 중 적어도 하나 이상이 적용된다.
이와 같은 본 발명에 따른 초접합 반도체 소자는 다음과 같은 효과가 있다.
본 발명은 반도체 소자에서 터미네이션 영역의 모든 필라 영역을 플로팅 구간없이 형성하여 칩 내에 있는 모든 필라 영역이 서로 연결되게 하고 있다. 따라서 N형 에피층에서 수평방향 전부를 공핍 영역을 형성할 수 있고, 또한 필라 영역 상호 간에 발생하는 전하 보상 차이를 상쇄할 수 있다. 그 결과 터미네이션 영역 길이를 짧게 하더라도 N형 에피층에서 수평방향으로의 항복 전압을 충분히 확보할 수 있는 효과가 있다.
더욱이 터미네이션 영역의 길이를 짧게 할 수 있기 때문에 반도체 소자를 더 작게 제조할 수 있고, 그에 따른 제품 경쟁력 우위를 기대할 수 있다.
도 1은 일반적인 플라나 게이트형 MOSFET의 단위 셀의 단면 구조도
도 2는 일반적인 초접합 반도체 소자를 설명하기 위한 단면 구조도
도 3은 본 발명의 바람직한 실시 예에 따른 초접합 반도체 소자의 평면구조도
도 4는 도 3의 Ⅰ-Ⅰ' 선 단면도
도 5는 도 3의 Ⅱ-Ⅱ' 선 단면도
도 6은 P형 필라 영역을 형성하는 방법을 설명하는 개략 구성도
도 7은 본 발명의 다른 실시 예에 따른 초접합 반도체 소자의 단면 구조도
본 발명은 터미네이션 영역 내의 모든 필라를 플로팅 시키지 않도록 하면서 칩(chip) 내의 모든 필라가 서로 연결되게 함으로써, 수평방향의 전계 효율을 증가하고 수직방향의 항복 전압을 안정되게 하는 초접합 반도체 소자를 제공하는 것을 기본적인 기술적 요지로 한다.
이하 본 발명에 의한 초접합 반도체 소자의 바람직한 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 바람직한 실시 예에 따른 초접합 반도체 소자의 평면구조를 나타낸 도면이고, 도 4는 도 3의 Ⅰ-Ⅰ' 선 단면도이고, 도 5는 도 3의 Ⅱ-Ⅱ' 선 단면도이다.
도 3을 보면 초접합 반도체 소자(100)는, 액티브 영역(C) 및 그 액티브 영역(C)을 둘러싸도록 형성되는 터미네이션 영역(A)(B)을 포함한다.
액티브 영역(C)은 전류와 소자 턴-온 동작시 흐르는 드레인 전류의 드레인-소스 저항(Rds/on)을 담당하는 영역이다. 터미네이션 영역(A)(B)은 소자 턴-오프 동작시 생기는 역전압에 대한 항복전압을 지탱하는 부분이다.
실시 예에서 터미네이션 영역(A)(B)은 제1 터미네이션 영역(A)과 제2 터미네이션 영역(B)으로 구분할 수 있다. 제1 터미네이션 영역(A)은 액티브 영역(C)에 형성된 필라 영역과 직접 접합하지 않는 영역이고, 제2 터미네이션 영역(B)은 액티브 영역(C)에 형성된 필라 영역과 직접 접합하는 영역이 된다. 제2 터미네이션 영역(B)의 필라 영역과 액티브 영역(C)의 필라 영역과의 접합은 도시된 바와 같이 'Y' 형상으로 접합된 상태이다. 그러나 반드시 상기한 형상으로 필라 상호 간을 접합하지 않고, 다른 방식이 적용될 수 있음은 당연하다.
제1 터미네이션 영역(A), 제2 터미네이션 영역(B) 및 액티브 영역(C)에는 P형 필라 영역이 형성되는데 상기 P형 필라 영역은 모두 연결되어 하나의 셀(cell)로 구성된다. P형 필라 영역이 서로 연결되는 구성에 대해서는 도 4 및 도 5를 참조하여 아래에서 설명하기로 한다.
도 4를 보면, N형 기판(110)과 N형 에피층(120)이 형성된다. N형 에피층(120)은 N 형 기판(110) 위에 형성되고 있다. N형 에피층(120)의 표면에는 산화층(160)이 형성된다. 산화층(160)에는 폴리 게이트(162)가 국부적으로 형성되어 있다.
N형 에피층(120)은 제1 터미네이션 영역(A)과 액티브 영역(C)으로 구분할 수 있다.
제1 터미네이션 영역(A)에는 복수 개의 P형 필라 영역(130)(130')이 소정 간격 이격되면서 수평방향으로 형성된다. '수평형 P형 필라 영역'으로 칭하기로 한다. 수평형 P형 필라 영역(130)(130')들은 서로 접합되게 형성하여도 상관없다. 이에 대해서는 도 7에서 설명한다. 수평형 P형 필라 영역(130)(130')은 N형 에피층(120)에 형성되는데 복수의 P형 이온 주입 영역들이 쌓여서 형성되는 영역이다. 반면 N형 에피층(120)에서 P형 이온 주입을 맞지 않는 부분이 N형 필라 영역(부호 미부여)은 된다. 결국 수평형 P형 필라 영역(130)(130') 사이에 N형 필라 영역이 자연스럽게 형성되고 있음을 알 수 있다. 한편 수평형 필라에서 N형과 P형 필라(Pillar)의 순 전하(net charge)의 비율은 수직형 필라에서 N형과 P형의 필라 영역의 순 전하의 비율과 동일하게 된다.
N형 필라 영역과 수평형 P형 필라 영역(130)(130')은 N형 기판(110)과 나란하게 배치된다. N형 기판(110)에는 수평형 P형 필라 영역(130)(130')이 접촉하지 않는다.
수평형 P형 필라 영역들(130)(130') 중 산화층(160)과 접하는 수평형 P형 필라 영역(130')은 N형 에피층(120) 내에서 수평방향으로의 전계를 조정하는 역할을 한다.
액티브 영역(110)에는 복수 개의 P형 필라 영역(150)이 수직방향으로 형성된다. '수직형 P형 필라 영역'으로 칭하기로 한다. 마찬가지로 수직형 P형 필라 영역(150)들 사이에 N형 필라 영역이 형성된다.
수직형 P형 필라 영역(150)은 N형 기판(110)과 이격되도록 배치되어야 한다. 이는 N형 기판(110)은 매우 높은 고농도의 N형이기 때문에 수직형 P형 필라 영역(150)이 N형 기판(110)까지 형성되면 공핍 영역이 증가하지 못하기 때문이다.
도 4에서 제1 터미네이션 영역(A)과 액티브 영역(C)에 각각 형성된 수평형 P형 필라 영역(130)(130')과 수직형 P형 필라 영역(150)은 서로 떨어진 상태로 볼 수 있다. 하지만, 아래에서 설명하는 도 5를 함께 보면 수평형 P형 필라 영역(130)(130')은 제2 터미네이션 영역(B)에 형성된 P형 필라 영역(140)(140')(150)과 연결되기 때문에 실질적으로는 모두 연결된 상태이다. 물론 도 4에서 수평형 P형 필라 영역(130)(130')과 수직형 P형 필라 영역(150)이 반드시 떨어진 상태로만 형성되지 않고, 서로 접합된 상태로도 형성될 수 있다.
도 5는 도 3의 Ⅱ-Ⅱ' 선 단면도로서, N형 기판(110)과 N형 에피층(120)이 형성된다.
N형 에피층(120)은 제2 터미네이션 영역(B)과 액티브 영역(C)으로 구분할 수 있다.
제2 터미네이션 영역(B)에는 수평형 P형 필라 영역(140)(140')이 형성되고, 액티브 영역(C)에는 수직형 P형 필라 영역(150)이 형성된다. 수직형 P형 필라 영역(150)은 하나로 보이지만 실질적으로 여러 개로 구분된 필라 영역을 가진다.
수평형 P형 필라 영역(140)(140')과 수직형 P형 필라 영역(150)은 접합되어 있다. 다만 도면에서 보면 수평형 P형 필라 영역(140)(140')과 수직형 P형 필라 영역(150)이 서로 일체로 형성된 것으로 볼 수 있으나, 서로 다른 필라 영역으로 볼 수 있다. 그리고 이들 영역들은 확산 등의 방식에 의해 서로 접합된 상태로 보면 된다. 접합 방식은 도 3에서도 설명하였지만 다양한 방법이 채택 가능하다.
이와 같은 구조에 따르면, 제1 터미네이션 영역(A)의 수평형 P형 필라 영역(130)과 제2 터미네이션 영역(B)의 수평형 P형 필라 영역(140)이 연결된 상태이고, 제2 터미네이션 영역(B)의 수평형 P형 필라 영역(140)과 액티브 영역(C)의 수직형 P형 필라 영역(150)이 연결된 상태이다. 따라서 제1 터미네이션 영역(A)의 수평형 P형 필라 영역(130)과 액티브 영역(C)의 수직형 P형 필라 영역(150)이 서로 연결된 상태로 볼 수 있다. 따라서 제1 터미네이션 영역(A), 제2 터미네이션 영역(B) 및 액티브 영역(C)에 있는 모든 P형 필라 영역(130)(130')(140)(140')(150)이 서로 연결된 상태로 존재하는 것이다.
이처럼 반도체 소자 내에 있는 모든 필라 영역을 서로 연결하면 플로팅 구간으로 인해 발생하였던 전하 보상 차이를 제거하면서도 터미네이션 영역을 길게 하지 않아도 된다.
이어서는 P형 필라 영역을 형성하는 방법을 설명한다.
도 6은 P형 필라 영역을 형성하는 방법을 설명하는 개략 구성도이다.
먼저, 제1 에피층(200)을 형성한다. 제1 에피층 위에 소정 길이(a)의 마스크(300)를 제공한 상태에서 화살표 방향으로 P형 도펀트를 이온 주입한다. 이온 주입되는 영역은 마스크(300)를 제외한 나머지 영역(b)이 된다. P형 도펀트가 주입되면 마스크(300) 제거 후 제1 에피층(200) 위에 제2 에피층(210)을 형성한다.
제2 에피층(210) 위에 마스크(300)를 씌우고 다시 P형 도펀트를 이온 주입한다. 이때 마스크(300)는 제1 에피층(200)에 P형 도펀트를 주입할 때 사용된 마스크와 동일해야 한다. 그리고 마스크(300)를 제거하고 다시 제3 에피층(220)을 형성한다.
이렇게 해서 복수 개의 에피층(200)(210)(220)을 적층한다.
에피층(200)(210)(220)의 개수는 수평형 P형 필라 영역의 개수와 대응된다.
상기한 에피층(200)(210)(220)들은 모두 N형 에피층이고, 도펀트 농도는 동일한 것이 바람직하다. 즉 이들 에피층(200)(210)(220)들이 도 4 및 도 5에서의 N형 에피층(120)이기 때문이다.
에피층(200)(210)(220)이 적층된 상태에서 P형 도펀트의 확산을 위해 고온에서 열처리 공정을 수행한다. 열처리 공정에 따라 각 에피층(200)(210)(220)에 주입된 P형 도펀트는 확산이 이루어지고 수평방향으로 길게 P형 필라 영역이 형성된다.
이처럼 N형 에피층에 P형 도펀트를 이온 주입하고 다시 N형 에피층을 성장하는 공정을 반복한 후 열처리 공정을 수행함으로써 P형 필라 영역을 수평방향으로 형성할 수 있는 것이다. 이때 수평 방향의 P형 필라 영역은 에피층 성장 및 소자 제작 과정에서 발생하는 높은 열에 의해 P형 도펀트가 상/하 방향으로 확산되기 때문에 PN 접합은 직선이 아닌 굴곡 형상으로 형성된다. 이러한 형상은 액티브 영역에 형성된 P형 필라 영역도 마찬가지이다. 즉 PN 접합시 P형 도펀트는 좌/우 방향으로 확산되기 때문이다.
한편, 제1 터미네이션 영역(A) 및 제2 터미네이션 영역(B)에 형성된 수평형 P형 필라(130)(140)를 수직방향으로 접합하여도 상관없다. 이는 도 6에서 에피층(200)(210)(220)의 두께, 그리고 마스크(300) 길이(a) 및 도펀트 주입 영역(b)을 조절하면 가능하다.
상기와 같이 에피층(200)(210)(220)의 두께, 마스크(300) 길이(a) 및 도펀트 주입 영역(b)을 조절하여 제1 터미네이션 영역(A)에 수평형 P형 필라 영역이 서로 상하방향으로 접합되게 하는 구성은 도 7에 도시하였다.
도 7을 보면, 인접하고 있는 각 P형 필라영역들이 화살표 방향으로 확산되어 서로 접합하게 되는 것이다.
그런데 N형 에피층(120)의 표면 아래에 상하측에 있는 P형 필라영역들이 서로 접합하게 되어 하나의 필라 영역(400)으로 형성되더라도 공핍 영역은 N형 에피층에서 수평 방향으로 존재하기 때문에 수평방향에서의 항복전압을 안정적으로 확보할 수 있다. 즉, 도 4의 구조와 동일한 효과를 제공할 수 있는 것이다.
이와 같이 본 실시 예는 N형 에피층의 전체 수평방향으로 공핍 영역을 형성하고 필라 영역 상호 간에 발생하는 전하 보상 차이를 상쇄할 수 있도록 함으로써 터미네이션 영역 길이를 짧게 하더라도 수평방향으로의 항복 전압을 충분히 확보할 수 있도록 반도체 소자의 N형 에피층에 마련된 모든 필라 영역을 연결하여 하나의 셀(cell)로 구성하는 것이다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
110 : N형 기판 120 : N형 에피층
130, 140 : 수평형 P형 필라 영역
150 : 수직형 P형 필라 영역
160 : 산화층 162 : 폴리 게이트

Claims (12)

  1. 액티브 영역;
    상기 액티브 영역에 형성된 수직 필라 영역;
    상기 액티브 영역을 둘러싸도록 형성되는 제1 터미네이션 영역 및 제2 터미네이션 영역;
    상기 제1 터미네이션 영역에 형성된 복수 개의 제1 수평 필라 영역; 및
    상기 제2 터미네이션 영역에 형성된 복수 개의 제2 수평 필라 영역을 포함하며,
    상기 제1 수평 필라 영역, 제2 수평 필라 영역, 수직 필라 영역은 서로 연결되어 구성되는 초접합 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 터미네이션 영역 및 제2 터미네이션 영역에는 플로팅(floating) 상태의 필라 영역은 미 존재하는 초접합 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 수평 필라 영역, 제2 수평 필라 영역 및 수직 필라 영역은 에피층(Epi layer) 내에 형성되는 초접합 반도체 소자.
  4. 제 3 항에 있어서,
    상기 에피층의 표면에는 산화층이 형성되고, 상기 산화층에는 폴리 게이트가 국부적으로 형성되는 초접합 반도체 소자.
  5. 제 4 항에 있어서,
    상기 폴리 케이트는 상기 수직 필라 영역의 상부측에 형성되는 초접합 반도체 소자.
  6. 제 3 항에 있어서,
    상기 제1 수평 필라 영역과 상기 제2 수평 필라 영역은 연결되는 초접합 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제1 터미네이션 영역과 제2 터미네이션 영역 사이가 수평방향으로 연결되는 초접합 반도체 소자.
  8. 제 3 항에 있어서,
    상기 제2 수평 필라 영역과 상기 수직 필라 영역은 연결되는 초접합 반도체 소자.
  9. 제 3 항에 있어서,
    상기 제1 수평 필라 영역과 상기 제2 수평 필라 영역의 개수는 서로 대응되는 초접합 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제1 수평 필라 영역들 또는 상기 제2 수평 필라 영역들이 각각 수평방향으로 길게 연결된 상태에서 수직방향으로 연결된 구조로 형성되는 초접합 반도체 소자.
  11. 제 10 항에 있어서,
    상기 수직방향의 연결 구조는,
    에피층(Epi layer)의 두께, 이온 주입 방지용 마스크 길이, 도펀트가 이온 주입되는 영역 길이 중 적어도 하나 이상이 적용되어 구성되는 초접합 반도체 소자.
  12. 제 7 항에 있어서,
    상기 수평방향의 연결 구조는,
    이온 주입 방지용 마스크 길이, 도펀트가 이온 주입되는 영역 길이 중 적어도 하나 이상이 적용되어 구성되는 초접합 반도체 소자.
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