CN106298541B - 用于制备横向超级结结构的方法 - Google Patents

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Abstract

本发明涉及一种用于制备超级结结构的方法，尤其涉及一种用于制备横向超级结结构的方法；一种在半导体器件中制备横向超级结结构的制备方法，使用N和P型离子注入到基极外延层中。在一些实施例中，基极外延层为本征外延层或轻掺杂外延层。该方法同时将N和P型离子注入到基极外延层中。连续重复进行外延和注入工艺，在半导体基极层上制备多个注入的基极外延层。形成所需数量的注入基极外延层之后，对半导体结构退火，形成含有交替N和P型薄半导体区的横向超级结结构。确切地说，通过离子注入工艺和后续的退火，制成交替的N和P型薄超级结层。本发明所述的制备方法，确保在横向超级结器件中实现良好的电荷控制。

Description

用于制备横向超级结结构的方法
技术领域
本发明涉及一种用于制备超级结结构的方法，尤其涉及一种用于制备横向超级结结构的方法。
背景技术
众所周知，引入超级结结构可以改善半导体器件的电学性能。例如，金属氧化物半导体场效应晶体管(MOSFET)器件可以引入垂直或水平的超级结结构，以优化晶体管的导通电阻和击穿电压性能。作为示例，Fujihira在《半导体超级结器件理论》(日本应用物理杂志1997年10月36卷6254-6262页)文章中提出了垂直超级结器件的结构。美国专利号6,097,063也提出了一种具有漂流区的垂直半导体器件，其中如果器件处于接通模式，则漂移电流流动，如果器件处于断开模式，则漂移电流耗尽。漂流区结构具有多个第一导电类型的分立漂流区结构，以及多个第二导电类型的间隔区，每个间隔区都分别位于邻近的漂流区之间，平行构成p-n结。
在制备超级结半导体器件的过程中仍然有许多挑战。这些挑战包括难以制备超级结结构，难以提高可制造性，以及使用外延工艺时的高制造成本等等。另外，超级结结构的端接对于确保鲁棒的器件运行来说十分重要。
发明内容
本发明提供了一种用于制备横向超级结结构的方法，包括：
制备一个第一导电类型的重掺杂半导体衬底；
在衬底上，制备一个第一导电类型的轻掺杂半导体层，衬底和轻掺杂半导体层构成半导体基极层；
在半导体基极层上，制备一个基极外延层；
将N-型和P-型注入到基极外延层中；
重复制备基极外延层，并将N-型和P-型注入到基极外延层中，以便在半导体基极层上形成多个注入的基极外延层；并且
对所述多个注入的基极外延层退火，以激活注入的掺杂物，并使注入掺杂物扩散，以在所述多个注入的基极外延层中形成交替的N-型和P-型薄半导体区，其中交替的N-型和P-型薄半导体区构成横向超级结结构。
优选的，如上述用于制备横向超级结结构的方法，还包括：
在最后一个注入的基极外延层上，制备一个盖帽外延层。
优选的，如上述用于制备横向超级结结构的方法，在最后一个注入的基极外延层上，制备一个盖帽外延层，包括：
制备一个本征外延层，作为盖帽外延层。
优选的，如上述用于制备横向超级结结构的方法，在最后一个注入的基极外延层上，制备一个盖帽外延层，包括：
制备一个N或P型导电类型的轻掺杂外延层，作为盖帽外延层。
优选的，如上述用于制备横向超级结结构的方法，在半导体基极层上，制备一个基极外延层，包括：
在半导体基极层上，制备一个本征外延层作为基极外延层。
优选的，如上述用于制备横向超级结结构的方法，在半导体基极层上，制备一个基极外延层，包括：
在半导体基极层上，制备一个N或P型导电类型的轻掺杂外延层，作为基极外延层。
优选的，如上述用于制备横向超级结结构的方法，将N-型和P-型注入到基极外延层中，包括：
在基极外延层中，同时将N-型和P-型注入到相同深度。
优选的，如上述用于制备横向超级结结构的方法，将N-型和P-型注入到基极外延层中，包括：
利用N-型注入剂量远大于P-型注入剂量，将N-型和P-型注入到基极外延层中。
优选的，如上述用于制备横向超级结结构的方法，利用N-型注入剂量远大于P-型注入剂量，将N-型和P-型注入到基极外延层中，包括：
利用N-型注入剂量为P-型注入剂量的三倍，将N-型和P-型注入到基极外延层中。
优选的，如上述用于制备横向超级结结构的方法，将N-型和P-型注入到基极外延层中，包括：
利用N-型掺杂物浓度远大于P-型掺杂物，进行N-型和P-型注入。
优选的，如上述用于制备横向超级结结构的方法，利用N-型掺杂物浓度远大于P-型掺杂物，进行N-型和P-型注入，包括：
利用砷或锑作为N-型掺杂物，利用硼作为P-型掺杂物，进行N-型和P-型注入。
优选的，如上述用于制备横向超级结结构的方法，包括：
在半导体基极层中，制备一个P-型掩埋区和一个N-型掩埋区；并且
在一个或多个基极外延层中，制备一个P-型掩埋区和一个N-型掩埋区，
其中对所述多个注入的基极外延层退火，以激活注入的掺杂物，并使注入掺杂物扩散，用P-型掩埋区制备P-型垂直掺杂区，并且用N-型掩埋区制备N-型垂直掺杂区。
附图说明
以下的详细说明及附图提出了本发明的各个实施例。
图1表示依据本发明的实施例，一种横向MOSFET器件的剖面图；
图2表示依据本发明的实施例，图1所示的横向MOSFET器件沿线A-A’的剖面图；
图3表示依据本发明的实施例，图1所示的横向MOSFET器件沿线B-B’的剖面图；
图4表示在本发明的可选实施例中，横向超级结MOSFET器件的透视图；
图5表示在本发明的实施例中，图4所示横向超级结MOSFET器件沿线C-C’的剖面图；
图6表示在本发明的实施例中，图2所示横向MOSFET器件的制备工艺步骤的流程图；
图7表示在本发明的实施例中，图6所示的横向超级结MOSFET引入端接立柱结构后的俯视图；
图8和图9表示端接立柱结构的可选实施例，适用于N+掺杂区，例如高压MOSFET器件中的漏极梳或本体梳；
图10表示在本发明的实施例中，图7所示的MOSFET器件80中的端接立柱结构沿线D-D’的剖面图；
图11表示在本发明的实施例中，引入带有降低表面电场表面注入物的图7所示的横向超级结MOSFET器件的俯视图；
图12A至12J表示在本发明的实施例中，利用离子注入制备方法制备横向超级结结构的制备工艺的剖面图；
图13A和13B表示在本发明的实施例中，退火之前和之后，本发明的横向超级结结构制备方法中的掺杂结构。
其中，10为横向超级结MOSFET器件，11为P+衬底，12为P-型外延层，13为P-型半导体基极层，14为栅极，15为栅极电介质层，16为源极，18为P+本体接触区，19为P-本体区(P-body)，20为N-型立柱，22、22a、22b均为P-型立柱，24为N-型掩埋层(NBL)，25为半导体本体，25a为P-型薄半导体区，25b为N-型薄半导体区，26为N+漏极区，28为多晶硅填充沟槽，30为绝缘电介质层，32为金属电极，34为漏极电极，50为横向超级结MOSFET器件，51为P+衬底，52为轻掺杂P-型外延层，53为P-型半导体基极层，54为栅极结构，55为栅极电介质层，56为N+源极，58为P+本体接触区，59为P-本体区，60为N+立柱，62、62a均为P-型立柱，64为N-型掩埋层，65为横向超级结结构，65a为N-型超级结层，65b为P-型超级结层，66为N+漏极区，70为绝缘电介质层，72为金属电极，80为高压MOSFET器件，82为源极/本体垫，84为栅极垫，86为漏极垫，88为连接通孔，90、92为端接区，100为MOSFET集成电路，102为N-型端接立柱，104为P-型端接立柱，110、120均为端接结构，160为场板结构；170为绝缘电介质层，180为端接立柱结构，190为P-型RESURF表面注入区，195为N-型RESURF表面注入区，201为P+衬底，202为P-型外延层，204为覆盖P层，205为半导体基极层，206为P-掩埋层，208为N-掩埋层，210为基极外延层，212为N型掺杂物，214为P型掺杂物，220为基极外延层，222为N型掺杂物，224为P型掺杂物，226为P-型掩埋层，228为N-型掩埋层，240为第三基极外延层，242为N型掺杂物，244为P型掺杂物，250为盖帽外延层，260为N-型立柱，270为P-型立柱，280为横向超级结结构，280A为P-型超级结层，280B为N-型超级结层，302为外延掺杂水平用曲线，304为N-型掺杂物曲线，306为P-型掺杂物曲线，310为交替N和P层曲线。
具体实施方式
本发明可以以各种方式实现，包括作为一个工艺，一种装置，一个系统，和/或一种物质合成物。在本说明书中，这些实现方式或本发明可能采用的任意一种其他方式，都可以称为技术。一般来说，可以在本发明的范围内变换所述工艺步骤的顺序。
本发明的一个或多个实施例的详细说明以及附图解释了本发明的原理。虽然，本发明与这些实施例一起提出，但是本发明的范围并不局限于任何实施例。本发明的范围仅由权利要求书限定，本发明包含多种可选方案、修正以及等效方案。在以下说明中，所提出的各种具体细节用于全面理解本发明。这些细节用于解释说明，无需这些详细细节中的部分细节或全部细节，依据权利要求书，就可以实现本发明。为了条理清晰，本发明对相关技术领域中众所周知的技术材料并没有详细说明，以免对本发明产生不必要的混淆。
依据本发明的实施例，横向超级结MOSFET器件包括一个MOS栅极结构、一个连接到横向超级结结构的N-型立柱以及一个沉积在N-型立柱周围的P-型立柱。MOS栅极结构可以是低压栅极结构，例如平面栅极，用于承受MOSFET器件承载的一部分电压。横向超级结MOSFET结构包括N-型立柱，当MOSFET器件开启时，接收来自通道的电流，并将通道电流输送至横向超级结结构中的N-型层。通道电流流经N-型超级结层，并被横向超级结结构远端的漏极端收集。沉积在N-型立柱附近的P-型立柱用于当MOSFET器件断开时，夹断N-型立柱，并阻断漏极端MOSFET器件承载的高压接触MOS栅极。P-型立柱可以连接到MOSFET器件的源极/本体电压。
在本说明书中，超级结结构是指含有第一导电类型的薄半导体区的半导体器件结构，用作半导体器件的导电通道，并被相反的(第二)导电类型的薄半导体区毗邻或夹住，以形成平衡的空间电荷区，以提高半导体器件的击穿电压性能。在某些应用中，超级结结构包括水平或垂直形成在交替导电类型的多个薄半导体区。也就是说，超级结结构包括水平或垂直形成的交替的薄N-型半导体区和薄P-型半导体区。交替N和P导电类型的多个薄半导体区有时也称为超级结层。在本说明书中，横向超级结结构包括在半导体芯片中接近水平延伸的超级结层，即与半导体芯片的主表面基本平行。因此，横向超级结结构中的电流水平流动，穿过超级结层，或者与半导体芯片的主表面平行。另一方面，垂直超级结结构包括在半导体芯片中接近垂直延伸的超级结层，也就是说与半导体芯片的主表面基本垂直。因此，垂直超级结结构中的电流垂直流动，穿过超级结层，或者与半导体芯片垂直。
横向超级结MOSFET器件的显著特征是表面栅极或平面栅极没有延长横向超级结结构的整个深度。传统的超级结MOSFET或JFET器件是利用延长超级结结构的整个深度的沟槽栅极制备的。这些传统的超级结MOSFET或JFET器件可以承受限制晶体管器件切换速度的高栅极电容。在本发明的实施例中，横向超级结MOSFET器件是利用表面平面栅极制成的，以实现很小的栅极电容，确保较快的晶体管切换速度。
本发明所述的横向超级结MOSFET器件的运行情况如下所述。当MOSFET接通时，通道形成在低压MOS栅极下方的本体区中，通道电流从源极流出穿过通道。通道电流进入N-型立柱，N-型立柱将电流输送至N-型超级结层中，作为漏极漂流电流。漏极漂流电流流经N-型超级结层，被形成在超级结结构远端的漏极端收集。因此当MOSFET接通时，N-型立柱电连接到漏极，同时漏极偏向低漏极电压。当MOSFET断开时，漏极端被驱动至大漏极电压(例如600V)。然而，连接到源极或本体或地电势的P-立柱中断了N-型立柱，使得N-型立柱浮动，将不被驱动至大漏极偏压。在这种情况下，当晶体管断开时，P-立柱使MOS栅极和漏极端承受的高压隔离，并且可以使用低压栅极结构。此时需要低压MOS栅极结构较低的栅极电容和较快的切换时间。
依据本发明的其他实施例，横向超级结MOSFET器件为使用N或P型端接立柱的横向超级结结构，引入边缘端接结构。在其他实施例中，用于横向超级结结构的边缘端接结构还为N或P型端接立柱引入单独或多级场板。在其他实施例中，用于横向超级结结构的边缘端接结构还包括降低表面电场浅表面注入物，以降低表面场强度，获得MOSFET器件的击穿电压。
依据本发明的其他实施例，在半导体器件中制备横向超级结结构的方法，使用N和P型离子注入到基极外延层中。在一些实施例中，基极外延层为本征外延层或轻掺杂外延层。在一些实施例中，该方法还同时将N和P型离子同时注入到基极外延层中。连续重复进行外延和注入工艺，以便在衬底上制备多个注入的基极外延层。制成所需数量的注入基极外延层之后，整个半导体衬底进行高温退火。使用不同扩散速率的P型和N型掺杂物，制备含有交替N和P型薄半导体区的横向超级结结构。尤其是通过离子注入工艺和后续的退火，形成交替的N和P型薄超级结层。本发明的制备方法确保了在横向超级结结构中，很好地控制电荷。
确切地说，制备横向超级结结构传统方法的特点是，使用交替导电类型的连续外延层。然而，外延工艺通常在厚度和掺杂浓度上具有很大的不同。因此，使用薄外延层制备的超级结结构通常具有很差的电荷控制。也就是说，对于薄半导体层来说，无法获得所需的层厚和掺杂浓度。本发明所述的制备方法使用掺杂注入到本征或轻掺杂外延层中，并退火，形成超级结结构。注入工艺与外延工艺相比，可以更好地控制掺杂浓度。当本征或轻掺杂外延层用作基极层时，外延掺杂和/或厚度变化对于超级结结构的电荷平衡没有影响。相反，超级结结构的电荷平衡由制备N-型和P-型层的注入工艺控制，注入工艺可以控制得非常严格。例如，注入工艺通常可以获得2％或更低的掺杂和厚度变化。使用外延工艺是无法实现对掺杂和厚度变化如此严格的控制的。
横向超级结MOSFET器件
在本发明的实施例中，横向超级结MOSFET器件使用低压MOS栅极结构。横向超级结MOSFET器件包括一个N-型立柱，连接到横向超级结结构，以及一个P-型立柱，沉积在N-型立柱旁边。N-型立柱和P-型立柱一起工作，使MOSFET器件可以承受高压，同时使低压MOS栅极结构与所承受的高压隔离。
图1表示在本发明的实施例中，横向超级结MOSFET器件的透视图。图2表示在本发明的实施例中，图1所示的横向超级结MOSFET器件沿线A-A’的剖面图。图3表示在本发明的实施例中，图1所示的横向超级结MOSFET器件沿线B-B’的剖面图。参见图1-3，横向超级结MOSFET器件10形成在重掺杂P-型衬底11(“P+衬底”)上。轻掺杂P-型外延层12形成在P+衬底(P+Sub)11上。P+衬底11和P-型外延层12构成P-型半导体基极层13，其中MOSFET器件形成就形成在P-型半导体基极层13上。在本说明书中，P-型半导体基极层13将称为“P-基极层”。在本实施例中，N-型掩埋层(NBL)24形成在P-基极层13上。使用轻掺杂P-型外延层12和N-型掩埋层24，具有提高MOSFET器件击穿可持续性的作用，这将在下文详细介绍。
横向超级结MOSFET器件10包括半导体本体25，其中横向超级结结构就形成在其中。更确切地说，半导体本体25包括交替N和P型导电性的半导体区。尤其是半导体本体25包括P-型薄半导体区25a和N-型薄半导体区25b，它们可以选择形成在半导体本体中并且接近水平延伸。也就是说，P-型薄半导体区25a和N-型薄半导体区25b(也称为超级结层)，与半导体本体25的主平面基本平行。在本说明书中，半导体本体25也称为横向超级结结构25。
为了形成MOS晶体管结构，横向超级结MOSFET器件10包括一个低压栅极结构，形成在横向超级结结构近端的半导体本体25上或半导体本体25中。在本实施例中，平面栅极结构用作低压栅极结构。如图1所示，平面导电栅极14形成在半导体本体25的顶面上，通过薄栅极电介质层15与半导体本体25绝缘。在一些实施例中，平面导电栅极14为多晶硅栅极，栅极电介质层15为栅极氧化层。横向超级结MOSFET器件10还包括N+源极区16，形成在P-型本体区(P-Body)19(“P-本体”)中，并且与导电栅极14的第一端自对准。这样一来，N+源极区16就在平面导电栅极14的第一端下方延伸，与导电栅极少量重叠。P+本体接触区18形成在N+源极区16附近，以及P-本体区19中，用于提供到MOSFET器件P-本体区的欧姆接触。栅极14和源极16形成在横向超级结结构25的一端。同时，N+漏极区26作为N+漏极立柱，形成在横向超级结结构25的远端，超级结层用作MOSFET器件的漏极漂流区。
绝缘电介质层30形成在半导体本体25的顶面上方，在电介质层30中形成开口，以便连接到MOSFET器件10的源极(Source)、本体和漏极(Drain)。在本实施例中，形成到N+源极16和P+本体接触区18的接触开口，金属电极32形成在接触开口中，作为源极/本体电极。形成到N+漏极区26的另一个接触开口，金属电极34形成在接触开口中，作为漏极电极。重掺杂P+衬底11构成MOSFET器件的第二源极电极，形成底部源极电极。P+衬底11提供到接地端的低电容路径，可以显著提高晶体管的转换波形。底部源极电极(Bottom SourceElectrode)还为雪崩电流提供通路，通过N+漏极立柱26和N-型掩埋层(NBL)24形成的垂直二极管，直接流至接地端，到P-型外延层12和P+衬底11。在本实施例中，为了降低漏极电阻，掺杂的多晶硅填充沟槽28形成在N+漏极立柱26中。在本发明的其他实施例中，掺杂的多晶硅填充沟槽28可选，并且可以省略。
在横向超级结MOSFET器件10中，超级结层25a、25b用作MOSFET器件的漏极漂流区，一种导电类型的薄半导体区用作漏极电流通路，以承载晶体管导通状态下的漏极漂流电流，另一种导电类型的薄半导体区用作电荷平衡分区，在晶体管断开状态下夹断或耗尽漏极电流通路。对于N-型MOSFET器件10来说，N-型薄半导体区25b构成漏极电流通路，以承载从源极区16到漏极区26的漏极电流，而P-型薄半导体区25a构成电荷平衡分区，在晶体管断开状态下耗尽，以便耗尽并夹断N-型薄半导体区25b。
在本发明的实施例中，横向超级结MOSFET器件10包括一个N-型立柱20，处于栅极14下方，与源极区16隔开，源极区16和N-型立柱20之间的间隔为MOSFET器件的通道区。N-型立柱(N-Column)20是电无偏的。N-型立柱20在垂直方向上延伸，穿过横向超级结结构25。在一些实施例中，N-型立柱20为重掺杂N+区，并且当MOSFET接通时，在低漏极偏压状态下通过N-型超级结层，电连接到漏极立柱。然而，当MOSFET断开时，N-型立柱20在高漏极偏压状态下是电浮动的。尤其是，在50V及以上较高的漏极偏压下，超级结层25a和25b将耗尽，从而消除N-型立柱20和N+漏极立柱26之间的连接。在这种情况下，N-型立柱20与高漏极电压隔离。
在本发明的实施例中，横向超级结MOSFET器件10包括一个P-型立柱22，形成在间隔中，但却非常靠近N-型立柱20。P-型立柱22也称为P-型闭锁柱。在本实施例中，所形成的P-型立柱22垂直对准到P+本体接触区18，并且电连接到MOSFET器件的P-本体区19。因此，P-型立柱22偏置到与MOSFET器件本体区相同的电势。P-型立柱22不是穿过半导体本体25宽度连续的掺杂区，而是作为单独立柱或柱子，沿超级结结构的宽度在z-方向上，占据一部分半导体本体25，如图1所示。还可选择，制备P-型立柱22，以容纳单独的P-型立柱或柱子，例如P-型立柱22a和22b，在z方向上沿超级结结构的宽度，如图1所示。因此，虽然P-立柱22打断了在某些位置上形成在N-型薄半导体区25b中的漏极电流通路(图2)，但是N-型薄半导体区25b保持连续，并且沿超级结结构的宽度在其他位置上连接(图3)。
因此，这样配置的本发明所述的横向超级结MOSFET器件10可以承受高击穿电压，同时使晶体管的导通电阻达到最优。横向超级结MOSFET器件10的运行方式如下所述。MOSFET器件的N+以及和P-本体区连接到地电势或负电源电势。当MOSFET器件10接通时，利用相对于源极区16的栅极(Gate)14正电压，该正电压大于晶体管的阈值电压，通道形成在源极区16和N-型立柱20之间的栅极14相反的P-本体区19中。通道将N+源极区连接到N-型立柱20。当漏极电极34上加载正电压时，电流从源极区(Source)16流至漏极区(Drain)26。尤其是通道电流从源极区16开始流经栅极14相反的通道，进入N-型立柱20。N-型立柱20将电流分布到N-型超级结层25b中，所连接的电流作为漏极漂流电流。漏极漂流电流流经N-型超级结层25b，在超级结结构25的远端被漏极区26收集。在这种情况下，横向超级结MOSFET器件10可以获得很低的导通电阻。
当栅极14加载的电压小于晶体管器件的阈值电压，横向超级结MOSFET器件10断开时，偏向本体电势的P-型立柱22耗尽，并且耗尽区延伸，以夹断N-型立柱20。超级结层25a和25b也完全耗尽，使P-型立柱20和N+漏极立柱26隔开。因此，由于N-型立柱20被P-型立柱22和超级结层隔开，它将不会被驱动至高漏极电压(例如600V)。在一些实施例中，N-型立柱被嵌制在10V或10V以下的电压，而漏极端承受很大的漏极电压(例如600V)，晶体管被断开。
在这种情况下，P-型立柱22保护MOS栅极14不被漏极区26处的高电压损坏，在MOSFET器件10中可以使用低电压栅极结构。尤其是，低电压MOS栅极结构因其较低的栅极电容和较快的切换时间，受到欢迎。在一些实施例中，可以配置MOSFET器件10的栅极14，承受20V的低电压，同时可以配置漏极，承受600V的高电压。
这样形成的横向超级结MOSFET器件10，通过使用横向超级结结构，可以承受高击穿电压。此外，在本发明的实施例中，横向超级结MOSFET器件10包括形成在漏极区26下方的N-型掩埋层24。N-型掩埋层24还提高了MOSFET器件的垂直击穿电压。
图4表示在本发明的可选实施例中，横向超级结MOSFET器件的透视图。图5表示在本发明的实施例中，图4所示的横向超级结MOSFET器件沿线C-C’的剖面图。参见图4-5，横向超级结MOSFET器件50的配置方式除了替换MOS栅极结构和N-型立柱之外，其他都与图1所示的横向超级结MOSFET器件10相同。确切地说，横向超级结MOSFET器件50包括一个形成在轻掺杂P-型外延层52上的横向超级结结构65，轻掺杂P-型外延层52形成在P+衬底51上，以构成横向超级结MOSFET器件50的P-型半导体基极层53，栅极结果54通过栅极电介质层55与N+立柱60及P-本体区59绝缘。横向超级结结构65用作MOSFET器件的漏极漂流区。N+漏极区66形成在横向超级结结构65的远端。N-型掩埋层(NBL)64形成在N+漏极区66下方，以便提高MOSFET器件的击穿电压。
绝缘电介质层70形成在半导体本体65的顶面上方，并且在电介质层70中形成开口，以便连接到MOSFET器件50的源极、本体和漏极。在图5中，形成连接到N+源极56和P+本体接触区58的接触开口，在接触开口中形成金属电极72，作为源极/本体电极。
在图1中，横向超级结MOSFET器件10具有栅极结构和N-型立柱，以致于当晶体管的通道接通时，通道电流沿平行于超级结层形成的漏极电流通路平行的方向流动。在图4所示的实施例中，横向超级结MOSFET器件50具有栅极结构54和N-型立柱60，以至于当晶体管的通道接通时，通道电流沿垂直于超级结层形成的漏极电流通路方向流动。更确切地说，从源极区56流出的电流，通过栅极54下方的通道，被N-型立柱60收集起来，N-型立柱60将电流分配至N-型超级结层65a及P-型超级结层65b。从N-型立柱60流出的漏极漂流电流，通过横向超级结结构65形成在漏极漂流区，沿垂直于通道电流的方向流动。然后，漏极漂流电流在横向超级结结构65另一端的N+漏极电极66收集起来。
在图4和图5所示的实施例中，MOSFET器件50的栅极54以及N+立柱60的旁边是P-型立柱62和62a。P-型立柱62和62a形成在隔开但靠近N-型立柱50处。在本实施例中，P-型立柱62与P+本体接触区58相接触，并且电连接到MOSFET器件的P-本体区59。因此，P-型立柱62偏向与MOSFET器件50的本体区相同的电势。在本实施例中，N+立柱60两侧的旁边是P-型立柱。在其他实施例中，可以只使用一个P-型立柱，例如P-型立柱62。当MOSFET器件50将要断开时，P-型立柱62、62a开始工作，夹断N+立柱60，使晶体管的栅极54不受晶体管漏极端承受的高电压影响。
图1-5表示低压MOS栅极结构、N-型立柱和P-型立柱的两种不同结构。本领域的技术人员应理解上述MOSFET器件中低压MOS栅极结构、N-型立柱和P-型立柱的具体结构，仅用于解释说明，不用于局限。在本发明的横向超级结MOSFET器件中，低压MOS栅极结构、N-型立柱和P-型立柱可以使用其他的结构，只要当晶体管接通时，N-型立柱用于将电流从晶体管的通道分配至横向超级结结构，当晶体管断开时，P-型立柱用于耗尽并夹断N-型立柱，并且隔离低压MOS栅极就可以。
端接结构
在上述横向超级结MOSFET器件中，利用边缘端接技术，管理MOSFET器件的漏极和/或源极区的末端或一端可能产生的高电场。
图6表示在本发明的实施例中，使用横向超级结MOSFET晶胞制成的高压MOSFET器件的俯视图。在本发明的实施例中，图1-5所示的上述横向超级结MOSFET器件可以用作一个基本的MOSFET晶胞，复制MOSFET晶胞，形成一个MOSFET器件的阵列，MOSFET晶胞并联，形成一个高压MOSFET器件。在一些实施例中，可以重复基本的MOSFET晶胞，形成MOSFET晶胞的并联，实现高压MOSFET集成电路。图6表示高压MOSFET器件80的一部分，图1所示的MOSFET器件10用作基本MOSFET晶胞，复制并镜像基本MOSFET晶胞，形成一个并联的MOSFET器件阵列。这样形成的MOSFET晶胞N+漏极区26(该MOSFET晶胞N+漏极区26通过连接通孔88与漏极垫86连接)从漏极垫(Drain Pad)86开始延伸到有源晶胞区中，P+本体接触区18从源极/本体垫(Source/Body Pad)82开始延伸到有源晶胞区中。P-型立柱22可以与P+本体接触区18堆栈。多晶硅栅极14形成在本体区和N+立柱(图中没有表示出)上方，并且连接到栅极垫(GatePad)84。源极区形成在栅极14附近，为了简便，图6没有表示出。
这样配置，N+漏极区26在MOSFET器件80中形成长梳(“漏极梳”)。漏极梳的末端构成端接区90，由于漏极梳的几何结构，端接区90可能经历集中的电场。类似地，P+本体接触区18在MOSFET器件80中构成长梳(“本体接触梳”)。本体区梳的末端构成端接区92，由于本体区梳的几何结构，端接区92可能经历集中的电场。
在本发明的实施例中，由于横向超级结MOSFET器件的端接结构，在各自N+或P+掺杂区的端接区，使用N-型或P-型端接立柱或柱。尤其是N-型或P-型端接立柱或柱是形成在半导体本体中的垂直掺杂区，延伸到半导体本体中，其深度接近于受保护的N+或P+掺杂区的深度。在一些实施例中，端接柱或立柱是电浮动的，也就是说没有电连接到特定的电势。在其他实施例中，端接立柱可以偏向从物理接触的周围的掺杂区指定的电压。例如，在一些实施例中，P-型端接立柱弱连接到源极电势，N-型端接立柱在零漏极偏压下，可以弱连接到漏极电势。然而，一旦漏极偏压足以夹断超级结层，N-型端接立柱将浮动，达到中间电势，形成端接电场。图7表示在本发明的实施例中，引入端接立柱结构的图6所示的横向超级结MOSFET器件的俯视图。在图7中，为了简化，并且更好地表示本发明所述的端接结构，省去了栅极层14。参见图7，端接结构包括N-型端接立柱102，形成在N+漏极梳26的端接区中。同时，P-型端接立柱104形成在P+本体接触梳18的端接区中。端接立柱102和104改善了MOSFET集成电路100的击穿特性。
在本发明所述的实施例中，选择端接立柱的数量和位置，以优化MOSFET器件的击穿特性。在图7所示的实施例中，在每个掺杂区梳的端接区中，使用一对线性对准的端接立柱。图7所示的端接立柱结构的数量和布局仅用于解释说明，不用于局限。在其他实施例中，可以使用一个或多个立柱。另外，可以使用指定模式或布局的立柱，以优化MOSFET器件的击穿特性。图8和图9表示在高压MOSFET器件中，用于N+掺杂区的端接立柱结构的可选实施例，例如一个漏极梳或本体梳。参见图8，用于N+漏极梳26的端接结构110，包括布置在N+漏极梳26的端接区中，四个N-型端接立柱的线性序列。参见图9，用于N+漏极梳26的端接结构120，包括在N+漏极梳26的端接区中，N-型端接立柱的二维布局。端接区中端接立柱的实际数量和布局，对于本发明的实施并不重要。
图10表示在本发明的实施例中，图7所示的MOSFET器件80中端接立柱结构沿线D-D’的剖面图。参见图10，P-型端接立柱104形成在本体接触梳18的端接区中。P-型端接立柱104形成在半导体本体25中，横向超级结结构形成在其中。另外，P-型端接立柱104穿过半导体本体25，延伸到P-型外延层12。在一些实施例中，P-型端接立柱104的制备方式与P-型圆柱22相同。
另外，在本发明的实施例中，用于横向超级结MOSFET器件的端接结构，还包括一个形成在半导体本体25的顶面上的场板，包围着端接立柱104，形成表面电场，以便进一步提高击穿特性。参见图10，场板结构160形成在半导体本体25的顶面上，包围着每个P-型端接立柱104，绝缘电介质层170覆盖上述的场板结构160。在本实施例中，使用一个多阶场板。在其他实施例中，可以使用单独或多阶场板，以形成端接立柱的表面电场。在一些实施例中，利用多晶硅或金属层，制备场板。另外，可以使用带有叠加氧化硅或氮化硅层的多晶硅或金属，制备多阶场板，以形成多阶场板结构。
在本发明的实施例中，用于横向超级结MOSFET器件的端接结构，还包括降低表面电场(RESURF)表面注入物。RESURF表面注入物为浅注入，在端接区中半导体本体的表面上，以形成表面电场，并降低表面场强。图11表示在本发明的实施例中，图7所示的横向超级结MOSFET器件引入带有RESURF表面注入物的端接立柱结构的俯视图。参见图11，P-型RESURF表面注入区190形成在本体接触梳18的端接区中，同时N-型RESURF表面注入区195形成在漏极梳26的端接区中。除了端接立柱之外，还可以使用RESURF表面注入物，形成一个更加坚实的端接结构。
另外，在本发明的实施例中，可以改变RESURF表面注入区190/195的形状，以优化场整型效应。在本说明书中，P-型RESURF表面注入区190呈三角形，而N-型RESURF表面注入区195呈矩形。在本发明的其他实施例中，可以使用其他形状的RESURF表面注入区，以便根据电场形状，形成表面电场。
制备横向超级结结构的方法
制备横向超级结结构传统的制备方法，通常使用交替导电类型的连续的外延层，以形成很薄的N和P型半导体层。然而，外延工艺通常与厚度和掺杂浓度很大的变化有关。例如，外延工艺的厚度变化可以是+/-5％。因此，利用薄外延层制成的超级结结构通常具有很弱的电荷控制。也就是说，无法获得所需层厚和掺杂浓度的薄半导体层。因此，利用N和P型外延层制备的横向超级结结构，无法获得优化工艺所需水平的电荷平衡。
在本发明的实施例中，在半导体器件中制备横向超级结结构的方法，使用N和P型离子注入到基极外延层中。在一些实施例中，该方法同时进行N和P型离子注入到基极外延层中。在一些实施例中，基极外延层为本征外延层或轻掺杂外延层。外延和注入工艺连续重复，以便在衬底上形成多个注入的基极外延层。制成所需数量的注入基极外延层之后，对整个半导体结构进行高温退火。使用扩散速度不同的P型和N型掺杂物，将P和N型掺杂物分开，以便形成含有交替N和P型薄半导体区的横向超级结结构。确切地说，通过离子注入工艺和之后的退火，制备交替的N和P型薄超级结层。通过离子注入制备N和P型超级结层，本发明的制备方法确保横向超级结结构中良好的电荷控制。更确切地说，离子注入工艺可以更好地控制掺杂浓度和掺杂结构，因此确保严格的控制横向超级结结构中的掺杂浓度分布。
本发明的制备方法使用离子注入到本征或轻掺杂外延层中，退火形成横向超级结结构。离子注入工艺比外延工艺更好地控制垂直浓度。当使用本征或轻掺杂外延层作为基极层时，外延掺杂和/或厚度变化对横向超级结结构的电荷平衡没有影响。相反，超级结结构的电荷平衡由构成N-型和P-型层的离子注入工艺控制，其中离子注入工艺可以很严格地控制。例如，注入工艺可以获得掺杂和厚度的变化为2％或更低。如果仅使用外延工艺制备N和P型薄半导体层，无法获得对掺杂和厚度变化如此严格的控制。
图12A至12J表示在本发明的实施例中，使用离子注入制备方法，横向超级结结构制备工艺的剖面图。参见图12A，制备工艺从重掺杂的P-型半导体衬底201开始。轻掺杂的P-型外延层202生长在重掺杂P+衬底201上。P+衬底201和P-型外延层202构成半导体基极层205，横向超级结结构将形成在上面。在其他实施例中，可以使用轻掺杂的N-型(N-)硅衬底。
通过全面的P-型离子注入，在半导体基极层205上形成一个覆盖P层(P Blanket)204。可以在外延层202的顶面上形成衬垫氧化层之后，进行全面的P-型离子注入。然后，通过带图案的N-型注入工艺，制备N-掩埋层(NBL)208，并且通过带图案的P-型注入工艺，制备P-掩埋层(PBL)206。
形成半导体基极层205之后，可以开始制备横向超级结结构的工艺。参见图12B，基极外延层(Intrinsic or N-Epi)210形成在半导体基极层205上。在一些实施例中，基极外延层210为本征层。在其他实施例中，基极外延层为轻掺杂层，例如轻掺杂N-外延层或轻掺杂P-外延层。然后，参见图12C，进行N和P离子注入，将N和P型掺杂物注入到基极外延层210中。在一些实施例中，同时注入N和P型掺杂物，注入深度相同或接近。
通过注入工艺，将N型掺杂物212和P型掺杂物214注入到基极外延层210中。注入掺杂物还没有被激活，注入的基极外延层210含有注入掺杂物，注入掺杂物或多或少地仍然在注入位置。继续进行后续的退火工艺，以激活注入掺杂物，在这时注入的掺杂物将扩散，形成交替的N和P薄半导体区，这将在下文中详细介绍。
重复进行图12B和12C所示的外延和离子注入工艺，制备所需数量的横向超级结层。参见图12D，第二基极外延层220形成在第一基极外延层210上。第二基极外延层220可以是本征或轻N-型掺杂。然后，参见图12E，进行N和P离子注入，将N型掺杂物222和P型掺杂物224注入到基极外延层220中。
在本实施例中，还进行额外的处理工艺，制备P-型立柱用于通道闭锁，以及N+立柱作为漏极区。参见图12F，在半导体基极层205中之前形成的P-掩埋层206垂直对准处，进行P-型掩埋层226注入。另外，在半导体基极层205中之前形成的N-掩埋层208垂直对准处，进行N-型掩埋层228注入。然后，再次重复图12B和12C所示的外延和离子注入工艺，形成另一组超级结层。退火之后，P-掩埋层将合并形成P-型立柱。N-掩埋层将合并构成N-型立柱。还可选择，在外延生长工艺之后，利用深沟槽刻蚀和P+多晶硅填充，制备P-型立柱。
参见图12G，第三基极外延层240形成在第二基极外延层220上。第三基极外延层240可以是本征或轻N-型掺杂。然后，参见图12H，通过N和P离子注入，将N型掺杂物242和P型掺杂物244注入到基极外延层240中。在本例中，假设只需要三层注入的基极外延层。然后，参见图12I，在第三或最后一个基极外延层上，制备一个盖帽外延层(Cap Epi)250。盖帽外延层250可以是本征或轻N-掺杂。
在本发明的实施例中，第一基极外延层210的厚度约为5μm，后续的基极外延层220、240的厚度约为2μm。盖帽外延层250的厚度约为3μm。
最后的外延和注入工艺之后，图12I所示的整个半导体结构将经历高温退火。例如，半导体结构可以在1150℃下退火200分钟。退火工艺激活并扩散注入的掺杂物，形成所需的交替N和P型薄半导体区，如图12J所示。退火之后，N-型掺杂物扩散，形成N-型超级结层280B，P-型掺杂物扩散，形成P-型超级结层280A，从而构成横向超级结结构280。同时，P-型掩埋层226和206也退火并扩散，形成连续的P-型立柱270。N-型掩埋层208和228也退火并扩散，形成连续的N-型立柱260。
在本发明的实施例中，利用砷或锑作为N-型掺杂物，硼作为P-型掺杂物，进行N和P型离子注入。使用较重的N-型掺杂物与P-型掺杂物相比，退火过程中N-型注入掺杂物不会扩散地离注入位置太远。同时，通过使用较轻的P-型掺杂物，退火过程中P-型注入掺杂物从注入位置扩散得较远，以构成垂直浓度均匀的P-型层。另外，在本发明的实施例中，利用高于P-型注入物剂量的N-型注入剂量，同时进行N和P型离子注入，以确保在退火过程中，N-型掺杂浓度不会被P-型掺杂物冲掉。在一些实施例中，N-型注入剂量为P-型注入剂量的三倍。在这种情况下，通过对形成在多个基极外延层中的N和P注入掺杂物进行退火，制备交替的N和P-型薄半导体区。
值得注意的是，提出N-型和P-型掩埋层的处理工艺，是为了说明在横向超级结结构中制备垂直的掺杂区，这对于本发明的实施来说并不重要。在本发明的其他实施例中，也可以使用其他方法制备垂直掺杂区。
图13A和13B表示在本发明的实施例中，退火之前和之后，本发明的横向超级结结构制备方法中掺杂结构，其横轴均表示掺杂的深度(Depth)，纵轴均表示掺杂浓度(DopingConcentration)。参见图13A，为在所有的注入工艺之后，退火操作之前的掺杂结构，基极外延层(Base Epi Layer)的外延掺杂水平用曲线(Epi Doping Level)302表示。同时进行N和P型注入，在每个基极外延层中的注入深度相同。N-型掺杂物(曲线304)的注入剂量高于P-型掺杂物(曲线306)。另外，P-型掺杂物的掺杂浓度小于N-型掺杂物，因此P-型掺杂物的注入结构比N-型掺杂物更宽。
图13B表示退火操作之后的掺杂结构。退火工艺激活并扩散注入的掺杂物。N-型掺杂物不会扩散得与P-型一样多，而是大多数保留在注入位置周围。同时，退火之后，P-型注入掺杂物扩散，覆盖基极外延层，形成基本覆盖的P-型层。N-型注入具有很高的掺杂浓度，因此，N-型掺杂浓度不会被P-型掺杂物冲掉。在这种情况下，在基极外延层中形成的交替N和P层如曲线310所示。
在上述实施例中，提出了一种N-型MOSFET器件。应理解，通过转换掺杂区的极性，可以用类似的方式制备P-型横向超级结MOSFET器件。
虽然为了表述清楚，以上内容对实施例进行了详细介绍，但是本发明并不局限于上述细节。实施本发明还有许多可选方案。文中的实施例仅用于解释说明，不用于局限。

Claims (12)

1.一种用于制备横向超级结结构的方法，其特征在于，包括：
制备一个第一导电类型的重掺杂半导体衬底；
在衬底上，制备一个第一导电类型的轻掺杂半导体层，衬底和轻掺杂半导体层构成半导体基极层；
在半导体基极层上，制备一个基极外延层；
将N-型掺杂物和P-型掺杂物注入到基极外延层中；
重复制备基极外延层，并将N-型和P-型注入到基极外延层中，以便在半导体基极层上形成多个注入的基极外延层；并且
对所述多个注入的基极外延层退火，以激活注入的掺杂物，并使注入掺杂物扩散，以在所述多个注入的基极外延层中形成交替的N-型和P-型薄半导体区，其中交替的N-型和P-型薄半导体区构成横向超级结结构，交替的N-型和P-型薄半导体区与所述半导体结构的主表面平行。
2.如权利要求1所述的方法，其特征在于，还包括：
在最后一个注入的基极外延层上，制备一个盖帽外延层。
3.如权利要求2所述的方法，其特征在于，在最后一个注入的基极外延层上，制备一个盖帽外延层，包括：
制备一个本征外延层，作为盖帽外延层。
4.如权利要求2所述的方法，其特征在于，在最后一个注入的基极外延层上，制备一个盖帽外延层，包括：
制备一个N或P型导电类型的轻掺杂外延层，作为盖帽外延层。
5.如权利要求1所述的方法，其特征在于，在半导体基极层上，制备一个基极外延层，包括：
在半导体基极层上，制备一个本征外延层作为基极外延层。
6.如权利要求1所述的方法，其特征在于，在半导体基极层上，制备一个基极外延层，包括：
在半导体基极层上，制备一个N或P型导电类型的轻掺杂外延层，作为基极外延层。
7.如权利要求1所述的方法，其特征在于，将N-型和P-型注入到基极外延层中，包括：
在基极外延层中，同时将N-型和P-型注入到相同深度。
8.如权利要求1所述的方法，其特征在于，将N-型和P-型注入到基极外延层中，包括：
利用N-型注入剂量远大于P-型注入剂量，将N-型和P-型注入到基极外延层中。
9.如权利要求8所述的方法，其特征在于，利用N-型注入剂量远大于P-型注入剂量，将N-型和P-型注入到基极外延层中，包括：
利用N-型注入剂量为P-型注入剂量的三倍，将N-型和P-型注入到基极外延层中。
10.如权利要求1所述的方法，其特征在于，将N-型和P-型注入到基极外延层中，包括：
利用N-型掺杂物浓度远大于P-型掺杂物，进行N-型和P-型注入。
11.如权利要求10所述的方法，其特征在于，利用N-型掺杂物浓度远大于P-型掺杂物，进行N-型和P-型注入，包括：
利用砷或锑作为N-型掺杂物，利用硼作为P-型掺杂物，进行N-型和P-型注入。
12.权利要求1所述的方法，其特征在于，包括：
在半导体基极层中，制备一个P-型掩埋区和一个N-型掩埋区；并且
在一个或多个基极外延层中，制备一个P-型掩埋区和一个N-型掩埋区，
其中对所述多个注入的基极外延层退火，以激活注入的掺杂物，并使注入掺杂物扩散，用P-型掩埋区制备P-型垂直掺杂区，并且用N-型掩埋区制备N-型垂直掺杂区，P-型垂直掺杂区和N-型垂直掺杂区垂直于所述半导体结构的主表面。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017131274B3 (de) 2017-12-22 2019-05-09 Infineon Technologies Dresden Gmbh Transistoranordnung und verfahren zu deren herstellung
US10644102B2 (en) 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
CN109119479A (zh) * 2018-09-04 2019-01-01 深圳市福来过科技有限公司 一种功率器件及其制作方法
CN111244151B (zh) * 2018-11-29 2023-06-23 株洲中车时代半导体有限公司 一种功率半导体器件超级结终端结构
US10833206B2 (en) 2018-12-11 2020-11-10 Micron Technology, Inc. Microelectronic devices including capacitor structures and methods of forming microelectronic devices
CN116504816B (zh) * 2023-06-29 2023-09-15 西安电子科技大学 一种横向结构的超级结二极管及制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097063A (en) 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
US6835993B2 (en) 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8558275B2 (en) 2007-12-31 2013-10-15 Alpha And Omega Semiconductor Ltd Sawtooth electric field drift region structure for power semiconductor devices
US8575695B2 (en) 2009-11-30 2013-11-05 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-drain breakdown and built-in avalanche clamp diode
US8373208B2 (en) 2009-11-30 2013-02-12 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode
US10103240B2 (en) * 2010-04-30 2018-10-16 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US8866221B2 (en) 2012-07-02 2014-10-21 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
US10256325B2 (en) * 2012-11-08 2019-04-09 Infineon Technologies Austria Ag Radiation-hardened power semiconductor devices and methods of forming them

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