TWI618154B - 用於製備橫向超級接面結構的方法 - Google Patents
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Abstract
本發明涉及一種用於製備超級接面結構的方法,尤其涉及一種用於製備橫向超級接面結構的方法;一種在半導體元件中製備橫向超級接面結構的製備方法,使用N和P型離子注入到基極外延層中。在一些實施例中,基極外延層為本征外延層或輕摻雜外延層。該方法同時將N和P型離子注入到基極外延層中。連續重複進行外延和注入工藝,在半導體基極層上製備多個注入的基極外延層。形成所需數量的注入基極外延層之後,對半導體結構退火,形成含有交替N和P型薄半導體區的橫向超級接面結構。確切地說,通過離子注入工藝和後續的退火,製成交替的N和P型薄超級接面層。本發明所述的製備方法,確保在橫向超級接面元件中實現良好的電荷控制。
Description
本發明涉及一種用於製備超級接面結構的方法,尤其涉及一種用於製備橫向超級接面結構的方法。
眾所周知,引入超級接面結構可以改善半導體元件的電學性能。例如,金屬氧化物半導體場效應電晶體(MOSFET))元件可以引入垂直或水準的超級接面結構,以優化電晶體的導通電阻和擊穿電壓性能。作為示例,Fujihira在《半導體超級接面元件理論》(日本應用物理雜誌1997年10月36卷6254-6262頁)文章中提出了垂直超級接面元件的結構。美國專利號6,097,063也提出了一種具有漂流區的垂直半導體元件,其中如果元件處於接通模式,則漂移電流流動,如果元件處於斷開模式,則漂移電流耗盡。漂流區結構具有多個第一導電類型的分立漂流區結構,以及多個第二導電類型的間隔區,每個間隔區都分別位於鄰近的漂流區之間,平行構成p-n接面。
在製備超級接面半導體元件的過程中仍然有許多挑戰。這些挑戰包括難以製備超級接面結構,難以提高可製造性,以及使用外延工藝時的高製造成本等等。另外,超級接面結構的端接對於確保穩固的元件運行來說十分重要。
鑒於上述問題,本發明提供用於製備橫向超級接面結構的方法。
本發明解決技術問題所採用的技術方案為:
本發明提供了一種用於製備橫向超級接面結構的方法,其特徵在於,包括:
製備一個第一導電類型的重摻雜半導體襯底;
在襯底上,製備一個第一導電類型的輕摻雜半導體層,襯底和輕摻雜半導體層構成半導體基極層;
在半導體基極層上,製備一個基極外延層;
將N-型和P-型注入到基極外延層中;
重複製備基極外延層,並將N-型和P-型注入到基極外延層中,以便在半導體基極層上形成多個注入的基極外延層;並且
對所述多個注入的基極外延層退火,以啟動注入的摻雜物,並使注入摻雜物擴散,以在所述多個注入的基極外延層中形成交替的N-型和P-型薄半導體區,其中交替的N-型和P-型薄半導體區構成橫向超級接面結構。
優選的,如上述用於製備橫向超級接面結構的方法,還包括:
在最後一個注入的基極外延層上,製備一個蓋帽外延層。
優選的,如上述用於製備橫向超級接面結構的方法,在最後一個注入的基極外延層上,製備一個蓋帽外延層,包括:
製備一個本征外延層,作為蓋帽外延層。
優選的,如上述用於製備橫向超級接面結構的方法,在最後一個注入的基極外延層上,製備一個蓋帽外延層,包括:
製備一個N或P型導電類型的輕摻雜外延層,作為蓋帽外延層。
優選的,如上述用於製備橫向超級接面結構的方法,在半導體基極層上,製備一個基極外延層,包括:
在半導體基極層上,製備一個本征外延層作為基極外延層。
優選的,如上述用於製備橫向超級接面結構的方法,在半導體基極層上,製備一個基極外延層,包括:
在半導體基極層上,製備一個N或P型導電類型的輕摻雜外延層,作為基極外延層。
優選的,如上述用於製備橫向超級接面結構的方法,將N-型和P-型注入到基極外延層中,包括:
在基極外延層中,同時將N-型和P-型注入到相同深度。
優選的,如上述用於製備橫向超級接面結構的方法,將N-型和P-型注入到基極外延層中,包括:
利用N-型注入劑量遠大於P-型注入劑量,將N-型和P-型注入到基極外延層中。
優選的,如上述用於製備橫向超級接面結構的方法,利用N-型注入劑量遠大於P-型注入劑量,將N-型和P-型注入到基極外延層中,包括:
利用N-型注入劑量為P-型注入劑量的三倍,將N-型和P-型注入到基極外延層中。
優選的,如上述用於製備橫向超級接面結構的方法,將N-型和P-型注入到基極外延層中,包括:
利用N-型摻雜物濃度遠大於P-型摻雜物,進行N-型和P-型注入。
優選的,如上述用於製備橫向超級接面結構的方法,利用N-型摻雜物濃度遠大於P-型摻雜物,進行N-型和P-型注入,包括:
利用砷或銻作為N-型摻雜物,利用硼作為P-型摻雜物,進行N-型和P-型注入。
優選的,如上述用於製備橫向超級接面結構的方法,包括:
在半導體基極層中,製備一個P-型掩埋區和一個N-型掩埋區;並且在一個或多個基極外延層中,製備一個P-型掩埋區和一個N-型掩埋區,其中對所述多個注入的基極外延層退火,以啟動注入的摻雜物,並使注入摻雜物擴散,用P-型掩埋區製備P-型垂直摻雜區,並且用N-型掩埋區製備N-型垂直摻雜區。
本發明可以以各種方式實現,包括作為一個工藝,一種裝置,一個系統,和/或一種物質合成物。在本說明書中,這些實現方式或本發明可能採用的任意一種其他方式,都可以稱為技術。一般來說,可以在本發明的範圍內變換所述工藝步驟的順序。
本發明的一個或多個實施例的詳細說明以及附圖解釋了本發明的原理。雖然,本發明與這些實施例一起提出,但是本發明的範圍並不局限於任何實施例。本發明的範圍僅由權利要求書限定,本發明包含多種可選方案、修正以及等效方案。在以下說明中,所提出的各種具體細節用於全面理解本發明。這些細節用於解釋說明,無需這些詳細細節中的部分細節或全部細節,依據權利要求書,就可以實現本發明。為了條理清晰,本發明對相關技術領域中眾所周知的技術材料並沒有詳細說明,以免對本發明產生不必要的混淆。
依據本發明的實施例,橫向超級接面金氧半場效電晶體(MOSFET)元件包括一個金屬氧化物半導體閘極結構、一個連接到橫向超級接面結構的N-型立柱以及一個沉積在N-型立柱周圍的P-型立柱。金屬氧化物半導體閘極結構可以是低壓閘極結構,例如平面閘極,用於承受金氧半場效電晶體(MOSFET)元件承載的一部分電壓。橫向超級接面金氧半場效電晶體(MOSFET)結構包括N-型立柱,當金氧半場效電晶體(MOSFET)元件開啟時,接收來自通道的電流,並將通道電流輸送至橫向超級接面結構中的N-型層。通道電流流經N-型超級接面層,並被橫向超級接面結構遠端的汲極端收集。沉積在N-型立柱附近的P-型立柱用於當金氧半場效電晶體(MOSFET)元件斷開時,夾斷N-型立柱,並阻斷汲極端金氧半場效電晶體(MOSFET)元件承載的高壓接觸金屬氧化物半導體閘極。P-型立柱可以連接到金氧半場效電晶體(MOSFET)元件的源極/本體電壓。
在本說明書中,超級接面結構是指含有第一導電類型的薄半導體區的半導體元件結構,用作半導體元件的導電通道,並被相反的(第二)導電類型的薄半導體區毗鄰或夾住,以形成平衡的空間電荷區,以提高半導體元件的擊穿電壓性能。在某些應用中,超級接面結構包括水準或垂直形成在交替導電類型的多個薄半導體區。也就是說,超級接面結構包括水準或垂直形成的交替的薄N-型半導體區和薄P-型半導體區。交替N和P導電類型的多個薄半導體區有時也稱為超級接面層。在本說明書中,橫向超級接面結構包括在半導體晶片中接近水準延伸的超級接面層,即與半導體晶片的主表面基本平行。因此,橫向超級接面結構中的電流水準流動,穿過超級接面層,或者與半導體晶片的主表面平行。另一方面,垂直超級接面結構包括在半導體晶片中接近垂直延伸的超級接面層,也就是說與半導體晶片的主表面基本垂直。因此,垂直超級接面結構中的電流垂直流動,穿過超級接面層,或者與半導體晶片垂直。
橫向超級接面金氧半場效電晶體(MOSFET)元件的顯著特徵是表面閘極或平面閘極沒有延長橫向超級接面結構的整個深度。傳統的超級接面金氧半場效電晶體(MOSFET)或接面場效電晶體(JFET)元件是利用延長超級接面結構的整個深度的溝槽閘極製備的。這些傳統的超級接面金氧半場效電晶體(MOSFET)或接面場效電晶體(JFET)元件可以承受限制電晶體元件切換速度的高閘極電容。在本發明的實施例中,橫向超級接面金氧半場效電晶體(MOSFET)元件是利用表面平面閘極製成的,以實現很小的閘極電容,確保較快的電晶體切換速度。
本發明所述的橫向超級接面金氧半場效電晶體(MOSFET)元件的運行情況如下所述。當金氧半場效電晶體(MOSFET)接通時,通道形成在低壓金屬氧化物半導體閘極下方的本體區中,通道電流從源極流出穿過通道。通道電流進入N-型立柱,N-型立柱將電流輸送至N-型超級接面層中,作為汲極漂流電流。汲極漂流電流流經N-型超級接面層,被形成在超級接面結構遠端的汲極端收集。因此當金氧半場效電晶體(MOSFET)接通時,N-型立柱電連接到汲極,同時汲極偏向低汲極電壓。當金氧半場效電晶體(MOSFET)斷開時,汲極端被驅動至大汲極電壓(例如600V)。然而,連接到源極或本體或地電勢的P-立柱中斷了N-型立柱,使得N-型立柱浮動,將不被驅動至大汲極偏壓。在這種情況下,當電晶體斷開時,P-立柱使金屬氧化物半導體閘極和汲極端承受的高壓隔離,並且可以使用低壓閘極結構。此時需要低壓金屬氧化物半導體閘極結構較低的閘極電容和較快的切換時間。
依據本發明的其他實施例,橫向超級接面金氧半場效電晶體(MOSFET)元件為使用N或P型端接立柱的橫向超級接面結構,引入邊緣端接結構。在其他實施例中,用於橫向超級接面結構的邊緣端接結構還為N或P型端接立柱引入單獨或多級場板。在其他實施例中,用於橫向超級接面結構的邊緣端接結構還包括降低表面電場淺表面注入物,以降低表面場強度,獲得金氧半場效電晶體(MOSFET)元件的擊穿電壓。
依據本發明的其他實施例,在半導體元件中製備橫向超級接面結構的方法,使用N和P型離子注入到基極外延層中。在一些實施例中,基極外延層為本征外延層或輕摻雜外延層。在一些實施例中,該方法還同時將N和P型離子同時注入到基極外延層中。連續重複進行外延和注入工藝,以便在襯底上製備多個注入的基極外延層。製成所需數量的注入基極外延層之後,整個半導體襯底進行高溫退火。使用不同擴散速率的P型和N型摻雜物,製備含有交替N和P型薄半導體區的橫向超級接面結構。尤其是通過離子注入工藝和後續的退火,形成交替的N和P型薄超級接面層。本發明的製備方法確保了在橫向超級接面結構中,很好地控制電荷。
確切地說,製備橫向超級接面結構傳統方法的特點是,使用交替導電類型的連續外延層。然而,外延工藝通常在厚度和摻雜濃度上具有很大的不同。因此,使用薄外延層製備的超級接面結構通常具有很差的電荷控制。也就是說,對於薄半導體層來說,無法獲得所需的層厚和摻雜濃度。本發明所述的製備方法使用摻雜注入到本征或輕摻雜外延層中,並退火,形成超級接面結構。注入工藝與外延工藝相比,可以更好地控制摻雜濃度。當本征或輕摻雜外延層用作基極層時,外延摻雜和/或厚度變化對於超級接面結構的電荷平衡沒有影響。相反,超級接面結構的電荷平衡由製備N-型和P-型層的注入工藝控制,注入工藝可以控制得非常嚴格。例如,注入工藝通常可以獲得2%或更低的摻雜和厚度變化。使用外延工藝是無法實現對摻雜和厚度變化如此嚴格的控制的。
橫向超級接面金氧半場效電晶體(MOSFET)元件
在本發明的實施例中,橫向超級接面金氧半場效電晶體(MOSFET)元件使用低壓金屬氧化物半導體閘極結構。橫向超級接面金氧半場效電晶體(MOSFET)元件包括一個N-型立柱,連接到橫向超級接面結構,以及一個P-型立柱,沉積在N-型立柱旁邊。N-型立柱和P-型立柱一起工作,使金氧半場效電晶體(MOSFET)元件可以承受高壓,同時使低壓金屬氧化物半導體閘極結構與所承受的高壓隔離。
第一圖表示在本發明的實施例中,橫向超級接面金氧半場效電晶體(MOSFET)元件的透視圖。第二圖表示在本發明的實施例中,第一圖所示的橫向超級接面金氧半場效電晶體(MOSFET)元件沿線A-A’的剖面圖。第三圖表示在本發明的實施例中,第一圖所示的橫向超級接面金氧半場效電晶體(MOSFET)元件沿線B-B’的剖面圖。參見第一圖-第三圖,橫向超級接面金氧半場效電晶體(MOSFET)元件10形成在重摻雜P-型襯底11(“P+襯底”)上。輕摻雜P-型外延層12形成在P+襯底(P+Sub)11上。P+襯底11和P-型外延層12構成P-型半導體基極層13,其中金氧半場效電晶體(MOSFET)元件形成就形成在P-型半導體基極層13上。在本說明書中,P-型半導體基極層13將稱為“P-基極層”。在本實施例中,N-型掩埋層(NBL)24形成在P-基極層13上。使用輕摻雜P-型外延層12和N-型掩埋層24,具有提高金氧半場效電晶體(MOSFET)元件擊穿可持續性的作用,這將在下文詳細介紹。
橫向超級接面金氧半場效電晶體(MOSFET)元件10包括半導體本體25,其中橫向超級接面結構就形成在其中。更確切地說,半導體本體25包括交替N和P型導電性的半導體區。尤其是半導體本體25包括P-型薄半導體區25a和N-型薄半導體區25b,它們可以選擇形成在半導體本體中並且接近水準延伸。也就是說,P-型薄半導體區25a和N-型薄半導體區25b(也稱為超級接面層),與半導體本體25的主平面基本平行。在本說明書中,半導體本體25也稱為橫向超級接面結構25。
為了形成金屬氧化物半導體電晶體結構,橫向超級接面金氧半場效電晶體(MOSFET)元件10包括一個低壓閘極結構,形成在橫向超級接面結構近端的半導體本體25上或半導體本體25中。在本實施例中,平面閘極結構用作低壓閘極結構。如第一圖所示,平面導電閘極14形成在半導體本體25的頂面上,通過薄閘極電介質層15與半導體本體25絕緣。在一些實施例中,平面導電閘極14為多晶矽閘極,閘極電介質層15為閘極氧化層。橫向超級接面金氧半場效電晶體(MOSFET)元件10還包括N+源極區16,形成在P-型本體區(P-Body)19(“P-本體”)中,並且與導電閘極14的第一端自對準。這樣一來,N+源極區16就在平面導電閘極14的第一端下方延伸,與導電閘極少量重疊。P+本體接觸區18形成在N+源極區16附近,以及P-本體區19中,用於提供到金氧半場效電晶體(MOSFET)元件P-本體區的歐姆接觸。閘極14和源極16形成在橫向超級接面結構25的一端。同時,N+汲極區26作為N+汲極立柱,形成在橫向超級接面結構25的遠端,超級接面層用作金氧半場效電晶體(MOSFET)元件的汲極漂流區。
絕緣電介質層30形成在半導體本體25的頂面上方,在電介質層30中形成開口,以便連接到金氧半場效電晶體(MOSFET)元件10的源極(Source)、本體和汲極(Drain)。在本實施例中,形成到N+源極16和P+本體接觸區18的接觸開口,金屬電極32形成在接觸開口中,作為源極/本體電極。形成到N+汲極區26的另一個接觸開口,金屬電極34形成在接觸開口中,作為汲極電極。重摻雜P+襯底11構成金氧半場效電晶體(MOSFET)元件的第二源極電極,形成底部源極電極。P+襯底11提供到接地端的低電容路徑,可以顯著提高電晶體的轉換波形。底部源極電極(Bottom Source Electrode)還為雪崩電流提供通路,通過N+汲極立柱26和N-型掩埋層(NBL)24形成的垂直二極體,直接流至接地端,到P-型外延層12和P+襯底11。在本實施例中,為了降低汲極電阻,摻雜的多晶矽填充溝槽28形成在N+汲極立柱26中。在本發明的其他實施例中,摻雜的多晶矽填充溝槽28可選,並且可以省略。
在橫向超級接面金氧半場效電晶體(MOSFET)元件10中,超級接面層25a、25b用作金氧半場效電晶體(MOSFET)元件的汲極漂流區,一種導電類型的薄半導體區用作汲極電流通路,以承載電晶體導通狀態下的汲極漂流電流,另一種導電類型的薄半導體區用作電荷平衡分區,在電晶體斷開狀態下夾斷或耗盡汲極電流通路。對於N-型金氧半場效電晶體(MOSFET)元件10來說,N-型薄半導體區25b構成汲極電流通路,以承載從源極區16到汲極區26的汲極電流,而P-型薄半導體區25a構成電荷平衡分區,在電晶體斷開狀態下耗盡,以便耗盡並夾斷N-型薄半導體區25b。
在本發明的實施例中,橫向超級接面金氧半場效電晶體(MOSFET)元件10包括一個N-型立柱20,處於閘極14下方,與源極區16隔開,源極區16和N-型立柱20之間的間隔為金氧半場效電晶體(MOSFET)元件的通道區。N-型立柱(N-Column)20是電無偏的。N-型立柱20在垂直方向上延伸,穿過橫向超級接面結構25。在一些實施例中,N-型立柱20為重摻雜N+區,並且當金氧半場效電晶體(MOSFET)接通時,在低汲極偏壓狀態下通過N-型超級接面層,電連接到汲極立柱。然而,當金氧半場效電晶體(MOSFET)斷開時,N-型立柱20在高汲極偏壓狀態下是電浮動的。尤其是,在50V及以上較高的汲極偏壓下,超級接面層25a和25b將耗盡,從而消除N-型立柱20和N+汲極立柱26之間的連接。在這種情況下,N-型立柱20與高汲極電壓隔離。
在本發明的實施例中,橫向超級接面金氧半場效電晶體(MOSFET)元件10包括一個P-型立柱22,形成在間隔中,但卻非常靠近N-型立柱20。P-型立柱22也稱為P-型閉鎖柱。在本實施例中,所形成的P-型立柱22垂直對準到P+本體接觸區18,並且電連接到金氧半場效電晶體(MOSFET)元件的P-本體區19。因此,P-型立柱22偏置到與金氧半場效電晶體(MOSFET)元件本體區相同的電勢。P-型立柱22不是穿過半導體本體25寬度連續的摻雜區,而是作為單獨立柱或柱子,沿超級接面結構的寬度在z-方向上,佔據一部分半導體本體25,如第一圖所示。還可選擇,製備P-型立柱22,以容納單獨的P-型立柱或柱子,例如P-型立柱22a和22b,在z方向上沿超級接面結構的寬度,如第一圖所示。因此,雖然P-立柱22打斷了在某些位置上形成在N-型薄半導體區25b中的汲極電流通路(第二圖),但是N-型薄半導體區25b保持連續,並且沿超級接面結構的寬度在其他位置上連接(第三圖)。
因此,這樣配置的本發明所述的橫向超級接面金氧半場效電晶體(MOSFET)元件10可以承受高擊穿電壓,同時使電晶體的導通電阻達到最優。橫向超級接面金氧半場效電晶體(MOSFET)元件10的運行方式如下所述。金氧半場效電晶體(MOSFET)元件的N+以及和P-本體區連接到地電勢或負電源電勢。當金氧半場效電晶體(MOSFET)元件10接通時,利用相對於源極區16的閘極(Gate)14正電壓,該正電壓大於電晶體的閾值電壓,通道形成在源極區16和N-型立柱20之間的閘極14相反的P-本體區19中。通道將N+源極區連接到N-型立柱20。當汲極電極34上載入正電壓時,電流從源極區(Source)16流至汲極區(Drain)26。尤其是通道電流從源極區16開始流經閘極14相反的通道,進入N-型立柱20。N-型立柱20將電流分佈到N-型超級接面層25b中,所連接的電流作為汲極漂流電流。汲極漂流電流流經N-型超級接面層25b,在超級接面結構25的遠端被汲極區26收集。在這種情況下,橫向超級接面金氧半場效電晶體(MOSFET)元件10可以獲得很低的導通電阻。
當閘極14載入的電壓小於電晶體元件的閾值電壓,橫向超級接面金氧半場效電晶體(MOSFET)元件10斷開時,偏向本體電勢的P-型立柱22耗盡,並且耗盡區延伸,以夾斷N-型立柱20。超級接面層25a和25b也完全耗盡,使P-型立柱20和N+汲極立柱26隔開。因此,由於N-型立柱20被P-型立柱22和超級接面層隔開,它將不會被驅動至高汲極電壓(例如600V)。在一些實施例中,N-型立柱被嵌制在10V或10V以下的電壓,而汲極端承受很大的汲極電壓(例如600V),電晶體被斷開。
在這種情況下,P-型立柱22保護金屬氧化物半導體閘極14不被汲極區26處的高電壓損壞,在金氧半場效電晶體(MOSFET)元件10中可以使用低電壓閘極結構。尤其是,低電壓金屬氧化物半導體閘極結構因其較低的閘極電容和較快的切換時間,受到歡迎。在一些實施例中,可以配置金氧半場效電晶體(MOSFET)元件10的閘極14,承受20V的低電壓,同時可以配置汲極,承受600V的高電壓。
這樣形成的橫向超級接面金氧半場效電晶體(MOSFET)元件10,通過使用橫向超級接面結構,可以承受高擊穿電壓。此外,在本發明的實施例中,橫向超級接面金氧半場效電晶體(MOSFET)元件10包括形成在汲極區26下方的N-型掩埋層24。N-型掩埋層24還提高了金氧半場效電晶體(MOSFET)元件的垂直擊穿電壓。
第四圖表示在本發明的可選實施例中,橫向超級接面金氧半場效電晶體(MOSFET)元件的透視圖。第五圖表示在本發明的實施例中,第四圖所示的橫向超級接面金氧半場效電晶體(MOSFET)元件沿線C-C’的剖面圖。參見第四圖-第五圖,橫向超級接面金氧半場效電晶體(MOSFET)元件50的配置方式除了替換金屬氧化物半導體閘極結構和N-型立柱之外,其他都與第一圖所示的橫向超級接面金氧半場效電晶體(MOSFET)元件10相同。確切地說,橫向超級接面金氧半場效電晶體(MOSFET)元件50包括一個形成在輕摻雜P-型外延層52上的橫向超級接面結構65,輕摻雜P-型外延層52形成在P+襯底51上,以構成橫向超級接面金氧半場效電晶體(MOSFET)元件50的P-型半導體基極層53,閘極結構54通過閘極電介質層55與N+立柱60及P-本體區59絕緣。橫向超級接面結構65用作金氧半場效電晶體(MOSFET)元件的汲極漂流區。N+汲極區66形成在橫向超級接面結構65的遠端。N-型掩埋層(NBL)64形成在N+汲極區66下方,以便提高金氧半場效電晶體(MOSFET)元件的擊穿電壓。
絕緣電介質層70形成在半導體本體65的頂面上方,並且在電介質層70中形成開口,以便連接到金氧半場效電晶體(MOSFET)元件50的源極、本體和汲極。在第五圖中,形成連接到N+源極56和P+本體接觸區58的接觸開口,在接觸開口中形成金屬電極72,作為源極/本體電極。
在第一圖中,橫向超級接面金氧半場效電晶體(MOSFET)元件10具有閘極結構和N-型立柱,以致於當電晶體的通道接通時,通道電流沿平行於超級接面層形成的汲極電流通路平行的方向流動。在第四圖所示的實施例中,橫向超級接面金氧半場效電晶體(MOSFET)元件50具有閘極結構54和N-型立柱60,以至於當電晶體的通道接通時,通道電流沿垂直於超級接面層形成的汲極電流通路方向流動。更確切地說,從源極區56流出的電流,通過閘極54下方的通道,被N-型立柱60收集起來,N-型立柱60將電流分配至N-型超級接面層65a及P-型超級接面層65b。從N-型立柱60流出的汲極漂流電流,通過橫向超級接面結構65形成在汲極漂流區,沿垂直於通道電流的方向流動。然後,汲極漂流電流在橫向超級接面結構65另一端的N+汲極電極66收集起來。
在第四圖和第五圖所示的實施例中,金氧半場效電晶體(MOSFET)元件50的閘極54以及N+立柱60的旁邊是P-型立柱62和62a。P-型立柱62和62a形成在隔開但靠近N-型立柱50處。在本實施例中,P-型立柱62與P+本體接觸區58相接觸,並且電連接到金氧半場效電晶體(MOSFET)元件的P-本體區59。因此,P-型立柱62偏向與金氧半場效電晶體(MOSFET)元件50的本體區相同的電勢。在本實施例中,N+立柱60兩側的旁邊是P-型立柱。在其他實施例中,可以只使用一個P-型立柱,例如P-型立柱62。當金氧半場效電晶體(MOSFET)元件50將要斷開時,P-型立柱62、62a開始工作,夾斷N+立柱60,使電晶體的閘極54不受電晶體汲極端承受的高電壓影響。
第一圖-第五圖表示低壓金屬氧化物半導體閘極結構、N-型立柱和P-型立柱的兩種不同結構。本領域的技術人員應理解上述金氧半場效電晶體(MOSFET)元件中低壓金屬氧化物半導體閘極結構、N-型立柱和P-型立柱的具體結構,僅用於解釋說明,不用於局限。在本發明的橫向超級接面金氧半場效電晶體(MOSFET)元件中,低壓金屬氧化物半導體閘極結構、N-型立柱和P-型立柱可以使用其他的結構,只要當電晶體接通時,N-型立柱用於將電流從電晶體的通道分配至橫向超級接面結構,當電晶體斷開時,P-型立柱用於耗盡並夾斷N-型立柱,並且隔離低壓金屬氧化物半導體閘極就可以。
端接結構
在上述橫向超級接面金氧半場效電晶體(MOSFET)元件中,利用邊緣端接技術,管理金氧半場效電晶體(MOSFET)元件的汲極和/或源極區的末端或一端可能產生的高電場。
第六圖表示在本發明的實施例中,使用橫向超級接面金氧半場效電晶體(MOSFET)晶胞製成的高壓金氧半場效電晶體(MOSFET)元件的俯視圖。在本發明的實施例中,第一圖-第五圖所示的上述橫向超級接面金氧半場效電晶體(MOSFET)元件可以用作一個基本的金氧半場效電晶體(MOSFET)晶胞,複製金氧半場效電晶體(MOSFET)晶胞,形成一個金氧半場效電晶體(MOSFET)元件的陣列,金氧半場效電晶體(MOSFET)晶胞並聯,形成一個高壓金氧半場效電晶體(MOSFET)元件。在一些實施例中,可以重複基本的金氧半場效電晶體(MOSFET)晶胞,形成金氧半場效電晶體(MOSFET)晶胞的並聯,實現高壓金氧半場效電晶體(MOSFET)積體電路。第六圖表示高壓金氧半場效電晶體(MOSFET)元件80的一部分,第一圖所示的金氧半場效電晶體(MOSFET)元件10用作基本金氧半場效電晶體(MOSFET)晶胞,複製並鏡像基本金氧半場效電晶體(MOSFET)晶胞,形成一個並聯的金氧半場效電晶體(MOSFET)元件陣列。這樣形成的金氧半場效電晶體(MOSFET)晶胞N+汲極區26(該金氧半場效電晶體(MOSFET)晶胞N+汲極區26通過連接通孔88與汲極墊86連接)從汲極墊(Drain Pad)86開始延伸到有源晶胞區中,P+本體接觸區18從源極/本體墊(Source/Body Pad)82開始延伸到有源晶胞區中。P-型立柱22可以與P+本體接觸區18堆疊。多晶矽閘極14形成在本體區和N+立柱(圖中沒有表示出)上方,並且連接到閘極墊(Gate Pad)84。源極區形成在閘極14附近,為了簡便,第六圖沒有表示出。
這樣配置,N+汲極區26在金氧半場效電晶體(MOSFET)元件80中形成長梳(“汲極梳”)。汲極梳的末端構成端接區90,由於汲極梳的幾何結構,端接區90可能經歷集中的電場。類似地,P+本體接觸區18在金氧半場效電晶體(MOSFET)元件80中構成長梳(“本體接觸梳”)。本體區梳的末端構成端接區92,由於本體區梳的幾何結構,端接區92可能經歷集中的電場。
在本發明的實施例中,由於橫向超級接面金氧半場效電晶體(MOSFET)元件的端接結構,在各自N+或P+摻雜區的端接區,使用N-型或P-型端接立柱或柱。尤其是N-型或P-型端接立柱或柱是形成在半導體本體中的垂直摻雜區,延伸到半導體本體中,其深度接近於受保護的N+或P+摻雜區的深度。在一些實施例中,端接柱或立柱是電浮動的,也就是說沒有電連接到特定的電勢。在其他實施例中,端接立柱可以偏向從物理接觸的周圍的摻雜區指定的電壓。例如,在一些實施例中,P-型端接立柱弱連接到源極電勢,N-型端接立柱在零汲極偏壓下,可以弱連接到汲極電勢。然而,一旦汲極偏壓足以夾斷超級接面層,N-型端接立柱將浮動,達到中間電勢,形成端接電場。第七圖表示在本發明的實施例中,引入端接立柱結構的第六圖所示的橫向超級接面金氧半場效電晶體(MOSFET)元件的俯視圖。在第七圖中,為了簡化,並且更好地表示本發明所述的端接結構,省去了閘極層14。參見第七圖,端接結構包括N-型端接立柱102,形成在N+汲極梳26的端接區中。同時,P-型端接立柱104形成在P+本體接觸梳18的端接區中。端接立柱102和104改善了金氧半場效電晶體(MOSFET)積體電路100的擊穿特性。
在本發明所述的實施例中,選擇端接立柱的數量和位置,以優化金氧半場效電晶體(MOSFET)元件的擊穿特性。在第七圖所示的實施例中,在每個摻雜區梳的端接區中,使用一對線性對準的端接立柱。第七圖所示的端接立柱結構的數量和佈局僅用於解釋說明,不用於局限。在其他實施例中,可以使用一個或多個立柱。另外,可以使用指定模式或佈局的立柱,以優化金氧半場效電晶體(MOSFET)元件的擊穿特性。第八圖和第九圖表示在高壓金氧半場效電晶體(MOSFET)元件中,用於N+摻雜區的端接立柱結構的可選實施例,例如一個汲極梳或本體梳。參見第八圖,用於N+汲極梳26的端接結構110,包括佈置在N+汲極梳26的端接區中,四個N-型端接立柱的線性序列。參見第九圖,用於N+汲極梳26的端接結構120,包括在N+汲極梳26的端接區中,N-型端接立柱的二維佈局。端接區中端接立柱的實際數量和佈局,對於本發明的實施並不重要。
第十圖表示在本發明的實施例中,第七圖所示的金氧半場效電晶體(MOSFET)元件80中端接立柱結構沿線D-D’的剖面圖。參見第十圖,P-型端接立柱104形成在本體接觸梳18的端接區中。P-型端接立柱104形成在半導體本體25中,橫向超級接面結構形成在其中。另外,P-型端接立柱104穿過半導體本體25,延伸到P-型外延層12。在一些實施例中,P-型端接立柱104的製備方式與P-型圓柱22相同。
另外,在本發明的實施例中,用於橫向超級接面金氧半場效電晶體(MOSFET)元件的端接結構,還包括一個形成在半導體本體25的頂面上的場板,包圍著端接立柱104,形成表面電場,以便進一步提高擊穿特性。參見第十圖,場板結構160形成在半導體本體25的頂面上,包圍著每個P-型端接立柱104,絕緣電介質層170覆蓋上述的場板結構160。 在本實施例中,使用一個多階場板。在其他實施例中,可以使用單獨或多階場板,以形成端接立柱的表面電場。在一些實施例中,利用多晶矽或金屬層,製備場板。另外,可以使用帶有疊加氧化矽或氮化矽層的多晶矽或金屬,製備多階場板,以形成多階場板結構。
在本發明的實施例中,用於橫向超級接面金氧半場效電晶體(MOSFET)元件的端接結構,還包括降低表面電場(RESURF)表面注入物。RESURF表面注入物為淺注入,在端接區中半導體本體的表面上,以形成表面電場,並降低表面場強。第十一圖表示在本發明的實施例中,第七圖所示的橫向超級接面金氧半場效電晶體(MOSFET)元件引入帶有RESURF表面注入物的端接立柱結構的俯視圖。參見第十一圖,P-型RESURF表面注入區190形成在本體接觸梳18的端接區中,同時N-型RESURF表面注入區195形成在汲極梳26的端接區中。除了端接立柱之外,還可以使用RESURF表面注入物,形成一個更加堅實的端接結構。
另外,在本發明的實施例中,可以改變RESURF表面注入區190/195的形狀,以優化場整型效應。在本說明書中,P-型RESURF表面注入區190呈三角形,而N-型RESURF表面注入區195呈矩形。在本發明的其他實施例中,可以使用其他形狀的RESURF表面注入區,以便根據電場形狀,形成表面電場。
製備橫向超級接面結構的方法
製備橫向超級接面結構傳統的製備方法,通常使用交替導電類型的連續的外延層,以形成很薄的N和P型半導體層。然而,外延工藝通常與厚度和摻雜濃度很大的變化有關。例如,外延工藝的厚度變化可以是+/-5%。因此,利用薄外延層製成的超級接面結構通常具有很弱的電荷控制。也就是說,無法獲得所需層厚和摻雜濃度的薄半導體層。因此,利用N和P型外延層製備的橫向超級接面結構,無法獲得優化工藝所需水準的電荷平衡。
在本發明的實施例中,在半導體元件中製備橫向超級接面結構的方法,使用N和P型離子注入到基極外延層中。在一些實施例中,該方法同時進行N和P型離子注入到基極外延層中。在一些實施例中,基極外延層為本征外延層或輕摻雜外延層。外延和注入工藝連續重複,以便在襯底上形成多個注入的基極外延層。製成所需數量的注入基極外延層之後,對整個半導體結構進行高溫退火。使用擴散速度不同的P型和N型摻雜物,將P和N型摻雜物分開,以便形成含有交替N和P型薄半導體區的橫向超級接面結構。確切地說,通過離子注入工藝和之後的退火,製備交替的N和P型薄超級接面層。通過離子注入製備N和P型超級接面層,本發明的製備方法確保橫向超級接面結構中良好的電荷控制。更確切地說,離子注入工藝可以更好地控制摻雜濃度和摻雜結構,因此確保嚴格的控制橫向超級接面結構中的摻雜濃度分佈。
本發明的製備方法使用離子注入到本征或輕摻雜外延層中,退火形成橫向超級接面結構。離子注入工藝比外延工藝更好地控制垂直濃度。當使用本征或輕摻雜外延層作為基極層時,外延摻雜和/或厚度變化對橫向超級接面結構的電荷平衡沒有影響。相反,超級接面結構的電荷平衡由構成N-型和P-型層的離子注入工藝控制,其中離子注入工藝可以很嚴格地控制。例如,注入工藝可以獲得摻雜和厚度的變化為2%或更低。如果僅使用外延工藝製備N和P型薄半導體層,無法獲得對摻雜和厚度變化如此嚴格的控制。
第十二圖A至第十二圖J表示在本發明的實施例中,使用離子注入製備方法,橫向超級接面結構製備工藝的剖面圖。參見第十二圖A,製備工藝從重摻雜的P-型半導體襯底201開始。輕摻雜的P-型外延層202生長在重摻雜P+襯底201上。P+襯底201和P-型外延層202構成半導體基極層205,橫向超級接面結構將形成在上面。在其他實施例中,可以使用輕摻雜的N-型(N-)矽襯底。
通過全面的P-型離子注入,在半導體基極層205上形成一個覆蓋P層(P Blanket)204。可以在外延層202的頂面上形成襯墊氧化層之後,進行全面的P-型離子注入。然後,通過帶圖案的N-型注入工藝,製備N-掩埋層(NBL)208,並且通過帶圖案的P-型注入工藝,製備P-掩埋層(PBL)206。
形成半導體基極層205之後,可以開始製備橫向超級接面結構的工藝。參見第十二圖B,基極外延層(Intrinsic or N-Epi)210形成在半導體基極層205上。在一些實施例中,基極外延層210為本征層。在其他實施例中,基極外延層為輕摻雜層,例如輕摻雜N-外延層或輕摻雜P-外延層。然後,參見第十二圖C,進行N和P離子注入,將N和P型摻雜物注入到基極外延層210中。在一些實施例中,同時注入N和P型摻雜物,注入深度相同或接近。
通過注入工藝,將N型摻雜物212和P型摻雜物214注入到基極外延層210中。注入摻雜物還沒有被啟動,注入的基極外延層210含有注入摻雜物,注入摻雜物或多或少地仍然在注入位置。繼續進行後續的退火工藝,以啟動注入摻雜物,在這時注入的摻雜物將擴散,形成交替的N和P薄半導體區,這將在下文中詳細介紹。
重複進行第十二圖B和第十二圖C所示的外延和離子注入工藝,製備所需數量的橫向超級接面層。參見第十二圖D,第二基極外延層220形成在第一基極外延層210上。第二基極外延層220可以是本征或輕N-型摻雜。然後,參見第十二圖E,進行N和P離子注入,將N型摻雜物222和P型摻雜物224注入到基極外延層220中。
在本實施例中,還進行額外的處理工藝,製備P-型立柱用於通道閉鎖,以及N+立柱作為汲極區。參見第十二圖F,在半導體基極層205中之前形成的P-掩埋層206垂直對準處,進行P-型掩埋層226注入。另外,在半導體基極層205中之前形成的N-掩埋層208垂直對準處,進行N-型掩埋層228注入。然後,再次重複第十二圖B和第十二圖C所示的外延和離子注入工藝,形成另一組超級接面層。退火之後,P-掩埋層將合併形成P-型立柱。N-掩埋層將合併構成N-型立柱。還可選擇,在外延生長工藝之後,利用深溝槽刻蝕和P+多晶矽填充,製備P-型立柱。
參見第十二圖G,第三基極外延層240形成在第二基極外延層220上。第三基極外延層240可以是本征或輕N-型摻雜。然後,參見第十二圖H,通過N和P離子注入,將N型摻雜物242和P型摻雜物244注入到基極外延層240中。在本例中,假設只需要三層注入的基極外延層。然後,參見第十二圖I,在第三或最後一個基極外延層上,製備一個蓋帽外延層(Cap Epi)250。蓋帽外延層250可以是本征或輕N-摻雜。
在本發明的實施例中,第一基極外延層210的厚度約為5μm,後續的基極外延層220、240的厚度約為2μm。蓋帽外延層250的厚度約為3μm。
最後的外延和注入工藝之後,第十二圖I所示的整個半導體結構將經歷高溫退火。例如,半導體結構可以在1150℃下退火200分鐘。退火工藝啟動並擴散注入的摻雜物,形成所需的交替N和P型薄半導體區,如第十二圖J所示。退火之後,N-型摻雜物擴散,形成N-型超級接面層280B,P-型摻雜物擴散,形成P-型超級接面層280A,從而構成橫向超級接面結構280。同時,P-型掩埋層226和206也退火並擴散,形成連續的P-型立柱270。N-型掩埋層208和228也退火並擴散,形成連續的N-型立柱260。
在本發明的實施例中,利用砷或銻作為N-型摻雜物,硼作為P-型摻雜物,進行N和P型離子注入。使用較重的N-型摻雜物與P-型摻雜物相比,退火過程中N-型注入摻雜物不會擴散地離注入位置太遠。同時,通過使用較輕的P-型摻雜物,退火過程中P-型注入摻雜物從注入位置擴散得較遠,以構成垂直濃度均勻的P-型層。另外,在本發明的實施例中,利用高於P-型注入物劑量的N-型注入劑量,同時進行N和P型離子注入,以確保在退火過程中,N-型摻雜濃度不會被P-型摻雜物沖掉。在一些實施例中,N-型注入劑量為P-型注入劑量的三倍。在這種情況下,通過對形成在多個基極外延層中的N和P注入摻雜物進行退火,製備交替的N和P-型薄半導體區。
值得注意的是,提出N-型和P-型掩埋層的處理工藝,是為了說明在橫向超級接面結構中製備垂直的摻雜區,這對於本發明的實施來說並不重要。在本發明的其他實施例中,也可以使用其他方法製備垂直摻雜區。
第十三圖A和第十三圖B表示在本發明的實施例中,退火之前和之後,本發明的橫向超級接面結構製備方法中摻雜結構,其橫軸均表示摻雜的深度(Depth),縱軸均表示摻雜濃度(Doping Concentration)。參見第十三圖A,為在所有的注入工藝之後,退火操作之前的摻雜結構,基極外延層(Base Epi Layer)的外延摻雜水準用曲線(Epi Doping Level)302表示。同時進行N和P型注入,在每個基極外延層中的注入深度相同。N-型摻雜物(曲線304)的注入劑量高於P-型摻雜物(曲線306)。另外,P-型摻雜物的摻雜濃度小於N-型摻雜物,因此P-型摻雜物的注入結構比N-型摻雜物更寬。
第十三圖B表示退火操作之後的摻雜結構。退火工藝啟動並擴散注入的摻雜物。N-型摻雜物不會擴散得與P-型一樣多,而是大多數保留在注入位置周圍。同時,退火之後,P-型注入摻雜物擴散,覆蓋基極外延層,形成基本覆蓋的P-型層。N-型注入具有很高的摻雜濃度,因此,N-型摻雜濃度不會被P-型摻雜物沖掉。在這種情況下,在基極外延層中形成的交替N和P層如曲線310所示。
在上述實施例中,提出了一種N-型金氧半場效電晶體(MOSFET)元件。應理解,通過轉換摻雜區的極性,可以用類似的方式製備P-型橫向超級接面金氧半場效電晶體(MOSFET)元件。
雖然為了表述清楚,以上內容對實施例進行了詳細介紹,但是本發明並不局限於上述細節。實施本發明還有許多可選方案。文中的實施例僅用於解釋說明,不用於局限。
10‧‧‧橫向超級接面金氧半場效電晶體(MOSFET)元件
11‧‧‧P+襯底
12‧‧‧P-型外延層
13‧‧‧P-型半導體基極層
14‧‧‧閘極
15‧‧‧閘極電介質層
16‧‧‧源極
18‧‧‧P+本體接觸區
19‧‧‧P-本體區(P-body)
20‧‧‧N-型立柱
22、22a、22b‧‧‧P-型立柱
24‧‧‧N-型掩埋層(NBL)
25‧‧‧半導體本體
25a‧‧‧P-型薄半導體區
25b‧‧‧N-型薄半導體區
26‧‧‧N+汲極區
28‧‧‧多晶矽填充溝槽
30‧‧‧絕緣電介質層
32‧‧‧金屬電極
34‧‧‧汲極電極
50‧‧‧橫向超級接面金氧半場效電晶體(MOSFET)元件
51‧‧‧P+襯底
52‧‧‧輕摻雜P-型外延層
53‧‧‧P-型半導體基極層
54‧‧‧閘極結構
55‧‧‧閘極電介質層
56‧‧‧N+源極
58‧‧‧P+本體接觸區
59‧‧‧P-本體區
60‧‧‧N+立柱
62、62a‧‧‧P-型立柱
64‧‧‧N-型掩埋層
65‧‧‧橫向超級接面結構
65a‧‧‧N-型超級接面層
65b‧‧‧P-型超級接面層
66‧‧‧N+汲極區
70‧‧‧絕緣電介質層
72‧‧‧金屬電極
80‧‧‧高壓金氧半場效電晶體(MOSFET)元件
82‧‧‧源極/本體墊
84‧‧‧閘極墊
86‧‧‧汲極墊
88‧‧‧連接通孔
90、92‧‧‧端接區
100‧‧‧金氧半場效電晶體(MOSFET)積體電路
102‧‧‧N-型端接立柱
104‧‧‧P-型端接立柱
110、120‧‧‧端接結構
160‧‧‧場板結構
170‧‧‧絕緣電介質層
180‧‧‧端接立柱結構
190‧‧‧P-型RESURF表面注入區
195‧‧‧N-型RESURF表面注入區
201‧‧‧P+襯底
202‧‧‧P-型外延層
204‧‧‧覆蓋P層
205‧‧‧半導體基極層
206‧‧‧P-掩埋層
208‧‧‧N-掩埋層
210‧‧‧基極外延層
212‧‧‧N型摻雜物
214‧‧‧P型摻雜物
220‧‧‧基極外延層
222‧‧‧N型摻雜物
224‧‧‧P型摻雜物
226‧‧‧P-型掩埋層
228‧‧‧N-型掩埋層
240‧‧‧第三基極外延層
242‧‧‧N型摻雜物
244‧‧‧P型摻雜物
250‧‧‧蓋帽外延層
260‧‧‧N-型立柱
270‧‧‧P-型立柱
280‧‧‧橫向超級接面結構
280A‧‧‧P-型超級接面層
280B‧‧‧N-型超級接面層
302‧‧‧外延摻雜水準用曲線
304‧‧‧N-型摻雜物曲線
306‧‧‧P-型摻雜物曲線
310‧‧‧交替N和P層曲線
11‧‧‧P+襯底
12‧‧‧P-型外延層
13‧‧‧P-型半導體基極層
14‧‧‧閘極
15‧‧‧閘極電介質層
16‧‧‧源極
18‧‧‧P+本體接觸區
19‧‧‧P-本體區(P-body)
20‧‧‧N-型立柱
22、22a、22b‧‧‧P-型立柱
24‧‧‧N-型掩埋層(NBL)
25‧‧‧半導體本體
25a‧‧‧P-型薄半導體區
25b‧‧‧N-型薄半導體區
26‧‧‧N+汲極區
28‧‧‧多晶矽填充溝槽
30‧‧‧絕緣電介質層
32‧‧‧金屬電極
34‧‧‧汲極電極
50‧‧‧橫向超級接面金氧半場效電晶體(MOSFET)元件
51‧‧‧P+襯底
52‧‧‧輕摻雜P-型外延層
53‧‧‧P-型半導體基極層
54‧‧‧閘極結構
55‧‧‧閘極電介質層
56‧‧‧N+源極
58‧‧‧P+本體接觸區
59‧‧‧P-本體區
60‧‧‧N+立柱
62、62a‧‧‧P-型立柱
64‧‧‧N-型掩埋層
65‧‧‧橫向超級接面結構
65a‧‧‧N-型超級接面層
65b‧‧‧P-型超級接面層
66‧‧‧N+汲極區
70‧‧‧絕緣電介質層
72‧‧‧金屬電極
80‧‧‧高壓金氧半場效電晶體(MOSFET)元件
82‧‧‧源極/本體墊
84‧‧‧閘極墊
86‧‧‧汲極墊
88‧‧‧連接通孔
90、92‧‧‧端接區
100‧‧‧金氧半場效電晶體(MOSFET)積體電路
102‧‧‧N-型端接立柱
104‧‧‧P-型端接立柱
110、120‧‧‧端接結構
160‧‧‧場板結構
170‧‧‧絕緣電介質層
180‧‧‧端接立柱結構
190‧‧‧P-型RESURF表面注入區
195‧‧‧N-型RESURF表面注入區
201‧‧‧P+襯底
202‧‧‧P-型外延層
204‧‧‧覆蓋P層
205‧‧‧半導體基極層
206‧‧‧P-掩埋層
208‧‧‧N-掩埋層
210‧‧‧基極外延層
212‧‧‧N型摻雜物
214‧‧‧P型摻雜物
220‧‧‧基極外延層
222‧‧‧N型摻雜物
224‧‧‧P型摻雜物
226‧‧‧P-型掩埋層
228‧‧‧N-型掩埋層
240‧‧‧第三基極外延層
242‧‧‧N型摻雜物
244‧‧‧P型摻雜物
250‧‧‧蓋帽外延層
260‧‧‧N-型立柱
270‧‧‧P-型立柱
280‧‧‧橫向超級接面結構
280A‧‧‧P-型超級接面層
280B‧‧‧N-型超級接面層
302‧‧‧外延摻雜水準用曲線
304‧‧‧N-型摻雜物曲線
306‧‧‧P-型摻雜物曲線
310‧‧‧交替N和P層曲線
以下的詳細說明及附圖提出了本發明的各個實施例。 第一圖表示依據本發明的實施例,一種橫向金氧半場效電晶體(MOSFET)元件的剖面圖; 第二圖表示依據本發明的實施例,第一圖所示的橫向金氧半場效電晶體(MOSFET)元件沿線A-A’的剖面圖; 第三圖表示依據本發明的實施例,第一圖所示的橫向金氧半場效電晶體(MOSFET)元件沿線B-B’的剖面圖; 第四圖表示在本發明的可選實施例中,橫向超級接面金氧半場效電晶體(MOSFET)元件的透視圖; 第五圖表示在本發明的實施例中,第四圖所示橫向超級接面金氧半場效電晶體(MOSFET)元件沿線C-C’的剖面圖; 第六圖表示在本發明的實施例中,第二圖所示橫向金氧半場效電晶體(MOSFET)元件的製備工藝步驟的流程圖; 第七圖表示在本發明的實施例中,第六圖所示的橫向超級接面金氧半場效電晶體(MOSFET)引入端接立柱結構後的俯視圖; 第八圖和第九圖表示端接立柱結構的可選實施例,適用於N+摻雜區,例如高壓金氧半場效電晶體(MOSFET)元件中的汲極梳或本體梳; 第十圖表示在本發明的實施例中,第七圖所示的金氧半場效電晶體(MOSFET)元件80中的端接立柱結構沿線D-D’的剖面圖; 第十一圖表示在本發明的實施例中,引入帶有降低表面電場表面注入物的第七圖所示的橫向超級接面金氧半場效電晶體(MOSFET)元件的俯視圖; 第十二圖A至第十二圖J表示在本發明的實施例中,利用離子注入製備方法製備橫向超級接面結構的製備工藝的剖面圖; 第十三圖A和第十三圖B表示在本發明的實施例中,退火之前和之後,本發明的橫向超級接面結構製備方法中的摻雜結構。
Claims (9)
- 一種用於製備橫向超級接面結構的方法,其特徵在於,包括:製備一個第一導電類型的重摻雜半導體襯底;在襯底上,製備一個第一導電類型的輕摻雜半導體層,襯底和輕摻雜半導體層構成半導體基極層;在半導體基極層上,製備一個基極外延層;將N-型和P-型注入到基極外延層中;重複製備基極外延層,並將N-型和P-型注入到基極外延層中,以便在半導體基極層上形成多個注入的基極外延層;在最後一個注入的基極外延層上,製備一個蓋帽外延層;並且對所述多個注入的基極外延層退火,以啟動注入的摻雜物,並使注入摻雜物擴散,以在所述多個注入的基極外延層中形成交替的N-型和P-型薄半導體區,其中交替的N-型和P-型薄半導體區構成橫向超級接面結構;其中,在最後一個注入的基極外延層上,製備一個蓋帽外延層,包括:製備一個N或P型導電類型的輕摻雜外延層,作為蓋帽外延層。
- 如申請專利範圍第1項之方法,其中,在半導體基極層上,製備一個基極外延層,包括:在半導體基極層上,製備一個本征外延層作為基極外延層。
- 如申請專利範圍第1項之方法,其中,在半導體基極層上,製備一個基極外延層,包括:在半導體基極層上,製備一個N或P型導電類型的輕摻雜外延層,作為基極外延層。
- 一種用於製備橫向超級接面結構的方法,其特徵在於,包括:製備一個第一導電類型的重摻雜半導體襯底;在襯底上,製備一個第一導電類型的輕摻雜半導體層,襯底和輕摻雜半導體層構成半導體基極層; 在半導體基極層上,製備一個基極外延層;將N-型和P-型注入到基極外延層中;重複製備基極外延層,並將N-型和P-型注入到基極外延層中,以便在半導體基極層上形成多個注入的基極外延層;並且對所述多個注入的基極外延層退火,以啟動注入的摻雜物,並使注入摻雜物擴散,以在所述多個注入的基極外延層中形成交替的N-型和P-型薄半導體區,其中交替的N-型和P-型薄半導體區構成橫向超級接面結構;其中,將N-型和P-型注入到基極外延層中,包括:在基極外延層中,同時將N-型和P-型注入到相同深度。
- 一種用於製備橫向超級接面結構的方法,其特徵在於,包括:製備一個第一導電類型的重摻雜半導體襯底;在襯底上,製備一個第一導電類型的輕摻雜半導體層,襯底和輕摻雜半導體層構成半導體基極層;在半導體基極層上,製備一個基極外延層;將N-型和P-型注入到基極外延層中;重複製備基極外延層,並將N-型和P-型注入到基極外延層中,以便在半導體基極層上形成多個注入的基極外延層;並且對所述多個注入的基極外延層退火,以啟動注入的摻雜物,並使注入摻雜物擴散,以在所述多個注入的基極外延層中形成交替的N-型和P-型薄半導體區,其中交替的N-型和P-型薄半導體區構成橫向超級接面結構;其中,將N-型和P-型注入到基極外延層中,包括:利用N-型注入劑量遠大於P-型注入劑量,將N-型和P-型注入到基極外延層中。
- 如申請專利範圍第5項之方法,其中,利用N-型注入劑量遠大於P-型注入劑量,將N-型和P-型注入到基極外延層中,包括: 利用N-型注入劑量為P-型注入劑量的三倍,將N-型和P-型注入到基極外延層中。
- 一種用於製備橫向超級接面結構的方法,其特徵在於,包括:製備一個第一導電類型的重摻雜半導體襯底;在襯底上,製備一個第一導電類型的輕摻雜半導體層,襯底和輕摻雜半導體層構成半導體基極層;在半導體基極層上,製備一個基極外延層;將N-型和P-型注入到基極外延層中;重複製備基極外延層,並將N-型和P-型注入到基極外延層中,以便在半導體基極層上形成多個注入的基極外延層;並且對所述多個注入的基極外延層退火,以啟動注入的摻雜物,並使注入摻雜物擴散,以在所述多個注入的基極外延層中形成交替的N-型和P-型薄半導體區,其中交替的N-型和P-型薄半導體區構成橫向超級接面結構;其中,將N-型和P-型注入到基極外延層中,包括:利用N-型摻雜物濃度遠大於P-型摻雜物,進行N-型和P-型注入。
- 如申請專利範圍第7項之方法,其中,利用N-型摻雜物濃度遠大於P-型摻雜物,進行N-型和P-型注入,包括:利用砷或銻作為N-型摻雜物,利用硼作為P-型摻雜物,進行N-型和P-型注入。
- 一種用於製備橫向超級接面結構的方法,其特徵在於,包括:製備一個第一導電類型的重摻雜半導體襯底;在襯底上,製備一個第一導電類型的輕摻雜半導體層,襯底和輕摻雜半導體層構成半導體基極層;在半導體基極層中,製備一個P-型掩埋區和一個N-型掩埋區;在半導體基極層上,製備一個基極外延層;將N-型和P-型注入到基極外延層中; 重複製備基極外延層,並將N-型和P-型注入到基極外延層中,以便在半導體基極層上形成多個注入的基極外延層;在一個或多個基極外延層中,製備一個P-型掩埋區和一個N-型掩埋區;並且對所述多個注入的基極外延層退火,以啟動注入的摻雜物,並使注入摻雜物擴散,以在所述多個注入的基極外延層中形成交替的N-型和P-型薄半導體區,其中交替的N-型和P-型薄半導體區構成橫向超級接面結構,且用P-型掩埋區製備P-型垂直摻雜區,用N-型掩埋區製備N-型垂直摻雜區。
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US20110127606A1 (en) * | 2009-11-30 | 2011-06-02 | Madhur Bobde | Lateral super junction device with high substrate-drain breakdwon and built-in avalanche clamp diode |
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US6097063A (en) | 1996-01-22 | 2000-08-01 | Fuji Electric Co., Ltd. | Semiconductor device having a plurality of parallel drift regions |
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Patent Citations (2)
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---|---|---|---|---|
US20110127606A1 (en) * | 2009-11-30 | 2011-06-02 | Madhur Bobde | Lateral super junction device with high substrate-drain breakdwon and built-in avalanche clamp diode |
US20140227837A1 (en) * | 2010-04-30 | 2014-08-14 | Madhur Bobde | Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode |
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