TWI706507B - 改善了擊穿和耐用性的超級結拐角和端接結構及方法 - Google Patents

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Abstract

一種超級結功率半導體元件包括一個帶有超級結結構的端接區，其擊穿電壓高於主動晶胞區的擊穿電壓。在一個實施例中，端接區包括超級結結構，其立柱電荷低於形成在主動晶胞區中的超級結結構的立柱電荷。在其他實施例中，超級結功率半導體元件引入帶有傾斜側壁的超級結結構，端接區中超級結立柱的電荷差分低於主動晶胞區中的立柱電荷差分。藉由確保與端接區相對的核心區中發生的任何擊穿，使功率半導體元件更加耐用。另外，功率半導體元件的製備製程窗口得到了提高，改善了功率半導體元件的製造產率。

Description

改善了擊穿和耐用性的超級結拐角和端接結構及方法
本發明涉及功率半導體元件，確切地說，是關於拐角和端接結構，以用於引入超級結結構的功率半導體元件。
眾所周知，在半導體元件中引入超級結結構，可以改善電學特性。例如，金屬氧化物半導體場效應電晶體(MOSFET)元件可以引入垂直或水平超級結結構，以優化電晶體的導通電阻和擊穿電壓性能。作為一個示例，Fujihira在題為《半導體超級結元件理論》(日本應用物理36卷，1997年10月，6254-6262頁)的文章中提出了水平和垂直超級結元件的結構。
更確切地說，超級結電晶體提供了一種實現低導通電阻(Rds-on)，同時保持很高的斷開狀態擊穿電壓(BV)的方法。超級結元件包括交替的P-型和N-型摻雜立柱，形成在漂流區中。在MOSFET的斷開狀態下，立柱在相對較低的電壓下被完全耗盡，從而可以維持很高的擊穿電壓。例如，對於垂直超級結結構來說，立柱水平耗盡，使得整個p和n立柱被耗盡。對於超級結元件來說，導通電阻Rds-on與擊穿電壓BV成正比地增大，這與傳統的半導體 結構相比，要小得多。因此，在相同的高擊穿電壓下，超級結元件比傳統的MOSFET元件具有相對較低的導通電阻Rds-on。反之，在指定的導通電阻Rds-on下，超級結元件比傳統的MOSFET具有相對較高的BV。
在各種的美國專利及文獻中提出了所示的超級結元件。第1圖摘自美國專利號7,002,205中的第29圖，表示一種示例超級結元件的一部分主動晶胞部分的剖面圖。參見第1圖，垂直MOSFET元件(例如一個N-通道MOSFET)形成在適當摻雜的(例如N+)基材11上，用作帶有汲極接頭18的汲極區。適當摻雜的半導體層(例如N-外延層)形成在基材11上方。MOSFET元件還包括一個P-本體區13、一個N+源極區14以及一個N+多晶矽閘極區16，藉由閘極氧化層15，與N-外延層和本體區隔開。MOSFET元件還包括一個閘極接頭(圖中沒有表示出)和一個源極金屬17。源極金屬17電連接到源極區14和一個重摻雜的P+本體接觸區19。超級結結構22形成在N-外延層中，包括交替的、電荷平衡的P-型立柱22b和N-型立柱22a。在低電壓下，P-型和N-型立柱在水平方向上完全耗盡，因此可以在垂直方向上承受很高的擊穿電壓。在一些示例中，P-型立柱22b可以藉由在N-型外延層中注入P-型摻雜物製成，N-型立柱22a可以藉由位於P-型立柱22b附近的N-型外延層製成。
在功率半導體元件中，使用端接技術減小在半導體元件的主動晶胞區的末端或端接處形成的高電場。功率半導體元件包括一個核心區域和一個端接區域，其中主動電晶體晶胞形成在核心區域中，端接區域包圍著核心區域。端接區通常包括邊緣端接區和拐角區。在超級結功率半導體元件中，電荷必須處處平衡，包括在拐角以及端接區。在核心區中，P立柱可以排布成均勻的水平行列，以便於實現電荷平衡。然而，在邊緣端接區和拐角區處，較難實現電荷 平衡。確切地說，在核心區中，由於P和N立柱形成在水平行列中，因此電荷平衡是二維的。然而，在拐角區中，由於彎曲的P和N立柱的拐彎，所以電荷平衡是三維的。當電荷平衡無法維持時，半導體元件的擊穿電壓(BV)降低，元件的耐用性也降低。要保持功率半導體元件的拐角或邊緣處的端接區中的電荷平衡，是十分具有挑戰性的。
本發明的目的是提供一種超級結功率半導體元件的製備方法，藉由確保與端接區相對的核心區中發生的任何擊穿，使功率半導體元件更加耐用。
為了達到上述目的，本發明提供一種超級結功率半導體元件的製備方法，包括：提供一個第一導電類型的半導體基材；提供一個第一導電類型的半導體本體，形成在半導體基材上，半導體本體包括一個被端接區包圍的主動晶胞區；其中主動晶胞區包括第一超級結結構，包括第一多個交替的N-型和P-型薄半導體區，與半導體本體的主表面基本垂直；以及端接區包括第二超級結結構，包括第二多個交替的N-型和P-型薄半導體區，與半導體本體的主表面基本垂直，其中第一超級結結構包括交替的第一導電類型的第一立柱和第二導電類型的第二立柱，作為第一多個交替的N-型和P-型薄半導體區，第二立柱具有第一電荷差分；並且第二超級結結構包括交替的第一導電類型的第三立柱和第二導電類型的第四立柱，作為第二多個交替的N-型和P-型薄半導體區，第四立柱具有第二電荷差分，第二電荷差分小於第一電荷差分。
所述超級結功率半導體元件的製備方法，還包括製備一個過渡區，在主動晶胞區和端接區之間，過渡區包括第三超級結結構，第三超級結結構具有數個第一導電類型的第五立柱和數個第二導電類型的第六立柱，第六立柱的電荷差分，從主動晶胞區到端接區，從第一電荷差分開始減小到第二電荷差分。
所述超級結功率半導體元件的製備方法，其中製備半導體本體包括連續製備第一導電類型的外延層，注入第二導電類型的摻雜物的離子到數個連續形成的外延層中，以構成第二導電類型的摻雜立柱。
所述超級結功率半導體元件的製備方法，其中注入第二導電類型的摻雜物的離子到數個連續形成的外延層中，以構成第二導電類型的摻雜立柱的過程，包括在主動晶胞區數個連續形成的外延層中接連提高第二導電類型的摻雜物注入劑量製成第二立柱。
所述超級結功率半導體元件的製備方法，其中注入第二導電類型的摻雜物的離子到數個連續形成的外延層中，以構成第二導電類型的摻雜立柱的過程，包括在端接區數個連續形成的外延層中接連提高第二導電類型的摻雜物注入劑量製成第四立柱。
所述超級結功率半導體元件的製備方法，其中製成第四立柱的第二導電類型的摻雜物注入劑量在每個外延層處的增加量小於製成第二立柱的第二導電類型的摻雜物注入劑量在每個外延層處的增加量。
所述超級結功率半導體元件的製備方法，其中注入第二導電類型的摻雜物的離子到數個連續形成的外延層中，以構成第二導電類型的摻雜立柱的過程，包括在主動晶胞區數個連續形成的外延層中接連提高第二導電類型的摻雜物注入臨界尺寸製成第二立柱。
所述超級結功率半導體元件的製備方法，其中注入第二導電類型的摻雜物的離子到數個連續形成的外延層中，以構成第二導電類型的摻雜立柱的過程，包括在端接區數個連續形成的外延層中接連提高第二導電類型的摻雜物注入臨界尺寸製成第四立柱。
所述超級結功率半導體元件的製備方法，其中製成第四立柱的第二導電類型的摻雜物注入臨界尺寸在每個外延層處的增加量小於製成第二立柱的第二導電類型的摻雜物注入臨界尺寸在每個外延層處的增加量。
所述超級結功率半導體元件的製備方法，其中第四立柱是利用注入劑量低於用於製備第二立柱的注入劑量製成的。
所述超級結功率半導體元件的製備方法，其中第四立柱是利用臨界尺寸小於用於製備第二立柱的臨界尺寸製成的。
本發明還提供一種超級結功率半導體元件，包括：一個第一導電類型的半導體基材；一個第一導電類型的半導體本體，形成在半導體基材上，半導體本體包括一個被端接區包圍的主動晶胞區；主動晶胞區包括第一超級結結構，包括第一多個交替的N-型和P-型薄半導體區，與半導體本體的主表面基本垂直；以及端接區包括第二超級結結構，包括第二多個交替的N-型和P-型薄半導體區，與半導體本體的主表面基本垂直，其中第一超級結結構包括交替的第一導電類型的第一立柱和第二導電類型的第二立柱，作為第一多個交替的N-型和P-型薄半導體區，第二立柱具有第一電荷差分；並且第二超級結結構包括交替的第一導電類型的第三立柱和第二導電類型的第四立柱，作為第二多個交替的N-型和P-型薄半導體區，第四立柱具有第二電荷差分，第二電荷差分小於第一電荷差分。
所述超級結功率半導體元件，其中第二立柱具有第一傾斜度的傾斜側壁，第四立柱具有第二傾斜度的傾斜側壁，第二傾斜度小於第一傾斜度。
所述超級結功率半導體元件，還包括一個過渡區，在主動晶胞區和端接區之間，過渡區包括第三超級結結構，第三超級結結構具有數個第一導電類型的第五立柱和數個第二導電類型的第六立柱，第六立柱的電荷差分，從主動晶胞區到端接區，從第一電荷差分開始減小到第二電荷差分。
與習知技術相比，本發明的有益效果是：藉由採用本發明的超級結功率半導體元件的製備方法，確保與端接區相對的核心區中發生的任何擊穿，使功率半導體元件更加耐用。另外，功率半導體元件的製備製程窗口得到了提高，改善了功率半導體元件的製造產率。
CD,CD1,CD2:臨界尺寸
Wp,WP1,WP2:P-立柱寬度
WN,WN1,WN2:N-立柱寬度
P1,P2:間距
WPT:P-立柱66c的立柱寬度
WNT:N-立柱68c的立柱寬度
11:基材
13:P-本體區
14:N+源極區
15:閘極氧化層
16:N+多晶矽閘極區
17:源極金屬
18:汲極接頭
19:P+本體接觸區
22:超級結結構
22a:N-型立柱
22b:P-型立柱
30:功率半導體元件
32:核心區
34:邊緣端接區
36:拐角區
41,42,43,45,46,47:曲線
50:超級結結構
52:半導體基材，N+基材
54:N-型外延層
54-1~54-6:外延層
56:P-型摻雜立柱
58:N-立柱
60A:第一超級結結構
60B:第二超級結結構
60C:過渡區
62:N+基材
64:N-型外延層
66a,66b,66c:P-立柱
68a,68b,68c:N-立柱
80A:第一超級結結構
80B:第二超級結結構
80C:過渡區
82,92,102:N+基材
86a,86b,86c:P-立柱
88a,88b,88c:N-立柱
94,94-1~94-6:N-外延層
96:P-立柱
104,104-1~104-6:N-外延層
106:P-立柱
為了更清楚地說明本發明技術方案，下面將對描述中所需要使用的圖式作簡單地介紹，顯而易見地，下面描述中的圖式是本發明的一個實施例，對於所屬技術領域具有通常知識者而言，在不付出創造性勞動的前提下，還可以根據這些圖式獲得其他的圖式：第1圖摘自美國專利號7,002,205中的第29圖，表示一種示例超級結元件的一部分主動晶胞的剖面圖。
第2圖表示在一些實施例中，一部分引入功率半導體元件的俯視圖。
第3圖表示在一個示例中，一種傳統的超級結功率半導體元件的製造製程窗口的曲線。
第4圖表示在本發明的示例中，一種傳統的超級結功率半導體元件的製造製程窗口的曲線。
第5圖表示在本發明的示例中，可以引入到功率半導體元件的超級結結構的剖面圖。
第6圖表示在一些示例中，第5圖所示的超級結結構的製備方法的剖面圖。
第7圖表示在本發明的實施例中，一種用於核心區和端接區的超級結結構的剖面圖，該超級結結構可以引入到功率半導體元件中。
第8圖表示在本發明的可選實施例中，一種用於核心區和端接區的超級結結構的剖面圖，該超級結結構可以引入到功率半導體元件中。
第9圖表示在本發明的實施例中，一種用於核心區和端接區的超級結結構的剖面圖，該超級結結構可以引入到功率半導體元件中。
第10圖表示在本發明的可選實施例中，一種用於核心區和端接區的超級結結構的剖面圖，該超級結結構可以引入到功率半導體元件中。
第11圖表示在某些示例中，製備帶有傾斜側壁的超級結結構的第一種方法。
第12圖表示在某些示例中，製備帶有傾斜側壁的超級結結構的第二種方法。
本發明可以以多種方式實現，包括作為一個製程；一種元件；一個系統；和/或一種物質組成。在本說明書中，這些實現方式或本發明可能採用 的任意一種其他方式，都可以稱為技術。一般來說，可以在本發明的範圍內變換所述製程步驟的順序。
本發明的一個或多個實施例的詳細說明以及圖式解釋了本發明的原理。雖然，本發明與這些實施例一起提出，但是本發明的範圍並不局限於任何實施例。本發明的範圍僅由申請專利範圍限定，本發明包含多種可選方案、修正以及等效方案。在以下說明中，所提出的各種具體細節用於全面理解本發明。這些細節用於解釋說明，無需這些詳細細節中的部分細節或全部細節，依據申請專利範圍，就可以實現本發明。為了簡便，本發明相關技術領域中眾所周知的技術材料並沒有詳細說明，以免對本發明產生不必要的混淆。
依據本發明的實施例，一種超級結功率半導體元件包括一個帶有超級結結構的端接區，它的擊穿電壓比主動晶胞區的擊穿電壓更高。在一個實施例中，與形成在主動晶胞區(或“核心區”)中的超級結相比，端接區包括具有較低立柱電荷的超級結結構。較低的立柱電荷增大了端接區可以承受的擊穿電壓。因此，功率半導體元件的擊穿電壓特性，由核心區的擊穿電壓決定。確保任何擊穿都發生在核心區中而不是在端接區中，使得功率半導體元件更加耐用。另外，立柱電荷中的減少允許對電荷失衡更大程度上的容忍，因此增大功率半導體元件的製備製程窗口，可以提高功率半導體元件的產量。
在其他實施例中，超級結功率半導體元件中引入帶有傾斜側壁的超級結結構，端接區中的超級結立柱的電荷差分，低於主動晶胞區中的立柱電荷差分。端接區的擊穿電壓高於主動晶胞區，功率半導體元件的擊穿特性由核心區的擊穿電壓決定。確保任何擊穿都發生在核心區中而不是在端接區，使得功率半導體元件更加耐用。增大功率半導體元件的製備製程窗口，可以提高功率半導體元件的產量。
在本說明書中，超級結結構是指一種半導體元件結構，含有第一導電類型的薄半導體區用作半導體元件的導電通道，由第二導電類型的薄半導體區限定或夾持，第二導電類型與第一導電類型相反，以構成一個平衡的空間電荷區，用於增大半導體元件的擊穿電壓特性。在某些應用中，超級結結構包括交替的導電類型的多個薄半導體區，形成在水平方向上或垂直方向上。也就是說，超級結結構包括交替的薄N-型半導體區和薄P-型半導體區，形成在水平方向上或垂直方向上。多個交替的N和P導電類型的薄半導體區，有時也稱為超級結層或超級結立柱。在本說明書中，水平超級結結構包括在半導體晶片中水平延伸的超級結層，也就是說，與半導體晶片的主表面基本平行。因此，水平超級結結構中的電流流動，在水平方向上流經超級結層，或者平行於半導體晶片的主表面。另一方面，垂直的超級結結構包括超級結立柱，在半導體晶片中垂直延伸，也就是說，與半導體晶片的主表面基本垂直。因此，垂直超級結結構中的電流在垂直方向上流動，流經超級結立柱，或者垂直於半導體晶片。
功率半導體元件引入端接結構，用於處理半導體元件的主動晶胞區的端接或者末端處產生的高電場。第2圖表示在某些示例中，引入超級結結構的功率半導體元件的一部分俯視圖。功率半導體元件30作為單片式積體電路，包括一個核心區32和一個端接區，主動電晶體晶胞形成在核心區中，被動端接晶胞形成在端接區中。核心區有時也稱為“主動晶胞區”。端接區包圍著核心區32，沿著積體電路晶片的邊緣或線路延伸。一般來說，端接區包括邊緣端接區34和拐角區36。用於超級結半導體元件的端接結構通常由額外的P立柱形成朝著晶片邊緣延伸的圖案構成。確切地說，P立柱在邊緣端接區34形成平行立柱，在拐角區36中形成彎曲立柱。彎曲端接區設計應用在拐角區中，藉由降低電場，來提高擊穿電壓(BV)。例如，可以使用半徑為150-200mm左右的拐角。
在一個超級結功率半導體元件中，例如功率半導體元件30，各個地方的電荷都必須平衡，包括拐角和邊緣端接區。在核心區中，P立柱垂直排布在均勻的水平行列中，從而相對簡便地實現電荷平衡。然而，在邊緣端接區和拐角區區中，更加難以實現電荷平衡。確切地說，在核心區中，由於P和N立柱形成在水平行列中，因此電荷平衡是二維的。在邊緣端接區，由於P和N立柱仍然處於水平行列中，因此可以利用二維電荷平衡處理。然而，在拐角區中，由於彎曲的P和N立柱有曲率，因此電荷平衡是三維的。當無法保持電荷平衡時，功率半導體元件的擊穿電壓會降低，元件變得更不耐用。
確切地說，功率半導體元件的每個區域都有自己的製備製程窗口，用於電荷平衡，並且對於不同區域的製程窗口可能不重疊。第3圖表示在一個示例中，傳統的超級結功率半導體元件的製備製程窗口的曲線。參見第3圖，曲線41、42和43分別表示核心區、邊緣端接區以及拐角區的擊穿電壓與電荷平衡特性的關係。製備窗口由擊穿電壓大於最小容許擊穿電壓BVmin的曲線區域限定。在一個傳統的功率半導體元件中，核心區的製備窗口(曲線41)在一個位置上，而拐角區(曲線43)和邊緣端接區(曲線42)的製備窗口在其他位置上。功率半導體元件的整個製備製程窗口由核心區、拐角區和邊緣端接區高於最小容許擊穿電壓BVmin的製程窗口的重疊確定。或者說，整個製程窗口由核心區、拐角區和邊緣端接區的擊穿電壓都高於最小容許擊穿電壓BVmin的曲線區域限定。當核心區的製程窗口遠離拐角或邊緣端接區時，半導體元件的整個製程窗口會變窄。在某些情況下，整個製程窗口受到拐角區和邊緣端接區中的電荷平衡的限制。在某些情況下，當與核心區相比，拐角或邊緣端接區具有較低的擊穿電壓時，元件的整個製程窗口由拐角或邊緣端接區決定。
整個製程窗口變窄是不利的，因為製備製程的變化就有可能造成成品率損失。也就是說，製備製程的變化會導致在製備過程中，僅有部分時間 (例如60%)製備製程是落在整個製程窗口內的。當製備製程變化導致製備製程漂流出整個製程窗口時，就會造成成品率損失。
另外，當元件的擊穿發生在拐角或邊緣端接區中，而不是在核心區中的時候，半導體功率元件的耐用性會受到影響。對於未鉗位電感開關(UIS)來說，擊穿最好發生在核心區中。當由於拐角或邊緣端接區中的擊穿電壓低於核心區，導致擊穿發生在拐角或邊緣端接區中的時候，功率半導體元件的UIS額定值會被降低。
依據本發明的實施例，引入超級結結構的半導體功率元件包括一個端接區，端接區的擊穿電壓高於核心區的擊穿電壓。增大拐角和邊緣端接區的擊穿電壓，會使端接區的製程窗口變寬，使得半導體元件的整個製程窗口不再受到端接區製程窗口的限制。端接區的製備製程窗口變寬，端接區不再是功率半導體元件的成品率限制因素。較寬的整個製程窗口可以允許製備製程在更大範圍內變化，使得成品率增加。另外，端接區中帶有較高擊穿電壓的半導體元件，將確保擊穿主要發生在核心區中，這對於耐用性來說更加理想。將雪崩擊穿僅限制在核心區中的主動晶胞中，可以提高UIS性能，使其更加穩定。
第4圖表示在本發明的實施例中，超級結功率半導體元件的製備製程窗口的曲線。參見第4圖，曲線45、46和47分別表示核心區、邊緣端接區和拐角區的擊穿電壓與電荷平衡性能的關係。良好的製備窗口由擊穿電壓大於最小容許擊穿電壓BVmin的曲線區域限定。更確切地說，良好的製備製程窗口由用於製備半導體元件區域的擊穿電壓大於最小容許擊穿電壓BVmin的製備製程條件限定。功率半導體元件的整個製程窗口由所有的三個區域(核心區、拐角區和邊緣端接區)的擊穿電壓都大於最小容許擊穿電壓BVmin的區間限定。
在本發明的功率半導體元件中，邊緣端接區(曲線46)和拐角區(曲線47)的擊穿電壓性能得到了提升，大於核心區的擊穿電壓(曲線45)。 因此，功率半導體元件的整個製程窗口僅由核心區的擊穿性能決定。因此，功率半導體元件帶有較寬的整個製程窗口，提高了成品率。另外，藉由限制擊穿發生在核心區，而不是在端接區，使得功率半導體元件更加耐用。
第5圖表示在本發明的實施例中，可以引入功率半導體元件中的超級結結構的剖面圖。參見第5圖，超級結結構50形成在半導體基材52上，在本實施例中，半導體基材52是一個重摻雜的N-型基材(N+基材)。N-型外延層(N-外延層)54形成在N+基材52上。N-外延層54比N+基材52更加輕摻雜。P-型摻雜立柱58形成在N-型外延層54中。製備P-型摻雜立柱(或“P-立柱”)56，以具有指定的臨界尺寸(CD)和指定的間距。臨界尺寸形成的P-立柱56的寬度用Wp表示。間距決定了N-外延層54中的P-立柱的間距。兩個鄰近的P-立柱56之間的N-外延層54形成超級結結構的交替的N區，有時也稱為N-立柱58。臨界尺寸與間距一起形成N-立柱58的寬度，用WN表示。在本實施例中，藉由在N-外延層54中由間距決定的重複間隔處製備P-型摻雜立柱56，交替的P-型和N-型薄半導體區構成超級結結構。
在第5圖所示的實施例中，所示的超級結結構具有筆直的側壁。第5圖中所示的超級結結構僅用於示意，不用於局限。在實際的結構中，超級結結構的側壁是嚴格筆直的，但是可以包含輕微的弧度。例如，製備第5圖所示的超級結結構的方法包括製備連續的外延層，並在每個外延層處進行注入，以構成摻雜立柱。
第6圖表示在某些示例中，第5圖所示的製備超級結結構的製備方法剖面圖。參見第6圖，製備方法在N+基材52上製備第一N-型外延層54-1。N-型外延層54-1的遮罩用於限定接收P-型注入的區域。然後，在第一N-型外延層54-1上製備第二N-型外延層54-2。在之前製備的P-型摻雜區上製備P-型摻雜區，再次進行遮罩和離子注入。藉由製備連續的N-型外延層和遮罩，並且注入P-型 摻雜區，重複本方法。製成了最後一個外延層54-6和進行注入之後，對半導體元件退火。退火之後，在N-型外延層54中形成P-型摻雜立柱56，製備交替的N和P薄半導體區。這樣一來，P-型摻雜立柱56藉由連續的外延和注入製程，具有了波紋側壁。在本說明書中，第5圖所示的理想的P-立柱將用於簡化說明。應理解超級結結構的P-立柱的側壁特點，對本發明的實施並不重要。
要注意的是，可以製備N-型和P-型摻雜與第5圖和第6圖相反的超級結元件。例如，N-立柱可以形成在P-外延層中，以便在超級結元件主動晶胞或端接中實現電荷平衡。為了普遍指代超級結元件中使用的可能類型的立柱結構，第一導電類型和第二導電類型有時也用於不同的摻雜類型(即P-型和N-型)。
參見第5圖，這樣一來，超級結結構50包括具有指定立柱電荷的P-型摻雜立柱56和N-立柱58。在本說明書中，“立柱電荷”一詞是指在特定位置上，沿P或N立柱的Y-軸的電荷量。換言之，立柱電荷是指P或N立柱一橫切片中的電荷量。如第5圖所示，x-軸的方向平行於半導體本體的主表面，而y-軸的方向垂直於半導體本體的主表面。
P-立柱的立柱電荷Qp表示為：
Figure 108109603-A0305-02-0015-1
其中NA表示P-型摻雜物的摻雜濃度。
N-立柱的立柱電荷QN表示為：
Figure 108109603-A0305-02-0015-2
其中ND是指N-型摻雜物的摻雜濃度。
會對製程窗口產生影響的製備製程變化，包括注入遮罩的臨界尺寸的變化，導致形成的摻雜立柱寬度的變化，以及注入劑量的變化和外延層摻雜水平的變化。所有的這些製程變化都會導致所形成的超級結結構中的電荷失衡。
在配置一個超級結功率半導體元件時，超級結結構50用於主動晶胞區以及端接區中。在本發明的實施例中，超級結功率半導體元件包括第一超級結結構以及第二超級結結構，第一超級結結構用於配置主動晶胞區，以優化元件性能，第二超級結結構用於配置端接區，以便比主動晶胞區的擊穿電壓更高的擊穿電壓。
超級結結構的擊穿電壓是P和N立柱中立柱電荷的函數，也是P和N立柱電荷差分的函數。在本發明的實施例中，用於端接區的超級結結構帶有降低的立柱電荷或者降低的電荷差分或者兩者兼具，以提高擊穿電壓，改善所製備功率半導體元件的耐用性。
降低立柱電荷
在第5圖所示的超級結結構中，擊穿電壓是P-型摻雜立柱56和N-立柱58中立柱電荷的函數。當立柱電荷很高時，擊穿電壓將降低，但是導通電阻(Rds-on)也會降低。降低的導通電阻對於主動晶胞區來說比較理想，主動電晶體元件就形成在其中。因此，利用降低擊穿電壓為代價對導通電阻進行優化的立柱電荷，形成用於主動晶胞區的超級結結構。
然而，在正常操作中，端接區包括拐角的絕大部分以及所有的邊緣端接，當半導體元件接通時，不會用於電流傳導。拐角或邊緣端接區僅用於降低主動晶胞的端接處的電場，以避免提前擊穿。因此，本發明的實施例利用端接區被動的特性，利用低立柱電荷的超級結結構配置端接區，提高了擊穿電壓。雖然，端接區中的導通電阻也隨著低立柱電荷增大，但是導通電阻的增大 不會影響正常的元件運行，這是因為在正常元件運行時端接區是被動的。換言之，儘管半導體元件的主動電晶體晶胞並不合意較高的導通電阻，端接區中較高的導通電阻對於半導體元件的性能來說並不重要。
第7圖表示在本發明的實施例中，用於核心區和端接區的超級結結構可以引入到功率半導體元件中的剖面圖。參見第7圖，利用一個第一超級結結構60A，用於主動晶胞區(核心區)，並且利用第二超級結結構60B，用於端接區，配置半導體元件。在本實施例中，超級結結構60A和60B都形成在一個N-型外延層(N-外延層)64上，N-型外延層64形成在N+基材62上。第一超級結結構60A包括形成在N-型外延層64中的P-立柱66a。兩個相鄰的P-立柱66a之間的N-型外延層64構成N-立柱68a。利用臨界尺寸CD1和間距P1，製備P-立柱66a。因此，帶有立柱寬度WP1的P-立柱66a以及帶有立柱寬度WN1的N-立柱68a就形成了。
在用於端接區的第二超級結結構60B中，降低立柱電荷，以便提高擊穿電壓。在本發明的實施例中，第二超級結結構60B包括形成在N-型外延層64中的P-立柱66b。兩個相鄰的P-立柱66b之間的N-型外延層64構成N-立柱68b。利用臨界尺寸CD2和間距P2構成P-立柱66b。因此，帶有立柱寬度WP2的P-立柱66b以及帶有立柱寬度WN2的N-立柱68b就形成了。
在一個實施例中，為了減少端接區中的立柱電荷，第二超級結結構中P立柱和N-立柱的尺寸也要減小。這會減小P和N立柱的立柱電荷，同時保持電荷平衡。在一個示例中，P立柱66b的臨界尺寸小於主動晶胞區的P-立柱66a的臨界尺寸。也就是說，CD2的尺寸小於CD1。減小P-立柱的尺寸，P-立柱電荷也會減少。例如CD2可以是CD1的80%。同時，P-立柱66b的間距也比主動晶胞區的P-立柱66a的間距小。也就是說，間距P2比間距P1小。減小P-立柱間距具有減小N-立柱尺寸的效果，從而減少N-立柱電荷。例如，P2可以是P1的80%。
在另一個實施例中，為了減少端接區中的立柱電荷，第二超級結結構的P-立柱和N-立柱的摻雜水平會降低。在一個示例中，P-立柱66b和N-立柱68b的摻雜水平可以低於P-立柱66a和主動晶胞區的N立柱68a的摻雜水平。同時，用於端接區的N-型外延層64的摻雜水平也低於核心區中N-型外延層64的摻雜水平。例如，P-立柱66b的摻雜水平可以是P-立柱66a的摻雜水平的80%，端接區中P-立柱66b的摻雜水平可以是核心區中N-型外延層64的摻雜水平的80%。在一個示例中，藉由降低外延層的N-型注入劑量以及P-立柱注入的P-型注入劑量，可以降低摻雜水平。在某些實施例中，P-立柱臨界尺寸以及P-立柱間距可以單獨調節，以維持電荷平衡。
在某些實施例中，藉由減小P和N立柱的物理尺寸，可以減少端接區中的立柱電荷，例如藉由減小P-立柱的臨界尺寸和間距，以及藉由降低P-立柱和N-立柱的摻雜水平。在這種情況下，保持了端接區中的電荷平衡，同時提高了擊穿電壓。增大用於端接區的第二超級結結構的擊穿電壓，大於主動晶胞區的擊穿電壓。
在一個示例中，利用CD1=1微米和間距P1=8微米，製備用於主動晶胞區的第一超級結結構，實現用於主動晶胞的極其低的導通電阻。利用CD2=0.8微米和間距P2=6.8微米，製備用於端接區的第二超級結結構，實現立柱電荷減少20%，因此獲得更高的擊穿電壓。這樣一來，端接區的擊穿電壓就高於主動晶胞區的擊穿電壓。雖然端接區具有較高的導通電阻，但是元件的性能並不受影響，這是因為在正常元件運行時，端接區是被動的。在一個示例中，第一超級結結構的擊穿電壓為650V，第二超級結結構的擊穿電壓為740V。這樣一來，將形成功率半導體元件，使得對於功率半導體元件來說，核心區的擊穿電壓總是最低的。
如上所述，超級結結構的立柱電荷是指P或N立柱在一橫切片中的電荷量。在本發明的實施例中，可以僅在超級結立柱的一處或一部分減少立柱電荷。例如，立柱電荷降低必須應用到每個立柱的至少10%的部分。另外，立柱電荷降低可以應用於立柱的任意部分，立柱的上部、中部或底部。在某些實施例中，臨界尺寸、間距或摻雜水平調節用於減少立柱電荷，它們可以僅應用於每個P-立柱66b的一部分。在一個示例中，25%的立柱電荷減少量應用於端接區中每個P-立柱66b 50%的部分。
在本發明的實施例中，功率半導體元件包括一個在核心區和端接區之間的過渡區，用於逐漸減小核心區和端接區之間的P-立柱臨界尺寸以及間距。第8圖表示在本發明的可選實施例中，用於核心區和端接區的超級結結構，可以引入到功率半導體元件中的剖面圖。參見第8圖，半導體元件包括一個過渡區60c，形成在核心區和端接區之間。過渡區60c包括形成在N-外延層64中的複數個P-立柱66c，P-立柱66c所具有的臨界尺寸和間距，從核心區的CD1和P1逐漸變化到端接區的CD2和P2。因此，P-立柱66c的立柱寬度WPT和N-立柱68c的立柱寬度WNT，分別從WP1和WN1逐漸減小到WP2和WN2。在一個示例中，過渡區包括如下變化的臨界尺寸值：1微米至0.95微米至0.9微米至0.85微米至0.8微米。在某些示例中，過渡區可以包括3-5個各導電類型立柱，佔據小於1%的元件區域。
減小立柱電荷差分
在某些情況下，超級結結構利用差分的或傾斜側壁的P或N立柱製成，以減少雪崩擊穿，提高UIS額度。在這種情況下，在半導體本體的頂面附近，P-型立柱電荷較高，而在半導體本體的底部附近，N-型立柱電荷較高。這種差分結構提高了元件的耐用性。本發明的實施例利用端接區的被動特性，使用減小立柱電荷差分的超級結結構製備端接區，以提高擊穿電壓。在這種情況下，端接區的擊穿電壓高於主動晶胞區，以便增大半導體元件的整個製程窗口。
第9圖表示在本發明的實施例中，用於主動核心區和端接區的超級結結構，可以引入到功率半導體元件中的剖面圖。參見第9圖，所製備的半導體元件，利用第一超級結結構80A，用於主動晶胞區(核心區)，並且利用第二超級結結構80B，用於端接區。在本實施例中，超級結結構80A和80B形成在N-型外延層(N-外延層)84中，N-外延層84形成在N+基材82上。第一超級結結構80A包括形成在N-外延層84中的P-立柱86a。兩個鄰近的P-立柱86a之間的N-外延層84構成N-立柱88a。P-立柱86a帶有傾斜側壁，側壁傾斜具有第一傾斜度。
在用於端接區的第二超級結結構80B中，藉由降低立柱側壁傾斜度，提高了擊穿電壓。在本發明的實施例中，第二超級結結構80B包括形成在N-型外延層84中的P-立柱86b。兩個相鄰的P-立柱86b之間的N-型外延層84構成N-立柱88b。P立柱86b帶有傾斜側壁，側壁傾斜具有第二傾斜度。
為了增大端接區中的擊穿電壓，P-立柱86b的側壁傾斜度較小。也就是說，第二傾斜度小於第一傾斜度。保持電荷平衡的同時，用於端接區的第二超級結結構中的擊穿電壓也提高了。在一個示例中，P-立柱86b的側壁傾斜度比P-立柱86a的側壁傾斜度小10%。
在某些實施例中，藉由調節立柱臨界尺寸、立柱間距或立柱摻雜水平，可以降低端接區的立柱電荷差分，這將在下文中詳細介紹。
在本發明的實施例中，功率半導體元件包括一個過渡區，在核心區和端接區之間，以便逐漸改變核心區和端接區之間的P-立柱側壁傾斜度。第10圖包括在本發明的可選實施例中，用於核心區和端接區的超級結結構，可以引入到功率半導體元件中的剖面圖。參見第10圖，半導體元件包括一個過渡區80c，位於核心區和端接區之間。過渡區80c包括形成在N-型外延層84中的複數個P-立柱86c，分別被其中的N-立柱88c隔開。P-立柱86c具有傾斜側壁，側壁傾斜度從靠近核心區的第一傾斜度開始逐漸變化到靠近端接區的第二傾斜度。
在超級結結構中的傾斜側壁，可以使用不同的方法製備。第11圖表示在某些示例中，製備帶有傾斜側壁的超級結結構的第一種方法。參見第11圖，N-外延層94形成在N+基材92上，藉由離子注入到後續製備的N-外延層94中，形成P-立柱96，使得P-型注入劑量接連提高。例如，到N-外延層94-1中的第一注入使用注入劑量NA。到N-外延層94-2中的第二注入使用的注入劑量為1.2NA。持續進行該製程，直到N-外延層94-6中的最後一次注入使用的注入劑量為1.5NA。對所有的P-型摻雜注入物使用相同的臨界尺寸。退火後，形成具有指定電荷差分的帶有傾斜外形(傾斜側壁)的P-立柱96，因為更高注入劑量的摻雜物，在退火過程中比較低注入劑量的摻雜物擴散得更多。
第12圖表示在某些示例中，帶有傾斜側壁的超級結結構的第二方法。參見第12圖，N-外延層104形成在N+基材102上，藉由離子注入到後續製備的N-外延層104中，形成P-立柱106，P-型注入劑量保持不變，而摻雜物注入的臨界尺寸增大了。例如，在N-外延層104-1中的第一注入使用的注入劑量為NA，CD為1.0微米。在N-外延層104-2中的第二注入的注入劑量為NA，CD為1.05微米。在N-外延層104-3中的第三注入的注入劑量為NA，CD為1.1微米。該製程繼續進行直到N-外延層104-6中的最後一次注入使用注入劑量為NA，CD為1.25微米。退火後，具有指定電荷差分的帶有傾斜外形(傾斜側壁)的P-立柱106，就藉由增大P-型注入的CD而形成了。
在本發明的一個實施例中，藉由調節連續外延層內P-型注入物的臨界尺寸，用於端接區的超級結結構由降低電荷差分的立柱製成。也就是說，在第12圖所示的第二種方法中，可以藉由減少每個外延層處增加的臨界尺寸量來降低立柱的電荷差分。藉由保持臨界尺寸較少地增大，或者藉由根本不增大每個連續外延層處的臨界尺寸，所產生的超級結立柱都將具有降低的立柱電荷差分或者根本沒有電荷差分。
在另一個實施例中，用於端接區的超級結結構可以藉由調節連續外延層內P-型注入物的摻雜水平降低立柱電荷差分。也就是說，在第11圖所示的第一種方法中，可以藉由減少每個外延層處增加的注入劑量來實現降低立柱電荷差分。藉由保持注入劑量較少地增大，或者藉由根本不增大每個連續外延層處的注入劑量，所產生的超級結立柱都將具有降低的立柱電荷差分或者根本沒有電荷差分。
在過渡區中，臨界尺寸、摻雜水平或間距可以逐漸變化，以便使立柱電荷差分從主動晶胞區的第一電荷差分降低到端接區的第二電荷差分。
在本發明的實施例中，上述用於核心區和端接區的超級結結構，可以用於製備各種不同類型的電晶體元件，包括垂直或水平超級結MOSFET元件。在一個實施例中，第1圖所示的垂直MOSFET元件可以利用上述帶有端接區的超級結結構製成，以便具有比主動晶胞區的擊穿電壓更高的擊穿電壓。
在上述說明中，超級結結構是利用P-型摻雜立柱在一個N-型外延層中形成。上述實施例僅用於解釋說明，不用於局限。在其他實施例中，可以利用N-型摻雜立柱形成在P-型外延層中製成超級結結構，為超級結元件主動晶胞或端接提供電荷平衡。
與習知技術相比，本發明的有益效果是：藉由採用本發明的超級結功率半導體元件的製備方法，確保與端接區相對的核心區中發生的任何擊穿，使功率半導體元件更加耐用。另外，功率半導體元件的製備製程窗口得到了提高，提高了功率半導體元件的生產效率。
雖然為了表述清楚，以上內容對實施例進行了詳細介紹，但是本發明並不局限於上述細節。實施本發明還有許多可選方案。文中的實施例僅用於解釋說明，不用於局限。任何熟悉所屬技術領域具有通常知識者在本發明揭 露的技術範圍內，可輕易想到各種等效的修改或替換，這些修改或替換都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以申請專利範圍的保護範圍為准。
CD:臨界尺寸
WP:P-立柱寬度
WN:N-立柱寬度
50:超級結結構
52:半導體基材
54:N-型外延層
56:P-型摻雜立柱
58:N-立柱

Claims (14)

  1. 一種超級結功率半導體元件的製備方法，其包括：提供第一導電類型的半導體基材；提供第一導電類型的半導體本體，形成在半導體基材上，半導體本體包括被端接區包圍的主動晶胞區；其中主動晶胞區包括第一超級結結構，包括第一多個交替的N-型和P-型薄半導體區，與半導體本體的主表面基本垂直；以及端接區包括第二超級結結構，包括第二多個交替的N-型和P-型薄半導體區，與半導體本體的主表面基本垂直，其中第一超級結結構包括交替的第一導電類型的第一立柱和第二導電類型的第二立柱，作為第一多個交替的N-型和P-型薄半導體區，第二立柱具有第一電荷差分；並且第二超級結結構包括交替的第一導電類型的第三立柱和第二導電類型的第四立柱，作為第二多個交替的N-型和P-型薄半導體區，第四立柱具有第二電荷差分，第二電荷差分小於第一電荷差分。
  2. 如請求項1所述的超級結功率半導體元件的製備方法，其進一步包括製備過渡區，在主動晶胞區和端接區之間，過渡區包括第三超級結結構，第三超級結結構具有複數個第一導電類型的第五立柱和複數個第二導電類型的第六立柱，第六立柱的電荷差分，從主動晶胞區到端接區，從第一電荷差分開始減小到第二電荷差分。
  3. 如請求項1或2所述的超級結功率半導體元件的製備方法，其中製備半導體本體包括連續製備第一導電類型的外延層，注入第二導電類型的摻雜物的離子到複數個連續形成的外延層中， 以構成第二導電類型的摻雜立柱。
  4. 如請求項3所述的超級結功率半導體元件的製備方法，其中注入第二導電類型的摻雜物的離子到複數個連續形成的外延層中，以構成第二導電類型的摻雜立柱的過程，包括在主動晶胞區複數個連續形成的外延層中接連提高第二導電類型的摻雜物注入劑量製成第二立柱。
  5. 如請求項4所述的超級結功率半導體元件的製備方法，其中注入第二導電類型的摻雜物的離子到複數個連續形成的外延層中，以構成第二導電類型的摻雜立柱的過程，包括在端接區複數個連續形成的外延層中接連提高第二導電類型的摻雜物注入劑量製成第四立柱。
  6. 如請求項5所述的超級結功率半導體元件的製備方法，其中製成第四立柱的第二導電類型的摻雜物注入劑量在每個外延層處的增加量小於製成第二立柱的第二導電類型的摻雜物注入劑量在每個外延層處的增加量。
  7. 如請求項3所述的超級結功率半導體元件的製備方法，其中注入第二導電類型的摻雜物的離子到複數個連續形成的外延層中，以構成第二導電類型的摻雜立柱的過程，包括在主動晶胞區複數個連續形成的外延層中接連提高第二導電類型的摻雜物注入臨界尺寸製成第二立柱。
  8. 如請求項7所述的超級結功率半導體元件的製備方法，其中注入第二導電類型的摻雜物的離子到複數個連續形成的外延層中，以構成第二導電類型的摻雜立柱的過程，包括在端接區複數個連續形成的外延層中接連提高第二導電類型的摻雜物注入 臨界尺寸製成第四立柱。
  9. 如請求項8所述的超級結功率半導體元件的製備方法，其中製成第四立柱的第二導電類型的摻雜物注入臨界尺寸在每個外延層處的增加量小於製成第二立柱的第二導電類型的摻雜物注入臨界尺寸在每個外延層處的增加量。
  10. 如請求項3所述的超級結功率半導體元件的製備方法，其中第四立柱是利用注入劑量低於用於製備第二立柱的注入劑量製成的。
  11. 如請求項3所述的超級結功率半導體元件的製備方法，其中第四立柱是利用臨界尺寸小於用於製備第二立柱的臨界尺寸製成的。
  12. 一種超級結功率半導體元件，其包括：第一導電類型的半導體基材；第一導電類型的半導體本體，形成在半導體基材上，半導體本體包括被端接區包圍的主動晶胞區；主動晶胞區包括第一超級結結構，包括第一多個交替的N-型和P-型薄半導體區，與半導體本體的主表面基本垂直；以及端接區包括第二超級結結構，包括第二多個交替的N-型和P-型薄半導體區，與半導體本體的主表面基本垂直，其中第一超級結結構包括交替的第一導電類型的第一立柱和第二導電類型的第二立柱，作為第一多個交替的N-型和P-型薄半導體區，第二立柱具有第一電荷差分；並且第二超級結結構包括交替的第一導電類型的第三立柱和第二導電類型的第四立柱， 作為第二多個交替的N-型和P-型薄半導體區，第四立柱具有第二電荷差分，第二電荷差分小於第一電荷差分。
  13. 如請求項12所述的超級結功率半導體元件，其中第二立柱具有第一傾斜度的傾斜側壁，第四立柱具有第二傾斜度的傾斜側壁，第二傾斜度小於第一傾斜度。
  14. 如請求項12或13所述的超級結功率半導體元件，其進一步包括過渡區，在主動晶胞區和端接區之間，過渡區包括第三超級結結構，第三超級結結構具有複數個第一導電類型的第五立柱和複數個第二導電類型的第六立柱，第六立柱的電荷差分，從主動晶胞區到端接區，從第一電荷差分開始減小到第二電荷差分。
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