CN108376713B - 一种具有超结结构的半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供了一种具有超结结构的半导体器件及其制作方法，涉及半导体芯片技术领域，包括：N型衬底、N+区、P‑体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属。PN交替超结区由P+层与N+层横向间隔交替排列，N+区的中央区内部横向设置有由超结P型柱组成的超结P型柱阵列组。该技术方案缓解了现有技术存在的导通电阻大、饱和电流低的技术问题，有效保证了半导体器件的耐压性能，提高了半导体器件的饱和电流，减小了器件的导通电阻，充分发挥了超结结构的优势，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能。
Description
技术领域
本发明涉及半导体芯片技术领域，尤其是涉及一种具有超结结构的半导体器件及其制作方法。
背景技术
高压的功率MOSFET通常采用平面型结构，其中，厚外延层用来保证具有足够的击穿电压，外延层的尺寸越厚，耐压的额定值越大，但是其导通电阻也急剧的增大。导通电阻随电压以2.4-2.6次方增长，电流的额定值也随之降低。为了得到一定的导通电阻值，就必须增大硅片的面积，成本随之增加。目前，为了改善器件的耐压性能，超结结构被广泛应用于半导体器件，超结结构能够有效保证器件耐压性能，同时节约器件面积，降低生产成本，但传统的超结结构的局限性无法充分发挥其高性能优势，严重影响了器件的导通性能，因此，现有技术存在器件导通电阻大、饱和电流低的技术问题。
发明内容
有鉴于此，本发明的目的在于提供一种具有超结结构的半导体器件及其制作方法，以缓解现有技术存在器件导通电阻大、饱和电流低的技术问题。
第一方面，本发明实施例提供了一种具有超结结构的半导体器件，包括：N型衬底、N+区、P-体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；
N+区为由中央区、底边区和侧边区组成的电子漂移区；
N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，PN交替超结区位于N+区的中央区的两侧、N+区与P-体区之间，P-体区的上表面与PN交替超结区相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，PN交替超结区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层；
其中，PN交替超结区由P+层与N+层横向间隔交替排列，且PN交替超结区的上下表面均为P+层；
N+区的中央区内部横向设置有由超结P型柱组成的超结P型柱阵列组，超结P型柱的截面宽度小于N+层的厚度，且任一超结P型柱的上下表面位于同一P+层或N+层的上下表面所围成的水平区域范围内。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，PN交替超结区由三层P+层与两层N+层横向间隔交替排列，且上下表面均为P+层；
P+层由上到下分别为第一P+层、第二P+层和第三P+层，N+层分别为第一N+层和第二N+层，第一N+层位于第一P+层与第二P+层之间，第二N+层位于第二P+层与第三P+层之间。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，超结P型柱阵列组的边界距离栅极氧化层的边界距离为L，L的范围为4μm～10μm。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，第一P+层、第二P+层和第三P+层的掺杂浓度依次递减，第一P+层掺杂剂量为4E15～5E15，第二P+层的掺杂剂量为3E15～4E15，第三P+层的掺杂剂量为2E15～3E15。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，第一N+层和第二N+层的掺杂剂量均为2E15。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，N+区采用由TBI材料聚合的PTBI2T电子漂移层。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，N+区为N型重掺杂区，掺杂剂量为1E15～2E15，截面宽度为2～5μm。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，PN交替超结区的截面宽度为5～10μm。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，PN交替超结区中每层P+层或N+层的厚度为2～3μm。
第二方面，本发明实施例提供了种具有超结结构的半导体器件的制作方法，包括：
提供N型衬底，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成P-外延层，外延后进行表面平坦化；
在P-外延层的两侧形成深沟槽，深沟槽的底部延伸至N+外延层的上表面；
在深沟槽内部形成PN交替超结区；
在P-外延层的中央区刻蚀形成中央凹槽，通过热驱注入在中央凹槽中注入N型离子，在热驱后的中央凹槽中继续进行刻蚀，注入P型离子，形成超结P型柱，反复执行刻蚀与离子注入，形成超结P型柱阵列组；
形成由N+区的中央区、N+外延层和P-外延层的两侧边组成的N+区，N+区的中央区两侧与PN交替超结区之间形成P-体区；
在N+区与P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极；
在多晶硅栅极的两侧P-体区进行光刻注入形成N+源区；
在PN交替超结区与N+源区连接处的上表面形成器件源极金属，在N+区的侧边区的上表面形成器件漏极金属，在器件源极金属、器件漏极金属和多晶硅栅极之间水平铺设形成介质隔离层。
本发明实施例带来了以下有益效果：本发明实施例所提供的具有超结结构的半导体器件及其制作方法，包括：N型衬底、N+区、P-体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属。N+区为由中央区、底边区和侧边区组成的电子漂移区。N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，PN交替超结区位于N+区的中央区的两侧、N+区与P-体区之间，P-体区的上表面与PN交替超结区相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，PN交替超结区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层。其中，PN交替超结区由P+层与N+层横向间隔交替排列，且PN交替超结区的上下表面均为P+层。N+区的中央区内部横向设置有由超结P型柱组成的超结P型柱阵列组，超结P型柱的截面宽度小于N+层的厚度，且任一超结P型柱的上下表面位于同一P+层或N+层的上下表面所围成的水平区域范围内。该技术方案通过采用多层结构的PN交替超结区与超结P型柱阵列的有机结合，有效保证了器件的耐压性能，同时提高了半导体器件的饱和电流，减小了器件的导通电阻，充分发挥了超结结构的优势，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能，进而缓解了现有技术存在的导通电阻大、饱和电流低的技术问题。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种具有超结结构的半导体器件的三维结构图；
图2为本发明实施例提供的一种具有超结结构的半导体器件的AA’面剖视图；
图3为本发明实施例提供的一种具有超结结构的半导体器件的BB’面剖视图；
图4为本发明实施例提供的一种具有超结结构的半导体器件的CC’面剖视图；
图5为本发明实施例提供的一种具有超结结构的半导体器件的制作方法的流程图；
图6为本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S1的产品示意图；
图7为本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S2的产品示意图；
图8为本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S3的产品示意图；
图9为本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S4和步骤S5的产品示意图；
图10为本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S6和步骤S7的产品示意图。
图标：
1-N+区；2a-第一P+层；2b-第二P+层；2c-第三P+层；2d-超结P型柱；3a-第一N+层；3b-第二N+层；4-N+源区；5-P-体区；6-多晶硅栅极；7-栅极氧化层；8-介质层隔离；9-器件源极金属；10-器件漏极金属。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
厚外延层用来保证具有足够的击穿电压，外延层的尺寸越厚，耐压的额定值越大，但是其导通电阻也急剧的增大。为了得到一定的导通电阻值，就必须增大硅片的面积，成本随之增加。目前，为了改善器件的耐压性能，超结结构被广泛应用于半导体器件，超结结构能够有效保证器件耐压性能，同时节约器件面积，降低生产成本，但传统的超结结构的局限性无法充分发挥其高性能优势，严重影响了器件的导通性能，基于此，本发明实施例提供的一种具有超结结构的半导体器件及其制作方法，可以保证器件的耐压性能的同时，提高了半导体器件的饱和电流，减小器件的导通电阻。
实施例一：
参见图1至图4，本发明实施例提供的一种具有超结结构的半导体器件的三维结构图及内部其剖示图。本发明实施例提供的一种具有超结结构的半导体器件，包括：N型衬底(图中未示出)、N+区1、P-体区5、PN交替超结区、N+源区4、栅极氧化层7、多晶硅栅极6、介质层隔离8、器件源极金属9和器件漏极金属10。其中，N+区为由中央区、底边区和侧边区组成的电子漂移区。侧边区的横断面为“口”字型，中央区的横断面为“一”字型，位于侧边区的中央，底边区为正方形，位于器件底部。
N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，PN交替超结区位于N+区的中央区的两侧、N+区与P-体区之间，P-体区的上表面与PN交替超结区相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，PN交替超结区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层。
其中，N+区1的中央区内部横向设置有由超结P型柱2d组成的超结P型柱阵列组，超结P型柱2d按x行y列形成阵列组，超结P型柱2d为横截面为正方形的长方体，超结P型柱的截面宽度小于N+层的厚度，且任一超结P型柱的上下表面位于同一P+层或N+层的上下表面所围成的水平区域范围内，防止器件反偏时外侧PN交替超结区的电势对超结P型柱阵列组造成干扰，即超结P型柱的上表面不超过其水平方向的P+层或N+层的上表面，超结P型柱的下表面不超过前述同一P+层或N+层的下表面，每个P+层或N+层水平方向的投影区间内的中央区只放置一行超结P型柱，且超结P型柱的浓度相同，其掺杂浓度与N+区1的掺杂浓度相等。该技术方案保证了器件在源漏间施加反向偏压时达到电荷平和，极大的降低了器件的导通电阻，充分发挥了超结结构的优势，保证器件的耐压性能的同时有效利用器件面积，从而改善了半导体器件的导通性能。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，超结P型柱阵列组的边界距离栅极氧化层的边界距离为L，L的范围为4μm～10μm。其中，超结P型柱阵列组的上边界为首行超结P型柱的上表面，下边界为x行超结P型柱的下表面，前边界为首列超结P型柱的前表面，后边界为y列超结P型柱的后表面，超结P型柱阵列组的边界距离栅极氧化层的边界距离为首列超结P型柱的前表面与栅极氧化层的前边界，以及y列超结P型柱的后表面与栅极氧化层的后边界之间的距离。若超出栅极氧化层边界，会增加器件的导通电阻。且多个超结P型柱的浓度相同，其掺杂浓度与N+区1的掺杂浓度相等。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，PN交替超结区由P+层与N+层横向间隔交替排列，且PN交替超结区的上下表面均为P+层。PN交替超结区由三层P+层与两层N+层横向间隔交替排列，且上下表面均为P+层。
P+层由上到下分别为第一P+层2a、第二P+层2b和第三P+层2c，N+层分别为第一N+层3a和第二N+层3b，第一N+层位于第一P+层与第二P+层之间，第二N+层位于第二P+层与第三P+层之间。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，第一P+层、第二P+层和第三P+层的掺杂浓度依次递减，第一P+层掺杂剂量为4E15～5E15，第二P+层的掺杂剂量为3E15～4E15，第三P+层的掺杂剂量为2E15～3E15。其中，掺杂剂量的单位为离子个数/平方厘米。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，第一N+层和第二N+层的掺杂剂量均为2E15。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，N+区采用由TBI材料聚合的PTBI2T电子漂移层。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，N+区为N型重掺杂区，掺杂剂量为1E15～2E15，截面宽度为2～5μm。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，PN交替超结区的截面宽度为5～10μm。
进一步的，本发明实施例提供的具有超结结构的半导体器件中，PN交替超结区中每层P+层或N+层的厚度为2～3μm。
本发明实施例所提供的具有超结结构的半导体器件，包括：N型衬底、N+区、P-体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属。N+区为由中央区、底边区和侧边区组成的电子漂移区。N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，PN交替超结区位于N+区的中央区的两侧、N+区与P-体区之间，P-体区的上表面与PN交替超结区相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，PN交替超结区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层。其中，PN交替超结区由P+层与N+层横向间隔交替排列，且PN交替超结区的上下表面均为P+层。N+区的中央区内部横向设置有由超结P型柱组成的超结P型柱阵列组，超结P型柱的截面宽度小于N+层的厚度，且任一超结P型柱的上下表面位于同一P+层或N+层的上下表面所围成的水平区域范围内。该技术方案通过采用多层结构的PN交替超结区与超结P型柱阵列的有机结合，有效保证了器件的耐压性能，同时提高了半导体器件的饱和电流，减小了器件的导通电阻，充分发挥了超结结构的优势，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能，进而缓解了现有技术存在的导通电阻大、饱和电流低的技术问题。
实施例二：
本发明实施例提供的一种具有超结结构的半导体器件的制作方法，包括：
步骤S1：提供N型衬底，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成P-外延层，外延后进行表面平坦化。参见图6，本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S1的产品示意图。
步骤S2：在P-外延层的两侧形成深沟槽，深沟槽的底部延伸至N+外延层的上表面。参见图7，本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S2的产品示意图。
步骤S3：在深沟槽内部形成PN交替超结区。参见图8，本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S3的产品示意图。PN交替超结区由三层P+层与两层N+层横向间隔交替排列，且上下表面均为P+层。P+层由上到下分别为第一P+层、第二P+层和第三P+层，N+层分别为第一N+层和第二N+层，第一N+层位于第一P+层与第二P+层之间，第二N+层位于第二P+层与第三P+层之间。第一P+层、第二P+层和第三P+层的掺杂浓度依次递减，第一P+层掺杂剂量为4E15～5E15，第二P+层的掺杂剂量为3E15～4E15，第三P+层的掺杂剂量为2E15～3E15。第一N+层和第二N+层的掺杂剂量均为2E15。PN交替超结区的截面宽度为5～10μm。PN交替超结区中每层P+层或N+层的厚度为2～3μm。其中，掺杂剂量的单位为离子个数/平方厘米。
步骤S4：在P-外延层的中央区刻蚀形成中央凹槽，通过热驱注入在中央凹槽中注入N型离子，在热驱后的中央凹槽中继续进行刻蚀，注入P型离子，形成超结P型柱，反复执行刻蚀与离子注入，形成超结P型柱阵列组。参见图9，本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S4和步骤S5的产品示意图。超结P型柱按x行y列形成超结P型柱阵列组，超结P型柱为横截面为正方形的长方体，超结P型柱的截面宽度小于N+层的厚度，且任一超结P型柱的上下表面位于同一P+层或N+层的上下表面所围成的水平区域范围内，防止器件反偏时外侧PN交替超结区的电势对超结P型柱阵列组造成干扰，即超结P型柱的上表面不超过其水平方向的P+层或N+层的上表面，超结P型柱的下表面不超过前述同一P+层或N+层的下表面，每个P+层或N+层水平方向的投影区间内的中央区只放置一行超结P型柱，且超结P型柱的浓度相同，其掺杂浓度与N+区1的掺杂浓度相等。该技术方案保证了器件在源漏间施加反向偏压时达到电荷平和，极大的降低了器件的导通电阻，充分发挥了超结结构的优势，保证器件的耐压性能的同时有效利用器件面积，从而改善了半导体器件的导通性能。
进一步的，本发明实施例提供的具有超结结构的半导体器件的制作方法中，超结P型柱阵列组的边界距离栅极氧化层的边界距离为L，L的范围为4μm～10μm。其中，超结P型柱阵列组的上边界为首行超结P型柱的上表面，下边界为x行超结P型柱的下表面，前边界为首列超结P型柱的前表面，后边界为y列超结P型柱的后表面，超结P型柱阵列组的边界距离栅极氧化层的边界距离为首列超结P型柱的前表面与栅极氧化层的前边界，以及y列超结P型柱的后表面与栅极氧化层的后边界之间的距离。若超出栅极氧化层边界，会增加器件的导通电阻。且多个超结P型柱的浓度相同，其掺杂浓度与N+区1的掺杂浓度相等。
步骤S5：形成由N+区的中央区、N+外延层和P-外延层的两侧边组成的N+区，N+区的中央区两侧与PN交替超结区之间形成P-体区。其中，N+区采用由TBI材料聚合的PTBI2T电子漂移层。N+区为N型重掺杂区，掺杂剂量为1E15～2E15，截面宽度为2～5μm。
步骤S6：在N+区与P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极。其中，栅极氧化层的宽度与多晶硅栅极的宽度相等。
步骤S7：在多晶硅栅极的两侧P-体区进行光刻注入形成N+源区。参见图10，本发明实施例提供的具有超结结构的半导体器件的制作方法中，步骤S6和步骤S7的产品示意图(未示出N型衬底)。
步骤S8：在PN交替超结区与N+源区连接处的上表面形成器件源极金属，在N+区的侧边区的上表面形成器件漏极金属，在器件源极金属、器件漏极金属和多晶硅栅极之间水平铺设形成介质隔离层，即为图1本发明实施例提供的一种具有超结结构的半导体器件的三维结构图中的产品。
本发明实施例所提供的具有超结结构的半导体器件的制作方法，首先，提供N型衬底，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成P-外延层，外延后进行表面平坦化。其次，在P-外延层的两侧形成深沟槽，深沟槽的底部延伸至N+外延层的上表面；在深沟槽内部形成PN交替超结区。然后，在P-外延层的中央区刻蚀形成中央凹槽，通过热驱注入在中央凹槽中注入N型离子，在热驱后的中央凹槽中继续进行刻蚀，注入P型离子，形成超结P型柱，反复执行刻蚀与离子注入，形成超结P型柱阵列组。再次，形成由N+区的中央区、N+外延层和P-外延层的两侧边组成的N+区，N+区的中央区两侧与PN交替超结区之间形成P-体区；在N+区与P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极；在多晶硅栅极的两侧P-体区进行光刻注入形成N+源区。最后，在PN交替超结区与N+源区连接处的上表面形成器件源极金属，在N+区的侧边区的上表面形成器件漏极金属，在器件源极金属、器件漏极金属和多晶硅栅极之间水平铺设形成介质隔离层。该技术方案通过采用多层结构的PN交替超结区与超结P型柱阵列的有机结合，有效保证了器件的耐压性能，同时提高了半导体器件的饱和电流，减小了器件的导通电阻，充分发挥了超结结构的优势，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能，进而缓解了现有技术存在的导通电阻大、饱和电流低的技术问题。
在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种具有超结结构的半导体器件，其特征在于，包括：N型衬底、N+区、P-体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；
所述N+区为由中央区、底边区和侧边区组成的电子漂移区；
所述N型衬底的上方与所述N+区的底边区连接，所述N+区的内表面向中央区延伸为所述P-体区，所述PN交替超结区位于所述N+区的中央区的两侧、所述N+区的侧边区与P-体区之间，所述P-体区的上表面与所述PN交替超结区相连接处设有所述N+源区，所述栅极氧化层覆盖于所述N+源区、N+区、P-体区连接处的上表面，所述栅极氧化层上方设有所述多晶硅栅极，所述PN交替超结区与所述N+源区连接处的上表面设置有器件源极金属，所述N+区的侧边区的上表面设有器件漏极金属，所述多晶硅栅极的上表面及其与所述器件源极金属之间、所述器件源极金属与器件漏极金属之间均水平铺设有所述介质隔离层；
其中，所述PN交替超结区由P+层与N+层纵向间隔交替排列，且所述PN交替超结区的上下表面均为P+层；
所述N+区的中央区内部横向设置有由超结P型柱组成的超结P型柱阵列组，所述超结P型柱的截面宽度小于所述N+层的厚度，且任一超结P型柱的上下表面位于同一所述P+层或N+层的上下表面所围成的水平区域范围内。
2.根据权利要求1所述的半导体器件，其特征在于，所述PN交替超结区由三层P+层与两层N+层纵向间隔交替排列，且上下表面均为P+层；
所述P+层由上到下分别为第一P+层、第二P+层和第三P+层，所述N+层分别为第一N+层和第二N+层，所述第一N+层位于第一P+层与第二P+层之间，所述第二N+层位于第二P+层与第三P+层之间。
3.根据权利要求1所述的半导体器件，其特征在于，所述超结P型柱阵列组的边界距离所述栅极氧化层的边界距离为L，L的范围为4μm～10μm。
4.根据权利要求2所述的半导体器件，其特征在于，所述第一P+层、第二P+层和第三P+层的掺杂浓度依次递减，所述第一P+层掺杂剂量为4E15离子个数/平方厘米～5E15离子个数/平方厘米，所述第二P+层的掺杂剂量为3E15离子个数/平方厘米～4E15离子个数/平方厘米，所述第三P+层的掺杂剂量为2E15离子个数/平方厘米～3E15离子个数/平方厘米。
5.根据权利要求2或4所述的半导体器件，其特征在于，所述第一N+层和第二N+层的掺杂剂量均为2E15离子个数/平方厘米。
6.根据权利要求1所述的半导体器件，其特征在于，所述N+区为N型重掺杂区，掺杂剂量为1E15离子个数/平方厘米～2E15离子个数/平方厘米，截面宽度为2～5μm。
7.根据权利要求1所述的半导体器件，其特征在于，所述PN交替超结区的截面宽度为5～10μm。
8.根据权利要求1所述的半导体器件，其特征在于，所述PN交替超结区中每层P+层或N+层的厚度为2～3μm。
9.一种具有超结结构的半导体器件的制作方法，其特征在于，包括：
提供N型衬底，在所述N型衬底的上表面形成N+外延层，在N+外延层的上表面形成P-外延层，外延后进行表面平坦化；
在P-外延层的两侧形成深沟槽，深沟槽的底部延伸至N+外延层的上表面；
在所述深沟槽内部形成PN交替超结区；
在P-外延层的中央区刻蚀形成中央凹槽，通过热驱注入在所述中央凹槽中注入N型离子，在热驱后的中央凹槽中继续进行刻蚀，注入P型离子，形成超结P型柱，反复执行刻蚀与离子注入，形成超结P型柱阵列组；
形成由N+区的中央区、N+外延层和P-外延层的两侧边组成的N+区，N+区的中央区两侧与PN交替超结区之间形成P-体区；
在所述N+区与所述P-体区的连接处上表面形成栅极氧化层，在栅极氧化层的表面沉积形成多晶硅栅极；
在多晶硅栅极的两侧所述P-体区进行光刻注入形成N+源区；
在所述PN交替超结区与所述N+源区连接处的上表面形成器件源极金属，在所述N+区的侧边区的上表面形成器件漏极金属，在所述器件源极金属、器件漏极金属和多晶硅栅极之间水平铺设形成介质隔离层。
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