CN103828054B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN103828054B
CN103828054B CN201280047129.7A CN201280047129A CN103828054B CN 103828054 B CN103828054 B CN 103828054B CN 201280047129 A CN201280047129 A CN 201280047129A CN 103828054 B CN103828054 B CN 103828054B
Authority
CN
China
Prior art keywords
conductivity type
peripheral region
type post
cellular zone
post area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280047129.7A
Other languages
English (en)
Other versions
CN103828054A (zh
Inventor
赤木望
利田祐麻
桑原诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2012178676A external-priority patent/JP5754425B2/ja
Priority claimed from JP2012178674A external-priority patent/JP5849894B2/ja
Application filed by Denso Corp filed Critical Denso Corp
Priority to CN201610320436.8A priority Critical patent/CN105789271B/zh
Priority claimed from PCT/JP2012/005577 external-priority patent/WO2013046544A1/ja
Publication of CN103828054A publication Critical patent/CN103828054A/zh
Application granted granted Critical
Publication of CN103828054B publication Critical patent/CN103828054B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半导体元件（9）的元件电极（12、17）设置在单元区（1）中，而电连接到半导体衬底（6）的最外周电极（21）设置在周边区（2）中。在周边区（2）中，第二导电型层（7）设置在超级结结构之上。电位分割区（23）设置在第二导电型层（7）之上，以电连接元件电极（12、17）和最外周电极（21），并还将元件电极（12、17）和最外周电极（21）之间的电压分成多个级。当从半导体衬底（6）的厚度方向看时，电位分割区（23）的一部分与周边区（2）重叠。

Description

半导体器件
相关申请的交叉引用
本公开内容基于2011年9月27日提交的日本专利申请号2011-210690、2011年12月1日提交的日本专利申请号2011-263799、2012年8月10日提交的日本专利申请号2012-178676、以及2012年8月10日提交的日本专利申请号2012-178674，上述日本专利申请的内容通过引用被并入于此。
技术领域
本公开内容涉及包括单元区和包围单元区的周边区的半导体器件。
背景技术
专利文献1公开了包括具有超级结（SJ）结构的垂直半导体元件的半导体器件，其中N型柱和P型柱交替和重复地以条纹形状形成在漂移层中。使用SJ结构，形成电流容易流动的电流路径，从而导致较低的导通电阻。此外，使用SJ结构，避免了电场的集中，从而获得高击穿电压。换句话说，实现了高击穿电压和低导通电阻。
半导体器件设置有一种结构，其中在形成垂直半导体元件的单元区中，维持电荷平衡，使得P型柱和N型柱具有相等的杂质浓度，而在包围单元区的周边区中，提供在P型柱和N型柱的相应杂质浓度之间的差异。具体地，关于在每个P型柱中的杂质量和在每个N型柱中的杂质量之间的差异，在位于周边区的最外周上的P型柱和N型柱的组合中的杂质量之间的差异被调节到小于在位于周边区中的P型柱和N型柱的另一组合中的杂质量之间的差异，而在位于周边区的最内周上的P型柱和N型柱的组合中的杂质量之间的差异被调节到大于在位于单元区中的P型柱和N型柱的组合中的杂质量之间的差异。
现有技术文献
专利文献
[专利文献1]JP-A-2006-73615
发明内容
本发明要解决的问题
然而，在上面提到的专利文献1中示出的半导体器件中，在从周边区的最内周到最外周的方向上，首先遇到P型柱的杂质浓度高于N型柱的杂质浓度的富P状态，并随后在较接近外周边的位置处遇到N型柱的杂质浓度高于P型柱的杂质浓度的富N状态。当富P区形成且P电荷Qp变得大于N电荷而导致正电荷不平衡（=P电荷Qp–N电荷Qn/N电荷Qn）时，耗尽层扩展到漏极侧（衬底下表面侧），使得在最外周侧出现击穿。结果，如可从图28所示的电荷不平衡和击穿电压之间的关系图看出，在最外周侧上的击穿电压低于在单元区中的击穿电压，从而使周边区将单元区的电荷平衡余量变窄。这引起降低半导体器件的击穿电压产量（yield）的问题。
此外，在PN柱中的等电位线由富P区拉向衬底的后表面侧。相反，在富P区之外的富N区中，等电位线被拉向衬底的前表面侧。
特别是，在富N区中的等电位线的前边缘朝着衬底的前表面侧延伸。然而，因为前边缘的位置不是固定的，富N区中的单独等电位线的前边缘可能集中在一个位置上。这引起电场的集中出现以因此降低击穿电压的可能性。
本公开内容的目的是提供可在不使电场集中在周边区上的情况下确保击穿电压的半导体器件。本公开内容的另一目的是提供可抑制周边区使单元区的电荷平衡余量变窄并可提高击穿电压产量的半导体器件。
用于解决问题的手段
根据本公开内容的第一方面的半导体器件包括单元区和包围单元区的周边区，并包括半导体衬底、半导体元件、半导体元件的元件电极、最外周电极、第二导电型层和电位分割层。半导体衬底包括第一导电型层和形成在第一导电型层之上并用作漂移区的第一导电型柱区和第二导电型柱区。第一导电型柱区和第二导电型柱区形成超级结结构。半导体衬底的一部分包括在单元区中，而半导体衬底的另一部分包括在周边区中。半导体元件和元件电极设置在单元区中。最外周电极电连接到周边区中的半导体衬底。第二导电型层形成在周边区中的超级结结构之上。电位分割区形成在第二导电型层之上。电位分割区将元件电极电连接到最外周电极，并且还将元件电极和最外周电极之间的电压分割成多个级。当从半导体衬底的厚度方向看时，电位分割区的一部分与周边区重叠。
根据第一方面的半导体器件可确保击穿电压，而不使电场集中在周边区上。
根据本发明的第二方面的半导体器件包括形成半导体元件的单元区和包围单元区的周边区。半导体器件包括具有第一导电型层的半导体衬底和形成在第一导电型层之上并用作漂移区的第一导电型柱区和第二导电型柱区。第一导电型柱区和第二导电型柱区形成超级结结构。半导体衬底的一部分包括在单元区中，而半导体衬底的另一部分包括在周边区中。在单元区中，第一导电型电荷量和第二导电型电荷量被设定为相等。半导体衬底还包括在周边区中的电荷平衡变化区。在电荷平衡变化区中，在超级结结构中的第一导电型电荷量朝着单元区的外周边方向逐渐增大到大于第二导电型电荷量。
根据第二方面的半导体器件可抑制周边区使单元区的电荷平衡余量变窄，并可提高击穿电压产量。
附图说明
根据参考附图所做出的以下详细描述，本公开内容的上述和其它目的、特征和优点将变得更明显。在附图中：
图1是根据本公开内容的第一实施例的半导体器件的平面图；
图2是沿着图1中的线I-I截取的半导体器件的截面图；
图3是示出在周边区中的保护环和齐纳二极管的平面图；
图4（a）是周边区中的P型柱区的宽度以相等的速率改变的平面图，而图4（b）是周边区中的P型柱区的宽度连续改变的平面图；
图5是示出电位分割区的长度和击穿电压之间的关系的视图；
图6（a）是示出当在周边区未设置有电位分割区的结构中在周边区中的N型杂质的浓度保持恒定时的电位分布的仿真结果的视图，而图6（b）是示出在周边区未设置有电位分割区的结构中、在周边区中的N型杂质的浓度连续改变的结构中的电位分布的仿真结果的视图；
图7（a）是示出当在周边区设置有电位分割区的结构中在周边区中的N型杂质的浓度保持恒定时的电位分布的仿真结果的视图，而图7（b）是示出在周边区设置有电位分割区的结构中、在周边区中的N型杂质的浓度连续改变的结构中的电位分布的仿真结果的视图；
图8（a）是示出在未设置有电荷平衡变化区的结构中在周边区中的过剩浓度和半导体器件的击穿电压之间的关系的视图，而图8（b）是示出在设置有电荷平衡变化区的结构中在周边区中的过剩浓度和半导体器件的击穿电压之间的关系的视图；
图9是根据本公开内容的第二实施例的半导体器件的截面图；
图10（a）是示出在根据本公开内容的第三实施例的半导体器件中的SJ结构的布局的示例的平面图，而图10（b）是示出在根据本公开内容的第三实施例的半导体器件中的SJ结构的布局的另一示例的平面图；
图11（a）是示出在根据本公开内容的第四实施例的半导体器件中的周边区的截面图，而图11（b）是在未设置有保护环的半导体器件中的周边区的截面图；
图12是示出在图11（a）和图11（b）中所示的每个结构中层间绝缘膜和绝缘层之间受限（trapped）的电荷Q与击穿电压之间的关系的视图；
图13是根据本公开内容的第五实施例的半导体器件的平面图；
图14是根据本公开内容的第六实施例的半导体器件的平面图；
图15是根据本公开内容的第七实施例的半导体器件的截面图；
图16是根据本公开内容的第八实施例的半导体器件的平面图；
图17（a）是在根据本公开内容的第九实施例的半导体器件中的SJ结构的平面布局图，图17（b）是沿着图17（a）的线XVIIB-XVIIB截取的SJ结构的截面图，以及图17（c）是沿着图17（a）的线XVIIB-XVIIB截取的SJ结构的截面图；
图18是示出P型柱区5的尺寸的示例的表面布局图；
图19（a）是示出在半导体器件中的电位分布的平面图，图19（b）是示出在半导体器件中的电位分布的截面图，图19（c）是示出在沿着图19（a）的线XIXC-XIXC截取的截面中的过剩浓度的分布的视图，以及图19（d）是示出在沿着图19（b）的线XIXD-XIXD截取的截面中的过剩浓度的分布的视图;
图20是示出在电荷不平衡和击穿电压之间的关系的视图；
图21是在根据本公开内容的第十实施例的半导体器件中的SJ结构的平面布局图；
图22（a）是在根据本公开内容的第十一实施例的半导体器件中的SJ结构的平面布局图，图22（b）是示出在沿着图22（a）的线XXIIB-XXIIB截取的截面中的N型柱区的杂质浓度分布的视图，以及图22（c）是示出在沿着线XXIIC-XXIIC截取的截面中的N型柱区的杂质浓度分布的视图；
图23是在根据本公开内容的第十二实施例的半导体器件中的SJ结构的平面布局图；
图24是在根据本公开内容的第十三实施例的半导体器件中的SJ结构的平面布局图；
图25（a）和图25（b）是平面图，其中每个平面图示出在根据另一实施例的SJ结构中的角部分附近的N型柱区中的浓度分布；
图26（a）和图26（b）是平面图，其中每个平面图示出在根据另一实施例的SJ结构中的角部分附近的过剩浓度分布；以及
图27是示出电荷不平衡和击穿电压之间的关系的视图。
具体实施方式
（第一实施例）
下面将参考附图来描述根据本公开内容的第一实施例的半导体器件。如图1所示，半导体器件包括形成半导体元件的单元区1、以及周边区2。在具有四边形形状的单元区1的外周边上，提供周边区2以包围单元区1。
如图2所示，在单元区1中，形成大量金属氧化物膜半导体场效应晶体管（MOSFET）。
半导体器件包括形成有SJ结构的半导体衬底6，其中在N+型漏极层3之上，N型柱区4和P型柱区5被形成为漂移区，并重复地布置在与漏极层3的平面方向平行的方向上。
此外，在SJ结构之上，提供通过外延生长形成的P型层7。P型层7设置在单元区1和周边区2之上。另一方面，在与SJ结构相对的漏极层3的侧面上，形成漏极电极8。
在单元区1中，沟槽-栅极MOSFET被形成为半导体元件9。每个MOSFET具有将在下面简要描述的典型结构。沟槽10被形成为穿过每个形成在P型层7中的N+型源极区和P型沟道层延伸，并到达N型柱区4。在沟槽10的内壁表面之上，栅极绝缘膜和栅极层连续形成，以形成包括沟槽10、栅极绝缘膜和栅极层的沟槽-栅极结构。在P型沟道层中，也形成P型主体区。注意，MOSFET的结构是例证性的，且也可使用另一结构。
沟槽10设置成使得N型柱区4和P型柱区彼此接触的平面的平面方向与沟槽10所延伸的延伸方向平行。如果定义N型柱区4之一和与该N型柱区4相邻的P型柱区5之一配对以形成一个柱结构，则由此可见，沟槽栅极结构设置为用于每一个柱结构。
此外，在栅极层上，形成层间绝缘膜11，其覆盖栅极层并设置有暴露P型沟道层的接触孔。层间绝缘膜11由例如硅的局部氧化（LOCOS）制成。源极电极12被形成以覆盖层间绝缘膜11，并经由接触孔与P型沟道层接触。
另一方面，在周边区2中，层间绝缘膜11形成在P型层7上。层间绝缘膜11的厚度是例如800nm。在层间绝缘膜11上，形成绝缘层13，且在绝缘层13上，形成具有例如400nm的厚度的多晶硅层14。绝缘层13由例如硼磷硅玻璃（BPSG）制成。多晶硅层14被图案化以用作配线，且从单元区1侧，栅极配线15和场板16以该顺序来布置。
栅极配线15电连接到栅极层。在栅极配线15上，形成栅电极17。在场板16上，形成电连接到源极电极12的中继电极18。
多晶硅层14的位于场板16外部的部分形成为多个保护环，其朝着与单元区1的相对侧以相等的间隔来布置。保护环19被布置为例如在多个圆中的导电区，以便包围单元区1。注意，作为保护环19，例如也可使用N型导电区、P型导电区、金属等。
多晶硅层14的最外周部分被布置为最外周环20，且在最外周环20上，形成最外周电极（EQR）21。最外周环20电连接到最接近最外周电极21的保护环19之一。
最外周电极21定位成较接近半导体器件的外边缘部分，即，在周边区2的最外周边缘部分上。最外周电极21经由与P型层7一样设置在同一层中的N+型区22电连接到位于漂移区周围的N型外延区。
栅极配线15、场板16、多个保护环19和最外周环20覆盖有绝缘层13，且栅极配线15、场板16和最外周环20中的每个的一部分从绝缘层13暴露出。绝缘层13的总厚度是例如800nm。栅电极17和中继电极18经由绝缘层13的开口连接到栅极配线15和场板16。
最外周电极21设置成当从半导体衬底6的厚度方向（衬底法线方向）看时与SJ结构重叠。结果，在SJ结构中的电位分布的扩展由最外周电极21来抑制。
在周边区2的布置多晶硅层14的区域中的布置多个保护环19的区域用作电位分割区23。也就是说，电位分割区23是位于P型层7之上（在绝缘层13侧上）的区域，以将源极电极12（中继电极18）电连接到最外周电极21，并且还将在源极电极12（中继电极18）和最外周电极21之间的电压分成多个级。注意，周边区2的长度是例如250μm，且电位分割区23的长度是例如100μm。
为了将电压分成多个级，各个保护环19由确保期望的击穿电压的齐纳二极管24来连接。在本实施例中，齐纳二极管24设置成使得元件电位分布在半导体器件的外径方向上。在一个级中的齐纳二极管24的击穿电压是例如30V，该齐纳二极管将保护环19之一连接到与其相邻的保护环19。使用这样的齐纳二极管24，将例如600V的电压分割。
多个保护环19从源极电极12（中继电极18）侧朝向最外周电极21以相等的间隔布置在电位分割区23中。因此，电位分割区23从源极电极12（中继电极18）侧朝向最外周电极21侧以相等的间隔将在源极电极12（中继电极18）和最外周电极21之间的电压分割成多个级。结果，可以在电位分割区23中从源极电极12（中继电极18）侧朝向最外周电极21侧以相等的间隔将电位固定。因此，可确保杂质浓度的变化的宽余量（电荷平衡余量），以抵抗击穿电压的劣化。
注意，保护环19以相等的间隔被布置的这种布局是例证性的。只要在电位分割区23中形成在半导体衬底6中的电位分布可以以相等的间隔固定，保护环19就不需要以相等的间隔来布置。
如图3所示，每个齐纳二极管24包括N型区25和P型区26，该N型区25和P型区26沿着保护环19之一与另一保护环19之间的保护环19的延伸方向交替地布置。N型区25和P型区26通过注入多晶硅中的离子而形成。因为齐纳二极管24串联地布置，因此在每个级中的保护环19的电位被分割。
随后，将描述在半导体衬底6的SJ结构中的电荷平衡。在本实施例中，形成SJ结构的N型柱区4和P型柱区5均重复地布置在整个单元区1和周边区2之上。N型柱区4和P型柱区5的深度是例如47μm，且间距是7μm。
在单元区1中，每个N型柱区4的杂质浓度与每个P型柱区5的杂质浓度相同。在PN柱中P载流子的数量与N载流子的数量相同。也就是说，电荷平衡条件在每个PN柱中是相同的。例如，在N型柱区4和P型柱区5中的每个杂质浓度均是5×1015cm-3。
另一方面，周边区2设置有一个区域，在该区域中，在N型柱区4和P型柱区5中的相应杂质浓度之间的平衡朝着与单元区1的相对侧连续改变。该区域是在P型层7之下（在漏极层3侧上）的区域，并被称为电荷平衡变化区27。注意，最外周电极21位于电荷平衡变化区27周围。
这里，在周边区2的电荷平衡变化区27中，杂质浓度之间的平衡朝着与单元区1的相对侧连续改变。将参考图4（a）和4（b）进行描述。在图4（a）和4（b）中示出位于周边区2中的SJ结构的平面布局的示例。注意，在图4中，周边区2被表达为“富N区”，且在飘移层周围的N型外延区被表达为“N-Epi区”。
当N型柱区4和P型柱区5重复地布置的方向被称为重复方向时，在图4（a）中，在重复方向上位于周边区2中的P型柱区5的宽度以相等的速率减小到小于位于单元区1中的P型柱区5的宽度。然而，因为在周边区2中的P型柱区5的宽度在周边区2中是恒定的，因此在周边区2的电荷平衡变化区27中的杂质浓度之间的平衡不改变且是恒定的。
另一方面，在图4（b）中，在周边区2中，在漏极层3的平面方向上在与重复方向垂直的方向上的P型柱区5的宽度朝着P型柱区5的端部5a连续减小。也就是说，P型柱区5的端部5a在垂直方向上逐渐变细。换句话说，N型柱区4在垂直方向上的宽度连续增大。结果，在周边区2中，每个N型柱区4的体积随着距单元区1距离的增大而连续增大，使得杂质浓度之间的平衡在重复方向上朝着N型移动。也就是说，朝着周边区2的最外周边缘部分，N型占主导地位且富N状态占优势。使用P型柱区5的这种平面布局，在电荷平衡变化区27中的杂质浓度之间的平衡连续改变。
在本实施例中，电位分割区23布置成当从半导体衬底6的厚度方向看时与电荷平衡变化区27重叠。
本发明人检查了在电位分割区23的长度和击穿电压之间的关系。其结果在图5中示出。“电位分割区23的长度”对应于从在漏极层3的平面方向上电位分割区23的位于单元区1侧的端部到位于最外周电极21侧的其端部的距离。
当观看图5时，当电位分割区23的长度不小于50μm时，击穿电压是稳定的。在这里，50μm长度所具有的值大于从P型层7的表面到漏极层3的深度。
也就是说，当电位分割区23的长度很短时，击穿电压由周边区2确定。然而，当电位分割区23的长度大于从P型层7的表面到漏极层3的深度时，可获得不小于600V的稳定击穿电压，并可肯定地确保周边区2中的击穿电压。因此，上述电位分割区23的长度大于从P型层7的表面到漏极层3的深度。
随后，当前的发明人检查了在周边区2中有/无电位分割区23的情况下以及在周边区2中有/无电荷平衡变化区27的情况下半导体器件的击穿电压。其结果在图6（a）到图8（b）中示出。
首先，图6（a）和图6（b）示出在一个结构中的电位分布的仿真结果，在该结构中，电位分割区23（保护环19和齐纳二极管24）未设置在周边区2中，且在周边区2中每个N型柱区4的杂质浓度被设定为例如比每个P型柱区5的杂质浓度高10%。
图6（a）示出在周边区2的SJ结构具有图4（a）所示的布局的结构中的仿真结果。也就是说，示出了在以下结构中的电位分布，即在该结构中，通过过剩浓度={(在N型柱区4中的杂质量)–(在P型柱区5中的杂质量)}/(柱部分的体积)所计算的过剩浓度在周边区2中是均匀的。根据该结果，可以看出等电位线集中在周边区2中的单元区1侧上，且可能出现电场集中。
相反，图6（b）示出在周边区2的SJ结构具有图4（b）所示的布局的结构中的仿真结果。也就是说，图6（b）示出在以下结构中的仿真结果，即在该结构中，在周边区2的电荷平衡变化区27中的杂质浓度之间的平衡连续改变。根据该结果，可以看出等电位线从周边区2的单元区1侧小程度地改变。
在图7（a）和图7（b）中示出了在通过将保护环19提供在具有如上所述的电位分布的结构中而获得的结构中的电位分布的仿真结果。因为提供了保护环19，因此在SJ结构中的保护环19侧上的电位被固定。
图7（a）示出在通过将保护环19提供在图6（a）的结构中而获得的结构中的仿真结果。根据该结果，在周边区2中的等电位线未被平滑的绘出，且在等电位线之间的间隔是不均匀的。
另一方面，图7（b）示出在通过将具有以相等间隔所固定的电位的保护环19提供在图6（b）的结构中而获得的结构中的仿真结果。根据该结果，在SJ结构中的等电位线被平滑的绘出，且在等电位线之间的间隔是均匀的。
图8（a）和图8（b）是每个示出周边区2中的过剩浓度和半导体器件的击穿电压之间的关系的视图。在图8（a）和图8（b）的每个图中，未设置有保护环19的结构的击穿电压由虚线示出，而设置有保护环19的结构的击穿电压由实线示出。
图8（a）示出在未设置有电荷平衡变化区27的结构中有/无保护环19的情况下的击穿电压。根据该结果，应理解，击穿电压随着保护环19的有/无产生差异，而无关于在周边区2中的过剩浓度的变化。这是因为由周边区2中的SJ结构所形成的硅表面中的电位分布与由保护环19限定的表面电位分布不匹配，因此由周边区2中的SJ结构所形成的电位分布被影响。在图8（a）的情况下，击穿电压在周边区2中的最外周保护环20附近劣化。
相反，图8（b）示出在设置有电荷平衡变化区27的结构中有/无保护环19的情况下的击穿电压。根据该结果，即使在周边区2中的过剩浓度改变时，击穿电压也不随着保护环19的有/无而产生差异。通过将由周边区2中的SJ结构所形成的硅表面中的电位分布和由保护环19限定的表面电位分布相匹配，可确保杂质浓度的变化的宽余量（电荷平衡余量），以抵抗击穿电压的劣化。在本实施例中，通过如上所述提供在周边区2中的杂质浓度之间的平衡连续改变的结构并且也以相等的间隔来布置保护环19，从而使在周边区2中的SJ结构中的电位分布是相等的间隔。
接着，将描述制造包括半导体衬底6中的电荷平衡变化区27并包括层间绝缘膜11上的电位分割区23的半导体器件的方法。首先，制备包括SJ结构的半导体衬底6。在这里，在制备好的半导体衬底6中，对应于周边区2的SJ结构具有图4（b）的平面布局，以使在周边区2中的电荷平衡变化区27中的杂质浓度之间的平衡连续改变。
随后，在单元区1中的半导体元件通过通常的半导体工艺来形成。此外，在半导体衬底6中，P型层7形成在单元区1的外周边上，且层间绝缘膜11形成在P型层7之上。
在下文中，在层间绝缘膜11之上，形成绝缘层13和多晶硅层14，且多晶硅层14布置在栅极配线15、场板16、多个保护环19、以及最外周环20中。多晶硅层14也被留下，以便提供在各个保护环19之间的耦合。在这里，各个保护环19布置成使得位于电位分割区23中的多个保护环19位于电荷平衡变化区27之上。
随后，在位于各个保护环19之间的多晶硅层14中执行离子注入，以沿着保护环19的延伸方向交替形成N形区25和P形区26。随后，绝缘层13进一步形成，以便覆盖保护环19、N型区25和P型区26中的每个，且绝缘层13的部分被开口。源极电极12、栅电极17、中继电极18和最外周电极21同时形成在整个单元区1和周边区2之上。因此，实现了图1到图3中所示的半导体器件。
如前所述，本实施例的特征在于，周边区2设置有杂质浓度之间的平衡连续变化的电荷平衡变化区27，且将源极电极12和漏极电极18之间的电压分割成多个部分的电位分割区23设置在电荷平衡变化区27之上。
因为电位分割区23位于杂质浓度连续变化的电荷平衡变化区27之上，可实现抵抗在周边区2中的层间绝缘膜11和绝缘层13之间受限的电荷影响的屏蔽效应，并因此防止击穿电压的波动。因此，可在不使电场集中在周边区2上的情况，确保击穿电压。
注意，N型柱区4是第一导电型柱区的示例，且P型柱区5是第二导电型柱区的示例。此外，源极电极12是元件电极的示例。
（第二实施例）
将参考图9来描述根据本公开内容的第二实施例的半导体器件。在图9中，电极之间的配线和齐纳二极管24被省略。
如图9所示，在本实施例中，在与N型柱区4和P型柱区5被重复地设置在漏极层3的平面方向中的方向垂直的方向上延伸的各个保护环19在从半导体衬底6的厚度方向看时与相应的P型柱区5重叠。因此，保护环19的端部也可位于P型柱区5之上。
（第三实施例）
参考图10（a）和图10（b）来描述根据本公开内容的第三实施例的半导体器件。如图10（a）和图10（b）所示，在周边区2中，形成SJ结构的N型柱区4和P型柱区5以包围单元区1的环形形状（多圆框架形状）来布置。朝着与单元区1的相对侧，交替地布置N型柱区4和P型柱区5。
在这里，在图10（a）中，在N型柱区4和P型柱区5被重复地布置的重复方向上，N型柱区4和P型柱区5的相应宽度是恒定的，且N型柱区4以相等的间隔布置。在该构造中，在周边区2的电荷平衡变化区27中的杂质浓度之间的平衡没有变化。
另一方面，在图10（b）中，在电荷平衡变化区27中的N型柱区4的宽度随着距单元区1距离的增大而增大。换句话说，随着距单元区1的距离的增大，P型柱区5的间隔增大。结果，载流子在N型柱区4中增大，使得电荷平衡变化区27处于富N状态。以这种方式，可连续改变电荷平衡变化区27中的杂质浓度之间的平衡。
（第四实施例）
将描述根据本公开内容的第四实施例的半导体器件。在上述每个实施例中，各个保护环19使用齐纳二极管24连接到彼此，齐纳二极管24是电位分割元件。然而，在本实施例中，各个保护环19与电阻器连接。
图11（a）是根据本实施例的半导体器件的周边区2中的截面图。如附图中所示，在本实施例中，栅电极17和漏极电极8利用电位分割区23进行电位分割。使用电阻器28作为电位分割元件。每个电阻器28的电阻值是例如1×1010Ω。
本发明人检查了在图11（a）所示的周边区2的结构中有/无电位分割区23的情况下的击穿电压。其结果在图12中示出。图12示出在层间绝缘膜11和绝缘层13之间受限的电荷Q与击穿电压之间的关系。如图12所示，在图11（b）所示的未设置有电位分割区23的结构中，击穿电压响应于电荷Q的存在而不稳定地变化。另一方面，已发现在如图11（a）所示的设置有电位分割区23的结构中，可获得恒定的击穿电压，而不取决于存在的电荷Q。
注意，同样在使用齐纳二极管24作为电位分割元件的结构中，获得与在图12中获得的相同效果。
因此，也可使用电阻器28作为电位分割元件。通过在形成第一实施例中所示的齐纳二极管24时减小杂质浓度，形成齐纳二极管24的N型区25和P型杂质区26可用作电阻器28。
因为栅电极17和漏极电极8之间的电压被分割，因此用于将保护环9连接到源极电极12的中继电极18不再需要。因此，可使半导体器件小型化。
注意，栅电极17是元件电极的示例。
（第五实施例）
将参考图13来描述根据本公开内容的第五实施例的半导体器件。如图13所示，在本实施例中，一个保护环19以螺旋形状设置。因此，可使用保护环19的电阻部件来分割相应级的电位。
（第六实施例）
将参考图14来描述根据本公开内容的第六实施例的半导体器件。
如图14所示，在本实施例中，布局具有P型柱区5以点状散布在N型柱区4中的图案。也就是说，N型柱区4和P型柱区5从单元区1的中心在径向方向上交替和重复布置。形成在周边区2中的P型柱区5的比被设定为低于形成在单元区1中的P型柱区5的比，并朝着单元区1的外周边方向减小。
即使在P型柱区5以点状形成在N型柱区4中时，也可构造电荷平衡变化区27，并可获得与在第一实施例中获得的相同的效果。
（第七实施例）
将参考图15来描述根据本公开内容的第七实施例的半导体器件。
如图15所示，也可形成N型柱区4和P型柱区5一直到半导体衬底6的前表面，且不通过外延生长而是通过离子注入形成P型层7。
当P型层7通过离子注入形成时，N型柱区4被形成到半导体衬底6的前表面。因此，可实现在漂移区周围的N型外延区和最外周电极21之间的电连接，而不形成在第一实施例中示出的N+型区22（见图2）。
（第八实施例）
将参考图16来描述根据本公开内容的第八实施例的半导体器件。
如图16所示，在本实施例的半导体器件中，在柱重复方向上，在各个柱之间的间距随着从单元区1朝向外周边方向的距离保持恒定而不发生改变，而P型柱区5的宽度随着从单元区1朝向外周边方向的距离而减小。此外，在垂直于重复方向的方向上，P型柱区5的端部5逐渐变细，且变细部分的锥角随着P型柱区5的宽度的减小而减小，即，在重复方向上朝着单元区1的外周边方向而减小。
因为端部5a的锥角随着P型柱区5的宽度的减小而减小，可在整个SJ结构被假定具有四边形形状（在下文中被简单地称为SJ结构的角部分）时抑制电场集中在角部分上。
此外，通过逐渐减小P型柱区5的宽度，可随着从单元区1朝向外周边方向的距离而连续改变在N型柱区4和P型柱区5中的杂质浓度之间的平衡。
即使在P型柱区5的宽度在柱重复方向上改变时，N型杂质浓度也可随着从单元区1朝向外周边方向的距离而连续地改变到大于P型杂质浓度，而周边区2被提供为N型载流子占优势的富N区。结果，可获得与在第一实施例中获得的相同的效果。
（第九实施例）
将参考图17（a）和图17（b）来描述根据本公开内容的第九实施例的半导体器件。
如图17（a）所示，在本实施例中，在图17（a）的纸张之上的横向方向被假定为纵向方向（在下文中被称为柱纵向方向），且形成SJ结构的N型柱区4和P型柱区5在垂直于柱纵向方向的方向（在下文中垂直于柱纵向方向的方向被称为柱重复方向）上重复和交替布置在整个单元区1和周边区2之上。
在单元区1中，在P型柱区5中的电荷量和在N型柱区4中的电荷量之间的比被设定为1:1。N型柱区4和P型柱区5的深度（柱深度）被设定为例如45μm，且作为PN柱的重复单位的柱间距被设定为6.0μm。
此外，如图17（c）所示，在N型柱区4和P型柱区5之间的边界表面被形成为锥形表面，其在深度方向上倾斜以显示出随着P型柱区5的深度而变窄的锥形形状。在边界线和柱重复方向之间的角（在下文中被称为第一锥角）被设定为例如89.6°，该边界线包括在被形成为锥形表面的边界表面中并沿着柱重复方向穿过切割面。
使N型柱区4和P型柱区5之间的杂质浓度相等，以使在作为一个整体的相邻PN柱中的P型电荷量和N型电荷量相等，并在PN柱中提供相同的电荷平衡条件。例如，在N型柱区4和P型柱区5的每个中的杂质浓度被设定为8.0×1015cm-3。
注意，因为在N型柱区4和P型柱区5之间的边界表面被形成为锥形表面，因此提供了电荷平衡变化结构，其中在N型柱区4中的N型电荷量在深度方向上逐渐增大到大于在P型柱区5中的P型电荷量。然而，在N型柱区4和P型柱区5中的整个深度上使P型电荷量和N型电荷量相等。结果，在单元区1中，提供电荷平衡变化结构，在该电荷平衡变化结构中在作为一个整体的PN柱中提供相同的电荷平衡条件，且N型电荷量在深度方向上逐渐增大到大于P型电荷量。
另一方面，周边区2设置有一个区域，在该区域中，在N型柱区4和P型柱区5中的电荷量之间的平衡随着从单元区1朝向外周边方向的距离而连续改变。该区域设置在P型层7之下（在漏极层3侧上），以用作改变电荷平衡的电荷平衡变化区27。注意，最外周电极21位于电荷平衡变化区27周围。
在电荷平衡变化区27中，在柱纵向方向和柱重复方向上，在N型柱区4和P型柱区5中的电荷量之间的平衡使用不同的结构随着从单元区1朝向外周边方向的距离而连续改变。具体地，N型柱区4的体积与P型柱区5的体积之比增大，以提供周边区2作为N型电荷量占优势的富N区，而N型电荷量随着从单元区1朝向外周边方向的距离而连续改变到大于P型电荷量。
在柱纵向方向上，如图17（a）所示，在衬底水平面中在N型柱区4和P型柱区5之间的边界线相对于柱重复方向倾斜，以显示出P型柱区5的宽度逐渐减小的锥形形状。在边界线和柱重复方向之间形成的角（在下文中被称为第二锥角）被设定为例如89.8°。第二锥角被设定为大于第一锥角（第二锥角>第一锥角）。通过将第二锥角设置为大于第一锥角，在等电位线之间的间隔在周边区2中比在单元区1中大，从而减小电场的集中。因此，在周边区2中的击穿电压可以高压在单元区1中的击穿电压。
如图18所示，在P型柱区5中，位于单元区1中并具有恒定宽度的部分在柱纵向方向上具有6000μm的尺寸而在柱重复方向上具有3.3μm的尺寸，且具有逐渐减小的宽度的部分在柱纵向方向上具有100μm的尺寸而在柱重复方向上具有2.6μm的尺寸。因此，在柱纵向方向上，通过改变P型柱区5的宽度，在N型柱区4和P型柱区5中的电荷量之间的平衡随着从单元区1朝向外周边方向的距离而连续改变。
注意，P型柱区5的深度可被设定为在单元区1和周边区2中是相等的。然而，如图17（b）所示，在本实施例中，深度随着从单元区1朝向外周边方向的距离而逐渐减小。因为通过在N型柱区4中形成沟槽并随后在其中嵌入P型层来构造P型柱区5，因此P型柱区5的宽度的减小引起微加载效应，使得深度随着宽度的减小而变浅。
在柱重复方向上，P型柱区5的尺寸被防止从单元区1中的尺寸发生改变，而其柱间距随着从单元区1朝向外周边方向的距离而增大到大于在单元区1中的柱间距。通过逐渐增大柱间距，在N型柱区4和P型柱区5中的电荷量之间的平衡随着从单元区1朝向外周边方向的距离而连续改变。
在本实施例中，电位分割区23被设置成在半导体衬底6的厚度方向上与电荷平衡变化区27重叠。
在具有这样的构造的半导体器件中，电位分布和过剩浓度（过剩浓度=（P型电荷量-N型电荷量）/柱间距）的分布如在图19（a）到图19（d）中所示。因为电荷平衡变化区27如在图19（a）到图19（d）中所示的那样被提供，因此在图19（a）到图19（d）中的XIXC-XIXC截面和XIXD-XIXD截面的每个中的过剩浓度随着从单元区1朝向外周边方向的距离而降低，并随着在深度方向上的深度而降低。因此，如图19（a）和图19（b）所示，在由附图中的虚线所示的等电位线之间的间隔在周边区2中比在单元区1中大，从而减少电场的集中。因此，可将在周边区2中的击穿电压设定为高于在单元区1中的击穿电压。
结果，可从图20所示的电荷不平衡和击穿电压之间的关系的视图中看出，甚至在周边区2的外周边侧上的击穿电压也不低于在单元区1中的击穿电压，且周边区2不减小在单元区1中的电荷平衡余量。因此，可提供一种半导体器件，其中周边区2被抑制减小在单元区1中的电荷平衡余量，且可提高击穿电压产量。
在P型柱区5的前端部中，在理想等电位分布中，等电位线一个接一个地终止在前表面侧，如图17（b）所示。相反，在本实施例中，P型柱区5的深度随着从单元区1朝向外周边的距离而逐渐变浅，从而允许P型柱区5的形状更接近理想等电位分布的形状。因此，可进一步减少电场的集中并进一步提高击穿电压。
（第十实施例）
将参考图21来描述根据本公开内容的第十实施例的半导体器件。本实施例通过相对于第九实施例修改在柱重复方向上改变电荷平衡的方式而获得，而其它方面与第九实施例相同。因此，将只给出不同于在第九实施例中的部分的描述。
如图21所示，在本实施例的半导体器件中，在柱重复方向上，柱间距保持恒定，而不随着从单元区1朝向外周边方向的距离而改变，而P型柱区5的宽度随着从单元区1朝向外周边方向的距离而减小。通过逐渐减小P型柱区5的宽度，在N型柱区4和P型柱区5中的电荷量之间的平衡随着从单元区1朝向外周边方向的距离而连续改变。
即使在P型柱区5的宽度在柱重复方向上改变时，也可提供周边区2作为N型电荷量占优势的富N区，并且也连续改变N型电荷量，使得N型电荷量随着从单元区1朝向外周边方向的距离而大于P型电荷量。因此，可获得与在第九实施例中获得的相同的效果。
（第十一实施例）
将参考图22（a）到图22（c）来描述根据本公开内容的第十一实施例的半导体器件。本实施例通过修改在第九实施例中的SJ结构而被获得，而其它方式与第九实施例相同。因此，将只给出不同于在第九实施例中的部分的描述。
如图22（a）所示，在本实施例中，在图22（a）的纸张方向之上的横向方向被假定为柱纵向方向，且P型柱区5的宽度在柱纵向方向上从单元区1到周边区2保持恒定。然而，在周边区2中，在N型柱区4中的杂质浓度在柱纵向方向和柱重复方向上改变，使得在N型柱区4中的电荷量随着从单元区1朝向外周边方向的距离而增大。
即使在N型柱区4中的杂质浓度随着从单元区1朝向外周边方向的距离而增大时，也可提供周边区2作为N型电荷量占优势的富N区，并且也连续改变N型电荷量，使得N型电荷量随着从单元区1朝向外周边方向的距离而大于P型电荷量。因此，可获得与在第九实施例中获得的相同的效果。
（第十二实施例）
将参考图23来描述根据本公开内容的第十二实施例的半导体器件。本实施例通过修改在第九实施例中的周边区2的SJ结构而获得，并且其它方式与第九实施例相同。因此，将只给出不同于在第九实施例中的部分的描述。
如图23所示，在本实施例中，单元区1设置有SJ结构，其中在图23的纸张方向之上的横向方向被假定为柱纵向方向，垂直于柱纵向方向的方向被假定为柱重复方向，且N型柱区4和P型柱区5重复布置。另一方面，在周边区2中，P型柱区5以多圆框架形状来设置，以便包围单元区1的周边。在本实施例的情况下，因为单元区1具有四边形形状，在周边区2中的P型柱区5也具有四边形框架形状并具有圆角部分，以便允许减少在角部分中的电场集中。
在这样的结构中，在以多圆框架形状所布置的P型柱区5之间的间隔朝着单元区1的外周边方向增大。因此，在N型柱区4中的电荷量随着从单元区1朝向外周边方向的距离而增大。
即使在以多圆框架形状所布置的P型柱区5之间的间隔朝着单元区1的外周边方向增大时，也可提供周边区2作为N型电荷量占优势的富N区，并且也连续改变N型电荷量，使得N型电荷量随着从单元区1朝向外周边方向的距离而大于P型电荷量。因此，可获得与在第九实施例中获得的相同的效果。
（第十三实施例）
将参考图24来描述根据本公开内容的第十三实施例的半导体器件。本实施例通过修改在第九实施例中的SJ结构而获得，而其它方式与第九实施例相同。因此，将只给出不同于在第九实施例中的部分的描述。
如图24所示，在本实施例中，在单元区1和周边区2中，P型柱区5以点状散布。在单元区1中，在N型柱区4和P型柱区5之间的柱比被设定为1:1。另一方面，在周边区2中，在其中形成的P型柱区5的比被设定为低于在单元区1中形成的P型柱区5的比，并随着从单元区1朝向外周边方向的距离而逐渐减小。因此，在N型柱区4中的电荷量随着从单元区1朝向外周边方向的距离而增大。
通过提供这样的构造，即使在SJ结构不包括条纹PN柱时，但也提供P型柱区5以点状来布置的结构，也可提供周边区2作为N型电荷量占优势的富N区，并且也连续改变N型电荷量，使得N型电荷量随着从单元区1朝向外周边方向的距离而大于P型电荷量。因此，可获得与在第九实施例中获得的相同的效果。
（其它实施例）
在每个前述实施例中所示的半导体器件的构造是例证性的。半导体器件不限于上述构造，并且还可具有能够实现本公开内容的另一构造。例如，半导体元件不限于MOSFET，并且还可以是二极管等。MOSFET也可具有平面类型，而不是沟槽-栅极类型。
同样在电阻器28用作电位分割元件的结构中，在电荷平衡变化区27中的N型柱区4不限于图4（b）所示的布局，并且还具有图10（b）所示的布局。
在每个前述实施例中，当从半导体衬底6的厚度方向看时，整个电位分割区23与电荷平衡变化区27重叠。然而，这是放置的示例，且当从半导体衬底6的厚度方向看时，电位分割区23的至少一部分可适合与周边区2（优选为电荷平衡变化区27）重叠。也就是说，当电位分割区23至少设置在周边区2之上时，可实现抵抗在周边区2中受限的电荷的影响的屏蔽效应，并因此防止击穿电压的变化。因此，可在不允许电场集中在周边区2上的情况，确保击穿电压。当电位分割区23设置成与电荷平衡变化区27重叠时，可使在硅表面中的电位分布和由保护环19限定的表面电位分布相匹配，使得根据保护环的有/无而在击穿电压中没有产生差异。结果，可获得以下效果，即能够确保较宽的电荷平衡余量以抵抗击穿电压的劣化。
在第一实施例中，提供一种结构，在该结构中，在电位分割区23中最外周电极21（漏极电极8）和源极电极12之间的电压被分割。然而，该结构也可使得在最外周电极21（漏极电极8）和栅电极17之间的电压以与在第四实施例中的相同的方式被分割。因此，可使用来自栅极的引出电极，从源极引出电极的中继电极18的区域是不必要的，且半导体器件的面积可通过该区域被减小。
此外，在第一实施例中，使用齐纳二极管24作为电位分割元件来执行电位分割。然而，以与在第四实施例中相同的方式，也可使用电阻器28。
在每个前述实施例中，在杂质浓度之间的平衡在电荷平衡变化区27中连续改变。然而，在杂质浓度之间的平衡的连续改变也可从周边区2的位于比电荷平衡变化区27更接近单元区1的区域开始。也就是说，周边区2的电荷平衡变化区27也可相邻于单元区1。结果，当高载流子注入状态出现时，等电位线开始在单元区1侧弯曲，以抑制在被供应到单元区1的载流子的数量和被供应到周边区2的载流子的数量之间的差异。根据电荷平衡变化区27的结构，也可改变在位于漂移区周围的N型外延区中的N型杂质浓度。
例如，在图4（b）所示的结果中，布置在重复方向上的P型柱区5的宽度保持恒定，且每个具有锥形形状的端部5a的锥角也保持恒定。此外，在P型柱区5之间的间距在重复方向上朝着单元区1的外周边方向增大。在提供这样的结构的情况下，在重复方向和垂直于重复方向的方向上，N型杂质浓度与P型杂质浓度之比朝着单元区1的外周边方向增大。
因此，当在SJ结构的角部分中使用与用于增大在重复方向和垂直于重复方向的方向上的N型杂质浓度的比相同的速率增大N型杂质浓度的比时，N型杂质浓度的比高于在电荷平衡变化区27的其它部分中的N型杂质浓度的比。也就是说，角部分具有通过使在重复方向上的N型杂质浓度的比乘以在垂直于重复方向的方向上的N型杂质浓度的比而获得的比，使得N型杂质浓度的比不良地变得较高。
因此，在图4（b）所示的结构的情况下，可通过连接具有在重复方向上的N型杂质浓度的相同比的部分和具有在垂直于重复方向的方向上的N型杂质浓度的相同比的部分来为角部分合适地设定N型杂质浓度的比。也就是说，当显示出具有N型杂质浓度的相同比的位置的线被定义为等浓度线时，如图25（a）所示，等浓度线可在角部分中合适地具有锥形形状。因此，可抑制在角部分中的N型杂质浓度的比变得高于在电荷平衡变化区27的其它部分中的N型杂质浓度的比。
在图16所示的结构中，布置在重复方向上的P型柱区5的宽度逐渐减小，且每个具有锥形形状的端部5a的锥角也逐渐减小。此外，在重复方向上，在P型柱区5之间的间距保持恒定。同样在提供这样的结构的情况下，N型杂质浓度与P型杂质浓度之比在重复方向和垂直于重复方向的方向这两者上朝着单元区1的外周边方向增大。因此，同样在这种情况下，通过将在重复方向上具有N型杂质浓度与P型杂质浓度的相同比的部分与在垂直于重复方向的方向上具有N型杂质浓度与P型杂质浓度的相同比的部分相连接，来合适地设定在角部分中的N型杂质浓度的比。
然而，与图4（b）的结构比较，即使在SJ结构的角部分中使用与用于增大在重复方向和垂直于重复方向的方向上的N型杂质浓度的比相同的速率增大N型杂质浓度的比时，N型杂质浓度的比增大的程度也很低。因此，如在图25（b）中所示的，在角部分中的等浓度线提供有多个形状，每个形状具有朝着单元区1的外周边方向逐渐增大的曲率。因此，可抑制在角部分中的N型杂质浓度的比变得高于在电荷平衡变化区27的其它部分中的N型杂质浓度的比。
注意，在每个前述实施例中，形成N型柱区4和P型柱区5的N型杂质和P型杂质的浓度是恒定的，且N型柱区4和P型柱区5所形成的区域（体积）朝着单元区1的外周边方向改变，以构造电荷平衡变化区27。这是因为当形成N型柱区4和P型柱区5的N型杂质和P型杂质具有恒定的浓度时，其制造过程可被相当大地简化。然而，如果对于不同的杂质浓度，N型柱区4和P型柱区5的制造过程在多个单独的步骤中被执行，则形成这些的N型杂质和P型杂质的浓度也可改变。因此，也可朝着单元区1的外周边方向改变形成N型柱区4和P型柱区5的N型杂质和P型杂质的浓度，以构造电荷平衡变化区27。
简而言之，在电荷平衡变化区27中，电荷量可朝着单元区1的外周边方向合适地减小。因此，也可例如保持在P型柱区5中的P型杂质浓度恒定，并且也朝着单元区1的外周边方向增大在N型柱区4中的N型杂质浓度。
同样，在P型柱区5如在第六和十三实施例中的那样以点状散布的结构中，也可朝着单元区1的外周边方向减小形成P型柱区5的点所形成的区域（体积），以构造电荷平衡变化区27。
同样对于SJ结构，它不限于上述结构。也就是说，只要在单元区1中，在作为一个整体的相邻PN柱中的P型电荷量和N型电荷量相等，周边区2被提供为N型电荷量占优势的富N区，并且N型电荷量随着从单元区1朝向外周边方向的距离连续改变以大于P型电荷量，则该结构就是合适的。
在每个前述实施例中，给出在第一导电类型是N型而第二导电类型是P型的情况的描述。然而，本公开内容甚至可应用于第一导电类型是P型而第二导电类型是N型的半导体器件。也就是说，本公开内容甚至适用于在每个前述实施例中所描述的各个构件的导电类型被反转的结构。
还优选地，根据电荷平衡变化区27的结构，在角部分中的过剩浓度的梯度减小到小于在重复方向和垂直于重复方向的方向上的过剩浓度的梯度。
例如，在图17（a）所示的结构中，布置在重复方向上的P型柱区5的宽度保持恒定，且具有锥形形状的每个端部的锥角也保持恒定。此外，在P型柱区5之间的间距在重复方向上朝着单元区1的外周边方向增大。在提供这样的结构的情况下，在重复方向和垂直于重复方向的方向上，过剩浓度朝着单元区1的外周边方向减小。
因此，在图17（a）所示的结构的角部分中，在重复方向和垂直于重复方向的方向上的过剩浓度的梯度大于在电荷平衡变化区27中的过剩浓度的梯度。也就是说，在角部分中，过剩浓度对应于在重复方向和垂直于其的方向上的过剩浓度的和，使得过剩浓度的梯度较大。当具有在重复方向上的相同过剩浓度的部分和具有在垂直于重复方向的方向上的相同过剩浓度的部分与线连接时，显示出具有相同的过剩浓度的位置的线被定义为等过剩浓度线。在图17（a）所示的结构的情况下，在角部分中的等过剩浓度线如图27（a）所示。在角部分中的等过剩浓度线比在重复方向和垂直方向上更密集。这表示在角部分中的击穿电压低于在重复方向和垂直方向上的击穿电压。
因此，如图27（b）所示，形成P柱区5和N柱区4的柱形状，其中随着角部分中的等过剩浓度线越接近单元区1的外周边方向，曲率逐渐增大。结果，角部分中的等过剩浓度线比在重复方向和垂直方向上更稀疏。这意味着在角部分中的击穿电压高于在重复方向和垂直方向上的击穿电压，且可提供更理想的结构。
如上所述，在每个前述实施例中，形成N型柱区4和P型柱区5的N型杂质和P型杂质的浓度是恒定的，且形成N型柱区4和P型柱区5的区域（体积）朝着单元区1的外周边方向改变，以构造电荷平衡变化区27。同样，形成N型柱区4和P型柱区5的区域（体积）在深度方向上改变，以构造电荷平衡甚至在深度方向上也改变的电荷平衡变化结构。这是因为当形成N型柱区4和P型柱区5的N型杂质和P型杂质具有恒定的浓度时，其制造过程可被相当大地简化。然而，如果对于不同的杂质浓度，在多个单独的步骤中执行N型柱区4和P型柱区5的制造过程，则形成这些的N型杂质和P型杂质的浓度也可改变。因此，如在第十一实施例中的，也可朝着单元区1的外周边方向改变形成N型柱区4和P型柱区5的N型杂质和P型杂质的浓度，使得P型杂质浓度朝着外周边方向低于N型杂质浓度，以构造电荷平衡变化区27。同样，也可在深度方向上改变形成N型柱区4和P型柱区5的N型杂质和P型杂质的浓度，使得随着深度增大P型杂质浓度低于N型杂质浓度，以改变电荷平衡。
简而言之，在电荷平衡变化区27中，与第二导电型电荷量相对应的P型电荷量可朝着单元区1的外周边方向合适地逐渐降低，以小于与第一导电型电荷量相对应的N型电荷量。同样在深度方向上，与第二导电型电荷量相对应的P型电荷量可随着深度的增大而合适地逐渐减小，以小于与第一导电型电荷量相对应的N型电荷量。因此，也可例如保持在P型柱区5中的P型杂质浓度恒定，并且也朝着单元区1的外周边方向增大N型柱区4中的N型杂质浓度。
注意，在第九实施例中，根据在第九实施例中描述的N型柱区4和P型柱区5的形状，在N型电荷量和P型电荷量之间的关系被描述为在第一锥角和第二锥角之间的大小关系。具体地，在第九实施例中，关于电荷平衡变化区27，第二锥角被设定为大于第一锥角，以能够在周边区2中提供比单元区1中的击穿电压高的击穿电压。然而，即使在形成第十到第十四实施例的结构或N型柱区4和P型柱区5的N型杂质和P型杂质的浓度朝着单元区1的外周边方向或在深度方向上改变时，相同的原理也适用。也就是说，在第一导电型柱区（N型柱区4）和第二导电型柱区（P型柱区5）之间，可合适地建立下面的关系。
第一导电型柱区（N型柱区4）和第二导电型柱区（P型柱区5）的重复单位被假定为柱间距。此外，过剩浓度N被假定为由过剩浓度=（第二导电型电荷量-第一导电型电荷量）/柱间距给出。在这种情况下，在电荷平衡变化区27中在从单元区1朝向外周边方向的方向上的过剩浓度的梯度被假定由dN/dx=(N1-N2)/x给出。在本表达式中，N1是通过使在单元区1和外周边2之间的边界位置处的第二导电型电荷量（在P型柱区5中的P型电荷量）和第一导电型电荷量（在N型柱区4中的N型电荷量）之间的差除以柱间距而获得的浓度，N2是通过使在从单元区1朝向外周边方向的方向上在前端（最外周）位置处的第二导电型电荷量（在P型柱区5中的P型电荷量）和第一导电型电荷量（在N型柱区4中的N型电荷量）之间的差除以柱间距而获得的浓度，且x是从单元区1中的第二导电型柱区中的最外周位置到其中的外周方向上的前端位置的距离。此外，在单元区中的深度方向上的过剩浓度的梯度被假定由dN/dz=(N3-N4)/z给出。在本表达式中，N3是通过使在单元区1中的表面位置处的第二导电型电荷量（P型电荷量）和第一导电型电荷量（在N型柱区4中的N型电荷量）之间的差除以柱间距而获得的浓度，N4是通过使在单元区1中的最深位置处的第二导电型电荷量（P型电荷量）和第一导电型电荷量（在N型柱区4中的N型电荷量）之间的差除以柱间距而获得的浓度，且z是从单元区1中的表面位置到最深位置的距离，即，每个第二导电型柱区的深度。
通过对于所定义的过剩浓度的每个梯度满足dN/dx≤dN/dz，在周边区2中的等电位线之间的间隔宽于在单元区1中的等电位线之间的间隔，且减小电场的集中。因此，可在周边区2中提供比单元区1中的击穿电压高的击穿电压。
至于电荷平衡变化区27中的最内周位置，即，对于提供在过剩浓度的改变中的梯度的改变的起始点，它不限于单元区1和周边区2之间的边界位置。例如，对于过剩浓度的改变的起始点也可位于周边区2中。在前述实施例中，在单元区1和周边区2之间的边界位置被假定为电荷平衡区27开始时的位置，且因此x被定义为从单元区1和周边区2之间的边界位置到周边位置2的最外周的距离。然而，基本上，x是从电荷平衡变化区27中的最内周位置到其中的最外周位置的距离。

Claims (11)

1.一种半导体器件，包括单元区(1)和包围所述单元区(1)的周边区(2)，所述半导体器件包括：
半导体衬底(6)，其包括第一导电型层(3)和形成在所述第一导电型层(3)之上并用作漂移区的第一导电型柱区(4)和第二导电型柱区(5)，所述第一导电型柱区(4)和所述第二导电型柱区(5)形成超级结结构，所述半导体衬底(6)的一部分包括在所述单元区(1)中，而所述半导体衬底(6)的另一部分包括在所述周边区(2)中；
半导体元件(9)，其被设置在所述单元区(1)中；
所述半导体元件(9)的元件电极(12、17)，其被设置在所述单元区(1)中；
最外周电极(21)，其电连接到所述周边区(2)中的所述半导体衬底；
第二导电型层(7)，其形成在所述周边区(2)中的所述超级结结构之上；以及
电位分割区(23)，其形成在所述第二导电型层(7)之上，以将所述元件电极(12、17)电连接到所述最外周电极(21)，并且还将所述元件电极(12、17)和所述最外周电极(21)之间的电压分割成多个级，当从所述半导体衬底(6)的厚度方向看时，所述电位分割区(23)位于所述周边区(2)中，
其中所述周边区(2)还包括电荷平衡变化区(27)，在所述电荷平衡变化区(27)中，在形成所述超级结结构的所述第一导电型柱区(4)和所述第二导电型柱区(5)中的杂质浓度之间的平衡朝着与所述单元区(1)的相对侧连续改变，
所述第一导电型柱区(4)和所述第二导电型柱区(5)在所述电荷平衡变化区(27)中具有相等的深度。
2.根据权利要求1所述的半导体器件，
其中所述电位分割区(23)从所述元件电极(12、17)侧朝向所述最外周电极(21)侧分割所述元件电极(12、17)和所述最外周电极(21)之间的电压，使得所述超级结结构中的电位分布在所述第一导电型层(3)的平面方向上具有相等的间隔。
3.根据权利要求1所述的半导体器件，
其中，在所述第一导电型层(3)的平面方向上，所述电位分割区(23)的从位于所述单元区(1)侧的端部到位于所述最外周电极(21)侧的端部的长度大于从所述第二导电型层(7)的表面到所述第一导电型层(3)的深度。
4.根据权利要求1所述的半导体器件，
其中当从所述半导体衬底(6)的厚度方向看时，所述最外周电极(21)与所述超级结结构重叠。
5.根据权利要求1所述的半导体器件，
其中所述电荷平衡变化区(27)相邻于所述单元区(1)。
6.根据权利要求1所述的半导体器件，
其中形成所述超级结结构的所述第一导电型柱区(4)和所述第二导电型柱区(5)在重复方向上被重复地布置在整个所述单元区(1)和所述周边区(2)之上，并且
其中在所述周边区(2)中，在所述第一导电型层(3)的平面方向上，在垂直于所述重复方向的方向上的所述第二导电型柱区(5)的宽度朝着所述第二导电型柱区(5)的端部(5a)连续减小，以连续改变在所述电荷平衡变化区(27)中的杂质浓度之间的平衡。
7.根据权利要求6所述的半导体器件，
其中在所述单元区(1)和所述周边区(2)中，所述第一导电型柱区(4)和所述第二导电型柱区(5)以恒定的间距重复，并且
其中在所述周边区(2)中，所述第二导电型柱区(5)的宽度朝着与所述单元区(1)的相对侧连续减小，以连续改变在所述电荷平衡变化区(27)中的杂质浓度之间的平衡。
8.根据权利要求1所述的半导体器件，
其中在所述周边区(2)中，形成所述超级结结构的所述第一导电型柱区(4)和所述第二导电型柱区(5)被布置成包围所述单元区(1)的环状，而所述第一导电型柱区(4)和所述第二导电型柱区(5)朝着与所述单元区(1)的相对侧被重复地布置在重复方向上，以及
其中在所述周边区(2)中，所述第一导电型柱区(4)的宽度在所述重复方向上随着距所述单元区(1)的距离的增大而增大，以连续改变在所述电荷平衡变化区(27)中的杂质浓度之间的平衡。
9.根据权利要求1所述的半导体器件，
其中所述超级结结构被构造成使得所述第二导电型柱区(5)以点状散布在所述第一导电型柱区(4)中，以及
其中形成在所述周边区(2)中的所述第二导电型柱区(5)的比低于形成在所述单元区(1)中的所述第二导电型柱区(5)的比，并朝着所述单元区(1)的外周边方向减小。
10.根据权利要求1所述的半导体器件，
其中所述超级结结构被构造成使得在所述单元区(1)中，所述第一导电型柱区(4)和所述第二导电型柱区(5)使用与所述第一导电型层(3)的平面方向平行的方向作为柱纵向方向并使用垂直于所述纵向方向的方向作为柱重复方向来重复和交替地形成，而在所述周边区(2)中，所述第二导电型柱区(5)被形成为包围所述单元区(1)的周边的多圆框架形状，并且
其中在所述周边区(2)中，构造成所述多圆框架形状的所述第二导电型柱区(5)的间隔朝着所述单元区(1)的外周边方向增大。
11.一种半导体器件，包括单元区(1)和包围所述单元区(1)的周边区(2)，所述半导体器件包括：
半导体衬底(6)，其包括第一导电型层(3)和形成在所述第一导电型层(3)之上并用作漂移区的第一导电型柱区(4)和第二导电型柱区(5)，所述第一导电型柱区(4)和所述第二导电型柱区(5)形成超级结结构，所述半导体衬底(6)的一部分包括在所述单元区(1)中，而所述半导体衬底(6)的另一部分包括在所述周边区(2)中；
半导体元件(9)，其被设置在所述单元区(1)中；
所述半导体元件(9)的元件电极(12、17)，其被设置在所述单元区(1)中；
最外周电极(21)，其电连接到所述周边区(2)中的所述半导体衬底；
第二导电型层(7)，其形成在所述周边区(2)中的所述超级结结构之上；以及
电位分割区(23)，其形成在所述第二导电型层(7)之上，以将所述元件电极(12、17)电连接到所述最外周电极(21)，并且还将所述元件电极(12、17)和所述最外周电极(21)之间的电压分割成多个级，当从所述半导体衬底(6)的厚度方向看时，所述电位分割区(23)位于所述周边区(2)中，
其中所述周边区(2)还包括电荷平衡变化区(27)，在所述电荷平衡变化区(27)中，在形成所述超级结结构的所述第一导电型柱区(4)和所述第二导电型柱区(5)中的杂质浓度之间的平衡朝着与所述单元区(1)的相对侧连续改变，
其中形成所述超级结结构的所述第一导电型柱区(4)和所述第二导电型柱区(5)在重复方向上被重复地布置在整个所述单元区(1)和所述周边区(2)之上，并且
其中在所述周边区(2)中，在所述第一导电型层(3)的平面方向上，在垂直于所述重复方向的方向上的所述第二导电型柱区(5)的宽度朝着所述第二导电型柱区(5)的端部(5a)连续减小，以连续改变在所述电荷平衡变化区(27)中的杂质浓度之间的平衡。
CN201280047129.7A 2011-09-27 2012-09-04 半导体器件 Active CN103828054B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610320436.8A CN105789271B (zh) 2011-09-27 2012-09-04 半导体器件

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2011-210690 2011-09-27
JP2011210690 2011-09-27
JP2011-263799 2011-12-01
JP2011263799 2011-12-01
JP2012178676A JP5754425B2 (ja) 2011-09-27 2012-08-10 半導体装置
JP2012178674A JP5849894B2 (ja) 2011-12-01 2012-08-10 半導体装置
JP2012-178674 2012-08-10
JP2012-178676 2012-08-10
PCT/JP2012/005577 WO2013046544A1 (ja) 2011-09-27 2012-09-04 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201610320436.8A Division CN105789271B (zh) 2011-09-27 2012-09-04 半导体器件

Publications (2)

Publication Number Publication Date
CN103828054A CN103828054A (zh) 2014-05-28
CN103828054B true CN103828054B (zh) 2018-02-02

Family

ID=50761192

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610320436.8A Active CN105789271B (zh) 2011-09-27 2012-09-04 半导体器件
CN201280047129.7A Active CN103828054B (zh) 2011-09-27 2012-09-04 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201610320436.8A Active CN105789271B (zh) 2011-09-27 2012-09-04 半导体器件

Country Status (2)

Country Link
US (1) US9478621B2 (zh)
CN (2) CN105789271B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101403061B1 (ko) * 2012-12-12 2014-06-27 주식회사 케이이씨 전력 반도체 디바이스
JP6009341B2 (ja) * 2012-12-13 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6375176B2 (ja) * 2014-08-13 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN106463547B (zh) * 2014-12-25 2019-10-18 富士电机株式会社 半导体装置
JP6534813B2 (ja) * 2015-01-08 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN105990154A (zh) * 2015-03-04 2016-10-05 北大方正集团有限公司 超结器件的制作方法和超结器件
JP2017117882A (ja) * 2015-12-22 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP6164672B1 (ja) * 2016-07-19 2017-07-19 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
JP7081876B2 (ja) * 2017-12-19 2022-06-07 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
US10580868B2 (en) * 2018-03-27 2020-03-03 Alpha And Omega Semiconductor (Cayman) Ltd. Super-junction corner and termination structure with improved breakdown and robustness
JP7424782B2 (ja) * 2019-09-27 2024-01-30 ローム株式会社 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4774580B2 (ja) 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
JP4126910B2 (ja) 2002-01-08 2008-07-30 富士電機デバイステクノロジー株式会社 半導体装置
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP4209260B2 (ja) 2003-06-04 2009-01-14 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4068597B2 (ja) 2004-07-08 2008-03-26 株式会社東芝 半導体装置
JP4943639B2 (ja) 2004-08-31 2012-05-30 株式会社豊田中央研究所 半導体装置
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP4876419B2 (ja) 2004-09-15 2012-02-15 富士電機株式会社 半導体素子の製造方法
JP4860929B2 (ja) * 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7541643B2 (en) 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
JP4955958B2 (ja) * 2005-08-04 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
JP5052025B2 (ja) 2006-03-29 2012-10-17 株式会社東芝 電力用半導体素子
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP4980663B2 (ja) 2006-07-03 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置および製造方法
JP2008177328A (ja) * 2007-01-18 2008-07-31 Denso Corp 半導体装置およびその製造方法
JP2008187125A (ja) 2007-01-31 2008-08-14 Toshiba Corp 半導体装置
CN101868856B (zh) * 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
JP5198030B2 (ja) 2007-10-22 2013-05-15 株式会社東芝 半導体素子
JP4635067B2 (ja) 2008-03-24 2011-02-16 株式会社東芝 半導体装置及びその製造方法
US7973359B2 (en) 2008-08-19 2011-07-05 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and process
JP4883099B2 (ja) * 2009-01-28 2012-02-22 ソニー株式会社 半導体装置及び半導体装置の製造方法
CN101510561B (zh) * 2009-03-30 2010-08-11 东南大学 超结纵向双扩散金属氧化物半导体管
JP2010251571A (ja) 2009-04-16 2010-11-04 Toshiba Corp 半導体装置
JP5543758B2 (ja) * 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5601849B2 (ja) 2010-02-09 2014-10-08 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5235960B2 (ja) * 2010-09-10 2013-07-10 株式会社東芝 電力用半導体装置及びその製造方法
JP5719167B2 (ja) * 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN105789271A (zh) 2016-07-20
CN105789271B (zh) 2019-01-01
CN103828054A (zh) 2014-05-28
US9478621B2 (en) 2016-10-25
US20140151785A1 (en) 2014-06-05

Similar Documents

Publication Publication Date Title
CN103828054B (zh) 半导体器件
JP7428211B2 (ja) 半導体装置
CN103828058B (zh) 包括垂直半导体元件的半导体器件
CN103996705B (zh) 带有具有竖直杂质分布的超级结结构的半导体器件
JP5482886B2 (ja) 半導体装置
JP5472309B2 (ja) 半導体装置
JP2022071220A (ja) 半導体装置
CN102867842B (zh) 超级结器件及制造方法
JP2013258327A (ja) 半導体装置及びその製造方法
JP2007189192A (ja) 半導体装置
CN105981173B (zh) 半导体装置以及半导体装置的制造方法
JP2006269720A (ja) 半導体素子及びその製造方法
CN103000665A (zh) 超级结器件及制造方法
US9082810B2 (en) Semiconductor device
CN104051540A (zh) 超级结器件及其制造方法
CN109980017A (zh) 一种新型sgt超级结mosfet结构
JP2012204636A (ja) 半導体装置およびその製造方法
CN104518007B (zh) 半导体装置
JP2022123036A (ja) 半導体装置
JP2008060152A (ja) 半導体装置及びその製造方法
JP2013084912A (ja) 半導体装置
KR20160032654A (ko) 반도체 장치 및 그 제조 방법
WO2013046544A1 (ja) 半導体装置
JP6317727B2 (ja) 半導体装置
CN208923142U (zh) 带沟槽栅结构的深槽超结mosfet器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant