TWI436483B - 半導體裝置 - Google Patents
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Description
本發明是有關於一種半導體裝置，且特別是有關於一種使用在高電壓裝置的半導體裝置。
橫向雙擴散金屬氧化半導體(LDMOS)裝置傳統上應用於高電壓應用。第1圖繪示傳統橫向雙擴散金屬氧化半導體之例子。第1圖中之傳統橫向雙擴散金屬氧化半導體包括高電壓N型井區域102於P型基板100上。P型體110與N型井120形成於高電壓N型井區域102中。閘極藉由閘極氧化層175與多晶矽閘極層170形成。閘極層170之一部分，被稱為場板，也延伸於中央場氧化(FOX)區域162之上。相對厚的中央場氧化區域162係藉由減少在閘極邊緣之電場擁擠以增加裝置的崩潰電壓。此外，形成兩個額外的場氧化區域160與164，各在橫向雙擴散金屬氧化半導體裝置的各側，用以使橫向雙擴散金屬氧化半導體裝置與其他裝置隔離。N+摻雜區域180形成於N型井120中以形成汲極區域，且另一N+摻雜區域185形成於P型體110中以形成源極區域。此外，關於N+摻雜區域185形成於P型體110中，提供一相鄰之P+增強區域190以減少電阻率。第1圖中繪示的橫向雙擴散金屬氧化半導體可藉由美國專利7,192,834所揭露的來製造，特此納入參考。
具有被稱為雙降低表面電場結構之裝置，其中一漂移層形成於半導體主動層之表面中係可被知曉的，且降低表面電場層形成於漂移層之表面中。舉例來說，美國專利6,614,089揭露N型金屬氧化物半導體場效應電晶體(N-MOSFET)係被製造以具有主動層及降低表面電場層，此兩者係P型，且漂移層係N型。在金屬氧化物半導體場效應電晶體中具有如此結構，N型漂移層被夾於位在上側之P型降低表面電場層以及位於下側之P型主動層，且因此可被輕易的耗盡。因此，漂移層可被摻雜高劑量之N型載子雜質，從而提供降低導通電阻的好處。
當設計橫向雙擴散金屬氧化半導體裝置時，係希望裝置在操作時具有非常高的崩潰電壓以及低導通電阻。當具有低導通電阻與高崩潰電壓的橫向雙擴散金屬氧化半導體裝置使用於高壓應用時，一般將存在相對低的電力損失。問題在於當設計如此之橫向雙擴散金屬氧化半導體裝置時，想具有最大之崩潰電壓會相反的影響到導通電阻，反之亦然。
因此，希望找出新方法用以改善橫向雙擴散金屬氧化半導體裝置之崩潰電壓與導通電阻之間的權衡。特別在不需降低裝置特性下，可用以減小橫向雙擴散金屬氧化半導體裝置之特徵尺寸。
根據本發明之一方面，提出一種半導體裝置。半導體裝置包括一源極區域、一汲極區域、一漂移區域、一分離閘極以及一閘極區域。源極區域於一基板上。汲極區域於基板上。漂移區域位於源極區域與汲極區域之間。分離閘極設置於漂移區域之一部分之上，且分離閘極位於源極區域與汲極區域之間。分離閘極包括一第一閘極電極與一第二閘極電極，第一閘極電極與第二閘極電極藉由一閘極氧化層分離。閘極區域設置於漂移區域與汲極區域之間，閘極區域包括一上多晶矽層。
分離閘極包括一第一閘極氧化層，位於漂移區域之上。一第一閘極電極層，形成於第一閘極氧化層的一第一部分之上。一第二閘極氧化層，形成於第一閘極氧化層的一第二部分及第一閘極電極層的一部分之上。一第二閘極電極層，形成於第二閘極氧化層之上。分離閘極更包括一第三閘極電極層，形成於第一閘極氧化層的一第三部分之上。其中，第二閘極氧化層更形成於位於第一閘極電極層與第三閘極電極層之間的第一閘極氧化層的一第四部分之上。
半導體裝置更包括一增強區域(pickup region)，鄰接於該源極區域。其中增強區域與源極區域係相反的導電類型。
漂移區域包括一降低表面電場(RESURF)區域。降低表面電場區域包括一第一降低表面電場層，第一降低表面電場層為一第一導電類型。降低表面電場區域係一雙降低表面電場區域，且包括一第二降低表面電場層，第二降低表面電場層為一第二導電類型。舉例來說，第一導電類型係n型，且第二導電類型係p型。第一降低表面電場層係設置於第二降低表面電場層之下。第一降低表面電場層以幾十到幾百之千電子伏特(KeV)範圍內之植佈能量，與個位數到幾十E1I(E11意指10的11次方)離子數/平方公分之範圍內之劑量形成，且第二降低表面電場層以幾十之千電子伏特(KeV)範圍內之植佈能量，與個位數到幾十E11(10的11次方)離子數/平方公分之範圍內之劑量形成。第一降低表面電場層係形成於一高電壓N型井(high-voltage N-well,HVNW)區域之上。
基板可包括一磊晶層。
閘極區域包括複數個多重閘極，此些多重閘極設置於漂移區域與汲極區域之間。
根據本發明之另一方面，提出一種半導體裝置。半導體裝置，包括一半導體層、一汲極區域、一源極區域、一第一閘極氧化層、一第一閘極電極層、一第二閘極氧化層、一第二閘極電極層、一雙降低表面電場區域以及一閘極區域。半導體層，具有一第一導電類型。汲極區域，具有第一導電類型，汲極區域形成於半導體層之上。源極區域，具有第一導電類型，且形成於半導體層之上。源極區域與汲極區域間隔開來，以使一漂移區域形成於汲極區域與源極區域之間。第一閘極氧化層位於漂移區域之上。第一閘極電極層形成於第一閘極氧化層的一第一部分之上。第二閘極氧化層，形成於第一閘極氧化層的一第二部分及第一閘極電極層的一部分之上。第二閘極電極層形成於第二閘極氧化層之上。雙降低表面電場區域形成於漂移區域的至少一部分中，雙降低表面電場區域包括一第一降低表面電場層與一第二降低表面電場層，第一降低表面電場層具有第一導電類型，第二降低表面電場層具有第二導電類型且形成於第一降低表面電場層之上。閘極區域，設置於漂移區域與汲極區域之間，閘極區域包括一上多晶矽層。
舉例來說，第一導電類型係n型，且該第二導電類型係p型。
第一降低表面電場層以幾十到幾百之千電子伏特(KeV)範圍內之植佈能量，與個位數到幾十E11(10的11次方)離子數/平方公分之範圍內之劑量形成，且第二降低表面電場層以幾十之千電子伏特(KeV)範圍內之植佈能量，與個位數到幾十E11(10的11次方)離子數/平方公分之範圍內之劑量形成。
半導體裝置更包括一第一區域與一第二區域。一第一區域，具有第一導電類型，第一區域在該半導體層內形成一第一井。一第二區域具有第二導電類型，第二區域在半導體層內形成一第二井。其中，汲極區域形成於第一區域中，且源極區域形成於第二區域中。半導體裝置更包括一增強區域，增強區域具有第二導電類型且形成於第二區域中。
半導體裝置更包括一第三閘極電極層，形成於該第一閘極氧化層的一第三部分之上。其中，第二閘極氧化層更形成於位於第一閘極電極層與第三閘極電極層之間的第一閘極氧化層的一第四部分之上。
半導體層包括一磊晶層。閘極區域包括複數個多重閘極，此些多重閘極設置於漂移區域與汲極區域之間。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本文揭露一功率元件之系統與製造方法，例如是橫向雙擴散金屬氧化半導體(LDMOS)裝置或延伸汲極金屬氧化半導體(EDMOS)裝置，在漂移區域中具有分離閘極與自對準雙降低表面電場特徵。舉例來說，分離閘極可由第二多晶矽層、高溫氧化層(HTO)、在多晶矽-絕緣體(PI)閘極中的一般程序層與高電阻多晶矽所製成。分離閘極採用可減少峰值電場之閘極延伸，因此允許相對短的漂移區域。在漂移區域中，雙降低表面電場特徵可進一步使漂移區域之尺寸縮小，且仍維持所需的低導通電阻(Ron
)值。同樣地，額外的上多晶矽層藉由使用上多晶矽層當硬遮罩(hard mask)來定義雙降低表面電場特徵區域的摻雜面積使得雙降低表面電場特徵為自對準。因此，本揭露可應用於功率元件，例如是雙擴散金屬氧化半導體裝置，使導通電阻(Ron
)與崩潰電壓(Vbd
)之間的權衡，優於以往之功率元件並改善製造程序。
第2圖繪示依照本發明之一實施例的橫向雙擴散金屬氧化半導體之剖面圖。在第2圖中的橫向雙擴散金屬氧化半導體包括於P型基板204上的高電壓N型井區域202。P型體210與N型井220形成於高電壓N型井區域202中。為了說明此實施例與其他實施例，假設基板為P型基板，且形成的井為N型井區域與P型井區域。然而，該領域具有通常知識者可理解不同區域的摻雜類型可改變以製造P型裝置替代N型裝置，反之亦然。
在第2圖中的橫向雙擴散金屬氧化半導體包括一分離閘極224，其包括較厚的高溫氧化層(HTO)232以在區域中提供較高的崩潰電壓。分離閘極224包括第一閘極氧化層228、第一多晶矽層230、高溫氧化層232(第二閘極氧化層)、以及第二多晶矽層234。第一與第二多晶矽層230與234構成分離閘極224之例如第一與第二閘極電極。N+摻雜區域240形成於N型井220中以形成汲極區域，且另一N+摻雜區域224形成於P型體210中為了形成源極區域。此外，就形成於P型體210中的N+摻雜區域244而論，提供一相鄰且較佳地為鄰接的P+增強區域248以減少電阻率。
分離閘極224的第一部分224a可延伸至少P型體210的一部分之上。分離閘極224的第一部分224a可延伸以相鄰或鄰接至源極區域之N+摻雜區域244。舉例來說，N+摻雜區域244之一部分可延伸，以直接位於分離閘極224之至少部分第一部分224a之下，如所示的延伸N+摻雜區域244a。
在第2圖中的橫向雙擴散金屬氧化半導體亦包括多晶矽/絕緣體(PI)閘極區域262a與262b相鄰，且位於N+摻雜區域240之相對側上。多晶矽/絕緣體/閘極區域262a與262b包括上多晶矽層266、高溫氧化層267與下層閘極氧化層。
分離閘極224之第二部分224b延伸於第一部分224a與形成汲極區域的N+摻雜區域240之間。分離閘極224之第二部分224b藉由漂移區域252，與N型井220及N+摻雜區域240隔開。漂移區域252包括雙降低表面電場特徵，包括第一導電類型(例如是N型)之第一(下)降低表面電場區域254以及第二導電類型(例如是P型)之第二(上)降低表面電場區域255。漂移區域252的雙降低表面電場特徵可允許相對低的導通電阻(Ron
)。
使用多晶矽/絕緣體/多晶矽程序形成的分離閘極224，連同多晶矽/絕緣體閘極區域262a與262b一同形成。例如，下層閘極氧化層之形成可與第一閘極氧化層228一起形成，高溫氧化層232可在形成絕緣高溫氧化層267的製程中一起形成，且上多晶矽層234可在形成上多晶矽層266的製程中一起形成，製程可例如使用光蝕刻程序。分離閘極224與多晶矽/絕緣體閘極區域262a及262b之形成，須先於降低表面電場區域254與255之形成。上多晶矽層234與266可允許自對準的雙降低表面電場特徵，因為上多晶矽層234與266可做為硬遮罩用以定義降低表面電場區域254與255之佈植區域。第2圖亦顯示N+區域240之汲極連接於多晶矽/絕緣體閘極區域262a與262b。
根據一些實施例，降低表面電場區域254與255易於藉由使用分離閘極224與多晶矽/絕緣體閘極區域262a與262b在自我對準方式中做為硬遮罩(hardmask)的方式形成。淺P-摻雜區域一開始可被形成於暴露之基板區域255、247與249中。在一些實施例中，淺P-摻雜區域可藉由摻雜能量範圍為幾十之千電子伏特(KeV)，且劑量範圍為個位數到幾十之E11(10的11次方)離子數/平方公分之硼雜質，例如較佳為30千電子伏特之能量與8E11(10的11次方)離子數/平方公分之劑量。接著，藉由使用相同之分離閘極224與多晶矽/絕緣層閘極區域262a與262b做為硬遮罩，使較深之N-摻雜區域254可形成於暴露之基板區域252，並穿過多晶矽層與進入基板區域244a、224b、268a與268b。在一些實施例中，較深之N-摻雜區域可藉由摻雜能量範圍為幾十到幾百之千電子伏特(KeV)，且劑量範圍為個位數到幾十之E11(10的11次方)離子數/平方公分之磷雜質，例如較佳為180千電子伏特之能量與10E11(10的11次方)離子數/平方公分之劑量。
因此，可形成第一(下)降低表面電場區域254與第二(上)降低表面電場區域255。如此一來，可調整區域244a的臨界電壓(threshold voltage,Vt)，且可達到相對低的導通電阻(Ron
)，區域268a與224b亦同樣可達到相對低的導通電阻(Ron
)。
第2圖中繪示的實施例係多個實施例其中之一應用揭露之概念，此係可被理解。舉例來說，本文揭露之概念亦可同樣地應用於關於一矽的局部氧化(local oxidation of silicon,LOCOS)製程、一淺槽隔離(shallow trench isolation,STI)製程、一深槽隔離(deep trench isolation,DTI)製程、絕緣層上覆矽(silicon-on-insulator,SOI)技術裝置與製程、關於N或P型磊晶層之成長的製程(EPI process)以及無磊晶(non-epitaxy,non-EPI)製程之裝置及製造程序。當第2圖中的橫向雙擴散金屬氧化半導體係N型橫向雙擴散金屬氧化半導體時，其他的實施例可包括P型橫向雙擴散金屬氧化半導體、N型延伸汲極金屬氧化半導體、P型延伸汲極金屬氧化半導體裝置。該領域具有通常知識者也可理解材料係可改變，例如絕緣體多晶矽層間(inter-poly)層可包括氧化物或氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)材料；閘極電極可包括多晶矽材料、金屬或矽化物多晶矽材料。第3-9圖繪示一些其他實施例，但此些其他實施例不應被理解為表示所有的替代例。
第3圖繪示依照本發明之一實施例的橫向雙擴散金屬氧化半導體裝置之剖面圖。第3圖中之橫向雙擴散金屬氧化半導體裝置本質上與第2圖相似，除了第3圖中實施例之多晶矽/絕緣體閘極區域262a與262b未與N+區域240的drain連接，因而形成浮接(floating)。
第4圖與第5圖分別繪示依照本發明可選擇之二個以上實施例的橫向雙擴散金屬氧化半導體裝置之剖面圖。第4圖中繪示之橫向雙擴散金屬氧化半導體裝置實質上與第2圖相同，除了在第4圖中之實施例沒有N型井220，而第5圖中之橫向雙擴散金屬氧化半導體僅具有一多晶矽/絕緣體閘極區域262b靠近N型井220。
第6圖中繪示依照本發明再一實施例之橫向雙擴散金屬氧化半導體裝置之剖面圖。第6圖中繪示之橫向雙擴散金屬氧化半導體裝置實質上與第5圖相同，除了多晶矽/絕緣體閘極區域262b外接偏壓Vbias。
第7圖中繪示依照本發明再另一實施例之延伸汲極金屬氧化半導體裝置之剖面圖。第7圖中之延伸汲極金屬氧化半導體實質上與第2圖相似，除了N+源極區域244與P+增強區域248形成於P型井250，以及裝置剩餘之區域皆形成於高電壓N型井區域202中和P型基板204上。
第8圖繪示依照本發明之一實施例的橫向雙擴散金屬氧化半導體裝置之剖面圖。第8圖中繪示的橫向雙擴散金屬氧化半導體實質上與第2圖所繪示的相同，除了第8圖中的實施例包括額外的多晶矽-絕緣體閘極區域262。本實施例繪示多P環結構(multi-P-ring structure)如何形成。額外的多晶矽-絕緣體閘極區域262包括與多晶矽-絕緣體閘極區域262a與262b相同的層(上多晶矽層266、高溫氧化層267與下閘極氧化層228)。上多晶矽層266與其他上多晶矽層234與266可做為硬罩幕層，使自對準雙降低表面電場結構的形成，此結構包括降低表面電場區域254與255，以及額外的降低表面電場區域254a與255a。根據第3圖到第6圖繪示之實施例，多晶矽/絕緣體閘極區域262的外接偏壓可被調整。
第9圖繪示依照本發明之一些實施例的延伸汲極金屬氧化半導體裝置之剖面圖。第9圖中之延伸汲極金屬氧化半導體實質上與第7圖相似，除了第9圖中之實施例包括一額外的多晶矽/絕緣體閘極區域262。本實施例繪示多重P環結構如何形成。額外的多晶矽/絕緣體閘極區域262包括與多晶矽/絕緣體閘極區域262a與262b相同的層(上多晶矽層266、高溫氧化層267與下閘極氧化層228)。上多晶矽層266可與其他上多晶矽層234與266做為硬遮罩層，以形成自我對準雙降低表面電場結構，使自對準雙降低表面電場結構的形成，此結構包括降低表面電場區域254與255，以及額外的降低表面電場區域254a與255a。根據第3圖到第6圖繪示之實施例，多晶矽/絕緣體閘極區域262的外接偏壓可被調整。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、204．．．P型基板
102、202．．．高電壓N型井區域
110．．．P型井
120．．．N型井
160、164．．．場氧化區域
162．．．中央場氧化區域
170．．．閘極層
175．．．閘極氧化層
180、185、240、244．．．N+摻雜區域
190、248．．．P+增強區域
210．．．P型井
220．．．N型井
224．．．分離閘極
224a．．．分離閘極的第一部分
224b．．．分離閘極的第二部分
228．．．第一閘極氧化層
230．．．第一多晶矽層
232．．．第二閘極氧化層
234．．．第二多晶矽層
244a．．．延伸N+摻雜區域
247、249、268a、268b．．．區域
252．．．漂移區域
254、254a、255、255a．．．降低表面電場區域
262a、262b、262c．．．電容區域
266．．．上多晶矽層
267．．．高溫氧化層
第1圖繪示傳統橫向雙擴散金屬氧化半導體之剖面圖。
第2圖繪示依照本發明之一實施例的橫向雙擴散金屬氧化半導體之剖面圖。
第3圖繪示依照本發明之一實施例的多晶矽/絕緣體閘極區域浮接的橫向雙擴散金屬氧化半導體裝置之剖面圖。
第4圖繪示依照本發明之一實施例的一不包括一些其他實施例包括的N型井之橫向雙擴散金屬氧化半導體裝置之剖面圖。
第5圖繪示依照本發明之一實施例在靠近N型井處僅具有一多晶矽/絕緣體閘極區域之橫向雙擴散金屬氧化半導體裝置之剖面圖。
第6圖繪示依照本發明之一實施例多晶矽/絕緣體閘極區域外接偏壓Vbias的橫向雙擴散金屬氧化半導體裝置之剖面圖。
第7圖繪示依照本發明之一實施例之源極區域，包括N+摻雜區域與P+增強區域，形成於P型井，剩下的裝置區域都形成於高電壓N型井區域中的延伸汲極金屬氧化半導體裝置之剖面圖。
第8圖繪示依照本發明之一實施例相較於其他一些實施例包括多重的多晶矽/絕緣體閘極區域的橫向雙擴散金屬氧化半導體裝置之剖面圖。
第9圖繪示依照本發明之一實施例亦包括多重的多晶矽/絕緣體閘極區域，且源極區域，包括N+摻雜區域與P+增強區域，形成於P型井中，剩下的裝置區域都形成於高電壓N型井區域中的延伸汲極金屬氧化半導體裝置之剖面圖。
164．．．場氧化區域
202．．．高電壓N型井區域
204．．．P型基板
210．．．P型井
220．．．N型井
224．．．分離閘極
224a．．．分離閘極的第一部分
224b．．．分離閘極的第二部分
228．．．第一閘極氧化層
230．．．第一多晶矽層
232．．．第二閘極氧化層
234．．．第二多晶矽層
240、244．．．N+摻雜區域
248．．．P+增強區域
244a．．．延伸N+摻雜區域
247、249、268a、268b．．．區域
252．．．漂移區域
254、255．．．降低表面電場區域
262a、262b．．．電容區域
266．．．上多晶矽層
267．．．高溫氧化層
Claims (19)
- 一種半導體裝置，包括：一源極區域，於一基板上；一汲極區域，於該基板上；一漂移區域，位於該源極區域與該汲極區域之間；一分離閘極，設置於該漂移區域之一部分之上，且該分離閘極位於該源極區域與該汲極區域之間，該分離閘極包括一第一閘極電極與一第二閘極電極，該第一閘極電極與該第二閘極電極藉由一閘極氧化層分離；以及一閘極區域，設置於該漂移區域與該汲極區域之間，該閘極區域包括一上多晶矽層，該閘極區域係電性連接至一電壓端。
- 如申請專利範圍第1項所述之半導體裝置，其中該分離閘極包括：一第一閘極氧化層，位於該漂移區域之上；一第一閘極電極層，形成於該第一閘極氧化層的一第一部分之上；一第二閘極氧化層，形成於該第一閘極氧化層的一第二部分及該第一閘極電極層的一部分之上；以及一第二閘極電極層，形成於該第二閘極氧化層之上。
- 如申請專利範圍第1項所述之半導體裝置，更包括一增強區域(pickup region)，鄰接於該源極區域，其中該增強區域與該源極區域係相反的導電類型。
- 如申請專利範圍第1項所述之半導體裝置，其中該漂移區域包括一降低表面電場(RESURF)區域。
- 如申請專利範圍第4項所述之半導體裝置，其中該降低表面電場區域包括一第一降低表面電場層，該第一降低表面電場層為一第一導電類型。
- 如申請專利範圍第5項所述之半導體裝置，其中該降低表面電場區域係一雙降低表面電場區域，且包括一第二降低表面電場層，該第二降低表面電場層為一第二導電類型。
- 如申請專利範圍第6項所述之半導體裝置，其中該第一導電類型係n型，且該第二導電類型係p型。
- 如申請專利範圍第7項所述之半導體裝置，其中該第一降低表面電場層係設置於該第二降低表面電場層之下。
- 如申請專利範圍第7項所述之半導體裝置，其中該第一降低表面電場層以幾十到幾百之千電子伏特(KeV)範圍內之植佈能量，與個位數到幾十E11(10的11次方)離子數/平方公分之範圍內之劑量形成，且該第二降低表面電場層以幾十之千電子伏特(KeV)範圍內之植佈能量，與個位數到幾十E11(10的11次方)離子數/平方公分之範圍內之劑量形成。
- 如申請專利範圍第8項所述之半導體裝置，其中該第一降低表面電場層係形成於一高電壓N型井(high-voltage N-well,HVNW)區域之上。
- 如申請專利範圍第1項所述之半導體裝置，其中該基板包括一磊晶層。
- 如申請專利範圍第1項所述之半導體裝置，其中 該閘極區域包括數個多重閘極，該些多重閘極設置於該漂移區域與該汲極區域之間。
- 一種半導體裝置，包括：一半導體層，具有一第一導電類型；一汲極區域，具有該第一導電類型，該汲極區域形成於該半導體層之上；一源極區域，具有該第一導電類型，且形成於該半導體層之上，該源極區域與該汲極區域間隔開來，以使一漂移區域形成於該汲極區域與該源極區域之間；一第一閘極氧化層，位於該漂移區域之上；一第一閘極電極層，形成於該第一閘極氧化層的一第一部分之上；一第二閘極氧化層，形成於該第一閘極氧化層的一第二部分及該第一閘極電極層的一部分之上；一第二閘極電極層，形成於該第二閘極氧化層之上；一雙降低表面電場區域，形成於該漂移區域的至少一部分中，該雙降低表面電場區域包括一第一降低表面電場層與一第二降低表面電場層，該第一降低表面電場層具有該第一導電類型，該第二降低表面電場層具有該第二導電類型且形成於該第一降低表面電場層之上；以及一閘極區域，設置於該漂移區域與該汲極區域之間，該閘極區域包括一上多晶矽層，且該閘極區域係電性連接至一電壓端。
- 如申請專利範圍第13項所述之半導體裝置，其中該第一導電類型係n型，且該第二導電類型係p型。
- 如申請專利範圍第13項所述之半導體裝置，其中該第一降低表面電場層以幾十到幾百之千電子伏特(KeV)範圍內之植佈能量，與個位數到幾十E11(10的11次方)離子數/平方公分之範圍內之劑量形成，且該第二降低表面電場層以幾十之千電子伏特(KeV)範圍內之植佈能量，與個位數到幾十E11(10的11次方)離子數/平方公分之範圍內之劑量形成。
- 如申請專利範圍第13項所述之半導體裝置，更包括：一第一區域，具有該第一導電類型，該第一區域在該半導體層內形成一第一井；以及一第二區域，具有該第二導電類型，該第二區域在該半導體層內形成一第二井；其中，該汲極區域形成於該第一區域中，且該源極區域形成於該第二區域中。
- 如申請專利範圍第16項所述之半導體裝置，更包括一增強區域，該增強區域具有該第二導電類型且形成於該第二區域中。
- 如申請專利範圍第13項所述之半導體裝置，其中該半導體層包括一磊晶層。
- 如申請專利範圍第13項所述之半導體裝置，其中該閘極區域包括複數個多重閘極，該些多重閘極設置於該漂移區域與該汲極區域之間。
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