TW201904057A - Lv/mv超級結溝槽功率mosfet元件及其製備方法 - Google Patents

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Abstract

本發明的各個方面提出了一種用於低壓或中壓元件的超級結溝槽MOSFET元件及其類似元件的製備方法。依據本發明的各個方面，該超級結溝槽MOSFET元件包含一個主動晶胞區和一個端接區，端接區位於主動晶胞區外圍。主動晶胞區包含帶有超級結結構的元件晶胞的一個陣列。端接區由一個端接結構構成。在一個實施例中，端接結構包含在本徵外延層中的保護環。在一個實施例中，端接結構包含浮動P立柱的一個陣列。在另一個實施例中，端接結構包含浮動P立柱和浮動端接溝槽的一個陣列。

Description

LV/MV超級結溝槽功率MOSFET元件及其製備方法
本發明主要涉及金屬-氧化物-半導體場效應電晶體（MOSFET），更確切地說是超級結MOSFET元件及其相同元件的製備方法。
微處理器和儲存元件等積體電路包含複數個金屬-氧化物-半導體場效應電晶體（MOSFET），提供基本的開關功能，以配置邏輯閘極、數據儲存和功率開關等。功率MOSFET通常用在需要功率開關和功率放大的應用中。
在一個功率MOSFET中，要求必須具有很高的擊穿電壓（BV）。元件的擊穿電壓表示元件在反向電壓情況下承受擊穿的能力。在一個典型的電晶體中，大多數的擊穿電壓由漂流區承載。為了降低漂流區的電導率，並提供較高的擊穿電壓，必須增大漂流區的厚度，或者減少漂流區的雜質濃度。
對於功率MOSFET來說，還需要降低導電時元件的電阻（即導通電阻Rds-on）。導通電阻Rds-on由通道的電阻和漂流區的電阻決定。確切地說，漂流區的電阻由漂流區的雜質濃度和漂流區的厚度決定。換言之，雖然可以藉由降低漂流區的電導率來提高擊穿電壓，但是導通電阻Rds-on將會產生不良影響。因此，在傳統的電晶體中，導通電阻和擊穿電壓之間的優化存在取捨關係。
超級結結構提供了一種降低功率MOSFET元件導通電阻Rds-on而不會對其擊穿電壓產生不良影響的方法。確切地說，該方法包含在漂流區中製備交替的P-型和N-型摻雜立柱。如果閘極結構上加載了反向偏壓的話，元件會進入斷開狀態，耗盡區可以在立柱之間的P-N結處擴散。由於交替的P和N型立柱基本處於電荷平衡狀態，因此這些立柱相互耗盡，使得元件可以承受很高的擊穿電壓。對於超級結結構來說，導通電阻Rds-on與擊穿電壓BV成正比例增大，比傳統的半導體結構中的擊穿電壓增大地略緩。因此，對於相同的高擊穿電壓（BV）來說，超級結結構的導通電阻Rds-on低於傳統的MOSFET元件（或者反之，對於指定的導通電阻Rds-on來說，其BV遠高於傳統的MOSFET）。
另外，大量流經元件的電流可以產生很大的電場（E），這會對防護不足的元件造成損壞。為了降低大電場帶來損壞的風險，可以在主動晶胞區外圍放置一個端接區，使電場衰減，從而防止元件的擊穿。
正是在這一前提下，提出了本發明的各種實施例。
本發明提供一種LV/MV超級結溝槽功率MOSFET元件和製備方法，降低大電場帶來損壞的風險。
為實現上述目的，本發明提供一種溝槽金屬-氧化物-半導體場效應電晶體元件，其特點是，其工作電壓低於500V，包含：
一個主動晶胞區，包含複數個超級結MOSFET，其中每個超級結MOSFET都包含：
a）一個第一導電類型的輕摻雜半導體外延層，位於相同導電類型的重摻雜的半導體基材上方；
b）一個與第一導電類型相反的第二導電類型的本體區，形成在輕摻雜半導體外延層頂部中；
c）一個閘極電極，形成在閘極溝槽中，在本體區和輕摻雜半導體外延層中延伸，其中閘極溝槽的間距尺寸小於8微米；
d）一個第一導電類型的重摻雜源極區，形成在本體區頂部中；
e）一個源極接頭，在源極接觸溝槽中，延伸到兩個鄰近的閘極溝槽之間的本體區；
f）一個第二導電類型的摻雜立柱，形成在每個源極接觸溝槽底部附近；以及
一個端接區，位於主動晶胞區外圍，端接區包含一個包圍著主動晶胞區的端接結構，其中端接結構包含一個或複數個保護環，形成在重摻雜半導體基材上方的本徵半導體外延層中。
上述主動晶胞區包含閘極溝槽的一個陣列以及摻雜立柱的一個陣列，其中摻雜立柱的陣列垂直於閘極溝槽的陣列排布。
上述摻雜立柱的間距與柵極溝槽的間距尺寸不相同。
一個或複數個上述保護環包含一個第一類型的保護環和一個第二類型的保護環，其中第一類型的保護環與源極區電連接，第二類型的保護環具有在端接區中的浮動電壓。
複數個上述超級結MOSFET是屏蔽閘溝槽MOSFET。
上述元件的工作電壓在8V至40V之間。
上述閘極溝槽的間距尺寸在1至2微米之間。
一種溝槽金屬-氧化物-半導體場效應電晶體元件，其特點是，其工作電壓小於500V，包含：
一個主動晶胞區，包含複數個超級結MOSFET，其中每個超級結MOSFET都包含：
a）一個第一導電類型的輕摻雜半導體外延層，位於相同導電類型的重摻雜的半導體基材上方；
b）一個與第一導電類型相反的第二導電類型的本體區，形成在輕摻雜半導體外延層頂部中；
c）一個閘極電極，形成在閘極溝槽中，在本體區和輕摻雜半導體外延層中延伸，其中閘極溝槽的間距尺寸小於8微米；
d）一個第一導電類型的重摻雜源極區，形成在本體區頂部中；
e）一個源極接頭，在源極接觸溝槽中，延伸到兩個鄰近的閘極溝槽之間的本體區；
f）一個第二導電類型的摻雜立柱，形成在每個源極接觸溝槽底部附近；以及
一個端接區，位於主動晶胞區外圍，端接區包含一個包圍著主動晶胞區的端接結構，其中端接結構包含第二導電類型的浮動摻雜立柱的一個陣列，形成在輕摻雜半導體外延層中。
上述浮動摻雜立柱的間距尺寸與主動晶胞區中摻雜立柱的間距尺寸不相同。
上述端接結構還包含浮動端接溝槽，每個浮動端接溝槽都位於兩個鄰近的浮動摻雜立柱之間。
上述浮動端接溝槽的間距尺寸與主動晶胞區中閘極溝槽的間距尺寸不相同。
上述主動晶胞區包含閘極溝槽的一個陣列和摻雜立柱的一個陣列，其中摻雜立柱的陣列垂直於閘極溝槽的陣列排布。
一種製備溝槽MOSFET元件的方法，其特點是，包含：
a）製備一個本徵半導體外延層，在相同導電類型的重摻雜半導體基材上方；
b）利用一個閘極溝槽遮罩，在主動晶胞區中的本徵半導體外延層中製備複數個閘極溝槽，元件晶胞就位於主動晶胞區中，其中閘極溝槽遮罩包含限定複數個閘極溝槽位置的開口，其中複數個閘極溝槽中的每個閘極溝槽都具有小於8微米的間距；
c）利用一個覆蓋著位於主動晶胞區外圍的端接區的本體遮罩，在本徵半導體外延層頂部製備一個第二導電類型的本體區；
d）利用覆蓋著端接區的注入閉鎖遮罩，注入第一導電類型的摻雜物，在主動晶胞區中形成一個摻雜的半導體外延層；
e）在本體區頂部，製備一個第一導電類型的源極區；
f）在主動晶胞區中製備第二導電類型的立柱，其中每個第二導電類型的立柱都形成在複數個閘極溝槽中的每兩個閘極溝槽之間；
g）在端接區中的本徵半導體外延層中，製備一個端接結構，其中端接結構包含一個或複數個保護環。
對於25V的元件來說，第一導電類型的注入摻雜物使用小於2.4MeV的離子能量。
主動晶胞區中的摻雜半導體外延層的摻雜濃度範圍為1e17/cm3至2e17/cm3左右。
在主動晶胞區中製備第二導電類型的一個立柱，是在製備本體區和製備源極區的步驟之後進行。
在主動晶胞區中製備第二導電類型的一個立柱是利用自對準的多離子注入製程進行。
主動晶胞區中第二導電類型的立柱陣列垂直於複數個閘極溝槽的陣列排布。
一種溝槽MOSFET元件的製備方法，其特點是，包含：
a）在第一導電類型的重摻雜半導體基材上方製備一個半導體外延層；
b）利用一個閘極溝槽遮罩，在主動晶胞區中的半導體外延層中製備複數個閘極溝槽，元件晶胞就位於主動晶胞區中，其中閘極溝槽遮罩含有限定複數個閘極溝槽位置的開口，其中複數個閘極溝槽中的每個閘極溝槽都具有小於8微米的間距；
c）利用一個覆蓋著位於主動晶胞區外圍的端接區的本體遮罩，在主動晶胞區中的半導體外延層頂部製備一個第二導電類型的本體區；
d）在主動晶胞區中的本體區頂部，製備一個第一導電類型的源極區；
e）在主動晶胞區中製備第二導電類型的立柱，在端接區中製備第二導電類型的端接立柱，其中每個第二導電類型的立柱都形成在主動晶胞區中複數個閘極溝槽中的每兩個相鄰閘極溝槽之間。
製備半導體外延層包含製備一個本徵半導體外延層，並且在製備閘極溝槽之後注入第一導電類型的摻雜物，在主動晶胞區和端接區中形成摻雜的半導體外延層。
一種溝槽MOSFET元件的製備方法，其特點是，包含：
a）在第一導電類型的重摻雜半導體基材上方製備一個半導體外延層；
b）利用一個溝槽遮罩，在主動晶胞區中的半導體外延層中製備複數個溝槽，其中複數個溝槽包含主動晶胞區中的多個柵極溝槽，元件晶胞就位於主動晶胞區中，端接區中的複數個浮動端接溝槽位於主動晶胞區外圍，其中溝槽遮罩含有限定複數個溝槽位置的開口，其中複數個溝槽中的每個溝槽都具有小於4微米的間距；
c）利用一個覆蓋著位於端接區的本體遮罩，在主動晶胞區中的本徵半導體外延層頂部製備一個第二導電類型的本體區；
d）在主動晶胞區中的本體區頂部，製備一個第一導電類型的源極區；
e）在主動晶胞區中製備第二導電類型的立柱，在端接區中製備第二導電類型的端接立柱，其中每個第二導電類型的立柱都形成在主動晶胞區中多個閘極溝槽中的每兩個閘極溝槽之間，每個第二導電類型的端接立柱都形成在端接區中多個浮動端接溝槽中每兩個鄰近的浮動端接溝槽之間。
製備半導體外延層包含製備一個本徵半導體外延層，並且在製備閘極溝槽之後注入第一導電類型的摻雜物，在主動晶胞區和端接區中形成摻雜的半導體外延層。
本發明一種LV/MV超級結溝槽功率MOSFET元件和製備方法，在主動晶胞區外圍放置一個端接區，使電場衰減，防止元件的擊穿，降低大電場帶來損壞的風險。
在以下詳細說明中，參照圖式，構成典型實施例的一部分，經由典型實施例的說明，可以實施本發明。本文所用的摻雜物濃度小於1016/cm3可以稱為“輕摻雜”，摻雜物濃度大於1017/cm3可以稱為“重摻雜”。本文所用的高壓元件是指工作電壓500V以上的元件。中壓元件是指工作電壓在40V至500V之間的元件，低壓元件是指工作電壓小於40V，一般在8V至40V之間的元件。
引言
人們已經提出了在500V以上的高壓元件中，具有超級結結構的某些設計。Blanchard發明的美國專利公開號2002/0066924，Kim發明的20120018800A1以及Henson Worley發明的美國專利號6,979,862，特此引用，提出了在主動晶胞區中製備超級結結構。Yedinak等人發明的美國專利號8,772,868，Hsieh發明的8,575,690，特此引用，提出了在端接區中製備超級結結構。這些設計都用於高壓元件，需要在製程中用到額外的遮罩（例如對於深端接溝槽來說）。
本發明的各個方面提出了一種用於低壓或中壓元件的超級結溝槽MOSFET元件。中壓元件具有40V至500V左右的工作電壓，低壓元件具有40V以下的工作電壓，一般在8V至40V左右之間。依據本發明的各個方面，超級結溝槽MOSFET元件包含一個主動晶胞區和一個端接區，端接區位於主動晶胞區的外圍。主動晶胞區包含一個帶有超級結結構的元件晶胞陣列。端接區包含一個端接結構。在一個實施例中，端接結構包含本徵半導體外延層中的保護環。在一個實施例中，端接結構包含浮動P立柱的一個陣列。在另一個實施例中，端接結構包含浮動P立柱和浮動端接溝槽的一個陣列。依據本發明的各個方面，由於存在超級結結構，使得超級結溝槽MOSFET元件可提供很低的導通電阻Rds-on。由於大電場被拉低到P-立柱結構，從而釋放了閘極溝槽底部的電場，因此它還提供魯棒的負載開關性能。另外，依據本發明的各個方面，超級結溝槽MOSFET元件的製備製程並不需要額外的遮罩，例如用於端接溝槽的遮罩。此外，依據本發明的各個方面，用於溝槽MOSFET元件的製備製程窗口，很容易利用高精度的離子注入來控制。
在以下實施例中，MOSFET元件作為N-型超級結溝槽MOSFET元件，其中用於元件晶胞的源極區和漏極區具有N型導電類型，本體區具有P型導電類型。要注意的是，這些導電類型可以互換，以製備P型超級結溝槽MOSFET。要注意的是，依據本發明的各個方面，MOSFET元件可以是一個單獨的多MOSFET元件或一個屏蔽柵溝槽MOSFET元件。
實施例1
第1A圖和第1B圖表示依據本發明的各個方面，溝槽MOSFET元件100的一部分。第1A圖表示沿第1B圖的A-A’線，溝槽MOSFET元件100的剖面圖。第1B圖表示相應的那部分俯視圖。
N-型超級結溝槽MOSFET元件100包含一個主動晶胞區102和一個端接區104，端接區位於主動晶胞區102的外圍。主動晶胞區102可以包含元件晶胞的一個陣列。每個元件晶胞都包含在重摻雜N-型半導體基材110上方的一個N-型輕摻雜漂流區120a，以及形成在漂流區120a頂部附近的一個P-型本體區140。另外，元件晶胞包含一個形成在柵極溝槽130中的閘極電極134，在本體區140和漂流區120a中延伸，以及一個重摻雜N-型源極區150，形成在源極接觸溝槽170對邊上本體區140頂部附近。形成在源極接觸溝槽170中的源極接頭（圖中沒有表示出），提供了一個到源極區150的外部接頭。閘極電極134藉由介電層160，與源極接頭（圖中沒有表示出）電絕緣。在源極接觸溝槽170下方，P立柱182位於相鄰的閘極溝槽130之間的輕摻雜漂流區120a中。另外，N立柱184位於漂流區120a中，在閘極溝槽130底部下方或附近。交替的P立柱182和N立柱184構成一個超級結結構。
對於自對準的超級結，如果漂流區120a是一個本徵（即未摻雜的）外延層的話，那麼P立柱和N立柱注入物都需要。還可選擇，如果漂流區120a是一個摻雜合適濃度的外延層的話，那麼只需要P立柱注入物。在這種情況下，自對準方法不是必須的。
端接區104包含一個端接結構和一個通道終止環194。在一個實施例中，端接結構包含一個或多個保護環（192a和192b），包圍著主動晶胞區102，如第1B圖所示。多個保護環（192a和192b）以及通道終止環194形成在半導體基材110上方的漂流區120中。多個保護環包含一個第一類型保護環192a以及一個或多個第二類型保護環192b。第一類型保護環192a與源極區150相連接。第二類型保護環192b是浮動保護環，在端接區104中具有浮動電壓。通道終點194連接到端接外面的矽上，防止從外部端接到主動區形成通道。漂流區120為本徵半導體外延層（即未摻雜的層）。由於端接區104中的漂流區120是本徵半導體，因此可以在端接區104中獲得較高的擊穿電壓。依據本實施例，對於MOSFET元件來說，端接區中的擊穿電壓約為42.8V，可用於25V和30V的元件。
對於低壓元件（8V到40V左右）來說，閘極溝槽130的間距和P立柱182的間距約為1至2微米。對於中壓（40V到500V左右）來說，閘極溝槽130的間距和P立柱182的間距約為2至8微米。在一些實施例中，可以使用直角的P立柱陣列佈局。確切地說，P立柱陣列佈局垂直於閘極溝槽陣列。因此，閘極溝槽陣列具有很窄的間距尺寸，P立柱的間距尺寸不同於閘極溝槽的間距尺寸。直角P立柱的間距尺寸可以小於非直角P立柱。這種直角方法有助於進一步降低導通電阻值。
實施例1的製備製程
第2A圖至第2M圖表示依據本發明的各個方面，第1A圖所示的溝槽MOSFET元件的製備製程的剖面示意圖。
參見第2A圖，該製程使用第一導電類型的半導體基材210作為初始材料。在一個實施例中，半導體基材210是重摻雜的N-型半導體基材。本徵半導體外延層220位於半導體基材210上方。在本徵外延層220上使用的溝槽遮罩（圖中沒有表示出），含有開口，以限定MOSFET元件的溝槽電晶體多個閘極溝槽的位置。在第2A圖中，進行蝕刻製程，蝕刻掉下方本徵外延層220相應的部分，以構成多個閘極溝槽230。對於低壓元件（例如8V至40V左右）來說，閘極溝槽230的間距約為1至2微米。對於中壓（例如40V至500V左右）來說，閘極溝槽230的間距約為2至8微米。一旦閘極溝槽230形成，並且除去溝槽遮罩的話，可以生長犧牲氧化層（圖中沒有表示出）並除去，以改善矽表面。
參見第2B圖，在外延層220的頂面上，沿閘極溝槽230的內表面，形成一個絕緣層（例如閘極氧化物）232。在第2C圖中，在閘極氧化層232上方沉積導電材料，然後藉由回刻製程或化學-機械平整化（CMP）製成，在閘極溝槽230中製備閘極電極234。在一些實施例中，導電材料可以是原位摻雜的或未摻雜的多晶矽。
參見第2D圖，在本徵外延層220上使用本體遮罩（圖中沒有表示出），本徵外延層覆蓋了端接區204，留下主動晶胞區202和保護環未被覆蓋。在主動晶胞區202中進行本體注入。摻雜離子的導電類型與半導體基材210的摻雜相反。在一些實施例中，對於N-型元件來說，摻雜離子可以是硼離子。在一些實施例中，對於P-型元件來說，可以使用磷或砷離子。利用熱進行本體驅進，激活摻雜原子，驅使摻雜物擴散，形成本體區240。然後，除去本體遮罩。
在第2E圖中，在本徵外延層220上使用另一個遮罩，遮罩覆蓋端接區204，保留主動晶胞區202不被覆蓋。
本體遮罩不同於N-型注入遮罩層。對於本徵外延層220來說，使用N-型注入遮罩層，閉鎖端接區中的N-型注入。當端接區未摻雜時，藉由本體遮罩層形成的本體保護環，可以實現很高的端接擊穿電壓。
進行注入，在主動晶胞區202中形成存在的半導體外延層220a。在一些實施例中，這種注入可以使用多離子注入。對於N-型元件來說，摻雜離子可以是磷或砷離子。作為示例，但不作為局限，對於外延注入，25V元件使用的最高的離子能量約為2.2MeV。作為示例，但不作為局限，主動晶胞區102中摻雜外延層120a的摻雜濃度範圍為1e17/cm3至2e17/cm3左右。
參見第2F圖，進行源極注入，然後進行源極區擴散。確切地說，摻雜離子的導電類型與半導體基材210的摻雜相同。在一些實施例中，對於N-型元件來說，摻雜離子可以是磷或砷離子。然後，藉由源極區擴散，在本體區240中形成一個摻雜的源極區250。在這種情況下，使用源極注入遮罩，其原因在於源極並沒有注入到各處。
形成源極區250之後，在輕摻雜漂流區220a中形成P立柱。在一些實施例中，P立柱是藉由自對準製程製成的。第2G圖至第2L圖表示藉由多離子注入，製備自對準的P-型和N-型立柱的自對準製程。
參見第2G圖，在主動晶胞區202中的摻雜外延層220a上方，沉積一多晶矽層281，端接區204中的本徵外延層220帶有光致抗蝕劑層283，在多晶矽層281上方。多晶矽層281和光致抗蝕劑層283沉積在主動晶胞區和端接區上方。但是僅在主動晶胞區中，形成多晶矽的圖案，並蝕刻掉它。閉鎖端接區不進行P立柱和N立柱注入。
在光致抗蝕劑層283上使用超級結遮罩（圖中沒有表示出），光致抗蝕劑層283上帶有開口，限定N-型溝槽MOSFET元件主動晶胞區202中多個P立柱282的位置。然後，進行蝕刻製程，向下蝕刻下方多晶矽層281的相應部分，蝕刻到摻雜外延層220a上方絕緣層232的頂面。進行超級結P-型注入，形成P立柱282，如第2G圖所示。對於非直角P立柱來說，P立柱282的間距與閘極溝槽間距大致相同。對於本例中所述的自對準超級結來說，需要進行N立柱注入。作為示例，但不作為局限，一旦形成P立柱282，並且除去遮罩之後，可以在主動晶胞區202中的未摻雜外延層220a以及端接區204中的本徵外延層220上方，沉積一氧化層285，如第2H圖所示。
利用CMP工藝，除去一部分氧化層285，如第2I圖所示。然後，藉由蝕刻製程，除去剩餘的多晶矽層281。剩餘的氧化層285作為遮罩，藉由超級結N-型注入，形成N-立柱，如第2J圖所示。在第2K圖中，進行退火製程，然後除去剩餘的氧化層285。
接下來，在主動晶胞區202的摻雜外延層220a以及端接區204中的本徵外延層220上方，沉積一個平整的介電層260，如第2L圖所示。在一些實施例中，藉由低溫氧化物沉積製程，利用含有硼酸的矽玻璃（BPSG），形成介電層260。
在介電層260上，使用一個接觸遮罩（圖中沒有表示出），它的圖案在接觸溝槽的位置上帶有開口。藉由蝕刻製程，除去介電層260未被覆蓋的部分，並形成接觸溝槽270，穿過本體區240中的源極區250，如第2M圖所示。利用傳統的金屬化製程（圖中沒有表示出），完成了超級結溝槽MOSFET元件的製備。在本例中，保護環是藉由本體遮罩層形成的。通道終點由源極遮罩層的源極注入而形成。
實施例2
第3A圖和第3B圖表示依據本發明的各個方面，另一種溝槽MOSFET元件300的一部分。第3A圖表示沿第3B圖中的A-A’線，溝槽MOSFET元件300的剖面圖。第3B圖表示該部分元件相應的俯視圖。
N-型超級結溝槽MOSFET元件300包含一個主動晶胞區302和一個端接區304，端接區304位於主動晶胞區302外圍。主動晶胞區302包含元件晶胞的一個陣列。每個元件晶胞都包含一個N-型輕摻雜漂流區320a，在重摻雜N-型半導體基材310上方，P-型本體區340形成在漂流區320a頂部附近。另外，元件晶胞包含一個閘極電極334，形成在閘極溝槽330中，閘極溝槽330在本體區340和漂流區320a中延伸，重摻雜N-型源極區350形成在源極接觸溝槽370對邊上本體區340頂部附近。形成在源極接觸溝槽370中的源極接頭（圖中沒有表示出），提供了到源極區350的外部接頭。閘極電極334藉由介電層360，與源極接頭（圖中沒有表示出）電絕緣。在源極接觸溝槽370下方，P立柱382位於鄰近的閘極溝槽330之間的輕摻雜漂流區320a中。輕摻雜N-型漂流區320a中的P立柱283構成了一個超級結結構。P立柱382可以相互隔開一段距離S1。
端接區304包含一個端接結構和一個通道終止環394，它們可以在製備源極350的注入過程中形成。在一個實施例中，端接結構包含一個浮動P立柱392的陣列，包圍著主動晶胞區302，如第3B圖所示。端接區304中最裡面的P立柱392，可以與主動晶胞區302中最外面的P立柱382隔開一段等於S1的距離。主動晶胞區304中P立柱382的末端，可以與端接區304中最裡面的P立柱392的內邊緣隔開一段距離S2，S2為S1的一半。P立柱392和通道終止環394形成在輕摻雜的N-型漂流區320a中，在重摻雜的N-型半導體基材310上方。通道終點394連接到端接區外面的矽上。通道終點394防止在端接區和主動晶胞區之間形成通道。
實施例2的製備製程
第4A圖至第4I圖表示依據本發明的各個方面，第3A圖所示的溝槽MOSFET元件的製備方法的剖面示意圖。
參見第4A圖，該製程使用第一導電類型的半導體基材410，作為初始材料。在一個實施例中，半導體基材410為重摻雜的N-型半導體基材。本徵半導體外延層420位於半導體基材410上方。位於本征外延層420上的溝槽遮罩（圖中沒有表示出）含有開口，限定了MOSFET元件溝槽電晶體的多個閘極溝槽的位置。在第4A圖中，進行蝕刻製程，蝕刻掉下方本徵外延層420的相應部分，形成多個閘極溝槽430。對於低壓元件（8V至40V左右）來說，閘極溝槽430的基極約為1至2微米。對於中壓（40V至500V左右）來說，閘極溝槽430的間距約為2至8微米。一旦形成溝槽430並除去溝槽遮罩之後，就可以生長一個犧牲氧化層（圖中沒有表示出）並除去，以改善矽表面。
參見第4B圖，在外延層420的頂面上，沿閘極溝槽430的內表面，形成一個絕緣層（例如閘極氧化物）432。在第4C圖中，在閘極氧化層432上方沉積導電材料，然後藉由回刻製程或化學-機械平整化（CMP）製程，在閘極溝槽430中形成閘極電極434。在一些實施例中，導電材料可以是原位摻雜的或未摻雜的多晶矽。
參見第4D圖，在本徵外延層420上使用一個本體遮罩（圖中沒有表示出），覆蓋端接區404，保留主動晶胞區402未被覆蓋。在主動晶胞區402中進行本體注入。摻雜離子的導電類型與半導體基材410的摻雜導電類型相反。在一些實施例中，對於N-型元件來說，摻雜離子可以是硼離子。在一些實施例中，對於P型元件來說，可以使用磷或砷離子。利用熱進行本體驅進，激活摻雜原子，驅使摻雜物擴散，形成本體區440。然後，除去本體遮罩。
在第4E圖中，在本徵外延層420上進行摻雜離子（例如對於N-型元件來說是N-型離子）的全面注入，在主動晶胞區402和端接區404中形成摻雜半導體外延層420a。在一些實施例中，這種注入可以使用多離子注入工藝。對於N型元件來說，摻雜離子可以是磷或砷離子。作為示例，但不作為局限，外延注入使用的最高離子能量約為幾MeV。作為示例，但不作為局限，摻雜外延層420a的摻雜濃度範圍為1e17/cm3至2e17/cm3左右。要注意的是，對於N-型MOSFET元件來說，本徵外延層420上的N-型離子注入可以在本體驅進之前或之後進行。對於P-型MOSFET元件來說，當使用一個單獨的本徵外延層時，本徵外延層420上的P型多離子注入最好在本體驅進之後進行。進一步可選擇，當使用多個本徵層時，在溝槽形成之前進行P-型離子注入。
參見第4F圖，進行源極注入，然後擴散源極區。確切地說，摻雜離子的導電類型與半導體基材410的摻雜導電類型相同。在一些實施例中，對於N-型元件來說，可以注入磷或砷離子。藉由源極擴散，在本體區440中形成一個摻雜的源極區450。
利用源極遮罩，在主動晶胞區中選擇性地注入源極摻雜物，形成源極區450和通道終止區494。
形成源極區450之後，在輕摻雜的漂流區420a中形成P立柱，在主動晶胞區402（即P-立柱482）和端接區404（即浮動P-立柱492）中，如第4G圖所示。要注意的是，端接區404中的P立柱492的陣列是浮動立柱。浮動P立柱陣列構成一個端接結構。在一些實施例中，P立柱482和492可以藉由多離子注入形成。對於多離子注入，可以使用高達900keV的高能，製備P立柱。
除了多離子注入製程之外，P立柱可以藉由首先生長一個厚度1.5μm左右的薄本徵半導體外延層，然後進行P-型和N-型離子注入，形成第一個電荷平衡層。在第一個電荷平衡層上生長另一個薄本徵半導體外延層，然後進行N-型和P-型注入，形成第二個電荷平衡層，帶有交替的P-型和N-型摻雜的立柱陣列。此後，在第二個電荷平衡層上方形成元件。換言之，在溝槽形成之前進行立柱注入，本方法需要較寬的間距。在上述示例中，需要使用較寬的P立柱間距。對於非直角方法來說，溝槽間距以及P立柱間距是相同的。對於直角方法來說，只有P立柱間距較寬。
在這種方法下，N-型和P-型注入都需要較小的離子注入能量。
對於非直角P立柱類似，P立柱482的間距與閘極溝槽間距大致相同。對於直角P立柱類似，P立柱482的間距可以與閘極溝槽間距不相同。另外，端接區404中P立柱492的間距可以與主動晶胞區402中P立柱結構482的間距不相同，以便在端接區404中獲得高BV。
P立柱間距決定了端接中的擊穿電壓。通常來說，端接處的P立柱間距與含有間距的主動晶胞區相同。但是也可以是不同的。P立柱間距是決定擊穿電壓的關鍵因素。P立柱間距不必間隔相同的距離。
因此，在主動晶胞區402中的摻雜半導體外延層420a上方和端接區404中，沉積一個平整的介電層460，如第4H圖所示。在一些實施例中，介電層460是藉由低溫氧化物沉積製程，使用含有硼酸的矽玻璃（BPSG）材料製成的。
在介電層460上使用一個接觸遮罩（圖中沒有表示出），其圖案在接觸溝槽的位置上帶有開口。進行蝕刻製程，除去介電層460未被覆蓋的部分，形成接觸溝槽470，穿過源極區450進入本體區440，如第4I圖所示。藉由傳統的金屬化製程，完成超級結溝槽MOSFET元件的製備。在源極注入過程中，藉由源極遮罩層的開口，注入合適的摻雜物，形成通道終點494。
實施例3
第5A圖和第5B圖表示依據本發明的各個方面，另一種溝槽MOSFET元件500的一部分。第5A圖表示沿第5B圖所示的A-A’線，溝槽MOSFET元件500的剖面圖。第5B圖表示元件相應部分的俯視圖。
N-型超級結溝槽MOSFET元件500包含一個主動晶胞區502以及一個端接區504，端接區504位於主動晶胞區502的外圍。主動晶胞區502包含元件晶胞的一個陣列。每個元件晶胞都包含一個N-型輕摻雜的漂流區520a，在重摻雜的N-型半導體基材510上方，以及一個P-型本體區540，形成在漂流區520a頂部附近。另外，元件晶胞包含一個閘極電極534，形成在閘極溝槽530中，在本體區540和漂流區520a中延伸，以及一個重摻雜的N-型源極區550，形成在源極接觸溝槽570對邊上的本體區540頂部附近。形成在源極接觸溝槽570中的源極接頭（圖中沒有表示出）提供到源極區550的外部接頭。閘極電極534藉由介電層560，與源極接頭（圖中沒有表示出）電絕緣。在源極接觸溝槽570下方，一個P立柱582位於輕摻雜的漂流區520中。
端接區504包含一個端接結構和一個溝槽通道終止環594。在一個實施例中，端接結構包含浮動P立柱592和浮動端接溝槽530a的一個陣列，包圍著主動晶胞區502，如第5B圖所示。端接結構和溝槽通道終止環594形成在輕摻雜的N-型漂流區520a中，在重摻雜的N-型半導體基材510上方。溝槽通道終點594藉由金屬或多晶矽接頭，連接到端接區504外部的矽上。
實施例3的製備製程
第6A圖至第6I圖表示依據本發明的各個方面，第5A圖所示的溝槽MOSFET元件製備方法的剖面示意圖。
參見第6A圖，該製程使用第一導電類型的半導體基材610，作為初始材料。在一個實施例中，半導體基材610為重摻雜的N-型半導體基材。本徵半導體外延層620位於重摻雜的N-型半導體基材610上方。在本徵外延層620上使用的溝槽遮罩（圖中沒有表示出）含有開口，為MOSFET元件的溝槽電晶體，限定主動晶胞區中多個閘極溝槽以及端接區中浮動溝槽的位置。在第6A圖中，藉由蝕刻製程，蝕刻掉下方本徵外延層620相應的部分，在主動晶胞區602中形成多個閘極溝槽630，並且在端接區604中形成浮動溝槽630a。對於低壓元件（8V至40V左右）來說，閘極溝槽630的間距約為1至2微米。對於中壓（40V至500V左右）來說，閘極溝槽630的間距約為2至8微米。要注意的是，端接區604中浮動溝槽630a的間距可以與主動晶胞區602中閘極溝槽630的間距不相同，以獲得很高的端接擊穿電壓。浮動溝槽的間距可以等於端接區中溝槽的有效間距。根據P立柱和N-型摻雜外延層摻雜濃度，浮動溝槽的間距可以大於或小於主動晶胞的間距。浮動溝槽可以在端接區中均勻分佈。
一旦形成溝槽630並且除去溝槽遮罩之後，就可以生長一個犧牲氧化層（圖中沒有表示出）然後除去，以改善矽表面。
參見第6B圖，沿閘極溝槽630的內表面，形成一個絕緣層（例如柵極氧化物）632。在第6C圖中，在閘極氧化層632上方沉積導電材料，然後藉由回刻製程或化學-機械平整化（CMP）製程，在主動晶胞區602和浮動電極634a中形成閘極電極634。在一些實施例中，導電材料可以是原位摻雜的或未摻雜的多晶矽。
參見第6D圖，進行全面本體注入，在主動晶胞區602和端接區604中形成一個本體區640。摻雜物離子的導電類型與半導體基材610的摻雜導電類型相反。在一些實施例中，對於n-型元件來說，摻雜離子可以是硼離子。在一些實施例中，對於p-型元件來說，可以使用磷或砷離子。利用熱進行本體驅進，以激活摻雜原子，驅使摻雜物擴散，形成本體區640。當端接區中使用浮動溝槽和P立柱時，不需要使用本體遮罩層。
在第6E圖中，在本徵外延層620上進行摻雜離子（例如對於N型元件來說，使用N-型離子）的全面注入，以便在主動晶胞區602和端接區604中形成摻雜的半導體外延層620a。在一些實施例中，這種注入可以使用多離子注入。對於n-型元件來說，摻雜物離子可以是磷或砷離子。作為示例，但不作為局限，用於注入的最高離子能量可以是幾MeV。作為示例，但不作為局限，摻雜外延層620a的摻雜濃度範圍為1e17/cm3至2e17/cm3左右。要注意的是，對於N-型MOSFET元件來說，本徵外延層620上的N-型離子注入可以在本體驅進之前或之後進行。對於P-型MOSFET元件來說，當使用一個單獨的本徵半導體外延層時，本征外延層620上的P型多離子注入最好是在本體驅進之後進行。還可選擇，當使用多個本徵層時，在溝槽形成之前進行P-型離子注入。
參見第6F圖，進行源極注入，然後進行源極區擴散。確切地說，摻雜物離子的導電類型與半導體基材610摻雜的導電類型相同。在一些實施例中，對於N-通道元件來說，可以使用磷或砷離子。隨後藉由源極區擴散，在本體區640中形成一個摻雜的源極區650。由於源極不會注入到各個地方，因此需要再次使用源極注入遮罩層。
形成源極區650之後，在輕摻雜的漂流區620a中形成P立柱，在主動晶胞區602（即P-立柱682）和端接區604（即浮動P-立柱692）中，如第6G圖所示。確切地說，主動晶胞區602中的P立柱682形成在源極接觸溝槽下方兩個鄰近的閘極溝槽之間，源極接觸溝槽將在後續步驟中製備。端接區604中的浮動P立柱692形成在兩個鄰近的浮動溝槽630a之間。在一些實施例中，p-型立柱結構682可以由多離子注入形成。對於製備P立柱的多離子注入製程來說，可以使用高達900keV的能量。
在其他實施例中，P-型立柱結構可以藉由先生長一個厚度1.5μm左右的薄本徵外延層，再進行p-型和n-型的離子注入，形成第一個電荷平衡層。在第一個電荷平衡層上生長一個很薄的本徵半導體外延層，然後進行n-型和p-型注入，形成第二個電荷平衡層，帶有交替的p-型和n-型摻雜立柱陣列。然後，在第二個電荷平衡層上方，製備元件。在這種方法下，對於n-型和p-型層來說，需要較小的離子注入能量。
對於非直角P立柱來說，P立柱682的間距與柵極溝槽間距大致相同。對於直角P立柱來說，P立柱682的間距可以與柵極溝槽間距不相同。另外，端接區604中的P立柱692的間距可以與主動晶胞區602中P立柱結構682的間距不相同，以便在端接區604中獲得很高的BV。端接區中P立柱692的間距可以與主動晶胞區中P立柱682的間距相同。P立柱可以均勻分佈。但是與主動晶胞不同，可以分佈地不均勻。作為示例，但不作為局限，浮動P立柱間距的變化範圍可以是+/-0.5μm。
因此，在摻雜的外延層620a上方沉積平整的介電層660，在主動晶胞區602和端接區604中，如第6H圖所示。在一些實施例中，介電層660是藉由低溫氧化物沉積製程，用含有硼酸的矽玻璃（BPSG）材料製成的。
然後，在介電層660上使用接觸光致抗蝕劑（圖中沒有表示出），其圖案在接觸溝槽的位置上帶有一個開口。進行蝕刻製程，除去介電層660未被覆蓋的部分，形成接觸溝槽670，穿過源極區650，進入本體區640，如第6I圖所示。然後，藉由傳統的金屬化製程（圖中沒有表示出），完成超級結溝槽MOSFET元件的製備。
在一些實施例中，端接區中可以使用一個溝槽通道終點。通道終點可以包含一個最末端（即最外面）的溝槽以及一個溝槽接頭。金屬層可以連接外面的溝槽接頭和最末端溝槽中的多晶矽。
儘管本發明關於某些較佳的版本已經做了詳細的敘述，但是仍可能存在其他版本。因此，本發明的範圍不應由上述說明決定，與之相反，本發明的範圍應參照所附的權利要求書及其全部等效內容。任何可選件（無論首選與否），都可與其他任何可選件（無論首選與否）組合。在以下申請專利範圍中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或多個項目的數量。除非用“意思是”明確指出限定功能，否則所附的專利說明書並不應認為是意義和功能的局限。專利說明書中沒有進行特定功能的精確指明“意義是”的任何項目，都不應理解為35 U.S.C.§112 ¶6所述的“意義”或“步驟”。
儘管本發明的內容已經藉由上述較佳實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在所屬技術領域具有通常知識者閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
100、300、500‧‧‧元件
102、202、302、402、502、602‧‧‧主動晶胞區
104、204、304、404、504、604‧‧‧端接區
110、210、310、410、510、610‧‧‧基材
120、120a、320a、420a、520、520a‧‧‧漂流區
130、230、330、430、530、630‧‧‧閘極溝槽
134、234、334、434、534、634‧‧‧閘極電極
140、240、340、440、540、640‧‧‧本體區
150、250、350、450、550、650‧‧‧源極區
160、260、460、660‧‧‧介電層
170、270、370、470、570、670‧‧‧接觸溝槽
182、282、382、392、482、492、582、592、682、692‧‧‧P立柱
184‧‧‧N立柱
192a、192b‧‧‧保護環
194‧‧‧通道終止環
394、594‧‧‧通道終點/通道終止環
220、220a、420、420a、620、620a‧‧‧外延層
232、432、632‧‧‧絕緣層/閘極氧化層
281‧‧‧多晶矽層
283‧‧‧光致抗蝕劑層
285‧‧‧氧化層
494‧‧‧通道終止區
530a‧‧‧端接溝槽
630a‧‧‧浮動溝槽
634a‧‧‧浮動電極
S1‧‧‧距離
閱讀以下詳細說明並參照以下圖式之後，本發明的其他特徵和優勢將顯而易見：
第1A圖表示依據本發明的各個方面，沿第1B圖的線A-A’，一部分溝槽MOSFET元件的剖面示意圖；
第1B圖表示依據本發明的各個方面，一部分溝槽MOSFET元件的俯視示意圖；
第2A圖至第2M圖表示依據本發明的各個方面，第1A圖所示溝槽MOSFET元件製備方法的剖面示意圖；
第3A圖表示依據本發明的各個方面，沿第3B圖所示A-A’線，一部分溝槽MOSFET的剖面示意圖；
第3B圖表示依據本發明的各個方面，一部分溝槽MOSFET元件的俯視示意圖；
第4A圖至第4I圖表示依據本發明的各個方面，第3A圖所示溝槽MOSFET元件製備方法的剖面示意圖；
第5A圖表示依據本發明的各個方面，沿第5B圖所示的A-A’線，一部分溝槽MOSFET元件的剖面示意圖；
第5B圖表示依據本發明的各個方面，一部分溝槽MOSFET元件的俯視示意圖；
第6A圖至第6I圖表示依據本發明的各個方面，第5A圖所示溝槽MOSFET元件製備方法的剖面示意圖。

Claims (22)

  1. 一種溝槽功率金屬-氧化物-半導體場效應電晶體元件，其工作電壓低於500V，包含： 一個主動晶胞區，包含複數個超級結MOSFET，其中每個超級結MOSFET都包含： a）一個第一導電類型的輕摻雜半導體外延層，位於相同導電類型的重摻雜的半導體基材上方； b）一個與第一導電類型相反的第二導電類型的本體區，形成在輕摻雜半導體外延層頂部中； c）一個閘極電極，形成在閘極溝槽中，在本體區和輕摻雜半導體外延層中延伸，其中閘極溝槽的間距尺寸小於8微米； d）一個第一導電類型的重摻雜源極區，形成在本體區頂部中； e）一個源極接頭，在源極接觸溝槽中，延伸到兩個鄰近的閘極溝槽之間的本體區； f）一個第二導電類型的摻雜立柱，形成在每個源極接觸溝槽底部附近；以及 一個端接區，位於主動晶胞區外圍，端接區包含一個包圍著主動晶胞區的端接結構，其中端接結構包含一個或複數個保護環，形成在重摻雜的半導體基材上方的本徵半導體外延層中。
  2. 如申請專利範圍第1項所述的元件，其中主動晶胞區包含閘極溝槽的一個陣列以及摻雜立柱的一個陣列，其中摻雜立柱的陣列垂直於閘極溝槽的陣列排布。
  3. 如申請專利範圍第2項所述的元件，其中摻雜立柱的間距與閘極溝槽的間距尺寸不相同。
  4. 如申請專利範圍第1項所述的元件，其中一個或複數個保護環包含一個第一類型的保護環和一個第二類型的保護環，其中第一類型的保護環與源極區電連接，第二類型的保護環具有在端接區中的浮動電壓。
  5. 如申請專利範圍第1項所述的元件，其中複數個超級結MOSFET是屏蔽閘溝槽MOSFET。
  6. 如申請專利範圍第1項所述的元件，其工作電壓在8V至40V之間。
  7. 如申請專利範圍第1項所述的元件，其中閘極溝槽的間距尺寸在1至2微米之間。
  8. 一種溝槽功率金屬-氧化物-半導體場效應電晶體元件，其工作電壓小於500V，包含： 一個主動晶胞區，包含複數個超級結MOSFET，其中每個超級結MOSFET都包含： a）一個第一導電類型的輕摻雜半導體外延層，位於相同導電類型的重摻雜的半導體基材上方； b）一個與第一導電類型相反的第二導電類型的本體區，形成在輕摻雜半導體外延層頂部中； c）一個閘極電極，形成在閘極溝槽中，在本體區和輕摻雜半導體外延層中延伸，其中閘極溝槽的間距尺寸小於8微米； d）一個第一導電類型的重摻雜源極區，形成在本體區頂部中； e）一個源極接頭，在源極接觸溝槽中，延伸到兩個鄰近的閘極溝槽之間的本體區； f）一個第二導電類型的摻雜立柱，形成在每個源極接觸溝槽底部附近；以及 一個端接區，位於主動晶胞區外圍，端接區包含一個包圍著主動晶胞區的端接結構，其中端接結構包含第二導電類型的浮動摻雜立柱的一個陣列，形成在輕摻雜半導體外延層中。
  9. 如申請專利範圍第8項所述的元件，其中浮動摻雜立柱的間距尺寸與主動晶胞區中摻雜立柱的間距尺寸不相同。
  10. 如申請專利範圍第8項所述的元件，其中端接結構進一步包含浮動端接溝槽，每個浮動端接溝槽都位於兩個鄰近的浮動摻雜立柱之間。
  11. 如申請專利範圍的10項所述的元件，其中浮動端接溝槽的間距尺寸與主動晶胞區中閘極溝槽的間距尺寸不相同。
  12. 如申請專利範圍第8項所述的元件，其中主動晶胞區包含閘極溝槽的一個陣列和摻雜立柱的一個陣列，其中摻雜立柱的陣列垂直於閘極溝槽的陣列排布。
  13. 一種製備溝槽MOSFET元件的方法，其包含： a）製備一個本徵半導體外延層，在相同導電類型的重摻雜半導體基材上方； b）利用一個閘極溝槽遮罩，在主動晶胞區中的本徵半導體外延層中製備複數個閘極溝槽，元件晶胞就位於主動晶胞區中，其中閘極溝槽遮罩包含限定複數個閘極溝槽位置的開口，其中複數個閘極溝槽中的每個閘極溝槽都具有小於8微米的間距； c）利用一個覆蓋著位於主動晶胞區外圍的端接區的本體遮罩，在本徵半導體外延層頂部製備一個第二導電類型的本體區； d）利用覆蓋著端接區的注入閉鎖遮罩，注入第一導電類型的摻雜物，在主動晶胞區中形成一個摻雜的半導體外延層； e）在本體區頂部，製備一個第一導電類型的源極區； f）在主動晶胞區中製備第二導電類型的立柱，其中每個第二導電類型的立柱都形成在複數個閘極溝槽中的每兩個閘極溝槽之間； g）在端接區中的本徵半導體外延層中，製備一個端接結構，其中端接結構包含一個或複數個保護環。
  14. 如申請專利範圍第13項所述的方法，其中對於25V的元件來說，第一導電類型的注入摻雜物使用小於2.4MeV的離子能量。
  15. 如申請專利範圍第13項所述的方法，其中主動晶胞區中的摻雜半導體外延層的摻雜濃度範圍為1e17/cm3 至2e17/cm3 左右。
  16. 如申請專利範圍第13項所述的方法，其中在主動晶胞區中製備第二導電類型的一個立柱，是在製備本體區和製備源極區的步驟之後進行。
  17. 如申請專利範圍第13項所述的方法，其中在主動晶胞區中製備第二導電類型的一個立柱是利用自對準的多離子注入製程進行。
  18. 如申請專利範圍第13項所述的方法，其中主動晶胞區中第二導電類型的立柱陣列垂直於複數個閘極溝槽的陣列排布。
  19. 一種溝槽MOSFET元件的製備方法，其包含： a）在第一導電類型的重摻雜半導體基材上方製備一個半導體外延層； b）利用一個閘極溝槽遮罩，在主動晶胞區中的半導體外延層中製備複數個閘極溝槽，元件晶胞就位於主動晶胞區中，其中閘極溝槽遮罩含有限定複數個閘極溝槽位置的開口，其中複數個閘極溝槽中的每個閘極溝槽都具有小於8微米的間距； c）利用一個覆蓋著位於主動晶胞區外圍的端接區的本體遮罩，在主動晶胞區中的半導體外延層頂部製備一個第二導電類型的本體區； d）在主動晶胞區中的本體區頂部，製備一個第一導電類型的源極區； e）在主動晶胞區中製備第二導電類型的立柱，在端接區中製備第二導電類型的端接立柱，其中每個第二導電類型的立柱都形成在主動晶胞區中複數個閘極溝槽中的每兩個相鄰閘極溝槽之間。
  20. 如申請專利範圍第19項所述的方法，其中製備半導體外延層包含製備一個本徵半導體外延層，並且在製備閘極溝槽之後注入第一導電類型的摻雜物，在主動晶胞區和端接區中形成摻雜的半導體外延層。
  21. 一種溝槽MOSFET元件的製備方法，其包含： a）在第一導電類型的重摻雜半導體基材上方製備一個半導體外延層； b）利用一個溝槽遮罩，在主動晶胞區中的半導體外延層中製備複數個溝槽，其中複數個溝槽包含主動晶胞區中的多個閘極溝槽，元件晶胞就位於主動晶胞區中，端接區中的複數個浮動端接溝槽位於主動晶胞區外圍，其中溝槽遮罩含有限定複數個溝槽位置的開口，其中複數個溝槽中的每個溝槽都具有小於4微米的間距； c）利用一個覆蓋著位於端接區的本體遮罩，在主動晶胞區中的本徵半導體外延層頂部製備一個第二導電類型的本體區； d）在主動晶胞區中的本體區頂部，製備一個第一導電類型的源極區； e）在主動晶胞區中製備第二導電類型的立柱，在端接區中製備第二導電類型的端接立柱，其中每個第二導電類型的立柱都形成在主動晶胞區中複數個閘極溝槽中的每兩個閘極溝槽之間，每個第二導電類型的端接立柱都形成在端接區中複數個浮動端接溝槽中每兩個鄰近的浮動端接溝槽之間。
  22. 如申請專利範圍第21項所述的方法，其中製備半導體外延層包含製備一個本徵半導體外延層，並且在製備閘極溝槽之後注入第一導電類型的摻雜物，在主動晶胞區和端接區中形成摻雜的半導體外延層。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
US10332817B1 (en) * 2017-12-01 2019-06-25 Cree, Inc. Semiconductor die with improved ruggedness
DE102018130444A1 (de) * 2018-11-30 2020-06-04 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
US11362209B2 (en) * 2019-04-16 2022-06-14 Semiconductor Components Industries, Llc Gate polysilicon feed structures for trench devices
CN112768356B (zh) * 2019-11-05 2024-01-23 珠海格力电器股份有限公司 一种沟槽栅igbt制作方法
JP7289258B2 (ja) * 2019-11-22 2023-06-09 ルネサスエレクトロニクス株式会社 半導体装置
CN111129152B (zh) * 2019-12-17 2023-09-26 杭州芯迈半导体技术有限公司 沟槽mosfet结构及其制造方法
CN111415992B (zh) * 2020-04-20 2021-11-26 安建科技(深圳)有限公司 一种屏蔽栅mosfet器件及其制备方法
EP4160693A1 (en) * 2021-09-29 2023-04-05 Infineon Technologies Austria AG Transistor device a method for producing a transistor device
EP4160692A1 (en) * 2021-09-29 2023-04-05 Infineon Technologies Austria AG Transistor device
US20230187537A1 (en) * 2021-11-17 2023-06-15 Panjit International Inc. Method of forming power semiconductor device
CN115020240B (zh) * 2022-08-03 2023-03-28 上海维安半导体有限公司 一种低压超结沟槽mos器件的制备方法及结构
CN117711939A (zh) * 2024-02-05 2024-03-15 深圳腾睿微电子科技有限公司 沟槽型终端igbt器件及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69833743T2 (de) 1998-12-09 2006-11-09 Stmicroelectronics S.R.L., Agrate Brianza Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen
KR100829052B1 (ko) 1999-06-03 2008-05-19 제네럴 세미컨덕터, 인코포레이티드 전력 ｍｏｓｆｅｔ, 이를 형성하는 방법, 및 이 방법에의해 형성되는 다른 전력 ｍｏｓｆｅｔ
JP2001119022A (ja) 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US6979862B2 (en) 2003-01-23 2005-12-27 International Rectifier Corporation Trench MOSFET superjunction structure and method to manufacture
JP2006073740A (ja) 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
WO2006058216A2 (en) 2004-11-24 2006-06-01 Microsemi Corporation Junction terminations structures for wide-bandgap power devices
JP4860929B2 (ja) 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4865260B2 (ja) * 2005-06-23 2012-02-01 株式会社豊田中央研究所 半導体装置
US8084815B2 (en) 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
JP4955958B2 (ja) * 2005-08-04 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置
US7560787B2 (en) 2005-12-22 2009-07-14 Fairchild Semiconductor Corporation Trench field plate termination for power devices
US7737469B2 (en) 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP4564516B2 (ja) * 2007-06-21 2010-10-20 株式会社東芝 半導体装置
JP2010541212A (ja) 2007-09-21 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 電力デバイスのための超接合構造及び製造方法
IT1397574B1 (it) 2008-12-29 2013-01-16 St Microelectronics Rousset Dispositivo a semiconduttore di potenza di tipo multi-drain e relativa struttura di terminazione di bordo
US8466510B2 (en) 2009-10-30 2013-06-18 Alpha And Omega Semiconductor Incorporated Staggered column superjunction
US8759910B2 (en) * 2009-11-20 2014-06-24 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination
US8373225B2 (en) * 2009-12-28 2013-02-12 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with Resurf stepped oxides and split gate electrodes
US8476698B2 (en) * 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
US20120018800A1 (en) * 2010-07-22 2012-01-26 Suku Kim Trench Superjunction MOSFET with Thin EPI Process
KR102100165B1 (ko) * 2011-04-27 2020-04-13 페어차일드 세미컨덕터 코포레이션 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8564058B1 (en) 2012-08-07 2013-10-22 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with multiple trenched gates in unit cell
EP2973669A4 (en) * 2013-03-15 2016-11-09 United Silicon Carbide Inc IMPROVED VJFET DEVICES
US9000515B2 (en) * 2013-05-22 2015-04-07 Force Mos Technology Co., Ltd. Super-junction trench MOSFETs with short terminations

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