JP6705944B2 - パワーデバイス及びその製造方法 - Google Patents

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Description

本発明は、パワーデバイスに関し、特に電荷補償構造を含むパワーデバイスに関する。
パワーデバイスは、主にハイパワーの電源回路及び制御回路に使用され、例えばスイッチ素子又は整流素子として使用される。パワーデバイスにおいて、異なるドーピングタイプの各ドーピング領域にＰＮ接合をそれぞれ形成することで、ダイオード又はトランジスタの機能を実現する。パワーデバイスは応用中には一般的に高電圧で大電流を負荷する必要がある。高電圧応用のニーズを満たすとともにデバイスの信頼性及び耐用年数を向上させるために、パワーデバイスは高ブレークダウン電圧を有する必要がある。一方、パワーデバイス自身の消費電力及び発生した熱を低減させるために、パワーデバイスは低オン抵抗を有する必要がある。
特許文献１及び特許文献２には、複数のＰ型ドーピング領域と複数のＮ型ドーピング領域は交互に横方向に配列されるか又は鉛直に積み重ねられる電荷補償タイプのパワーデバイスが開示されている。パワーデバイスはオン状態では、Ｐ型ドーピング領域とＮ型ドーピング領域の中のいずれかが低インピーダンスの導電経路を提供する。パワーデバイスは切断状態では、隣り合うＰ型ドーピング領域とＮ型ドーピング領域同士の電荷は互いに空乏してしまう。このため、電荷補償タイプのパワーデバイスがオン抵抗を大幅に低減させることができ、これにより消費電力を低減させる。
一方、他の改善されたパワーデバイスは、リング領域とリング領域で囲まれたセル領域を備える。セル領域にはパワーデバイスのＰ型ドーピング領域及びＮ型ドーピング領域が形成され、リング領域において追加のＰ型ドーピング領域及び追加のＮ型ドーピング領域が形成されている。リング領域はパワーデバイスの高圧特性と信頼性特性にとって非常に重要なものである。デバイスがオフされる場合、リング領域はデバイスのエッジの表面電界を軽減する役割を果たす。特に高温や高圧となる場合には、電界のデバイスの表面酸化層に対する衝撃を減少して、高温でのデバイス漏れ電流を低減する。一般的には、リング領域の耐電圧のほうがセル領域の耐電圧よりも高いことが望ましい。これによりデバイスにブレークダウンが発生する場合には、電流の大部分がセル領域から流れ出すことができる。デバイスのアバランシェ性能を向上させるように、セル領域の面積がリング領域の面積に対してはるかに大きく設けられている。
オン抵抗を減少すると同時に耐電圧特性を向上させるように、パワーデバイスは上記２つの構造を備えることが期待されているが、実際の応用において、電荷補償型デバイスのオン抵抗と耐電圧特性とは、互いに矛盾したパラメータである。Ｎ型ドーピング領域の不純物濃度を増加することによって、電流通路の電流能力を向上させ、小さいオン抵抗を得ることができる一方、Ｎ型ドーピング領域の不純物濃度を増加する場合には、補償マッチング度に対する要求が非常に厳しくなり、Ｎ型ドーピング領域とＰ型ドーピング領域同士の不純物濃度が完全に同じであることを再現し難くなる。ドーピング領域同士の不純物濃度は僅かずれれば、耐電圧が大幅に低減してしまい、耐電圧が不安定な状況が発生することがある。特にリング領域では、耐電圧を向上させ信頼性を改善する目的をより遂げにくくなる。
電荷補償とリング領域とが含まれるパワーデバイスにおいて、オン抵抗とブレークダウン電圧の要求を兼ねるように、更にリング領域の構造を改善する必要がある。
米国特許第５２１６２７５号明細書 米国特許第４７５４３１０号明細書
上記の問題点に鑑み、本発明は、オン抵抗とブレークダウン電圧の要求を兼ねるために、リング領域において追加の電荷補償構造を使用するパワーデバイス及びその製造方法を提供することを目的とする。
本発明の一様態によれば、パワーデバイスを提供し、前記パワーデバイスは、半導体基板と、前記半導体基板に位置する第１ドーピング領域と、前記第１ドーピング領域の第１領域に位置する複数の第２ドーピング領域と、前記第１ドーピング領域の第２領域に位置する複数の第３ドーピング領域と、を備え、前記半導体基板と前記第１ドーピング領域はそれぞれ第１ドーピングタイプであり、前記複数の第２ドーピング領域と前記複数の第３ドーピング領域はそれぞれ第２ドーピングタイプであり、第２ドーピングタイプと第１ドーピングタイプとは反対であり、前記複数の第２ドーピング領域が互いに第１所定間隔を離間し、前記第１ドーピング領域とともに第１電荷補償構造を形成し、前記第１電荷補償構造と前記半導体基板が電流通路に位置し、前記複数の第３ドーピング領域が互いに第２所定間隔を離間し、前記第１ドーピング領域とともに第２電荷補償構造を形成し、前記第２電荷補償構造は前記パワーデバイスの連続的な表面電界を分散させることに用いられる。
好ましくは、前記第１電荷補償構造が前記パワーデバイスのセル領域に位置し、前記第２電荷補償構造が前記パワーデバイスのリング領域に位置し、前記リング領域が前記セル領域を囲む。
好ましくは、前記複数の第２ドーピング領域と前記複数の第３ドーピング領域はそれぞれ前記第１ドーピング領域において縦方向に沿って前記半導体基板へ延伸し、且つドーピング濃度が非線形に減少する。
好ましくは、前記複数の第２ドーピング領域と前記複数の第３ドーピング領域の平均ドーピング濃度はそれぞれ前記第１ドーピング領域の平均ドーピング濃度よりも小さい。
好ましくは、前記複数の第２ドーピング領域の平均ドーピング濃度は前記複数の第３ドーピング領域の平均ドーピング濃度よりも大きくし、これにより前記平均ドーピング濃度の差を利用して前記セル領域のオン抵抗を減少するとともに前記セル領域のブレークダウン電圧を向上させる。
好ましくは、前記複数の第２ドーピング領域の平均ドーピング濃度は前記複数の第３ドーピング領域の平均ドーピング濃度よりも１０％又はそれ以上大きい。
好ましくは、前記複数の第２ドーピング領域はそれぞれ第１サブ領域と第２サブ領域を含み、前記第１サブ領域の平均ドーピング濃度が前記第１ドーピング領域のドーピング濃度よりも小さくし、前記第２サブ領域の平均ドーピング濃度が前記第１ドーピング領域のドーピング濃度に等しい。
好ましくは、前記第１サブ領域の平均ドーピング濃度は前記第１ドーピング領域の平均ドーピング濃度よりも２０％又はそれ以上小さい。
好ましくは、前記複数の第２ドーピング領域が第１横方向サイズを有し、前記複数の第３ドーピング領域が第２横方向サイズを有し、且つ前記第１横方向サイズが前記第２横方向サイズよりも大きい。
好ましくは、前記第１横方向サイズと前記第１所定間隔との比率が前記第２横方向サイズと前記第２所定間隔との比率に等しい。
好ましくは、前記第１横方向サイズと前記第１所定間隔との和が前記第２横方向サイズと前記第２所定間隔との和の整数倍である。
好ましくは、前記複数の第２ドーピング領域はイオンを注入する時第１イオン注入用量を使用し、前記複数の第３ドーピング領域はイオンを注入する時第２イオン注入用量を使用し、前記第１イオン注入用量と前記第２イオン注入用量の範囲は２Ｅ１２〜２Ｅ１３ｃｍ-2である。
好ましくは、前記第１イオン注入用量と前記第２イオン注入用量とは同じである。
好ましくは、前記第１イオン注入用量は前記第２イオン注入用量よりも２０％又はそれ以上高い。
好ましくは、前記複数の第２ドーピング領域と前記複数の第３ドーピング領域はそれぞれ深い溝内に形成され、前記深い溝は前記第１ドーピング領域において縦方向に沿って前記半導体基板へ延伸し、且つ横方向サイズが減少する。
好ましくは、前記深い溝はエッチングで形成され、且つ異なるエッチング角度によって横方向サイズが減少する形状を得る。
好ましくは、前記深い溝の下部はエッチングの時使用されたエッチング角度が８５°〜８７°であり、上部はエッチングの時使用されたエッチング角度が８８°〜８９°である。
好ましくは、前記セル領域は、それぞれ前記複数の第２ドーピング領域の上方に位置する複数の第４ドーピング領域、及びそれぞれ前記複数の第４ドーピング領域に位置する複数の第５ドーピング領域を更に備える。
好ましくは、前記セル領域は、それぞれ前記複数の第４ドーピング領域に位置し、且つ前記複数の第４ドーピング領域の引き出し端とする複数の第６ドーピング領域を更に備える。
好ましくは、前記セル領域は、それぞれゲート誘電体とゲート導体を含むとともに少なくとも一部が前記複数の第５ドーピング領域と前記第１ドーピング領域との間に位置する複数のゲートスタック層を更に備え、前記複数の第４ドーピング領域と前記複数の第５ドーピング領域がそれぞれ第２ドーピングタイプと第１ドーピングタイプであり、前記パワーデバイスがＭＯＳＦＥＴであり、前記半導体基板、前記複数の第４ドーピング領域、前記複数の第５ドーピング領域をそれぞれ前記ＭＯＳＦＥＴのドレイン領域、ウェル領域及びソース領域とし、前記複数の第４ドーピング領域が前記複数の第５ドーピング領域と前記第１ドーピング領域との間に位置してチャンネルを形成する。
好ましくは、前記複数の第４ドーピング領域と前記複数の第５ドーピング領域はそれぞれ第２ドーピングタイプであり、前記パワーデバイスがダイオードであり、前記複数の第４ドーピング領域、前記半導体基板をそれぞれ前記ダイオードの陽極と陰極とする。
好ましくは、前記リング領域は、第２ドーピングタイプであるとともに前記第１ドーピング領域に位置する第７ドーピング領域と、第２ドーピングタイプであるとともに前記第１ドーピング領域に位置し、且つ前記複数の第３ドーピング領域と前記第７ドーピング領域から離間する第８ドーピング領域と、を更に備え、前記第７ドーピング領域が前記セル領域における前記複数の第４ドーピング領域の中の少なくとも１つのドーピング領域まで横方向に延伸し、主接合を形成し、且つ前記第１ドーピング領域の表面から所定深さまで縦方向に延伸し、前記複数の第３ドーピング領域の中の少なくとも幾つかのドーピング領域に接触され、これにより前記複数の第３ドーピング領域の中の少なくとも幾つかのドーピング領域と前記複数の第２ドーピング領域の中の少なくとも幾つかのドーピング領域とは前記主接合を介して接続され、前記第８ドーピング領域が前記パワーデバイスの周辺を限定して且つカットオフリングとする。
好ましくは、層間誘電体層と、前記層間誘電体層を通して前記複数の第５ドーピング領域に電気的に接続された第１電極と、前記層間誘電体層を通して前記第８ドーピング領域に電気的に接続された第２電極と、前記半導体基板に電気的に接続された第３電極と、を更に備える。
好ましくは、前記第１ドーピングタイプがＮ型とＰ型の中の一方であり、前記第２ドーピングタイプがＮ型とＰ型の中の他方である。
好ましくは、前記パワーデバイスは金属酸化物半導体電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ及びダイオードの中の１種から選ばれたものである。
本発明の他の様態によれば、パワーデバイスの製造方法を提供し、前記製造方法は、半導体基板に第１ドーピング領域を形成すること、前記第１ドーピング領域の第１領域に複数の第２ドーピング領域を形成すること、及び前記第１ドーピング領域の第２領域に複数の第３ドーピング領域を形成すること、を含み、前記半導体基板と前記第１ドーピング領域はそれぞれ第１ドーピングタイプであり、前記複数の第２ドーピング領域と前記複数の第３ドーピング領域はそれぞれ第２ドーピングタイプであり、第２ドーピングタイプと第１ドーピングタイプとが反対であり、前記複数の第２ドーピング領域が互いに第１所定間隔を離間し、前記第１ドーピング領域とともに第１電荷補償構造を形成し、前記第１電荷補償構造と前記半導体基板が電流通路に位置し、前記複数の第３ドーピング領域は互いに第２所定間隔を離間し、前記第１ドーピング領域とともに第２電荷補償構造を形成し、前記第２電荷補償構造は前記パワーデバイスの連続的な表面電界を分散させることに用いられる。
好ましくは、前記複数の第２ドーピング領域の平均ドーピング濃度は前記複数の第３ドーピング領域の平均ドーピング濃度よりも大きくし、これにより前記平均ドーピング濃度の差を利用して前記セル領域のオン抵抗を減少するとともに前記セル領域のブレークダウン電圧を向上させる。
好ましくは、前記第１ドーピング領域の第１領域に複数の第２ドーピング領域を形成することは第１マスクを介して第１イオン注入を行うことを含み、前記第１ドーピング領域の第２領域に複数の第３ドーピング領域を形成することは第２マスクを介して第２イオン注入を行うことを含む。
好ましくは、第１マスクの開口が第１横方向サイズを有し、第２マスクの開口が第２横方向サイズを有し、且つ前記第１横方向サイズが前記第２横方向サイズよりも大きい。
好ましくは、前記第１イオンを注入する時第１イオン注入用量を使用し、前記第２イオンを注入する時第２イオン注入用量を使用し、前記第１イオン注入用量と前記第２イオン注入用量の範囲は２Ｅ１２〜２Ｅ１３ｃｍ-2である。
好ましくは、前記第１イオン注入用量と前記第２イオン注入用量とは同じである。
好ましくは、前記第１イオン注入用量は前記第２イオン注入用量よりも２０％又はそれ以上高い。
好ましくは、前記第１ドーピング領域の第１領域に複数の第２ドーピング領域を形成することは第１深い溝内に複数の第１エピタキシャル層を充填することを含み、前記第１ドーピング領域の第２領域に複数の第３ドーピング領域を形成することは第２深い溝内に複数の第２エピタキシャル層を充填することを含む。
好ましくは、前記第１深い溝と前記第２深い溝は前記第１ドーピング領域において縦方向に沿って前記半導体基板へ延伸し、且つ横方向サイズが減少する。
好ましくは、前記深い溝はエッチングで形成され、且つ異なるエッチング角度によって横方向サイズが減少する形状を得る。
好ましくは、前記深い溝の下部はエッチングの時使用されたエッチング角度が８５°〜８７°であり、上部はエッチングの時使用されたエッチング角度が８８°〜８９°である。
本発明の実施例のパワーデバイス及びその製造方法によれば、パワーデバイスのセル領域とリング領域にそれぞれ第１電荷補償構造と第２電荷補償構造を形成する。同一のプロセスで第１電荷補償構造と第２電荷補償構造を同時に形成することができるので、該実施例のパワーデバイスはプロセスの複雑さ及びコストを増加しない。セル領域において、第１電荷補償構造は互いに隣り合うＰ型ドーピング領域とＮ型ドーピング領域を含み、２つものの電荷を互いに空乏させることができるので、パワーデバイスのオン抵抗を大幅に減少するとともに消費電力を低減することができる。リング領域において、第２電荷補償構造が存在するので、セルエッジ領域での空乏層を拡張させ、セル領域のエッジ領域に形成された逆電界を軽減することに役立ち、これによりパワーデバイスのブレークダウン電圧を向上させる。
好ましい実施例において、第１電荷補償構造と第２電荷補償構造におけるＰ型ドーピング領域の平均ドーピング濃度の差によって、前記セル領域のオン抵抗の減少及び前記セル領域のブレークダウン電圧の向上を同時に実現する。
好ましい実施例において、第１電荷補償構造と第２電荷補償構造を形成する時異なるイオン注入ステップによって、第１電荷補償構造と第２電荷補償構造におけるＰ型ドーピング領域のドーピング濃度差を得ることができる。又は、異なるサイズの窓を使用して、同一のイオン注入ステップにおいて、第１電荷補償構造と第２電荷補償構造におけるＰ型ドーピング領域のドーピング濃度差を得る。又は、異なるエッチング角度によって深い溝を形成し、そしてエピタキシャル層を充填し、第１電荷補償構造と第２電荷補償構造におけるＰ型ドーピング領域のドーピング濃度差を得る。
従来技術に比べて、本発明は任意のプロセスの複雑さ及びコストを増加しないままで、第１電荷補償構造及び第２電荷補償構造におけるＰ型ドーピング領域のドーピング濃度を調整することによって、パワーデバイスのオン抵抗の減少とブレークダウン電圧の向上の要求を兼ねる。
以下、図面を参照しながら本発明の実施形態を説明することにより、本発明の上記及び他の目的、特徴及び長所がより明確になる。
図１は本発明の第１実施例によるパワーデバイスの断面図を示す図である。 図２は本発明の第１実施例によるパワーデバイスの平面図を示す図である。 図３は本発明の第１実施例によるパワーデバイスにおける各ドーピング領域のドーピング濃度分布図を示す図である。 図４は本発明の第１実施例によるパワーデバイスのオン抵抗分布図を示す図である。 図５は本発明の第１実施例によるパワーデバイスのブレークダウン電圧分布図を示す図である。 図６ａは本発明の第２実施例によるパワーデバイスの製造方法における各段階の断面図を示す図である。 図６ｂは本発明の第２実施例によるパワーデバイスの製造方法における各段階の断面図を示す図である。 図６ｃは本発明の第２実施例によるパワーデバイスの製造方法における各段階の断面図を示す図である。 図６ｄは本発明の第２実施例によるパワーデバイスの製造方法における各段階の断面図を示す図である。 図６ｅは本発明の第２実施例によるパワーデバイスの製造方法における各段階の断面図を示す図である。 図６ｆは本発明の第２実施例によるパワーデバイスの製造方法における各段階の断面図を示す図である。 図６ｇは本発明の第２実施例によるパワーデバイスの製造方法における各段階の断面図を示す図である。 図６ｈは本発明の第２実施例によるパワーデバイスの製造方法における各段階の断面図を示す図である。 図７は本発明の第３実施例によるパワーデバイスの断面図を示す図である。 図８は本発明の第４実施例によるパワーデバイスの断面図を示す図である。
以下、図面に基づいて本発明の実施形態を詳しく説明する。各図面において、同じ構成は同一又は類似の図面符号で示されている。明確にするために、図面の各部分は説明の必要に応じて概略的に示されている。
以下、いくつかの例示を挙げて本発明を説明するが、これらの例に限定されなく、本発明の主旨を逸脱しない範囲において、種々の変更ができる。
＜第１実施例＞
図１、図２はそれぞれ本発明の第１実施例によるパワーデバイスの断面図と平面図を示し、図１は図２に示す平面図におけるＡＡ’線に沿って得られた断面図である。この実施例において、パワーデバイス１００は金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。以下では、Ｎ型ＭＯＳＦＥＴを例として説明するが、本発明はこれに限定されない。
図１にはリング領域１２０の一部の構造のみを示す。図１に示すように、パワーデバイス１００はセル領域１１０及びセル領域１１０を囲むリング領域１２０を備える。リング領域１２０はセル領域１１０を囲む閉じた形状である。セル領域１１０とリング領域１２０は、いずれも複数の第１ドーピング領域１０２及び複数のＰ型ドーピング領域を備える。セル領域１１０における第１ドーピング領域１０２とＰ型ドーピング領域はソース領域、ドレイン領域、チャンネル及び補償領域を提供することにより、パワーデバイスのオンになるときの電流通路が形成される。リング領域１２０における第１ドーピング領域１０２及び第３ドーピング領域１２１は、パワーデバイスエッジの表面電界を分散させることに用いられるものである。
更に、図１を参照して、セル領域１１０及びリング領域１２０の縦方向構造を示す。簡明にするために、図面においてセル領域１１０はセルの縦方向構造の模式図を２つしか含んでいないが、実際の製品において、セルの数が２つ以上含む。リング領域１１０は第３ドーピング領域１２１を５つしか含んでいないが、実際の製品において、この数よりも少なくても大きくてもよい。パワーデバイス１００において、セル領域１１０及びリング領域１２０は、共通の半導体基板１０１及び半導体基板１０１に位置された第１ドーピング領域１０２を備える。この実施例において、半導体基板１０１は例えばシリコン基板であり、且つドーピングタイプがＮ＋＋型であり、第１ドーピング領域１０２は例えばインサイチュドーピングされたエピタキシャル半導体層であり、且つドーピングタイプがＮ型である。半導体基板１０１は、ＭＯＳＦＥＴのドレイン領域とされる。
セル領域１１０において、第１ドーピング領域１０２にドーピングタイプがＰ型である複数の第２ドーピング領域１１１が形成される。第１ドーピング領域１０２と複数の第２ドーピング領域１１１とはドーピングタイプが反対であり、複数の第２ドーピング領域１１１のそれぞれが第１ドーピング領域１０２同士の間に交互に配布され、第１電荷補償構造１１０ａが形成される。リング領域１２０において、第１ドーピング領域１０２にはドーピングタイプがＰ型である複数の第３ドーピング領域１２１は形成される。第１ドーピング領域１０２と複数の第３ドーピング領域１２１とはドーピングタイプが反対であり、複数の第３ドーピング領域１２１のそれぞれが第１ドーピング領域１０２に交互に配布され、第２電荷補償構造１２０ａが形成される。前記複数の第２ドーピング領域１１１及び複数の第３ドーピング領域１２１はそれぞれ最上端から最下端まで減少していくドーピング濃度分布を有し、且つ各ドーピング領域は、いずれも積み重なった複数のエピタキシャル層から構成されても良い。
更に、セル領域１１０において、複数の第２ドーピング領域１１１の上方に複数の第４ドーピング領域１１２が形成され、第４ドーピング領域１１２に第５ドーピング領域１１３が形成される。第４ドーピング領域１１２及び第５ドーピング領域１１３は、例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがそれぞれＰ型とＮ＋型である。第４ドーピング領域１１２がＭＯＳＦＥＴの本体ウェル領域とされ、第５ドーピング領域１１３がＭＯＳＦＥＴのソース領域とされる。第４ドーピング領域１１２の底部が、対応する１つの第２ドーピング領域１１１に接触される。好ましくは、第４ドーピング領域１１２に第６ドーピング領域１１４が更に形成されてもよい。第６ドーピング領域１１４は例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがそれぞれＰ＋型である。第６ドーピング領域１１４が第４ドーピング領域１１２に延伸し、且つ第５ドーピング領域１１３と隣接する。この好ましい実施例において、第６ドーピング領域１１４が本体ウェル領域の引き出し端とされる。
第１ドーピング領域１０２及び第４ドーピング領域１１２の表面には、ゲート誘電体１１５及びゲート導体１１６を備えるゲートスタック層が形成される。ゲート導体１１６の少なくとも一部は第１ドーピング領域１０２の上方から第５ドーピング領域１１３の上方まで横方向に延伸する。第４ドーピング領域１１２は第１ドーピング領域１０２と第５ドーピング領域１１３との間にあり、ゲート導体１１６の下方に位置する部分はＭＯＳＦＥＴのチャンネル領域が形成される。
更に、リング領域１２０において、第１ドーピング領域１０２に第７ドーピング領域１０４が形成される。前記第７ドーピング領域１０４は、例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがＰ型である。第７ドーピング領域１０４は、第４ドーピング領域１１２まで横方向に延伸して、主接合が形成される。第７ドーピング領域１０４は表面から所定深さまで縦方向に延伸して、一部の第３ドーピング領域１２１に接触されることにより、一部の第４ドーピング領域１１２と一部の第３ドーピング領域１２１とが主接合を介して接続される。更に、第１ドーピング領域１０２に第８ドーピング領域１２２が形成される。第８ドーピング領域１２２はＭＯＳＦＥＴの周辺を限定し、且つカットオフリングとする。前記第８ドーピング領域１２２は例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがＰ＋型である。第８ドーピング領域１２２は第４ドーピング領域１１２とともに形成されることができ、両者のドーピングタイプ及び延伸深さが同じである。
更に、層間誘電体層１０５が上記のデバイス構造を被覆する。層間誘電体層１０５には貫通穴が形成される。第１電極１１８は貫通穴を介して第５ドーピング領域１１３に接触され、これにより、ソース領域までの電気的な接続を提供する。また、第１電極１１８は更に第５ドーピング領域１１３と第６ドーピング領域１１４とを互いに短絡する。第２電極１２８は貫通穴を介して第８ドーピング領域１２２に接触され、これによりカットオフリングまでの電気的な接続を提供する。半導体基板１０１の第１ドーピング領域１０２に反対する表面に第３電極１０８を形成し、これによりドレイン領域までの電気的な接続を提供する。この実施例において、第１電極１１８及び第３電極１０８は、それぞれＭＯＳＦＥＴのソース電極及びドレイン電極とされる。
明らかに説明するために、図１において、水平のＸ方向と鉛直のＹ方向を定義している。水平のＸ方向とは、リング領域１２０からセル領域１１０へ横方向に延伸する方向である。鉛直のＹ方向とは、半導体基板１０１から第５ドーピング領域１１３へ縦方向に延伸する方向である。
水平のＸ方向において、第２ドーピング領域１１１の幅をＷ１とし、互いに隣り合う第２ドーピング領域１１１の間の間隔をＳ１とし、第３ドーピング領域１２１の幅をＷ２とし、互いに隣り合う第３ドーピング領域１２１の間の間隔をＳ２とし、互いに隣り合う第３ドーピング領域１２１と第２ドーピング領域１１１との間の間隔をＳ３とする。実際の製造過程において、Ｘ方向の注入窓が、以下の条件を満たすことが要求される。
Ｗ１＋Ｓ１＝ｎ＊（Ｗ２＋Ｓ２） （数１）
且つ
Ｗ１／（Ｗ１＋Ｓ１）＝Ｗ２／（Ｗ２＋Ｓ２） （数２）
ｎは整数である。
鉛直のＹ方向において、第２ドーピング領域１１１及び第３ドーピング領域１２１のドーピング濃度が非線形である。第２ドーピング領域１１１と第３ドーピング領域１２１は、最上端がパワーデバイスのソース領域、即ち第５ドーピング領域１１３に近接し、最下端がパワーデバイスのドレイン領域、即ち半導体基板１０１に近接する。第２ドーピング領域１１１及び第３ドーピング領域１２１は、それぞれ最上端から最下端へ減少していくドーピング濃度分布を有する。
パワーデバイス１００の作動期間において、ゲート導体１１６にゲート電圧が印加される。ゲート電圧が閾値電圧よりも低い場合には、パワーデバイスが切断状態となり、ドレインに高電圧が印加される。ドレイン電圧の上昇につれて、電荷補償構造は空乏層が形成されて、電圧が負荷される。第１電荷補償構造は、第２ドーピング領域１１１と第１ドーピング領域１０２との相互補償作用で、比較的に高い電圧を耐えることができる。第２ドーピング領域１１１は第３ドーピング領域１２１とサイズ比が同じであるが、第２電荷補償構造の第３ドーピング領域１２１のサイズが第２ドーピング領域１１１のサイズよりも小さくて、後続製造の高温過程において、第２ドーピング領域１１１の不純物拡散状況が第３ドーピング領域１２１の拡散状況と違うことによって、同じドレイン電極電圧の作用で、第３ドーピング領域１２１の不純物は、より容易に第１ドーピング領域１０２の不純物補償により空乏され、即ち第２電荷補償構造において補償マッチング度の絶対値がより小さいことを引き起こす。一般的には、６００Ｖの高圧パワーデバイスであれば、本実施例によるリング領域１１０による耐電圧が、セル領域１１０による耐電圧よりも６０Ｖ程度高くなり、パワーデバイスの信頼性の要求を完全に満たすことができる。
第２電荷補償構造での上記改善によって高耐電圧を簡単化してきたが、このような改善方法は、第１ドーピング領域１０２のサイズを減少するおそれがある。即ち、セル領域１１０に同様な処理方法を使用すると、電流通路が狭くなり、オン抵抗が明らかに増加される。これは期待される結果ではない。セル領域１１０における第１電荷補償構造の高耐電圧を維持するとともにオン抵抗を減少するために、第２ドーピング領域１１１がＩＩ領域とＩ領域とに分けられる。Ｉ領域がドレイン付近に近接する領域であり、ＩＩ領域がソース付近に近接する領域である。Ｉ領域において、第２ドーピング領域１１１のドーピング濃度が第１ドーピング領域１０２のドーピング濃度よりも低くし、ＩＩ領域において、第２ドーピング領域１１１のドーピング濃度が第１ドーピング領域１０２のドーピング濃度に等しい。
具体的には、第２ドーピング領域１１１は、異なるサブ領域に分けられて、鉛直のＹ方向において、ドレイン付近に近接する領域から始め、サブ領域の補償マッチング度が−２０％から０％に変化してきて、ソース付近に近接する領域において、サブ領域の補償マッチング度が変わらないように０％となる。電荷マッチング濃度が０％であり、即ち第２ドーピング領域１１１のドーピング濃度が第１ドーピング領域１０２のドーピング濃度と等しく、ドレイン付近に近接するサブ領域では２つのドーピング濃度のミスマッチを意図的に配置する必要がある。
パワーデバイスの作動期間において、パワーデバイスのゲート電圧が閾値電圧よりも高いときに、パワーデバイスがオンになり、電流がドレイン電極から第１ドーピング領域１０２を通過して、ソース電極へ流れる。パワーデバイスのゲート電圧が閾値電圧よりも低いときに、パワーデバイスがオフになり、ドレイン電極が高電圧を印加する。リング領域１２０の役割は、セル領域１１０とパワーデバイスにおけるエッジ領域の第１ドーピング領域１０２との間に形成された逆電界を軽減することにより、ドレイン電圧を負荷する。
半導体デバイスにおいて、理想的な平面ＰＮ接合のブレークダウン電圧はエピタキシャルの濃度と厚さのみによって決められる。しかしながら、実際には、デバイスにおけるセル領域のエッジ領域に接合終端の効果が出現することがあり、即ちセル領域１１０とパワーデバイスのエッジ付近の第１ドーピング領域１０２との間のＰＮ接合の空乏層の輪郭が湾曲したものであり、ＰＮ接合の曲率効果が存在する。電圧を逆方向に印加するとき、ＰＮ接合の曲率が最大の位置に最も強い電界が出現して、予定の前にブレークダウンされるか又はＰＮ接合の逆方向漏れ電流の増加を引き起こし、耐電圧及び信頼性が低減する。
本発明の実施例のパワーデバイスによれば、リング領域１２０でセル領域１１０を囲んで、リング領域１２０の内に第２電荷補償構造１２０ａを形成するように構成される。第２電荷補償構造１２０ａにおける第３ドーピング領域１２１のドーピング濃度分布の設計によって、電圧を逆方向に印加するとき、第３ドーピング領域１２１及び第１ドーピング領域１０２の空乏がより十分となり、セルエッジ領域の空乏層に接続され、これによりセル領域エッジの空乏層を効果的に拡張させて、終端曲率を低減させ、耐電圧を向上させる。さらに、リング領域１２０における空乏層内の可動キャリアが大幅に減少され、高抵抗領域が形成され、逆方向漏れ電流が効果的に低減されることで、信頼性が改善された。
図３は本発明の第１実施例によるパワーデバイスにおける各ドーピング領域のドーピング濃度分布を示す。曲線Ｐ１は、第２ドーピング領域１１１が最上端から最下端までのドーピング濃度分布曲線であり、曲線Ｐ２は第３ドーピング領域１２１が最上端から最下端までのドーピング濃度分布曲線であり、曲線Ｎは第１ドーピング領域１０２が最上端から最下端までのドーピング濃度分布曲線である。従来技術のパワーデバイスに比べて、本発明の実施例によるパワーデバイスにおいては、第２ドーピング領域１１１と第３ドーピング領域１２１のドーピング濃度が非線形であり、最上端から最下端まで減少していく。第２ドーピング領域１１１と第３ドーピング領域１２１の平均ドーピング濃度が第１ドーピング領域１０２の平均ドーピング濃度よりも低い。更に、第３ドーピング領域１２１の平均ドーピング濃度が第２ドーピング領域１１１の平均ドーピング濃度よりも低い。
図４及び図５は、それぞれ本発明の第１実施例によるパワーデバイスのオン抵抗配布図及びブレークダウン電圧配布図を示す。
パワーデバイスのオン状態では、図４は、従来技術方法及び本実施例方法でそれぞれ製造された６００Ｖパワーデバイスのオン抵抗分布を比較する比較図であり、マークＡで従来技術のパワーデバイスを示し、マークＢで本発明の実施例によるパワーデバイスを示す。本実施例で製造されたパワーデバイスのオン抵抗が従来技術よりも低いのは、第２ドーピング領域１１１のソース付近に近接するドーピング濃度を減少しており、接合抵抗を低減しているためである。
パワーデバイスのオフ状態では、第１電荷補償構造のドーピング濃度が完全にマッチングすることができないが、ドレインが電圧を印加するとき、依然として電荷補償を行うことができ、空乏層を生成して高耐電圧を得る。図５は従来技術方法と本実施例方法で製造された６００Ｖパワーデバイスのブレークダウン電圧配布図を比較し、マークＡで従来技術のパワーデバイスを示し、マークＢで本発明の実施例によるパワーデバイスを示す。図面から分かるように、本実施例のパワーデバイスのブレークダウン電圧分布が従来技術のブレークダウン電圧分布よりも大きい。これは、主に第１電荷補償構造の電荷補償マッチング度が若干異なるためである。耐電圧が比較的低いパワーデバイスであっても、リング領域１１０の第２電荷補償構造の補償マッチング度の絶対値が小さいので、リング領域１１０の耐電圧が依然としてセル領域１１０の耐電圧よりも高くし、パワーデバイスの信頼性を確保している。
＜第２実施例＞
図６ａ〜６ｈは本発明の第２実施例によるパワーデバイス製造方法における各段階の断面図を示す。
半導体基板１０１に第１エピタキシャル層１０２１をエピタキシャル成長し、図６ａに示す。
該実施例において、半導体基板１０１は例えばシリコン基板であり、且つドーピングタイプがＮ＋＋型である。例えば、半導体基板１０１は抵抗率が０．０１〜０．０３ｏｈｍｓ＊ｃｍであり、厚さが６００ｕｍ程度の＜１００＞結晶方位の単結晶シリコン基板である。第１エピタキシャル層１０２１は例えば減圧エピタキシャルの方法で、温度が１０５０〜１１５０℃で、インサイチュドーピングしたエピタキシャル半導体層であり、且つドーピングタイプがＮ型である。半導体基板１０１がＭＯＳＦＥＴのドレイン領域とされる。
第１エピタキシャル層１０２１の厚さ及び抵抗率は、パワーデバイスの異なる耐電圧仕様によって大きな違いがある。第１エピタキシャル層１０２１の厚さが例えば１４〜２４ｕｍであり、抵抗率が０．８〜３ｏｈｍｓ＊ｃｍである。また、必要に応じて第１エピタキシャル層１０２１の濃度を向上させるために、第１エピタキシャル層１０２１の表面に１回のＮ型不純物の全体的な注入を行い、一般的にリン（Ｐ）を注入された不純物とし、注入の量が一般的に７Ｅ１１〜７Ｅ１２ｃｍ-2である。
そして、第１エピタキシャル層１０２１の表面にフォトレジストを塗布し、露光、現像等のリソグラフィーステップによって、フォトレジストマスクＰＲ１を形成する。該フォトレジストマスクＰＲ１が注入窓のパターンを備え、第２ドーピング領域と第３ドーピング領域の対応する位置に、第１エピタキシャル層１０２１の表面を露出する。フォトレジストマスクＰＲ１で不純物注入を行うことを図６ｂに示す。
Ｐ型の第２ドーピング領域及び第３ドーピング領域を形成するために、ホウ素をドーパントとしてイオン注入を行うことができ、注入のエネルギーが一般的に６０〜１８０Ｋｅｖであり、用量が一般的に２Ｅ１２〜２Ｅ１３ｃｍ-2である。イオン注入した後、溶剤溶解又はアッシングによってフォトレジストマスクＰＲ１を除去する。
以上のように、注入窓が以下の規則を満たす。Ｗ１＋Ｓ１＝ｎ＊（Ｗ２＋Ｓ２）とし、且つＷ１／（Ｗ１＋Ｓ１）＝Ｗ２／（Ｗ２＋Ｓ２）とし、Ｗ１が第２ドーピング領域の幅であり、Ｓ１が互いに隣り合う第２ドーピング領域の間の間隔であり、Ｗ２が第３ドーピング領域の幅であり、Ｓ２は互いに隣り合う第３ドーピング領域の間の間隔であり、Ｓ３は互いに隣り合う第３ドーピング領域と第２ドーピング領域との間の間隔であり、ｎが整数である。
このイオン注入が第２ドーピング領域の注入窓位置にドーピング領域１１１１を形成し、第３ドーピング領域の注入窓位置にドーピング領域１２１１を形成する。ドーピング領域１１１１及び１２１１は第１エピタキシャル層１０２１から下へ所定の深さで延伸する。注入窓のサイズの違いによって、同じ注入条件でも、ドーピング領域１２１１のドーピング濃度がドーピング領域１１１１のドーピング濃度よりも１０％小さい。
そして、図６ａと６ｂに示すステップを繰り返して、第１エピタキシャル層１０２１に第２エピタキシャル層１０２２を形成し、且つ第２エピタキシャル層１０２２にドーピング領域１１１２及び１２１２を形成する。第２エピタキシャル層１０２２の厚さは一般的に５〜８ｕｍであり、抵抗率が０．８〜３ｏｈｍｓ＊ｃｍである。ドーピング領域１１１２及び１２１２は第２エピタキシャル層１０２２から下へ所定の深さで延伸する。イオン注入ステップにおいて、ドーピング領域１１１２の注入窓が事前に形成されておいたドーピング領域１１１１と位置合わせて且つ不純物の注入用量が同じで、ドーピング領域１２１２の注入窓が事前に形成されておいたドーピング領域１２１１に位置合わせて且つ不純物の注入用量が同じである。以上のように、注入窓のサイズの違いによって、同じ注入条件でも、ドーピング領域１２１２のドーピング濃度がドーピング領域１１１２のドーピング濃度よりも１０％小さい。
更に、図６ａと６ｂに示すステップを繰り返して、第２エピタキシャル層１０２２に第３エピタキシャル層１０２３を形成し、且つ第３エピタキシャル層１０２３にドーピング領域１１１３と１２１３を形成し、図６ｃに示す。
上記多回のエピタキシャル成長及びイオン注入ステップにおいて、複数のエピタキシャル層のスタック構造を形成し、且つ前記エピタキシャル層におけるドーピング領域を位置合わせる。パワーデバイスの異なる耐電圧への要求によって、一般的に上記ステップを４〜１０回繰り返して行い、本実施例において例として４回である。各層は、成長エピタキシャルの厚さ及び抵抗率が、いずれも第２エピタキシャル層１０２２と同じである。
鉛直のＹ方向において、ドーピング領域１１１１〜１１１３の不純物注入用量が非線形に変化し、ドレイン付近に近接する不純物注入用量がソース付近に近接する不純物注入用量よりも２０％小さくて、ドーピング領域１２１１〜１２１３の不純物注入用量が非線形に変化し、ドレイン付近に近接する不純物注入用量がソース付近に近接する不純物注入用量よりも２０％小さい。すべての面で、リング領域におけるドーピング領域の不純物注入用量がセル領域におけるドーピング領域の不純物注入用量よりも１０％小さい。
次に、第３エピタキシャル層１０２３に第４エピタキシャル層１０２４をエピタキシャル成長し、図６ｄに示す。第４エピタキシャル層１０２４は、厚さ及び抵抗率が、パワーデバイスのパラメータ特性によって、前述のエピタキシャルと若干異なってもよい。例えば、第４エピタキシャル層１０２４の厚さが４〜７ｕｍであり、抵抗率が１〜４ｏｈｍｓ＊ｃｍである。エピタキシャル成長した後、熱アニーリングを行い、１０００〜１１５０℃の高温過程の後、厚さが３０００〜６０００Ａの酸化シリコン層１０２５を成長する。
次に、酸化シリコン層１０２５の表面にフォトレジストを塗布し、露光、現像等のリソグラフィーステップによって、フォトレジストマスクＰＲ２を形成する。該フォトレジストマスクＰＲ２は注入窓のパターンを備え、第７ドーピング領域の対応する位置に、酸化シリコン層１０２５の表面を露出する。フォトレジストマスクＰＲ２で不純物注入を行うことにより、第７ドーピング領域１０４を形成し、図６ｅに示す。
このステップにおいて、イオン注入の前に、表面の二酸化ケイ素をエッチングで除去することができる。そして、不純物ホウ素を注入する。イオン注入のエネルギーが４０〜１００ＫｅＶであり、用量が３Ｅ１２〜３Ｅ１３ｃｍ-2である。イオン注入の後、溶剤溶解又はアッシングによって、フォトレジストマスクＰＲ１を除去する。
そして、長時間の高温ドライブイン過程を行う。該ステップは１１００〜１２００℃温度で約６０〜３００分間の熱処理を行うことを含む。
高温ドライブインの過程において、エピタキシャル層１０２１〜１０２３におけるドーピング領域１１１１〜１１１３及び１２１１〜１２１３の中の不純物が周りへ拡散する。鉛直のＹ方向において、ドーピング領域１１１１〜１１１３が互いに接続されて第２ドーピング領域１１１を形成し、ドーピング領域１２１１〜１２１３が互いに接続されて第３ドーピング領域１２１を形成する。更に、高温ドライブインの過程において、第４エピタキシャル層１０２４の表面に厚さが０．８〜１．６ｕｍに達する酸化シリコン層１０５を成長し、図６ｆに示す。
次に、酸化シリコン層１０５の表面に、フォトレジストを塗布し、露光、現像等のリソグラフィーステップによって、フォトレジストマスクを形成する。該フォトレジストマスクはエッチング窓のパターンを備え、セル領域の全体領域及びリング領域とカットオフリングに対応する位置に、エッチング窓から第１ドーピング領域１０２の表面を露出する。ウェットエッチングを用いて、セル領域の全体領域及びリング領域とカットオフリングでの酸化シリコン層１０５を除去する。エッチングの後、溶剤溶解又はアッシングによってフォトレジストマスクを除去する。
好ましくは、厚さが２００〜６００Ａの薄い酸化層を熱成長して、イオン注入のバリア層とする。１回のＮ型不純物の全体的な注入を行って、セル領域１１０表面のＮ型ドーピング濃度を高める。一般的にリン（Ｐ）を注入不純物とし、注入の量が一般的に７Ｅ１１〜７Ｅ１２ｃｍ-2である。注入後、更に１回の高温過程を行い、一般的に１１００〜１１５０℃の温度を選択し、不純物を表面から１〜３ｕｍの深さへ拡散する。
更に、表面洗浄によって、９００〜１０００℃の温度条件下で、二酸化ケイ素を熱成長することにより、ゲート誘電体１１５を形成する。ゲート誘電体１１５の厚さは一般的に８００〜１２００Ａである。ＬＰＣＶＤの方法でポリシリコンの堆積を行い、堆積されたポリシリコンの厚さが３０００〜５０００Ａである。ポリシリコンに不純物ドーピングを行い、不純物ドーピングは拡散又は注入の方法を使用することができる。ドーピング後のポリシリコンは、一般的に角形抵抗が５〜３０ｏｈｍ／ｃｍに配布される。
更に、フォトレジストを塗布し、露光、現像等のリソグラフィーステップによって、フォトレジストマスクを形成する。該フォトレジストマスクはエッチング窓のパターンを備え、セル領域のゲート導体以外の位置に、エッチング窓からポリシリコンの表面を露出する。ウェットエッチングで、ポリシリコンの露出部分を除去し、これによりゲート導体１１６を形成し、図６ｇに示す。エッチングの後、溶剤溶解又はアッシングによってフォトレジストマスクを除去する。
そして、フォトレジストマスクによってイオン注入を行うことにより、セル領域１１０において第４ドーピング領域１１２を形成し、且つリング領域１２０において第８ドーピング領域１２２を形成する。第４ドーピング領域１１２をパワーデバイス１００の本体ウェル領域とする。
パワーデバイス閾値の需要に応じて、本体ウェル領域の注入量を選択する。一般的に３Ｖの閾値で、２Ｅ１３〜５Ｅ１３ｃｍ-2の用量を使用する。１１００℃〜１１５０℃の高温ドライブインによって、第４ドーピング領域１１２が２〜４ｕｍの接合深さに達し、第２ドーピング領域１１１に接触される。
そして、フォトレジストマスクによってイオン注入を行うことにより、第４ドーピング領域１１２に第６ドーピング領域１１４を形成する。第６ドーピング領域１１４を本体ウェル領域の引き出し端とする。該イオン注入の量は例えば１Ｅ１５〜５Ｅ１５ｃｍ-2であり、ホウ素不純物をドーパントとする。
第６ドーピング領域１１４を形成した後、９００〜１０００℃の温度、３０〜９０分間の熱過程によって、０．５〜１．５ｕｍの接合深さを形成する。第６ドーピング領域１１４が第４ドーピング領域１１２に接続され、本体ウェル領域の接触を形成する。
更に、フォトレジストマスクを介してイオン注入を行うことにより、第４ドーピング領域１１２に第５ドーピング領域１１３を形成する。第５ドーピング領域１１３をパワーデバイスのソース領域とする。該イオン注入の量は例えば１Ｅ１５〜５Ｅ１５ｃｍ-2であり、ヒ素不純物をドーパントとする。第６ドーピング領域１１４が第４ドーピング領域１１２に延伸し、且つ第５ドーピング領域１１３と隣接する。
更に、デバイス構造の表面に層間誘電体層１０５を形成する。該層間誘電体層１０５は例えば堆積形成された絶縁層又はホウ酸を含有するシリコンガラスである。フォトレジストマスクで層間誘電体層１０５をエッチングし、貫通穴を形成する。更に、金属層を堆積して貫通穴を充填し、金属層の厚さが例えば３〜４．５ｕｍである。金属層をパターン化させて、第１電極１１８及び第２電極１２８を形成する。
第１電極１１８は貫通穴を介して第５ドーピング領域１１３に接触され、これによりソース領域までの電気的な接続を提供する。同時に、第１電極１１８は更に第５ドーピング領域１１３と第６ドーピング領域１１４を互いに短絡する。第２電極１２８は貫通穴を介して第８ドーピング領域１２２に接触され、これによりカットオフリングまでの電気的な接続を提供する。
半導体基板１０１を薄くさせ、これにより半導体基板１０１の厚さが２００〜３００ｕｍに達する。類似的に、半導体基板１０１の第１ドーピング領域１０２に反対する表面に第３電極１０８を形成する。これにより、ドレイン領域までの電気的な接続を提供する。該実施例において、第１電極１１８及び第３電極１０８をそれぞれＭＯＳＦＥＴのソース電極及びドレイン電極とする。
最終的に、該製造方法で形成されたパワーデバイス１００の構造は図６ｈに示される。
＜第３実施例＞
図７は本発明の第３実施例によるパワーデバイスの断面図を示す。
該実施例において、パワーデバイス２００が金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。以下では、Ｎ型ＭＯＳＦＥＴを例として説明するが、本発明はこれらに限定されない。
図７を参照して、その中にセル領域１１０及びリング領域１２０の縦方向構造を示す。簡明にするために、図面において、セル領域１１０はセルの縦方向構造の模式図を２つしか含んでいないが、実際の製品において、セルの数は２つ以上含む。リング領域１１０は第３ドーピング領域２２１を５つしか含んでいないが、実際の製品において、この数よりも少なくても大きくてもよい。パワーデバイス２００において、セル領域１１０及びリング領域１２０は、共通の半導体基板１０１及び半導体基板１０１に位置された第１ドーピング領域１０２を備える。この実施例において、半導体基板１０１は例えばシリコン基板であり、且つドーピングタイプがＮ＋＋型であり、第１ドーピング領域１０２は例えばインサイチュドーピングしたエピタキシャル半導体層であり、且つドーピングタイプがＮ型である。半導体基板１０１は、ＭＯＳＦＥＴのドレイン領域とされる。
セル領域１１０において、第１ドーピング領域１０２にドーピングタイプがＰ型である複数の第２ドーピング領域２１１を形成する。第１ドーピング領域１０２と複数の第２ドーピング領域２１１とはドーピングタイプが反対であり、複数の第２ドーピング領域２１１のそれぞれが第１ドーピング領域１０２同士の間に交互に配布され、第１電荷補償構造が形成される。リング領域１２０において、第１ドーピング領域１０２にはドーピングタイプがＰ型である複数の第３ドーピング領域２２１は形成される。第１ドーピング領域１０２と複数の第３ドーピング領域２２１とはドーピングタイプが反対であり、複数の第３ドーピング領域２２１のそれぞれが第１ドーピング領域１０２に交互に配布され、第２電荷補償構造が形成される。前記複数の第２ドーピング領域２１１及び複数の第３ドーピング領域２２１はそれぞれ最上端から最下端まで減少していくドーピング濃度分布を有し、且つ各ドーピング領域は、いずれも積み重なった複数のエピタキシャル層から構成されても良い。
更に、セル領域１１０において、複数の第２ドーピング領域２１１の上方に複数の第４ドーピング領域１１２が形成され、且つ第４ドーピング領域１１２に第５ドーピング領域１１３が形成される。第４ドーピング領域１１２及び第５ドーピング領域１１３は、例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプはそれぞれＰ型とＮ＋型である。第４ドーピング領域１１２がＭＯＳＦＥＴの本体ウェル領域とされ、第５ドーピング領域１１３がＭＯＳＦＥＴのソース領域とされる。第４ドーピング領域１１２の底部が、対応する１つの第２ドーピング領域２１１に接触される。好ましくは、第４ドーピング領域１１２に第６ドーピング領域１１４が更に形成されてもよい。第６ドーピング領域１１４は例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプはそれぞれＰ＋型である。第６ドーピング領域１１４が第４ドーピング領域１１２に延伸し、且つ第５ドーピング領域１１３と隣接する。この好ましい実施例において、第６ドーピング領域１１４が本体ウェル領域の引き出し端とされる。
第１ドーピング領域１０２及び第４ドーピング領域１１２の表面には、ゲート誘電体１１５とゲート導体１１６を備えるゲートスタック層が形成される。ゲート導体１１６は第１ドーピング領域１０２から第５ドーピング領域１１３まで横方向に延伸する。ゲート導体１１６の少なくとも一部が第４ドーピング領域１１２の上方に位置することにより、第４ドーピング領域１１２は第１ドーピング領域１０２と第５ドーピング領域１１３との間の部分は、ＭＯＳＦＥＴのチャンネル領域が形成される。
更に、リング領域１２０において、第１ドーピング領域１０２に第７ドーピング領域１０４が形成される。前記第７ドーピング領域１０４は、例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがＰ型である。第７ドーピング領域１０４は、第４ドーピング領域１１２まで横方向に延伸して、主接合が形成される。第７ドーピング領域１０４は表面から所定深さまで縦方向に延伸して、一部の第３ドーピング領域２２１に接触されることにより、一部の第４ドーピング領域１１２と一部の第３ドーピング領域２２１とが主接合を介して接続される。更に、第１ドーピング領域１０２に第８ドーピング領域１２２が形成される。第８ドーピング領域１２２はＭＯＳＦＥＴの周辺を限定し、且つカットオフリングとする。前記第８ドーピング領域１２２は例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがＰ＋型である。第８ドーピング領域１２２は第４ドーピング領域１１２とともに形成されることができ、両者のドーピングタイプと延伸深さが同じである。
更に、層間誘電体層１０５が上記のデバイス構造を被覆する。層間誘電体層１０５に貫通穴を形成する。第１電極１１８は貫通穴を介して第５ドーピング領域１１３に接触され、これによりソース領域までの電気的な接続を提供する。同時に、第１電極１１８は更に第５ドーピング領域１１３と第６ドーピング領域１１４を互いに短絡する。第２電極１２８は貫通穴を介して第８ドーピング領域１２２に接触され、これによりカットオフリングまでの電気的な接続を提供する。半導体基板１０１の第１ドーピング領域１０２に反対する表面に第３電極１０８を形成し、これによりドレイン領域までの電気的な接続を提供する。該実施例において、第１電極１１８及び第３電極１０８は、それぞれＭＯＳＦＥＴのソース電極及びドレイン電極とされる。
この実施例において、第２ドーピング領域２１１と第３ドーピング領域２２１とは同時に形成される。第１実施例と異なって、深い溝エッチング及びエピタキシャルバックフィルの技術を利用して、第２ドーピング領域２１１及び第３ドーピング領域２２１を形成し、両者の抵抗率は完全に同じである。但し、深い溝の形状が異なるので、第２ドーピング領域２１１と第３ドーピング領域２２１の最下端の形状が異なる。
明らかに説明するために、図７において、水平のＸ方向と鉛直のＹ方向を定義しいる。水平のＸ方向とは、リング領域１２０からセル領域１１０へ横方向に延伸する方向である。鉛直のＹ方向とは、半導体基板１０１から第５ドーピング領域１１３へ縦方向に延伸する方向である。
水平のＸ方向において、Ｗ１が第２ドーピング領域２１１の幅であり、Ｓ１が互いに隣り合う第２ドーピング領域２１１の間の間隔であり、Ｗ２が第３ドーピング領域２２１の幅であり、Ｓ２が互いに隣り合う第３ドーピング領域２２１の間の間隔であり、Ｓ３が互いに隣り合う第３ドーピング領域２２１と第２ドーピング領域２１１との間の間隔である。実際の製造過程において、Ｘ方向の深い溝エッチング窓が以下の規則を満たすことを要求する。
Ｗ１＋Ｓ１＝ｎ＊（Ｗ２＋Ｓ２） （数１）
且つ
Ｗ１／（Ｗ１＋Ｓ１）＝Ｗ２／（Ｗ２＋Ｓ２） （数２）
ｎは整数である。
鉛直のＹ方向において、第２ドーピング領域２１１及び第３ドーピング領域２２１のドーピング濃度が非線形である。第２ドーピング領域２１１と第３ドーピング領域２２１は、最上端がパワーデバイスのソース領域、即ち第５ドーピング領域１１３に近接し、最下端がパワーデバイスのドレイン領域、即ち半導体基板１０１に近接する。第２ドーピング領域２１１及び第３ドーピング領域２２１は、それぞれ最上端から最下端まで減少するドーピング濃度分布を有する。
第１電荷補償構造においては、ドレイン付近に近接する領域がＩ領域であり、第１電荷補償構造はソース付近に近接する領域がＩＩ領域である。Ｉ領域及びＩＩ領域において、第２ドーピング領域１１１内にＰ型エピタキシャルを充填する外観が異なる。Ｉ領域において第２ドーピング領域２１１と第１ドーピング領域１０２とのＹ方向境界面は水平のＸ軸に対して勾配が小さくて、ＩＩ領域において第２ドーピング領域２１１と第１ドーピング領域１０２とのＹ方向境界面は水平のＸ軸に対して勾配が大きい。勾配違いの理由は、深い溝エッチングの時、Ｉ領域とＩＩ領域でのエッチング角度が異なるためである。一般的には、Ｉ領域には８５°〜８７°のエッチング角度を使用し、ＩＩ領域には８８°〜８９°のエッチング角度を使用する。
具体的には、バックフィルされたエピタキシャル層のドーピング濃度が一定である場合には、勾配角度によって、Ｉ領域において第１ドーピング領域１０２のドーピング濃度が第２ドーピング領域１１１のドーピング濃度よりも高くなり、ＩＩ領域において第１ドーピング領域１０２のドーピング濃度がほぼ第２ドーピング領域１１１のドーピング濃度に等しくなる。鉛直のＹ方向において、第２ドーピング領域１１１のドーピング濃度は非線形に変化しており、且つその平均ドーピング濃度が第１ドーピング領域１０２の平均ドーピング濃度よりも低い。
＜第４実施例＞
図８は本発明の第４実施例によるパワーデバイスの断面図を示す。この実施例において、パワーデバイス３００がダイオードである。
図８を参照して、セル領域１１０及びリング領域１２０の縦方向構造を示す。簡明にするために、図面において、セル領域１１０はセルの縦方向構造の模式図を２つしか含んでいないが、実際の製品において、セルの数は２つ以上含む。リング領域１１０は第３ドーピング領域１２１を５つしか含んでいないが、実際の製品において、この数よりも少なくても大きくてもよい。パワーデバイス３００において、セル領域１１０とリング領域１２０は、共通の半導体基板１０１及び半導体基板１０１に位置された第１ドーピング領域１０２を備える。この実施例において、半導体基板１０１は例えばシリコン基板であり、且つドーピングタイプがＮ＋＋型であり、第１ドーピング領域１０２は例えばインサイチュドーピングしたエピタキシャル半導体層であり、且つドーピングタイプがＮ型である。半導体基板１０１はダイオードの陰極とされる。
セル領域１１０において、第１ドーピング領域１０２にドーピングタイプがＰ型である複数の第２ドーピング領域１１１が形成される。第１ドーピング領域１０２と複数の第２ドーピング領域１１１とはドーピングタイプが反対であり、複数の第２ドーピング領域１１１のそれぞれが第１ドーピング領域１０２同士の間に交互に配布され、第１電荷補償構造を形成する。リング領域１２０において、第１ドーピング領域１０２にはドーピングタイプがＰ型である複数の第３ドーピング領域１２１は形成される。第１ドーピング領域１０２と複数の第３ドーピング領域１２１とはドーピングタイプが反対であり、複数の第３ドーピング領域１２１のそれぞれが第１ドーピング領域１０２に交互に配布され、第２電荷補償構造が形成される。前記複数の第２ドーピング領域１１１及び複数の第３ドーピング領域１２１は、それぞれ最上端から最下端まで減少していくドーピング濃度分布を有し、且つ各ドーピング領域は、いずれも積み重なった複数のエピタキシャル層から構成されても良い。
更に、セル領域１１０において、複数の第２ドーピング領域１１１の上方に複数の第４ドーピング領域１１２が形成され、第４ドーピング領域１１２に第５ドーピング領域３１３が形成される。第４ドーピング領域１１２及び第５ドーピング領域３１３は、例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがそれぞれＰ型とＰ＋型である。第４ドーピング領域１１２がダイオードの陽極とされる。第４ドーピング領域１１２の底部が、対応する１つの第２ドーピング領域１１１に接触される。好ましくは、第４ドーピング領域１１２に第５ドーピング領域３１３が更に形成されてもよい。第５ドーピング領域３１３は例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがそれぞれＰ＋型である。第５ドーピング領域３１３は第４ドーピング領域１１２まで延伸する。この好ましい実施例では、第５ドーピング領域３１３が陽極の引き出し端とされる。
更に、リング領域１２０において、第１ドーピング領域１０２に第７ドーピング領域１０４が形成される。前記第７ドーピング領域１０４は、例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがＰ型である。第７ドーピング領域１０４は、第４ドーピング領域１１２まで横方向に延伸して、主接合を形成される。第７ドーピング領域１０４は表面から所定深さまで縦方向に延伸して、一部の第３ドーピング領域１２１に接触されことにより、一部の第４ドーピング領域１１２と一部の第３ドーピング領域１２１とが主接合を介して接続される。更に、第１ドーピング領域１０２に第８ドーピング領域１２２が形成される。第８ドーピング領域１２２はダイオードの周辺を限定し、且つカットオフリングとする。前記第８ドーピング領域１２２は例えばイオン注入によって形成されたドーピング領域であり、且つドーピングタイプがＰ＋型である。第８ドーピング領域１２２は第４ドーピング領域１１２とともに形成されることができ、両者のドーピングタイプ及び延伸深さが同じである。
更に、層間誘電体層１０５が上記のデバイス構造を被覆する。層間誘電体層１０５に貫通穴を形成する。第１電極１１８は貫通穴を介して第５ドーピング領域３１３に接触され、これにより陽極までの電気的な接続を提供する。同時に、第１電極１１８は更に第５ドーピング領域３１３と第６ドーピング領域１１４を互いに短絡する。第２電極１２８は貫通穴を介して第８ドーピング領域１２２に接触され、これによりカットオフリングまでの電気的な接続を提供する。半導体基板１０１の第１ドーピング領域１０２に反対する表面に第３電極１０８を形成し、これにより陰極までの電気的な接続を提供する。この実施例において、第１電極１１８及び第３電極１０８は、それぞれダイオードの陽極電極と陰極電極とされる。
明らかに説明するために、図８において、水平のＸ方向と鉛直のＹ方向を定義している。水平のＸ方向とは、リング領域１２０からセル領域１１０へ横方向に延伸する方向である。鉛直のＹ方向とは、半導体基板１０１から第５ドーピング領域３１３へ縦方向に延伸する方向である。
水平のＸ方向において、Ｗ１が第２ドーピング領域１１１の幅であり、Ｓ１が互いに隣り合う第２ドーピング領域１１１の間の間隔であり、Ｗ２が第３ドーピング領域１２１の幅であり、Ｓ２が互いに隣り合う第３ドーピング領域１２１の間の間隔であり、Ｓ３が互いに隣り合う第３ドーピング領域１２１と第２ドーピング領域１１１との間の間隔である。実際の製造過程において、Ｘ方向注入窓が以下の規則を満たすことを要求する。
Ｗ１＋Ｓ１＝ｎ＊（Ｗ２＋Ｓ２） （数１）
且つ
Ｗ１／（Ｗ１＋Ｓ１）＝Ｗ２／（Ｗ２＋Ｓ２） （数２）
ｎは整数である。
鉛直のＹ方向において、第２ドーピング領域１１１及び第３ドーピング領域１２１のドーピング濃度が非線形である。第２ドーピング領域１１１と第３ドーピング領域１２１は、最上端がダイオードの陽極、即ち第５ドーピング領域３１３に近接し、最下端がダイオードの陰極、即ち半導体基板１０１に近接する。第２ドーピング領域１１１及び第３ドーピング領域１２１は、それぞれ最上端から最下端まで減少していくドーピング濃度分布を有する。
本発明の上記実施例によれば、パワーデバイスは、高圧パワーデバイスや、ＩＧＢＴパワーデバイス、又はダイオードであってもよい。そのパワーデバイス構造には、第１ドーピング領域及び第２ドーピング領域を備え、且つ２種のドーピング領域が交互に配布される。具体的な実施例において、第１ドーピング領域と第２ドーピング領域の位置とを互いに交換することが可能である。
本発明の実施例によれば、上述のように、これらの実施例はすべての細部を詳しく説明せず、且つ本発明が前記の具体的な実施例のみに限定されない。明らかに、上記の説明によって多くの調整及び変更を行うことができる。本明細書がこれらの実施例を選択して具体的に説明することは、本発明の原理及び実際な応用をより良く解釈するためのものであり、これにより当業者は本発明をよく利用することができ、且つ本発明のうえで変更することによって使用することができる。本発明の保護範囲は本発明の請求の範囲で限定された範囲によって準じるものである。

Claims (31)

  1. 半導体基板と、
    前記半導体基板に位置する第１ドーピング領域と、
    前記第１ドーピング領域の第１領域に位置する複数の第２ドーピング領域と、
    前記第１ドーピング領域の第２領域に位置する複数の第３ドーピング領域と、を備えるパワーデバイスにおいて、
    前記半導体基板、前記第１ドーピング領域はそれぞれ第１ドーピングタイプであり、
    前記複数の第２ドーピング領域、前記複数の第３ドーピング領域はそれぞれ第２ドーピングタイプであり、第２ドーピングタイプと第１ドーピングタイプとが反対であり、
    前記複数の第２ドーピング領域は、互いに第１所定間隔を離間し、前記第１ドーピング領域とともに第１電荷補償構造を形成し、前記第１電荷補償構造と前記半導体基板が電流通路に位置し、
    前記複数の第３ドーピング領域は、互いに第２所定間隔を離間し、前記第１ドーピング領域とともに第２電荷補償構造を形成し、前記第２電荷補償構造は前記パワーデバイスの連続的な表面電界を分散させることに用いられ、
    前記第１電荷補償構造は、前記パワーデバイスのセル領域に位置し、前記第２電荷補償構造は、前記パワーデバイスのリング領域に位置し、前記リング領域は、前記セル領域を囲み、
    前記複数の第２ドーピング領域及び前記複数の第３ドーピング領域は、それぞれ前記第１ドーピング領域において縦方向に沿って前記半導体基板へ延伸し、且つドーピング濃度が非線形に減少し、
    前記複数の第２ドーピング領域及び前記複数の第３ドーピング領域の平均ドーピング濃度は、それぞれ前記第１ドーピング領域の平均ドーピング濃度よりも小さく、
    前記複数の第２ドーピング領域の平均ドーピング濃度が前記複数の第３ドーピング領域の平均ドーピング濃度よりも大きいことにより、前記平均ドーピング濃度の差を利用して前記セル領域のオン抵抗を減少するとともに前記セル領域のブレークダウン電圧を向上させるパワーデバイス。
  2. 前記複数の第２ドーピング領域の平均ドーピング濃度は前記複数の第３ドーピング領域の平均ドーピング濃度よりも１０％又はそれ以上大きい請求項１に記載のパワーデバイス。
  3. 前記複数の第２ドーピング領域は、それぞれ第１サブ領域及び第２サブ領域を備え、前記第１サブ領域の平均ドーピング濃度が前記第１ドーピング領域のドーピング濃度よりも小さくし、前記第２サブ領域の平均ドーピング濃度が前記第１ドーピング領域のドーピング濃度に等しい請求項１に記載のパワーデバイス。
  4. 前記第１サブ領域の平均ドーピング濃度は前記第１ドーピング領域の平均ドーピング濃度よりも２０％又はそれ以上小さい請求項３に記載のパワーデバイス。
  5. 前記複数の第２ドーピング領域は第１横方向サイズを有し、前記複数の第３ドーピング領域は第２横方向サイズを有し、且つ前記第１横方向サイズは前記第２横方向サイズよりも大きい請求項１に記載のパワーデバイス。
  6. 前記第１横方向サイズと前記第１所定間隔との比率が、前記第２横方向サイズと前記第２所定間隔との比率に等しい請求項５に記載のパワーデバイス。
  7. 前記第１横方向サイズと前記第１所定間隔との和が前記第２横方向サイズと前記第２所定間隔との和の整数倍である請求項５に記載のパワーデバイス。
  8. 前記複数の第２ドーピング領域ではイオンを注入するとき第１イオン注入用量を使用し、前記複数の第３ドーピング領域ではイオンを注入するとき第２イオン注入用量を使用し、前記第１イオン注入用量と前記第２イオン注入用量の範囲は２Ｅ１２〜２Ｅ１３ｃｍ-2である請求項１に記載のパワーデバイス。
  9. 前記第１イオン注入用量と前記第２イオン注入用量とは同じである請求項８に記載のパワーデバイス。
  10. 前記第１イオン注入用量は前記第２イオン注入用量よりも２０％又はそれ以上高い請求項８に記載のパワーデバイス。
  11. 前記複数の第２ドーピング領域及び前記複数の第３ドーピング領域はそれぞれ深い溝内に形成され、前記深い溝は前記第１ドーピング領域において縦方向に沿って前記半導体基板へ延伸し、且つ横方向サイズが減少する請求項１に記載のパワーデバイス。
  12. 前記深い溝はエッチングで形成され、且つ異なるエッチング角度によって横方向サイズが減少する形状を得る請求項１１に記載のパワーデバイス。
  13. 前記深い溝の下部はエッチングの時使用されたエッチング角度が８５°〜８７°であり、上部はエッチングの時使用されたエッチング角度が８８°〜８９°である請求項１２に記載のパワーデバイス。
  14. 前記セル領域は、
    それぞれ前記複数の第２ドーピング領域の上方に位置する複数の第４ドーピング領域と、
    それぞれ前記複数の第４ドーピング領域に位置する複数の第５ドーピング領域と、を更に備える請求項１に記載のパワーデバイス。
  15. 前記セル領域は、
    それぞれ前記複数の第４ドーピング領域に位置し、且つ前記複数の第４ドーピング領域の引き出し端とする複数の第６ドーピング領域を更に備える請求項１４に記載のパワーデバイス。
  16. 前記セル領域は、
    それぞれゲート誘電体とゲート導体とを備え、且つ少なくとも一部が前記複数の第５ドーピング領域と前記第１ドーピング領域との間に位置する複数のゲートスタック層を更に備え、
    前記複数の第４ドーピング領域及び前記複数の第５ドーピング領域はそれぞれ第２ドーピングタイプ及び第１ドーピングタイプであり、
    前記パワーデバイスはＭＯＳＦＥＴであり、前記半導体基板、前記複数の第４ドーピング領域、前記複数の第５ドーピング領域をそれぞれ前記ＭＯＳＦＥＴのドレイン領域、ウェル領域及びソース領域とし、前記複数の第４ドーピング領域が前記複数の第５ドーピング領域と前記第１ドーピング領域との間に位置してチャンネルを形成する請求項１４に記載のパワーデバイス。
  17. 前記複数の第４ドーピング領域及び前記複数の第５ドーピング領域はそれぞれ第２ドーピングタイプであり、
    前記パワーデバイスはダイオードであり、前記複数の第４ドーピング領域、前記半導体基板をそれぞれ前記ダイオードの陽極と陰極とする請求項１４に記載のパワーデバイス。
  18. 前記リング領域は、
    第２ドーピングタイプであるとともに前記第１ドーピング領域に位置する第７ドーピング領域、及び
    第２ドーピングタイプであるとともに前記第１ドーピング領域に位置し、且つ前記複数の第３ドーピング領域と前記第７ドーピング領域から離間する第８ドーピング領域を更に備え、
    前記第７ドーピング領域は前記セル領域における前記複数の第４ドーピング領域の中の少なくとも１つのドーピング領域まで横方向に延伸し、主接合を形成し、且つ前記第１ドーピング領域の表面から所定深さまで縦方向に延伸し、前記複数の第３ドーピング領域の中の少なくとも幾つかのドーピング領域と接触され、これにより前記複数の第３ドーピング領域の中の少なくとも幾つかのドーピング領域と前記複数の第２ドーピング領域の中の少なくとも幾つかのドーピング領域は前記主接合を介して接続され、
    前記第８ドーピング領域は前記パワーデバイスの周辺を限定して且つカットオフリングとする請求項１４に記載のパワーデバイス。
  19. 層間誘電体層と、
    前記層間誘電体層を通して前記複数の第５ドーピング領域に電気的に接続された第１電極と、
    前記層間誘電体層を通して前記第８ドーピング領域に電気的に接続された第２電極と、
    前記半導体基板に電気的に接続された第３電極と、を更に備える請求項１８に記載のパワーデバイス。
  20. 前記第１ドーピングタイプはＮ型とＰ型の中の一方であり、前記第２ドーピングタイプはＮ型とＰ型の中の他方である請求項１に記載のパワーデバイス。
  21. 前記パワーデバイスは金属酸化物半導体電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ及びダイオードの中の１種から選ばれたものである請求項１に記載のパワーデバイス。
  22. 半導体基板に第１ドーピング領域を形成すること、
    前記第１ドーピング領域の第１領域に複数の第２ドーピング領域を形成すること、及び
    前記第１ドーピング領域の第２領域に複数の第３ドーピング領域を形成することを含むパワーデバイスの製造方法において、
    前記半導体基板、前記第１ドーピング領域はそれぞれ第１ドーピングタイプであり、
    前記複数の第２ドーピング領域と前記複数の第３ドーピング領域はそれぞれ第２ドーピングタイプであり、第２ドーピングタイプと第１ドーピングタイプとが反対であり、
    前記複数の第２ドーピング領域は互いに第１所定間隔を離間し、前記第１ドーピング領域とともに第１電荷補償構造を形成し、前記第１電荷補償構造と前記半導体基板が電流通路に位置し、
    前記複数の第３ドーピング領域は互いに第２所定間隔を離間し、前記第１ドーピング領域とともに第２電荷補償構造を形成し、前記第２電荷補償構造は前記パワーデバイスの連続的な表面電界を分散させることに用いられ、
    前記第１電荷補償構造は、前記パワーデバイスのセル領域に位置し、前記第２電荷補償構造は、前記パワーデバイスのリング領域に位置し、前記リング領域は、前記セル領域を囲み、
    前記複数の第２ドーピング領域及び前記複数の第３ドーピング領域は、それぞれ前記第１ドーピング領域において縦方向に沿って前記半導体基板へ延伸し、且つドーピング濃度が非線形に減少し、
    前記複数の第２ドーピング領域及び前記複数の第３ドーピング領域の平均ドーピング濃度は、それぞれ前記第１ドーピング領域の平均ドーピング濃度よりも小さく、
    前記複数の第２ドーピング領域の平均ドーピング濃度が前記複数の第３ドーピング領域の平均ドーピング濃度よりも大きいことにより、前記平均ドーピング濃度の差を利用して前記セル領域のオン抵抗を減少するとともに前記セル領域のブレークダウン電圧を向上させるパワーデバイスの製造方法。
  23. 前記第１ドーピング領域の第１領域に複数の第２ドーピング領域を形成することは第１マスクを介して第１イオンの注入を行うことを含み、
    前記第１ドーピング領域の第２領域に複数の第３ドーピング領域を形成することは第２マスクを介して第２イオンの注入を行うことを含む請求項２２に記載の方法。
  24. 第１マスクの開口が第１横方向サイズを有し、第２マスクの開口が第２横方向サイズを有し、且つ前記第１横方向サイズが前記第２横方向サイズよりも大きい請求項２３に記載の方法。
  25. 前記第１イオンを注入する時、第１イオン注入用量を使用し、前記第２イオンを注入する時、第２イオン注入用量を使用し、前記第１イオン注入用量と前記第２イオン注入用量の範囲は２Ｅ１２〜２Ｅ１３ｃｍ-2である請求項２３に記載の方法。
  26. 前記第１イオン注入用量と前記第２イオン注入用量とは同じである請求項２５に記載の方法。
  27. 前記第１イオン注入用量は前記第２イオン注入用量よりも２０％又はそれ以上高い請求項２５に記載の方法。
  28. 前記第１ドーピング領域の第１領域に複数の第２ドーピング領域を形成することは第１深い溝内に複数の第１エピタキシャル層を充填することを含み、
    前記第１ドーピング領域の第２領域に複数の第３ドーピング領域を形成することは第２深い溝内に複数の第２エピタキシャル層を充填することを含む請求項２２に記載の方法。
  29. 前記第１深い溝及び前記第２深い溝は前記第１ドーピング領域において縦方向に沿って前記半導体基板へ延伸し、且つ横方向サイズが減少する請求項２８に記載の方法。
  30. 前記第１深い溝及び前記第２深い溝はエッチングで形成され、且つ異なるエッチング角度によって横方向サイズが減少する形状を得る請求項２９に記載の方法。
  31. 前記第１深い溝及び前記第２深い溝の下部はエッチングの時使用されたエッチング角度が８５°〜８７°であり、上部はエッチングの時使用されたエッチング角度が８８°〜８９°である請求項３０に記載の方法。
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