JP6324805B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造技術に関し、例えばパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代表されるパワー半導体素子を含む半導体装置およびその製造に好適に利用できるものである。
特表２０１０−５４１２１２号公報（特許文献１）には、活性領域および終端領域の各々にそれぞれが交互に配置された第１および第２導電型の複数のピラーを含む電力デバイスが記載されている。この電力デバイスは、活性領域および終端領域における第１導電型のピラーは実質的に同一幅を有し、かつ活性領域における第２導電型のピラーは終端領域における第２導電型のピラーより小さい幅を有しており、終端領域におけるブレークダウン電圧が活性領域におけるブレークダウン電圧よりも高くなる。
特表２０１０−５４１２１２号公報
スーパージャンクション（Superjunction）構造のパワーＭＯＳＦＥＴは、高耐圧を確保しながら、オン抵抗を低減することのできる利点を有している。しかし、パワーＭＯＳＦＥＴを形成した半導体チップでは、パワーＭＯＳＦＥＴが形成されたセル領域（活性領域）よりも、このセル領域の外側を囲む周辺領域（ターミネーション領域、終端領域）においてアバランシェ降伏現象が起こりやすい。このため、アバランシェ電流がセル領域の外周部分に集中して、パワーＭＯＳＦＥＴが破壊するという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、セル領域と、セル領域の外側に形成された周辺領域とを有し、セル領域および周辺領域の各々にｎ型カラム領域およびｐ型カラム領域が交互に配置されており、セル領域のｎ型カラム領域のｎ型不純物濃度は周辺領域のｎ型カラム領域のｎ型不純物濃度よりも高い。さらに、ｐ型カラム領域の総電荷量とｎ型カラム領域の総電荷量との差がｐ型カラム領域の総電荷量の±１０％以内、またはｐ型カラム領域の総電荷量がｎ型カラム領域の総電荷量よりも大きくなるように、セル領域および周辺領域においてそれぞれチャージバランスをとる。
一実施の形態における半導体装置の製造方法は、セル領域のｎ型エピタキシャル層内に複数のｎ型カラム領域を互いに離間するように形成する工程と、セル領域の互いに隣り合うｎ型カラム領域で挟まれたｎ型エピタキシャル層の部分領域に複数のｐ型カラム領域を形成する工程とを含む。さらに、周辺領域のｎ型エピタキシャル層内に複数のｐ型カラム領域を互いに離間するように形成し、周辺領域の互いに隣り合うｐ型カラム領域で挟まれたｎ型エピタキシャル層の部分領域からなる複数のｎ型カラム領域を形成する工程を含む。そして、セル領域の複数のｎ型カラム領域、セル領域の複数のｐ型カラム領域および周辺領域の複数のｐ型カラム領域の各々の不純物濃度、幅およびピッチを調整して、セル領域および周辺領域においてそれぞれチャージバランスをとる。
一実施の形態によれば、パワー半導体素子を含む半導体装置の信頼性を向上することができる。
実施の形態１による半導体チップの平面構成を示す模式図である。 実施の形態１による半導体装置の構成を示す断面図（図１のＡ−Ａ線で切断した断面図）である。 （ａ）は、実施の形態１による半導体装置におけるｐｎ接合の耐圧（ＢＶｄｓｓ）のチャージバランスを示すグラフ図である。（ｂ）比較例として本発明者らが検討したセル領域のチャージバランスのｐｎ接合の耐圧（ＢＶｄｓｓ）のピークと周辺領域のチャージバランスのｐｎ接合の耐圧（ＢＶｄｓｓ）のピークとがシフトした場合の半導体装置におけるｐｎ接合の耐圧（ＢＶｄｓｓ）のチャージバランスを示すグラフ図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 実施の形態２による半導体装置の構成を示す断面図である。 実施の形態２による半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 半導体装置におけるｐｎ接合の耐圧（ＢＶｄｓｓ）のチャージバランスを示すグラフ図、ｐｎ接合部の総電荷量分布を示す模式図およびｐｎ接合部の電界強度を示す模式図である。（ａ）は、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とが実質的に同じ場合（Ｑｐ≒Ｑｎ）の電界強度等を示す。（ｂ）は、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも大きい場合（Ｑｐ＞Ｑｎ）の電界強度等を示す。（ｃ）は、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも小さい場合（Ｑｐ＜Ｑｎ）の電界強度等を示す。 実施の形態３による半導体装置の構成を示す断面図である。 実施の形態３による半導体装置におけるｐｎ接合部の総電荷量分布を示す模式図およびｐｎ接合部の電界強度を示す模式図である。（ａ）は、ｐ型カラム領域のｐ型不純物濃度およびｎ型カラム領域のｎ型不純物濃度が深さ方向に均一の場合の総電荷量分布および電界強度を示すグラフ図である。（ｂ）は、ｐ型カラム領域のｐ型不純物濃度がエピタキシャル層の上面から下面へ向かう深さ方向に徐々に低くなる場合の総電荷量分布および電界強度を示すグラフ図である。（ｃ）は、ｎ型カラム領域のｎ型不純物濃度がエピタキシャル層の上面から下面へ向かう深さ方向に徐々に高くなる場合の総電荷量分布および電界強度を示すグラフ図である。 実施の形態４による半導体装置の構成を示す断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
（パワー半導体素子の課題）
例えばパワーＭＯＳＦＥＴおよびＩＧＢＴ（Insulated Gate Bipolar Transistor）に代表されるパワー半導体素子は、負荷を駆動するスイッチング素子として使用されるが、負荷にインダクタンスが含まれる場合、パワー半導体素子をオフすると、インダクタンスによる逆起電力が発生し、この逆起電力に起因する電圧がパワー半導体素子に加わる。この場合、パワー半導体素子には、電源電圧以上の電圧が印加されることになり、この電圧がアバランシェ降伏電圧を超えると、パワー半導体素子にアバランシェ降伏現象が生じてアバランシェ電流が流れる。このアバランシェ電流が、パワー半導体素子のアバランシェ耐量（許容電流量）を超えると、パワー半導体素子が破壊されることになる。このアバランシェ耐量とは、アバランシェ降伏現象に起因して破壊に至るまでに流れるアバランシェ電流の許容電流量を示すものであり、パワー半導体素子において、アバランシェ電流の局所的な電流集中が生じると、アバランシェ耐量を超えてパワー半導体素子の破壊が起こりやすくなる。
このことから、パワー半導体素子の信頼性を向上するためには、できるだけアバランシェ電流の局所的な電流集中を回避して、アバランシェ電流がアバランシェ耐量を超えないように、パワー半導体素子のデバイス構造を工夫することが必要である。
例えばパワー半導体素子を形成した半導体チップには、一般的に、パワー半導体素子が形成されるセル領域と、セル領域の外側を囲む周辺領域が存在する。ここで、アバランシェ降伏電圧に着目すると、パワー半導体素子の破壊を防止する観点から、セル領域のソース・ドレイン間耐圧よりも、周辺領域のソース・ドレイン間耐圧が高いことが望ましい。なぜなら、周辺領域でアバランシェ降伏現象が生じると、局所的（例えばセル領域の外周部分）にアバランシェ電流が集中して、セル領域でアバランシェ降伏現象が生じる場合よりも、アバランシェ耐量を超えてパワー半導体素子の破壊が起こりやすくなるからである。
ところが、現状のデバイス構造では、セル領域のソース・ドレイン間耐圧よりも、周辺領域のソース・ドレイン間耐圧が低く、周辺領域でアバランシェ降伏現象が生じてしまう。または同程度のソース・ドレイン間耐圧であっても、周辺領域にはアバランシェ降伏現象で生じた電流が流れるソース側コンタクトがないため、ホールが流れるセル領域の外周部分のソース側コンタクトにアバランシェ電流が集中し、そこでパワー半導体素子の破壊が生じる。従って、パワー半導体素子において、アバランシェ降伏現象に起因するパワー半導体素子の破壊を効果的に防止して、パワー半導体素子を含む半導体装置の信頼性を向上するためには、周辺領域でのソース・ドレイン間耐圧よりも、セル領域でのソース・ドレイン間耐圧を低くする工夫（ソース・ドレイン間に逆バイアスを印加する場合、セル領域で先にアバランシェ降伏現象を起こす工夫）が必要とされる。
（本実施の形態における基本思想）
例えばパワーＭＯＳＦＥＴ、ＩＧＢＴまたはダイオードに代表されるｐｎ接合デバイスでは、ｐｎ接合の耐圧によってデバイスの耐圧が決定される。
ここでいうｐｎ接合の耐圧とは、アバランシェ降伏現象が生じるアバランシェ降伏電圧を意味している。例えばパワーＭＯＳＦＥＴにおけるｐｎ接合の耐圧とは、ゲート電極とソース領域とを接地した状態でドレイン領域に電圧を印加したとき、アバランシェ降伏現象が起こる電圧として定義される。
具体的に、アバランシェ降伏電圧とは、ｐｎ接合に逆方向電圧（接合に形成される電位障壁を高くする方向に印加される電圧）を印加したときに、アバランシェ降伏現象が生じる電圧であり、アバランシェ降伏現象とは以下のメカニズムで生じる現象である。すなわち、逆方向電圧をｐｎ接合に印加すると、ｐｎ接合に形成された空乏層において、高電界で加速された電子および正孔が結晶格子に衝突する。そのとき、結晶格子間を接続している共有結合が破れ、新たに電子と正孔の対を発生させる（インパクトイオン化）。そして、新たに発生した電子正孔対も高電界のもとでエネルギーを得て、結晶格子に衝突し、さらに新しい電子正孔対を発生させる。この増倍現象が成長して空乏層に大電流が流れる。この現象がアバランシェ降伏現象である。
このようなｐｎ接合の耐圧は、例えば、以下に示す（式１）で近似される。
ＶＢ≒６０×（Ｅｇ／１．１）３／２×（ＮＢ／１０１６）−３／４・・・（式１）
ここで、ＶＢはｐｎ接合の耐圧を示しており、Ｅｇはバンドギャップを示しており、ＮＢはバックグランド濃度（ｐｎ接合における低い方の不純物濃度）を示している。（式１）から、ｐｎ接合の耐圧は、バンドギャップの３／２乗に比例し、かつバックグランド濃度の３／４乗に反比例することがわかる。
そこで、本実施の形態では、ｐｎ接合の耐圧に与えるバックグランド濃度に着目している。そして、（式１）から明らかなように、バックグランド濃度が低くなるほどｐｎ接合の耐圧が高くなる。言い換えれば、バックグランド濃度が高くなるほどｐｎ接合の耐圧が低くなる。このことから、ｐｎ接合の耐圧を向上するためには、バックグランド濃度を低くすればよいことになる。
前述したように、パワー半導体素子の信頼性を向上する観点からは、周辺領域ではなく、セル領域でアバランシェ降伏現象が生じることが望ましい。つまり、アバランシェ降伏現象に基づくパワー半導体素子の破壊を防止する観点からは、周辺領域のソース・ドレイン間耐圧よりもセル領域のソース・ドレイン間耐圧を低くすることが望ましい。
そこで、本実施の形態では、周辺領域のソース・ドレイン間耐圧よりもセル領域のソース・ドレイン間耐圧を低くするために、（式１）で示されるｐｎ接合の耐圧とバックグランド濃度との関係に着目し、セル領域のバックグランド濃度を周辺領域のバックグランド濃度よりも高くする。これにより、セル領域のアバランシェ降伏電圧は、周辺領域のアバランシェ降伏電圧よりも低くなるので、周辺領域でアバランシェ降伏現象が生じる前に、セル領域でアバランシェ降伏現象が生じることになる。つまり、本実施の形態における基本思想によれば、セル領域でアバランシェ降伏現象を生じさせることができるので、アバランシェ降伏現象に起因するパワー半導体素子の破壊を効果的に防止することができ、これによって、パワー半導体素子を含む半導体装置の信頼性を向上することができる。
本実施の形態では、上述した基本思想を具現化するための工夫を施している。
（実施の形態１）
＜半導体装置の構成＞
実施の形態１では、パワー半導体素子として、パワーＭＯＳＦＥＴを例に挙げて説明する。図１は、実施の形態１による半導体装置（パワーＭＯＳＦＥＴ）の構成要素である半導体チップの平面構成を模式的に示す図である。
図１に示すように、実施の形態１による半導体チップＣＨＰは、例えば矩形形状をしており、セル領域ＣＲと、遷移領域ＴＲと、周辺領域ＰＥＲとを有している。そして、セル領域ＣＲの外側を囲むように遷移領域ＴＲが配置され、さらに、遷移領域ＴＲを囲むように周辺領域ＰＥＲが配置されている。言い換えれば、周辺領域ＰＥＲで囲まれた内側領域に、遷移領域ＴＲを介してセル領域ＣＲが配置されている。
セル領域ＣＲには、例えばスイッチング素子として機能する複数のパワーＭＯＳＦＥＴが形成されている。一方、周辺領域ＰＥＲには、例えば周辺を斜めにエッチングするベベル構造、拡散リング構造（Diffused Ring Structure）、フィールドリング構造またはフィールドプレート構造に代表される周辺構造が形成されている。これらの周辺構造は、基本的に電界集中によってアバランシェ降伏現象を生じにくくする設計思想に基づいて形成されている。
以上のように、実施の形態１による半導体チップＣＨＰにおいては、中心領域を含む内側領域に複数のパワーＭＯＳＦＥＴが形成され、かつ内側領域を囲む外側領域に電界緩和構造である周辺構造が形成されている。
図２は、図１のＡ−Ａ線で切断した断面図である。図２に示すように、半導体チップＣＨＰには、セル領域ＣＲと、遷移領域ＴＲと、周辺領域ＰＥＲとが形成されている。そして、セル領域ＣＲのｐｎ接合の耐圧＞遷移領域ＴＲのｐｎ接合の耐圧＞周辺領域ＰＥＲのｐｎ接合の耐圧の関係となるように、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲのそれぞれの構造が設計されている。以下、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲのそれぞれの構造について説明する。
（１）セル領域ＣＲの構造
図２に示すように、セル領域ＣＲでは、半導体基板１Ｓの主面上のエピタキシャル層ＥＰＩに、複数の第１ｐ型カラム領域ＰＣ１と複数のｎ型カラム領域ＮＣとがｘ方向に交互に配置された、所謂スーパージャンクション構造を有している。実施の形態１によるセル領域ＣＲでは、第１ｐ型カラム領域ＰＣ１の幅（ｘ方向の寸法）、奥行き（ｚ方向の寸法）および深さ（ｙ方向の寸法）とｎ型カラム領域ＮＣの幅（ｘ方向の寸法）、奥行き（ｚ方向の寸法）および深さ（ｙ方向の寸法）とがそれぞれ同じになるように設計されている。従って、実施の形態１では、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の幅とｎ型カラム領域ＮＣの幅との比が１：１の場合を例示している。
以下、具体的に説明する。例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を含有するシリコンからなる半導体基板１Ｓの主面上にエピタキシャル層ＥＰＩが形成されている。このエピタキシャル層ＥＰＩは、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入されたシリコンを主成分とする半導体層から構成されている。エピタキシャル層ＥＰＩのｎ型不純物濃度（Ｎｅｐ）は半導体基板１Ｓの不純物濃度よりも低く、例えば２．４×１０１５／ｃｍ３である。
そして、エピタキシャル層ＥＰＩ内でｘ方向に互いに離間するように複数のｎ型カラム領域ＮＣが形成されている。このｎ型カラム領域ＮＣのそれぞれは、例えば柱形状をしており、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。ｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）はエピタキシャル層ＥＰＩのｎ型不純物濃度（Ｎｅｐ）よりも高く、例えば３．０×１０１５／ｃｍ３である。この複数のｎ型カラム領域ＮＣと半導体基板１Ｓによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。
さらに、互いに隣り合うｎ型カラム領域ＮＣで挟まれたエピタキシャル層ＥＰＩの部分領域には、第１ｐ型カラム領域ＰＣ１が形成されている。この第１ｐ型カラム領域ＰＣ１のそれぞれは、例えば柱形状をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度（Ｎｐ１）は、例えば３．０×１０１５／ｃｍ３である。
そして、スーパージャンクション構造が形成されたエピタキシャル層ＥＰＩの上面に素子部が形成されている。
素子部には、エピタキシャル層ＥＰＩの上面に第１ｐ型カラム領域ＰＣ１と接するチャネル領域ＣＨが形成されており、このチャネル領域ＣＨに内包されるようにソース領域ＳＲが形成されている。このとき、チャネル領域ＣＨは、例えばボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成され、ソース領域ＳＲは、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。また、ソース領域ＳＲの中央部分には、エピタキシャル層ＥＰＩの上面からチャネル領域ＣＨに達するボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えばボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されており、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
さらに、互いに隣り合うチャネル領域ＣＨで挟まれる領域上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜から形成されるが、これに限らず、例えば酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極ＧＥは、例えば多結晶シリコン膜から形成されている。このゲート電極ＧＥは、ソース領域ＳＲと整合するように形成されている。また、ゲート電極ＧＥの上面および両側の側壁を覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。
複数のゲート電極ＧＥを覆う層間絶縁膜ＩＬ上にわたって、例えばチタンタングステン膜からなるバリア導体膜とアルミニウム膜とからなるソース電極ＳＥが形成されている。これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。
このとき、ボディコンタクト領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨとは同電位で電気的に接続されることになる。
従って、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつｎ型カラム領域ＮＣをコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨとが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
ソース電極ＳＥを部分的に覆うように、例えば酸化シリコン膜からなる表面保護膜ＰＡＳが形成されており、ソース電極ＳＥの一部領域は、表面保護膜ＰＡＳから露出している。また、半導体基板１Ｓの裏面（エピタキシャル層ＥＰＩが形成された主面と反対側の面）には、金属膜からなるドレイン電極ＤＥが形成されている。
以上のようにして、セル領域ＣＲに複数のパワーＭＯＳＦＥＴが形成されている。
（２）遷移領域ＴＲの構造
図２に示すように、遷移領域ＴＲでは、複数の第２ｐ型カラム領域ＰＣ２とエピタキシシャル層ＥＰＩからなる複数のｎ型カラム領域とがｘ方向に交互に配置された、所謂スーパージャンクション構造を有している。実施の形態１による遷移領域ＴＲでは、第２ｐ型カラム領域ＰＣ２の幅（ｘ方向の寸法）と、エピタキシシャル層ＥＰＩからなるｎ型カラム領域の幅（ｘ方向の寸法）とは互いに異なる。しかし、第２ｐ型カラム領域ＰＣ２の奥行き（ｚ方向の寸法）および深さ（ｙ方向の寸法）とエピタキシシャル層ＥＰＩからなるｎ型カラム領域の奥行き（ｚ方向の寸法）および深さ（ｙ方向の寸法）とがそれぞれ同じになるように設計されている。
以下、具体的に説明する。セル領域ＣＲと同様に遷移領域ＴＲにおいても、半導体基板１Ｓの主面上にエピタキシャル層ＥＰＩが形成されている。そして、エピタキシャル層ＥＰＩ内でｘ方向に互いに離間するように複数の第２ｐ型カラム領域ＰＣ２が形成されている。この第２ｐ型カラム領域ＰＣ２のそれぞれは、例えば柱形状をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度（Ｎｐ２）は、例えば３．０×１０１５／ｃｍ３である。そして、互いに隣り合う第２ｐ型カラム領域ＰＣ２で挟まれたエピタキシャル層ＥＰＩの部分領域が、ｎ型カラム領域になる。
さらに、セル領域ＣＲに形成されているゲート電極ＧＥと同層の多結晶シリコン膜からなるゲート引き出し部ＧＰＵが、エピタキシャル層ＥＰＩに形成されたチャネル領域ＣＨ上に、ゲート絶縁膜ＧＯＸを介して形成されている。そして、このゲート引き出し部ＧＰＵの上面および両側の側壁を覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬの一部にゲート引き出し部ＧＰＵの上面の一部を露出する開口部が形成されている。
そして、開口部内を含む層間絶縁膜ＩＬ上に、例えばチタンタングステン膜からなるバリア導体膜とアルミニウム膜とからなるゲート引き出し電極ＧＰＥが形成されている。ここで、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されており、ゲート引き出し電極ＧＰＥに印加されたゲート電圧は、ゲート引き出し部ＧＰＵを介して、複数のゲート電極ＧＥのそれぞれに印加される。
さらに、エピタキシャル層ＥＰＩの上面には、セル領域ＣＲから延在するチャネル領域ＣＨが形成されており、このチャネル領域ＣＨの内部に内包されるようにソース引き出し領域ＳＰＲが形成されている。チャネル領域ＣＨ上を覆うように、エピタキシャル層ＥＰＩの上面上に層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、ソース引き出し領域ＳＰＲを露出するように開口部が形成されている。そして、この開口部を埋め込み、かつ層間絶縁膜ＩＬ上に、例えばチタンタングステン膜からなるバリア導体膜とアルミニウム膜とからなるソース引き出し電極ＳＰＥが形成されている。
遷移領域ＴＲにおいても、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを部分的に覆うように、例えば酸化シリコン膜からなる表面保護膜ＰＡＳが形成されており、ゲート引き出し電極ＧＰＥの一部領域およびソース引き出し電極ＳＰＥの一部領域は、表面保護膜ＰＡＳから露出している。
以上のようにして、遷移領域ＴＲに遷移構造が形成されている。
（３）周辺領域ＰＥＲの構造
図２に示すように、周辺領域ＰＥＲでは、複数の第３ｐ型カラム領域ＰＣ３と複数のエピタキシシャル層ＥＰＩからなるｎ型カラム領域とがｘ方向に交互に配置された、所謂スーパージャンクション構造を有している。実施の形態１による周辺領域ＰＥＲでは、第３ｐ型カラム領域ＰＣ３の幅（ｘ方向の寸法）、奥行き（ｚ方向の寸法）および深さ（ｙ方向の寸法）とエピタキシャル層ＥＰＩからなるｎ型カラム領域の幅（ｘ方向の寸法）、奥行き（ｚ方向の寸法）および深さ（ｙ方向の寸法）とがそれぞれ同じになるように設計されている。従って、実施の形態１では、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の幅とエピタキシャル層ＥＰＩからなるｎ型カラム領域の幅との比が１：１の場合を例示している。
以下、具体的に説明する。セル領域ＣＲと同様に周辺領域ＰＥＲにおいても、半導体基板１Ｓの主面上には、エピタキシャル層ＥＰＩが形成されている。そして、エピタキシャル層ＥＰＩ内でｘ方向に互いに離間するように複数の第３ｐ型カラム領域ＰＣ３が形成されている。この第３ｐ型カラム領域ＰＣ３のそれぞれは、例えば柱形状をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度（Ｎｐ３）は遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度（Ｎｐ２）よりも低く、例えば２．４×１０１５／ｃｍ３である。そして、互いに隣り合う第３ｐ型カラム領域ＰＣ３で挟まれたエピタキシャル層ＥＰＩの部分領域が、ｎ型カラム領域になる。
さらに、エピタキシャル層ＥＰＩの上面には、セル領域ＣＲに形成されているゲート電極ＧＥと同層の多結晶シリコン膜からなる複数の電極（ダミー電極）ＦＦＰが形成されている。複数の電極（ダミー電極）ＦＦＰの上面および両側の側壁を覆うように、エピタキシャル層ＥＰＩの上面上に層間絶縁膜ＩＬが形成されている。
周辺領域ＰＥＲにおいても、例えば酸化シリコン膜からなる表面保護膜ＰＡＳが形成されている。
以上のようにして、周辺領域ＰＥＲに周辺構造が形成されている。
＜スーパ−ジャンクション構造の利点＞
上述したように、実施の形態１によるパワーＭＯＳＦＥＴはスーパージャンクション構造をしている。このようなスーパージャンクション構造のパワーＭＯＳＦＥＴによれば、以下に示すような利点を得ることができる。
すなわち、通常のパワーＭＯＳＦＥＴでは、エピタキシャル層ＥＰＩの不純物濃度を低くして、パワーＭＯＳＦＥＴのオフ状態時にエピタキシャル層ＥＰＩに形成される空乏層を延ばすことにより、耐圧を確保している。従って、高耐圧を実現するためには、低不純物濃度のエピタキシャル層ＥＰＩの厚さを厚くする必要がある。一方、低不純物濃度のエピタキシャル層を厚くすると、パワーＭＯＳＦＥＴのオン抵抗が高くなる。つまり、パワーＭＯＳＦＥＴにおいては、耐圧の向上とオン抵抗の低減とはトレードオフの関係にあることになる。
この点に関し、実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴでは、周期的な第１ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣとからなるスーパージャンクション構造をエピタキシャル層ＥＰＩに形成している。このスーパージャンクション構造のパワーＭＯＳＦＥＴでは、オフ状態において、第１ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣとの境界領域に形成されるｐｎ接合から横方向にも空乏層が延びる。このため、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、電流通路であるｎ型カラム領域ＮＣの不純物濃度を高くしても、２つの境界領域に挟まれるｎ型カラム領域ＮＣの内側方向に延びる空乏層が繋がってｎ型カラム領域ＮＣ全体が空乏化しやすくなる。これにより、オフ状態でｎ型カラム領域ＮＣ全体が空乏化するため、耐圧を確保することができる。つまり、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、電流通路であるｎ型カラム領域ＮＣの不純物濃度を高くしながらも、ｎ型カラム領域ＮＣ全体を空乏化することができる。この結果、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、高耐圧を確保しながら、オン抵抗を低減することができる利点が得られる。
＜実施の形態１における特徴および効果＞
（１）ｐｎ接合の耐圧
実施の形態１による半導体装置では、セル領域ＣＲのｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）を周辺領域ＰＥＲのエピタキシャル層ＥＰＩのｎ型不純物濃度（Ｎｅｐ）よりも高くしている。すなわち、実施の形態１では、セル領域ＣＲのｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）を３．０×１０１５／ｃｍ３、周辺領域ＰＥＲのエピタキシャル層ＥＰＩのｎ型不純物濃度（Ｎｅｐ）を２．４×１０１５／ｃｍ３としている。これにより、セル領域ＣＲにおけるｐｎ接合部（第１ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣとの接合部）のバックグランド濃度が周辺領域ＰＥＲにおけるｐｎ接合部（第３ｐ型カラム領域ＰＣ３とエピタキシャル層ＥＰＩとの接合部）のバックグランド濃度よりも高くする。これにより、アバランシェ降伏電圧（ｐｎ接合の耐圧）とバンドギャップとの関係を示す前記（式１）を考慮すると、セル領域ＣＲのアバランシェ降伏電圧は、周辺領域ＰＥＲのアバランシェ降伏電圧よりも低くなる。
従って、例えば負荷に含まれるインダクタンスの影響によって、パワーＭＯＳＦＥＴに電源電圧以上の電圧が印加される場合において、周辺領域ＰＥＲでアバランシェ降伏現象が生じることなく、セル領域ＣＲでアバランシェ降伏現象を生じさせることができる。すなわち、実施の形態１によるパワーＭＯＳＦＥＴによれば、周辺領域ＰＥＲよりも局所的にアバランシェ電流が集中しにくいセル領域ＣＲでアバランシェ降伏現象を生じさせることができる。つまり、パワーＭＯＳＦＥＴのアバランシェ耐量を超えやすい周辺領域ＰＥＲでアバランシェ降伏現象を生じる前に、周辺領域ＰＥＲよりもパワーＭＯＳＦＥＴのアバランシェ耐量を超えにくいセル領域ＣＲでアバランシェ降伏現象を生じさせることができる。これはアバランシェ電流が流れるソース側コンタクトが高密度に存在するセル領域と、ソース側コンタクトが存在しない周辺領域の構造差による。この結果、電源電圧を超える電圧がパワーＭＯＳＦＥＴに印加されてアバランシェ降伏現象が生じる場合であっても、パワーＭＯＳＦＥＴの破壊にまで至る状況を回避することができる。これにより、実施の形態１によれば、パワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
図３（ａ）は、実施の形態１による半導体装置におけるｐｎ接合の耐圧（ＢＶｄｓｓ）のチャージバランスを示すグラフ図である。ここでは、セル領域および周辺領域のチャージバランスを示している。
実施の形態１では、セル領域ＣＲのｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）を周辺領域ＰＥＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域のｎ型不純物濃度（Ｎｅｐ）よりも高くしている。これにより、図３（ａ）に示すように、セル領域ＣＲのｐｎ接合の耐圧（ＢＶｄｓｓ）は、周辺領域ＰＥＲのｐｎ接合の耐圧（ＢＶｄｓｓ）よりも低くなる。
また、セル領域ＣＲのｐｎ接合の耐圧（ＢＶｄｓｓ）の低下度合い（チャージバランスの曲線の曲率）は、周辺領域ＰＥＲのｐｎ接合の耐圧（ＢＶｄｓｓ）の低下度合いよりも小さくなる。この結果、セル領域ＣＲのチャージバランスと周辺領域ＰＥＲのチャージバランスとが重ならないので、１つの半導体チップＣＨＰで考えた場合、半導体チップＣＨＰの耐圧はセル領域ＣＲのチャージバランスによって決まることになる。
（２）各領域のチャージバランス
スーパージャンクション構造では、ｐｎ接合部を構成するｐ型カラム領域の総電荷量とｎ型カラム領域の総電荷量とのチャージバランスが崩れると、ｐｎ接合の耐圧が急激に低下する。そのため、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲにおいてそれぞれｐ型カラム領域の総電荷量とｎ型カラム領域の総電荷量とを同じに設定することが望ましい。
しかし、半導体装置の製造時のプロセスマージンを考慮すると、ｐ型カラム領域の総電荷量とｎ型カラム領域の総電荷量とを全く同じにすることは実際には難しい。そこで、通常、スーパージャンクション構造では、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とが同じ（Ｑｐ＝Ｑｎ）、またはｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも大きくなるように（Ｑｐ＞Ｑｎ）、ｐ型カラム領域およびｎ型カラム領域は形成される。さらに言えば、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とを全く同じ（Ｑｐ＝Ｑｎ）にすることは実際には難しいため、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とを実質的に同じ（Ｑｐ≒Ｑｎ）としている。なお、「Ｑｐ≒Ｑｎ」で示すｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とが実質的に同じとは、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）との差がｐ型カラム領域の総電荷量（Ｑｐ）の±１０％以内であることを言う。
従って、実施の形態１では、セル領域ＣＲでは、第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）が、ｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）と実質的に同じ（ＣＱｐ≒ＣＱｎ）またはｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）よりも大きくなるように（ＣＱｐ＞ＣＱｎ）、各総電荷量が設定される。また、遷移領域ＴＲでは、第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）が、エピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）と実質的に同じ（ＴＱｐ≒ＴＱｎ）またはエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）よりも大きくなるように（ＴＱｐ＞ＴＱｎ）、各総電荷量が設定される。また、周辺領域ＰＥＲでは、第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）が、エピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＰＥＱｎ）と実質的に同じ（ＰＥＱｐ≒ＰＥＱｎ）またはエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＰＥＱｎ）よりも大きくなるように（ＰＥＱｐ＞ＰＥＱｎ）、各総電荷量が設定される。
これにより、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲにおいて、それぞれ理想的なチャージバランスをとることができる。
さらに、実施の形態１では、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）およびｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）がそれぞれ遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）およびエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）よりも大きくなるように各総電荷量が設定される。また、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）およびエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）がそれぞれ周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）およびエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＰＥＱｎ）よりも大きくなるように各総電荷量が設定される。すなわち、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲにおいて、それぞれチャージバランスをとりながら、
ＣＱｐ＞ＴＱｐ＞ＰＥＱｐ、ＣＱｎ＞ＴＱｎ＞ＰＥＱｎ・・・（式２）
となるように、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲにおいて、各総電荷量が設定される。
実施の形態１では、図３（ａ）を用いて説明したように、１つの半導体チップＣＨＰで考えた場合、半導体チップＣＨＰの耐圧はセル領域ＣＲのチャージバランスによって決まる。従って、セル領域ＣＲにおいて、第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）が、ｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）と同じ（ＣＱｐ＝ＣＱｎ）またはｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）よりも大きく（ＣＱｐ＞ＣＱｎ）、かつ目標値以上のｐｎ接合の耐圧が得られるように、プロセス条件が設定される。
ここで、（式２）の関係を満たしていれば、セル領域ＣＲの理想的な総電荷量の領域（（ＣＱｐ＝ＣＱｎ）および（ＣＱｐ＞ＣＱｎ）の領域）において、遷移領域ＴＲでも総電荷量は（ＴＱｐ＝ＴＱｎ）および（ＴＱｐ＞ＴＱｎ）の状態となり、かつ常にセル領域ＣＲのｐｎ接合の耐圧は遷移領域ＴＲのｐｎ接合の耐圧よりも低くなる。また、セル領域ＣＲの理想的な総電荷量の領域（（ＣＱｐ＝ＣＱｎ）および（ＣＱｐ＞ＣＱｎ）の領域）において、周辺領域ＰＥＲでも総電荷量は（ＰＥＱｐ＝ＰＥＱｎ）および（ＰＥＱｐ＞ＰＥＱｎ）の状態となり、かつ常にセル領域ＣＲのｐｎ接合の耐圧は周辺領域ＰＥＲのｐｎ接合の耐圧よりも低くなる。
すなわち、（式２）の関係を満たしていれば、セル領域ＣＲのチャージバランスで決まる総電荷量が（ＣＱｐ＝ＣＱｎ）および（ＣＱｐ＞ＣＱｎ）の範囲で、かつ目標値以上ののｐｎ接合の耐圧が得られる領域（図３（ａ）に示すＡ１の領域）に、遷移領域ＴＲの理想的なチャージバランスおよび周辺領域ＰＥＲの理想的なチャージバランスを含めることができる。すなわち、この領域（図３（ａ）に示すＡ１の領域）であれば、遷移領域ＴＲでも総電荷量が（ＴＱｐ＝ＴＱｎ）および（ＴＱｐ＞ＴＱｎ）の状態であり、また、周辺領域ＰＥＲでも総電荷量が（ＰＥＱｐ＝ＰＥＱｎ）および（ＰＥＱｐ＞ＰＥＱｎ）の状態であり、かつ常にセル領域ＣＲのｐｎ接合の耐圧は遷移領域ＴＲおよび周辺領域ＰＥＲのｐｎ接合の耐圧よりも低くすることができる。
図３（ｂ）は、比較例として本発明者らが検討したセル領域のチャージバランスのｐｎ接合の耐圧（ＢＶｄｓｓ）のピークと周辺領域のチャージバランスのｐｎ接合の耐圧（ＢＶｄｓｓ）のピークとがシフトした場合の半導体装置のｐｎ接合の耐圧（ＢＶｄｓｓ）のチャージバランスを示すグラフ図である。
セル領域ＣＲのチャージバランスのｐｎ接合の耐圧（ＢＶｄｓｓ）と周辺領域ＰＥＲのチャージバランスのｐｎ接合の耐圧（ＢＶｄｓｓ）とをシフトさせることによっても、セル領域ＣＲのｐｎ接合の耐圧（ＢＶｄｓｓ）を、周辺領域ＰＥＲのｐｎ接合の耐圧（ＢＶｄｓｓ）よりも低くすることはできる。しかし、周辺領域ＰＥＲにおいて第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）よりもｎ型カラム領域の総電荷量（ＰＥＱｎ）が大きくなる範囲（ＰＥＱｎ＞ＰＥＱｐ、図３（ｂ）にＡ３で示す領域）は使用することができない。そのため、比較例による半導体装置の製造時のプロセスマージン（図３（ｂ）にＡ２で示す領域）は、実施の形態１による半導体装置の製造時のプロセスマージン（図３（ａ）にＡ１で示す領域）よりも小さくなる。
従って、実施の形態１による半導体装置の方が、比較例による半導体装置よりも、その製造時のプロセスマージンを広くとれるという利点がある。
次に、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲにおけるそれぞれのｐ型カラム領域およびｎ型カラム領域の構造について詳細に説明する。
（２−１）セル領域
セル領域ＣＲでは、図２に示したように、半導体基板１Ｓの主面上のエピタキシャル層ＥＰＩに、複数の第１ｐ型カラム領域ＰＣ１と複数のｎ型カラム領域ＮＣとが交互に形成されている。第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度をＮｐ１、幅をＣＲＷｐ、奥行きをＤｐおよび深さをＴｐとすると、第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）は、
ＣＱｐ＝Ｎｐ１×｛ＣＲＷｐ×Ｄｐ×Ｔｐ｝・・・（式３）
で表される。
また、ｎ型カラム領域ＮＣのｎ型不純物濃度をＮｎ、幅をＣＲＷｎ、奥行きをＤｎおよび深さをＴｎとすると、ｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）は、
ＣＱｎ＝Ｎｎ×｛ＣＲＷｎ×Ｄｎ×Ｔｎ｝・・・（式４）
で表される。
第１ｐ型カラム領域ＰＣ１の幅ＣＲＷｐ、奥行きＤｐおよび深さＴｐは、それぞれｎ型カラム領域ＮＣの幅ＣＲＷｎ、奥行きＤｎおよび深さＴｎと同じであり、第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度（Ｎｐ１）とｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）とは同じである。実施の形態１によるパワーＭＯＳＦＥＴでは、第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度（Ｎｐ１）およびｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）は、例えば３．０×１０１５／ｃｍ３である。
従って、セル領域ＣＲでは、第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）とｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）とは同じとなり（ＣＱｐ＝ＣＱｎ）、チャージバランスをとることができる。
（２−２）遷移領域
遷移領域ＴＲでは、図２に示したように、半導体基板１Ｓの主面上のエピタキシャル層ＥＰＩに、複数の第２ｐ型カラム領域ＰＣ２が互いに離間して形成されている。エピタキシャル層ＥＰＩのｎ型不純物濃度は、セル領域ＣＲのｎ型カラム領域ＮＣのｎ型不純物濃度よりも低く、例えば２．４×１０１５／ｃｍ３である。
第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度をＮｐ２、幅をＴＷｐ、奥行きをＤｐおよび深さをＴｐとすると、第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）は、
ＴＱｐ＝Ｎｐ２×｛ＴＷｐ×Ｄｐ×Ｔｐ｝・・・（式５）
で表される。ここで、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度（Ｎｐ２）とセル領域ＣＲの第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度（Ｎｐ１）とは同じであるが（Ｎｐ２＝Ｎｐ１）、第２ｐ型カラム領域ＰＣ２の幅（ＴＷｐ）は、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の幅（ＣＲＷｐ）よりも小さい（ＴＷｐ＜ＣＲＷｐ）。これにより、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）は、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）よりも小さくなる（ＴＱｐ＜ＣＱｐ）。
また、エピタキシャル層ＥＰＩからなるｎ型カラム領域のｎ型不純物濃度をＮｅｐ、幅をＴＷｎ、奥行きをＤｐおよび深さをＴｐとすると、エピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）は、
ＴＱｎ＝Ｎｅｐ×｛ＴＷｎ×Ｄｐ×Ｔｐ｝・・・（式６）
で表される。ここで、遷移領域ＴＲのエピタキシャル層ＥＰＩのｎ型不純物濃度（Ｎｅｐ）は、セル領域ＣＲのｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）よりも低い（Ｎｅｐ＜Ｎｎ）。これにより、セル領域ＣＲのｎ型カラム領域ＮＣの幅（ＣＲＷｎ）と遷移領域ＴＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域の幅（ＴＷｎ）とが同じであっても、遷移領域ＴＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）は、セル領域ＣＲのｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）よりも小さくなる（ＴＱｎ＜ＣＱｎ）。
従って、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）およびエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）は、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）およびｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）よりもそれぞれ小さくなる（ＴＱｐ＜ＣＱｐ，ＴＱｎ＜ＣＱｎ）。また、第２ｐ型カラム領域ＰＣ２の幅（ＴＷｐ）およびピッチを調整することによって、遷移領域ＴＲでは、第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）とエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）とは同じとなり（ＴＱｐ＝ＴＱｎ）、チャージバランスをとることができる。
なお、上記説明では、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度とセル領域ＣＲの第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度とを同じとし、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の幅（ＴＷｐ）を、セル領域ＣＲの第１型ｐ型カラム領域ＰＣ１の幅（ＣＲＷｐ）よりも小さくした。これにより、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）を、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）よりも小さくした。しかし、これに限定されるものではない。
例えば遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の幅（ＴＷｐ）とセル領域ＣＲの第１ｐ型カラム領域ＰＣ１の幅（ＣＲＷｐ）とを同じとし、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度をセル領域ＣＲの第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度よりも低くしてもよい。これにより、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）を、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）よりも小さくすることができる。
（２−３）周辺領域
周辺領域ＰＥＲでは、図２に示したように、半導体基板１Ｓの主面上のエピタキシャル層ＥＰＩに、複数の第３ｐ型カラム領域ＰＣ３が互いに離間して形成されている。エピタキシャル層ＥＰＩのｎ型不純物濃度は、セル領域ＣＲのｎ型カラム領域ＮＣのｎ型不純物濃度よりも低く、例えば２．４×１０１５／ｃｍ３である。
第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度をＮｐ３、幅をＰＥＷｐ、奥行きをＤｐおよび深さをＴｐとすると、第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）は、
ＰＥＱｐ＝Ｎｐ３×｛ＰＥＷｐ×Ｄｐ×Ｔｐ｝・・・（式７）
で表される。ここで、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度（Ｎｐ３）は、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度（Ｎｐ２）よりも低い（Ｎｐ３＜Ｎｐ２）。これにより、遷移領域ＴＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域の幅（ＴＷｎ）と周辺領域ＰＥＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域の幅（ＰＥＷｎ）とが同じであっても、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）は、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）よりも小さくなる（ＰＥＱｐ＜ＴＱｐ）。
また、エピタキシャル層ＥＰＩからなるｎ型カラム領域のｎ型不純物濃度をＮｅｐ、幅をＰＥＷｎ、奥行きをＤｐおよび深さをＴｐとすると、エピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＰＥＱｎ）は、
ＰＥＱｎ＝Ｎｅｐ×｛ＰＥＷｎ×Ｄｐ×Ｔｐ｝・・・（式８）
で表される。ここで、周辺領域ＰＥＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域の幅（ＰＥＷｎ）を、遷移領域ＴＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域の幅（ＴＷｎ）よりも小さくする（ＰＥＷｎ＜ＴＷｎ）。これにより、周辺領域ＰＥＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＰＥＱｎ）は、遷移領域ＴＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）よりも小さくなる（ＰＥＱｎ＜ＴＱｎ）。
従って、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）およびエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＰＥＱｎ）は、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）およびエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＴＱｎ）よりもそれぞれ小さくなる（ＰＥＱｐ＜ＴＱｐ，ＰＥＱｎ＜ＴＱｎ）。また、第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度（Ｎｐ３）、幅（ＰＥＷｐ）およびピッチを調整することによって、周辺領域ＰＥＲでは、第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）とエピタキシャル層ＥＰＩからなるｎ型カラム領域の総電荷量（ＰＥＱｎ）とは同じとなり（ＰＥＱｎ＝ＰＥＱｐ）、チャージバランスをとることができる。
なお、上記説明では、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度（Ｎｐ３）をセル領域ＣＲの第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度（Ｎｐ１）および遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度（Ｎｐ２）よりも低くした。これにより、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）を、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）および遷移領域ＴＲの第２型カラム領域ＰＣ２の総電荷量（ＴＱｐ）よりも小さくした。しかし、これに限定されるものではない。
例えば周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度（Ｎｐ３）と遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度（Ｎｐ２）とを同じとし、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の幅（ＰＥＷｐ）およびピッチを、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の幅（ＴＷｐ）およびピッチよりもそれぞれ小さくしてもよい。これにより、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）を、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）および遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）よりも小さくすることができる。
（３）特徴点のまとめと効果
実施の形態１による半導体装置では、セル領域ＣＲのｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）を周辺領域ＰＥＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域のｎ型不純物濃度（Ｎｅｐ）よりも高くすること、並びにセル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲにおいてそれぞれチャージバランスをとることが特徴となる。さらに、前記（式２）に示したように、セル領域ＣＲの総電荷量（ＣＱｐ、ＣＱｎ）が遷移領域ＴＲの総電荷量（ＴＱｐ、ＴＱｎ）よりも大きくなり、遷移領域ＴＲの総電荷量（ＴＱｐ、ＴＱｎ）が周辺領域ＰＥＲの総電荷量（ＰＥＱｐ、ＰＥＱｎ）よりも大きくなるように各総電荷量が設定されていることが特徴となる。
セル領域ＣＲのｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）を周辺領域ＰＥＲのエピタキシャル層ＥＰＩからなるｎ型カラム領域のｎ型不純物濃度（Ｎｅｐ）よりも高くすることにより、セル領域ＣＲのｐｎ接合の耐圧は周辺領域ＰＥＲのｐｎ接合の耐圧よりも低くなるので、セル領域ＣＲでアバランシェ降伏現象を生じさせることができる。従って、パワーＭＯＳＦＥＴのアバランシェ耐量を超えやすい周辺領域ＰＥＲでアバランシェ降伏現象を生じる前に、パワーＭＯＳＦＥＴのアバランシェ耐量を超えにくいセル領域ＣＲでアバランシェ降伏現象を生じさせることができる。この結果、電源電圧を超える電圧がパワーＭＯＳＦＥＴに印加されてアバランシェ降伏現象が生じる場合であっても、パワーＭＯＳＦＥＴの破壊にまで至る状況を回避することができる。
また、セル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲにおいてそれぞれチャージバランスをとり、セル領域ＣＲの総電荷量（ＣＱｐ、ＣＱｎ）を遷移領域ＴＲの総電荷量（ＴＱｐ、ＴＱｎ）よりも大きくし、さらに、遷移領域ＴＲの総電荷量（ＴＱｐ、ＴＱｎ）を周辺領域ＰＥＲの総電荷量（ＰＥＱｐ、ＰＥＱｎ）よりも大きくしている。これにより、セル領域ＣＲにおいて、総電荷量が（ＣＱｐ＝ＣＱｎ）および（ＣＱｐ＞ＣＱｎ）の範囲で、かつ目標値以上のｐｎ接合の耐圧が得られる領域を、半導体装置の製造時のプロセスマージンとすることができる。この領域であれば、遷移領域ＴＲでも総電荷量が（ＴＱｐ＝ＴＱｎ）および（ＴＱｐ＞ＴＱｎ）の状態であり、また、周辺領域ＰＥＲでも総電荷量が（ＰＥＱｐ＝ＰＥＱｎ）および（ＰＥＱｐ＞ＰＥＱｎ）の状態であり、かつ常にセル領域ＣＲのｐｎ接合の耐圧を遷移領域ＴＲおよび周辺領域ＰＥＲのｐｎ接合の耐圧よりも低くすることができる。
また、セル領域ＣＲのｎ型カラム領域ＮＣのｎ型不純物濃度（Ｎｎ）を高くしたことにより、パワーＭＯＳＦＥＴのオン抵抗を低減することができる。
以上のことから、実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上させることができる。
＜半導体装置の製造方法＞
実施の形態１による半導体装置（パワーＭＯＳＦＥＴ）の製造方法の一例について図４〜図１８を用いて説明する。図４〜図１８は、実施の形態１による半導体装置の製造工程を示す断面図である。実施の形態１では、２段のエピタキシャル層を形成する、所謂「マルチエピタキシャル法」と呼ばれる製造方法について説明する。また、セル領域のｐｎ接合の耐圧が６００Ｖ〜６５０Ｖ、周辺領域のｐｎ接合の耐圧が６５０Ｖ〜７３０Ｖの半導体装置を例示する。すなわち、周辺領域のｐｎ接合の耐圧がセル領域のｐｎ接合の耐圧よりも５０Ｖ〜８０Ｖ程度高い半導体装置を例示する。また、セル領域、遷移領域および周辺領域にそれぞれ形成されるカラム領域の奥行および深さは、同じとしている。
まず、図４に示すように、主面（表面、上面）上にｎ型半導体層からなる１層目のエピタキシャル層ＥＰＩ１を形成した半導体基板１Ｓを用意する。例えば半導体基板１Ｓは、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を単結晶シリコンに導入することにより形成されている。また、エピタキシャル層ＥＰＩ１のｎ型不純物濃度は、例えば２．４×１０１５／ｃｍ３程度であり、エピタキシャル層ＥＰＩ１の厚さは、例えば２２μｍ〜２５μｍ程度である。
次に、図５に示すように、エピタキシャル層ＥＰＩ１上にパターニングしたレジスト膜ＦＲ１を形成する。レジスト膜ＦＲ１は、セル領域ＣＲのｎ型カラム形成領域を露出し、遷移領域ＴＲおよび周辺領域ＰＥＲを含むその他の領域のエピタキシャル層ＥＰＩ１の上面を覆うように形成される。
そして、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、セル領域ＣＲのエピタキシャル層ＥＰＩ１の内部に、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入することにより、複数のｎ型カラム領域ＮＣを互いに離間するように形成する。
複数のｎ型カラム領域ＮＣのそれぞれは、例えば注入エネルギーを変えたイオン注入を複数回実施することにより、エピタキシャル層ＥＰＩ１の下面から上面にわたる略柱形状に形成される。ｎ型カラム領域ＮＣのｎ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度である。
次に、図６に示すように、レジスト膜ＦＲ１を除去した後、エピタキシャル層ＥＰＩ１上にパターニングしたレジスト膜ＦＲ２を形成する。レジスト膜ＦＲ２は、セル領域ＣＲの第１ｐ型カラム形成領域および遷移領域ＴＲの第２ｐ型カラム形成領域を露出し、周辺領域ＰＥＲを含むその他の領域のエピタキシャル層ＥＰＩ１の上面を覆うように形成される。
そして、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、セル領域ＣＲおよび遷移領域ＴＲのエピタキシャル層ＥＰＩ１の内部に、例えばボロン（Ｂ）などのｐ型不純物を導入することにより、セル領域ＣＲでは、複数の第１ｐ型カラム領域ＰＣ１を互いに離間するように形成し、遷移領域ＴＲでは、複数の第２ｐ型カラム領域ＰＣ２を互いに離間するように形成する。なお、遷移領域ＴＲでは、互いに隣り合う第２ｐ型カラム領域ＰＣ２で挟まれたエピタキシャル層ＥＰＩ１の部分領域がｎ型カラム領域となる。
セル領域ＣＲの複数の第１ｐ型カラム領域ＰＣ１および遷移領域ＴＲの複数の第２ｐ型カラム領域ＰＣ２のそれぞれは、例えば注入エネルギーを変えたイオン注入を複数回実施することにより、エピタキシャル層ＥＰＩ１の下面から上面にわたる略柱形状に形成される。
セル領域ＣＲの第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度、幅およびピッチは、セル領域ＣＲにおいてチャージバランスがとれるように設定される。実施の形態１による半導体装置では、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の幅とｎ型カラム領域ＮＣの幅の比を１：１とした場合を例示する。この場合、第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）とｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）とが同じ（ＣＱｐ＝ＣＱｎ）となるように、第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度が設定される。従って、第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度は、ｎ型カラム領域ＮＣのｎ型不純物濃度と同じ、例えば３．０×１０１５／ｃｍ３程度である。
同様に、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度、幅およびピッチは、遷移領域ＴＲにおいてチャージバランスがとれるように設定される。さらに、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）をセル領域ＣＲの第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）よりも小さく設定する必要がある（ＣＱｐ＞ＴＱｐ）。また、遷移領域ＴＲのエピタキシャル層ＥＰＩ１からなるｎ型カラム領域の総電荷量（ＴＱｎ）をセル領域ＣＲのｎ型カラム領域ＮＣの総電荷量（ＣＱｎ）よりも小さく設定する必要がある（ＣＱｎ＞ＴＱｎ）。
そこで、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２とセル領域ＣＲの第１ｐ型カラム領域ＰＣ１とは同じ工程で形成されることから、第２ｐ型カラム領域ＰＣ２の幅を第１ｐ型カラム領域ＰＣ１の幅よりも小さくした。さらに、遷移領域ＴＲでは、エピタキシャル層ＥＰＩ１の部分領域がｎ型カラム領域となるので、第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）とエピタキシャル層ＥＰＩ１からなるｎ型カラム領域の総電荷量（ＴＱｎ）とが同じとなるように（ＴＱｐ＝ＴＱｎ）、エピタキシャル層ＥＰＩ１からなるｎ型カラム領域の幅（すなわち第２ｐ型カラム領域ＰＣ２のピッチ）を調整した。
なお、ここでは、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の幅をセル領域ＣＲの第１ｐ型カラム領域ＰＣ１の幅よりも小さくしたが、これに限定されるものではない。例えば遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の幅とセル領域ＣＲの第１ｐ型カラム領域ＰＣ１の幅とを同じとして、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度をセル領域ＣＲの第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度よりも低くしてもよい。
次に、図７に示すように、レジスト膜ＦＲ２を除去した後、エピタキシャル層ＥＰＩ１上にパターニングしたレジスト膜ＦＲ３を形成する。レジスト膜ＦＲ３は、周辺領域ＰＥＲの第３ｐ型カラム形成領域を露出し、セル領域ＣＲおよび遷移領域ＴＲを含むその他の領域のエピタキシャル層ＥＰＩ１の上面を覆うように形成される。
そして、パターニングしたレジスト膜ＦＲ３をマスクにしたイオン注入法により、周辺領域ＰＥＲのエピタキシャル層ＥＰＩ１の内部に、例えばボロン（Ｂ）などのｐ型不純物を導入することにより、複数の第３ｐ型カラム領域ＰＣ３を互いに離間するように形成する。なお、周辺領域ＰＥＲでは、互いに隣り合う第３ｐ型カラム領域ＰＣ３で挟まれたエピタキシャル層ＥＰＩ１の部分領域がｎ型カラム領域となる。
周辺領域ＰＥＲの複数の第３ｐ型カラム領域ＰＣ３のそれぞれは、例えば注入エネルギーを変えたイオン注入を複数回実施することにより、エピタキシャル層ＥＰＩ１の下面から上面にわたる略柱形状に形成される。
周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度、幅およびピッチは、周辺領域ＰＥＲにおいてチャージバランスがとれるように設定される。実施の形態１による半導体装置では、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の幅とエピタキシャル層ＥＰＩ１からなるｎ型カラム領域の幅との比を１：１とした場合を例示する。この場合、第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）とエピタキシャル層ＥＰＩ１からなるｎ型カラム領域の総電荷量（ＰＥＱｎ）とが同じ（ＰＥＱｐ＝ＰＥＱｎ）となるように、第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度が設定される。従って、第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度は、エピタキシャル層ＥＰＩ１のｎ型不純物濃度と同じ、例えば２．４×１０１５／ｃｍ３程度である。
さらに、周辺領域ＰＥＲの第３カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）を遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）よりも小さく設定する必要がある（ＴＱｐ＞ＰＥＱｐ）。また、周辺領域ＰＥＲのエピタキシャル層ＥＰＩ１からなるｎ型カラム領域の総電荷量（ＰＥＱｎ）を遷移領域ＴＲのエピタキシャル層ＥＰＩ１からなるｎ型カラム領域の総電荷量（ＴＱｎ）よりも小さく設定する必要がある（ＴＱｎ＞ＰＥＱｎ）。
そこで、周辺領域ＰＥＲと遷移領域ＴＲのそれぞれｎ型カラム領域は同じエピタキシャル層ＥＰＩ１からなることから、周辺領域ＰＥＲのエピタキシャル層ＥＰＩ１からなるｎ型カラム領域の幅を遷移領域ＴＲのエピタキシャル層ＥＰＩ１からなるｎ型カラム領域の幅よりも小さくした。さらに、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３と遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２とは互いに異なる工程で形成されるので、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度を遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度よりも低くした。
なお、ここでは、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度を遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度よりも低くしたが、これに限定されるものではない。例えば周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度と遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度とを同じとして、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の幅を遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の幅よりも小さくしてもよい。
次に、図８に示すように、１層目のエピタキシャル層ＥＰＩ１上に、さらに、２層目のエピタキシャル層ＥＰＩ２を形成する。エピタキシャル層ＥＰＩ２の不純物濃度は、例えば２．４×１０１５／ｃｍ３程度であり、エピタキシャル層ＥＰＩ２の厚さは、例えば２２μｍ〜２５μｍ程度である。
次に、図９に示すように（前記図５を用いて説明した工程と同様）、エピタキシャル層ＥＰＩ２上にパターニングしたレジスト膜ＦＲ４を形成し、このレジスト膜ＦＲ４をマスクにしたイオン注入法により、セル領域ＣＲのエピタキシャル層ＥＰＩ２の内部に、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入する。これにより、エピタキシャル層ＥＰＩ１に形成された複数のｎ型カラム領域ＮＣとそれぞれ電気的に接続する複数のｎ型カラム領域ＮＣをエピタキシャル層ＥＰＩ２に互いに離間するように形成する。ｎ型カラム領域ＮＣのｎ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度である。
次に、図１０に示すように（前記図６を用いて説明した工程と同様）、レジスト膜ＦＲ４を除去した後、エピタキシャル層ＥＰＩ２上にパターニングしたレジスト膜ＦＲ５を形成し、このレジスト膜ＦＲ５をマスクにしたイオン注入法により、セル領域ＣＲおよび遷移領域ＴＲのエピタキシャル層ＥＰＩ２の内部に、例えばボロン（Ｂ）などのｐ型不純物を導入する。これにより、セル領域ＣＲでは、エピタキシャル層ＥＰＩ１に形成された複数の第１ｐ型カラム領域ＰＣ１とそれぞれ電気的に接続する複数の第１ｐ型カラム領域ＰＣ１をエピタキシャル層ＥＰＩ２に互いに離間するように形成する。また、遷移領域ＴＲでは、エピタキシャル層ＥＰＩ１に形成された複数の第２ｐ型カラム領域ＰＣ２とそれぞれ電気的に接続する複数の第２ｐ型カラム領域ＰＣ２をエピタキシャル層ＥＰＩ２に互いに離間するように形成する。第１ｐ型カラム領域ＰＣ１および第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度であり、セル領域ＣＲおよび遷移領域ＴＲにおいてそれぞれチャージバランスがとれるように第１ｐ型カラム領域ＰＣ１および第２ｐ型カラム領域ＰＣ２は形成される。
この結果、実施の形態１によれば、セル領域ＣＲでは、第１ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣとが交互に形成されたスーパージャンクション構造が形成され、遷移領域ＴＲでは、第２ｐ型カラム領域ＰＣ２とエピタキシャル層ＥＰＩ１，ＥＰＩ２からなるｎ型カラム領域とが交互に形成されたスーパージャンクション構造が形成される。
次に、図１１に示すように（前記図７を用いて説明した工程と同様）、レジスト膜ＦＲ５を除去した後、エピタキシャル層ＥＰＩ２上にパターニングしたレジスト膜ＦＲ６を形成し、このレジスト膜ＦＲ６をマスクにしたイオン注入法により、周辺領域ＰＥＲのエピタキシャル層ＥＰＩ２の内部に、例えばボロン（Ｂ）などのｐ型不純物を導入する。これにより、周辺領域ＰＥＲに、エピタキシャル層ＥＰＩ１に形成された複数の第３ｐ型カラム領域ＰＣ３とそれぞれ電気的に接続する複数の第３ｐ型カラム領域ＰＣ３をエピタキシャル層ＥＰＩ２に互いに離間するように形成する。第３ｐ型カラム領域ＰＣ３の不純物濃度は、例えば２．４×１０１５／ｃｍ３程度であり、周辺領域ＰＥＲにおいてチャージバランスがとれるように第３ｐ型カラム領域ＰＣ３は形成される。
この結果、実施の形態１によれば、周辺領域ＰＥＲでは、第３ｐ型カラム領域ＰＣ３とエピタキシャル層ＥＰＩ１，ＥＰＩ２からなるｎ型カラム領域とが交互に形成されたスーパージャンクション構造が形成される。
なお、実施の形態１では、エピタキシャル層ＥＰＩ１，ＥＰＩ２を２層に分けて形成する「マルチエピタキシャル法」を説明したが、これに限定されるものではない。例えばソース・ドレイン間耐圧（ＢＶｄｓｓ）が６００Ｖの製品では、エピタキシャル層を６層〜７層に分けて形成している。
また、実施の形態１では、エピタキシャル層ＥＰＩ１，ＥＰＩ２のそれぞれの厚さを２２μｍ〜２５μｍとしたが、それぞれの厚さは設計するセルピッチにも依存する。一般に高エネルギーでイオン打ち込みを行った場合は、ｘ方向（セルピッチ）、ｙ方向（深さ）およびｚ方向（奥行き）でイオン分布が大きくなり、フォトリソグラフィ技術で使用するマスクの幅を小さくしてもｐ型カラム領域の幅が拡がってしまう。オン抵抗を下げるためにセルピッチを小さくしたい場合は、例えばエピタキシャル層ＥＰＩ１，ＥＰＩ２のそれぞれの厚さを３μｍ〜５μｍ程度として、その分イオン注入のエネルギーを下げることで狭いセルピッチを維持することができる。しかし、その際には、耐圧を確保するため、エピタキシャル層ＥＰＩを３層以上の多段とし、イオン注入の回数を増やす必要がある。さらに、３層以上の多段のエピタキシャル層ＥＰＩのトータルの厚さは、耐圧を確保するために必要とされる厚さ、例えば実施の形態１では４０μｍ〜５０μｍ程度とする必要がある。
以上のようにして、実施の形態１によれば、「マルチエピタキシャル法」によって、エピタキシャル層ＥＰＩ１，ＥＰＩ２にスーパージャンクション構造を形成することができる。
次に、スーパージャンクション構造を形成したエピタキシャル層ＥＰＩ１，ＥＰＩ２の上面に素子部を形成する工程について説明する。
まず、図１２に示すように、エピタキシャル層ＥＰＩ２の上面を平坦化する。
次に、図１３に示すように、フォトリソグラフィ技術およびイオン注入法により、セル領域ＣＲと遷移領域ＴＲにチャネル領域ＣＨを形成する。このチャネル領域ＣＨは、エピタキシャル層ＥＰＩ２の内部に、例えばボロン（Ｂ）などのｐ型不純物を導入することにより形成されたｐ型半導体領域である。続いて、エピタキシャル層ＥＰＩ２の上面にゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上に導体膜ＰＦ１を形成する。ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜からなり、例えば熱酸化法により形成される。ただし、ゲート絶縁膜ＧＯＸは酸化シリコン膜に限らず、例えば酸化ハフニウム膜に代表される酸化シリコン膜よりも誘電率の高い高誘電率膜であってもよい。一方、ゲート絶縁膜ＧＯＸ上に形成される導体膜ＰＦ１は、例えば多結晶シリコン膜からなり、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。
次に、図１４に示すように、フォトリソグラフィ技術およびエッチング技術により、導体膜ＰＦ１をパターニングする。これにより、セル領域ＣＲに複数のゲート電極ＧＥが形成され、遷移領域ＴＲにゲート引き出し部ＧＰＵが形成され、周辺領域ＰＥＲに複数の電極（ダミー電極）ＦＦＰが形成される。ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されるように形成される。
次に、フォトリソグラフィ技術およびイオン注入法により、セル領域ＣＲにゲート電極ＧＥに整合する複数のソース領域ＳＲを形成し、遷移領域ＴＲにソース引き出し領域ＳＰＲを形成する。ソース領域ＳＲおよびソース引き出し領域ＳＰＲは、エピタキシャル層ＥＰＩ２の内部に、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入することにより形成されたｎ型半導体領域である。セル領域ＣＲに形成されている複数のソース領域ＳＲは、遷移領域ＴＲに形成されているソース引き出し領域ＳＰＲと電気的に接続されている。
次に、図１５に示すように、複数のゲート電極ＧＥと、ゲート引き出し部ＧＰＵと、複数の電極（ダミー電極）ＦＦＰとを覆う層間絶縁膜ＩＬをエピタキシャル層ＥＰＩ２上に形成する。この層間絶縁膜ＩＬは、例えば酸化シリコン膜からなり、例えばＣＶＤ法により形成される。
次に、フォトリソグラフィ技術およびエッチング技術により、セル領域ＣＲの隣り合うゲート電極ＧＥ間において、底部がソース領域ＳＲに達する開口部を層間絶縁膜ＩＬに形成するとともに、遷移領域ＴＲのゲート引き出し部ＧＰＵの一部を露出する開口部を形成する。また、遷移領域ＴＲにおいては、層間絶縁膜ＩＬに開口部を形成することにより、ソース引き出し領域ＳＰＲを露出する。
次に、フォトリソグラフィ技術およびイオン注入法により、セル領域ＣＲの複数のソース領域ＳＲのそれぞれの中央部に、底部がチャネル領域ＣＨに達するボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣは、エピタキシャル層ＥＰＩ２の内部に、例えばボロン（Ｂ）などのｐ型不純物を導入することにより形成されたｐ型半導体領域であり、ボディコンタクト領域ＢＣの不純物濃度がチャネル領域ＣＨの不純物濃度よりも高くなるように形成される。
次に、図１６に示すように、ソース領域ＳＲを露出する開口部と、ゲート引き出し部ＧＰＵを露出する開口部と、ソース引き出し領域ＳＰＲを露出する開口部とを含む層間絶縁膜ＩＬ上に金属膜を形成する。この金属膜は、例えばチタンタングステン膜とアルミニウム膜との積層膜からなり、例えばスパッタリング法により形成される。
そして、フォトリソグラフィ技術およびエッチング技術により、上記金属膜をパターニングする。これにより、セル領域ＣＲには、ソース領域ＳＲとボディコンタクト領域ＢＣとに電気的に接続するソース電極ＳＥが形成される。遷移領域ＴＲには、ゲート引き出し部ＧＰＵと電気的に接続するゲート引き出し電極ＧＰＥおよびソース引き出し領域ＳＰＲと電気的に接続するソース引き出し電極ＳＰＥが形成される。
次に、図１７に示すように、ソース電極ＳＥと、ゲート引き出し電極ＧＰＥと、ソース引き出し電極ＳＰＥとを覆うように表面保護膜ＰＡＳを形成する。そして、フォトリソグラフィ技術およびエッチング技術により、表面保護膜ＰＡＳをパターニングして、ソース電極ＳＥの一部領域と、ゲート引き出し電極ＧＰＥの一部領域と、ソース引き出し電極ＳＰＥの一部領域とを表面保護膜ＰＡＳから露出させる。これにより、表面保護膜ＰＡＳから露出した領域を外部接続領域として機能させることができる。
次に、図１８に示すように、半導体基板１Ｓの主面と反対側の裏面から半導体基板１Ｓを研削して、半導体基板１Ｓを薄くする。そして、半導体基板１Ｓの裏面に、ドレイン電極ＤＥとなる金属膜をスパッタリング法または蒸着法により形成する。以上のようにして、実施の形態１によるスーパージャンクション構造のパワーＭＯＦＥＴを有する半導体装置を製造することができる。
（実施の形態２）
前記実施の形態１では、「マルチエピタキシャル法」によって形成されるスーパージャンクション構造を有するパワーＭＯＳＦＥＴに新規な技術的思想を適用する例ついて説明した。実施の形態２では、「トレンチフィル法」によって形成されるスーパージャンクション構造を有するパワーＭＯＳＦＥＴに新規な技術的思想を適用する例について説明する。
＜半導体装置の構成＞
図１９は、実施の形態２による半導体装置（パワーＭＯＳＦＥＴ）の構成を示す断面図である。図１９に示す実施の形態２によるパワーＭＯＳＦＥＴの構成は、前記図２に示した前記実施の形態１によるパワーＭＯＳＦＥＴの構成とほぼ同様の構成をしているため、相違点を中心に説明する。
実施の形態２による半導体装置では、セル領域ＣＲに形成されている複数の第１ｐ型カラム領域ＰＣ１、遷移領域ＴＲに形成されている複数の第２ｐ型カラム領域ＰＣ２および周辺領域ＰＥＲに形成されている複数の第３ｐ型カラム領域ＰＣ３を溝（トレンチ）にｐ型半導体膜を埋め込むことにより形成している。この点が、第１ｐ型カラム領域ＰＣ１、第２ｐ型カラム領域ＰＣ２、第３ｐ型カラム領域ＰＣ３およびｎ型カラム領域ＮＣをイオン注入法で形成する前記実施の形態１による半導体装置（図２参照）と相違する。ただし、第１ｐ型カラム領域ＰＣ１、第２ｐ型カラム領域ＰＣ２および第３ｐ型カラム領域ＰＣ３の機能自体は、前記実施の形態１による半導体装置と同様である。
実施の形態２による半導体装置においても、セル領域ＣＲの第１ｎ型カラム領域ＮＣ１のｎ型不純物濃度（Ｎｎ）を周辺領域ＰＥＲの第３ｎ型カラム領域ＮＣ３のｎ型不純物濃度（Ｎｅｐ）よりも高くすること、並びにセル領域ＣＲ、遷移領域ＴＲおよび周辺領域ＰＥＲにおいてそれぞれチャージバランスをとることが特徴となる。さらに、セル領域ＣＲの総電荷量（ＣＱｐ、ＣＱｎ）が遷移領域ＴＲの総電荷量（ＴＱｐ、ＴＱｎ）よりも大きくなり、遷移領域ＴＲの総電荷量（ＴＱｐ、ＴＱｎ）が周辺領域ＰＥＲの総電荷量（ＰＥＱｐ、ＰＥＱｎ）よりも大きくなるように各総電荷量が設定されていることが特徴となる。
すなわち、実施の形態１と同様、実施の形態２によるスーパージャンクション構造のパワーＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
＜半導体装置の製造方法＞
実施の形態２による半導体装置（パワーＭＯＳＦＥＴ）の製造方法の一例について図２０〜図３２を用いて説明する。図２０〜図３２は、実施の形態２による半導体装置の製造工程を示す断面図である。実施の形態２では、所謂「トレンチフィル法」と呼ばれる製造方法について説明する。また、セル領域のｐｎ接合の耐圧が６００Ｖ〜６５０Ｖ、周辺領域のｐｎ接合の耐圧が７００Ｖ〜７５０Ｖの半導体装置を例示する。すなわち、周辺領域のｐｎ接合の耐圧がセル領域のｐｎ接合の耐圧よりも５０Ｖ〜１５０Ｖ程度高い半導体装置を例示する。また、セル領域、遷移領域および周辺領域にそれぞれ形成されるカラム領域の奥行および深さは、同じとしている。
まず、図２０に示すように、主面（表面、上面）上にｎ型半導体層からなる低濃度のエピタキシャル層ＥＰＩＬを形成した半導体基板１Ｓを用意する。例えば半導体基板１Ｓは、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を単結晶シリコンに導入することにより形成されている。また、エピタキシャル層ＥＰＩＬのｎ型不純物濃度は、例えば２．４×１０１５／ｃｍ３程度であり、エピタキシャル層ＥＰＩＬの厚さは、例えば４０μｍ〜５０μｍ程度である。
次に、図２１に示すように、エピタキシャル層ＥＰＩＬ上にパターニングしたレジスト膜ＦＲ７を形成する。レジスト膜ＦＲ７は、周辺領域ＰＥＲのエピタキシャル層ＥＰＩＬの上面を覆うように形成される。
そして、パターニングしたレジスト膜ＦＲ７をマスクにしたイオン注入法により、セル領域ＣＲおよび遷移領域ＴＲのエピタキシャル層ＥＰＩＬの内部に、例えばリン（Ｐ）などのｎ型不純物を導入する。続いてアニール処理を行うことにより、エピタキシャル層ＥＰＩＬの内部に導入されたｎ型不純物を拡散させて、セル領域ＣＲおよび遷移領域ＴＲに高濃度のエピタキシャル層ＥＰＩＨを形成する。エピタキシャル層ＥＰＩＨのｎ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度である。
次に、図２２に示すように、レジスト膜ＦＲ７を除去した後、エピタキシャル層ＥＰＩＨ，ＥＰＩＬ上にパターニングしたレジスト膜ＦＲ８を形成する。レジスト膜ＦＲ８は、遷移領域ＴＲの第２ｐ型カラム形成領域および周辺領域ＰＥＲの第３ｐ型カラム形成領域を露出し、セル領域ＣＲを含むその他の領域のエピタキシャル層ＥＰＩＨ，ＥＰＩＬの上面を覆うように形成される。
そして、パターニングしたレジスト膜ＦＲ８をマスクとしたエッチング技術により、遷移領域ＴＲのエピタキシャル層ＥＰＩＨおよび周辺領域ＰＥＲのエピタキシャル層ＥＰＩＬに複数の溝（トレンチ）ＤＴＰを形成する。溝ＤＴＰのテーパ角は、例えば８８．０度〜９０度程度である。
このとき、遷移領域ＴＲでは、互いに隣り合う溝ＤＴＰで挟まれたエピタキシャル層ＥＰＩＨの部分領域が第２ｎ型カラム領域ＮＣ２となり、周辺領域ＰＥＲでは、互いに隣り合う溝ＤＴＰで挟まれたエピタキシャル層ＥＰＩＬの部分領域が第３ｎ型カラム領域ＮＣ３となる。
次に、図２３に示すように、レジスト膜ＦＲ８を除去する。その後、例えば埋め込みエピタキシャル成長法により、遷移領域ＴＲのエピタキシャル層ＥＰＩＨに形成された溝ＤＴＰの内部にｐ型半導体領域からなる第２ｐ型カラム領域ＰＣ２を形成し、周辺回路領域ＰＥＲのエピタキシャル層ＥＰＩＬに形成された溝ＤＴＰの内部にｐ型半導体領域からなる第３ｐ型カラム領域ＰＣ３を形成する。
周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度、幅およびピッチは、周辺領域ＰＥＲにおいてチャージバランスがとれるように設定される。実施の形態２による半導体装置では、周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の幅と第３ｎ型カラム領域ＮＣ３の幅の比を１：１とした場合を例示する。この場合、第３ｐ型カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）と第３ｎ型カラム領域ＮＣ３の総電荷量（ＰＥＱｎ）とが同じ（ＰＥＱｐ＝ＰＥＱｎ）となるように、第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度が設定される。従って、第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度は、第３ｎ型カラム領域ＮＣ３を構成するエピタキシャル層ＥＰＩＬのｎ型不純物濃度と同じ、例えば２．４×１０１５／ｃｍ３程度である。
同様に、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度、幅およびピッチは、遷移領域ＴＲにおいてチャージバランスがとれるように設定される。遷移領域ＴＲの第２ｎ型カラム領域ＮＣ２のｎ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度である。一方、第２ｐ型カラム領域ＰＣ２と第３ｐ型カラム領域ＰＣ３とは同じ工程で形成されるので、第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度は、例えば２．４×１０１５／ｃｍ３程度である。しかし、第２ｐ型カラム領域ＰＣ２の幅を、例えば第２ｎ型カラム領域ＮＣ２の幅よりも大きくすることで、第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）と第２ｎ型カラム領域ＮＣ２の総電荷量（ＴＱｎ）とを同じ（ＴＱｐ＝ＴＱｎ）とすることができる。
さらに、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）を周辺領域ＰＥＲの第３カラム領域ＰＣ３の総電荷量（ＰＥＱｐ）よりも大きく設定する必要がある（ＴＱｐ＞ＰＥＱｐ）。また、遷移領域ＴＲのエピタキシャル層ＥＰＩＨからなるｎ型カラム領域の総電荷量（ＴＱｎ）を周辺領域ＰＥＲのエピタキシャル層ＥＰＩＬからなるｎ型カラム領域の総電荷量（ＰＥＱｎ）よりも大きく設定する必要がある（ＴＱｎ＞ＰＥＱｎ）。
しかし、遷移領域ＴＲの第２ｎ型カラム領域ＮＣ２のｎ型不純物濃度を周辺領域ＰＥＲの第３ｎ型カラム領域ＮＣ３のｎ型不純物濃度よりも高くし、遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の幅を周辺領域ＰＥＲの第３ｐ型カラム領域ＰＣ３の幅よりも大きくすることにより、上記設定（ＴＱｐ＞ＰＥＱｐ，ＴＱｎ＞ＰＥＱｎ）を実現することができる。
この結果、実施の形態２によれば、遷移領域ＴＲでは、第２ｐ型カラム領域ＰＣ２と第２ｎ型カラム領域ＮＣ２とが交互に形成されたスーパージャンクション構造が形成され、周辺領域ＰＥＲでは、第３ｐ型カラム領域ＰＣ３と第３ｎ型カラム領域ＮＣ３とが交互に形成されたスーパージャンクション構造が形成される。
次に、図２４に示すように、エピタキシャル層ＥＰＩＨ，ＥＰＩＬ上にパターニングしたレジスト膜ＦＲ９を形成する。レジスト膜ＦＲ９は、セル領域ＣＲの第１ｐ型カラム形成領域を露出し、遷移領域ＴＲおよび周辺領域ＰＥＲを含むその他の領域のエピタキシャル層ＥＰＩＨ，ＥＰＩＬの上面を覆うように形成される。
そして、パターニングしたレジスト膜ＦＲ９をマスクとしたエッチング技術により、セル領域ＣＲのエピタキシャル層ＥＰＩＨに複数の溝（トレンチ）ＤＣを形成する。溝ＤＣのテーパ角は、例えば８８．０度〜９０度程度である。
このとき、セル領域ＣＲでは、互いに隣り合う溝ＤＣで挟まれたエピタキシャル層ＥＰＩＨの部分領域が第１ｎ型カラム領域ＮＣ１となる。
次に、図２５に示すように、レジスト膜ＦＲ９を除去する。
次に、図２６に示すように、例えば埋め込みエピタキシャル成長法により、セル領域ＣＲのエピタキシャル層ＥＰＩＨに形成された溝ＤＣの内部にｐ型半導体領域からなる第１ｐ型カラム領域ＰＣ１を形成する。
セル領域ＣＲの第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度、幅およびピッチは、セル領域ＣＲにおいてチャージバランスがとれるように設定される。実施の形態２による半導体装置では、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の幅と第１ｎ型カラム領域ＮＣ１の幅の比を１：１とした場合を例示する。この場合、第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）と第１ｎ型カラム領域ＮＣ１の総電荷量（ＣＱｎ）とが同じ（ＣＱｐ＝ＣＱｎ）となるように、第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度が設定される。
また、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１の総電荷量（ＣＱｐ）は遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２の総電荷量（ＴＱｐ）よりも大きく（ＣＱｐ＞ＴＱｐ）、セル領域ＣＲの第１ｎ型カラム領域ＮＣ１の総電荷量（ＣＱｎ）は遷移領域ＴＲの第２ｎ型カラム領域ＮＣ２の総電荷量（ＴＱｎ）よりも大きく設定する必要がある（ＣＱｎ＞ＴＱｎ）。
そこで、実施の形態２による半導体装置では、セル領域ＣＲの第１ｎ型カラム領域ＮＣ１のｎ型不純物濃度と遷移領域ＴＲの第２ｎ型カラム領域ＮＣ２のｎ型不純物濃度とが同じであることから、セル領域ＣＲの第１ｎ型カラム領域ＮＣ１の幅を遷移領域ＴＲの第２ｎ型カラム領域ＮＣ２の幅よりも大きくした。また、セル領域ＣＲの第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度を遷移領域ＴＲの第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度よりも高くした。
この結果、実施の形態２によれば、セル領域ＣＲでは、第１ｐ型カラム領域ＰＣ１と第１ｎ型カラム領域ＮＣ１とが交互に形成されたスーパージャンクション構造が形成される。
次に、スーパージャンクション構造を形成したエピタキシャル層ＥＰＩＨ，ＥＰＩＬの上面に素子部を形成する工程について説明する。
まず、エピタキシャル層ＥＰＩＨ，ＥＰＩＬの上面を平坦化する。
次に、図２７に示すように、フォトリソグラフィ技術およびイオン注入法により、セル領域ＣＲと遷移領域ＴＲにチャネル領域ＣＨを形成する。このチャネル領域ＣＨは、エピタキシャル層ＥＰＩＨ，ＥＰＩＬの内部に、例えばボロン（Ｂ）などのｐ型不純物を導入することにより形成されたｐ型半導体領域である。続いて、エピタキシャル層ＥＰＩＨ，ＥＰＩＬの上面にゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上に導体膜ＰＦ１を形成する。ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜からなり、例えば熱酸化法により形成される。ただし、ゲート絶縁膜ＧＯＸは酸化シリコン膜に限らず、例えば酸化ハフニウム膜に代表される酸化シリコン膜よりも誘電率の高い高誘電率膜であってもよい。一方、ゲート絶縁膜ＧＯＸ上に形成される導体膜ＰＦ１は、例えば多結晶シリコン膜からなり、例えばＣＶＤ法により形成される。
次に、図２８に示すように、フォトリソグラフィ技術およびエッチング技術により、導体膜ＰＦ１をパターニングする。これにより、セル領域ＣＲに複数のゲート電極ＧＥが形成され、遷移領域ＴＲにゲート引き出し部ＧＰＵが形成され、周辺領域ＰＥＲに複数の電極（ダミー電極）ＦＦＰが形成される。ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されるように形成される。
次に、フォトリソグラフィ技術およびイオン注入法により、セル領域ＣＲにゲート電極ＧＥに整合する複数のソース領域ＳＲを形成し、遷移領域ＴＲにソース引き出し領域ＳＰＲを形成する。ソース領域ＳＲおよびソース引き出し領域ＳＰＲは、エピタキシャル層ＥＰＩＨ，ＥＰＩＬの内部に、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入することにより形成されたｎ型半導体領域である。セル領域ＣＲに形成されている複数のソース領域ＳＲは、遷移領域ＴＲに形成されているソース引き出し領域ＳＰＲと電気的に接続されている。
次に、図２９に示すように、複数のゲート電極ＧＥと、ゲート引き出し部ＧＰＵと、複数の電極（ダミー電極）ＦＦＰとを覆う層間絶縁膜ＩＬをエピタキシャル層ＥＰＩＨ，ＥＰＩＬ上に形成する。この層間絶縁膜ＩＬは、例えば酸化シリコン膜からなり、例えばＣＶＤ法により形成される。
次に、フォトリソグラフィ技術およびエッチング技術により、セル領域ＣＲの隣り合うゲート電極ＧＥ間において、底部がソース領域ＳＲに達する開口部を層間絶縁膜ＩＬに形成するとともに、遷移領域ＴＲのゲート引き出し部ＧＰＵの一部を露出する開口部を形成する。また、遷移領域ＴＲにおいては、層間絶縁膜ＩＬに開口部を形成することにより、ソース引き出し領域ＳＰＲを露出する。
次に、フォトリソグラフィ技術およびイオン注入法により、セル領域ＣＲの複数のソース領域ＳＲのそれぞれの中央部に、底部がチャネル領域ＣＨに達するボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣは、例えば、エピタキシャル層ＥＰＩＨ，ＥＰＩＬの内部に、例えばボロン（Ｂ）などのｐ型不純物を導入することにより形成されたｐ型半導体領域であり、ボディコンタクト領域ＢＣの不純物濃度がチャネル領域ＣＨの不純物濃度よりも高くなるように形成される。
次に、図３０に示すように、ソース領域ＳＲを露出する開口部と、ゲート引き出し部ＧＰＵを露出する開口部と、ソース引き出し領域ＳＰＲを露出する開口部とを含む層間絶縁膜ＩＬ上に金属膜を形成する。この金属膜は、例えばチタンタングステン膜とアルミニウム膜との積層膜から形成され、例えばスパッタリング法により形成される。
そして、フォトリソグラフィ技術およびエッチング技術により、上記金属膜をパターニングする。これにより、セル領域ＣＲには、ソース領域ＳＲとボディコンタクト領域ＢＣとに電気的に接続するソース電極ＳＥが形成される、遷移領域ＴＲには、ゲート引き出し部ＧＰＵと電気的に接続されるゲート引き出し電極ＧＰＥおよびソース引き出し領域ＳＰＲと電気的に接続されるソース引き出し電極ＳＰＥが形成される。
次に、図３１に示すように、ソース電極ＳＥと、ゲート引き出し電極ＧＰＥと、ソース引き出し電極ＳＰＥとを覆うように表面保護膜ＰＡＳを形成する。そして、フォトリソグラフィ技術およびエッチング技術により、表面保護膜ＰＡＳをパターニングして、ソース電極ＳＥの一部領域と、ゲート引き出し電極ＧＰＥの一部領域と、ソース引き出し電極ＳＰＥの一部領域とを表面保護膜ＰＡＳから露出させる。これにより、表面保護膜からＰＡＳから露出した領域を外部接続領域として機能させることができる。
次に、図３２に示すように、半導体基板１Ｓの主面と反対側の裏面から半導体基板１Ｓを研削して、半導体基板１Ｓを薄くする。そして、半導体基板１Ｓの裏面に、ドレイン電極ＤＥとなる金属膜をスパッタリング法または蒸着法により形成する。以上のようにして、実施の形態２によるスーパージャンクション構造のパワーＭＯＳＦＥＴを有する半導体装置を製造することができる。
＜トレンチフィル法の利点＞
例えばスーパージャンクション構造においては、オン抵抗の低減を図る観点から、ｐ型カラム領域とｎ型カラム領域との間隔を狭くすることが有効である。なぜなら、オン抵抗の低減を図る観点から、電流通路であるｎ型カラム領域のｎ型不純物濃度を高くすることが望ましいからである。すなわち、オン抵抗を低減するために、ｎ型カラム領域のｎ型不純物濃度を高くすると、ｎ型カラム領域への空乏層の延びが小さくなることから、ｎ型カラム領域全体を空乏化させるためには、ｎ型カラム領域の幅を狭くする必要がある。従って、ｎ型カラム領域のｎ型不純物濃度を高くして、スーパージャンクション構造のパワーＭＯＳＦＥＴにおけるオン抵抗を低減する一方、耐圧も確保することを考慮すると、ｐ型カラム領域とｎ型カラム領域との間隔を狭くする必要がある。
この点に関し、「マルチエピタキシャル法」では、ｐ型カラム領域をイオン注入法で形成している。このため、不純物拡散効果を考慮すると、ｐ型カラム領域とｎ型カラム領域との間隔を充分に狭くすることはできないことになる。一方、「トレンチフィル法」では、ｐ型カラム領域は、エピタキシャル層に形成された溝への埋め込みエピタキシャル法で形成される。このため、「トレンチフィル法」では、溝の形成精度によって、ｐ型カラム領域の形成精度が決定されることになる。そして、溝は、フォトリソグラフィ技術によって形成される。このとき、フォトリソグラフィ技術の精度は、イオン注入法の精度よりも高いため、「トレンチフィル法」では、「マルチエピタキシャル法」よりも高い精度で、ｐ型カラム領域を形成できることになる。このことは、「トレンチフィル法」では、「マルチエピタキシャル法」に比べて、ｐ型カラム領域とｎ型カラム領域との間隔をより狭くすることができることを意味する。この結果、「トレンチフィル法」によれば、「マルチエピタキシャル法」よりもオン抵抗の小さなパワーＭＯＳＦＥＴを製造できる利点があるのである。すなわち、耐圧を確保しながらも、よりオン抵抗の小さなパワーＭＯＳＦＥＴを製造できる点で、「トレンチフィル法」は、「マルチエピタキシャル法」に比べて優位性を有していることになる。
また、エピタキシャル層に形成される溝にテーパ角を付けることにより、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。以下に、寄生ｎｐｎバイポーラトランジスタのオン動作が抑制できる理由について、図３３を用いて説明する。
図３３は、ｐｎ接合の耐圧（ＢＶｄｓｓ）のチャージバランスを示すグラフ図、ｐｎ接合部の総電荷量分布を示す模式図およびｐｎ接合部の電界強度を示す模式図である。図３３（ａ）は、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とが実質的に同じ場合（Ｑｐ≒Ｑｎ）の電界強度等を示す。図３３（ｂ）は、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも大きい場合（Ｑｐ＞Ｑｎ）の電界強度等を示す。図３３（ｃ）は、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも小さい場合（Ｑｐ＜Ｑｎ）の電界強度等を示す。
図３３（ａ）のチャージバランスに示すように、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とが実質的に同じであれば（Ｑｐ≒Ｑｎ）、ｐｎ接合の耐圧（ＢＶｄｓｓ）の最大値を得ることができる。ｐ型カラム領域の総電荷量（Ｑｐ）およびｎ型カラム領域の総電荷量（Ｑｎ）にｐ型カラム領域の総電荷量（Ｑｐ）の±１０％程度のばらつきが生じても、ｐｎ接合の耐圧（ＢＶｄｓｓ）の低下は僅かである。
また、図３３（ａ）の総電荷量分布および電界強度に示すように、ｐ型カラム領域が形成される溝にテーパ角を有し、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とが実質的に同じ場合（Ｑｐ≒Ｑｎ）、ｐ型カラム領域およびｎ型カラム領域の深さ方向の中間地点で電界強度を最大とすることができる。
図３（ｂ）のチャージバランスに示すように、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも大きい場合（Ｑｐ＞Ｑｎ）は、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも大きくなるに従い、徐々にｐｎ接合の耐圧（ＢＶｄｓｓ）は低下する。
しかし、図３３（ｂ）の総電荷量分布および電界強度に示すように、ｐ型カラム領域が形成される溝にテーパ角を有し、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも大きい場合（Ｑｐ＞Ｑｎ）は、電界強度はｐ型カラム領域およびｎ型カラム領域の深さ方向の中間地点よりも深い位置で最大となる。すなわち、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも大きい場合（Ｑｐ＞Ｑｎ）の最大電界強度の位置は、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とが実質的に同じ場合（Ｑｐ≒Ｑｎ）の最大電界強度の位置よりも、エピタキシャル層の上面から離れることになる。
アバランシェ降伏現象が生じるのは、この最大電界強度の位置近傍である。従って、この最大電界強度の位置がエピタキシャル層の上面から離れているので、チャネル領域へ流れるが、ここで発生したアバランシェ電流は奥行き方向に分散しやすいため、アバランシェ電流密度は減少して、ソース領域をエミッタ領域とし、チャネル領域をベース領域とし、ｎ型カラム領域をコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
これに対し、図３３（ｃ）のチャージバランスに示すように、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも小さい場合（Ｑｐ＜Ｑｎ）は、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも小さくなるに従い、徐々にｐｎ接合の耐圧（ＢＶｄｓｓ）は低下する。
しかし、図３３（ｃ）の総電荷量分布および電界強度に示すように、ｐ型カラム領域が形成される溝にテーパ角を有し、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも小さい場合（Ｑｐ＜Ｑｎ）は、電界強度はｐ型カラム領域およびｎ型カラム領域の深さ方向の中間地点よりも浅い位置で最大となる。すなわち、ｐ型カラム領域の総電荷量（Ｑｐ）がｎ型カラム領域の総電荷量（Ｑｎ）よりも小さい場合（Ｑｐ＜Ｑｎ）の最大電界強度の位置は、ｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とが同じ場合（Ｑｐ≒Ｑｎ）の最大電界強度の位置よりも、エピタキシャル層の上面に近づくことになる。
アバランシェ降伏現象が生じるのは、この最大電界強度の位置近傍である。従って、この最大電界強度の位置がエピタキシャル層の上面に近づいているので、チャネル領域へ流れるここで発生したアバランシェ電流密度が高いまま流れるため、ソース領域をエミッタ領域とし、チャネル領域をベース領域とし、ｎ型カラム領域をコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作が起こりやすくなる。
以上のことから、「トレンチフィル法」では、エピタキシャル層に形成される溝にテーパ角を付けて、かつｐ型カラム領域の総電荷量（Ｑｐ）をｎ型カラム領域の総電荷量（Ｑｎ）よりも大きくすることにより（Ｑｐ＞Ｑｎ）、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
（実施の形態３）
実施の形態３では、前記実施の形態１で説明した「マルチエピタキシャル法」によって形成されるスーパージャンクション構造を有するパワーＭＯＳＦＥＴの変形例について説明する。
前記実施の形態２で説明したように、「トレンチフィル法」では、エピタキシャル層に形成する溝にテーパ角を付けることにより、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。これに対して、「マルチエピタキシャル法」では、ｐ型カラム領域またはｎ型カラム領域に濃度傾斜を深さ方向に設けることにより、最大電界強度の位置を深さ方向の中間地点よりもエピタキシャル層の上面から離して、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
＜半導体装置の構成＞
図３４は、実施の形態３による半導体装置（パワーＭＯＳＦＥＴ）の構成を示す断面図である。図３４に示す実施の形態３によるパワーＭＯＳＦＥＴの構成は、前記図２に示した前記実施の形態１によるパワーＭＯＳＦＥＴの構成とほぼ同様の構成をしているため、相違点を中心に説明する。
実施の形態３による半導体装置では、セル領域ＣＲに形成されている複数の第１ｐ型カラム領域ＰＣ１および複数のｎ型カラム領域ＮＣ、遷移領域ＴＲに形成されている複数の第２ｐ型カラム領域ＰＣ２、並びに周辺領域ＰＥＲに形成されている複数の第３ｐ型カラム領域ＰＣ３は、「マルチエピタキシャル法」によって形成される。すなわち、これら各々のカラム領域は、例えば注入エネルギーを変えたイオン注入を複数回実施することにより、エピタキシャル層ＥＰＩの下面から上面にわたる略柱形状に形成される。
前記実施の形態１による半導体装置では、これら各々のカラム領域の不純物濃度を、エピタキシャル層ＥＰＩの上面から下面へ向かう深さ方向に一定とした。これに対して、実施の形態３による半導体装置では、エピタキシャル層ＥＰＩの上面から下面へ向かう深さ方向に、これら各々のカラム領域の不純物濃度に濃度差を設けている。この濃度差は、例えばイオン注入において注入エネルギーを変えると同時にドーズ量を調整することにより、実現することができる。
図３４に示すように、セル領域ＣＲでは、エピタキシャル層ＥＰＩの上面から下面へ向かう深さ方向（ｙ方向）に、複数のｎ型カラム領域ＮＣのｎ型不純物濃度を徐々に高くし、複数の第１ｐ型カラム領域ＰＣ１のｐ型不純物濃度を徐々に低くしている。また、遷移領域ＴＲでは、エピタキシャル層ＥＰＩの上面から下面へ向かう深さ方向（ｙ方向）に、複数の第２ｐ型カラム領域ＰＣ２のｐ型不純物濃度を徐々に低くしている。また、周辺領域ＰＥＲでは、エピタキシャル層ＥＰＩの上面から下面へ向かう深さ方向（ｙ方向）に複数の第３ｐ型カラム領域ＰＣ３のｐ型不純物濃度を徐々に低くしている。
図３５は、実施の形態３による半導体装置におけるｐｎ接合部の総電荷量分布を示す模式図およびｐｎ接合部の電界強度を示す模式図である。
図３５（ａ）は、ｐ型カラム領域のｐ型不純物濃度およびｎ型カラム領域のｎ型不純物濃度が深さ方向に均一の場合の総電荷量分布および電界強度を示すグラフ図である。
この場合は、深さ方向に対して、全領域でｐ型カラム領域の総電荷量（Ｑｐ）とｎ型カラム領域の総電荷量（Ｑｎ）とが同じとなる（Ｑｐ＝Ｑｎ）。従って、深さ方向に対して、全領域で電界強度は均等になる。このため、アバランシェ降伏現象の深さ方向における発生箇所は、プロセスばらつき（例えば寸法および不純物濃度などの分布）に依存することになる。仮に、電界強度がエピタキシャル層の上面近傍で最大となった場合は、寄生ｎｐｎバイポーラトランジスタのオン動作が起こり、パワーＭＯＳＦＥＴの破壊が起こる可能性がある。
図３５（ｂ）は、ｎ型カラム領域のｎ型不純物濃度を深さ方向に均一とし、ｐ型カラム領域のｐ型不純物濃度がエピタキシャル層の上面から下面へ向かう深さ方向に徐々に低くなる場合の総電荷量分布および電界強度を示すグラフ図である。
この場合は、電界強度はｐ型カラム領域およびｎ型カラム領域の深さ方向の中間地点よりも深い位置で最大となる。これにより、最大電界強度の位置をよりエピタキシャル層の上面から遠ざけることができるので、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
図３５（ｃ）は、ｐ型カラム領域のｐ型不純物濃度を深さ方向に均一とし、ｎ型カラム領域のｎ型不純物濃度がエピタキシャル層の上面から下面へ向かう深さ方向に徐々に高くなる場合の総電荷量分布および電界強度を示すグラフ図である。
この場合は、電界強度はｐ型カラム領域およびｎ型カラム領域の深さ方向の中間地点よりも深い位置で最大となる。これにより、最大電界強度の位置をよりエピタキシャル層の上面から遠ざけることができるので、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
（実施の形態４）
前記実施の形態１では、新規な技術的思想の１つである、セル領域のｎ型カラム領域のｎ型不純物濃度を周辺領域のエピタキシャル層のｎ型不純物濃度よりも高くするという技術的思想のパワーＭＯＳＦＥＴを含む半導体装置に適用する例について説明した。実施の形態４では、上記技術的思想をＩＧＢＴ（Insulate Gate Bipolar Transistor）を含む半導体装置に適用した例について説明する。
＜半導体装置の構成＞
図３６は、実施の形態４による半導体装置（ＩＧＢＴ）の構成を示す断面図である。なお、ここで使用する「＋」および「−」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度が高いことを意味する。
シリコンからなるｐ型不純物が導入されたｐ＋型基板ＳＵＢの主面（表面、上面）上に、シリコンからなるｎ型不純物が導入されたｎ＋型バッファ層ＢＦが形成されている。
さらに、ｎ＋型バッファ層ＢＦ上に、シリコンからなるｎ型不純物が導入されたｎ＋型ドリフト層ＤＲＴＣおよびｎ−型ドリフト層ＤＲＴＰが形成されている。これらｎ＋型ドリフト層ＤＲＴＣおよびｎ−型ドリフト層ＤＲＴＰは、耐圧を確保する役目を担い、その厚さは、例えば５〜４０μｍ程度である。ここで、セル領域ＣＲには、相対的に不純物濃度が高いｎ＋型ドリフト層ＤＲＴＣが形成され、周辺領域ＰＥＲには、相対的に不純物濃度が低いｎ−型ドリフト層ＤＲＴＰが形成されている。例えば周辺領域ＰＥＲのｎ−型ドリフト層ＤＲＴＰのｎ型不純物濃度は、セル領域ＣＲのｎ＋型ドリフト層ＤＲＴＣのｎ型不純物濃度よりも１０％〜２０％程度低くなるように、各々のｎ型不純物濃度は設定される。
セル領域ＣＲのｎ＋型ドリフト層ＤＲＴＣの内部には、ｎ＋型ドリフト層ＤＲＴＣの上面から所定の深さを有してｐ型不純物が導入されたｐ型ベース層ＰＲが形成されている。さらに、ｐ型ベース層ＰＲの内部には、ｎ＋型のドリフト層ＤＲＴＣの上面から所定の深さを有し、ｐ型ベース層ＰＲの端部と離間して、ｎ型不純物が導入されたｎ＋型ソース層ＮＲが形成されている。ｎ＋型ソース層ＮＲは、ｐ型ベース層ＰＲの端部とｎ＋型ソース層ＮＲとの間のｐ型ベース層ＰＲの内部にｎ＋型ドリフト層ＤＲＴＣの上面から所定の距離を有して形成されるチャネルを介して、ｎ＋型ドリフト層ＤＲＴＣと電気的に接続する。
また、ｐ型ベース層ＰＲの端部とｎ＋型ソース層ＮＲとの間のチャネルが形成されるｐ型ベース層ＰＲ上にはゲート絶縁膜Ｔｏｘが形成され、ゲート絶縁膜Ｔｏｘ上にはゲート電極ＧＰｍが形成されている。
周辺領域ＰＥＲのｎ−型ドリフト層ＤＲＴＰの内部には、ｎ−型ドリフト層ＤＲＴＰの上面から所定の深さを有してｐ型不純物が導入された複数のｐ型フィールドリミッティングリング（Field Limiting Ring）ＦＬＲが形成されている。複数のｐ型フィールドリミッティングリングＦＬＲは、セル領域ＣＲを囲むように形成されており、その電圧は固定されている。このような複数本のｐ型フィールドリミッティングリングＦＬＲを形成することにより、電界が複数本のｐ型フィールドリミッティングリングＦＬＲによって分担されるので、半導体装置を高耐圧とすることが可能となる。
また、図示は省略するが、複数のｐ型フィールドリミッティングリングＦＬＲを取り囲むようにｎ型ガードリングが形成されており、その電圧は固定されている。ｎ型ガードリングは、半導体ウエハから半導体チップが個片化された後で半導体チップ中のＩＧＢＴの素子を保護する機能を有する。
さらに、セル領域ＣＲおよび周辺領域ＰＥＲには、ＩＧＢＴの素子、ｐ型フィールドリミッティングリングＦＬＲおよびｎ型ガードリングなどを覆うように層間絶縁膜ＩＬＬが形成されている。この層間絶縁膜ＩＬＬには、図示は省略するが、ｎ型＋ソース層ＮＲ、ｐ型ベース層ＰＲ、ゲート電極ＧＰｍおよびｐ型フィールドリミッティングリングＦＬＲなどに達する開口部がそれぞれ形成されている。そして、ｎ＋型ソース層ＮＲの表面の一部およびｐ型ベース層ＰＲの表面の一部と電気的に接続するソース電極ＳＰｍが形成され、ｐ＋型基板ＳＵＢの裏面と電気的に接続するドレイン電極ＤＰｍが形成されている。
このように、実施の形態４による半導体装置では、セル領域ＣＲにおけるｐｎ接合部（ｐ型ベース層ＰＲとｎ＋型ドリフト層ＤＲＴＣとの接合部）のｎ＋型ドリフト層ＤＲＴＣのｎ型不純物濃度を周辺領域ＰＥＲにおけるｐｎ接合部（ｐ型フィールドリミッティングリングＦＬＲとｎ−型ドリフト層ＤＲＴＰとの接合部）のｎ−型ドリフト層ＤＲＴＰのｎ型不純物濃度よりも高くしている。これにより、セル領域ＣＲのアバランシェ降伏電圧は、周辺領域ＰＥＲのアバランシェ降伏電圧よりも低くなるので、セル領域ＣＲでアバランシェ降伏現象を生じさせることができる。従って、ＩＧＢＴのアバランシェ耐量を超えやすい周辺領域ＰＥＲでアバランシェ降伏現象を生じる前に、ＩＧＢＴのアバランシェ耐量を超えにくいセル領域ＣＲでアバランシェ降伏現象を生じさせることができる。この結果、電源電圧を超える電圧がＩＧＢＴに印加されてアバランシェ降伏現象が生じる場合であっても、ＩＧＢＴの破壊にまで至る状況を回避することができる。これにより、実施の形態４によれば、ＩＧＢＴを含む半導体装置の信頼性を向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、パワー半導体素子としてパワーＭＯＳＦＥＴおよびＩＧＢＴを例に挙げて新規な技術的思想について説明したが、本明細書に記載されている新規な技術的思想は、これに限らず、その他のパワー半導体、例えばダイオードを含む半導体装置に幅広く適用することができる。
前記実施の形態は、以下の形態を含む。
（付記１）
セル領域と、前記セル領域の外側に形成された周辺領域とを有する半導体チップを備えた半導体装置であって、
前記半導体チップは、
（ａ）第１導電型の半導体基板、
（ｂ）前記半導体基板上に形成された前記第１導電型と異なる第２導電型のバッファ層、
（ｃ）前記セル領域の前記バッファ層上に形成された前記第２導電型の第１ドリフト層、
（ｄ）前記周辺領域の前記バッファ層上に形成された前記第２導電型の第２ドリフト層、
（ｅ）前記セル領域の前記第１ドリフト層内に、前記第１ドリフト層の上面から第１距離を有して形成された前記第１導電型のベース層、
（ｆ）前記ベース層内に、前記第１ドリフト層の上面から前記第１距離よりも短い第２距離を有し、前記ベース層の端部から離間して形成された前記第２導電型のソース層、
（ｇ）前記ベース層上に形成されたゲート絶縁膜、
（ｈ）前記ゲート絶縁膜上に形成されたゲート電極、
を含み、
前記周辺領域の前記第２ドリフト層の前記第２導電型の不純物濃度は、前記セル領域の前記第１ドリフト層の前記第２導電型の不純物濃度よりも１０％〜２０％低い、半導体装置。
１Ｓ 半導体基板
ＢＣ ボディコンタクト領域
ＢＦ ｎ＋型バッファ層
ＣＨ チャネル領域
ＣＨＰ 半導体チップ
ＣＲ セル領域
ＤＣ 溝（トレンチ）
ＤＥ ドレイン電極
ＤＰｍ ドレイン電極
ＤＲＴＣ ｎ＋型ドリフト層
ＤＲＴＰ ｎ−型ドリフト層
ＤＴＰ 溝（トレンチ）
ＥＰＩ，ＥＰＩ１，ＥＰＩ２ エピタキシャル層
ＥＰＩＨ，ＥＰＩＬ エピタキシャル層
ＦＦＰ 電極（ダミー電極）
ＦＬＲ ｐ型フィールドリミッティングリング
ＦＲ１〜ＦＲ９ レジスト膜
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰＥ ゲート引き出し電極
ＧＰｍ ゲート電極
ＧＰＵ ゲート引き出し部
ＩＬ，ＩＬＬ 層間絶縁膜
ＮＣ ｎ型カラム領域
ＮＣ１ 第１ｎ型カラム領域
ＮＣ２ 第２ｎ型カラム領域
ＮＣ３ 第３ｎ型カラム領域
ＮＲ ｎ＋型ソース層
ＰＡＳ 表面保護膜
ＰＣ１ 第１ｐ型カラム領域
ＰＣ２ 第２ｐ型カラム領域
ＰＣ３ 第３ｐ型カラム領域
ＰＥＲ 周辺領域
ＰＦ１ 導体膜
ＰＲ ｐ型ベース層
ＳＥ ソース電極
ＳＰＥ ソース引き出し電極
ＳＰｍ ソース電極
ＳＰＲ ソース引き出し領域
ＳＲ ソース領域
ＳＵＢ ｐ＋型基板
Ｔｏｘ ゲート絶縁膜
ＴＲ 遷移領域

Claims (12)

  1. セル領域と、前記セル領域の外側に形成された周辺領域と、前記セル領域と前記周辺領域との間の遷移領域とを有する半導体チップを備えた半導体装置であって、
    前記半導体チップは、
    （ａ）半導体基板、
    （ｂ）前記半導体基板の主面上に形成された第１導電型のエピタキシャル層、
    （ｃ）前記セル領域の前記エピタキシャル層内に、互いに離間して形成された前記第１導電型の第１カラム領域、
    （ｄ）前記セル領域の前記エピタキシャル層内に、互いに隣り合う前記第１カラム領域に挟まれて形成された前記第１導電型とは異なる第２導電型の複数の第２カラム領域、
    （ｅ）前記周辺領域の前記エピタキシャル層内に、互いに離間して形成された前記第１導電型の第３カラム領域、
    （ｆ）前記周辺領域の前記エピタキシャル層内に、互いに隣り合う前記第３カラム領域に挟まれて形成された前記第２導電型の複数の第４カラム領域、
    （ｇ）前記エピタキシャル層の上面に形成された素子部、
    （ｈ）前記遷移領域の前記エピタキシャル層内に、互いに離間して形成された前記第１導電型の第５カラム領域、
    （ｉ）前記遷移領域の前記エピタキシャル層内に、互いに隣り合う前記第５カラム領域に挟まれて形成された前記第２導電型の複数の第６カラム領域、
    を含み、
    前記セル領域の前記第１カラム領域の前記第１導電型の不純物濃度が、前記周辺領域の前記第３カラム領域の前記第１導電型の不純物濃度よりも高く、
    前記遷移領域の前記第５カラム領域の前記第１導電型の不純物濃度が、前記セル領域の前記第１カラム領域の前記第１導電型の不純物濃度よりも低く、
    前記第３カラム領域の総電荷量よりも前記第４カラム領域の総電荷量が大きい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記セル領域では、前記第１カラム領域の総電荷量と前記第２カラム領域の総電荷量との差が前記第２カラム領域の総電荷量の±１０％以内、または前記第１カラム領域の総電荷量よりも前記第２カラム領域の総電荷量が大きい、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記セル領域の前記第１カラム領域の総電荷量は、前記周辺領域の前記第３カラム領域の総電荷量よりも大きく、
    前記セル領域の前記第２カラム領域の総電荷量は、前記周辺領域の前記第４カラム領域の総電荷量よりも大きい、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記セル領域の前記第２カラム領域は、前記エピタキシャル層の上面から下面に達する溝と、前記溝の内部に埋め込まれた前記第２導電型の半導体膜とからなり、
    前記溝の幅は、前記エピタキシャル層の上面から下面に向かう方向に徐々に狭くなる、半導体装置。
  5. 請求項２記載の半導体装置において、
    前記セル領域では、前記第２カラム領域の前記第２導電型の不純物濃度が、前記エピタキシャル層の上面から下面に向かう方向に徐々に低くなる、半導体装置。
  6. 請求項２記載の半導体装置において、
    前記セル領域では、前記第１カラム領域の前記第１導電型の不純物濃度が、前記エピタキシャル層の上面から下面に向かう方向に徐々に高くなる、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記遷移領域では、前記第５カラム領域の総電荷量と前記第６カラム領域の総電荷量との差が前記第６カラム領域の総電荷量の±１０％以内、または前記第５カラム領域の総電荷量よりも前記第６カラム領域の総電荷量が大きい、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記遷移領域の前記第５カラム領域の総電荷量は、前記セル領域の前記第１カラム領域の総電荷量よりも小さく、かつ前記周辺領域の前記第３カラム領域の総電荷量よりも大きく、
    前記遷移領域の前記第６カラム領域の総電荷量は、前記セル領域の前記第２カラム領域の総電荷量よりも小さく、かつ前記周辺領域の前記第４カラム領域の総電荷量よりも大きい、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記セル領域のアバランシェ降伏電圧は、前記周辺領域のアバランシェ降伏電圧よりも低い、半導体装置。
  10. セル領域と、前記セル領域の外側に形成された周辺領域とを有する半導体装置の製造方法であって、
    （ａ）主面上に第１導電型の第１エピタキシャル層が形成された半導体基板を用意する工程、
    （ｂ）前記セル領域の前記第１エピタキシャル層内に、前記第１導電型の不純物をイオン注入法により導入して、複数の第１カラム領域を第１方向に互いに離間するように形成する工程、
    （ｃ）前記（ｂ）工程の後、前記セル領域の前記第１エピタキシャル層内に、前記第１導電型とは異なる第２導電型の不純物をイオン注入法により導入して、互いに隣り合う前記第１カラム領域で挟まれた部分領域に複数の第２カラム領域を形成する工程、
    （ｄ）前記周辺領域の前記第１エピタキシャル層内に、前記第２導電型の不純物をイオン注入法により導入して、複数の第３カラム領域を前記第１方向に互いに離間するように形成する工程、
    を含み、
    前記セル領域の前記第１カラム領域の前記第１導電型の不純物濃度が、前記周辺領域の前記第１エピタキシャル層の前記第１導電型の不純物濃度よりも高く、
    前記周辺領域で互いに隣り合う前記第３カラム領域で挟まれた前記第１エピタキシャル層は、前記第１導電型の第７カラム領域を構成しており、
    前記第７カラム領域の総電荷量よりも前記第３カラム領域の総電荷量が大きい、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記セル領域の前記第２カラム領域の前記第１方向の幅と、前記周辺領域の前記第３カラム領域の前記第１方向の幅とが同じであり、
    前記セル領域の前記第２カラム領域の前記第２導電型の不純物濃度が、前記周辺領域の前記第３カラム領域の前記第２導電型の不純物濃度よりも高い、半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、
    前記（ｄ）工程の後、
    （ｅ）前記セル領域から前記周辺領域にわたる前記第１エピタキシャル層の上面上に前記第１導電型の第２エピタキシャル層を形成する工程、
    （ｆ）前記セル領域の前記第２エピタキシャル層内に、前記第１導電型の不純物をイオン注入法により導入して、前記第２エピタキシャル層よりも前記第１導電型の不純物濃度が高く、前記複数の第１カラム領域のそれぞれと電気的に接続した複数の第４カラム領域
    を前記第１方向に互いに離間するように形成する工程、
    （ｇ）前記（ｆ）工程の後、前記セル領域の前記第２エピタキシャル層内に、前記第２導電型の不純物をイオン注入法により導入して、互いに隣り合う前記第４カラム領域で挟まれた部分領域に、前記複数の第２カラム領域のそれぞれと電気的に接続した複数の第５カラム領域を形成する工程、
    （ｈ）前記周辺領域の前記第２エピタキシャル層内に、前記第２導電型の不純物をイオン注入法により導入して、前記複数の第３カラム領域のそれぞれと電気的に接続した複数の第６カラム領域を前記第１方向に互いに離間するように形成する工程、
    （ｉ）前記（ｅ）工程、前記（ｆ）工程、前記（ｇ）工程および前記（ｈ）工程を有する工程と同様の工程を繰り返し実施する工程、
    を含む、半導体装置の製造方法。
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