JP2013149999A

JP2013149999A - 半導体装置

Info

Publication number: JP2013149999A
Application number: JP2013060978A
Authority: JP
Inventors: Kiyoshi Kimura; 淑木村; Yasuto Sumi; 保人角; Hiroshi Ota; 浩史大田; Hiroyuki Irifune; 裕行入船
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-03-22
Filing date: 2013-03-22
Publication date: 2013-08-01

Abstract

【課題】終端部での耐圧向上により、素子破壊を抑制できる半導体装置を提供する。
【解決手段】本発明の実施形態に係る半導体装置は、第１導電形の第１の半導体層と、前記第１の半導体層に接続された第１の電極と、前記第１の電極と水平な第１の方向に複数設けられた第１の第２導電形ピラー層と、前記素子部を囲む終端部において、前記第１の半導体層の表面から前記第１の半導体層内部に達し、前記第１の方向に対して垂直な第２の方向について、前記第１の第２導電形ピラー層よりも前記第１の電極と離れている第２の第２導電形ピラー層と、前記第１の半導体層内において、前記第１電極と前記第２の第２導電形ピラー層との間に設けられ、前記第１の半導体層よりも第１導電形の不純物濃度が低い第１導電形のドリフト層と、を有する。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、オン抵抗はドリフト層の不純物濃度できまる。オン抵抗を下げるために不純物濃度を上げると、ベース層からドリフト層中に空乏層が十分に広がらないために耐圧が低下する。つまり、オン抵抗と耐圧との間には、トレードオフの問題がある。

この問題を解決する手段として、ｎピラー層とｐピラー層とを交互に水平方向に繰り返し配置されたスーパージャンクション構造が用いられる。スーパージャンクション構造は、ｎピラー層中のｎ形不純物量とｐピラー層中のｐ形不純物量とのバランスをとることで、完全に空乏化しやすく、擬似的にノンドープ層を形成している。このため、各ピラー層の不純物濃度を上げてオン抵抗を低減しても、ＭＯＳＦＥＴの耐圧の低下を抑制することができる。

パワーＭＯＳＦＥＴには、電流が流れる素子部と、その素子部を取り囲んでチップの外周部に形成される終端部と、が形成される。アバランシェ耐量が高い素子部で先にアバランシェを発生させることで、パワーＭＯＳＦＥＴを破壊から防ぐことができる。スーパージャンクション構造を有するパワーＭＯＳＦＥＴにおいても、素子部より終端部での耐圧が高いことが望まれる。

特開２００７−３６２１３号公報

終端部での耐圧向上により、素子破壊を抑制できる半導体装置を提供する。

本発明の実施形態に係る半導体装置は、第１導電形の第１の半導体層と、前記第１の半導体層に接続された第１の電極と、素子部において、前記第１の電極と対向する前記第１の半導体層の表面に複数設けられた第２導電形のベース層と、前記第２導電形ベース層の表面に選択的に設けられた第１導電形のソース層と、前記第１の半導体層内において前記ベース層に接続され、前記第１の電極と水平な第１の方向に複数設けられた第１の第２導電形ピラー層と、前記ソース層、前記ベース層、及び前記第１の半導体層の上に、ゲート絶縁膜を介して設けられたゲート電極と、前記ソース層及び前記ベース層に接続された第２の電極と、前記素子部を囲む終端部において、前記第１の半導体層の表面から前記第１の半導体層内部に達し、前記第１の方向に対して垂直な第２の方向について、前記第１の第２導電形ピラー層よりも前記第１の電極と離れている第２の第２導電形ピラー層と、前記第１の半導体層内において、前記第１電極と前記第２の第２導電形ピラー層との間に設けられ、前記第１の半導体層よりも第１導電形の不純物濃度が低い第１導電形のドリフト層と、を有する。

第１の実施の形態に係る半導体装置のチップ上面図。第１の実施の形態に係る半導体装置の要部断面図。第１の実施の形態に係る半導体装置の製造工程を示す要部断面図。第１の実施の形態に係る半導体装置の製造工程を示す要部断面図。第１の実施の形態に係る半導体装置の製造工程を示す要部断面図。第１の実施の形態に係る半導体装置の製造工程を示す要部断面図。第１の実施の形態に係る半導体装置の製造工程を示す要部断面図。第１の実施の形態に係る半導体装置の製造工程を示す要部断面図。第２の実施の形態に係る半導体装置の要部断面図。

以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ^＋、ｎ、ｎ⁻で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ^＋、ｐ、ｐ⁻の順にｐ形不純物濃度が低いものとする。

（第１の実施の形態）
第１の実施の形態について、図１及び図２を用いて説明する。図１は、第１の実施の形態に係る半導体装置のチップを上からみた上面図である。図２は、第１の実施の形態に係る半導体装置の要部断面図であり、図１のＡ−Ａに沿った断面図である。

第１の実施形態にかかる半導体装置１００は、ｎ形チャネルのＭＯＳＦＥＴ（Me
tal Oxide Semiconductor Field Efect Transistor）であり、ｎ^＋形(第１導電形）のドレイン層（第１の半導体層）１と、第１のドリフト層５と、第２のドリフト層８と、ゲート電極１４と、ドレイン電極（第１の電極）２４と、ソース電極（第２の電極）２５とを備え、ドレイン電極２４からこれに対向するソース電極２５に向かって図中Ｙ方向（垂直方向）にゲート電極１４により制御された電流が流れる素子部と、水平面内で素子部を囲んだ環状構造の終端部とを有する。すなわち、素子部は、ドレイン電極２４からソース電極２４へ流れる電流をゲート電極が制御するＭＯＳＦＥＴのセル領域を内部に有する。終端部は、そのＭＯＳＦＥＴのセル領域を含まず、その外側で素子部を囲んでいる。

シリコンからなるｎ^＋形のドレイン層１の上に第１のドリフト層５が形成されている。ｎ^＋形のドレイン層１のｎ形不純物濃度は、例えば１０^１９／ｃｍ^３台であればよい。第１のドリフト層５は、シリコンからなるｎ⁻形の第１のエピタキシャル層２と、シリコンからなる第１のｎ形（第１導電形）ピラー層３と、シリコンからなる第１のｐ形（第２導電形）ピラー層４とを有する。ｎ⁻形の第１のエピタキシャル層２は、第１の半導体層１よりもｎ形不純物濃度が低い低不純物濃度層であり、そのｎ形不純物濃度は例えば１０^１３〜１０^１４／ｃｍ^３であり、第１の半導体層１の上に形成される。第１のエピタキシャル層２よりもｎ形不純物濃度が高い第１のｎ形ピラー層３と第１のｐ形ピラー層４とが、第１のエピタキシャル層２中の素子部においてのみ、図中Ｘ方向（水平面に平行な第１の方向）に交互に繰り返し配置された第１のスーパージャンクションＳＪ１が形成されている。第１のｎ形ピラー層３のｎ形不純物量と第１のｐ形ピラー層４の不純物量とが等しくなるように形成される。第１のｎ形ピラー層３と第１のｐ形ピラー層４の不純物量が等しくなることで、逆バイアスが印加されたときに、両者が完全に空乏化されやすく、擬似的に低不純物濃度層と同じ働きをする。第１のエピタキシャル層２中の終端部においては、第１のｎ形ピラー層３及び第１のｐ形ピラー層４は、形成されていない。第１のエピタキシャル層２の終端部においては、第１のエピタキシャル層が低不純物濃度層としてそのまま配置される。

第１のｎ形ピラー層３は、Ｙ方向におけるｎ形不純物の濃度分布の中心に不純物濃度の極大値を有する複数の第１のｎ形層（第１導電形層）が、互いに結合して形成されている。その結合部では、ｎ形不純物濃度が極小値を有する。すなわち、第１のｎ形ピラー層３は、Ｙ方向に沿って不純物濃度の極大値と極小値を繰り返した不純物濃度分布を有する。上記ｎ形層は、その中心に不純物濃度の極大値を有する拡散層であり、イオン注入及び熱処理により形成される。本実施の形態では、第１のｎ形ピラー層３は、２つの第１のｎ形層から構成される。

第１のｐ形ピラー層４は、Ｙ方向におけるｐ形不純物の濃度分布の中心に不純物濃度の極大値を有する複数のｐ形層（第２導電形層）が互いに結合して形成されている。その結合部では、ｐ形不純物濃度が極小値を有する。すなわち、ｐ形ピラー層４は、Ｙ方向に沿って不純物濃度の極大値と極小値を繰り返した不純物濃度分布を有する。上記ｐ形層は、その中心に不純物濃度の極大値を有する拡散層であり、イオン注入及び熱処理により形成される。本実施の形態では、第１のｐ形ピラー層４は、２つの第１のｐ形層から構成される。

本実施の形態では、一例として、第１のエピタキシャル層２の厚さは３０μｍである。第１のｎ形層の不純物濃度の極大値は、第１のエピタキシャル層２の表面から約５μｍと約１５μｍの深さにあり、２つのｎ形層が拡散によりＹ方向に結合して第１のｎ形ピラー層３を形成している。ｐ形層の不純物濃度の極大値は、第１のｎ形層同様に、第１のエピタキシャル層２の表面から例えば約５μｍと約１５μｍの深さにあり、２つのｐ形層が拡散によりＹ方向に結合して第１のｐ形ピラー層４を形成している。第１のｎ形ピラー層３及び第１のｐ形ピラー層４の底部は、第１のｎ形層と、ｐ形層の、拡散の程度によりきまり、第１のエピタキシャル層の表面から例えば約２０〜２５μｍの深さである。すなわち、第１のｎ形ピラー層３と第１のｐ形ピラー層４のＹ方向の厚さが約２０〜２５μｍである。なお、第１のｎ形ピラー層３及び第１のｐ形ピラー層４は、設計に応じてｎ^＋ドレイン層１に達するように形成されてもよい。

第２のドリフト層８が、第１のドリフト層５の上に形成される。第２のドリフト層８は、それぞれシリコンからなる、ｎ形の第２のエピタキシャル層６ｂと、第２のｎ形ピラー層６と、第２のｐ形ピラー層７と、第３のｎ形ピラー層６ａと、第３のｐ形ピラー層７ａと、を有する。ｎ形の第２のエピタキシャル層６ｂは、第１のドリフト層５上に形成され、第１のエピタキシャル層２よりもｎ形不純物濃度が高く、例えば、１０^１５〜１０^１６／ｃｍ^３であり、厚さは、例えば２０μｍである。

第２のエピタキシャル層６ｂ中の素子部において、第２のｐ形ピラー層７は、Ｘ方向に沿って第１のｐ形ピラー層と同じ間隔で離間配置され、第１のｐ形ピラー層と電気的に接続する。第２のｎ形ピラー層６は、隣り合う第２の第２導電形ピラー層７に挟まれた第２のエピタキシャル層６ｂからなり第１のｎ形ピラー層３と接続する。第２のｎ形ピラー層６と第２のｐ形ピラー層７とが素子部に第１の方向に繰り返し配置されることで第２のスーパージャンクションＳＪ２を形成している。両ピラー層は、第１のｎ形及びｐ形ピラー層と同様に、両ピラー層の不純物量が等しくなるように形成される。

第２のエピタキシャル層８中の終端部において、第３のｐ形ピラー層７ａは、Ｘ方向に沿って離間配置され、第１のエピタキシャル層２上に配置される。第３のｎ形ピラー層６ａは、隣り合う第３のｐ形ピラー層７ａに挟まれた第２のエピタキシャル層６ｂからなり、第１のエピタキシャル層２上に配置される。第３のｎ形ピラー層６ａと第３のｐ形ピラー層７ａとが終端部に第１の方向に繰り返し配置されることで第３のスーパージャンクションＳＪ３を形成している。

両ピラー層は、第１のｎ形及びｐ形ピラー層と同様に、両ピラー層の不純物量が等しくなるように形成される。第２のｐ形ピラー層７及び第３のｐ形ピラー層７ａは、第１のｐ形ピラー層４と同様に拡散層で形成することもできるが、本実施の形態では一例として、後述の製造方法の説明のように、それぞれ第２のエピタキシャル層６ｂ中に形成されて第１のドリフト層に達する第１のトレンチと第２のトレンチとに埋め込んで形成された埋込層である。従って、第２のｎ形ピラー層６、第２のｐ形ピラー層７、第３のｎ形ピラー層６ａ、及び第３のｐ形ピラー層７ａのＹ方向の厚さは、第２のエピタキシャル層６ｂと同じ厚さの２０μｍである。

また、本実施の形態では、第２のｎ形ピラー層６と第３のｎ形ピラー層６ａとは、同じｎ形ピラー層であり、Ｘ方向における幅及び不純物量が同じである。第２のｐ形ピラー層７と第３のｐ形ピラー層７ａに関しても同様で、同じｐ形ピラー層であり、Ｘ方向における幅及び不純物量が同じである。

素子部では、ｐ形ベース層９が第２のドリフト層８の表面に形成され、第２のｐ形ピラー層７に接続されている。素子部と終端部の境界には、ｐ形ベース層９ａが、第２のドリフト層８の表面に形成され、第２のｐ形ピラー層７に接続されていて、素子部のｐ形ベース層９よりもＸ方向の幅が広く形成されている。終端部には、ｐ形ベース層９ｂが、ダイシングによりチップ端部となる部分に隣接して、第２のエピタキシャル層６ｂの表面に形成されている。ｐ形ベース層９、９ａ、９ｂはシリコンからなる。

ｎ^＋ソース層１０が、素子部のｐ形ベース層９の表面に選択的に形成されている。ｎ^＋ソース層１０ａが、終端部のチップ端部に隣接してｐ形ベース層９ｂの表面に形成されている。ｎ^＋ソース層１０、１０ａはシリコンからなる。ゲート電極１４が、ｎ^＋ソース層１０、ｐ形ベース層９、及び第２のｎ形ピラー層６上に、ゲート絶縁膜１２を介して形成されている。例えば、ゲート電極は、ポリシリコンで、ゲート絶縁膜は、シリコンの熱酸化膜で形成できる。

終端部では、ｐ形ベース層９ａ、第３のｎ形ピラー層６ａ、第３のｐ形ピラー層７ａ、第２のエピタキシャル層６ｂ、及びｎ形ソース層１０ａ上に絶縁膜１３が形成されている。絶縁膜１３も、シリコンの熱酸化膜で形成可能である。ポリシリコンからなるゲート配線層１５が、絶縁膜１３上の終端部と素子部の境界部に形成される。ポリシリコンからなるチャネルストッパ層１６が、絶縁膜１３上の第３のｎ形ピラー層６ａ及び第３のｐ形ピラー層７ａよりもチップ端部側に形成される。ｐ^＋形コンタクト層１１が、素子部のｐ形ベース層９上のｎ^＋形ソース層１０間に形成される。ｐ^＋形コンタクト層１１ａが、素子部と終端部の境界部のｐ形ベース層９ａ上に形成される。

層間絶縁膜１７が、ゲート電極１４、ゲート配線層１５、及びチャネルストッパ層１６上に形成され、ゲート電極１４、ゲート配線層１５、及びチャネルストッパ層１６を外部から絶縁する。第１の開口部１８が、隣り合うゲート電極１４の間に、層間絶縁膜を貫通し素子部のｐ形ベース層９及びｎ^＋形ソース層１０に達するように形成される。第２の開口部１９が、素子部と終端部の境界部で、層間絶縁膜を貫通しｐ形ベース層９ａに達するように形成される。

ソース電極２５が層間絶縁膜１３上に形成され、第１の開口部１８を介してｎ^＋ソース層１０及びｐ^＋形コンタクト層１１と、第２の開口部１９を介してｐ^＋形コンタクト層１１ａと電気的に接続される。ソース電極は、ｐ^＋形コンタクト層１１及びｐ^＋形コンタクト層１１ａを介して、ｐ形ベース層９及びｐ形ベース層９ａに電気的に接続される。ドレイン電極２４が、ｎ^＋形ドレイン層１の第１のドリフト層５と反対側の表面に形成され、ｎ^＋形ドレイン層１と電気的に接続される。

ゲート金属配線層２０が、層間絶縁膜１３の開口部２０を介してゲート配線層１５に電気的に接続される。チャネルストッパ電極１６が層間絶縁膜１３の開口部２１を介してチャネルストッパ層１６と電気的に接続され、層間絶縁膜１３の開口部２２を介してｎ^＋形ソース層１０ａと電気的に接続される。これにより、チャネルストッパ層１６、チャネルストッパ電極２７、及びｎ^＋形ソース層１０ａは電気的に接続され、導電性の高いチップの端部を介してドレイン電極と同電位に維持される。

次に本実施形態にかかるＭＯＳＦＥＴ１００の動作について説明する。ゲート電極１４に閾値を超える電圧が印加されてＭＯＳＦＥＴ１００がＯＮ状態になると、ｎ^＋形ソース層１０と第２のｎ形ピラー層６との間のｐ形ベース層９にはチャネル層が形成さる。ドレイン電極２４にソース電極２５に対して正電圧を印加すると、チャネル層を介してドレイン電極２４からソース電極２５に電流が流れる。

ゲート電極１４に閾値より低い電圧が印加されるとＭＯＳＦＥＴ１００はＯＦＦ状態となり、チャネル層が消失し電流は流れない。ドレイン・ソース間の電圧が上昇し、第１のドリフト層と第２のドリフト層は空乏化する。ドレイン・ソース間の電圧が、第１及び第２のドリフト層の耐圧を超えるとアバランシェ降伏が起こり、これにより生じた電子及び正孔は、それぞれ、ドレイン電極２４及びソース電極２５に排出される。素子部により生じた正孔は、第１の開口部１８を介してソース電極２５に排出され、終端部により生じた正孔は、素子部と終端部の境界にある第２の開口部１９からソース電極２５に排出される。第２の開口部１９の方が、素子部の全体に形成されている第１の開口部１８より、正孔による電流が流れる断面積が狭い。このため、素子部と終端部で耐圧が同じであると、終端部のアバランシェにより生じた正孔の電流により、素子部と終端部の境界部にある第２の開口部１９で電流集中が発生し破壊しやすい。すなわち、終端部では耐量が低い。

本実施の形態に係るＭＯＳＦＥＴ１００は、ドリフト層を第１のドリフト層５と第２のドリフト層８の２断構造とし、それぞれのドリフト層の水平方向にｎ形ピラー層とｐ形ピラー層を交互に繰り返し配置したスーパージャンクション構造を備えている。第２ドリフト層８は、素子部と終端部のどちらにもスーパージャンクション構造を備えている。これに対して、第１のドリフト層５は、素子部にはスーパージャンクション構造を備えているが、終端部にはスーパージャンクション構造を備えていない。すなわち、第１のドリフト層５は、終端部にはｎピラー層とｐピラー層が繰り返し配置されたスーパージャンクション構造の代わりに、ｎ⁻のエピタキシャル層２が配置される。

スーパージャンクション構造は、ｎ形ピラー層とｐ形ピラー層の不純物量が等しくなるように形成し、擬似的に低濃度不純物層としているが、製造バラツキにより不純物量のバランスが崩れやすい。不純物量のバランスが崩れると、スーパージャンクション構造は、擬似的にｎ形またはｐ形の不純物層となり、ＭＯＳＦＥＴがＯＦＦ状態のときに、完全に空乏化しにくくなり耐圧が低下する。これに対し、ｎ⁻のエピタキシャル層２は、ＭＯＳＦＥＴがＯＦＦ状態のときは、完全に空乏化しやすいように不純物が低濃度に設定されており、製造バラツキによるｎ⁻のエピタキシャル層２の空乏化への影響が少ない。製造バラツキに対して耐圧が安定している。

ここで、第１のドリフト層５の素子部と終端部の両者にスーパージャンクションが形成されていると、素子部と終端部で耐圧が同じなので、素子部のアバランシェの発生と同時に、終端部でのアバランシェが発生する。この場合、終端部の方がアバランシェの電流に対する耐量が低いので、終端部でＭＯＳＦＥＴが破壊されてしまい、ＭＯＳＦＥＴの耐量は低い。しかし、本実施形態のＭＯＳＦＥＴ１００では、第１のドリフト層の終端部には、製造バラツキに対して耐圧が安定しているｎ⁻のエピタキシャル層２がスーパージャンクションの代わりに配置されているので、耐圧の低い素子部のＳＪ１でアバランシェが発生する。素子部の方がアバランシェに対する耐量が高いので、ＭＯＳＦＥＴ１００の耐量が向上する。

ＭＯＳＦＥＴ１００では、第１のドリフト層と第２のドリフト層の厚さの和が耐圧をきめる。本実施の形態に係るＭＯＳＦＥＴ１００は、耐圧が約６００Ｖを想定し、一例として、第１のドリフト層の厚さを３０μｍ、第１のｎ形ピラー層とｐ形ピラー層は厚さ約２０〜２５μｍで２つのｎ形層の結合で形成され、第２のドリフト層、第２のｎ形ピラー層及びｐ形ピラー層、第３のｎ形ピラー層及びｐ形ピラー層は、厚さ２０μｍで形成されている。しかしながら、これらの設定は耐圧に対する設計事項により変更されるものである。また、第１のｎ形ピラー層３及び第１のｐ形ピラー層４は、それぞれＹ方向の２つのｎ形層とｐ形層の結合で形成されているが、これも設計に応じて、３つ以上のｎ形層とｐ形層の結合によりそれぞれ形成されていてもよい。

本実施の形態に係るＭＯＳＦＥＴ１００では、第１のドリフト層中の第１のｎ形ピラー層３と第１のｐ形ピラー層４との不純物量とが等しく、第２のドリフト層中の第２のｎ形ピラー層６と第２のｐ形ピラー層７との不純物量とが等しく、及び第２のドリフト層中のｎ形ピラー層６ａと第２のｐ形ピラー層７ａとの不純物量が等しく設定されていればよい。第１のドリフト層中の不純濃度と第２のドリフト層中の不純物濃度との高低関係は任意である。しかし、詳細な実施例による説明は省略するが、本実施形態の変形例に係るＭＯＳＦＥＴ１０１として、第２のドリフト層のスーパージャンクションＳＪ２、ＳＪ３中のｎ形及びｐ形の不純物濃度が、第１のドリフトのスーパージャンクションＳＪ１よりも高くすることもできる。例えば、各スーパージャンクションＳＪ１、ＳＪ２、ＳＪ３中のｎ形不純物量とｐ形不純物量とのバランスがとれた状態（ｎ形とｐ形の不純物量が互いに等しい状態）で、スーパージャンクションＳＪ２、ＳＪ３の各ｎ形ピラー層及び各ｐ形ピラー層の不純物濃度がスーパージャンクションＳＪ１のｎ形ピラー層及びｐ形ピラー層よりも高くして形成されることも可能である。

ＭＯＳＦＥＴ１００がＯＦＦになると、徐々にドレイン・ソース電圧が上昇していく。ドリフト層にスーパージャンクション構造を用いると、ドレイン・ソース間電圧が低い段階で急激にゲート・ドレイン容量Ｃ_ＧＤが減少し、これが原因でゲート電極からノイズが発生する。上記のように第２ドリフト層中のｎ形ピラー層とｐ形ピラー層の不純物濃度を第１のドリフト層中よりも高くすることで、ドレイン・ソース間電圧の低い段階での第２のドリフト層の空乏化が抑制されるので、急激なゲート・ドレイン容量Ｃ_ＧＤの減少が抑制される。この結果、本実施形態の変形例に係るＭＯＳＦＥＴ１０１では、ゲートからのノイズの発生が抑制される。本変形例は、以後の実施形態でも適用可能である。

本実施の形態の係るＭＯＳＦＥＴ１００は、ドリフト層を第１のドリフト層と第２のドリフト層の２断構造とし、それぞれのドリフト層の水平方向にｎピラー層とｐピラー層を交互に繰り返し配置したスーパージャンクション構造を備えている。第２ドリフト層は、素子部と終端部のどちらにもスーパージャンクション構造を備えている。これに対して、第１のドリフト層は、素子部にはスーパージャンクション構造を備えているが、終端部にはスーパージャンクション構造を備えていない。すなわち、第１のドリフト層は、終端部において、ｎピラー層とｐピラー層が繰り返し配置された構造の代わりに、ｎ⁻のエピタキシャル層２が配置される。

後述の製造方法で説明するように、第１のドリフト層のｎ形ピラー層３とｐ形ピラー層４は、第１のエピタキシャル層２のエピタキシャル成長とｎ形不純物及びｐ形不純物のイオン注入を繰り返すマルチエピの手法により形成され、Ｙ方向におけるｎ形不純物の濃度分布の中心に不純物濃度の極大値を有する複数のｎ形拡散層及びｐ形拡散層がそれぞれ互いに結合して形成されている。第２のドリフト層のｐ形ピラー層７、７ａは、それぞれ第２のエピタキシャル層６ｂに形成された第１及び第２のトレンチに埋込形成され、それぞれにｐ形ピラー層７、７ａに挟まれた第２のエピタキシャル層６ｂが第２のドリフト層のｎ形ピラー層６、６ａとして形成されている。この第２のドリフト層のようにトレンチに埋め込まれたｐ形ピラー層で第１のドリフト層５のスーパージャンクションＳＪ１を形成すると、ｎ形ピラー層は第１のエピタキシャル層２から形成されるので、第１のドリフト層の終端部に低不純物濃度のｎ⁻形エピタキシャル層を形成することができない。また、第１のドリフト層５のｎ形ピラー層３及びｐ形ピラー層４をどちらもトレンチに埋め込まれたピラー層で形成すると、製造工程が複雑となり製造が困難である。さらに、第２のドリフト層８のスーパージャンクションの構造を、第１のドリフト層のスーパージャンクションを形成するマルチエピの手法を用いた拡散層で形成すると、製造工程が増大して製造コストが増大してしまう。

本実施形態に係るＭＯＳＦＥＴ１００では、第１のドリフト層の第１のスーパージャンクションを、複数のｎ形拡散層からなるｎ形ピラー層と複数のｐ形拡散層からなるｐ形ピラー層とで形成し、第２のドリフト層の第２及び第３のスーパージャンクションをトレンチに埋め込まれたｐ形ピラー層とこれに挟まれたｎ形ピラー層で形成している。このことが、容易な製造工程で、ＭＯＳＦＥＴ１００が、素子部に第１のスーパージャンクション構造ＳＪ１を有し、終端部に低不純物濃度のエピタキシャル層２を有した第１のドリフト層５と、素子部と終端部にそれぞれ第２のスーパージャンクションＳＪ２及び第３のスーパージャンクションＳＪ３を有した第２のドリフト層８とを、有することを可能にしている。

なお、本実施の形態に係るＭＯＳＦＥＴ１００における、第２のドリフト層８の素子部の第２のｎ形ピラー層６と第２のｐ形ピラー層７と、終端部の第３のｎ形ピラー層６ａと第３ｐ形ピラー層７ａとは、それぞれｎ形とｐ形の不純物量が互いに等しく形成されている。そして、第２のｎ形ピラー層６と第３のｎ形ピラー層６ａとは、同じｎ形ピラー層であり、第２のｐ形ピラー層７と第３のｐ形ピラー層７ａとは、同じｐ形ピラー層である。しかしながら、設計に応じて、第３のｎ形ピラー層６ａ及び第３のｐ形ピラー層７ａは、各ピラー層のＸ方向の幅などを変えることで、それぞれ、第２のｎ形ピラー層６及び第２のｐ形ピラー層７との不純物量と異なって形成されても良い。

次に、本実施の形態に係るＭＯＳＦＥＴ１００の製造方法を、図３〜図８を用いて説明する。図３〜図８の各図は、本実施の形態に係るＭＯＳＦＥＴ１００の製造工程を示す要部断面図である。各図は、図２の断面図をさらに簡略化し、素子部と終端部のそれぞれの要部を簡単に比較しながら説明する。

図３に示すように、ｎ形不純物濃度が１０^１９／ｃｍ^３台のｎ^＋形シリコン基板をｎ^＋形のドレイン層１とし、この上に、低不純物濃度（１０^１３〜１０^１４／ｃｍ^３）のｎ⁻形の第１のエピタキシャル層２の一部（第１層）２ａが、シリコンのエピタキシャル成長により形成される。ｎ⁻形の第１のエピタキシャル層２の第１層２ａの厚さは、１５μｍである。フォトレジスト３１ａが、ｎ⁻形の第１のエピタキシャル層２の第１層２ａの表面に形成され、素子部においてだけＸ方向に所定の間隔で離間した開口部を有する。ｐ形不純物のボロン（Ｂ）が、イオン注入により、ｎ⁻形の第１のエピタキシャル層２の第１層２ａの表面に、上記フォトレジスト３１ａの開口部を介して注入され、ボロン注入層（第２導電形不純物層）３４が形成される。イオン注入の条件は、例えば、ボロンのドーズ量が数１０^１３／ｃｍ²程度で、加速電圧は数１００ｋＶ程度である。なお、イオン注入以外にも、ボロンの原料ガスを含んだ雰囲気中から気相拡散によりボロンを注入させること、または、ボロンを含んだ固体から固相拡散によりボロンを注入させることも可能である。

次に図４に示すように、フォトレジスト３１ａを剥離した後に、別のフォトレジスト３１ｂが、ｎ⁻形の第１のエピタキシャル層２の第１層２ａの表面に形成される。フォトレジスト３１ｂは、素子部においてだけＸ方向に所定の間隔で離間し、それぞれの隣り合う上記ボロン注入層３４の間に開口部を有する。ｎ形不純物のリン（Ｐ）が、イオン注入により、ｎ⁻形の第１のエピタキシャル層２の第１層２ａの表面に、上記フォトレジスト３１ｂの開口部を介して注入され、リン注入層（第１導電形不純物層）３３が形成される。イオン注入の条件は、例えば、リンのドーズ量が数１０^１３／ｃｍ²程度で、加速電圧は数１００ｋＶ程度である。なお、イオン注入以外にも、リンの原料ガスを含んだ雰囲気中から気相拡散によりリンを注入させること、または、リンを含んだ固体から固相拡散させることによりリンを注入させることも可能である。

フォトレジスト３１ｂを剥離した後に、図５に示したように、さらに、ｎ⁻形の第１のエピタキシャル層２の第２層２ｂが、エピタキシャル成長により形成される。ｎ⁻形の第１のエピタキシャル層２の第２層２ｂの厚さは、例えば１０μｍである。

図６に示したように、ｎ⁻形の第１のエピタキシャル層２の第２層２ｂの表面に、図３に示した上記フォトレジスト３１ａを介したイオン注入によるボロン注入層３４の形成、及び図４に示したフォトレジスト３１ｂを介したイオン中によるリン注入層３３の形成が行われる。なお、ＭＯＳＦＥＴの耐圧を上げる設計に対応して、上記ｎ⁻形の第１のエピタキシャル層２の第２層２ｂの形成、ボロン注入層３４の形成、及びリン注入層３３の形成を、単位工程として、この単位工程が複数回さらに繰り返されることも可能である。本実施の形態に係るＭＯＳＦＥＴ１００は、この単位工程が１回行われて、二段構造のボロン注入層３４とリン注入層３３を有する。さらに、ｎ⁻形の第１のエピタキシャル層２の第３層２ｃが、エピタキシャル成長により形成される。ｎ⁻形の第１のエピタキシャル層２の第３層２ｃの厚さは、例えば５μｍである。以上により、ｎ⁻形の第１のエピタキシャル層２中に、２段のボロン注入層３４とリン注入層３３が、Ｘ方向に沿って交互に配置されて形成された構造を備えた、第１のドリフト層５が形成される。ｎ⁻形の第１のエピタキシャル層２の厚さは、合計３０μｍ形成され、ボロン注入層３４とリン注入層３３は、ｎ⁻形の第１のエピタキシャル層２の表面から、深さ５μｍ及び１５μｍの位置に形成される。

次に、ｎ形の第２のエピタキシャル層６ｂが、第１のドリフト層５上にシリコンのエピタキシャル成長により形成される。ｎ形の第２のエピタキシャル層６ｂの厚さは、例えば２０μｍであり、ｎ形不純物濃度は、例えば、１０^１５〜１０^１６／ｃｍ^３である。図７に示したように、フォトレジスト３５が、ｎ形の第２のエピタキシャル層６ｂの表面上に形成され、素子部と終端部にそれぞれ後述の第２及び第３のｐ形ピラー層の形成される位置に対応させてＸ方向に離間配置された開口部を有する。なお、本実施形態にかかるＭＯＳＦＥＴ１００は、第２及び第３のｐ形ピラー層は同じｐ形ピラー層を有するので、上記の素子部及び終端部でのＸ方向の開口幅は同じ幅である。

ｎ形の第２のエピタキシャル層６ｂが、上記フォトレジスト３５の開口部を介して、ＲＩＥ（Riactive Ion Etching）によりエッチングされる。この結果、ｎ形の第２のエピタキシャル層６ｂの素子部に第１のトレンチが、終端部に第２のトレンチが、それぞれ、ｎ形の第２のエピタキシャル層６ｂを貫通し、第１のドリフト層５に達するように形成される。

フォトレジスト３５を剥離した後に、図８に示したように、ｐ形のシリコン層が、ｎ形の第２のエピタキシャル層６ｂに形成された第１のトレンチと第２のトレンチに、エピタキシャル成長により埋込まれる。この結果、素子部には、第１のトレンチに埋め込まれた第２のｐ形ピラー層７が形成され、終端部には、第２のトレンチに埋め込まれた第３のｐ形ピラー層７ａが形成される。隣り合う第２のｐ形ピラー層で挟まれたｎ形の第２のエピタキシャル層６ｂは、第２のｎ形ピラー層６であり、隣り合う第３のｐ形ピラー層７ａで挟まれたｎ形の第２のエピタキシャル層６ｂは、第３のｎ形ピラー層６ａである。なお、上記トレンチが埋め込まれるｐ形シリコンのエピタキシャル成長のｐ形不純物のドーピング条件は、第２及び第３のｐ形ピラー層中のｐ形不純物量が、それぞれ第２及び第３のｎ形ピラー層のｎ形不純物量と同じとなるように決められる。以上により、ｎ形の第２のエピタキシャル層６ｂ中に、第２のｎ形ピラー層６と、第２のｐ形ピラー層７と、第３のｎ形ピラー層６ａと、第３のｐ形ピラー層７ａを有する、第２のドリフト層８が形成される。

続いて図示しない工程において熱処理工程が行われる。この熱処理工程にて、第１のドリフト層中の２段のリン注入層３３は、それぞれ、その中のリン原子が拡散して広がりそれぞれがｎ形拡散層となり、Ｙ方向で互いに結合する。この結果、ｎ形拡散層がＹ方向に連結した第１のｎ形ピラー層３が、第１のドリフト層５中に形成される。同様にして、第１のドリフト層中の２段のボロン注入層３４は、それぞれ、その中のボロン原子が拡散して広がりそれぞれがｐ形拡散層となり、Ｙ方向で互いに結合する。この結果、ｐ形拡散層がＹ方向に連結した第１のｐ形ピラー層４が、第１のドリフト層５中に形成される。また、第１のｎ形ピラー層３は、第２のｎ形ピラー層６とリンの拡散により連結され、第２のｐ形ピラー層４は、第２のｐ形ピラー層７とボロンの拡散により連結される。

以上により、第１のスーパージャンクション構造ＳＪ１が、第１のドリフト層中の素子部に形成され、ｎ⁻形の第１のエピタキシャル層２が、終端部に形成される。また、第２のスーパージャンクションＳＪ２及び第３のスーパージャンクションＳＪ３が、それぞれ第２のドリフト層８中の素子部及び終端部に形成される。

以後は、図示による詳細な説明は省略するが、通常のＭＯＳＦＥＴの素子部を形成する製造工程が行われる。例えば、絶縁膜１３が熱酸化により終端部の第２ドリフト層８上に形成される。素子部の隣り合うｐ形ベース層９の間で、ｎ^＋形ソース層１０、ｐ形ベース層９及び第２のｎ形ピラー層６上に、ゲート絶縁膜１２を介してゲート電極１４がポリシリコンで形成される。ゲート電極１４と同一工程にて、ゲート配線層１５及びチャネルストッパ層１６がポリシリコンで形成される。ゲート絶縁膜１２、ゲート電極１４、ゲート配線層１５、絶縁膜１３、及びチャネルストッパ層１６上に、シリコン酸化膜の層間絶縁膜１７がＣＶＤ（Chemical Vapor Deposition）等で形成される。その後、層間絶縁膜１７の素子部のゲート電極１４間に第１の開口部１８が、層間絶縁膜１７の素子部と終端部の境界部に第２の開口部１９が、ｐ形ベース層９とｎ^＋形ソース層１０に達するようにそれぞれ形成される。また、ゲート配線層１５に達する開口部２０、チャネルストッパ層１６に達する開口部２１、ｐ形ベース層９ｂに達する開口部２２、及びチップ端部に開口部２３が形成される。ｐ形ベース層９が素子部に、ｐ形ベース層９ａが素子部と終端部の境界部に、及びｐ形ベース層９ｂがチップ端部に、それぞれ同一工程のｐ形不純物の拡散により形成される。ｐ形不純物のイオン注入のドーズ量は、例えば１０^１３／ｃｍ^２台とすることができる。続いて、ｎ^＋形ソース層１０が素子部に、ｎ^＋形ソース層１０ａがチップ端部に、ｎ形不純物の拡散により形成される。ｎ形不純物のイオン注入のドーズ量は、例えば１０^１５／ｃｍ^２台とすることができる。

ドレイン電極２４が、ｎ^＋形ドレイン層１に電気的に接続するように形成される。ソース電極２５が、第１の開口部と第２の開口部を介して、ｐ形ベース層９とｎ^＋形ソース層１０に電気的に接続するように形成される。ゲート金属配線層２６が、開口部２０を介してゲート配線層に電気的に接続するよう形成される。チャネルストッパ電極２７が、開口部２１及び開口部２２を介して、それぞれチャネルストッパ層及びｎ^＋形ソース層１０ａに電気的に接続されるように形成される。ドレイン電極２４、ソース電極２５、ゲート金属配線層２６、及びチャネルストッパ電極２７は、金属材料であればよく、例えば、アルミニウム、銅、金などを用いることができる。

以上説明した製造方法を用いることで、図１及び図２に記載の本実施の形態に係るＭＯＳＦＥＴ１００を製造することができる。なお、上記製造方法の説明の中で、第２のｐ形ピラー層７及び第３のｐ形ピラー層７ａが、それぞれ第１及び第２のトレンチに、ｐ形のシリコン層がエピタキシャル成長で埋め込まれて形成される工程を説明した。ここで、第１及び第２のトレンチのアスペクト比が高すぎる場合に、第２のｐ形ピラー層７及び第３のｐ形ピラー層７ａ内にボイドが形成されることがある。この場合は、第１及び第２のトレンチのＸ方向の幅が、第２の電極側に向かって(第１の電極から離れるほど）広くなる構造としてもよい。こうすることで、ｐ形のシリコン層がエピタキシャル成長によりトレンチ内に良好に埋め込まれるようになるので、第２のｐ形ピラー層７及び第３のｐ形ピラー層７ａ内のボイドの発生を抑制できる。

（第２の実施の形態）
第２の実施の形態に係るＭＯＳＦＥＴ２００を、図９を用いて説明する。図９は、第２の実施の形態に係る半導体装置の要部断面図である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。

本実施の形態に係る半導体装置は、第１の実施の形態同様のＭＯＳＦＥＴであり、そのチップ上面図は、図１に示した第１の実施の形態に係るＭＯＳＦＥＴ１００と同じである。図９は、図１に示したＡ−Ａに沿った断面図である。本実施の形態に係るＭＯＳＦＥＴ２００は、以下の点で第１の実施形態に係るＭＯＳＦＥＴ１００と相異する。ＭＯＳＦＥＴ２００は、チップ端部において、ｎ形のピラー層３ａが、ｎ⁻形の第１のエピタキシャル層２中にさらに形成されており、Ｙ方向におけるｎ形不純物の濃度分布の中心に、ｎ形不純物濃度の極大値を有する２つの第２のｎ形層がＹ方向に互いに結合して形成されている。その結合部では、ｎ形不純物濃度が極小値を有する。すなわち、ピラー層３ａは、Ｙ方向に沿って不純物濃度の極大値と極小値を繰り返した不純物濃度分布を有する。上記第２のｎ形層は、その中心に不純物濃度の極大値を有する拡散層であり、イオン注入及び熱処理により形成される。このピラー層３ａは、第２のドリフト層中の第２のエピタキシャル層６ｂに接続し、ｐ形ベース層９ｂの直下に配置される。ピラー層３ａの第２のｎ形層は、第１のｎ形ピラー層３を構成する第１のｎ形層と同様に拡散層であり、第１のｎ形層と一体に形成されることができる。つまり、第２のｎ形層は、第１のエピタキシャル層２中に第１のｎ形層と表面から同じ深さの位置に極大値を有する。これ以外は、第１の実施の形態に係るＭＯＳＦＥＴ１００と同じ構造である。

また、製造方法も第１の実施の形態に係るＭＯＳＦＥＴと同じ製造方法で製造することができる。図４及び図６に示された製造工程において、ＭＯＳＦＥＴ２００の第１のドリフト層の第１のｎ形ピラー層３を形成する際に、チップ端部に隣接する位置にフォトレジスト３１ｂの開口部をさらに設けることで、第１のｎ形ピラー層３の第１のｎ形層と同時に、ピラー層３ａの第２のｎ形層を形成することができる。すなわち、図４及び図６に示された工程において、ピラー層３ａの第２のｎ形層を形成するためのリン注入層（第２のｎ形不純物層）が、第１のｎ形ピラー層の第１のｎ形層を形成するリン注入層３３と同時に、チップ端部にＹ方向に二段形成される。この後の熱処理で、リンが拡散して、第２のｎ形層がＹ方向に結合したｎ形ピラー層３ａが形成される。

本実施形態のＭＯＳＦＥＴ２００においても、ドリフト層を第１のドリフト層と第２のドリフト層の２断構造とし、それぞれのドリフト層の水平方向にｎピラー層とｐピラー層を交互に繰り返し配置したスーパージャンクション構造を備えている。第２ドリフト層は、素子部と終端部のどちらにもスーパージャンクション構造を備えている。これに対して、第１のドリフト層は、素子部にはスーパージャンクション構造を備えているが、終端部には、ｎピラー層とｐピラー層が繰り返し配置されたスーパージャンクション構造の代わりに、ｎ⁻のエピタキシャル層２が配置される。ドリフト層が上記第１のドリフト層５及び第２のドリフト層８から構成されることで、第１の実施の形態に係るＭＯＳＦＥＴ１００と同様に、本実施形態に係るＭＯＳＦＥＴ２００も、アバランシェに対する耐量が高い素子部でアバランシェを起こさせるので、ＭＯＳＦＥＴ１００の耐量が向上する。

さらに、本実施形態に係るＭＯＳＦＥＴ２００においても、上記第１のドリフト層５の第１のスーパージャンクションＳＪ１を、複数のｎ形拡散層からなるｎ形ピラー層３と複数のｐ形拡散層からなるｐ形ピラー層４とで形成し、上記第２のドリフト層８の第２及び第３のスーパージャンクションＳＪ２、ＳＪ３をトレンチに埋め込まれたｐ形ピラー層とこれに挟まれたｎ形ピラー層とで形成している。これにより、本実施の形態に係るＭＯＳＦＥＴ２００は、第１の実施の形態に係るＭＯＳＦＥＴ１００と同様に、容易な製造工程で製造されることができる。

さらに、本実施の形態に係るＭＯＳＦＥＴ２００は、第１のエピタキシャル層２のチップ端部に隣接して、ｎ形のピラー層３ａが形成されている。ＭＯＳＦＥＴ２００がＯＦＦ状態の時に、ドレイン・ソース電極間の電圧が上昇するとともに、空乏層が素子部からチップ端部に向かって広がっていく。ｎ形のピラー層３ａは、この空乏層がチップ端部に達することを防ぐことで、チップ端部でのリーク電流を防止する。このため、本実施形態の係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００に比べて、チップ端部での破壊が起こりにくく、信頼性が高い。

以上、本発明の実施の形態を説明したが、各実施形態や変形例で説明した特徴は、それぞれ組み合わせて実施することも可能である。また、大半導体装置として、ＭＯＳＦＥＴを例にして説明したが、これに限定されることなく、ＳＢＤ（Schottky Barrier Diode)やＩＧＢＴ（Insulated Gate Bipolar Transistor)などの他の大半導体装置のドリフト層に対して適用することが可能である。例えば、ＳＢＤの場合は、図２に示した構造で、素子部にゲート電極とゲート絶縁膜を設けずに、第２のドリフト層の表面で、ソース電極が第２のｎ形ピラー層６とショットキー接合するように形成することでＳＢＤが提供される。ＳＢＤの場合は、図２中のゲート配線層１５は、フィールドプレート電極として作用することができる。また、ＩＧＢＴの場合、図２の構造のｎ^＋形ドレイン層２とドレイン電極２４との間に、ｐ^＋形コレクタ層を設けることで、ＩＧＢＴが提供される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ｎ^＋形ドレイン層
２、２ａ、２ｂ、２ｃｎ⁻形エピタキシャル層
３第１のｎ形ピラー層
３ａピラー層
４第２のｐ形ピラー層
５第１のドリフト層
６第２のｎ形ピラー層
６ａ第３のｎ形ピラー層
６ｂｎ形エピタキシャル層
７第２のｐ形ピラー層
７ａ第３のｐ形ピラー層
８第２のドリフト層
９、９ａ、９ｂｐ形ベース層
１０、１０ａｎ^＋形ソース層
１１、１１ａ、１１ｂｐ^＋コンタクト層
１２ゲート絶縁膜
１３絶縁膜
１４ゲート電極
１５ゲート配線層
１６チャネルストッパ層
１７チャネルストッパ電極
１８第１の開口部
１９第２の開口部
２０〜２３開口部
２４ドレイン電極
２５ソース電極
２６ゲート金属配線層
２７フィールドストッパ電極
３１ａ、３１ｂ、３５レジストマスク
３３リン注入層
３４ボロン注入層
１００、２００ＭＯＳＦＥＴ
ＳＪ１第１のスーパージャンクション
ＳＪ２第２のスーパージャンクション
ＳＪ３第３のスーパージャンクション

Claims

第１導電形の第１の半導体層と、
前記第１の半導体層に接続された第１の電極と、
素子部において、前記第１の電極と対向する前記第１の半導体層の表面に複数設けられた第２導電形のベース層と、
前記第２導電形ベース層の表面に選択的に設けられた第１導電形のソース層と、
前記第１の半導体層内において前記ベース層に接続され、前記第１の電極と水平な第１の方向に複数設けられた第１の第２導電形ピラー層と、
前記ソース層、前記ベース層、及び前記第１の半導体層の上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ソース層及び前記ベース層に接続された第２の電極と、
前記素子部を囲む終端部において、前記第１の半導体層の表面から前記第１の半導体層内部に達し、前記第１の方向に対して垂直な第２の方向について、前記第１の第２導電形ピラー層よりも前記第１の電極と離れている第２の第２導電形ピラー層と、
前記第１の半導体層内において、前記第１電極と前記第２の第２導電形ピラー層との間に設けられ、前記第１の半導体層よりも第１導電形の不純物濃度が低い第１導電形のドリフト層と、
を有する半導体装置。
前記第１の電極側における前記第１の第２導電形ピラー層は、前記第２の方向において前記第２導電形不純物の濃度分布の中心に極大値を有する複数の第２導電形層が、前記第２の方向に結合部で結合し、前記結合部において前記第２導電形不純物濃度が極小値を有する半導体装置。
前記第２の電極側における前記第１の第２導電形ピラー層は、前記第１の半導体層に形成されたトレンチに埋め込まれた埋込層である請求項１または２に記載の半導体装置。
前記埋込層は、前記第２導電形層よりも第２導電形の不純物濃度が高い請求項１乃至３のいずれか一に記載の半導体装置。
前記ドリフト層内において、チップ端部に隣接した前記第２導電形層をさらに有する請求項１乃至４のいずれか一に記載の半導体装置。
前記第２の第２導電形ピラー層は、前記第２の電極側に向かうにつれて、前記第１の方向における幅が広くなる請求項１乃至５のいずれか一に記載の半導体装置。
第２導電形のコレクタ層が、前記第１の電極と前記第１の半導体層との間にさらに設けられた請求項１乃至６のいずれか一に記載の半導体装置。