JP2015164218A - 半導体装置 - Google Patents
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Abstract
【課題】終端部での耐圧向上により、素子破壊を抑制できる半導体装置を提供する。
【解決手段】本発明の実施形態に係る半導体装置は、素子部と、前記素子部を囲む終端部
に設けられた第１導電形の第１半導体領域と、前記第１半導体領域に接続された第１電極
と、前記第１半導体領域の表面に複数設けられた第２導電形の第２半導体領域と、前記第
１電極と水平な第１方向に複数設けられた第２導電形の第４半導体領域と、前記第１方向
に対して垂直な第２方向において複数設けられた第２導電形の第５半導体領域と、ゲート
絶縁膜を介して設けられたゲート電極と、を有し、前記第５半導体領域は第２導電形不純
物濃度分布の極大値を有し、前記第５半導体領域同士の間において第２導電形不純物濃度
分布の極小値を有する。
【選択図】図２
【解決手段】本発明の実施形態に係る半導体装置は、素子部と、前記素子部を囲む終端部
に設けられた第１導電形の第１半導体領域と、前記第１半導体領域に接続された第１電極
と、前記第１半導体領域の表面に複数設けられた第２導電形の第２半導体領域と、前記第
１電極と水平な第１方向に複数設けられた第２導電形の第４半導体領域と、前記第１方向
に対して垂直な第２方向において複数設けられた第２導電形の第５半導体領域と、ゲート
絶縁膜を介して設けられたゲート電極と、を有し、前記第５半導体領域は第２導電形不純
物濃度分布の極大値を有し、前記第５半導体領域同士の間において第２導電形不純物濃度
分布の極小値を有する。
【選択図】図２
Description
本発明の実施形態は、半導体装置に関する。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、
オン抵抗はドリフト層の不純物濃度できまる。オン抵抗を下げるために不純物濃度を上げ
ると、ベース層からドリフト層中に空乏層が十分に広がらないために耐圧が低下する。つ
まり、オン抵抗と耐圧との間には、トレードオフの問題がある。
オン抵抗はドリフト層の不純物濃度できまる。オン抵抗を下げるために不純物濃度を上げ
ると、ベース層からドリフト層中に空乏層が十分に広がらないために耐圧が低下する。つ
まり、オン抵抗と耐圧との間には、トレードオフの問題がある。
この問題を解決する手段として、ｎピラー層とｐピラー層とを交互に水平方向に繰り返
し配置されたスーパージャンクション構造が用いられる。スーパージャンクション構造は
、ｎピラー層中のｎ形不純物量とｐピラー層中のｐ形不純物量とのバランスをとることで
、完全に空乏化しやすく、擬似的にノンドープ層を形成している。このため、各ピラー層
の不純物濃度を上げてオン抵抗を低減しても、ＭＯＳＦＥＴの耐圧の低下を抑制すること
ができる。
し配置されたスーパージャンクション構造が用いられる。スーパージャンクション構造は
、ｎピラー層中のｎ形不純物量とｐピラー層中のｐ形不純物量とのバランスをとることで
、完全に空乏化しやすく、擬似的にノンドープ層を形成している。このため、各ピラー層
の不純物濃度を上げてオン抵抗を低減しても、ＭＯＳＦＥＴの耐圧の低下を抑制すること
ができる。
パワーＭＯＳＦＥＴには、電流が流れる素子部と、その素子部を取り囲んでチップの外
周部に形成される終端部と、が形成される。アバランシェ耐量が高い素子部で先にアバラ
ンシェを発生させることで、パワーＭＯＳＦＥＴを破壊から防ぐことができる。スーパー
ジャンクション構造を有するパワーＭＯＳＦＥＴにおいても、素子部より終端部での耐圧
が高いことが望まれる。
周部に形成される終端部と、が形成される。アバランシェ耐量が高い素子部で先にアバラ
ンシェを発生させることで、パワーＭＯＳＦＥＴを破壊から防ぐことができる。スーパー
ジャンクション構造を有するパワーＭＯＳＦＥＴにおいても、素子部より終端部での耐圧
が高いことが望まれる。
終端部での耐圧向上により、素子破壊を抑制できる半導体装置を提供する。
本発明の実施形態に係る半導体装置は、素子部と、前記素子部を囲む終端部に設けられ
た第１導電形の第１半導体領域と、前記第１半導体領域に接続された第１電極と、前記素
子部において、前記第１電極と対向する前記第１半導体領域の表面に複数設けられた第２
導電形の第２半導体領域と、前記第２半導体領域の表面に選択的に設けられた第１導電形
の第３半導体領域と、前記第１半導体領域内において前記第２半導体領域に接続され、前
記第１電極と水平な第１方向に複数設けられた第２導電形の第４半導体領域と、前記第４
半導体領域に接続され、前記第１半導体領域と前記第４半導体領域との間に位置し、前記
第１方向に対して垂直な第２方向において複数設けられた第２導電形の第５半導体領域と
、前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域の上に、ゲート絶
縁膜を介して設けられたゲート電極と、前記第２半導体領域、及び前記第３半導体領域に
接続された第２の電極と、前記終端部において、前記第１半導体領域の表面から前記第１
半導体領域内部に達し、前記第２方向について、前記第５半導体領域よりも前記第１の電
極と離れている第２導電形の第６半導体領域と、を有し、前記第２方向において、前記第
５半導体領域は第２導電形不純物濃度分布の極大値を有し、前記第５半導体領域同士の間
において第２導電形不純物濃度分布の極小値を有する。
た第１導電形の第１半導体領域と、前記第１半導体領域に接続された第１電極と、前記素
子部において、前記第１電極と対向する前記第１半導体領域の表面に複数設けられた第２
導電形の第２半導体領域と、前記第２半導体領域の表面に選択的に設けられた第１導電形
の第３半導体領域と、前記第１半導体領域内において前記第２半導体領域に接続され、前
記第１電極と水平な第１方向に複数設けられた第２導電形の第４半導体領域と、前記第４
半導体領域に接続され、前記第１半導体領域と前記第４半導体領域との間に位置し、前記
第１方向に対して垂直な第２方向において複数設けられた第２導電形の第５半導体領域と
、前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域の上に、ゲート絶
縁膜を介して設けられたゲート電極と、前記第２半導体領域、及び前記第３半導体領域に
接続された第２の電極と、前記終端部において、前記第１半導体領域の表面から前記第１
半導体領域内部に達し、前記第２方向について、前記第５半導体領域よりも前記第１の電
極と離れている第２導電形の第６半導体領域と、を有し、前記第２方向において、前記第
５半導体領域は第２導電形不純物濃度分布の極大値を有し、前記第５半導体領域同士の間
において第２導電形不純物濃度分布の極小値を有する。
以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で
使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法
、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発
明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ
形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シ
リコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶
縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜
、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−
で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、
ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法
、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発
明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ
形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シ
リコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶
縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜
、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−
で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、
ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
（第１の実施の形態）
第１の実施の形態について、図１及び図２を用いて説明する。図１は、第１の実施の形
態に係る半導体装置のチップを上からみた上面図である。図２は、第１の実施の形態に係
る半導体装置の要部断面図であり、図１のＡ−Ａに沿った断面図である。
第１の実施の形態について、図１及び図２を用いて説明する。図１は、第１の実施の形
態に係る半導体装置のチップを上からみた上面図である。図２は、第１の実施の形態に係
る半導体装置の要部断面図であり、図１のＡ−Ａに沿った断面図である。
第１の実施形態にかかる半導体装置１００は、ｎ形チャネルのＭＯＳＦＥＴ（Me
tal Oxide Semiconductor Field Efect Transistor）であり、ｎ＋形(第１導電形）のド
レイン層（第１の半導体層）１と、第１のドリフト層５と、第２のドリフト層８と、ゲー
ト電極１４と、ドレイン電極（第１の電極）２４と、ソース電極（第２の電極）２５とを
備え、ドレイン電極２４からこれに対向するソース電極２５に向かって図中Ｙ方向（垂直
方向）にゲート電極１４により制御された電流が流れる素子部と、水平面内で素子部を囲
んだ環状構造の終端部とを有する。すなわち、素子部は、ドレイン電極２４からソース電
極２４へ流れる電流をゲート電極が制御するＭＯＳＦＥＴのセル領域を内部に有する。終
端部は、そのＭＯＳＦＥＴのセル領域を含まず、その外側で素子部を囲んでいる。
tal Oxide Semiconductor Field Efect Transistor）であり、ｎ＋形(第１導電形）のド
レイン層（第１の半導体層）１と、第１のドリフト層５と、第２のドリフト層８と、ゲー
ト電極１４と、ドレイン電極（第１の電極）２４と、ソース電極（第２の電極）２５とを
備え、ドレイン電極２４からこれに対向するソース電極２５に向かって図中Ｙ方向（垂直
方向）にゲート電極１４により制御された電流が流れる素子部と、水平面内で素子部を囲
んだ環状構造の終端部とを有する。すなわち、素子部は、ドレイン電極２４からソース電
極２４へ流れる電流をゲート電極が制御するＭＯＳＦＥＴのセル領域を内部に有する。終
端部は、そのＭＯＳＦＥＴのセル領域を含まず、その外側で素子部を囲んでいる。
シリコンからなるｎ＋形のドレイン層１の上に第１のドリフト層５が形成されている。
ｎ＋形のドレイン層１のｎ形不純物濃度は、例えば１０１９／ｃｍ３台であればよい。第
１のドリフト層５は、シリコンからなるｎ−形の第１のエピタキシャル層２と、シリコン
からなる第１のｎ形（第１導電形）ピラー層３と、シリコンからなる第１のｐ形（第２導
電形）ピラー層４とを有する。ｎ−形の第１のエピタキシャル層２は、第１の半導体層１
よりもｎ形不純物濃度が低い低不純物濃度層であり、そのｎ形不純物濃度は例えば１０１
３〜１０１４／ｃｍ３であり、第１の半導体層１の上に形成される。第１のエピタキシャ
ル層２よりもｎ形不純物濃度が高い第１のｎ形ピラー層３と第１のｐ形ピラー層４とが、
第１のエピタキシャル層２中の素子部においてのみ、図中Ｘ方向（水平面に平行な第１の
方向）に交互に繰り返し配置された第１のスーパージャンクションＳＪ１が形成されてい
る。第１のｎ形ピラー層３のｎ形不純物量と第１のｐ形ピラー層４の不純物量とが等しく
なるように形成される。第１のｎ形ピラー層３と第１のｐ形ピラー層４の不純物量が等し
くなることで、逆バイアスが印加されたときに、両者が完全に空乏化されやすく、擬似的
に低不純物濃度層と同じ働きをする。第１のエピタキシャル層２中の終端部においては、
第１のｎ形ピラー層３及び第１のｐ形ピラー層４は、形成されていない。第１のエピタキ
シャル層２の終端部においては、第１のエピタキシャル層が低不純物濃度層としてそのま
ま配置される。
ｎ＋形のドレイン層１のｎ形不純物濃度は、例えば１０１９／ｃｍ３台であればよい。第
１のドリフト層５は、シリコンからなるｎ−形の第１のエピタキシャル層２と、シリコン
からなる第１のｎ形（第１導電形）ピラー層３と、シリコンからなる第１のｐ形（第２導
電形）ピラー層４とを有する。ｎ−形の第１のエピタキシャル層２は、第１の半導体層１
よりもｎ形不純物濃度が低い低不純物濃度層であり、そのｎ形不純物濃度は例えば１０１
３〜１０１４／ｃｍ３であり、第１の半導体層１の上に形成される。第１のエピタキシャ
ル層２よりもｎ形不純物濃度が高い第１のｎ形ピラー層３と第１のｐ形ピラー層４とが、
第１のエピタキシャル層２中の素子部においてのみ、図中Ｘ方向（水平面に平行な第１の
方向）に交互に繰り返し配置された第１のスーパージャンクションＳＪ１が形成されてい
る。第１のｎ形ピラー層３のｎ形不純物量と第１のｐ形ピラー層４の不純物量とが等しく
なるように形成される。第１のｎ形ピラー層３と第１のｐ形ピラー層４の不純物量が等し
くなることで、逆バイアスが印加されたときに、両者が完全に空乏化されやすく、擬似的
に低不純物濃度層と同じ働きをする。第１のエピタキシャル層２中の終端部においては、
第１のｎ形ピラー層３及び第１のｐ形ピラー層４は、形成されていない。第１のエピタキ
シャル層２の終端部においては、第１のエピタキシャル層が低不純物濃度層としてそのま
ま配置される。
第１のｎ形ピラー層３は、Ｙ方向におけるｎ形不純物の濃度分布の中心に不純物濃度の
極大値を有する複数の第１のｎ形層（第１導電形層）が、互いに結合して形成されている
。その結合部では、ｎ形不純物濃度が極小値を有する。すなわち、第１のｎ形ピラー層３
は、Ｙ方向に沿って不純物濃度の極大値と極小値を繰り返した不純物濃度分布を有する。
上記ｎ形層は、その中心に不純物濃度の極大値を有する拡散層であり、イオン注入及び熱
処理により形成される。本実施の形態では、第１のｎ形ピラー層３は、２つの第１のｎ形
層から構成される。
極大値を有する複数の第１のｎ形層（第１導電形層）が、互いに結合して形成されている
。その結合部では、ｎ形不純物濃度が極小値を有する。すなわち、第１のｎ形ピラー層３
は、Ｙ方向に沿って不純物濃度の極大値と極小値を繰り返した不純物濃度分布を有する。
上記ｎ形層は、その中心に不純物濃度の極大値を有する拡散層であり、イオン注入及び熱
処理により形成される。本実施の形態では、第１のｎ形ピラー層３は、２つの第１のｎ形
層から構成される。
第１のｐ形ピラー層４は、Ｙ方向におけるｐ形不純物の濃度分布の中心に不純物濃度の
極大値を有する複数のｐ形層（第２導電形層）が互いに結合して形成されている。その結
合部では、ｐ形不純物濃度が極小値を有する。すなわち、ｐ形ピラー層４は、Ｙ方向に沿
って不純物濃度の極大値と極小値を繰り返した不純物濃度分布を有する。上記ｐ形層は、
その中心に不純物濃度の極大値を有する拡散層であり、イオン注入及び熱処理により形成
される。本実施の形態では、第１のｐ形ピラー層４は、２つの第１のｐ形層から構成され
る。
極大値を有する複数のｐ形層（第２導電形層）が互いに結合して形成されている。その結
合部では、ｐ形不純物濃度が極小値を有する。すなわち、ｐ形ピラー層４は、Ｙ方向に沿
って不純物濃度の極大値と極小値を繰り返した不純物濃度分布を有する。上記ｐ形層は、
その中心に不純物濃度の極大値を有する拡散層であり、イオン注入及び熱処理により形成
される。本実施の形態では、第１のｐ形ピラー層４は、２つの第１のｐ形層から構成され
る。
本実施の形態では、一例として、第１のエピタキシャル層２の厚さは３０μｍである。
第１のｎ形層の不純物濃度の極大値は、第１のエピタキシャル層２の表面から約５μｍと
約１５μｍの深さにあり、２つのｎ形層が拡散によりＹ方向に結合して第１のｎ形ピラー
層３を形成している。ｐ形層の不純物濃度の極大値は、第１のｎ形層同様に、第１のエピ
タキシャル層２の表面から例えば約５μｍと約１５μｍの深さにあり、２つのｐ形層が拡
散によりＹ方向に結合して第１のｐ形ピラー層４を形成している。第１のｎ形ピラー層３
及び第１のｐ形ピラー層４の底部は、第１のｎ形層と、ｐ形層の、拡散の程度によりきま
り、第１のエピタキシャル層の表面から例えば約２０〜２５μｍの深さである。すなわち
、第１のｎ形ピラー層３と第１のｐ形ピラー層４のＹ方向の厚さが約２０〜２５μｍであ
る。なお、第１のｎ形ピラー層３及び第１のｐ形ピラー層４は、設計に応じてｎ＋ドレイ
ン層１に達するように形成されてもよい。
第１のｎ形層の不純物濃度の極大値は、第１のエピタキシャル層２の表面から約５μｍと
約１５μｍの深さにあり、２つのｎ形層が拡散によりＹ方向に結合して第１のｎ形ピラー
層３を形成している。ｐ形層の不純物濃度の極大値は、第１のｎ形層同様に、第１のエピ
タキシャル層２の表面から例えば約５μｍと約１５μｍの深さにあり、２つのｐ形層が拡
散によりＹ方向に結合して第１のｐ形ピラー層４を形成している。第１のｎ形ピラー層３
及び第１のｐ形ピラー層４の底部は、第１のｎ形層と、ｐ形層の、拡散の程度によりきま
り、第１のエピタキシャル層の表面から例えば約２０〜２５μｍの深さである。すなわち
、第１のｎ形ピラー層３と第１のｐ形ピラー層４のＹ方向の厚さが約２０〜２５μｍであ
る。なお、第１のｎ形ピラー層３及び第１のｐ形ピラー層４は、設計に応じてｎ＋ドレイ
ン層１に達するように形成されてもよい。
第２のドリフト層８が、第１のドリフト層５の上に形成される。第２のドリフト層８は
、それぞれシリコンからなる、ｎ形の第２のエピタキシャル層６ｂと、第２のｎ形ピラー
層６と、第２のｐ形ピラー層７と、第３のｎ形ピラー層６ａと、第３のｐ形ピラー層７ａ
と、を有する。ｎ形の第２のエピタキシャル層６ｂは、第１のドリフト層５上に形成され
、第１のエピタキシャル層２よりもｎ形不純物濃度が高く、例えば、１０１５〜１０１６
／ｃｍ３であり、厚さは、例えば２０μｍである。
、それぞれシリコンからなる、ｎ形の第２のエピタキシャル層６ｂと、第２のｎ形ピラー
層６と、第２のｐ形ピラー層７と、第３のｎ形ピラー層６ａと、第３のｐ形ピラー層７ａ
と、を有する。ｎ形の第２のエピタキシャル層６ｂは、第１のドリフト層５上に形成され
、第１のエピタキシャル層２よりもｎ形不純物濃度が高く、例えば、１０１５〜１０１６
／ｃｍ３であり、厚さは、例えば２０μｍである。
第２のエピタキシャル層６ｂ中の素子部において、第２のｐ形ピラー層７は、Ｘ方向に
沿って第１のｐ形ピラー層と同じ間隔で離間配置され、第１のｐ形ピラー層と電気的に接
続する。第２のｎ形ピラー層６は、隣り合う第２の第２導電形ピラー層７に挟まれた第２
のエピタキシャル層６ｂからなり第１のｎ形ピラー層３と接続する。第２のｎ形ピラー層
６と第２のｐ形ピラー層７とが素子部に第１の方向に繰り返し配置されることで第２のス
ーパージャンクションＳＪ２を形成している。両ピラー層は、第１のｎ形及びｐ形ピラー
層と同様に、両ピラー層の不純物量が等しくなるように形成される。
沿って第１のｐ形ピラー層と同じ間隔で離間配置され、第１のｐ形ピラー層と電気的に接
続する。第２のｎ形ピラー層６は、隣り合う第２の第２導電形ピラー層７に挟まれた第２
のエピタキシャル層６ｂからなり第１のｎ形ピラー層３と接続する。第２のｎ形ピラー層
６と第２のｐ形ピラー層７とが素子部に第１の方向に繰り返し配置されることで第２のス
ーパージャンクションＳＪ２を形成している。両ピラー層は、第１のｎ形及びｐ形ピラー
層と同様に、両ピラー層の不純物量が等しくなるように形成される。
第２のエピタキシャル層８中の終端部において、第３のｐ形ピラー層７ａは、Ｘ方向に
沿って離間配置され、第１のエピタキシャル層２上に配置される。第３のｎ形ピラー層６
ａは、隣り合う第３のｐ形ピラー層７ａに挟まれた第２のエピタキシャル層６ｂからなり
、第１のエピタキシャル層２上に配置される。第３のｎ形ピラー層６ａと第３のｐ形ピラ
ー層７ａとが終端部に第１の方向に繰り返し配置されることで第３のスーパージャンクシ
ョンＳＪ３を形成している。
沿って離間配置され、第１のエピタキシャル層２上に配置される。第３のｎ形ピラー層６
ａは、隣り合う第３のｐ形ピラー層７ａに挟まれた第２のエピタキシャル層６ｂからなり
、第１のエピタキシャル層２上に配置される。第３のｎ形ピラー層６ａと第３のｐ形ピラ
ー層７ａとが終端部に第１の方向に繰り返し配置されることで第３のスーパージャンクシ
ョンＳＪ３を形成している。
両ピラー層は、第１のｎ形及びｐ形ピラー層と同様に、両ピラー層の不純物量が等しく
なるように形成される。第２のｐ形ピラー層７及び第３のｐ形ピラー層７ａは、第１のｐ
形ピラー層４と同様に拡散層で形成することもできるが、本実施の形態では一例として、
後述の製造方法の説明のように、それぞれ第２のエピタキシャル層６ｂ中に形成されて第
１のドリフト層に達する第１のトレンチと第２のトレンチとに埋め込んで形成された埋込
層である。従って、第２のｎ形ピラー層６、第２のｐ形ピラー層７、第３のｎ形ピラー層
６ａ、及び第３のｐ形ピラー層７ａのＹ方向の厚さは、第２のエピタキシャル層６ｂと同
じ厚さの２０μｍである。
なるように形成される。第２のｐ形ピラー層７及び第３のｐ形ピラー層７ａは、第１のｐ
形ピラー層４と同様に拡散層で形成することもできるが、本実施の形態では一例として、
後述の製造方法の説明のように、それぞれ第２のエピタキシャル層６ｂ中に形成されて第
１のドリフト層に達する第１のトレンチと第２のトレンチとに埋め込んで形成された埋込
層である。従って、第２のｎ形ピラー層６、第２のｐ形ピラー層７、第３のｎ形ピラー層
６ａ、及び第３のｐ形ピラー層７ａのＹ方向の厚さは、第２のエピタキシャル層６ｂと同
じ厚さの２０μｍである。
また、本実施の形態では、第２のｎ形ピラー層６と第３のｎ形ピラー層６ａとは、同じ
ｎ形ピラー層であり、Ｘ方向における幅及び不純物量が同じである。第２のｐ形ピラー層
７と第３のｐ形ピラー層７ａに関しても同様で、同じｐ形ピラー層であり、Ｘ方向におけ
る幅及び不純物量が同じである。
ｎ形ピラー層であり、Ｘ方向における幅及び不純物量が同じである。第２のｐ形ピラー層
７と第３のｐ形ピラー層７ａに関しても同様で、同じｐ形ピラー層であり、Ｘ方向におけ
る幅及び不純物量が同じである。
素子部では、ｐ形ベース層９が第２のドリフト層８の表面に形成され、第２のｐ形ピラ
ー層７に接続されている。素子部と終端部の境界には、ｐ形ベース層９ａが、第２のドリ
フト層８の表面に形成され、第２のｐ形ピラー層７に接続されていて、素子部のｐ形ベー
ス層９よりもＸ方向の幅が広く形成されている。終端部には、ｐ形ベース層９ｂが、ダイ
シングによりチップ端部となる部分に隣接して、第２のエピタキシャル層６ｂの表面に形
成されている。ｐ形ベース層９、９ａ、９ｂはシリコンからなる。
ー層７に接続されている。素子部と終端部の境界には、ｐ形ベース層９ａが、第２のドリ
フト層８の表面に形成され、第２のｐ形ピラー層７に接続されていて、素子部のｐ形ベー
ス層９よりもＸ方向の幅が広く形成されている。終端部には、ｐ形ベース層９ｂが、ダイ
シングによりチップ端部となる部分に隣接して、第２のエピタキシャル層６ｂの表面に形
成されている。ｐ形ベース層９、９ａ、９ｂはシリコンからなる。
ｎ＋ソース層１０が、素子部のｐ形ベース層９の表面に選択的に形成されている。ｎ＋
ソース層１０ａが、終端部のチップ端部に隣接してｐ形ベース層９ｂの表面に形成されて
いる。ｎ＋ソース層１０、１０ａはシリコンからなる。ゲート電極１４が、ｎ＋ソース層
１０、ｐ形ベース層９、及び第２のｎ形ピラー層６上に、ゲート絶縁膜１２を介して形成
されている。例えば、ゲート電極は、ポリシリコンで、ゲート絶縁膜は、シリコンの熱酸
化膜で形成できる。
ソース層１０ａが、終端部のチップ端部に隣接してｐ形ベース層９ｂの表面に形成されて
いる。ｎ＋ソース層１０、１０ａはシリコンからなる。ゲート電極１４が、ｎ＋ソース層
１０、ｐ形ベース層９、及び第２のｎ形ピラー層６上に、ゲート絶縁膜１２を介して形成
されている。例えば、ゲート電極は、ポリシリコンで、ゲート絶縁膜は、シリコンの熱酸
化膜で形成できる。
終端部では、ｐ形ベース層９ａ、第３のｎ形ピラー層６ａ、第３のｐ形ピラー層７ａ、
第２のエピタキシャル層６ｂ、及びｎ形ソース層１０ａ上に絶縁膜１３が形成されている
。絶縁膜１３も、シリコンの熱酸化膜で形成可能である。ポリシリコンからなるゲート配
線層１５が、絶縁膜１３上の終端部と素子部の境界部に形成される。ポリシリコンからな
るチャネルストッパ層１６が、絶縁膜１３上の第３のｎ形ピラー層６ａ及び第３のｐ形ピ
ラー層７ａよりもチップ端部側に形成される。ｐ＋形コンタクト層１１が、素子部のｐ形
ベース層９上のｎ＋形ソース層１０間に形成される。ｐ＋形コンタクト層１１ａが、素子
部と終端部の境界部のｐ形ベース層９ａ上に形成される。
第２のエピタキシャル層６ｂ、及びｎ形ソース層１０ａ上に絶縁膜１３が形成されている
。絶縁膜１３も、シリコンの熱酸化膜で形成可能である。ポリシリコンからなるゲート配
線層１５が、絶縁膜１３上の終端部と素子部の境界部に形成される。ポリシリコンからな
るチャネルストッパ層１６が、絶縁膜１３上の第３のｎ形ピラー層６ａ及び第３のｐ形ピ
ラー層７ａよりもチップ端部側に形成される。ｐ＋形コンタクト層１１が、素子部のｐ形
ベース層９上のｎ＋形ソース層１０間に形成される。ｐ＋形コンタクト層１１ａが、素子
部と終端部の境界部のｐ形ベース層９ａ上に形成される。
層間絶縁膜１７が、ゲート電極１４、ゲート配線層１５、及びチャネルストッパ層１６
上に形成され、ゲート電極１４、ゲート配線層１５、及びチャネルストッパ層１６を外部
から絶縁する。第１の開口部１８が、隣り合うゲート電極１４の間に、層間絶縁膜を貫通
し素子部のｐ形ベース層９及びｎ＋形ソース層１０に達するように形成される。第２の開
口部１９が、素子部と終端部の境界部で、層間絶縁膜を貫通しｐ形ベース層９ａに達する
ように形成される。
上に形成され、ゲート電極１４、ゲート配線層１５、及びチャネルストッパ層１６を外部
から絶縁する。第１の開口部１８が、隣り合うゲート電極１４の間に、層間絶縁膜を貫通
し素子部のｐ形ベース層９及びｎ＋形ソース層１０に達するように形成される。第２の開
口部１９が、素子部と終端部の境界部で、層間絶縁膜を貫通しｐ形ベース層９ａに達する
ように形成される。
ソース電極２５が層間絶縁膜１３上に形成され、第１の開口部１８を介してｎ＋ソース
層１０及びｐ＋形コンタクト層１１と、第２の開口部１９を介してｐ＋形コンタクト層１
１ａと電気的に接続される。ソース電極は、ｐ＋形コンタクト層１１及びｐ＋形コンタク
ト層１１ａを介して、ｐ形ベース層９及びｐ形ベース層９ａに電気的に接続される。ドレ
イン電極２４が、ｎ＋形ドレイン層１の第１のドリフト層５と反対側の表面に形成され、
ｎ＋形ドレイン層１と電気的に接続される。
層１０及びｐ＋形コンタクト層１１と、第２の開口部１９を介してｐ＋形コンタクト層１
１ａと電気的に接続される。ソース電極は、ｐ＋形コンタクト層１１及びｐ＋形コンタク
ト層１１ａを介して、ｐ形ベース層９及びｐ形ベース層９ａに電気的に接続される。ドレ
イン電極２４が、ｎ＋形ドレイン層１の第１のドリフト層５と反対側の表面に形成され、
ｎ＋形ドレイン層１と電気的に接続される。
ゲート金属配線層２０が、層間絶縁膜１３の開口部２０を介してゲート配線層１５に電
気的に接続される。チャネルストッパ電極１６が層間絶縁膜１３の開口部２１を介してチ
ャネルストッパ層１６と電気的に接続され、層間絶縁膜１３の開口部２２を介してｎ＋形
ソース層１０ａと電気的に接続される。これにより、チャネルストッパ層１６、チャネル
ストッパ電極２７、及びｎ＋形ソース層１０ａは電気的に接続され、導電性の高いチップ
の端部を介してドレイン電極と同電位に維持される。
気的に接続される。チャネルストッパ電極１６が層間絶縁膜１３の開口部２１を介してチ
ャネルストッパ層１６と電気的に接続され、層間絶縁膜１３の開口部２２を介してｎ＋形
ソース層１０ａと電気的に接続される。これにより、チャネルストッパ層１６、チャネル
ストッパ電極２７、及びｎ＋形ソース層１０ａは電気的に接続され、導電性の高いチップ
の端部を介してドレイン電極と同電位に維持される。
次に本実施形態にかかるＭＯＳＦＥＴ１００の動作について説明する。ゲート電極１４
に閾値を超える電圧が印加されてＭＯＳＦＥＴ１００がＯＮ状態になると、ｎ＋形ソース
層１０と第２のｎ形ピラー層６との間のｐ形ベース層９にはチャネル層が形成さる。ドレ
イン電極２４にソース電極２５に対して正電圧を印加すると、チャネル層を介してドレイ
ン電極２４からソース電極２５に電流が流れる。
に閾値を超える電圧が印加されてＭＯＳＦＥＴ１００がＯＮ状態になると、ｎ＋形ソース
層１０と第２のｎ形ピラー層６との間のｐ形ベース層９にはチャネル層が形成さる。ドレ
イン電極２４にソース電極２５に対して正電圧を印加すると、チャネル層を介してドレイ
ン電極２４からソース電極２５に電流が流れる。
ゲート電極１４に閾値より低い電圧が印加されるとＭＯＳＦＥＴ１００はＯＦＦ状態と
なり、チャネル層が消失し電流は流れない。ドレイン・ソース間の電圧が上昇し、第１の
ドリフト層と第２のドリフト層は空乏化する。ドレイン・ソース間の電圧が、第１及び第
２のドリフト層の耐圧を超えるとアバランシェ降伏が起こり、これにより生じた電子及び
正孔は、それぞれ、ドレイン電極２４及びソース電極２５に排出される。素子部により生
じた正孔は、第１の開口部１８を介してソース電極２５に排出され、終端部により生じた
正孔は、素子部と終端部の境界にある第２の開口部１９からソース電極２５に排出される
。第２の開口部１９の方が、素子部の全体に形成されている第１の開口部１８より、正孔
による電流が流れる断面積が狭い。このため、素子部と終端部で耐圧が同じであると、終
端部のアバランシェにより生じた正孔の電流により、素子部と終端部の境界部にある第２
の開口部１９で電流集中が発生し破壊しやすい。すなわち、終端部では耐量が低い。
なり、チャネル層が消失し電流は流れない。ドレイン・ソース間の電圧が上昇し、第１の
ドリフト層と第２のドリフト層は空乏化する。ドレイン・ソース間の電圧が、第１及び第
２のドリフト層の耐圧を超えるとアバランシェ降伏が起こり、これにより生じた電子及び
正孔は、それぞれ、ドレイン電極２４及びソース電極２５に排出される。素子部により生
じた正孔は、第１の開口部１８を介してソース電極２５に排出され、終端部により生じた
正孔は、素子部と終端部の境界にある第２の開口部１９からソース電極２５に排出される
。第２の開口部１９の方が、素子部の全体に形成されている第１の開口部１８より、正孔
による電流が流れる断面積が狭い。このため、素子部と終端部で耐圧が同じであると、終
端部のアバランシェにより生じた正孔の電流により、素子部と終端部の境界部にある第２
の開口部１９で電流集中が発生し破壊しやすい。すなわち、終端部では耐量が低い。
本実施の形態に係るＭＯＳＦＥＴ１００は、ドリフト層を第１のドリフト層５と第２の
ドリフト層８の２断構造とし、それぞれのドリフト層の水平方向にｎ形ピラー層とｐ形ピ
ラー層を交互に繰り返し配置したスーパージャンクション構造を備えている。第２ドリフ
ト層８は、素子部と終端部のどちらにもスーパージャンクション構造を備えている。これ
に対して、第１のドリフト層５は、素子部にはスーパージャンクション構造を備えている
が、終端部にはスーパージャンクション構造を備えていない。すなわち、第１のドリフト
層５は、終端部にはｎピラー層とｐピラー層が繰り返し配置されたスーパージャンクショ
ン構造の代わりに、ｎ−のエピタキシャル層２が配置される。
ドリフト層８の２断構造とし、それぞれのドリフト層の水平方向にｎ形ピラー層とｐ形ピ
ラー層を交互に繰り返し配置したスーパージャンクション構造を備えている。第２ドリフ
ト層８は、素子部と終端部のどちらにもスーパージャンクション構造を備えている。これ
に対して、第１のドリフト層５は、素子部にはスーパージャンクション構造を備えている
が、終端部にはスーパージャンクション構造を備えていない。すなわち、第１のドリフト
層５は、終端部にはｎピラー層とｐピラー層が繰り返し配置されたスーパージャンクショ
ン構造の代わりに、ｎ−のエピタキシャル層２が配置される。
スーパージャンクション構造は、ｎ形ピラー層とｐ形ピラー層の不純物量が等しくなる
ように形成し、擬似的に低濃度不純物層としているが、製造バラツキにより不純物量のバ
ランスが崩れやすい。不純物量のバランスが崩れると、スーパージャンクション構造は、
擬似的にｎ形またはｐ形の不純物層となり、ＭＯＳＦＥＴがＯＦＦ状態のときに、完全に
空乏化しにくくなり耐圧が低下する。これに対し、ｎ−のエピタキシャル層２は、ＭＯＳ
ＦＥＴがＯＦＦ状態のときは、完全に空乏化しやすいように不純物が低濃度に設定されて
おり、製造バラツキによるｎ−のエピタキシャル層２の空乏化への影響が少ない。製造バ
ラツキに対して耐圧が安定している。
ように形成し、擬似的に低濃度不純物層としているが、製造バラツキにより不純物量のバ
ランスが崩れやすい。不純物量のバランスが崩れると、スーパージャンクション構造は、
擬似的にｎ形またはｐ形の不純物層となり、ＭＯＳＦＥＴがＯＦＦ状態のときに、完全に
空乏化しにくくなり耐圧が低下する。これに対し、ｎ−のエピタキシャル層２は、ＭＯＳ
ＦＥＴがＯＦＦ状態のときは、完全に空乏化しやすいように不純物が低濃度に設定されて
おり、製造バラツキによるｎ−のエピタキシャル層２の空乏化への影響が少ない。製造バ
ラツキに対して耐圧が安定している。
ここで、第１のドリフト層５の素子部と終端部の両者にスーパージャンクションが形成
されていると、素子部と終端部で耐圧が同じなので、素子部のアバランシェの発生と同時
に、終端部でのアバランシェが発生する。この場合、終端部の方がアバランシェの電流に
対する耐量が低いので、終端部でＭＯＳＦＥＴが破壊されてしまい、ＭＯＳＦＥＴの耐量
は低い。しかし、本実施形態のＭＯＳＦＥＴ１００では、第１のドリフト層の終端部には
、製造バラツキに対して耐圧が安定しているｎ−のエピタキシャル層２がスーパージャン
クションの代わりに配置されているので、耐圧の低い素子部のＳＪ１でアバランシェが発
生する。素子部の方がアバランシェに対する耐量が高いので、ＭＯＳＦＥＴ１００の耐量
が向上する。
されていると、素子部と終端部で耐圧が同じなので、素子部のアバランシェの発生と同時
に、終端部でのアバランシェが発生する。この場合、終端部の方がアバランシェの電流に
対する耐量が低いので、終端部でＭＯＳＦＥＴが破壊されてしまい、ＭＯＳＦＥＴの耐量
は低い。しかし、本実施形態のＭＯＳＦＥＴ１００では、第１のドリフト層の終端部には
、製造バラツキに対して耐圧が安定しているｎ−のエピタキシャル層２がスーパージャン
クションの代わりに配置されているので、耐圧の低い素子部のＳＪ１でアバランシェが発
生する。素子部の方がアバランシェに対する耐量が高いので、ＭＯＳＦＥＴ１００の耐量
が向上する。
ＭＯＳＦＥＴ１００では、第１のドリフト層と第２のドリフト層の厚さの和が耐圧をき
める。本実施の形態に係るＭＯＳＦＥＴ１００は、耐圧が約６００Ｖを想定し、一例とし
て、第１のドリフト層の厚さを３０μｍ、第１のｎ形ピラー層とｐ形ピラー層は厚さ約２
０〜２５μｍで２つのｎ形層の結合で形成され、第２のドリフト層、第２のｎ形ピラー層
及びｐ形ピラー層、第３のｎ形ピラー層及びｐ形ピラー層は、厚さ２０μｍで形成されて
いる。しかしながら、これらの設定は耐圧に対する設計事項により変更されるものである
。また、第１のｎ形ピラー層３及び第１のｐ形ピラー層４は、それぞれＹ方向の２つのｎ
形層とｐ形層の結合で形成されているが、これも設計に応じて、３つ以上のｎ形層とｐ形
層の結合によりそれぞれ形成されていてもよい。
める。本実施の形態に係るＭＯＳＦＥＴ１００は、耐圧が約６００Ｖを想定し、一例とし
て、第１のドリフト層の厚さを３０μｍ、第１のｎ形ピラー層とｐ形ピラー層は厚さ約２
０〜２５μｍで２つのｎ形層の結合で形成され、第２のドリフト層、第２のｎ形ピラー層
及びｐ形ピラー層、第３のｎ形ピラー層及びｐ形ピラー層は、厚さ２０μｍで形成されて
いる。しかしながら、これらの設定は耐圧に対する設計事項により変更されるものである
。また、第１のｎ形ピラー層３及び第１のｐ形ピラー層４は、それぞれＹ方向の２つのｎ
形層とｐ形層の結合で形成されているが、これも設計に応じて、３つ以上のｎ形層とｐ形
層の結合によりそれぞれ形成されていてもよい。
本実施の形態に係るＭＯＳＦＥＴ１００では、第１のドリフト層中の第１のｎ形ピラー
層３と第１のｐ形ピラー層４との不純物量とが等しく、第２のドリフト層中の第２のｎ形
ピラー層６と第２のｐ形ピラー層７との不純物量とが等しく、及び第２のドリフト層中の
ｎ形ピラー層６ａと第２のｐ形ピラー層７ａとの不純物量が等しく設定されていればよい
。第１のドリフト層中の不純濃度と第２のドリフト層中の不純物濃度との高低関係は任意
である。しかし、詳細な実施例による説明は省略するが、本実施形態の変形例に係るＭＯ
ＳＦＥＴ１０１として、第２のドリフト層のスーパージャンクションＳＪ２、ＳＪ３中の
ｎ形及びｐ形の不純物濃度が、第１のドリフトのスーパージャンクションＳＪ１よりも高
くすることもできる。例えば、各スーパージャンクションＳＪ１、ＳＪ２、ＳＪ３中のｎ
形不純物量とｐ形不純物量とのバランスがとれた状態（ｎ形とｐ形の不純物量が互いに等
しい状態）で、スーパージャンクションＳＪ２、ＳＪ３の各ｎ形ピラー層及び各ｐ形ピラ
ー層の不純物濃度がスーパージャンクションＳＪ１のｎ形ピラー層及びｐ形ピラー層より
も高くして形成されることも可能である。
層３と第１のｐ形ピラー層４との不純物量とが等しく、第２のドリフト層中の第２のｎ形
ピラー層６と第２のｐ形ピラー層７との不純物量とが等しく、及び第２のドリフト層中の
ｎ形ピラー層６ａと第２のｐ形ピラー層７ａとの不純物量が等しく設定されていればよい
。第１のドリフト層中の不純濃度と第２のドリフト層中の不純物濃度との高低関係は任意
である。しかし、詳細な実施例による説明は省略するが、本実施形態の変形例に係るＭＯ
ＳＦＥＴ１０１として、第２のドリフト層のスーパージャンクションＳＪ２、ＳＪ３中の
ｎ形及びｐ形の不純物濃度が、第１のドリフトのスーパージャンクションＳＪ１よりも高
くすることもできる。例えば、各スーパージャンクションＳＪ１、ＳＪ２、ＳＪ３中のｎ
形不純物量とｐ形不純物量とのバランスがとれた状態（ｎ形とｐ形の不純物量が互いに等
しい状態）で、スーパージャンクションＳＪ２、ＳＪ３の各ｎ形ピラー層及び各ｐ形ピラ
ー層の不純物濃度がスーパージャンクションＳＪ１のｎ形ピラー層及びｐ形ピラー層より
も高くして形成されることも可能である。
ＭＯＳＦＥＴ１００がＯＦＦになると、徐々にドレイン・ソース電圧が上昇していく。
ドリフト層にスーパージャンクション構造を用いると、ドレイン・ソース間電圧が低い段
階で急激にゲート・ドレイン容量ＣＧＤが減少し、これが原因でゲート電極からノイズが
発生する。上記のように第２ドリフト層中のｎ形ピラー層とｐ形ピラー層の不純物濃度を
第１のドリフト層中よりも高くすることで、ドレイン・ソース間電圧の低い段階での第２
のドリフト層の空乏化が抑制されるので、急激なゲート・ドレイン容量ＣＧＤの減少が抑
制される。この結果、本実施形態の変形例に係るＭＯＳＦＥＴ１０１では、ゲートからの
ノイズの発生が抑制される。本変形例は、以後の実施形態でも適用可能である。
ドリフト層にスーパージャンクション構造を用いると、ドレイン・ソース間電圧が低い段
階で急激にゲート・ドレイン容量ＣＧＤが減少し、これが原因でゲート電極からノイズが
発生する。上記のように第２ドリフト層中のｎ形ピラー層とｐ形ピラー層の不純物濃度を
第１のドリフト層中よりも高くすることで、ドレイン・ソース間電圧の低い段階での第２
のドリフト層の空乏化が抑制されるので、急激なゲート・ドレイン容量ＣＧＤの減少が抑
制される。この結果、本実施形態の変形例に係るＭＯＳＦＥＴ１０１では、ゲートからの
ノイズの発生が抑制される。本変形例は、以後の実施形態でも適用可能である。
本実施の形態の係るＭＯＳＦＥＴ１００は、ドリフト層を第１のドリフト層と第２のド
リフト層の２断構造とし、それぞれのドリフト層の水平方向にｎピラー層とｐピラー層を
交互に繰り返し配置したスーパージャンクション構造を備えている。第２ドリフト層は、
素子部と終端部のどちらにもスーパージャンクション構造を備えている。これに対して、
第１のドリフト層は、素子部にはスーパージャンクション構造を備えているが、終端部に
はスーパージャンクション構造を備えていない。すなわち、第１のドリフト層は、終端部
において、ｎピラー層とｐピラー層が繰り返し配置された構造の代わりに、ｎ−のエピタ
キシャル層２が配置される。
リフト層の２断構造とし、それぞれのドリフト層の水平方向にｎピラー層とｐピラー層を
交互に繰り返し配置したスーパージャンクション構造を備えている。第２ドリフト層は、
素子部と終端部のどちらにもスーパージャンクション構造を備えている。これに対して、
第１のドリフト層は、素子部にはスーパージャンクション構造を備えているが、終端部に
はスーパージャンクション構造を備えていない。すなわち、第１のドリフト層は、終端部
において、ｎピラー層とｐピラー層が繰り返し配置された構造の代わりに、ｎ−のエピタ
キシャル層２が配置される。
後述の製造方法で説明するように、第１のドリフト層のｎ形ピラー層３とｐ形ピラー層
４は、第１のエピタキシャル層２のエピタキシャル成長とｎ形不純物及びｐ形不純物のイ
オン注入を繰り返すマルチエピの手法により形成され、Ｙ方向におけるｎ形不純物の濃度
分布の中心に不純物濃度の極大値を有する複数のｎ形拡散層及びｐ形拡散層がそれぞれ互
いに結合して形成されている。第２のドリフト層のｐ形ピラー層７、７ａは、それぞれ第
２のエピタキシャル層６ｂに形成された第１及び第２のトレンチに埋込形成され、それぞ
れにｐ形ピラー層７、７ａに挟まれた第２のエピタキシャル層６ｂが第２のドリフト層の
ｎ形ピラー層６、６ａとして形成されている。この第２のドリフト層のようにトレンチに
埋め込まれたｐ形ピラー層で第１のドリフト層５のスーパージャンクションＳＪ１を形成
すると、ｎ形ピラー層は第１のエピタキシャル層２から形成されるので、第１のドリフト
層の終端部に低不純物濃度のｎ−形エピタキシャル層を形成することができない。また、
第１のドリフト層５のｎ形ピラー層３及びｐ形ピラー層４をどちらもトレンチに埋め込ま
れたピラー層で形成すると、製造工程が複雑となり製造が困難である。さらに、第２のド
リフト層８のスーパージャンクションの構造を、第１のドリフト層のスーパージャンクシ
ョンを形成するマルチエピの手法を用いた拡散層で形成すると、製造工程が増大して製造
コストが増大してしまう。
４は、第１のエピタキシャル層２のエピタキシャル成長とｎ形不純物及びｐ形不純物のイ
オン注入を繰り返すマルチエピの手法により形成され、Ｙ方向におけるｎ形不純物の濃度
分布の中心に不純物濃度の極大値を有する複数のｎ形拡散層及びｐ形拡散層がそれぞれ互
いに結合して形成されている。第２のドリフト層のｐ形ピラー層７、７ａは、それぞれ第
２のエピタキシャル層６ｂに形成された第１及び第２のトレンチに埋込形成され、それぞ
れにｐ形ピラー層７、７ａに挟まれた第２のエピタキシャル層６ｂが第２のドリフト層の
ｎ形ピラー層６、６ａとして形成されている。この第２のドリフト層のようにトレンチに
埋め込まれたｐ形ピラー層で第１のドリフト層５のスーパージャンクションＳＪ１を形成
すると、ｎ形ピラー層は第１のエピタキシャル層２から形成されるので、第１のドリフト
層の終端部に低不純物濃度のｎ−形エピタキシャル層を形成することができない。また、
第１のドリフト層５のｎ形ピラー層３及びｐ形ピラー層４をどちらもトレンチに埋め込ま
れたピラー層で形成すると、製造工程が複雑となり製造が困難である。さらに、第２のド
リフト層８のスーパージャンクションの構造を、第１のドリフト層のスーパージャンクシ
ョンを形成するマルチエピの手法を用いた拡散層で形成すると、製造工程が増大して製造
コストが増大してしまう。
本実施形態に係るＭＯＳＦＥＴ１００では、第１のドリフト層の第１のスーパージャン
クションを、複数のｎ形拡散層からなるｎ形ピラー層と複数のｐ形拡散層からなるｐ形ピ
ラー層とで形成し、第２のドリフト層の第２及び第３のスーパージャンクションをトレン
チに埋め込まれたｐ形ピラー層とこれに挟まれたｎ形ピラー層で形成している。このこと
が、容易な製造工程で、ＭＯＳＦＥＴ１００が、素子部に第１のスーパージャンクション
構造ＳＪ１を有し、終端部に低不純物濃度のエピタキシャル層２を有した第１のドリフト
層５と、素子部と終端部にそれぞれ第２のスーパージャンクションＳＪ２及び第３のスー
パージャンクションＳＪ３を有した第２のドリフト層８とを、有することを可能にしてい
る。
クションを、複数のｎ形拡散層からなるｎ形ピラー層と複数のｐ形拡散層からなるｐ形ピ
ラー層とで形成し、第２のドリフト層の第２及び第３のスーパージャンクションをトレン
チに埋め込まれたｐ形ピラー層とこれに挟まれたｎ形ピラー層で形成している。このこと
が、容易な製造工程で、ＭＯＳＦＥＴ１００が、素子部に第１のスーパージャンクション
構造ＳＪ１を有し、終端部に低不純物濃度のエピタキシャル層２を有した第１のドリフト
層５と、素子部と終端部にそれぞれ第２のスーパージャンクションＳＪ２及び第３のスー
パージャンクションＳＪ３を有した第２のドリフト層８とを、有することを可能にしてい
る。
なお、本実施の形態に係るＭＯＳＦＥＴ１００における、第２のドリフト層８の素子部
の第２のｎ形ピラー層６と第２のｐ形ピラー層７と、終端部の第３のｎ形ピラー層６ａと
第３ｐ形ピラー層７ａとは、それぞれｎ形とｐ形の不純物量が互いに等しく形成されてい
る。そして、第２のｎ形ピラー層６と第３のｎ形ピラー層６ａとは、同じｎ形ピラー層で
あり、第２のｐ形ピラー層７と第３のｐ形ピラー層７ａとは、同じｐ形ピラー層である。
しかしながら、設計に応じて、第３のｎ形ピラー層６ａ及び第３のｐ形ピラー層７ａは、
各ピラー層のＸ方向の幅などを変えることで、それぞれ、第２のｎ形ピラー層６及び第２
のｐ形ピラー層７との不純物量と異なって形成されても良い。
の第２のｎ形ピラー層６と第２のｐ形ピラー層７と、終端部の第３のｎ形ピラー層６ａと
第３ｐ形ピラー層７ａとは、それぞれｎ形とｐ形の不純物量が互いに等しく形成されてい
る。そして、第２のｎ形ピラー層６と第３のｎ形ピラー層６ａとは、同じｎ形ピラー層で
あり、第２のｐ形ピラー層７と第３のｐ形ピラー層７ａとは、同じｐ形ピラー層である。
しかしながら、設計に応じて、第３のｎ形ピラー層６ａ及び第３のｐ形ピラー層７ａは、
各ピラー層のＸ方向の幅などを変えることで、それぞれ、第２のｎ形ピラー層６及び第２
のｐ形ピラー層７との不純物量と異なって形成されても良い。
次に、本実施の形態に係るＭＯＳＦＥＴ１００の製造方法を、図３〜図８を用いて説明
する。図３〜図８の各図は、本実施の形態に係るＭＯＳＦＥＴ１００の製造工程を示す要
部断面図である。各図は、図２の断面図をさらに簡略化し、素子部と終端部のそれぞれの
要部を簡単に比較しながら説明する。
する。図３〜図８の各図は、本実施の形態に係るＭＯＳＦＥＴ１００の製造工程を示す要
部断面図である。各図は、図２の断面図をさらに簡略化し、素子部と終端部のそれぞれの
要部を簡単に比較しながら説明する。
図３に示すように、ｎ形不純物濃度が１０１９／ｃｍ３台のｎ＋形シリコン基板をｎ＋
形のドレイン層１とし、この上に、低不純物濃度（１０１３〜１０１４／ｃｍ３）のｎ−
形の第１のエピタキシャル層２の一部（第１層）２ａが、シリコンのエピタキシャル成長
により形成される。ｎ−形の第１のエピタキシャル層２の第１層２ａの厚さは、１５μｍ
である。フォトレジスト３１ａが、ｎ−形の第１のエピタキシャル層２の第１層２ａの表
面に形成され、素子部においてだけＸ方向に所定の間隔で離間した開口部を有する。ｐ形
不純物のボロン（Ｂ）が、イオン注入により、ｎ−形の第１のエピタキシャル層２の第１
層２ａの表面に、上記フォトレジスト３１ａの開口部を介して注入され、ボロン注入層（
第２導電形不純物層）３４が形成される。イオン注入の条件は、例えば、ボロンのドーズ
量が数１０１３／ｃｍ2程度で、加速電圧は数１００ｋＶ程度である。なお、イオン注入
以外にも、ボロンの原料ガスを含んだ雰囲気中から気相拡散によりボロンを注入させるこ
と、または、ボロンを含んだ固体から固相拡散によりボロンを注入させることも可能であ
る。
形のドレイン層１とし、この上に、低不純物濃度（１０１３〜１０１４／ｃｍ３）のｎ−
形の第１のエピタキシャル層２の一部（第１層）２ａが、シリコンのエピタキシャル成長
により形成される。ｎ−形の第１のエピタキシャル層２の第１層２ａの厚さは、１５μｍ
である。フォトレジスト３１ａが、ｎ−形の第１のエピタキシャル層２の第１層２ａの表
面に形成され、素子部においてだけＸ方向に所定の間隔で離間した開口部を有する。ｐ形
不純物のボロン（Ｂ）が、イオン注入により、ｎ−形の第１のエピタキシャル層２の第１
層２ａの表面に、上記フォトレジスト３１ａの開口部を介して注入され、ボロン注入層（
第２導電形不純物層）３４が形成される。イオン注入の条件は、例えば、ボロンのドーズ
量が数１０１３／ｃｍ2程度で、加速電圧は数１００ｋＶ程度である。なお、イオン注入
以外にも、ボロンの原料ガスを含んだ雰囲気中から気相拡散によりボロンを注入させるこ
と、または、ボロンを含んだ固体から固相拡散によりボロンを注入させることも可能であ
る。
次に図４に示すように、フォトレジスト３１ａを剥離した後に、別のフォトレジスト３
１ｂが、ｎ−形の第１のエピタキシャル層２の第１層２ａの表面に形成される。フォトレ
ジスト３１ｂは、素子部においてだけＸ方向に所定の間隔で離間し、それぞれの隣り合う
上記ボロン注入層３４の間に開口部を有する。ｎ形不純物のリン（Ｐ）が、イオン注入に
より、ｎ−形の第１のエピタキシャル層２の第１層２ａの表面に、上記フォトレジスト３
１ｂの開口部を介して注入され、リン注入層（第１導電形不純物層）３３が形成される。
イオン注入の条件は、例えば、リンのドーズ量が数１０１３／ｃｍ2程度で、加速電圧は
数１００ｋＶ程度である。なお、イオン注入以外にも、リンの原料ガスを含んだ雰囲気中
から気相拡散によりリンを注入させること、または、リンを含んだ固体から固相拡散させ
ることによりリンを注入させることも可能である。
１ｂが、ｎ−形の第１のエピタキシャル層２の第１層２ａの表面に形成される。フォトレ
ジスト３１ｂは、素子部においてだけＸ方向に所定の間隔で離間し、それぞれの隣り合う
上記ボロン注入層３４の間に開口部を有する。ｎ形不純物のリン（Ｐ）が、イオン注入に
より、ｎ−形の第１のエピタキシャル層２の第１層２ａの表面に、上記フォトレジスト３
１ｂの開口部を介して注入され、リン注入層（第１導電形不純物層）３３が形成される。
イオン注入の条件は、例えば、リンのドーズ量が数１０１３／ｃｍ2程度で、加速電圧は
数１００ｋＶ程度である。なお、イオン注入以外にも、リンの原料ガスを含んだ雰囲気中
から気相拡散によりリンを注入させること、または、リンを含んだ固体から固相拡散させ
ることによりリンを注入させることも可能である。
フォトレジスト３１ｂを剥離した後に、図５に示したように、さらに、ｎ−形の第１の
エピタキシャル層２の第２層２ｂが、エピタキシャル成長により形成される。ｎ−形の第
１のエピタキシャル層２の第２層２ｂの厚さは、例えば１０μｍである。
エピタキシャル層２の第２層２ｂが、エピタキシャル成長により形成される。ｎ−形の第
１のエピタキシャル層２の第２層２ｂの厚さは、例えば１０μｍである。
図６に示したように、ｎ−形の第１のエピタキシャル層２の第２層２ｂの表面に、図３
に示した上記フォトレジスト３１ａを介したイオン注入によるボロン注入層３４の形成、
及び図４に示したフォトレジスト３１ｂを介したイオン中によるリン注入層３３の形成が
行われる。なお、ＭＯＳＦＥＴの耐圧を上げる設計に対応して、上記ｎ−形の第１のエピ
タキシャル層２の第２層２ｂの形成、ボロン注入層３４の形成、及びリン注入層３３の形
成を、単位工程として、この単位工程が複数回さらに繰り返されることも可能である。本
実施の形態に係るＭＯＳＦＥＴ１００は、この単位工程が１回行われて、二段構造のボロ
ン注入層３４とリン注入層３３を有する。さらに、ｎ−形の第１のエピタキシャル層２の
第３層２ｃが、エピタキシャル成長により形成される。ｎ−形の第１のエピタキシャル層
２の第３層２ｃの厚さは、例えば５μｍである。以上により、ｎ−形の第１のエピタキシ
ャル層２中に、２段のボロン注入層３４とリン注入層３３が、Ｘ方向に沿って交互に配置
されて形成された構造を備えた、第１のドリフト層５が形成される。ｎ−形の第１のエピ
タキシャル層２の厚さは、合計３０μｍ形成され、ボロン注入層３４とリン注入層３３は
、ｎ−形の第１のエピタキシャル層２の表面から、深さ５μｍ及び１５μｍの位置に形成
される。
に示した上記フォトレジスト３１ａを介したイオン注入によるボロン注入層３４の形成、
及び図４に示したフォトレジスト３１ｂを介したイオン中によるリン注入層３３の形成が
行われる。なお、ＭＯＳＦＥＴの耐圧を上げる設計に対応して、上記ｎ−形の第１のエピ
タキシャル層２の第２層２ｂの形成、ボロン注入層３４の形成、及びリン注入層３３の形
成を、単位工程として、この単位工程が複数回さらに繰り返されることも可能である。本
実施の形態に係るＭＯＳＦＥＴ１００は、この単位工程が１回行われて、二段構造のボロ
ン注入層３４とリン注入層３３を有する。さらに、ｎ−形の第１のエピタキシャル層２の
第３層２ｃが、エピタキシャル成長により形成される。ｎ−形の第１のエピタキシャル層
２の第３層２ｃの厚さは、例えば５μｍである。以上により、ｎ−形の第１のエピタキシ
ャル層２中に、２段のボロン注入層３４とリン注入層３３が、Ｘ方向に沿って交互に配置
されて形成された構造を備えた、第１のドリフト層５が形成される。ｎ−形の第１のエピ
タキシャル層２の厚さは、合計３０μｍ形成され、ボロン注入層３４とリン注入層３３は
、ｎ−形の第１のエピタキシャル層２の表面から、深さ５μｍ及び１５μｍの位置に形成
される。
次に、ｎ形の第２のエピタキシャル層６ｂが、第１のドリフト層５上にシリコンのエピ
タキシャル成長により形成される。ｎ形の第２のエピタキシャル層６ｂの厚さは、例えば
２０μｍであり、ｎ形不純物濃度は、例えば、１０１５〜１０１６／ｃｍ３である。図７
に示したように、フォトレジスト３５が、ｎ形の第２のエピタキシャル層６ｂの表面上に
形成され、素子部と終端部にそれぞれ後述の第２及び第３のｐ形ピラー層の形成される位
置に対応させてＸ方向に離間配置された開口部を有する。なお、本実施形態にかかるＭＯ
ＳＦＥＴ１００は、第２及び第３のｐ形ピラー層は同じｐ形ピラー層を有するので、上記
の素子部及び終端部でのＸ方向の開口幅は同じ幅である。
タキシャル成長により形成される。ｎ形の第２のエピタキシャル層６ｂの厚さは、例えば
２０μｍであり、ｎ形不純物濃度は、例えば、１０１５〜１０１６／ｃｍ３である。図７
に示したように、フォトレジスト３５が、ｎ形の第２のエピタキシャル層６ｂの表面上に
形成され、素子部と終端部にそれぞれ後述の第２及び第３のｐ形ピラー層の形成される位
置に対応させてＸ方向に離間配置された開口部を有する。なお、本実施形態にかかるＭＯ
ＳＦＥＴ１００は、第２及び第３のｐ形ピラー層は同じｐ形ピラー層を有するので、上記
の素子部及び終端部でのＸ方向の開口幅は同じ幅である。
ｎ形の第２のエピタキシャル層６ｂが、上記フォトレジスト３５の開口部を介して、Ｒ
ＩＥ（Riactive Ion Etching）によりエッチングされる。この結果、ｎ形の第２のエピタ
キシャル層６ｂの素子部に第１のトレンチが、終端部に第２のトレンチが、それぞれ、ｎ
形の第２のエピタキシャル層６ｂを貫通し、第１のドリフト層５に達するように形成され
る。
ＩＥ（Riactive Ion Etching）によりエッチングされる。この結果、ｎ形の第２のエピタ
キシャル層６ｂの素子部に第１のトレンチが、終端部に第２のトレンチが、それぞれ、ｎ
形の第２のエピタキシャル層６ｂを貫通し、第１のドリフト層５に達するように形成され
る。
フォトレジスト３５を剥離した後に、図８に示したように、ｐ形のシリコン層が、ｎ形
の第２のエピタキシャル層６ｂに形成された第１のトレンチと第２のトレンチに、エピタ
キシャル成長により埋込まれる。この結果、素子部には、第１のトレンチに埋め込まれた
第２のｐ形ピラー層７が形成され、終端部には、第２のトレンチに埋め込まれた第３のｐ
形ピラー層７ａが形成される。隣り合う第２のｐ形ピラー層で挟まれたｎ形の第２のエピ
タキシャル層６ｂは、第２のｎ形ピラー層６であり、隣り合う第３のｐ形ピラー層７ａで
挟まれたｎ形の第２のエピタキシャル層６ｂは、第３のｎ形ピラー層６ａである。なお、
上記トレンチが埋め込まれるｐ形シリコンのエピタキシャル成長のｐ形不純物のドーピン
グ条件は、第２及び第３のｐ形ピラー層中のｐ形不純物量が、それぞれ第２及び第３のｎ
形ピラー層のｎ形不純物量と同じとなるように決められる。以上により、ｎ形の第２のエ
ピタキシャル層６ｂ中に、第２のｎ形ピラー層６と、第２のｐ形ピラー層７と、第３のｎ
形ピラー層６ａと、第３のｐ形ピラー層７ａを有する、第２のドリフト層８が形成される
。
の第２のエピタキシャル層６ｂに形成された第１のトレンチと第２のトレンチに、エピタ
キシャル成長により埋込まれる。この結果、素子部には、第１のトレンチに埋め込まれた
第２のｐ形ピラー層７が形成され、終端部には、第２のトレンチに埋め込まれた第３のｐ
形ピラー層７ａが形成される。隣り合う第２のｐ形ピラー層で挟まれたｎ形の第２のエピ
タキシャル層６ｂは、第２のｎ形ピラー層６であり、隣り合う第３のｐ形ピラー層７ａで
挟まれたｎ形の第２のエピタキシャル層６ｂは、第３のｎ形ピラー層６ａである。なお、
上記トレンチが埋め込まれるｐ形シリコンのエピタキシャル成長のｐ形不純物のドーピン
グ条件は、第２及び第３のｐ形ピラー層中のｐ形不純物量が、それぞれ第２及び第３のｎ
形ピラー層のｎ形不純物量と同じとなるように決められる。以上により、ｎ形の第２のエ
ピタキシャル層６ｂ中に、第２のｎ形ピラー層６と、第２のｐ形ピラー層７と、第３のｎ
形ピラー層６ａと、第３のｐ形ピラー層７ａを有する、第２のドリフト層８が形成される
。
続いて図示しない工程において熱処理工程が行われる。この熱処理工程にて、第１のド
リフト層中の２段のリン注入層３３は、それぞれ、その中のリン原子が拡散して広がりそ
れぞれがｎ形拡散層となり、Ｙ方向で互いに結合する。この結果、ｎ形拡散層がＹ方向に
連結した第１のｎ形ピラー層３が、第１のドリフト層５中に形成される。同様にして、第
１のドリフト層中の２段のボロン注入層３４は、それぞれ、その中のボロン原子が拡散し
て広がりそれぞれがｐ形拡散層となり、Ｙ方向で互いに結合する。この結果、ｐ形拡散層
がＹ方向に連結した第１のｐ形ピラー層４が、第１のドリフト層５中に形成される。また
、第１のｎ形ピラー層３は、第２のｎ形ピラー層６とリンの拡散により連結され、第２の
ｐ形ピラー層４は、第２のｐ形ピラー層７とボロンの拡散により連結される。
リフト層中の２段のリン注入層３３は、それぞれ、その中のリン原子が拡散して広がりそ
れぞれがｎ形拡散層となり、Ｙ方向で互いに結合する。この結果、ｎ形拡散層がＹ方向に
連結した第１のｎ形ピラー層３が、第１のドリフト層５中に形成される。同様にして、第
１のドリフト層中の２段のボロン注入層３４は、それぞれ、その中のボロン原子が拡散し
て広がりそれぞれがｐ形拡散層となり、Ｙ方向で互いに結合する。この結果、ｐ形拡散層
がＹ方向に連結した第１のｐ形ピラー層４が、第１のドリフト層５中に形成される。また
、第１のｎ形ピラー層３は、第２のｎ形ピラー層６とリンの拡散により連結され、第２の
ｐ形ピラー層４は、第２のｐ形ピラー層７とボロンの拡散により連結される。
以上により、第１のスーパージャンクション構造ＳＪ１が、第１のドリフト層中の素子
部に形成され、ｎ−形の第１のエピタキシャル層２が、終端部に形成される。また、第２
のスーパージャンクションＳＪ２及び第３のスーパージャンクションＳＪ３が、それぞれ
第２のドリフト層８中の素子部及び終端部に形成される。
部に形成され、ｎ−形の第１のエピタキシャル層２が、終端部に形成される。また、第２
のスーパージャンクションＳＪ２及び第３のスーパージャンクションＳＪ３が、それぞれ
第２のドリフト層８中の素子部及び終端部に形成される。
以後は、図示による詳細な説明は省略するが、通常のＭＯＳＦＥＴの素子部を形成する
製造工程が行われる。例えば、絶縁膜１３が熱酸化により終端部の第２ドリフト層８上に
形成される。素子部の隣り合うｐ形ベース層９の間で、ｎ＋形ソース層１０、ｐ形ベース
層９及び第２のｎ形ピラー層６上に、ゲート絶縁膜１２を介してゲート電極１４がポリシ
リコンで形成される。ゲート電極１４と同一工程にて、ゲート配線層１５及びチャネルス
トッパ層１６がポリシリコンで形成される。ゲート絶縁膜１２、ゲート電極１４、ゲート
配線層１５、絶縁膜１３、及びチャネルストッパ層１６上に、シリコン酸化膜の層間絶縁
膜１７がＣＶＤ（Chemical Vapor Deposition）等で形成される。その後、層間絶縁膜１
７の素子部のゲート電極１４間に第１の開口部１８が、層間絶縁膜１７の素子部と終端部
の境界部に第２の開口部１９が、ｐ形ベース層９とｎ＋形ソース層１０に達するようにそ
れぞれ形成される。また、ゲート配線層１５に達する開口部２０、チャネルストッパ層１
６に達する開口部２１、ｐ形ベース層９ｂに達する開口部２２、及びチップ端部に開口部
２３が形成される。ｐ形ベース層９が素子部に、ｐ形ベース層９ａが素子部と終端部の境
界部に、及びｐ形ベース層９ｂがチップ端部に、それぞれ同一工程のｐ形不純物の拡散に
より形成される。ｐ形不純物のイオン注入のドーズ量は、例えば１０１３／ｃｍ２台とす
ることができる。続いて、ｎ＋形ソース層１０が素子部に、ｎ＋形ソース層１０ａがチッ
プ端部に、ｎ形不純物の拡散により形成される。ｎ形不純物のイオン注入のドーズ量は、
例えば１０１５／ｃｍ２台とすることができる。
製造工程が行われる。例えば、絶縁膜１３が熱酸化により終端部の第２ドリフト層８上に
形成される。素子部の隣り合うｐ形ベース層９の間で、ｎ＋形ソース層１０、ｐ形ベース
層９及び第２のｎ形ピラー層６上に、ゲート絶縁膜１２を介してゲート電極１４がポリシ
リコンで形成される。ゲート電極１４と同一工程にて、ゲート配線層１５及びチャネルス
トッパ層１６がポリシリコンで形成される。ゲート絶縁膜１２、ゲート電極１４、ゲート
配線層１５、絶縁膜１３、及びチャネルストッパ層１６上に、シリコン酸化膜の層間絶縁
膜１７がＣＶＤ（Chemical Vapor Deposition）等で形成される。その後、層間絶縁膜１
７の素子部のゲート電極１４間に第１の開口部１８が、層間絶縁膜１７の素子部と終端部
の境界部に第２の開口部１９が、ｐ形ベース層９とｎ＋形ソース層１０に達するようにそ
れぞれ形成される。また、ゲート配線層１５に達する開口部２０、チャネルストッパ層１
６に達する開口部２１、ｐ形ベース層９ｂに達する開口部２２、及びチップ端部に開口部
２３が形成される。ｐ形ベース層９が素子部に、ｐ形ベース層９ａが素子部と終端部の境
界部に、及びｐ形ベース層９ｂがチップ端部に、それぞれ同一工程のｐ形不純物の拡散に
より形成される。ｐ形不純物のイオン注入のドーズ量は、例えば１０１３／ｃｍ２台とす
ることができる。続いて、ｎ＋形ソース層１０が素子部に、ｎ＋形ソース層１０ａがチッ
プ端部に、ｎ形不純物の拡散により形成される。ｎ形不純物のイオン注入のドーズ量は、
例えば１０１５／ｃｍ２台とすることができる。
ドレイン電極２４が、ｎ＋形ドレイン層１に電気的に接続するように形成される。ソー
ス電極２５が、第１の開口部と第２の開口部を介して、ｐ形ベース層９とｎ＋形ソース層
１０に電気的に接続するように形成される。ゲート金属配線層２６が、開口部２０を介し
てゲート配線層に電気的に接続するよう形成される。チャネルストッパ電極２７が、開口
部２１及び開口部２２を介して、それぞれチャネルストッパ層及びｎ＋形ソース層１０ａ
に電気的に接続されるように形成される。ドレイン電極２４、ソース電極２５、ゲート金
属配線層２６、及びチャネルストッパ電極２７は、金属材料であればよく、例えば、アル
ミニウム、銅、金などを用いることができる。
ス電極２５が、第１の開口部と第２の開口部を介して、ｐ形ベース層９とｎ＋形ソース層
１０に電気的に接続するように形成される。ゲート金属配線層２６が、開口部２０を介し
てゲート配線層に電気的に接続するよう形成される。チャネルストッパ電極２７が、開口
部２１及び開口部２２を介して、それぞれチャネルストッパ層及びｎ＋形ソース層１０ａ
に電気的に接続されるように形成される。ドレイン電極２４、ソース電極２５、ゲート金
属配線層２６、及びチャネルストッパ電極２７は、金属材料であればよく、例えば、アル
ミニウム、銅、金などを用いることができる。
以上説明した製造方法を用いることで、図１及び図２に記載の本実施の形態に係るＭＯ
ＳＦＥＴ１００を製造することができる。なお、上記製造方法の説明の中で、第２のｐ形
ピラー層７及び第３のｐ形ピラー層７ａが、それぞれ第１及び第２のトレンチに、ｐ形の
シリコン層がエピタキシャル成長で埋め込まれて形成される工程を説明した。ここで、第
１及び第２のトレンチのアスペクト比が高すぎる場合に、第２のｐ形ピラー層７及び第３
のｐ形ピラー層７ａ内にボイドが形成されることがある。この場合は、第１及び第２のト
レンチのＸ方向の幅が、第２の電極側に向かって(第１の電極から離れるほど）広くなる
構造としてもよい。こうすることで、ｐ形のシリコン層がエピタキシャル成長によりトレ
ンチ内に良好に埋め込まれるようになるので、第２のｐ形ピラー層７及び第３のｐ形ピラ
ー層７ａ内のボイドの発生を抑制できる。
ＳＦＥＴ１００を製造することができる。なお、上記製造方法の説明の中で、第２のｐ形
ピラー層７及び第３のｐ形ピラー層７ａが、それぞれ第１及び第２のトレンチに、ｐ形の
シリコン層がエピタキシャル成長で埋め込まれて形成される工程を説明した。ここで、第
１及び第２のトレンチのアスペクト比が高すぎる場合に、第２のｐ形ピラー層７及び第３
のｐ形ピラー層７ａ内にボイドが形成されることがある。この場合は、第１及び第２のト
レンチのＸ方向の幅が、第２の電極側に向かって(第１の電極から離れるほど）広くなる
構造としてもよい。こうすることで、ｐ形のシリコン層がエピタキシャル成長によりトレ
ンチ内に良好に埋め込まれるようになるので、第２のｐ形ピラー層７及び第３のｐ形ピラ
ー層７ａ内のボイドの発生を抑制できる。
（第２の実施の形態）
第２の実施の形態に係るＭＯＳＦＥＴ２００を、図９を用いて説明する。図９は、第２
の実施の形態に係る半導体装置の要部断面図である。なお、第１の実施の形態で説明した
構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実
施の形態との相異点について主に説明する。
第２の実施の形態に係るＭＯＳＦＥＴ２００を、図９を用いて説明する。図９は、第２
の実施の形態に係る半導体装置の要部断面図である。なお、第１の実施の形態で説明した
構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実
施の形態との相異点について主に説明する。
本実施の形態に係る半導体装置は、第１の実施の形態同様のＭＯＳＦＥＴであり、その
チップ上面図は、図１に示した第１の実施の形態に係るＭＯＳＦＥＴ１００と同じである
。図９は、図１に示したＡ−Ａに沿った断面図である。本実施の形態に係るＭＯＳＦＥＴ
２００は、以下の点で第１の実施形態に係るＭＯＳＦＥＴ１００と相異する。ＭＯＳＦＥ
Ｔ２００は、チップ端部において、ｎ形のピラー層３ａが、ｎ−形の第１のエピタキシャ
ル層２中にさらに形成されており、Ｙ方向におけるｎ形不純物の濃度分布の中心に、ｎ形
不純物濃度の極大値を有する２つの第２のｎ形層がＹ方向に互いに結合して形成されてい
る。その結合部では、ｎ形不純物濃度が極小値を有する。すなわち、ピラー層３ａは、Ｙ
方向に沿って不純物濃度の極大値と極小値を繰り返した不純物濃度分布を有する。上記第
２のｎ形層は、その中心に不純物濃度の極大値を有する拡散層であり、イオン注入及び熱
処理により形成される。このピラー層３ａは、第２のドリフト層中の第２のエピタキシャ
ル層６ｂに接続し、ｐ形ベース層９ｂの直下に配置される。ピラー層３ａの第２のｎ形層
は、第１のｎ形ピラー層３を構成する第１のｎ形層と同様に拡散層であり、第１のｎ形層
と一体に形成されることができる。つまり、第２のｎ形層は、第１のエピタキシャル層２
中に第１のｎ形層と表面から同じ深さの位置に極大値を有する。これ以外は、第１の実施
の形態に係るＭＯＳＦＥＴ１００と同じ構造である。
チップ上面図は、図１に示した第１の実施の形態に係るＭＯＳＦＥＴ１００と同じである
。図９は、図１に示したＡ−Ａに沿った断面図である。本実施の形態に係るＭＯＳＦＥＴ
２００は、以下の点で第１の実施形態に係るＭＯＳＦＥＴ１００と相異する。ＭＯＳＦＥ
Ｔ２００は、チップ端部において、ｎ形のピラー層３ａが、ｎ−形の第１のエピタキシャ
ル層２中にさらに形成されており、Ｙ方向におけるｎ形不純物の濃度分布の中心に、ｎ形
不純物濃度の極大値を有する２つの第２のｎ形層がＹ方向に互いに結合して形成されてい
る。その結合部では、ｎ形不純物濃度が極小値を有する。すなわち、ピラー層３ａは、Ｙ
方向に沿って不純物濃度の極大値と極小値を繰り返した不純物濃度分布を有する。上記第
２のｎ形層は、その中心に不純物濃度の極大値を有する拡散層であり、イオン注入及び熱
処理により形成される。このピラー層３ａは、第２のドリフト層中の第２のエピタキシャ
ル層６ｂに接続し、ｐ形ベース層９ｂの直下に配置される。ピラー層３ａの第２のｎ形層
は、第１のｎ形ピラー層３を構成する第１のｎ形層と同様に拡散層であり、第１のｎ形層
と一体に形成されることができる。つまり、第２のｎ形層は、第１のエピタキシャル層２
中に第１のｎ形層と表面から同じ深さの位置に極大値を有する。これ以外は、第１の実施
の形態に係るＭＯＳＦＥＴ１００と同じ構造である。
また、製造方法も第１の実施の形態に係るＭＯＳＦＥＴと同じ製造方法で製造すること
ができる。図４及び図６に示された製造工程において、ＭＯＳＦＥＴ２００の第１のドリ
フト層の第１のｎ形ピラー層３を形成する際に、チップ端部に隣接する位置にフォトレジ
スト３１ｂの開口部をさらに設けることで、第１のｎ形ピラー層３の第１のｎ形層と同時
に、ピラー層３ａの第２のｎ形層を形成することができる。すなわち、図４及び図６に示
された工程において、ピラー層３ａの第２のｎ形層を形成するためのリン注入層（第２の
ｎ形不純物層）が、第１のｎ形ピラー層の第１のｎ形層を形成するリン注入層３３と同時
に、チップ端部にＹ方向に二段形成される。この後の熱処理で、リンが拡散して、第２の
ｎ形層がＹ方向に結合したｎ形ピラー層３ａが形成される。
ができる。図４及び図６に示された製造工程において、ＭＯＳＦＥＴ２００の第１のドリ
フト層の第１のｎ形ピラー層３を形成する際に、チップ端部に隣接する位置にフォトレジ
スト３１ｂの開口部をさらに設けることで、第１のｎ形ピラー層３の第１のｎ形層と同時
に、ピラー層３ａの第２のｎ形層を形成することができる。すなわち、図４及び図６に示
された工程において、ピラー層３ａの第２のｎ形層を形成するためのリン注入層（第２の
ｎ形不純物層）が、第１のｎ形ピラー層の第１のｎ形層を形成するリン注入層３３と同時
に、チップ端部にＹ方向に二段形成される。この後の熱処理で、リンが拡散して、第２の
ｎ形層がＹ方向に結合したｎ形ピラー層３ａが形成される。
本実施形態のＭＯＳＦＥＴ２００においても、ドリフト層を第１のドリフト層と第２の
ドリフト層の２断構造とし、それぞれのドリフト層の水平方向にｎピラー層とｐピラー層
を交互に繰り返し配置したスーパージャンクション構造を備えている。第２ドリフト層は
、素子部と終端部のどちらにもスーパージャンクション構造を備えている。これに対して
、第１のドリフト層は、素子部にはスーパージャンクション構造を備えているが、終端部
には、ｎピラー層とｐピラー層が繰り返し配置されたスーパージャンクション構造の代わ
りに、ｎ−のエピタキシャル層２が配置される。ドリフト層が上記第１のドリフト層５及
び第２のドリフト層８から構成されることで、第１の実施の形態に係るＭＯＳＦＥＴ１０
０と同様に、本実施形態に係るＭＯＳＦＥＴ２００も、アバランシェに対する耐量が高い
素子部でアバランシェを起こさせるので、ＭＯＳＦＥＴ１００の耐量が向上する。
ドリフト層の２断構造とし、それぞれのドリフト層の水平方向にｎピラー層とｐピラー層
を交互に繰り返し配置したスーパージャンクション構造を備えている。第２ドリフト層は
、素子部と終端部のどちらにもスーパージャンクション構造を備えている。これに対して
、第１のドリフト層は、素子部にはスーパージャンクション構造を備えているが、終端部
には、ｎピラー層とｐピラー層が繰り返し配置されたスーパージャンクション構造の代わ
りに、ｎ−のエピタキシャル層２が配置される。ドリフト層が上記第１のドリフト層５及
び第２のドリフト層８から構成されることで、第１の実施の形態に係るＭＯＳＦＥＴ１０
０と同様に、本実施形態に係るＭＯＳＦＥＴ２００も、アバランシェに対する耐量が高い
素子部でアバランシェを起こさせるので、ＭＯＳＦＥＴ１００の耐量が向上する。
さらに、本実施形態に係るＭＯＳＦＥＴ２００においても、上記第１のドリフト層５の
第１のスーパージャンクションＳＪ１を、複数のｎ形拡散層からなるｎ形ピラー層３と複
数のｐ形拡散層からなるｐ形ピラー層４とで形成し、上記第２のドリフト層８の第２及び
第３のスーパージャンクションＳＪ２、ＳＪ３をトレンチに埋め込まれたｐ形ピラー層と
これに挟まれたｎ形ピラー層とで形成している。これにより、本実施の形態に係るＭＯＳ
ＦＥＴ２００は、第１の実施の形態に係るＭＯＳＦＥＴ１００と同様に、容易な製造工程
で製造されることができる。
第１のスーパージャンクションＳＪ１を、複数のｎ形拡散層からなるｎ形ピラー層３と複
数のｐ形拡散層からなるｐ形ピラー層４とで形成し、上記第２のドリフト層８の第２及び
第３のスーパージャンクションＳＪ２、ＳＪ３をトレンチに埋め込まれたｐ形ピラー層と
これに挟まれたｎ形ピラー層とで形成している。これにより、本実施の形態に係るＭＯＳ
ＦＥＴ２００は、第１の実施の形態に係るＭＯＳＦＥＴ１００と同様に、容易な製造工程
で製造されることができる。
さらに、本実施の形態に係るＭＯＳＦＥＴ２００は、第１のエピタキシャル層２のチッ
プ端部に隣接して、ｎ形のピラー層３ａが形成されている。ＭＯＳＦＥＴ２００がＯＦＦ
状態の時に、ドレイン・ソース電極間の電圧が上昇するとともに、空乏層が素子部からチ
ップ端部に向かって広がっていく。ｎ形のピラー層３ａは、この空乏層がチップ端部に達
することを防ぐことで、チップ端部でのリーク電流を防止する。このため、本実施形態の
係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００に比べて、チップ
端部での破壊が起こりにくく、信頼性が高い。
プ端部に隣接して、ｎ形のピラー層３ａが形成されている。ＭＯＳＦＥＴ２００がＯＦＦ
状態の時に、ドレイン・ソース電極間の電圧が上昇するとともに、空乏層が素子部からチ
ップ端部に向かって広がっていく。ｎ形のピラー層３ａは、この空乏層がチップ端部に達
することを防ぐことで、チップ端部でのリーク電流を防止する。このため、本実施形態の
係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００に比べて、チップ
端部での破壊が起こりにくく、信頼性が高い。
以上、本発明の実施の形態を説明したが、各実施形態や変形例で説明した特徴は、それ
ぞれ組み合わせて実施することも可能である。また、大半導体装置として、ＭＯＳＦＥＴ
を例にして説明したが、これに限定されることなく、ＳＢＤ（Schottky Barrier Diode)
やＩＧＢＴ（Insulated Gate Bipolar Transistor)などの他の大半導体装置のドリフト層
に対して適用することが可能である。例えば、ＳＢＤの場合は、図２に示した構造で、素
子部にゲート電極とゲート絶縁膜を設けずに、第２のドリフト層の表面で、ソース電極が
第２のｎ形ピラー層６とショットキー接合するように形成することでＳＢＤが提供される
。ＳＢＤの場合は、図２中のゲート配線層１５は、フィールドプレート電極として作用す
ることができる。また、ＩＧＢＴの場合、図２の構造のｎ＋形ドレイン層２とドレイン電
極２４との間に、ｐ＋形コレクタ層を設けることで、ＩＧＢＴが提供される。
ぞれ組み合わせて実施することも可能である。また、大半導体装置として、ＭＯＳＦＥＴ
を例にして説明したが、これに限定されることなく、ＳＢＤ（Schottky Barrier Diode)
やＩＧＢＴ（Insulated Gate Bipolar Transistor)などの他の大半導体装置のドリフト層
に対して適用することが可能である。例えば、ＳＢＤの場合は、図２に示した構造で、素
子部にゲート電極とゲート絶縁膜を設けずに、第２のドリフト層の表面で、ソース電極が
第２のｎ形ピラー層６とショットキー接合するように形成することでＳＢＤが提供される
。ＳＢＤの場合は、図２中のゲート配線層１５は、フィールドプレート電極として作用す
ることができる。また、ＩＧＢＴの場合、図２の構造のｎ＋形ドレイン層２とドレイン電
極２４との間に、ｐ＋形コレクタ層を設けることで、ＩＧＢＴが提供される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
１ ｎ＋形ドレイン層
２、２ａ、２ｂ、２ｃ ｎ−形エピタキシャル層
３ 第１のｎ形ピラー層
３ａ ピラー層
４ 第２のｐ形ピラー層
５ 第１のドリフト層
６ 第２のｎ形ピラー層
６ａ 第３のｎ形ピラー層
６ｂ ｎ形エピタキシャル層
７ 第２のｐ形ピラー層
７ａ 第３のｐ形ピラー層
８ 第２のドリフト層
９、９ａ、９ｂ ｐ形ベース層
１０、１０ａ ｎ＋形ソース層
１１、１１ａ、１１ｂ ｐ＋コンタクト層
１２ ゲート絶縁膜
１３ 絶縁膜
１４ ゲート電極
１５ ゲート配線層
１６ チャネルストッパ層
１７ チャネルストッパ電極
１８ 第１の開口部
１９ 第２の開口部
２０〜２３ 開口部
２４ ドレイン電極
２５ ソース電極
２６ ゲート金属配線層
２７ フィールドストッパ電極
３１ａ、３１ｂ、３５ レジストマスク
３３ リン注入層
３４ ボロン注入層
１００、２００ ＭＯＳＦＥＴ
ＳＪ１ 第１のスーパージャンクション
ＳＪ２ 第２のスーパージャンクション
ＳＪ３ 第３のスーパージャンクション
２、２ａ、２ｂ、２ｃ ｎ−形エピタキシャル層
３ 第１のｎ形ピラー層
３ａ ピラー層
４ 第２のｐ形ピラー層
５ 第１のドリフト層
６ 第２のｎ形ピラー層
６ａ 第３のｎ形ピラー層
６ｂ ｎ形エピタキシャル層
７ 第２のｐ形ピラー層
７ａ 第３のｐ形ピラー層
８ 第２のドリフト層
９、９ａ、９ｂ ｐ形ベース層
１０、１０ａ ｎ＋形ソース層
１１、１１ａ、１１ｂ ｐ＋コンタクト層
１２ ゲート絶縁膜
１３ 絶縁膜
１４ ゲート電極
１５ ゲート配線層
１６ チャネルストッパ層
１７ チャネルストッパ電極
１８ 第１の開口部
１９ 第２の開口部
２０〜２３ 開口部
２４ ドレイン電極
２５ ソース電極
２６ ゲート金属配線層
２７ フィールドストッパ電極
３１ａ、３１ｂ、３５ レジストマスク
３３ リン注入層
３４ ボロン注入層
１００、２００ ＭＯＳＦＥＴ
ＳＪ１ 第１のスーパージャンクション
ＳＪ２ 第２のスーパージャンクション
ＳＪ３ 第３のスーパージャンクション
Claims (1)
- 素子部と、前記素子部を囲む終端部に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域に接続された第１電極と、
前記素子部において、前記第１電極と対向する前記第１半導体領域の表面に複数設けら
れた第２導電形の第２半導体領域と、
前記第２半導体領域の表面に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域内において前記第２半導体領域に接続され、前記第１電極と水平な
第１方向に複数設けられた第２導電形の第４半導体領域と、
前記第４半導体領域に接続され、前記第１半導体領域と前記第４半導体領域との間に位
置し、前記第１方向に対して垂直な第２方向において複数設けられた第２導電形の第５半
導体領域と、
前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域の上に、ゲート絶
縁膜を介して設けられたゲート電極と、
前記第２半導体領域、及び前記第３半導体領域に接続された第２の電極と、
前記終端部において、前記第１半導体領域の表面から前記第１半導体領域内部に達し、
前記第２方向について、前記第５半導体領域よりも前記第１の電極と離れている第２導電
形の第６半導体領域と、
を有し、前記第２方向において、前記第５半導体領域は第２導電形不純物濃度分布の極
大値を有し、前記第５半導体領域同士の間において第２導電形不純物濃度分布の極小値を
有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015097592A JP2015164218A (ja) | 2015-05-12 | 2015-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015097592A JP2015164218A (ja) | 2015-05-12 | 2015-05-12 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013060978A Division JP2013149999A (ja) | 2013-03-22 | 2013-03-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015164218A true JP2015164218A (ja) | 2015-09-10 |
Family
ID=54187010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015097592A Pending JP2015164218A (ja) | 2015-05-12 | 2015-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2015164218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107833911A (zh) * | 2017-12-06 | 2018-03-23 | 无锡橙芯微电子科技有限公司 | 一种能降低超结器件导通电阻的外延结构及制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183350A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 |
| JP2006066421A (ja) * | 2004-08-24 | 2006-03-09 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2015
- 2015-05-12 JP JP2015097592A patent/JP2015164218A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183350A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 |
| JP2006066421A (ja) * | 2004-08-24 | 2006-03-09 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107833911A (zh) * | 2017-12-06 | 2018-03-23 | 无锡橙芯微电子科技有限公司 | 一种能降低超结器件导通电阻的外延结构及制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160620 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160624 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20161216 |