CN114203818A - 半导体装置 - Google Patents

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西口俊史
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Abstract

实施方式提供能够提高雪崩耐量的半导体装置。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第二导电型的第四半导体区域、栅极电极及第二电极。第三半导体区域设置于第二半导体区域的一部分的上方。第四半导体区域设置于第二半导体区域的另一部分的上方，位于比第三半导体区域靠下方的位置，具有比第二半导体区域高的第二导电型的杂质浓度。第二电极包含：第一部分及第二部分，在第二方向上相互分离，且第四半导体区域位于第一部分与第二部分之间；以及第三部分，设置于第一部分的上方及第二部分的上方，且在第二方向上与第三半导体区域并排。第四半导体区域与第一部分、第二部分及第三部分接触。

Description

半导体装置
相关申请
本申请享受以日本专利申请2020-157486号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参考该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
金属-氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极型晶体管(IGBT)等半导体装置，被使用于电力转换等用途。关于半导体装置，期望提高雪崩耐量。
发明内容
本发明的实施方式提供一种能够提高雪崩耐量的半导体装置。
实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第二导电型的第四半导体区域、栅极电极以及第二电极。所述第一半导体区域设置于所述第一电极的上方，与所述第一电极电连接。所述第二半导体区域设置于所述第一半导体区域的上方。所述第三半导体区域设置于所述第二半导体区域的一部分的上方。所述第四半导体区域设置于所述第二半导体区域的另一部分的上方，位于比所述第三半导体区域靠下方的位置，具有比所述第二半导体区域高的第二导电型的杂质浓度。所述栅极电极在与从所述第一半导体区域朝向所述第二半导体区域的第一方向垂直的第二方向上，隔着栅极绝缘层而与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域的一部分并排。所述第二电极设置于所述栅极电极的上方、所述第三半导体区域的上方及所述第四半导体区域的上方，与所述第三半导体区域及所述第四半导体区域电连接。所述第二电极包含：第一部分及第二部分，在所述第二方向上相互分离，且所述第四半导体区域位于所述第一部分与所述第二部分之间；以及第三部分，设置于所述第一部分的上方及所述第二部分的上方，且在所述第二方向上与所述第三半导体区域并排。所述第四半导体区域与所述第一部分、所述第二部分及所述第三部分接触。
附图说明
图1是表示第一实施方式的半导体装置的立体剖视图。
图2是将第一实施方式的半导体装置的一部分放大后的剖视图。
图3的(a)～图5的(b)是表示第一实施方式的半导体装置的制造方法的剖视图。
图6是表示第一实施方式的第一变形例的半导体装置的一部分的剖视图。
图7是表示第一实施方式的第二变形例的半导体装置的一部分的剖视图。
图8是表示第一实施方式的第三变形例的半导体装置的立体剖视图。
图9是表示第二实施方式的半导体装置的立体剖视图。
图10是表示第三实施方式的半导体装置的立体剖视图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。即使在表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。
在本申请说明书及各图中，对与已经说明过的要素相同的要素标注相同的附图标记并适当省略详细的说明。
在以下的说明及附图中，n+、n、n-及p+、p的标记表示各杂质浓度的相对的高低。即，附加有“+”的标记表示与没有附加“+”和“-”中的任一个的标记相比杂质浓度相对较高，带有“-”的标记表示与没有都没有附加的标记相比杂质浓度相对较低。在各个区域中包含有p型杂质和n型杂质这两者的情况下，这些标记表示将这些杂质进行了补偿之后的净杂质浓度的相对高低。
关于以下说明的各实施方式，也可以使各半导体区域的p型和n型反型而实施各实施方式。
(第一实施方式)
图1是表示第一实施方式的半导体装置的立体剖视图。
第一实施方式的半导体装置100是MOSFET。半导体装置100包含n-型(第一导电型)漂移区域1(第一半导体区域)、p型(第二导电型)基底区域2(第二半导体区域)、n+型半导体区域3(第三半导体区域)、p+型接触区域4(第四半导体区域)、n+型漏极区域8、下部电极10(第一电极)、上部电极20(第二电极)及栅极电极30。
在实施方式的说明中，使用XYZ正交坐标系。将从n-型漂移区域1朝向p型基底区域2的方向设为Z方向(第一方向)。将与Z方向垂直且相互正交的2个方向设为X方向(第二方向)及Y方向(第三方向)。另外，为了说明，将从n-型漂移区域1朝向p型基底区域2的方向称为“上”，将其相反方向称为“下”。这些方向基于n-型漂移区域1与p型基底区域2的相对的位置关系，与重力的方向没有关系。
下部电极10设置于半导体装置100的下表面。n+型漏极区域8设置于下部电极10的上方，与下部电极10电连接。n-型漂移区域1设置于n+型漏极区域8的上方。n-型漂移区域1经由n+型漏极区域8与下部电极10电连接。n-型漂移区域1中的n型杂质浓度低于n+型漏极区域8中的n型杂质浓度。
p型基底区域2设置于n-型漂移区域1的上方。n+型半导体区域3设置于p型基底区域2的一部分的上方。p+型接触区域4设置于p型基底区域2的另一部分的上方。p+型接触区域4位于比n+型半导体区域3靠下方的位置。p+型接触区域4中的p型杂质浓度高于p型基底区域2中的p型杂质浓度。栅极电极30在X方向上隔着栅极绝缘层31而与n-型漂移区域1的一部分、p型基底区域2及n+型半导体区域3的一部分并排。
上部电极20设置于n+型半导体区域3、p+型接触区域4及栅极电极30的上方，与n+型半导体区域3及p+型接触区域4电连接。p型基底区域2经由p+型接触区域4与上部电极20电连接。上部电极20与栅极电极30电分离。
图2是将第一实施方式的半导体装置的一部分放大后的剖视图。
如图1及图2所示，上部电极20包含第一部分21、第二部分22及第三部分23。
第一部分21及第二部分22位于比n+型半导体区域3靠下方的位置，在X方向上相互分离。p+型接触区域4位于第一部分21与第二部分22之间。第一部分21及第二部分22在X方向上与栅极绝缘层31分离。第三部分23设置于p+型接触区域4的上方、第一部分21的上方及第二部分22的上方。第三部分23在X方向上与n+型半导体区域3并排。p+型接触区域4与第一部分21、第二部分22及第三部分23接触。
第一部分21的下端及第二部分22的下端在Z方向上与n-型漂移区域1分离。第一部分21的下端及第二部分22的下端位于比p+型接触区域4的下端靠下方的位置，并与p型基底区域2接触。例如，第一部分21的X方向上的长度比第一部分21的Z方向上的长度短。第二部分22的X方向上的长度比第二部分22的Z方向上的长度短。
例如，p型基底区域2、n+型半导体区域3、p+型接触区域4、第一部分21、第二部分22、第三部分23及栅极电极30在X方向上设置有多个。在各个p型基底区域2的上方，设置有在X方向上相互分离的一对n+型半导体区域3。第三部分23位于一对n+型半导体区域3之间。各p型基底区域2、各n+型半导体区域3、各p+型接触区域4、各第一部分21、各第二部分22、各第三部分23、及各栅极电极30在Y方向上延伸。
对半导体装置100的动作进行说明。
在下部电极10被施加了相对于上部电极20为正的电压的状态下，对栅极电极30施加高于阈值的电压。在p型基底区域2形成沟道(反型层)。电子通过沟道及n-型漂移区域1向下部电极10流动。由此，半导体装置100成为导通状态。之后，若施加于栅极电极30的电压变得低于阈值，则p型基底区域2中的沟道消失，半导体装置100成为截止状态。
若半导体装置100从导通状态切换为截止状态，则n-型漂移区域1中的电场强度增大，可能暂时发生雪崩击穿。若发生雪崩击穿，则会产生大量的空穴及电子。电子向下部电极10排出，空穴通过p型基底区域2和p+型接触区域4而向上部电极20排出。
对半导体装置100的各构成要素的材料的一例进行说明。
n-型漂移区域1、p型基底区域2、n+型半导体区域3、p+型接触区域4及n+型漏极区域8包含硅、碳化硅、氮化镓、或者砷化镓作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或锑。作为p型杂质，能够使用硼。栅极电极30包含多晶硅等导电材料。栅极绝缘层31包含氧化硅等绝缘材料。下部电极10及上部电极20包含钛、钨、铝等金属。
如图2所示，上部电极20也可以包含多个金属层20a～20d。金属层20a包含钛。金属层20b包含氮化钛。金属层20c包含钨。金属层20d包含铝。金属层20a沿着p型基底区域2、n+型半导体区域3及p+型接触区域4的表面而设置。金属层20b在金属层20a的上方沿着金属层20a设置。金属层20c设置于金属层20b的上方，填埋n+型半导体区域3彼此之间。金属层20d设置于金属层20c的上方。第一部分21、第二部分22及第三部分23包含金属层20a～20c各自的一部分。
图3～图5是表示第一实施方式的半导体装置的制造方法的剖视图。
对实施方式的半导体装置100的制造方法的一例进行说明。首先，准备包含n+型半导体层8a和n+型半导体层1a的基板Sub。n-型半导体层1a设置于n+型半导体层8a的上方。在基板Sub的上表面离子注入p型杂质，形成p型半导体区域2a。通过反应性离子蚀刻(RIE)，在基板Sub的上表面形成开口OP1。开口OP1在X方向上形成有多个，各个开口OP1沿Y方向延伸。开口OP1在X方向上与n-型半导体层1a的一部分及p型半导体区域2a并排。
对基板Sub进行热氧化，形成绝缘层31a。绝缘层31a沿着各个开口OP1的内表面及各个p型半导体区域2a的上表面而形成。如图3的(a)所示，通过化学气相沉积(CVD)，在绝缘层31a的上方形成将多个开口OP1填埋的导电层30a。导电层30a包含多晶硅。
通过湿式蚀刻或化学干式蚀刻(CDE)，使导电层30a的上表面后退，直至导电层30a的上表面位于比各个p型半导体区域2a的上表面靠下方的位置为止。由此，导电层30a被分割成多个，在各个开口OP1的内部形成栅极电极30。通过热氧化，在各个栅极电极30的上表面形成绝缘层31b。在p型半导体区域2a的上表面离子注入n型杂质，形成n+型半导体区域3a。如图3的(b)所示，通过CVD在绝缘层31a及31b的上方形成填埋多个开口OP1的绝缘层31c。绝缘层31c包含氧化硅。
通过RIE，去除绝缘层31c、绝缘层31a、n+型半导体区域3a及p型半导体区域2a各自的一部分，形成开口OP2。通过CVD，沿着开口OP2的内表面及绝缘层31c的上表面形成绝缘层41a。绝缘层41a包含氮化硅。通过CVD，如图4的(a)所示，在开口OP2的内部形成绝缘层42a。绝缘层42a包含氧化硅。
通过湿式蚀刻，去除沿着开口OP2的侧面形成的绝缘层41a的一部分。由此，在p型半导体区域2a的一部分的上方残留绝缘层41b及42a。使用绝缘层41b及42a作为掩模，通过RIE去除p型半导体区域2a的另一部分。由此，如图4的(b)所示，在开口OP2的底部形成一对开口OP3。
去除绝缘层42a。通过热氧化，在各个开口OP3的内部形成绝缘层43a。如图5的(a)所示，在绝缘层43a彼此之间的p型半导体区域2a中离子注入p型杂质，形成p+型接触区域4。
通过湿式蚀刻去除绝缘层41b及43a。形成填埋开口OP2及开口OP3的上部电极20。在去除绝缘层41b及43a时，绝缘层31a的侧面及绝缘层31c的侧面也可以向X方向后退。由此，能够增大n+型半导体区域3a与上部电极20的接触面积。作为上部电极20，也可以如图2所示那样形成多个金属层20a～20d。例如，金属层20a～20c通过CVD形成。金属层20d通过溅射形成。对n+型半导体层8a的背面进行研磨，直至n+型半导体层8a成为规定的厚度为止。如图5的(b)所示，在n+型半导体层8a的背面形成下部电极10。通过以上，制造出第一实施方式的半导体装置100。
对第一实施方式的效果进行说明。
半导体装置100包含由n-型漂移区域1、p型基底区域2及n+型半导体区域3构成的npn寄生双极晶体管(以下，称为寄生晶体管)。如上所述，在雪崩击穿时，空穴通过p型基底区域2及p+型接触区域4而被排出。此时，对于空穴的电阻越低，越能够降低由空穴的流动引起的压降。通过降低压降，p型基底区域2的电位的上升得到抑制，能够抑制寄生晶体管的动作。
在半导体装置100中，上部电极20包含第一部分21～第三部分23。p+型接触区域4与第一部分21～第三部分23接触。由此，与上部电极20不包含第一部分21及第二部分22的情况相比，能够增大p+型接触区域4与上部电极20的接触面积。由于接触面积的增大，空穴向上部电极20的排出路径增加，对于空穴的电阻降低。其结果，能够抑制寄生晶体管的动作。即，能够提高半导体装置100的雪崩耐量。
另外，如图4的(b)及图5的(a)所示，在用于设置第一部分21及第二部分22的各开口OP3内形成绝缘层43a，之后在绝缘层43a彼此之间离子注入p型杂质而形成p+型接触区域4。在使p型杂质活化时，向X方向的扩散被绝缘层43a所抑制。例如，即使在开口OP3的位置发生偏移的情况下，也能够抑制p型杂质扩散至栅极绝缘层11附近。由此，能够抑制每个半导体装置100的阈值电压的偏差，能够提高半导体装置100的可靠性。
例如，第一部分21及第二部分22各自的X方向上的长度比p+型接触区域4的X方向上的长度短。由此，能够进一步增大p+型接触区域4与第一部分21～第三部分23之间的接触面积，能够降低对于空穴的电阻。
从雪崩耐量的提高及加工的容易性的观点出发，第一部分21的Z方向上的长度相对于第一部分21的X方向上的长度之比优选大于1且小于20。第二部分22的Z方向上的长度相对于第二部分22的X方向上的长度之比优选大于1且小于20。
(第一变形例)
图6是表示第一实施方式的第一变形例的半导体装置的一部分的剖视图。
图6所示的半导体装置110与半导体装置100相比较，还包含p+型接触区域5a(第五半导体区域)及p+型接触区域5b。
p+型接触区域4、第一部分21及第二部分22在X方向上设置于p+型接触区域5a与5b之间。第一部分21在X方向上设置于p+型接触区域4与5a之间。第二部分22在X方向上设置于p+型接触区域4与5b之间。p+型接触区域5a及5b分别与第一部分21及第二部分22接触，并与栅极绝缘层11分离。
在设置p+型接触区域5a及5b的情况下，在雪崩击穿时向p型基底区域2流动的空穴通过p+型接触区域4、5a及5b而向上部电极20排出。通过设置p+型接触区域5a及5b，从而空穴向上部电极20的排出路径增加，能够进一步降低对于空穴的电阻。
例如，p+型接触区域5a中的p型杂质浓度低于p+型接触区域4中的p型杂质浓度。p+型接触区域5b中的p型杂质浓度低于p+型接触区域4中的p型杂质浓度。由此，能够降低p+型接触区域5a及5b对阈值电压造成的影响。例如，能够抑制阈值电压的上升。能够抑制阈值电压由于p+型接触区域5a及5b的杂质浓度及位置的偏差而发生偏差。
p+型接触区域5a及5b能够与p+型接触区域4同时形成。具体而言，在执行图5的(a)所示的工序时，若绝缘层43a的宽度(X方向上的长度)窄，则p型杂质的一部分穿过绝缘层43a而扩散。绝缘层43a的宽度换言之是开口OP3的X方向上的尺寸。通过穿过绝缘层43a而扩散的p型杂质，形成与绝缘层43a接触的p+型接触区域5a及5b。之后，去除绝缘层43a，形成上部电极20，从而形成与第一部分21及第二部分22分别接触的p+型接触区域5a及5b。
根据该方法，通过调整绝缘层43a的宽度，能够控制p+型接触区域5a及5b各自的宽度及p型杂质浓度。另外，通过使p型杂质穿过绝缘层43a而扩散，从而能够抑制p型杂质扩散至绝缘层31a附近。
(第二变形例)
图7是表示第一实施方式的第二变形例的半导体装置的一部分的剖视图。
图7所示的半导体装置120与半导体装置100相比较，还包含p+型接触区域6a(第六半导体区域)及p+型接触区域6b。
p+型接触区域6a设置于第一部分21的底部与p型基底区域2之间。p+型接触区域6b设置于第二部分22的底部与p型基底区域2之间。p+型接触区域6a及6b分别与第一部分21及第二部分22接触。p+型接触区域6a的至少一部分及p+型接触区域6b的至少一部分位于比p+型接触区域4靠下方的位置。p+型接触区域6a及6b也可以与p+型接触区域4相连。
例如，第一部分21在Z方向上位于p+型接触区域6a与第三部分23之间。第二部分22在Z方向上位于p+型接触区域6b与第三部分23之间。p+型接触区域6a及6b在Z方向上与n-型漂移区域1分离。
在设置p+型接触区域6a及6b的情况下，在雪崩击穿时向p型基底区域2流动的空穴通过p+型接触区域4、6a及6b而向上部电极20排出。通过设置p+型接触区域6a及6b，能够进一步降低对于空穴的电阻。
例如，p+型接触区域6a中的p型杂质浓度优选低于p+型接触区域4中的p型杂质浓度。p+型接触区域6b中的p型杂质浓度优选低于p+型接触区域4中的p型杂质浓度。p+型接触区域6a与栅极绝缘层31之间的X方向上的距离，比p+型接触区域4与栅极绝缘层31之间的X方向上的距离短。p+型接触区域6b与栅极绝缘层31之间的X方向上的距离，比p+型接触区域4与栅极绝缘层31之间的X方向上的距离短。通过使p+型接触区域6a及6b各自中的p型杂质浓度比p+型接触区域4中的p型杂质浓度低，从而能够降低p+型接触区域6a及6b对阈值电压造成的影响。例如，能够抑制阈值电压的上升。能够抑制阈值电压由于p+型接触区域6a及6b的杂质浓度及位置的偏差而发生偏差。
p+型接触区域6a及6b例如通过如图4的(b)所示那样在形成开口OP3之后且形成绝缘层43a之前的任一时刻、向开口OP3的底部离子注入p型杂质而形成。
半导体装置120也可以与第一变形例同样地，还包含p+型接触区域5a及5b。由此，能够进一步降低对于雪崩击穿时的空穴的电阻。p+型接触区域6a及6b也可以分别与p+型接触区域5a及5b相连。
(第三变形例)
图8是表示第一实施方式的第三变形例的半导体装置的立体剖视图。
图8所示的半导体装置130与半导体装置100相比，还包含导电部35。
导电部35隔着绝缘层36而设置于n-型漂移区域1中。栅极电极30隔着绝缘层37而设置于导电部35的上方。栅极电极30与导电部35电分离。导电部35沿Y方向延伸。例如，导电部35的Y方向的端部朝向上方被提起，并经由连接部35c而与上部电极20电连接。
在半导体装置130为截止状态时，通过n-型漂移区域1与导电部35之间的电位差，耗尽层从n-型漂移区域1与绝缘层36的界面朝向n-型漂移区域1扩展。通过该耗尽层的扩展，能够提高半导体装置130的耐压。或者，在维持半导体装置130的耐压的状态下，提高n-型漂移区域1中的n型杂质浓度，能够降低半导体装置130的导通电阻。
半导体装置130也可以与第一变形例同样地，还包含p+型接触区域5a及5b。或者，半导体装置130也可以与第二变形例同样地，还包含p+型接触区域6a及6b。
(第二实施方式)
图9是表示第二实施方式的半导体装置的立体剖视图。
图9所示的半导体装置200与半导体装置100的不同点在于，包含p+型集电极区域7(第七半导体区域)及n型缓冲区域9来代替n+型漏极区域8。半导体装置200是IGBT。
p+型集电极区域7设置于下部电极10与n-型漂移区域1之间，与下部电极10电连接。n型缓冲区域9设置于p+型集电极区域7与n-型漂移区域1之间。n型缓冲区域9中的n型杂质浓度高于n-型漂移区域1中的n型杂质浓度。
对半导体装置200的动作进行说明。
在下部电极10被施加了相对于上部电极20为正的电压的状态下，对栅极电极30施加高于阈值的电压。在p型基底区域2形成沟道(反型层)。电子通过沟道及n-型漂移区域1向下部电极10流动。空穴从下部电极10注入到n-型漂移区域1。由此，半导体装置200成为导通状态。向n-型漂移区域1注入电子和空穴，产生电导率调制，由此半导体装置200的电阻大幅降低。之后，若施加于栅极电极30的电压变得低于阈值，则p型基底区域2中的沟道消失，半导体装置200成为截止状态。
在半导体装置200切换为截止状态时，蓄积于n-型漂移区域1的空穴通过p型基底区域2及p+型接触区域4而向上部电极20排出。因此，在半导体装置200中，由于上部电极20包含第一部分21～第三部分23，从而能够降低对于空穴的电阻。根据第二实施方式，与第一实施方式同样地，能够提高半导体装置200的雪崩耐量。
半导体装置200也可以与第一实施方式的第一变形例同样地，还包含p+型接触区域5a及5b。或者，半导体装置200也可以与第一实施方式的第二变形例同样地，还包含p+型接触区域6a及6b。
(第三实施方式)
图10是表示第三实施方式的半导体装置的立体剖视图。
第三实施方式的半导体装置300与半导体装置100的不同点在于，包含第一绝缘部41及第二绝缘部42来代替第一部分21及第二部分22。
第一绝缘部41及第二绝缘部42位于比n+型半导体区域3靠下方的位置，在X方向上相互分离。p+型接触区域4设置于第一绝缘部41与第二绝缘部42之间。第一绝缘部41及第二绝缘部42在X方向上与栅极绝缘层31分离。
上部电极20包含电极部分25。电极部分25对应于半导体装置100的第三部分23。电极部分25设置于p+型接触区域4、第一绝缘部41及第二绝缘部42的上方。电极部分25在X方向上与n+型半导体区域3并排。p+型接触区域4与第一绝缘部41、第二绝缘部42及电极部分25接触。
例如，第一绝缘部41的下端及第二绝缘部42的下端在Z方向上与n-型漂移区域1分离。第一绝缘部41的下端及第二绝缘部42的下端位于比p+型接触区域4的下端靠下方的位置，并与p型基底区域2接触。
第一绝缘部41及第二绝缘部42在图5的(a)所示的工序之后，不将开口OP3内的绝缘层43a去除，而仅将比开口OP3靠上方的绝缘层43a去除而形成。在形成第一绝缘部41及第二绝缘部42之后，与图5的(b)所示的工序同样地形成上部电极20。
根据半导体装置300，在形成p+型接触区域4时，p型杂质向X方向的扩散被第一绝缘部41及第二绝缘部42所抑制。例如，即使在开口OP3的位置发生偏移的情况下，也能够抑制p型杂质扩散至栅极绝缘层11附近。由此，能够抑制每个半导体装置300的阈值电压的偏差，能够提高半导体装置300的可靠性。
以上，例示了本发明的几个实施方式，但这些实施方式是作为例子提示的，无意限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更等。这些实施方式及其变形例包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等同的范围中。另外，前述的各实施方式能够相互组合而实施。

Claims (8)

1.一种半导体装置，具备：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极的上方，与所述第一电极电连接；
第二导电型的第二半导体区域，设置于所述第一半导体区域的上方；
第一导电型的第三半导体区域，设置于所述第二半导体区域的一部分的上方；
第二导电型的第四半导体区域，设置于所述第二半导体区域的另一部分的上方，位于比所述第三半导体区域靠下方的位置，具有比所述第二半导体区域高的第二导电型的杂质浓度；
栅极电极，在与从所述第一半导体区域朝向所述第二半导体区域的第一方向垂直的第二方向上，隔着栅极绝缘层而与所述第一半导体区域的一部分、所述第二半导体区域、及所述第三半导体区域的一部分并排；以及
第二电极，设置于所述栅极电极的上方、所述第三半导体区域的上方及所述第四半导体区域的上方，与所述第三半导体区域及所述第四半导体区域电连接，
所述第二电极中包括：
第一部分和第二部分，在所述第二方向上相互分离，且所述第四半导体区域位于所述第一部分与所述第二部分之间；以及
第三部分，设置于所述第一部分的上方及所述第二部分的上方，在所述第二方向上与所述第三半导体区域并排，
所述第四半导体区域与所述第一部分、所述第二部分及所述第三部分接触。
2.如权利要求1所述的半导体装置，
还具备与所述第一部分接触的第二导电型的第五半导体区域，
所述第五半导体区域中的第二导电型的杂质浓度高于所述第二半导体区域中的第二导电型的杂质浓度，
所述第五半导体区域与所述栅极绝缘层分离，
所述第一部分在所述第二方向上位于所述第四半导体区域与所述第五半导体区域之间。
3.如权利要求2所述的半导体装置，
所述第五半导体区域中的第二导电型的杂质浓度低于所述第四半导体区域中的第二导电型的杂质浓度。
4.如权利要求1至3中任一项所述的半导体装置，
所述第一部分的下端及所述第二部分的下端在所述第一方向上与所述第一半导体区域分离，并与所述第二半导体区域接触。
5.如权利要求1至3中任一项所述的半导体装置，
还具备第二导电型的第六半导体区域，该第二导电型的第六半导体区域设置于所述第一部分的底部与所述第二半导体区域之间，
所述第六半导体区域中的第二导电型的杂质浓度高于所述第二半导体区域中的第二导电型的杂质浓度，
所述第六半导体区域与所述第一部分接触。
6.如权利要求1至3中任一项所述的半导体装置，
所述第一部分的所述第一方向上的长度相对于所述第一部分的所述第二方向上的长度之比大于1且小于20，
所述第二部分的所述第一方向上的长度相对于所述第二部分的所述第二方向上的长度之比大于1且小于20。
7.如权利要求1至3中任一项所述的半导体装置，
所述第一部分的所述第二方向上的长度及所述第二部分的所述第二方向上的长度，分别比所述第四半导体区域的所述第二方向上的长度短。
8.如权利要求1至3中任一项所述的半导体装置，
还具备第二导电型的第七半导体区域，该第二导电型的第七半导体区域设置于所述第一电极与所述第一半导体区域之间。
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